KR102487891B1 - 완전 몰딩된 전력 소자용 반도체 패키지 및 그 제조 방법 - Google Patents

완전 몰딩된 전력 소자용 반도체 패키지 및 그 제조 방법 Download PDF

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Abstract

반도체 소자를 제조하는 방법은 게이트 패드 및 소스 패드를 포함하는 전면을 가지는 반도체 다이를 제공하는 단계를 포함할 수 있으며, 반도체 다이는 전면에 대향된 후면을 더 포함하고, 후면은 드레인을 포함한다. 게이트 스터드가 게이트 패드 위에 결합되게 형성될 수 있다. 소스 스터드가 소스 패드 위에 결합되게 형성될 수 있다. 봉지재가 반도체 다이 위에 형성될 수 있다. 관통 몰드 상호 접속부가 봉지재의 대향하는 제1 표면과 제2 표면 사이에서 연장될 수 있다. RDL이 게이트 스터드, 소스 스터드 및 관통 몰드 상호 접속부에 결합될 수 있다. 랜드 패드가 반도체 다이의 후면 위에 형성될 수 있고, 반도체 다이를 그 네이티브 웨이퍼로부터 개별화한 후 및 반도체 다이 위에 봉지재를 형성한 후에 드레인에 결합될 수 있다.

Description

완전 몰딩된 전력 소자용 반도체 패키지 및 그 제조 방법
[0002] 본 개시 내용은 개괄적으로 반도체 소자에 관한 것으로, 더 구체적으로 완전 몰딩된 반도체 패키지에 관한 것이고, 더 구체적으로는 완전 몰딩된 전력 소자용 반도체 패키지(FMSP-PD)에 관한 것이다.
[0003] 반도체 소자는 일반적으로 현대 전자 제품에서 발견된다. 반도체 소자는 전기 부품의 개수와 밀도가 다양하다. 개별 반도체 소자는 일반적으로 예컨대, 발광 다이오드(LED), 소형 신호 트랜지스터, 저항, 커패시터, 인덕터 및 전력 금속산화물 반도체 전계효과 트랜지스터(MOSFET)와 같은 한 가지 유형의 전기 부품을 포함한다. 집적 반도체 소자는 일반적으로 수백 개 내지 수백만 개의 전기 부품을 포함한다. 집적 반도체 소자의 예는 마이크로컨트롤러, 마이크로프로세서, 전하 결합 소지(CCD), 태양 전지 및 디지털 마이크로미러 소자(DMD)를 포함한다.
[0004] 반도체 소자는 신호 처리, 고속 연산, 전자기 신호의 송수신, 전자 기기의 제어, 광전 변환, 텔레비전 디스플레이용 시각적 투영 생성과 같은 광범위한 기능을 수행한다. 반도체 소자는 엔터테인먼트, 통신, 전력 변환, 네트워크, 컴퓨터 및 소비자 제품 분야에서 발견된다. 반도체 소자는 군용 애플리케이션, 항공, 자동차, 산업용 컨트롤러 및 사무 기기에서도 발견된다.
[0005] 반도체 소자는 반도체 재료의 전기적 특성을 이용한다. 반도체 재료의 원자 구조는 전기장 또는 베이스 접지 전류(base current)를 인가하거나 도핑 과정을 통해 전기 전도도를 조작할 수 있게 한다. 도핑은 반도체 재료에 불순물을 도입하여 반도체 소자의 전도도를 조작 및 제어한다.
[0006] 반도체 소자는 능동 및 수동 전기 구조체를 포함한다. 바이폴라 및 전계 효과 트랜지스터를 포함하는 능동 구조체는 전류의 흐름을 제어한다. 도핑 수준의 변경 및 전기장 또는 베이스 접지 전류의 인가를 통해 트랜지스터는 전류의 흐름을 촉진하거나 제한한다. 저항, 커패시터 및 인덕터를 포함하는 수동 구조체는 다양한 전기적 기능을 수행하는 데 필요한 전압과 전류 사이의 관계를 형성한다. 수동 및 능동 구조체는 전기적으로 연결되어 회로를 형성함으로써 반도체 소자가 고속 계산 및 기타 유용한 기능을 수행할 수 있게 한다.
[0007] 반도체 소자는 일반적으로 2가지 복잡한 제조 공정, 즉 전공정 제조 및 후공정 제조를 이용하여 제조되며, 각 제조는 잠재적으로 수백 단계를 포함한다. 전공정 제조는 반도체 웨이퍼의 표면에 복수의 반도체 다이를 형성하는 것을 포함한다. 각 반도체 다이는 통상적으로 동일하며, 능동 및 수동 부품을 전기적으로 연결하는 것으로 형성된 회로를 포함한다. 후공정 제조는 완성된 웨이퍼로부터 개별 반도체 다이를 개별화하고 다이를 패키징하여 구조적 지지 및 환경적 격리를 제공한다. 본 명세서에서 사용되는 "반도체 다이"라는 용어는 단어의 단수 및 복수 형태를 모두 지칭하며, 따라서 단일 반도체 소자 및 다중 반도체 소자를 모두 지칭할 수 있다.
[0008] 반도체 제조의 하나의 목표는 더 작은 반도체 소자를 제조하는 것이다. 더 작은 소자는 일반적으로 전력을 덜 소비하고, 더 높은 성능을 가지며, 더 효율적으로 제조될 수 있다. 또한, 더 작은 반도체 소자는 더 작은 풋프린트(footprint)를 가지므로, 더 소형의 최종 제품에 바람직하다. 더 작은 반도체 다이 크기는 전공정의 개선으로 달성될 수 있으며, 결과적으로 더 작고 고밀도인 능동 및 수동 부품을 가진 반도체 다이가 얻어진다. 후공정은 전기적 상호 연결 및 패키징 재료의 개선으로 인해 더 작은 풋프린트를 가진 반도체 소자 패키지를 형성할 수 있다.
[0009] 본 개시 내용은 완전 몰딩된 반도체 패키지에 관한 것으로, 더 구체적으로 완전 몰딩된 전력 장치용 반도체 패키지(FMSP-PD)에 관한 것이다. 따라서, 일 양태에서, 반도체 패키지를 제조하는 방법은 게이트 패드 및 소스 패드를 포함하는 전면을 포함하는 반도체 다이를 제공하는 단계를 포함할 수 있으며, 상기 반도체 다이는 상기 전면에 대향된 후면을 더 포함하고, 상기 후면은 드레인을 포함한다. 게이트 스터드가 상기 게이트 패드 위에 형성되어 결합될 수 있다. 소스 스터드가 상기 소스 패드 위에 형성되어 결합될 수 있다. 봉지재가 반도체 다이 위에 형성될 수 있으며, 상기 반도체 다이의 상기 전면 위의 제1 표면 및 해당 제1 표면에 대향된 제2 표면을 포함한다. 관통 몰드 상호 접속부가 상기 봉지재의 제1 표면과 상기 봉지재의 제2 표면 사이에서 연장될 수 있다. RDL이 상기 게이트 스터드, 상기 소스 스터드 및 상기 관통 몰드 상호 접속부에 연결될 수 있다. 랜드 패드가 상기 반도체 다이의 후면 위에 형성될 수 있고, 네이티브 웨이퍼로부터 상기 반도체 다이를 개별화한 후 및 상기 반도체 다이 위에 상기 봉지재를 형성한 후에 상기 드레인에 결합될 수 있다.
[0010] 반도체 소자를 제조하는 방법은 상기 반도체 다이 주위에 상기 봉지재를 형성하고 상기 게이트 스터드의 측면에 접촉시키고 상기 소스 스터드의 측면에 접촉시키는 단계를 더 포함할 수 있다. 상기 랜드 패드는 상기 반도체 다이의 면적보다 더 큰 면적으로 형성될 수 있다. 상기 소스 스터드는 상기 반도체 다이의 면적의 50% 이상의 면적으로 형성될 수 있다. 장벽층이 상기 드레인 위에 형성되어 상기 반도체 다이의 풋프린트 너머로 연장될 수 있다. 상기 장벽층은 상기 반도체 다이의 후면의 80% 이상에 접촉할 수 있다. 상기 랜드 패드는 상기 장벽층의 형성 후에 상기 장벽층 위에 형성될 수 있다. 상기 소스 스터드는 상기 반도체 다이의 면적의 50% 이상의 면적으로 형성될 수 있다. 상기 게이트 스터드는 네이티브 웨이퍼로부터 상기 반도체 다이를 개별화하기 전에 상기 게이트 패드 위에 형성되어 결합될 수 있다. 상기 소스 스터드는 네이티브 웨이퍼로부터 상기 반도체 다이를 개별화하기 전에 상기 소스 패드 위에 형성되어 결합될 수 있다.
[0011] 다른 양태에서, 반도체 패키지를 제조하는 방법은 소스 패드를 포함하는 전면을 포함하는 반도체 다이를 제공하는 단계를 포함할 수 있으며, 상기 반도체 다이는 상기 전면에 대향된 후면을 더 포함하고, 상기 후면은 드레인을 포함한다. 소스 스터드가 상기 소스 패드 위에 형성되어 결합될 수 있다. 봉지재가 상기 반도체 다이 위에 형성될 수 있으며, 상기 반도체 다이의 전면 위의 제1 표면 및 해당 제1 표면에 대향된 제2 표면을 포함한다. 상기 봉지재의 제1 표면과 상기 봉지재의 제2 표면 사이에서 연장되는 관통 몰드 상호 접속부가 형성될 수 있다. 랜드 패드가 상기 반도체 다이의 후면 위에 형성될 수 있고 네이티브 웨이퍼로부터 상기 반도체 다이를 개별화한 후에 상기 드레인에 결합될 수 있으며, 상기 랜드 패드는 상기 반도체 다이의 풋프린트 너머로 연장된다.
[0012] 반도체 소자를 제조하는 방법은 상기 반도체 다이의 면적보다 큰 면적을 갖는 랜드 패드를 형성하는 단계를 더 포함할 수 있다. 상기 봉지재는 상기 반도체 다이 주위에 형성되고 상기 게이트 스터드의 측면과 접촉하고 상기 소스 스터드의 측면과 접촉할 수 있다. 상기 소스 스터드는 상기 반도체 다이의 면적의 50% 이상의 면적으로 형성될 수 있다. 장벽층이 상기 드레인 위에 형성되고 상기 반도체 다이의 풋프린트 너머로 연장될 수 있으며, 상기 장벽층은 상기 반도체 다이의 후면의 80% 이상에 접촉한다. 상기 랜드 패드는 상기 장벽층의 형성 후에 상기 장벽층 위에 형성될 수 있다. 상기 소스 스터드는 상기 반도체 다이의 면적의 50% 이상의 면적으로 형성될 수 있다. 게이트 스터드가 네이티브 웨이퍼로부터 상기 반도체 다이를 개별화하기 전에 상기 게이트 패드 위에 형성되어 결합될 수 있다. 상기 소스 스터드는 네이티브 웨이퍼로부터 상기 반도체 다이를 개별화하기 전에 상기 소스 패드 위에 형성되어 결합될 수 있다.
[0013] 다른 양태에서, 반도체 패키지를 제조하는 방법은 소스 패드를 포함하는 전면을 포함하는 반도체 다이를 제공하는 단계를 포함할 수 있고, 상기 반도체 다이는 상기 전면에 대향된 후면을 더 포함하고, 상기 후면은 드레인을 포함한다. 봉지재가 상기 반도체 다이 위에 형성될 수 있고, 상기 반도체 다이의 전면 위의 제1 표면 및 해당 제1 표면에 대향된 제2 표면을 포함할 수 있다. 관통 몰드 상호 접속부가 상기 봉지재의 제1 표면과 상기 봉지재의 제2 표면 사이에 형성되어 연장될 수 있다. 랜드 패드가 상기 반도체 다이의 후면 위에 형성될 수 있고, 상기 반도체 다이 위에 상기 봉지재를 형성한 후에 상기 드레인에 결합될 수 있다.
[0014] 상기 반도체 패키지는 상기 반도체 다이의 풋프린트 너머로 연장되는 상기 랜드 패드를 형성하는 단계를 더 포함할 수 있다. 소스 스터드가 상기 소스 패드 위에 형성되어 결합될 수 있다. 봉지재가 상기 반도체 다이 주위에 형성되고, 상기 소스 스터드의 측면에 접촉할 수 있다. 상기 소스 스터드는 상기 반도체 다이의 면적의 50% 이상의 면적으로 형성될 수 있다. 장벽층이 상기 드레인 위에 형성되어 상기 반도체 다이의 풋프린트 너머로 연장될 수 있으며, 상기 장벽층은 상기 반도체 다이의 후면의 80% 이상과 접촉한다. 상기 랜드 패드는 상기 장벽층의 형성 후에 상기 장벽층 위에 형성될 수 있다. 게이트 스터드가 네이티브 웨이퍼로부터 상기 반도체 다이를 개별화하기 전에 상기 게이트 패드 위에 형성되어 결합될 수 있다. 소스 스터드가 네이티브 웨이퍼로부터 상기 반도체 다이를 개별화하기 전에 상기 소스 패드 위에 형성되어 결합될 수 있다.
[0015] 상기 및 다른 양태, 특징 및 장점은 설명 및 도면, 그리고 청구범위로부터 당업자에게 분명할 것이다.
[0016] 도 1a-1d는 FMSP-PD에 사용되는 스터드를 포함하는 복수의 반도체 다이를 예시한다.
[0017] 도 2a-2f는 FMSP-PD를 형성하는 방법의 도면을 예시한다.
[0018] 도 3a 및 도 3b는 FMSP-PD의 실시예의 다양한 측단면도를 예시한다.
[0019] 본 개시 내용은 동일한 참조 번호는 동일하거나 유사한 요소를 나타내는 도면을 참조로 이하의 설명에서 하나 이상의 실시예를 포함한다. 당업자라면, 본 설명 부분이 첨부된 청구범위와 다음의 개시 내용 및 도면에 의해 지지되는 그 균등물에 의해 정해지는 바와 같은 본 개시 내용의 취지 및 범위 내에 포함될 수 있는 대체물, 변형물 및 균등물을 포괄하도록 의도된 것임을 이해할 것이다.
[0020] 다음의 설명에서, 본 개시 내용의 완전한 이해를 제공하기 위해 특정 구성, 조성 및 공정 등과 같은 다수의 특정 상세가 설명된다. 다른 예에서, 본 개시 내용을 불필요하게 모호하게 하지 않기 위해 잘 알려진 공정 및 제조 기술은 특별히 상세하게 설명되지 않았다. 더욱이, 도면에 도시된 다양한 실시예는 예시적인 표현이며, 반드시 비율대로 작성된 것은 아니다.
[0021] 본 명세서에서 "예시적인", "예" 또는 이들의 다양한 형태는 예, 실례, 또는 예시로서의 역할을 하는 것을 의미하도록 사용된다. 여기에서 "예시적인" 것으로 또는 "예"로서 설명된 임의의 양태 또는 설계는 반드시 다른 양태 또는 설계에 비해 바람직하거나 유리한 것으로 해석될 필요는 없다. 더욱이, 예는 단지 명확성과 이해를 목적으로 제공되며, 어떤 방식으로든 본 개시 내용의 개시된 주제 또는 관련 부분을 한정하거나 제한하는 것을 의미하지 않는다. 다양한 범위의 무수한 추가예 또는 대안예가 제시될 수 있었지만, 간결함을 위해 생략되었음을 이해하여야 한다.
[0022] 본 명세서에서 사용되는 "위", "사이" 및 "상"이란 용어는 다른 층에 대한 한 층의 상대적 위치를 의미한다. 다른 층의 위 또는 아래에 증착되거나 배치된 하나의 층은 다른 층과 직접 접촉할 수 있거나, 하나 이상의 개재층을 가질 수 있다. 층들 사이에 증착되거나 배치된 하나의 층은 해당 층들과 직접 접촉할 수 있거나, 하나 이상의 개재층을 가질 수 있다.
[0023] 반도체 소자는 일반적으로 전공정 제조 및 후공정 제조라는 2가지 복잡한 제조 공정을 이용하여 제조된다. 전공정 제조는 반도체 웨이퍼의 표면에 복수의 다이를 형성하는 것을 포함한다. 웨이퍼의 각 다이에는 기능적 전기 회로를 형성하도록 전기적으로 연결된 능동 및 수동 전기 부품이 포함된다. 트랜지스터 및 다이오드와 같은 능동 전기 부품은 전류의 흐름을 제어할 수 있다. 커패시터, 인덕터, 저항 및 트랜스포머와 같은 수동 전기 부품은 전기 회로 기능을 수행하는 데 필요한 전압과 전류 사이의 관계를 생성한다.
[0024] 수동 및 능동 부품은 도핑, 증착, 포토리소그래피, 에칭 및 평탄화를 포함하는 일련의 공정 단계에 의해 반도체 웨이퍼의 표면 위에 형성된다. 도핑은 이온 주입 또는 열 확산과 같은 기술을 통해 반도체 재료에 불순물을 도입한다. 도핑 공정은 능동 소자에서 반도체 재료의 전기 전도도를 변형시켜 반도체 재료를 절연체, 전도체로 변환하거나 전기장 또는 베이스 접지 전류에 응답하여 반도체 재료 전도도를 동적으로 변경시킨다. 트랜지스터는 전기장 또는 베이스 접지 전류의 인가시 트랜지스터가 전류의 흐름을 조장 또는 제한할 수 있게 필요에 따라 배열된 다양한 유형 및 도핑 정도의 영역을 포함한다.
[0025] 능동 및 수동 부품은 서로 다른 전기적 특성을 가진 재료층들로 형성된다. 층들은 증착되는 재료의 유형에 따라 부분적으로 결정되는 다양한 증착 기술에 의해 형성될 수 있다. 예를 들어, 박막 증착은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 전해 도금 및 무전해 도금 공정을 포함할 수 있다. 각 층은 일반적으로 능동 부품, 수동 부품 또는 부품 간의 전기적 연결부를 형성하도록 패턴화된다.
[0026] 상기 층들은 포토리소그래피를 이용하여 패턴화될 수 있다. 패턴화는 반도체 웨이퍼 표면의 상부층의 일부를 제거하는 기본 작업이다. 반도체 웨이퍼의 일부는 포토리소그래피, 포토마스킹, 마스킹, 산화물 또는 금속 제거, 포토그래피 및 스텐실, 마이크로리소그래피를 이용하여 제거될 수 있다. 포토리소그래피는 레티클 또는 포토마스크에 패턴을 형성하고, 해당 패턴을 반도체 웨이퍼의 표면층과 같은 패턴화될 층에 전사하는 것을 포함한다. 포토리소그래피는 2단계 공정으로 반도체 웨이퍼 표면에 능동 및 수동 부품의 수평 치수를 형성한다. 먼저, 레티클 또는 마스크 상의 패턴이 포토레지스트 층으로 전사된다. 포토레지스트는 광에 노출시 구조와 특성이 변하는 감광성 재료이다. 포토레지스트의 구조와 특성을 변화시키는 과정은 네거티브 작용 포토레지스트 또는 포지티브 작용 포토레지스트로 발생한다. 둘째, 포토레지스트 층이 웨이퍼 표면으로 전사된다. 전사는 에칭이 포토레지스트로 덮이지 않은 반도체 웨이퍼의 상부층의 부분을 제거할 때 발생한다. 대안적으로, 일부 유형의 재료는 포토레지스트에 의해 형성된 영역 또는 공극에 재료를 직접 증착하거나 무전해 및 전해 도금과 같은 기술을 이용하는 이전의 증착/에칭 공정에 의해 패턴화된다. 포토레지스트의 화학은 포토레지스트가 실질적으로 손상되지 않고 화학 에칭 용액 또는 도금 화학 물질에 의한 제거에 저항하는 반면 포토레지스트로 덮이지 않은 반도체 웨이퍼의 상부층의 부분은 제거되거나 도금에 의해 추가된다. 포토레지스트의 형성, 노출 및 제거 공정은 물론 반도체 웨이퍼의 일부를 제거하거나 웨이퍼의 일부에 추가하는 공정은 사용되는 특정 레지스트와 원하는 결과에 따라 변형될 수 있다.
[0027] 후공정 제조는 완성된 웨이퍼를 개별 반도체 다이로 절단하거나 개별화한 다음 구조적 지지 및 환경적 격리를 위해 반도체 다이를 패키징하는 것을 지칭한다. 반도체 다이를 개별화하기 위해 웨이퍼는 쏘 스트리트(saw street) 또는 스크라이브(scribe)로 불리는 웨이퍼의 비기능 영역을 따라 절단될 수 있다. 웨이퍼는 레이저 절단 공구 또는 톱날을 사용하여 개별화된다. 개별화 후에 개별 반도체 다이는 다른 시스템 부품과의 상호 연결을 위한 핀 또는 접촉 패드를 포함하는 패키지 기판에 실장된다. 반도체 다이 위에 형성된 접촉 패드는 이후 패키지 내의 접촉 패드에 연결된다. 전기적 연결부는 솔더 범프, 스터드 범프, 전도성 페이스트, 재분배 층(RDL) 또는 와이어 본드로 형성될 수 있다. 봉지재 또는 기타 몰딩 재료가 물리적 지지 및 전기적 절연을 제공하기 위해 패키지 위에 증착된다. 완성된 패키지는 이후 전기 시스템에 삽입되어 반도체 소자의 기능이 다른 시스템 부품에서 사용할 수 있게 된다.
[0028] 전기 시스템은 반도체 소자를 사용하여 하나 이상의 전기적 기능을 수행하는 독립형 시스템일 수 있다. 대안적으로, 전기 시스템은 더 큰 시스템의 하위 구성 요소일 수 있다. 예를 들어, 전기 시스템은 휴대폰, 개인 정보 단말기(PDA), 디지털 비디오 카메라(DVC)) 또는 기타 전자 통신 장치의 일부일 수 있다. 대안적으로, 전기 시스템은 그래픽 카드, 네트워크 인터페이스 카드 또는 컴퓨터에 삽입될 수 있는 기타 신호 처리 카드일 수 있다. 반도체 패키지는 마이크로프로세서, 메모리, 주문형 집적 회로(ASIC), 논리 회로, 아날로그 회로, RF 회로, 개별 장치 또는 기타 반도체 다이 또는 전기 부품을 포함할 수 있다. 제품이 시장에서 수용되기 위해서는 소형화 및 경량화가 필수적이다. 더 높은 밀도를 얻으려면 반도체 소자 사이의 거리를 줄여야 한다.
[0029] 단일 기판 위에 하나 이상의 반도체 패키지를 결합함으로써 제조업체는 미리 만들어진 부품을 전자 장치 및 시스템에 통합할 수 있다. 반도체 패키지에는 정교한 기능이 포함되어 있기 때문에, 보다 저렴한 부품과 간소화된 제조 공정을 이용하여 전자 장치를 제조할 수 있다. 이에 따라 제조되는 장치는 고장 가능성이 적고 제조 비용이 낮아 소비자 비용이 낮아진다.
[0030] 도 1a는 구조적 지지를 위해 실리콘, 게르마늄, 갈륨 비소화물, 인듐 인화물, 또는 실리콘 탄화물(이들에 제한되지 않음)과 같은 베이스 기판 재료(22)를 갖는 반도체 웨이퍼(20)의 평면도를 예시한다. 복수의 반도체 다이 또는 부품(24)이 전술한 바와 같은 비활성의 다이간 웨이퍼 영역 또는 쏘 스트리트(26)에 의해 분리된 웨이퍼(20) 상에 형성된다. 쏘 스트리트(26)는 반도체 웨이퍼(20)를 개별 반도체 다이(24)로 개별화하기 위한 절단 영역을 제공한다. 반도체 다이(24)는 전력 소자, 또는 MOSFET, MOSFET 반도체 다이, 절연 게이트 바이폴라 트랜지스터(IGBT) 및 전력 다이오드(이하 총괄하여 전력 소자 또는 PD로 지칭됨)와 같은 다른 후면 접촉 소자를 포함한다.
[0031] 도 1b는 도 1a의 평면도에서 사전 예시된 반도체 웨이퍼(20)의 일부의 단면도를 예시한다. 각각의 반도체 다이(24)는 후면 또는 후 표면(28) 및 후면에 대향된 능동 표면(30)을 가진다. 능동 표면(30)은 능동 소자, 수동 소자, 도전층 및 다이 내에 형성되어 반도체 다이의 전기적 설계 및 기능에 따라 전기적으로 상호 연결된 유전체 층으로서 구현되는 아날로그 또는 디지털 회로를 포함한다. 예를 들어, 회로는 DSP, ASIC, 메모리 또는 기타 신호 처리 회로와 같은 아날로그 회로 또는 디지털 회로를 구현하기 위해 능동 표면(30) 내에 형성된 하나 이상의 트랜지스터, 다이오드 및 기타 회로 요소를 포함할 수 있다. 반도체 다이(24)는 또한 RF 신호 처리를 위해 인덕터, 커패시터 및 저항과 같은 집적 수동 소자(IPD)를 포함할 수 있다.
[0032] 전기적 도전층(32)이 PVD, CVD, 전해 도금, 무전해 도금 공정, 또는 다른 적절한 금속 증착 공정을 이용하여 능동 표면(30) 위에 형성된다. 도전층(32)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag), 또는 다른 적절한 전기 전도성 재료로 된 하나 이상의 층일 수 있다. 도전층(32)은 능동 표면(30) 상의 회로에 전기적으로 연결된 접촉 패드 또는 본드 패드로서 동작한다. 도전층(32)은 도 1b에 예시된 바와 같이 반도체 다이(24)의 엣지로부터 제1 거리에 나란히 배치된 접촉 패드로서 형성될 수 있다. 대안적으로, 도전층(32)은 반도체 다이(24)의 전체 표면적에 걸쳐 다수의 행으로 또는 소정 어레이로 오프셋되는 접촉 패드로서 형성될 수 있다. 접촉 패드의 전체 어레이는 반도체 다이의 구성 및 설계에 따라 반도체 다이(24)의 전체 표면에 걸쳐 규칙적이거나 불규칙한 패턴으로 형성될 수 있다.
[0033] 반도체 다이(24)는 도전층(32)의 일부가 보다 구체적으로 반도체 다이(24)의 능동 표면 상에 형성된 하나 이상의 게이트 패드(33) 및 하나 이상의 소스 또는 에미터 패드(34)로 형성되는 PD를 포함할 수 있다. 반도체 다이(24)는 반도체 다이(24)의 전면 또는 능동 표면에 대향하는 후면 또는 후 표면(28)을 더 포함할 수 있다. 반도체 다이(24)의 후면(28)은 하나 이상의 드레인 또는 콜렉터(35)를 포함할 수 있다.
[0034] 도 1b는 또한 반도체 다이(24)의 능동 표면 (30) 위에 형성된 선택적인 절연층 또는 패시베이션 층(36)을 도시하는 반면, 반도체 다이(24)는 복수의 반도체 다이(24)를 포함하는 네이티브 반도체 웨이퍼(20)의 일부이다. 절연층(36)은 반도체 다이에 동형으로(conformally) 도포될 수 있으며, 반도체 다이(24)의 윤곽을 따르는 바닥 또는 제1 표면을 가진다. 절연층(36)은 제1 표면에 대향된 상부 또는 제2 평표면(37)을 가진다. 절연층(36)은 유기층 또는 무기층일 수 있고, 감광성 저온 경화 온도 유전체 레지스트, 감광성 복합 레지스트, 라미네이트 화합물 필름, 솔더 마스크 레지스트 필름, 액체 몰딩 화합물, 중합체 층, 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 알루미늄 산화물(Al203), 폴리이미드 또는 유사한 절연 및 구조적 특성을 갖는 기타 재료로 된 하나 이상의 층을 포함한다. 절연층(36)은 인쇄, 스핀 코팅, 스프레이 코팅, 라미네이션 또는 다른 적절한 공정을 이용하여 증착될 수 있다. 절연층(36)의 일부는 게이트 패드(들)(33) 및 소스 패드(들)(34)를 포함하는 반도체 다이의 구성 및 설계에 따라 반도체 다이(24)의 도전층(32)을 노출시키기 위해 레이저 융삭, 에칭 또는 기타 적절한 공정에 의해 제거될 수 있다. 절연층(36)은 절연층(36)을 완전히 관통 연장되는 개구(38)를 형성하도록 패턴화될 수 있으며, 이후, 절연층(36)은 선택적으로 경화될 수도 있다.
[0035] 도 1c는 스퍼터링, 전해 도금 및 무전해 도금과 같은 패턴화 및 금속 증착 공정을 이용하여 형성될 수 있는 스터드 또는 전기적 도전층(40)을 예시한다. 스터드(40)는 시드층, 장벽층 및 접착층을 포함하여, Al, Cu, Sn, Ni, Au, Ag, 또는 다른 적절한 전기적 도전 재료의 하나 이상의 층일 수 있다. 스터드(40)는 접촉 패드(32)에 전기적으로 연결될 수 있다. 더 구체적으로 스터드 또는 도전층(40)은 게이트 스터드(43) 및 소스 스터드(45) 중 하나 이상을 포함할 수 있다. 도전층 또는 스터드(40)의 두께(T)는 20-100 마이크로미터(㎛), 20-80 ㎛m, 20-50 ㎛, 20 ㎛ 이상의 범위에 있을 수 있으며, 50 ㎛ 이상일 수 있다. 스터드(43) 및 스터드(45)의 형성은 도 1d에 도시된 바와 같이 반도체 웨이퍼(20)가 다이싱(dicing) 또는 싱귤레이션(singulation)을 거쳐 개별 반도체 다이(24)를 분리하기 전에 네이티브 웨이퍼 레벨에 있을 수 있다.
[0036] 게이트 스터드(43)는 반도체 다이(24)의 능동 표면으로부터 전기적 상호 연결 및 오프셋을 제공하기 위해 게이트 패드(33) 위에 형성될 수 있으며, 전술한 바와 같이, 일부 경우에는 Cu 스터드 또는 도금된 Cu 스터드가 될 것이다. 전력 다이오드와 같은 일부 수직 전력 반도체 소자 또는 반도체 다이(24)는 게이트 패드(33)를 포함하지 않으므로 관련 게이트 스터드(43)를 필요로 하지 않는다.
[0037] 소스 스터드(45)는 반도체 다이(24)의 능동 표면으로부터의 전기적 상호 연결 및 오프셋을 제공하기 위해 소스 패드(34) 위에 형성될 수 있으며, 전술한 바와 같이, 일부 경우에 Cu 스터드 또는 도금된 Cu 스터드가 될 것이다. 소스 스터드(45)는 낮은 "저항 상의 드레인-소스"(Rdson/RDS on)) 또는 MOSFET이 온(on)일 때 MOSFET과 같은 반도체 다이(24)에서 드레인(35)과 소스(34) 사이의 낮은 총 저항을 위해 소스 패드(34)에 대한 대면적(large area) 상호 접속부를 포함할 수 있다(또는, 대면적 상호 접속부일 수 있다). 소스 스터드(45)는 (반도체 다이(24)의 총 면적 또는 풋프린트에 대해) 두껍거나, 크거나, 두껍고 큰 영역을 포함할 수 있고, 다이(24) 상의 소스 패드(34)에 연결된다. 소스 스터드(45)는 반도체 다이(24)의 다이 면적 또는 반도체 다이(24)의 풋프린트(xy 평면에서 보이는) 면적의 50%보다 큰 크기 또는 면적을 포함할 수 있다. 위에서 나타낸 바와 같이 소스 스터드(45)의 두께(T)는 적어도 20 ㎛일 수 있고, 50 ㎛ 이상일 수 있다. 일부 예에서, 소스 스터드(45)는 게이트 스터드(43)의 크기, 풋프린트 또는 폼 팩터(form factor)의 크기 또는 면적의 20배보다 큰 크기 또는 면적을 포함할 수 있다. 일부 경우, 예컨대 도 3b의 확대도에 예시된 바와 같이, 절연층(36)은 단일 소스 패드(34) 또는 다중 소스 패드(34) 위에 형성된 다중 개구를 포함할 수 있다.
[0038] 도 1c는 일시적 절연층 또는 패시베이션 층(42)을 먼저 증착하고 패턴화함으로써 스터드(40)가 형성될 수 있는 실시예를 예시한다. 절연층(42)은 반도체 다이(24), 절연층(36) 및 양자 모두에 동형으로 도포되고 반도체 다이(24), 절연층(36) 및 양자 모두의 윤곽을 따르는 제1 표면을 가질 수 있다. 절연층(42)은 제1 표면에 대향하는 제2 평표면을 가질 수 있다. 절연층(42)은 유기층 또는 무기층일 수 있으며, 감광성 저온 경화 온도 유전체 레지스트, 감광성 복합 레지스트, 라미네이트 복합 필름, 솔더 마스크 레지스트 필름, 액체 몰딩 화합물, 중합체, SiO2, Si3N4, SiON, Al203, 폴리이미드 또는 유사한 절연 및 구조적 특성을 가진 기타 재료의 하나 이상의 층을 포함할 수 있다. 절연층(42)은 인쇄, 스핀 코팅, 스프레이 코팅, 라미네이션 또는 다른 적절한 공정을 이용하여 증착될 수 있다. 절연층(42)은 게이트 패드(33) 및 소스 패드(34)를 포함하는 접촉 패드(32)를 노출시키기 위해 절연층(42) 및 절연층(36)(존재하는 경우)을 완전히 관통 연장되는 개구를 형성하도록 패턴화될 수 있다.
[0039] 절연층(36)은 또한 선택적으로 경화될 수 있으며, 최종 반도체 패키지의 영구적인 구조체의 일부를 형성할 수 있다. 대안적으로, 절연층(36)은 포토레지스트 층과 같은 일시적인 층일 수 있으며, 이는 후속으로 제거되어 반도체 다이의 최종 구조체의 일부를 형성하지 않는다. 절연층(42)은 절연층(36) 위에 증착될 수 있거나, 선택적인 절연층(36)이 생략된 경우, 반도체 다이(24) 위에 접촉되게 증착될 수 있다. 절연층(42)의 일부는 레이저에 의해 또는 포토레지스트 층이 에칭 현상 공정에 의해 노출 및 제거될 때 제거될 수 있다. 이후, 스터드(40)가 절연층(42)의 제거된 부분 및 존재한다면 개구(38)에 형성될 수 있다. 개구(38) 및 절연층(42)의 개구는 동시에 또는 상이한 시간에 형성될 수 있다. 전체 스터드(40)가 동시에 형성될 수 있거나, 도전층의 일부가 다른 시간에 형성될 수 있다. 절연층(42)은 스터드(40)의 형성이 완료된 후에 제거될 수 있다.
[0040] 도 1c 및 도 1d에서, 반도체 웨이퍼(20)는 후면(28)의 표면을 평탄화하고 반도체 웨이퍼(20)의 두께를 감소시키기 위해 그라인더로 선택적인 그라인딩 작업을 거칠 수 있다. 반도체 웨이퍼(20)를 제거하고 평탄화하기 위해 화학적 에칭 또는 다른 적절한 공정이 또한 사용될 수 있다. 네이티브 웨이퍼(20)는 400-600 ㎛, 또는 약 500 ㎛ 범위의 잠정적인 두께로 얇아질 수 있으며, 여기서 약이라는 표현은 10%, 5%, 3% 또는 1%의 차이 이하를 의미한다.
[0041] 도 1d는 복수의 반도체 다이(24)를 포함하는 네이티브 반도체 웨이퍼(20)가 각각의 개별 칩 또는 반도체 다이(24)를 형성하기 위해 개별화되거나 다이싱 절단될 수 있음을 보여준다. 반도체 웨이퍼(20)는 톱날 또는 레이저 절단 공구를 사용하여 개별 반도체 다이(24)로 쏘 스트리트(26)를 통해 개별화될 수 있다.
[0042] 도 2a는 실리콘, 중합체, 스테인리스 강 또는 구조적 지지를 위한 다른 적절한 저비용 강성 재료와 같은 일시적 또는 희생 베이스 재료를 포함하는 일시적 캐리어 또는 기판(56)을 예시한다. 선택적인 계면층 또는 양면 테이프(58)가 일시적 접착 접합 필름 또는 에칭-정지층으로서 캐리어(56) 위에 형성될 수 있다. 일 실시예에서, 캐리어(56)는 테이프의 주변에서 테이프(58)를 지지하는 개방된 중앙 부분을 포함하는 링형 필름 프레임일 수 있다. 대안적으로, 캐리어(56)는 캐리어(56)의 상부 표면을 가로 질러 테이프(58)를 지지하는 개방된 중앙 영역이 없는 평판일 수 있다. 다수의 기준 정렬 마크가 기판(56) 또는 계면층(58) 위에 위치되거나 부착되어 캐리어(56) 상에 반도체 다이(24)를 적절하게 배치하는 데 사용될 수 있다. 대안적으로, 기판(56) 또는 계면층(58)의 일부가 제거되거나 마킹되어 기준을 형성할 수 있다.
[0043] 도 2a는 도 1e의 반도체 다이(24)가 캐리어(56) 및 계면층(58)에 대면 배치되고 후면(28)이 기판을 향하여 배향된 것을 더 보여준다. 반도체 다이(24)는 능동 표면(30)뿐만 아니라, 캐리어로부터 멀어지게 배향된 게이트 스터드(43) 및 소스 스터드(45)에 의해 장착된다. 반도체 다이(24)는 선택-배치 동작 또는 다른 적절한 동작을 이용하여 캐리어(56) 위에 배치될 수 있다. 반도체 다이(24)는 반도체 다이(24)에 대한 공칭의 또는 미리 결정된 위치 및 간격에 따라 기점에 대해 위치될 수 있다. 반도체 다이(24)는 반도체 다이가 완전히 형성된 FMSP-PD(140)를 후속으로 개별화하기 위한 영역과 함께 최종 반도체 패키지의 일부로서 팬-아웃 상호 접속 구조체와 같은 후속으로 형성된 상호 접속 구조체를 위한 영역을 제공할 수 있는 캐리어(56) 위에 장착시 공간 또는 갭(60)에 의해 분리되도록 캐리어(56)에 장착된다. 갭(60)의 크기는 후속으로 형성되는 반도체 패키지 내에 관통 몰드 상호 접속부(54)를 포함하여 반도체 소자 또는 부품을 선택적으로 장착하기 위한 충분한 영역을 포함할 수 있다.
[0044] 도 2a는 후면(28)으로부터 능동 표면(30)으로의 수직 관통 패키지 전기적 상호 접속부를 관통 몰드 상호 접속부(54)가 반도체 다이(24) 및 관통 몰드 상호 접속부(54) 주위에 봉지재(62)의 배치 이전에 반도체 다이(24)의 주위에 형성될 수 있음을 보여준다. 봉지재(62)의 몰딩 또는 배치는 도 2b와 관련하여 아래에서 더 상세히 논의된다. 그러나, 일부 경우에, 관통 몰드 상호 접속부(54)는 봉지재(62)가 캐리어(56) 및 반도체 다이(24) 위에 배치되기 전에 일시적인 캐리어(56) 상에 미리 형성된 수직 상호 접속 부품으로서 배치될 수 있다. 도 2a의 좌측에 도시된 바와 같이, 관통 몰드 상호 접속부(54)는 각각의 반도체 다이(24) 옆에 또는 그 주변에 일시적 캐리어(56) 상에 배치될 수 있다. 일부 예에서, 관통 몰드 상호 접속부(54)는 관통 몰드 상호 접속부(54) 사이의 상대적 위치 및 간격을 유지하는 데 도움이 되는 연결부 또는 프레임에 의해 함께 결합될 수 있으며, 여기서 연결부 또는 프레임은 예컨대 연삭 공정에서 후속으로 제거된다.
[0045] 도 2b는 봉지재(62)가 페이스트 인쇄, 압축 몰딩, 트랜스퍼 몰딩, 액체 봉지재 몰딩, 라미네이션, 시트 몰딩, 진공 라미네이션, 진공 인쇄, 스핀 코팅, 또는 다른 적절한 도포기 또는 공정을 이용하여 증착되는 것을 보여준다. 구체적으로, 도 2b는 후속의 봉지화를 위해 몰드 내에 반도체 다이(24)를 내장하기 위해 상부 또는 플레이트(65), 캐리어(56) 및 계면층(58)과 함께 결합된 복수의 측벽(66)을 갖는 몰드(64)를 예시한다. 몰드(64)는 또한 캐리어(56)가 배치되고 측벽(66)이 접촉할 수 있는 바닥 부분을 포함할 수 있다. 일 실시예에서, 캐리어(56) 및 계면층(58)은 후속 봉지 공정을 위한 바닥 몰드 부분으로서 기능할 수 있다. 대안적으로, 반도체 다이(24), 캐리어(56) 및 계면층(58)은 상부 및 하부 부분과 같은 다수의 부분을 포함하는 몰드 내에 배치될 수 있다. 몰드(64)는 반도체 다이(24) 주위로 몰드(64)를 이동시킴으로써, 또는 대안적으로 반도체 다이를 몰드 내로 이동시킴으로써 결합된다.
[0046] 도 2b는 또한 몰드(64)가 공동 또는 개방 공간(70)으로 반도체 다이(24)를 둘러싸는 것을 예시한다. 공동(70)은 몰드(64) 내에서 반도체 다이(24) 및 계면층(58)까지 연장된다. 소정 부피의 봉지재(62)가 반도체 다이(24) 및 캐리어(56) 위에 배치된다. 유입구(68)는 봉지재(62)를 위한 배출 경로를 제공하지 않는 배출 포트일 수 있다. 봉지재(62)는 충전재를 갖는 에폭시 수지, 충전재를 갖는 에폭시 아크릴레이트, 또는 적절한 충전재를 갖는 중합체와 같은 중합체 복합 재료일 수 있다. 봉지재(62)의 부피는 반도체 다이(24) 및 존재할 수 있는 임의의 추가 반도체 소자에 의해 점유된 면적보다 작은 공동(70)의 공간 요건에 따라 측정된다. 봉지재(62)는 게이트 스터드(43) 및 소스 스터드(45)를 포함하는 스터드 (40)뿐만 아니라 반도체 다이(24)의 측면을 포함하는 반도체 다이(24) 위에 그리고 그 주위에 배치된다. 봉지 또는 몰딩은 단일 단계로 단일 봉지재(62)로 수행될 수 있다. 이와 같이, 봉지재(62)는 단일 봉지재(62)가 반도체 다이(24)의 측면 표면 위에 그리고 능동 표면(30) 위에 배치될 반도체 다이(24) 및 스터드(40)의 측면을 따라 연장되면서 직접 접촉할 수 있도록 스터드(40)의 측벽과 접촉할 수 있다.
[0047] 몰드(64)의 상부(65)는 봉지재(62)를 반도체 다이(24)의 공동(70) 내에 균일하게 분산시키고 일정하게 분포할 수 있도록 상부가 봉지재와 접촉할 때까지 측벽(66)을 따라 봉지재(62) 및 반도체 다이(24) 측으로 이동할 수 있다. 봉지재(62)의 점도 및 상승된 온도는 일정한 커버리지를 위해 선택될 수 있는 데, 예를 들어, 점도가 낮고 온도가 상승하면 몰딩, 페이스트 인쇄 및 스핀 코팅을 위한 봉지재의 유동이 증가될 수 있다. 봉지재(62)의 온도는 또한 봉지재의 경화를 촉진하기 위해 공동(70) 내에서 제어될 수 있다. 반도체 다이(24)는 비전도성이며 외부 요소 및 오염물로부터 반도체 소자를 환경적으로 보호하는 봉지재(62)에 함께 매립된다.
[0048] 진공 압축 몰딩이 적용되는 경우, 공동(70)의 상부(65) 및 측벽(66)과 공동 내의 봉지재(62) 사이에 희생 릴리스 필름이 배치되어 봉지재가 공동의 상부와 측벽에 달라붙거나 부착되는 것을 방지할 수 있다. 트랜스퍼 몰딩과 같은 다른 유형의 몰딩이 적용되는 경우, 희생 릴리스 필름을 생략할 수 있고, 봉지재(62)는 이형제를 포함할 수 있거나, 공동(70)의 내부 표면을 이형제로 처리하여 봉지재가 몰드 내부 표면에 부착되는 것을 방지할 수 있다.
[0049] 도 2c에서, 반도체 다이(24)는 패널 또는 매립형 다이 패널(72)로서 봉지재(62)와 함께 몰드(64)로부터 제거된다. 패널(72)은 봉지재(62)를 경화하기 위해 선택적으로 경화 공정을 거칠 수 있다. 캐리어(56) 및 계면층(58)은 화학적 에칭, 기계적 박리, CMP, 기계적 연삭, 열 베이킹, UV 광, 레이저 스캐닝, 습식 스트리핑, 또는 봉지재의 전면(78)에 대향된 봉지재(62)의 후면(76)을 노출시키기 위한 다른 적절한 공정에 의해 제거될 수 있다. 일 실시예에서, 봉지재(62)는 캐리어(56), 계면층(58) 또는 양자 모두가 제거되기 전에 부분적으로 또는 전체적으로 경화된다. 대안적으로, 봉지재(62)는 캐리어(56), 계면층(58) 또는 양자 모두가 제거된 후에 부분적으로 또는 전체적으로 경화될 수 있다.
[0050] 봉지재(62)는 반도체 다이(24)의 후면(28)을 제외한 모든 부분의 위에 형성되거나 배치될 수 있다. 이와 같이, 패널(72)의 후면(76)은 반도체 다이(24)의 후면(28)과 실질적으로 동일 평면에 있을 수 있다. 후면(76)과 후면(28)은 모두 캐리어(56) 및 계면층(58)의 제거에 의해 노출될 수 있다. 도 2c는 매립형 다이 패널(72) 내의 반도체 다이(24) 주위에 배치된 봉지재(62)를 예시한다. 패널(72)은 이하에서 더 상세히 설명되는 바와 같이 반도체 패키지를 형성하는 데 필요한 후속 처리를 허용하고 가능케 하는 임의의 형상 및 크기의 풋프린트 또는 폼 팩터를 포함할 수 있다. 비제한적인 예로서, 패널(72)은 300 mm 반도체 웨이퍼의 폼 팩터와 유사한 폼 팩터를 포함할 수 있고, 300 mm의 직경을 갖는 원형 풋프린트를 포함할 수 있다. 패널(72)은 또한 임의의 다른 바람직한 크기를 가질 수 있고, 직사각형 또는 정사각형과 같은 형상 또는 형식을 포함할 수 있다. 일 실시예에서, 패널(72)은 재구성된 웨이퍼 또는 재구성된 패널로서 당업계에 공지된 것일 수 있다.
[0051] 일부 경우에 관통 몰드 상호 접속부(54)는 몰딩 공정 이전 또는 봉지재(62)가 반도체 다이(24) 주위에 배치 또는 형성되기 이전에 반도체 다이(24)에 인접하게 배치될 것이지만, 다른 경우에 관통 몰드 상호 접속부는 몰딩 공정 전후 또는 봉지재(62)가 반도체 다이(24) 주위에 배치 또는 형성되기 전후에 형성될 것이다. 예를 들어, 관통 몰드 상호 접속부(54)는 또한, 도 2c의 우측에 도시된 바와 같이 예컨대 캐리어(56)로부터 패널(72)을 제거한 후에 봉지재(62)를 통해 비아(53)를 형성함으로써 형성될 수 있다. 다른 경우에, 비아(53)는 캐리어(56)로부터 패널(72)을 제거하기 전에 형성될 수 있다. 일부 경우에, 비아(53)는 패널의 후면(76)으로부터 봉지재(62)의 레이저 융삭에 의해 형성된 블라인드 비아일 수 있으며, 예를 들어, 도 2d에 도시된 RDL 층(110)을 포함하는 빌드-업 상호 접속층(106)의 일부를 노출시킨다. 비아(53)를 구리 또는 다른 적절한 도전 재료로 채우기 위해 도전 공정이 역시 적용될 수 있다. 도금 공정은 Cu 전기 도금 또는 무전해 도금을 포함할 수 있으며, 다른 적절한 공정도 적용될 수 있다. 일단 형성되면, 관통 몰드 상호 접속부(54)는 봉지재(62)를 통해 완전히 관통 연장함으로써 소스 패드(34), 게이트 패드(33) 및 패키지의 후면 사이의 전기적 상호 접속을 제공할 수 있다.
[0052] 도 2c는 또한 패널(72)이 그라인더(80)로 그라인딩 작업을 수행하여 패널(72)의 두께를 감소시켜 표면(78)을 제거하고 게이트 스터드(43) 및 소스 스터드(45)의 표면과 같은 스터드(40)의 일부를 노출시켜 관통 몰드 상호 접속부(54)(존재하는 경우)를 노출시키고 게이트 스터드(43) 및 소스 스터드(45)의 표면과 같은 스터드(40)의 표면과 실질적으로 동일 평면에 있는 봉지재(62) 또는 패널(72)의 새로운 전면(82)을 노출시키는 것을 보여준다. 화학적 에칭도 또한 패널(72)에서 봉지재(62)의 일부를 제거하고 평탄화하는 데 적용될 수 있다. 연삭 또는 제거 공정은 캐리어(56)가 제거되기 전 또는 후에 일어날 수 있다. 접촉 패드(32)에 결합된 스터드(40), 특히 게이트 패드(33)에 결합된 게이트 스터드(43) 및 소스 패드(34)에 결합된 소스 스터드(45)는 패널(72)의 표면(82)에서 봉지재(62)에 대해 노출되어 반도체 다이(24)와 후속으로 형성되는 반도체 패키지의 외부의 지점 사이의 전기적 연결을 제공할 수 있다. 봉지재(62)의 두께는 스터드(40)를 노출시키도록 감소되기 때문에, 반도체 다이(24)의 능동 표면(30) 위의 봉지재(62)의 두께는 스터드(40)의 두께 또는 높이와 동일하거나 실질적으로 동일할 수 있다.
[0053] 재구성된 패널(72)이 일시적 캐리어(56)로부터 제거된 후, 일시적 중합체 층이 재구성된 패널(72)의 후면 상에 선택적으로 적용될 수 있다. 재구성된 웨이퍼의 상부 표면 또는 일부는 전술한 바와 같이 그라인딩 공정을 거쳐 수직 상호 접속 부품(54)뿐만 아니라 각 다이(24) 상의 스터드(43, 45)의 단부를 드러내거나 노출시킬 수 있다.
[0054] 도 2d는 몰딩 공정 및 봉지재(62)의 형성 후에 패널(72) 위에 형성될 수 있는 빌드-업 상호 접속 구조체(106)를 예시하고, 여기서 빌드-업 상호 접속 구조체(106)는 관통 몰드 상호 접속부(54)를 통해 반도체 다이(24)의 후면(28)에 있는 게이트 패드(33), 소스 패드(34) 및 드레인(35) 중 하나 이상의 사이에 전기적 접속을 제공한다. 빌드-업 상호 접속 구조체(106)는 폴리이미드 또는 다른 적절한 유전체 재료를 포함하는 하나 이상의 절연층 및 반도체 다이(24)와 봉지재(62)의 상부측, 게이트 스터드(43) 및 소스 스터드(45) 위에 형성된 하나 이상의 도전 재분배층을 포함할 수 있다. 선택적으로, 패키지의 상부측에 배치된 최종 절연층(예, 절연층(112))은 20 ㎛보다 큰 두께의 에폭시 재료 또는 솔더 마스크를 포함할 수 있다.
[0055] 도 2d는 절연층(108)이 스터드(40)의 상부 표면(44) 및 봉지재(62)에 동형으로 도포되고 해당 부분의 윤곽을 따르는 제1 표면을 가질 수 있는 빌드-업 상호 접속 구조체(106)의 비제한적인 예를 예시한다. 절연층(108)은 제1 표면에 대향된 제2 평표면을 가질 수 있다. 절연층(108)은 감광성 저온 경화 온도 유전체 레지스트, 감광성 복합 레지스트, 중합체, 액정 중합체(LCP), 라미네이트 화합물 필름, 충전재가 있는 절연 페이스트, 솔더 마스크 레지스트 필름, 액체 몰딩 화합물, 입상 몰딩 화합물, 폴리이미드, 벤조시클로부텐(BCB), 폴리벤족사졸(PBO), SiO2, Si3N4, SiON, Ta205, Al203 또는 유사한 절연 및 구조적 특성을 가진 기타 재료로로 된 하나 이상의 층을 포함할 수 있다. 절연층(108)은 인쇄, 스핀 코팅, 스프레이 코팅, 라미네이션 또는 다른 적절한 공정을 이용하여 증착될 수 있다. 절연층(108)은 UV 노광에 이은 현상 또는 기타 적절한 공정을 이용하여 후속으로 패턴화 및 경화될 수 있다. 절연층(108)의 일부는 반도체 다이(24) 및 최종 반도체 패키지의 구성 및 설계에 따라 스터드(40, 43, 45)의 상부 표면(44) 및 상호 접속부(54)의 일부를 노출시키는 개구를 형성하기 위해 레이저 융삭, 에칭 또는 기타 적절한 공정에 의해 제거될 수 있다.
[0056] 전기적 도전층(110)은 스터드(40), 봉지재(62) 및 절연층(108)에 접촉되게 그 위에 패턴화되고 증착될 수 있다. 도전층 또는 RDL(110)은 적어도 반도체 다이(24) 상의 소스 패드(34) 및 게이트 패드(33)를 수직 상호 접속부(54) 중 하나 이상에 전기적으로 연결할 수 있다. 도전층(110)은 Al, Cu, Sn, Ni, Au, Ag 또는 다른 적절한 전기적 도전 재료의 하나 이상의 층일 수 있으며, 시드층, 접착층 또는 장벽층 중 하나 이상을 포함할 수 있다. 도전층(110)의 증착은 PVD, CVD, 전해 도금, 무전해 도금 또는 다른 적절한 공정을 이용할 수 있다. 절연층(108)의 개구는 스터드(40, 43, 45) 및 상호 접속부(54) 위의 절연층을 통해 완전히 관통 연장될 수 있다. 도전층(110)은 반도체 다이(24)의 능동 표면(30)으로부터 반도체 다이(24)의 후면(28)까지 그리고 반도체 다이(24)의 외부의 지점까지 전기적 연결을 연장시키는 것을 돕는 복수의 RDL 트레이스를 포함하는 RDL로서 동작할 수 있다. 일부 예에서, 절연층(108)의 개구 내에 형성된 도전층(110)의 일부는 절연층(108)을 통해 전기적 상호 접속을 제공하는 수직 상호 접속 구조체 또는 비아를 형성할 수 있다. 단일 도전층 또는 RDL(110)을 포함하는 빌드-업 상호 접속 구조체(106)의 비제한적인 예가 도 2d에 예시되어 있지만, 추가 RDL도 또한 빌드-업 상호 연접 구조체(106) 내에 형성되어 반도체 다이(24)와 반도체 다이(24) 외부의 지점 사이에서 신호를 라우팅하기 위한 추가적인 유연성을 제공할 수 있다.
[0057] 도 2d는 절연층(108) 및 도전층(110)에 동형으로 적용되고 그 윤곽을 따르는 절연층 또는 패시베이션 층(112)을 더 보여준다. 절연층(112)은 폴리이미드, 에폭시 솔더 마스크, 감광성 저온 경화 온도 유전체 레지스트, 감광성 복합 레지스트, LCP, 라미네이트 화합물 필름, 충전재가 있는 절연 페이스트, 솔더 마스크 레지스트 필름, 액체 몰딩 화합물, 입상 몰딩 화합물, BCB, PBO, Si02, Si3N4, SiON, Ta205, Al203 또는 유사한 절연 및 구조적 특성을 가지는 다른 재료로 된 하나 이상의 층을 포함할 수 있다. 절연층(112)은 인쇄, 스핀 코팅, 스프레이 코팅, 라미네이션 또는 다른 적절한 공정을 이용하여 증착될 수 있다. 절연층(112)은 UV 노광에 이은 현상 또는 다른 적절한 공정을 이용하여 후속으로 패턴화되고 경화될 수 있다. 절연층(112)은 FMSP-PD(140)의 상부 또는 반도체 다이(24)의 능동 표면(30) 위에 연결을 위한 개구 없이 형성될 수 있으며, FMSP-PD(140) 내부에서 패키지 외부로의 연결은 절연층(112)과 반대인 하부 또는 패키지에서 일어난다.
[0058] 도 2e는 빌드-업 상호 접속 구조체(106)에 대향하는 매립형 다이 패널(72)의 바닥면 또는 후면(76)에 대한 추가의 층, 구조체 및 처리를 예시한다. 개별화되지 않은 반도체 다이(24) 각각을 포함하는 재구성된 패널(72)의 바닥면(76)은 연삭 및 연마될 수 있으며, 이에 의해 수직 상호 접속 부품(54)의 제2 표면과 함께 반도체 다이(24)의 후면(28)에서 반도체 다이(24)를 최종 두께로 얇게 만들고 드레인(35)을 노출시킬 수 있다.
[0059] 장벽층(120)이 반도체 다이(24)의 후면에서 드레인(35) 위에 형성될 수 있고, 반도체 다이(24)의 엣지 또는 풋프린트 너머로 또는 그를 지나 반도체 다이(24) 주변의 몰드 화합물(62)의 일부 위로 연장될 수 있다. 장벽층(120)은 스퍼터링 또는 다른 적절한 공정을 이용하여 형성되거나 증착될 수 있는 하나 이상의 티타늄(Ti), TiW 합금 또는 다른 적절한 재료의 층을 포함할 수 있다.
[0060] 선택적으로, 장벽층(120), 반도체 다이(24)의 후면(28) 및 몰드 화합물(62) 사이에 패시베이션 층이 형성될 수 있다. 패시베이션 층은 광-이미지화 가능한 폴리이미드 또는 다른 적절한 재료 또는 임의의 다른 적절한 패시베이션 또는 절연층일 수 있다. 패시베이션 층은 반도체 다이(24)의 풋프린트의 엣지 또는 주변을 덮을 수 있고, 패시베이션 층의 개구는 장벽층(120)이 반도체 다이(24)의 후면(28) 또는 드레인(35)의 면적의 적어도 80%와 접촉하도록 할 수 있다.
[0061] 랜드 패드(122)는 랜드 패드(122) 및 장벽층(120)이 반도체 다이(24)의 엣지 너머로 또는 그를 지나(또는 풋프린트 너머로) 반도체 다이(24)의 주변 둘레의 봉지재(62)의 일부 위까지 연장되도록 장벽층(120) 및 반도체 다이(24)의 후면 위에 형성될 수 있다. 랜드 패드(122)는 구리 또는 다른 적절한 도전 재료로 형성될 수 있고, 하나 이상의 층을 포함할 수 있고, 도금에 의해 형성될 수 있고, 도포 및 패턴화될 수 있고, 임의의 다른 적절한 공정에 의해 형성될 수 있다. 랜드 패드(122)는 반도체 다이(24)의 전체 후면 또는 드레인(35)을 덮을 수 있고, 반도체 다이(24)보다 큰(모든 방향 또는 적어도 일 방향으로) 풋프린트 또는 폼 팩터를 포함할 수 있다.
[0062] 별도의 랜드 패드(l22a, l22b)는 반도체 다이(24)의 주변에서 봉지재(62) 위에 형성될 수 있으며, 몰드 상호 접속부(54), RDL 층(110) 및 Cu 스터드(43, 45)를 통해 적어도 반도체 다이(24)의 능동 표면(30) 상의 게이트 패드(33) 및 소스 패드(34)에 전기적으로 연결될 수 있다.
[0063] 도 2f는 개별 반도체 패키지 또는 매립된 다이 패키지 FMSP-PD(140)를 형성하기 위해 쏘 스트리트 역할을 하는 공간 또는 갭(60)의 일부를 통해 개별화되거나 다이싱 절단되는 매립형 다이 패널 또는 재구성된 웨이퍼(72)를 예시한다. 재구성된 웨이퍼(72)는 톱날, 레이저 절단 공구 또는 다른 적절한 공구(130)를 사용하여 개별화된다. 여기에 설명된 다른 장점 외에도, 웨이퍼 절단 또는 다른 적절한 공정에 의해서든지 FMSP-PD(140)의 개별화는 블랭킷 웨이퍼 제조 공정에서 반도체 웨이퍼(20)의 후면(또는 재구성된 웨이퍼(72)) 상에 블랭킷 배선이 적용되지 않기 때문에 단순화된다. 따라서, 웨이퍼 톱(52, 130)은 웨이퍼(20)의 후면 상에 블랭킷 배선을 관통 절단할 필요가 없으며, 이는 더 깨끗한 다이싱 절단 공정을 가져온다. 톱질 중에 다이 칩핑 및 다이싱 블래이드 마모는 다이싱 블레이드가 웨이퍼의 후면으로부터 금속이 오염되지 않기 때문에 감소된다.
[0064] 도 3a는 도 1a-2f에 예시된 공정에 의해 생성되는 개별 반도체 패키지 또는 매립형 다이 패키지 FMSP-PD(140)를 예시한다. 도 3a는 FMSP-PD(140)의 전체 패키지 높이(H)가 0.6 mm 미만으로 감소하여 전체 패키지 크기도 개선되었음을 보여준다. FMSP-PD(140)는 랜드 그리드 어레이(LGA) 패키지 형식으로도 구성될 수 있다. 도 1에 예시된 바와 같이, FMSP-PD(140)는 소스 패드(34)와 게이트 패드(33) 사이의 전기적 상호 접속을 제공하고, 봉지재(62)를 완전 관통 연장시키고 랜드 패드(122)에 전기적 연결을 제공하는 것에 의해 패키지의 후면을 랜드 패드(122)에 제공하는 도전 재료로 형성된 관통 몰드 상호 접속부(54)를 더 포함할 수 있다.
[0065] 본 명세서에 기술된 바와 같이 FMSP-PD(140)를 형성함으로써, 후면 금속 또는 장벽층(120) 및 랜드 패드(122)는 네이티브 반도체 웨이퍼(20)가 개별화되고 반도체 다이(24)가 봉지재(62)에 매립된 후에 반도체 소자 또는 FMSP-PD(140)(예, 전력 트랜지스터)의 후면에 적용될 수 있다. 따라서, 후면 배선층, 장벽층(120) 및 랜드 패드(122)는 전공정 웨이퍼 제조 공정(예, 네이티브 반도체 웨이퍼(20)의 개별화 이전)에보다는 후공정 패키징 공정에 적용될 수 있다. 나중에 형성된 후면 배선 장벽(120, 122)은 반도체 다이(24)의 엣지 너머로 연장될 수 있고, 랜드 패드(122)는 반도체 다이(24)의 바닥 위로 도금되고, 반도체 다이(24)의 엣지 위로 그리고 반도체 다이(24)의 풋프린트 너머로 연장될 수 있다.
[0066] FMSP-PD(140) 내에서, 게이트 스터드(43)(존재하는 경우) 및 소스 스터드(45)를 포함하는 스터드 또는 전기적 도전층(40)은 게이트 패드(33) 및 소스 패드(34) 각각 위에 그리고 해당 반도체 다이(24)의 능동 표면(30) 위의 절연층(36)의 대응하는 개구(38) 내에 배치될 수 있다. 소스 스터드(45)를 포함하는 스터드 또는 전기적 도전층(40)은 소스 패드(34)에 대한 연결의 저항을 감소시킬 수 있고, FMSP-PD(140) 내에서 더 양호한 전류 확산 및 개선된 열 방출을 가능케 할 수 있다.
[0067] 종래의 수직 MOSFET 또는 IGBT 다이와 달리, FMSP-PD(140)의 현재 설계는 반도체 다이(24)가 봉지재(62)에 의해 추가로 지지되게 하면서 웨이퍼를 최종 두께로 박형화한 후 후면 배선층, 장벽층(120) 및 랜드 패드(122)가 웨이퍼 제조 단계에서 후공정에 적용될 수 있게 한다. 후면 배선층, 장벽층(120) 및 랜드 패드(122)는 후면 배선층, 장벽층(120) 및 랜드 패드(122)의 형성 후에 추가적인 웨이퍼 박형화가 수행되지 않을 수 있도록 최종 패키지에서 최종 접촉을 행한다. 후면 배선층의 제거 또는 손상을 회피하기 위해 후면 배선층, 장벽층(120) 및 랜드 패드(122)의 형성 후에 추가적인 박형화가 수행되지 않는다. 그러나, 장벽층(120) 및 랜드 패드(122)의 형성 후 FMSP-PD(140)에 대한 박형화 없이도, 반도체 다이(24)의 초기 박형화는 후면 배선층, 장벽층(120) 및 랜드 패드(122)가 후공정 웨이퍼 제조 처리 단계에서 형성되므로 봉지재(62)에 의해 지지되지 않는 동안 박형화될 필요가 없다.
[0068] 출원인의 FMSP-PD(140)는 기존의 수직 MOSFET 또는 IGBT 다이 패키징을 개선하여 웨이퍼 범핑 또는 조립 공정 후와 같은 상호 접속 배선층의 형성 후 반도체 다이 또는 반도체 웨이퍼의 박형화를 방지하여 배선층의 형성 이전에 네이티브 반도체 또는 반도체 다이를 박형화하여 박형화된 웨이퍼 또는 반도체 다이의 취급이 더 어려워진다. 기존의 수직 MOSFET 또는 IGBT 다이 패키징으로 박형화된 반도체 다이를 처리하면 웨이퍼 범핑 및 조립 공정에서 얇은 웨이퍼를 처리하는 데 어려움이 있다. 얇은 웨이퍼는 웨이퍼 취급 중에 파손되기 쉽다. 후면 금속은 일부 웨이퍼 범핑 및 조립 공정에 사용되는 에칭액과 같은 화학 물질로 인해 손상될 수 있다. 후면 금속은 또한 웨이퍼 범프 처리 중에 기계적 손상이나 오염에 취약하다. 이는 결국 수직 반도체 소자를 패키지 또는 모듈 기판에 부착하는 데 일반적으로 사용되는 납땜 또는 소결 접합 공정에서 결함을 초래할 수 있다. FMSP-PD(140)와 관련하여 여기에 설명된 방법 및 구조를 채용함으로써 각각의 상기 문제를 피하거나 최소화할 수 있다.
[0069] FMSP-PD(140)는 또한 종래의 수직 MOSFET 또는 IGBT 다이 패키징과 같은 종래 패키징과 관련하여 개선된 열 성능을 제공한다. FMSP-PD(140)에 대한 개선된 열 성능은 반도체 다이(24)의 후면(28)이 두꺼운 Cu 층 또는 열 전도성을 가지는 다른 적절한 재료일 수 있는 랜드 패드(122)와 직접 연결되고 열 접촉함으로써 얻어진다. 랜드 패드(122)가 열전도성이고 반도체 다이(24)의 면적보다 큰 면적을 포함함으로써, 견고한 열 경로가 제공된다. 또한, 패키지(140) 내의 솔더 또는 소결 본딩 다이 부착층을 제거함으로써, 열 확산이 더욱 용이해지고, FMSP-PD(140)의 열 성능은 기존의 수직 MOSFET 또는 IGBT 다이 패키징과 같은 다른 기존 패키지에 비해 개선된다.
[0070] 다양한 실시예에서, FMSP-PD(140)는 적어도 하나의 전력 트랜지스터와 하나의 전력 다이오드를 포함하는 다중 칩 모듈이 전술한 방법을 이용하여 조립될 때 형성될 수 있다. 다른 실시예에서, FMSP-PD(140)는 단일 FMSP-PD(140) 내에 다중 전력 트랜지스터 및 전력 다이오드를 통합함으로써 형성될 수 있는 하프 브리지 스위치 회로 또는 완전 3상 스위치 회로와 같은 통합 전력 모듈로서 형성될 수 있다.
[0071] 도 3b는 도 3a에 도시된 3B-3B 단면 라인을 따라 취한 FMSP-PD(140)의 확대 단면 부분을 예시한다. 도 3b에 예시된 바와 같이, 스터드(40)와 패드 또는 전기적 도전층(32) 사이에 다양한 상호 접속 계면을 제공하기 위해 절연층(36)의 다중 개구가 소스 패드(34) 또는 게이트 패드(33)를 포함하는 임의의 패드(32) 위에 형성될 수 있다.
[0072] 전술한 명세서에서, 본 개시 내용의 다양한 실시예가 설명되었다. 그러나, 본 개시 내용은 개시된 방법 및 시스템의 원리의 예시로서 고려되어야 하며, 개시된 개념의 광범위한 측면을 예시된 실시예로 제한하려는 것이 아니라는 것이 분명할 것이다. 추가로, 다른 제조 장치 및 예가 상기 제공된 것들과 혼합되거나 대체될 수 있다는 것을 당업자는 이해해야 한다. 설명이 특정 실시예를 언급하는 부분에서, 그 사상을 벗어나지 않고 다수의 변형이 이루어질 수 있고 이러한 실시예 및 구현예는 다른 기술에도 적용될 수 있음이 분명해야 한다. 따라서, 개시된 주제는 본 개시 내용의 사상 및 범위 및 당업자의 지식 내에 속하는 그러한 모든 변경, 수정 및 변화를 포함하도록 의도된다. 첨부된 청구범위에 기재된 본 발명의 더 넓은 사상 및 범위를 벗어나지 않고 다양한 수정 및 변경이 이루어질 수 있다. 따라서, 명세서 및 도면은 제한적인 의미가 아니라 예시적인 의미로 간주되어야 한다.

Claims (20)

  1. 반도체 소자를 제조하는 방법으로서:
    게이트 패드 및 소스 패드를 포함하는 전면을 가지는 반도체 다이를 제공하는 단계 - 상기 반도체 다이는 상기 전면에 대향된 후면을 더 포함하고, 상기 후면은 드레인을 포함함 -;
    상기 게이트 패드 위에 결합되게 게이트 스터드를 형성하는 단계;
    상기 소스 패드 위에 결합되게 소스 스터드를 형성하는 단계;
    상기 반도체 다이 위에 봉지재를 형성하되, 상기 봉지재는 상기 반도체 다이의 전면 위의 제1 표면 및 해당 제1 표면에 대향된 제2 표면을 포함하는, 단계;
    상기 봉지재의 제1 표면과 상기 봉지재의 제2 표면 사이에서 연장되는 관통 몰드 상호 접속부를 도금시키는 단계;
    상기 게이트 스터드, 상기 소스 스터드 및 상가 관통 몰드 상호 접속부에 결합된 재분배 층(RDL)을 형성하는 단계; 및
    상기 반도체 다이의 후면 위에 하나이상의 장벽층, 랜드 패드, 또는 둘 모두를 형성하되, 상기 반도체 다이를 상기 반도체 다이의 네이티브 웨이퍼로부터 개별화한 후에 상기 반도체 다이 위에 상기 봉지재를 형성한 후에 상기 드레인에 결합되도록 하나이상의 장벽층, 랜드 패드, 또는 둘 모두를 형성하는, 단계;
    를 포함하고,
    상기 장벽층, 랜드 패드, 또는 둘 모두는 상기 반도체 다이의 풋프린트 너머로 연장되고 그리고 상기 반도체 다이의 후면의 80% 이상을 커버하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 반도체 다이 주위에 상기 봉지재를 형성하고, 상기 봉지재를 상기 게이트 스터드의 측면에 접촉시키고 상기 봉지재를 상기 소스 스터드의 측면에 접촉시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 랜드 패드를 상기 반도체 다이의 면적보다 더 큰 면적으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 상기 소스 스터드를 상기 반도체 다이의 면적의 50%보다 크거나 같은 면적으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  5. 제1항에 있어서,
    상기 장벽층의 형성 후에 상기 장벽층 위에 상기 랜드 패드를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 방법.
  6. 제1항에 있어서, 상기 랜드 패드를 상기 반도체 다이의 풋프린트 너머로 연장되도록 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  7. 제1항에 있어서,
    상기 반도체 다이를 그 네이티브 웨이퍼로부터 개별화하기 전에 상기 게이트 패드 위에 결합되게 상기 게이트 스터드를 형성하는 단계; 및
    상기 반도체 다이를 그 네이티브 웨이퍼로부터 개별화하기 전에 상기 소스 패드 위에 결합되게 상기 소스 스터드를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 방법.
  8. 반도체 패키지를 제조하는 방법으로서:
    소스 패드를 포함하는 전면을 가지는 반도체 다이를 제공하되, 상기 반도체 다이는 상기 전면에 대향된 후면을 더 포함하고, 상기 후면은 드레인을 포함하는, 단계;
    상기 소스 패드 위에 결합되게 소스 스터드를 형성하는 단계;
    상기 반도체 다이 위에 봉지재를 형성하되, 상기 봉지재는 상기 반도체 다이의 전면 위의 제1 표면 및 해당 제1 표면에 대향된 제2 표면을 포함하는, 단계;
    상기 봉지재의 제1 표면과 상기 봉지재의 제2 표면 사이에서 연장되는 관통 몰드 상호 접속부를 형성하는 단계; 및
    상기 반도체 다이의 후면 위에 랜드 패드를 형성하되, 상기 반도체 다이를 상기 반도체 다이의 네이티브 웨이퍼로부터 개별화한 후에 상기 드레인에 결합되도록 랜드 패드를 형성하고, 상기 랜드 패드는 상기 반도체 다이의 풋프린트 너머로 연장되고, 그리고 상기 반도체 다이의 후면의 80% 이상을 커버하는, 단계
    를 포함하는 것을 특징으로 하는 방법.
  9. 제8항에 있어서, 상기 랜드 패드를 상기 반도체 다이의 면적보다 큰 면적으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 제8항에 있어서, 게이트 스터드의 측면과 접촉하고 상기 소스 스터드의 측면과 접촉하도록 상기 반도체 다이의 주위에 상기 봉지재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  11. 제8항에 있어서, 상기 소스 스터드를 상기 반도체 다이의 면적의 50%보다 크거나 같은 면적으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  12. 제8항에 있어서,
    장벽층의 형성 후에 상기 장벽층 위에 상기 랜드 패드를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 방법.
  13. 제8항에 있어서, 상기 랜드 패드를 상기 반도체 다이의 풋프린트 너머로 연장되도록 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  14. 제8항에 있어서,
    상기 반도체 다이를 상기 반도체 다이의 네이티브 웨이퍼로부터 개별화하기 전에 게이트 패드 위에 결합되게 게이트 스터드를 형성하는 단계; 및
    상기 반도체 다이를 상기 반도체 다이의 네이티브 웨이퍼로부터 개별화하기 전에 상기 소스 패드 위에 결합되게 소스 스터드를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 방법.
  15. 반도체 패키지를 제조하는 방법으로서:
    소스 패드를 포함하는 전면을 가지는 반도체 다이를 제공하되, 상기 반도체 다이는 상기 전면에 대향된 후면을 더 포함하고, 상기 후면은 드레인을 포함하는 단계;
    상기 반도체 다이 위에 봉지재를 형성하되, 상기 봉지재는 상기 반도체 다이의 전면 위의 제1 표면 및 해당 제1 표면에 대향된 제2 표면을 포함하는, 단계;
    상기 봉지재의 제1 표면과 상기 봉지재의 제2 표면 사이에서 연장되는 관통 몰드 상호 접속부를 도금시키는 단계; 및
    상기 반도체 다이 위에 상기 봉지재를 형성한 후에 상기 드레인에 결합되도록 상기 반도체 다이의 후면 위에 랜드 패드를 형성하는 단계;를 포함하고,
    상기 랜드 패드는 상기 반도체 다이의 풋프린트 너머로 연장되는 것을 특징으로 하는 방법.
  16. 삭제
  17. 제15항에 있어서,
    상기 소스 패드 위에 형성되어 결합되게 소스 스터드를 형성하는 단계; 및
    상기 소스 스터드의 측면에 접촉하도록 상기 반도체 다이 주변에 상기 봉지재를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 방법.
  18. 제17항에 있어서, 상기 소스 스터드를 상기 반도체 다이의 면적의 50%보다 크거나 같은 면적으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  19. 제15항에 있어서,
    상기 반도체 다이의 풋프린트 너머로 연장되도록 상기 드레인 위에 장벽층을 형성하되, 상기 장벽층은 상기 반도체 다이의 후면의 80% 이상과 접촉하는, 단계; 및
    상기 장벽층의 형성 후에 상기 장벽층 위에 상기 랜드 패드를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 방법.
  20. 제15항에 있어서,
    상기 반도체 다이를 상기 반도체 다이의 네이티브 웨이퍼로부터 개별화하기 전에 게이트 패드 위에 결합되게 게이트 스터드를 형성하는 단계; 및
    상기 반도체 다이를 상기 반도체 다이의 네이티브 웨이퍼로부터 개별화하기 전에 상기 소스 패드 위에 결합되게 소스 스터드를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 방법.
KR1020207030261A 2018-04-23 2019-04-23 완전 몰딩된 전력 소자용 반도체 패키지 및 그 제조 방법 KR102487891B1 (ko)

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