KR20160136920A - 컨택 패턴들과 얼라인 및 미스-얼라인된 스터드 패턴들을 갖는 반도체 소자 - Google Patents

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KR20160136920A
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고병주
김홍수
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삼성전자주식회사
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Abstract

활성 영역, 상기 활성 영역을 가로지르는 게이트 패턴, 상기 활성 영역은 상기 게이트 패턴의 양쪽의 소스 영역 및 드레인 영역을 포함하고, 상기 게이트 패턴 상의 게이트 컨택 패턴 및 상기 드레인 영역 상의 드레인 컨택 패턴, 및 상기 게이트 컨택 패턴 상의 게이트 스터드 패턴 및 상기 드레인 컨택 패턴 상의 드레인 스터드 패턴을 포함하고, 상기 게이트 컨택 패턴의 중심을 수직으로 지나는 가상의 게이트 컨택 축과 상기 소스 컨택 패턴의 중심을 수직으로 지나는 가상의 소스 컨택 축의 사이의 거리는 상기 게이트 스터드 패턴의 중심을 수직으로 지나는 가상의 게이트 스터드 축과 상기 드레인 스터드 패턴의 중심을 수직으로 지나는 가상의 드레인 스터드 축의 사이의 거리와 다른 반도체 소자가 설명된다.

Description

컨택 패턴들과 얼라인 및 미스-얼라인된 스터드 패턴들을 갖는 반도체 소자{Semiconductor Devices Having Stud Patterns being aligned and misaligned with contact patterns}
본 발명은 컨택 패턴들과 얼라인 및 미스-얼라인된 스터드 패턴들을 갖는 반도체 소자에 관한 것이다.
반도체 소자들이 고집적화되면서, 컨택 패턴들의 높이가 점차 높아지고 있다. 상기 컨택 패턴들의 높이가 높아질수록 상기 컨택 패턴들의 측면들의 경사도가 커진다. 따라서, 상기 컨택 패턴들의 높이가 높아질수록 상기 컨택 패턴들 상에 메탈 라인들을 형성하려면 더 큰 얼라인 마진이 필요하므로 상기 컨택 패턴들, 상기 메탈 라인들, 및 활성 영역들이 수평적 피치, 간격, 또는 면적이 더욱 커져야 한다.
본 발명이 해결하고자 하는 과제는 컨택 패턴들과 얼라인 및 미스-얼라인된 스터드 패턴들을 가진 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 활성 영역의 면적이 축소된 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 활성 영역 및 상기 활성 영역을 가로지르는 게이트 패턴을 포함할 수 있다. 상기 활성 영역은 상기 게이트 패턴의 양 옆의 소스 영역 및 드레인 영역을 포함할 수 있다. 상기 반도체 소자는 상기 게이트 패턴 상의 게이트 컨택 패턴 및 상기 드레인 영역 상의 드레인 컨택 패턴, 및 상기 게이트 컨택 패턴 상의 게이트 스터드 패턴 및 상기 드레인 컨택 패턴 상의 드레인 스터드 패턴을 포함할 수 있다. 상기 게이트 컨택 패턴의 중심을 수직으로 지나는 가상의 게이트 컨택 축과 상기 드레인 컨택 패턴의 중심을 수직으로 지나는 가상의 드레인 컨택 축의 사이의 거리는 상기 게이트 스터드 패턴의 중심을 수직으로 지나는 가상의 게이트 스터드 축과 상기 드레인 스터드 패턴의 중심을 수직으로 지나는 가상의 드레인 스터드 축의 사이의 거리와 다를 수 있다.
상기 반도체 소자는 상기 게이트 스터드 패턴 상의 게이트 메탈 라인 및 상기 드레인 스터드 패턴 상의 드레인 메탈 라인을 더 포함할 수 있다. 상기 게이트 메탈 라인의 중심을 수직으로 지나는 게이트 메탈 축과 상기 드레인 메탈 라인의 중심을 수직으로 지나는 드레인 메탈 축의 사이의 거리는 상기 게이트 컨택 축과 상기 드레인 컨택 축의 사이의 거리보다 클 수 있다.
상기 반도체 소자는 상기 소스 영역 상의 소스 컨택 패턴 및 상기 소스 컨택 패턴 상의 소스 스터드 패턴을 더 포함할 수 있다. 상기 게이트 컨택 축과 상기 소스 컨택 패턴의 중심을 수직으로 지나는 가상의 소스 컨택 축의 사이의 거리는 상기 게이트 스터드 축과 상기 소스 스터드 패턴의 중심을 수직으로 지나는 가상의 소스 스터드 축의 사이의 거리보다 작을 수 있다.
상기 반도체 소자는 상기 소스 스터드 패턴 상의 소스 메탈 라인을 더 포함할 수 있다. 상기 게이트 메탈 축과 상기 소스 메탈 라인의 중심을 수직으로 지나는 소스 메탈 축의 사이의 거리는 상기 상기 게이트 컨택 축과 상기 소스 컨택 축의 사이의 거리보다 클 수 있다.
상기 게이트 스터드 축과 상기 소스 스터드 축의 사이의 거리는 상기 게이트 메탈 축과 상기 소스 메탈 축의 거리와 실질적으로 동일할 수 있다.
상기 게이트 스터드 축과 상기 게이트 메탈 축은 실질적으로 서로 수직으로 정렬할 수 있다.
상기 소스 컨택 축과 상기 소스 스터드 축은 서로 수직으로 정렬하지 않을 수 있다.
상기 소스 스터드 축과 상기 소스 메탈 축 및 상기 드레인 스터드 축과 상기 드레인 메탈 축은 실질적으로 서로 수직으로 정렬할 수 있다.
상기 게이트 스터드 축과 상기 드레인 스터드 축의 사이의 거리는 상기 게이트 메탈 축과 상기 드레인 메탈 축의 거리와 실질적으로 동일할 수 있다.
상기 게이트 컨택 축과 상기 게이트 스터드 축은 실질적으로 서로 수직으로 정렬할 수 있다. 상기 드레인 컨택 축과 상기 드레인 스터드 축은 수직으로 정렬하지 않을 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 제1 활성 영역 및 제2 활성 영역, 상기 제1 활성 영역을 가로질러 제1 소스 영역 및 제1 드레인 영역을 정의하는 제1 게이트 패턴 및 상기 제2 활성 영역을 가로질러 제2 소스 영역 및 제2 드레인 영역을 정의하는 제2 게이트 패턴, 상기 제1 게이트 패턴 상의 제1 게이트 컨택 패턴, 상기 제1 소스 영역 상의 제1 소스 컨택 패턴, 상기 제1 드레인 영역 상의 제1 드레인 컨택 패턴, 상기 제2 게이트 패턴 상의 제2 게이트 컨택 패턴, 상기 제2 소스 영역 상의 제2 소스 컨택 패턴, 및 상기 제2 드레인 영역 상의 제2 드레인 컨택 패턴, 및 상기 제1 게이트 컨택 패턴 상의 제1 게이트 스터드 패턴, 상기 제1 소스 컨택 패턴 상의 제1 소스 스터드 패턴, 상기 제1 드레인 컨택 패턴 상의 제1 드레인 스터드 패턴, 상기 제2 게이트 컨택 패턴 상의 제2 게이트 스터드 패턴, 상기 제2 소스 컨택 패턴 상의 제2 소스 스터드 패턴, 및 상기 제2 드레인 컨택 패턴 상의 제2 드레인 스터드 패턴을 포함할 수 있다. 상기 제1 드레인 컨택 패턴의 중심을 수직으로 지나는 가상의 드레인 컨택 축과 상기 제2 소스 컨택 패턴의 중심을 지나는 가상의 소스 컨택 축의 거리는 상기 제1 드레인 스터드 패턴의 중심을 수직으로 지나는 가상의 드레인 스터드 축과 상기 제2 소스 스터드 패턴의 중심을 지나는 가상의 소스 스터드 축의 거리와 다를 수 있다.
상기 반도체 소자는 상기 제1 게이트 스터드 패턴 상의 제1 게이트 메탈 라인, 상기 제1 소스 스터드 패턴 상의 제1 소스 메탈 라인, 상기 제1 드레인 스터드 패턴 상의 제1 드레인 메탈 라인, 상기 제2 게이트 스터드 패턴 상의 제2 게이트 메탈 라인, 상기 제2 소스 스터드 패턴 상의 제2 소스 메탈 라인, 및 상기 제2 드레인 스터드 패턴 상의 제2 드레인 메탈 라인을 더 포함할 수 있다. 상기 제1 드레인 메탈 라인과 상기 제2 소스 메탈 라인의 사이의 거리는 상기 제1 활성 영역과 상기 제2 활성 영역의 사이의 거리보다 작을 수 있다.
상기 제1 드레인 메탈 라인의 중심을 수직으로 지나는 가상의 드레인 메탈 축과 상기 제2 소스 메탈 라인의 중심을 수직으로 지나는 가상의 소스 메탈 축의 거리는 상기 드레인 컨택 축과 상기 소스 컨택 축의 거리보다 클 수 있다.
상기 드레인 스터드 축과 상기 소스 스터드 축의 거리는 상기 드레인 메탈 축과 상기 소스 메탈 축의 거리와 동일할 수 있다.
상기 제1 게이트 컨택 패턴의 중심을 수직으로 지나는 가상의 제1 게이트 컨택 축과 상기 제2 게이트 컨택 패턴의 중심을 수직으로 지나는 가상의 제2 게이트 컨택 축의 거리는 상기 제1 게이트 스터드 패턴의 중심을 수직으로 지나는 제1 게이트 스터드 축과 상기 제2 게이트 패턴의 중심을 수직으로 지나는 제2 게이트 스터드 축의 거리와 동일할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 제1 활성 영역 및 상기 제1 활성 영역과 인접한 제2 활성 영역, 상기 제1 활성 영역과 상기 제2 활성 영역의 사이의 아이솔레이션 영역, 상기 제1 활성 영역을 가로질러 제1 소스 영역 및 제1 드레인 영역을 정의하는 제1 게이트 패턴, 및 상기 제1 게이트 패턴 상의 제1 게이트 컨택 패턴, 상기 제1 소스 영역 상의 제1 소스 컨택 패턴, 및 상기 제1 드레인 영역 상의 제1 드레인 컨택 패턴을 포함할 수 있다. 상기 제1 게이트 컨택 패턴과 상기 제1 드레인 컨택 패턴의 사이의 거리는 상기 제1 드레인 컨택 패턴과 상기 아이솔레이션 영역의 사이의 거리와 다를 수 있다.
상기 반도체 소자는 상기 제2 활성 영역을 가로질러 제2 소스 영역 및 제2 드레인 영역을 정의하는 제2 게이트 패턴, 및 상기 제2 게이트 패턴 상의 제2 게이트 컨택 패턴, 상기 제2 소스 영역 상의 제2 소스 컨택 패턴, 및 상기 제2 드레인 영역 상의 제2 드레인 컨택 패턴을 포함할 수 있다.
상기 제2 게이트 컨택 패턴과 상기 제2 소스 컨택 패턴의 사이의 거리는 상기 제2 소스 컨택 패턴과 상기 아이솔레이션 영역의 사이의 거리보다 클 수 있다.
상기 반도체 소자는 상기 제1 게이트 컨택 패턴 상의 제1 게이트 스터드 패턴, 상기 제1 소스 컨택 패턴 상의 제1 소스 스터드 패턴, 및 상기 제1 드레인 컨택 패턴 상의 제1 드레인 스터드 패턴, 상기 제2 게이트 컨택 패턴 상의 제2 게이트 스터드 패턴, 상기 제2 소스 컨택 패턴 상의 제2 소스 스터드 패턴, 및 상기 제2 드레인 컨택 패턴 상의 제2 드레인 스터드 패턴을 더 포함할 수 있다.
상기 제1 게이트 스터드 패턴과 상기 제1 드레인 스터드 패턴의 사이의 거리는 상기 제1 드레인 스터드 패턴과 상기 제2 소스 스터드 패턴의 사이의 거리보다 클 수 있다.
상기 반도체 소자는 상기 제1 게이트 스터드 패턴 상의 제1 게이트 메탈 라인, 상기 제1 소스 스터드 패턴 상의 제1 소스 메탈 라인, 상기 제1 드레인 스터드 패턴 상의 제1 드레인 메탈 라인, 상기 제2 게이트 스터드 패턴 상의 제2 게이트 메탈 라인, 상기 제2 소스 스터드 패턴 상의 제2 소스 메탈 라인, 및 상기 제2 드레인 스터드 패턴 상의 제2 드레인 메탈 라인을 더 포함할 수 있다.
상기 제1 게이트 메탈 라인과 상기 제1 드레인 메탈 라인의 사이의 거리는 상기 제1 드레인 메탈 라인과 상기 제2 소스 메탈 라인 사이의 거리보다 클 수 있다.
상기 제1 드레인 메탈 라인과 상기 제2 소스 메탈 라인의 사이의 거리는 상기 제1 활성 영역과 상기 제2 활성 영역의 사이의 거리보다 작을 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 얼라인 및 미스-얼라인된 컨택 패턴들과 스터드 패턴들을 포함하므로, 컨택 패턴들의 수평 피치가 줄어들 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 컨택 패턴들의 피치가 줄어든 만큼 활성 영역의 면적도 줄어들 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 컨택 패턴들과 전기적으로 연결되는 메탈 라인들의 피치도 감소할 수 있다.
따라서, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 칩 면적이 줄어들 수 있고, 생산성이 향상될 수 있다.
도 1a는 기술적 사상의 일 실시예에 의한 반도체 소자의 레이아웃이고, 도 1b는 도 1a의 I-I' 선을 따라 절단한 종단면도이고, 도 1c는 도 1b의 A 영역의 확대도이고, 및 도 1d는 도 1b의 B 영역의 확대도이다.
도 2a는 본 발명의 기술적 사상의 기술적 사상의 일 실시예에 의한 반도체 소자의 레이아웃이고, 및 도 2b는 도 2a의 II-II'을 따라 절단한 종단면도이다.
도 3a는 본 발명의 기술적 사상의 기술적 사상의 일 실시예에 의한 반도체 소자의 레이아웃이고, 및 도 3b는 도 3a의 III-III'을 따라 절단한 종단면도이다.
도 4a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 레이아웃이고, 도 4b는 도 4a의 IV-IV'을 따라 절단한 종단면도이고, 및 도 4c는 도 4b의 C 영역의 확대도이다.
도 5a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 레이아웃이고, 및 도 5b는 도 5a의 V-V'를 따라 절단한 종단면도이다.
도 6a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 레이아웃이고, 및 도 6b는 도 6a의 VI-VI'를 따라 절단한 종단면도이다.
도 7a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 레이아웃이고, 도 7b는 도 7a의 VII-VII'를 따라 절단한 종단면도이고, 및 도 7c는 도 7b의 D 영역의 확대도이다.
도 8a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 레이아웃이고, 및 도 8b는 도 8a의 VIII-VIII'를 따라 절단한 종단면도이다.
도 9a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 레이아웃이고, 및 도 9b는 도 9a의 XI-XI'를 따라 절단한 종단면도이다.
도 10a는 본 발명의 기술적 사상의 일 실시예에 의한 메모리 모듈을 개념적으로 도시한 도면이다.
도 10b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 10c 및 10d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 전자 시스템들을 개념적으로 도시한 블록다이어그램들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a는 본 발명의 기술적 사상의 기술적 사상의 일 실시예에 의한 반도체 소자의 레이아웃이고, 도 1b는 도 1a의 I-I' 선을 따라 절단한 종단면도이고, 도 1c는 도 1b의 A 영역의 확대도이고, 및 도 1d는 도 1b의 B 영역의 확대도이다.
도 1a 및 1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100A)는 기판(10) 상의 활성 영역(21, 22)들을 정의하는 아이솔레이션 영역(31, 32)들, 상기 활성 영역(21, 22)들을 가로지르는 게이트 패턴(41, 42)들, 컨택 패턴(51, 52)들, 스터드 패턴(61, 62)들, 및 메탈 라인(71, 72)들을 포함할 수 있다.
상기 기판(10)은 단결정 실리콘 기판, SOI (silicon-on-insulator) 기판, Si 상에 SiGe이 성장된 (SiGe on Si) 기판, 또는 기타 반도체 기판 중 하나를 포함할 수 있다.
상기 아이솔레이션 영역(31, 32)들은 상기 활성 영역(21, 22)들의 측면들을 둘러쌀 수 있다. 상기 아이솔레이션 영역(31, 32)들은 상기 기판(10) 상에 형성된 아이솔레이션 트렌치 및 상기 아이솔레이션 트렌치 내에 채워진 아이솔레이션 절연물을 포함할 수 있다. 상기 아이솔레이션 절연물은 실리콘 산화물을 포함할 수 있다. 상기 아이솔레이션 영역(31, 32)들은 상기 활성 영역들(21, 22)의 외곽을 둘러싸는 외부 아이솔레이션 영역(31)들 및 상기 활성 영역(21, 22)들 사이의 인터-액티브 아이솔레이션 영역(32)을 포함할 수 있다.
상기 활성 영역(21, 22)들은 인접한 제1 활성 영역(21) 및 제2 활성 영역(22)을 포함할 수 있다. 상기 제1 활성 영역(21) 및 상기 제2 활성 영역(22)들은 각각, 상기 게이트 패턴(41, 42)들의 양 옆의 소스 영역(21S, 22S)들 및 드레인 영역(21D, 22D)들을 포함할 수 있다. 예를 들어, 상기 제1 활성 영역(21)은 제1 소스 영역(21S) 및 제1 드레인 영역(21D)을 포함할 수 있고, 및 상기 제2 활성 영역(22)은 제2 소스 영역(22S) 및 제2 드레인 영역(22D)을 포함할 수 있다. 상기 활성 영역(21, 22)들은 상기 기판(10)의 도핑된 일부일 수 있다.
상기 게이트 패턴(41, 42)들은 상기 제1 활성 영역(21) 상의 제1 게이트 패턴(41) 및 상기 제2 활성 영역(22) 상의 제2 게이트 패턴(42)을 포함할 수 있다. 상기 제1 게이트 패턴(41)은 상기 제1 활성 영역(21)을 가로질러 상기 제1 소스 영역(21S) 및 상기 제1 드레인 영역(21D)을 정의할 수 있고, 및 상기 제2 게이트 패턴(42)은 상기 제2 활성 영역(22)을 가로질러 상기 제2 소스 영역(22S) 및 상기 제2 드레인 영역(22D)을 정의할 수 있다. 상기 제1 게이트 패턴(41) 및 상기 제2 게이트 패턴(42)은 각각 게이트 절연 층(41a, 42a)들 및 게이트 전극(41b, 42b)들을 포함할 수 있다. 상기 게이트 절연 층(41a, 42a)들은 실리콘 산화물 (SiO2), 또는 금속 산화물 중 하나를 포함할 수 있다. 상기 금속 산화물은 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 또는 기타 금속 산화물 중 하나를 포함할 수 있다. 상기 게이트 전극(41b, 42b)들은 텅스텐(W) 또는 구리(Cu) 같은 금속을 포함할 수 있다.
상기 컨택 패턴(51, 52)들은 제1 컨택 패턴(51)들 및 제2 컨택 패턴(52)들을 포함할 수 있다. 상기 제1 컨택 패턴(51)들은 제1 게이트 컨택 패턴(51G), 제1 소스 컨택 패턴(51S), 및 제1 드레인 컨택 패턴(51D)을 포함할 수 있고, 및 상기 제2 컨택 패턴(52)들은 제2 게이트 컨택 패턴(52G), 제2 소스 컨택 패턴(52S), 및 제2 드레인 컨택 패턴(52D)을 포함할 수 있다. 상기 제1 게이트 컨택 패턴(51)은 서로 전기적으로 연결되도록 상기 제1 게이트 패턴(51G) 상에 배치될 수 있고, 및 상기 제2 게이트 컨택 패턴(52G)은 서로 전기적으로 연결되도록 상기 제2 게이트 패턴(42) 상에 배치될 수 있다. 상기 제1 소스 컨택 패턴(51S)은 서로 전기적으로 연결되도록 상기 제1 소스 영역(21S) 상에 배치될 수 있고, 및 상기 제2 소스 컨택 패턴(52S)은 서로 전기적으로 연결되도록 상기 제2 소스 영역(22S) 상에 배치될 수 있다. 상기 제1 드레인 컨택 패턴(51D)은 서로 전기적으로 연결되도록 상기 제1 드레인 영역(21D) 상에 배치될 수 있고, 및 상기 제2 드레인 컨택 패턴(52D)은 서로 전기적으로 연결되도록 상기 제2 드레인 영역(22D) 상에 배치될 수 있다. 상기 컨택 패턴(51, 52)들은 텅스텐 (W) 또는 구리(Cu) 같은 금속을 포함할 수 있다.
상기 스터드 패턴(61, 62)들은 제1 스터드 패턴(61)들 및 제2 스터드 패턴(62)들을 포함할 수 있다. 상기 제1 스터드 패턴(61)들은 제1 게이트 스터드 패턴(61G), 제1 소스 스터드 패턴(61S), 및 제1 드레인 스터드 패턴(61D)을 포함할 수 있고, 및 상기 제2 스터드 패턴(62)들은 제2 게이트 스터드 패턴(61G), 제2 소스 스터드 패턴(61S), 및 제2 드레인 스터드 패턴(61D)을 포함할 수 있다. 상기 제1 게이트 스터드 패턴(61G)은 서로 전기적으로 연결되도록 상기 제1 게이트 컨택 패턴(51G) 상에 배치될 수 있고, 및 상기 제2 게이트 스터드 패턴(62G)은 서로 전기적으로 연결되도록 상기 제2 게이트 컨택 패턴(52G) 상에 배치될 수 있다. 상기 제1 소스 스터드 패턴(61S)은 서로 전기적으로 연결되도록 상기 제1 소스 컨택 패턴(51S) 상에 배치될 수 있고, 및 상기 제2 소스 스터드 패턴(62S)은 서로 전기적으로 연결되도록 상기 제2 소스 컨택 패턴(52S) 상에 배치될 수 있다. 상기 제1 드레인 스터드 패턴(61D)은 서로 전기적으로 연결되도록 상기 제1 드레인 컨택 패턴(51D) 상에 배치될 수 있고, 및 상기 제2 드레인 스터드 패턴(62D)은 서로 전기적으로 연결되도록 상기 제2 드레인 컨택 패턴(52D) 상에 배치될 수 있다. 상기 스터드 패턴(61, 62)들은 텅스텐 (W) 또는 구리(Cu) 같은 금속을 포함할 수 있다.
상기 메탈 라인(71, 72)들은 제1 메탈 라인(71)들 및 제2 메탈 라인(72)들을 포함할 수 있다. 상기 제1 메탈 라인(71)들은 제1 게이트 메탈 라인(71G), 제1 소스 메탈 라인(71S), 및 제1 드레인 메탈 라인(71D)을 포함할 수 있고, 및 상기 제2 메탈 라인(72)들은 제2 게이트 메탈 라인(72G), 제2 소스 메탈 라인(72S), 및 제2 드레인 메탈 라인(72D)을 포함할 수 있다. 상기 제1 게이트 메탈 라인(71G)은 서로 전기적으로 연결되도록 상기 제1 게이트 스터드 패턴(61G) 상에 배치될 수 있고, 및 상기 제2 게이트 메탈 라인(72G)은 서로 전기적으로 연결되도록 상기 제2 게이트 스터드 패턴(62G) 상에 배치될 수 있다. 상기 제1 소스 메탈 라인(71S)은 서로 전기적으로 연결되도록 상기 제1 소스 스터드 패턴(61S) 상에 배치될 수 있고, 및 상기 제2 소스 메탈 라인(72S)은 서로 전기적으로 연결되도록 상기 제2 소스 스터드 패턴(62S) 상에 배치될 수 있다. 상기 제1 드레인 메탈 라인(71D)은 서로 전기적으로 연결되도록 상기 제1 드레인 스터드 패턴(61D) 상에 배치될 수 있고, 및 상기 제2 드레인 메탈 라인(72D)은 서로 전기적으로 연결되도록 상기 제2 드레인 스터드 패턴(62D) 상에 배치될 수 있다. 상기 메탈 라인(71, 72)들은 텅스텐 (W) 또는 구리(Cu) 같은 금속을 포함할 수 있다.
상기 반도체 소자(100A)는 상기 제1 및 제2 게이트 패턴(41, 42)들과 공면을 갖는 하부 층간 절연 층(81)을 더 포함할 수 있다. 상기 하부 층간 절연 층(81)은 실리콘 산화물 (SiO2)을 포함할 수 있다. 따라서, 상기 제1 및 제2 소스 컨택 패턴(51S, 52S)들 및 상기 제1 및 제2 드레인 컨택 패턴(51D, 52D)들은 상기 하부 층간 절연 층(81)을 수직으로 관통할 수 있다.
상기 반도체 소자(100A)는 상기 제1 및 제2 게이트 패턴(41, 42)들 및 상기 하부 층간 절연 층(81) 상의 하부 스토퍼 층(82)을 더 포함할 수 있다. 상기 하부 스토퍼 층(82)은 실리콘 질화물(SiN)을 포함할 수 있다. 따라서, 상기 제1 및 제2 게이트 컨택 패턴(51G, 52G)들, 상기 제1 및 제2 소스 컨택 패턴(51S, 52S)들, 및 상기 제1 및 제2 드레인 컨택 패턴(51D, 52D)들은 상기 하부 스토퍼 층(82)을 수직으로 관통할 수 있다.
상기 반도체 소자(100A)는 상기 하부 스토퍼 층(82) 상의 중간 층간 절연 층(83)을 더 포함할 수 있다. 상기 중간 층간 절연 층(83)은 상기 제1 및 제2 컨택 패턴(51, 52)들과 공면을 가질 수 있다. (be coplanar) 상기 중간 층간 절연 층(83)은 실리콘 산화물(SiO2)을 포함할 수 있다. 따라서, 상기 제1 및 제2 게이트 컨택 패턴(51G, 52G)들, 상기 제1 및 제2 소스 컨택 패턴(51S, 52S)들, 및 상기 제1 및 제2 드레인 컨택 패턴(51D, 52D)들은 상기 중간 층간 절연 층(83)을 수직으로 관통할 수 있다.
상기 반도체 소자(100A)는 상기 제1 및 제2 컨택 패턴(51, 52)들 및 상기 중간 층간 절연 층(83) 상의 중간 스토퍼 층(84)을 더 포함할 수 있다. 상기 중간 스토퍼 층(84)은 실리콘 질화물(SiN)을 포함할 수 있다.
상기 반도체 소자(100A)는 상기 중간 스토퍼 층(84) 상의 상부 층간 절연 층(85)을 더 포함할 수 있다. 상기 상부 층간 절연 층(85)은 상기 제1 및 제2 스터드 패턴(61, 62)들과 공면을 가질 수 있다. 상기 상부 층간 절연 층(85)은 실리콘 산화물(SiO2)을 포함할 수 있다. 따라서, 상기 제1 및 제2 게이트 스터드 패턴(61G, 62G)들, 상기 제1 및 제2 소스 스터드 패턴(61S, 62S)들, 및 상기 제1 및 제2 드레인 스터드 패턴(61D, 62D)들은 상기 상부 층간 절연 층(85) 및 상기 중간 스토퍼 층(84)을 수직으로 관통할 수 있다.
상기 반도체 소자(100A)는 상기 상부 층간 절연 층(85) 및 상기 제1 및 제2 스터드 패턴(61, 62)들 상의 상부 스토퍼 층(86)을 더 포함할 수 있다. 상기 상부 스토퍼 층(86)은 실리콘 질화물(SiN)을 포함할 수 있다.
상기 반도체 소자(100A)는 상기 상부 스토퍼 층(86) 상의 필링 층간 절연 층(87)을 더 포함할 수 있다. 상기 필링 층간 절연 층(87)은 상기 제1 및 제2 메탈 라인(71, 72)들과 공면을 가질 수 있다. 상기 필링 층간 절연 층(87)은 실리콘 산화물 (SiO2)을 포함할 수 있다.
상기 반도체 소자(100A)는 상기 상부 스토퍼 층(86) 및 상기 제1 및 제2 메탈 라인(71, 72)들 상의 캡핑 스토퍼 층(88)을 더 포함할 수 있다. 상기 캡핑 스토퍼 층(88)은 실리콘 질화물(SiN)을 포함할 수 있다.
도 1c를 참조하면, 상기 제1 및/또는 제2 소스 컨택 패턴(51S, 52S)들의 중앙을 지나는 가상의 제1 및/또는 제2 소스 컨택 축(XCs1, XCs2)들과 상기 제1 및/또는 제2 소스 스터드 패턴(61S, 62S)들의 중앙을 지나는 가상의 제1 및/또는 제2 소스 스터드 축(XSs1, XSs2)들은 각각, 서로 일치하지 않거나 또는 수직으로 정렬하지 않을 수 있다. 예를 들어, 상기 제1 및/또는 제2 게이트 컨택 패턴(51G, 52G)들의 중앙을 지나는 가상의 제1 및/또는 제2 게이트 컨택 축(XCg1, XCg2)들과 상기 제1 및/또는 제2 소스 컨택 축(XCs1, XCs2)들 사이의 거리(DCgs1, DCgs2)들은 상기 제1 및/또는 제2 게이트 스터드 패턴(61G, 62G)들의 중앙을 지나는 제1 및/또는 제2 게이트 스터드 축(XSg1, XSg2)들과 상기 제1 및/또는 제2 소스 스터드 축(XSs1, XSs2)들 사이의 거리(DSgs1, DSgs2)들보다 작을 수 있다. (DCgs1 < DSgs1, DCgs2 < DSgs2)
상기 제1 및/또는 제2 소스 컨택 축(XCs1, XCs2)들과 상기 제1 및/또는 제2 드레인 스터드 패턴(61D, 62D)들의 중앙을 지나는 가상의 제1 및/또는 제2 드레인 스터드 축(XSd1, XSd2)들은 각각, 서로 일치하지 않거나 또는 수직으로 정렬하지 않을 수 있다. 예를 들어, 상기 제1 및/또는 제2 게이트 컨택 축(XCg1, XCg2)들과 제1 및/또는 제2 드레인 컨택 축(XCd1, XCd2)들 사이의 거리(DCgd1, Cgd2)들은 상기 제1 및/또는 제2 게이트 스터드 축(XSg1, XSg2)들과 상기 제1 및/또는 제2 드레인 스터드 축(XSd1, XSd2)들 사이의 거리(DSgd1, DSgd2)들보다 작을 수 있다. (DCgd1 < DSgd1, DCgd2 < DSgd2)
상기 제1 및/또는 제2 게이트 컨택 축(XCg1, XCg2)들과 상기 제1 및/또는 제2 소스 컨택 축(XCs1, XCs2)들 사이의 거리(DCgs1, DCgs2)들 및/또는 상기 제1 및/또는 제2 게이트 컨택 축(XCg1, XCg2)들과 상기 제1 및/또는 제2 드레인 컨택 축(XCd1, XCd2)들 사이의 거리(DCgd1, DCgd2)들은 사실상 동일할 수 있다. (DCgs1 = DCgs2 = DCgd1 = DCgd2)
상기 제1 및/또는 제2 게이트 메탈 라인(71G, 72G)들의 중심들을 지나는 제1 및/또는 제2 게이트 메탈 축(XMg1, XMg2)들은 상기 제1 및/또는 제2 게이트 컨택 축(XCg1, XCg2)들과 사실상 일치 및/또는 수직으로 정렬할 수 있다.
상기 제1 및/또는 제2 소스 메탈 라인(71S, 72S)들의 중심들을 지나는 제1 및/또는 제2 소스 메탈 축(XMs1, XMs2)들은 상기 제1 및/또는 제2 소스 스터드 축(XSs1, XSs2)들과 사실상 일치 및/또는 수직으로 정렬할 수 있다.
상기 제1 및/또는 제2 드레인 메탈 라인(71D, 72D)들의 중심들을 지나는 제1 및/또는 제2 드레인 메탈 축(XMd1, XMd2)들은 상기 제1 및/또는 제2 드레인 스터드 축(XSd1, XSd2)들과 사실상 일치 및/또는 수직으로 정렬할 수 있다.
상기 제1 게이트 메탈 라인(71G)과 상기 제1 소스 메탈 라인(71S)의 간격(IMgs1), 상기 제1 게이트 메탈 라인(71G)과 상기 제1 드레인 메탈 라인(71D)의 간격(IMgd1), 상기 제2 게이트 메탈 라인(72G)과 상기 제2 소스 메탈 라인(72S)의 간격(IMgs2), 및 상기 제2 게이트 메탈 라인(72G)과 상기 제2 드레인 메탈 라인(72D)의 간격(IMgd2)은 실질적으로 동일할 수 있다. (IMgs1 = IMgd1 = IMgs2 = IMgd2)
상기 제1 및 제2 메탈 라인(71, 72)들 사이의 간격(IMgs1, IMgd1, IMgs2, IMgd2)들은 상기 제1 드레인 메탈 라인(71D)과 상기 제2 소스 메탈 라인(72S) 사이의 간격(IMi)보다 클 수 있다. (IMgs1, IMgs2, IMgd1, IMgd2 > IMi)
도 1d를 참조하면, 상기 제1 또는 제2 게이트 패턴(41, 42)들과 상기 제1 또는 제2 소스 컨택 패턴(51S, 52S)들, 또는 상기 제1 또는 제2 게이트 패턴(41, 42)들과 제1 또는 제2 드레인 컨택 패턴(51D, 52D)들 사이의 거리(Wgc)들은 상기 인터-액티브 아이솔레이션 영역(32)과 상기 제1 또는 제2 소스 컨택 패턴(51S, 52S)들, 또는 상기 인터-액티브 아이솔레이션 영역(32)과 제1 또는 제2 드레인 컨택 패턴(51D, 52D)들 사이의 거리(Wic)들보다 클 수 있다. (Wgc > Wic)
상기 인터-액티브 아이솔레이션 영역(32)의 폭(Wi)은 상기 제1 드레인 메탈 라인(71D)과 상기 제2 소스 메탈 라인(72S) 사이의 거리(IMi)보다 클 수 있다. (Wi > IMi) 다른 말로, 상기 제1 활성 영역(21)과 상기 제2 활성 영역(22) 사이의 간격(Wi)은 상기 제1 활성 영역(21) 상의 상기 제1 드레인 메탈 라인(71D)과 상기 제2 활성 영역(22) 상의 상기 제2 소스 메탈 라인(72S) 사이의 간격(IMi)보다 클 수 있다. (Wi > IMi)
도 2a는 본 발명의 기술적 사상의 기술적 사상의 일 실시예에 의한 반도체 소자의 레이아웃이고, 및 도 2b는 도 2a의 II-II'을 따라 절단한 종단면도이다. 도 2a 및 2b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100B)는 기판(10) 상의 활성 영역(21, 22)들을 정의하는 아이솔레이션 영역(31, 32)들, 상기 활성 영역(21, 22)들을 가로지르는 게이트 패턴(42, 42)들, 컨택 패턴(51, 52)들, 스터드 패턴(61, 62)들, 및 메탈 라인(71, 72)들을 포함할 수 있다. 도 1a 내지 1d에 도시된 상기 반도체 소자(100A)와 비교하여, 상기 제1 활성 영역(21)과 상기 제2 활성 영역(22)들 사이의 간격, 즉 상기 인터-액티브 아이솔레이션 영역(32)의 폭(Wi)은 상기 제1 드레인 메탈 라인(71D)과 상기 제2 소스 메탈 라인(72S) 사이의 거리(IMi)와 실질적으로 동일할 수 있다. (Wi = IMi)
상기 제1 게이트 메탈 라인(71G)과 상기 제1 소스 메탈 라인(71S) 사이의 간격(IMgs1), 상기 제1 게이트 메탈 라인(71G)과 상기 제1 드레인 메탈 라인(71D) 사이의 간격(IMgd1), 상기 제2 게이트 메탈 라인(72G)과 상기 제2 소스 메탈 라인(72S) 사이의 간격(IMgs2), 상기 제2 게이트 메탈 라인(72G)과 상기 제2 드레인 메탈 라인(72D) 사이의 간격(IMgd2), 및 상기 제1 드레인 메탈 라인(71D)과 상기 제2 소스 메탈 라인(72S) 사이의 간격(IMi)은 실질적으로 동일할 수 있다. (IMgs1 = IMgs2 = IMgd1 = IMgd2 = IMi)
도 3a는 본 발명의 기술적 사상의 기술적 사상의 일 실시예에 의한 반도체 소자의 레이아웃이고, 및 도 3b는 도 3a의 III-III'을 따라 절단한 종단면도이다. 도 3a 및 3b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100C)는 기판(10) 상의 활성 영역(21, 22)들을 정의하는 아이솔레이션 영역(31, 32)들, 상기 활성 영역(21, 22)들을 가로지르는 게이트 패턴(41, 42)들, 컨택 패턴(51, 52)들, 스터드 패턴(61, 62)들, 및 메탈 라인(71, 72)들을 포함할 수 있다. 도 1a 내지 1d에 도시된 상기 반도체 소자(100A)와 비교하여, 상기 제1 활성 영역(21)과 상기 제2 활성 영역(22)들 사이의 간격, 즉 상기 인터-액티브 아이솔레이션 영역(32)의 폭(Wi)은 상기 제1 드레인 메탈 라인(71D)과 상기 제2 소스 메탈 라인(72S) 사이의 거리(IMi)보다 작을 수 있다. (Wi < IMi)
도 1a 내지 3b에 도시된 상기 반도체 소자(100A, 100B, 100C)들에서, 상기 메탈 라인(71, 72)들의 폭들과 상기 메탈 라인(71, 72)들 사이의 간격들은 실질적으로 동일할 수 있다.
도 4a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 레이아웃이고, 도 4b는 도 4a의 IV-IV'을 따라 절단한 종단면도이고, 및 도 4c는 도 4b의 C 영역의 확대도이다.
도 4a, 4b, 및 4c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100D)는 기판(10) 상의 활성 영역(21, 22)들을 정의하는 아이솔레이션 영역(31, 32)들, 상기 활성 영역(21, 22)들을 가로지르는 게이트 패턴(41, 42)들, 컨택 패턴(51, 52)들, 스터드 패턴(61, 62)들, 및 메탈 라인(71, 72)들을 포함할 수 있다. 상기 제1 게이트 메탈 라인(71G)과 상기 제1 소스 메탈 라인(71S) 사이의 간격(IMgs1), 상기 제1 게이트 메탈 라인(71G)과 상기 제1 드레인 메탈 라인(71D) 사이의 간격(IMgd1), 상기 제2 게이트 메탈 라인(72G)과 상기 제2 소스 메탈 라인(72S) 사이의 간격(IMgs2), 및 상기 제2 게이트 메탈 라인(72G)과 상기 제2 드레인 메탈 라인(72D) 사이의 간격(IMgd2)은 실질적으로 동일할 수 있다. (IMgs1 = IMgd1 = IMgs2 = IMgd2) 상기 메탈 라인(71, 72)들 사이의 간격(IMgs1, IMgd1, IMgs2, IMgd2)들은 상기 제1 드레인 메탈 라인(71D)과 상기 제2 소스 메탈 라인(71S) 사이의 간격(IMi)보다 클 수 있다. (IMgs1, IMgs2, IMgd1, IMgd2 > IMi)
상기 메탈 라인(71, 72)들의 폭(Wm)들은 실질적으로 동일할 수 있다. 상기 제1 게이트 메탈 라인(71G)과 상기 제1 소스 메탈 라인(71S) 사이의 간격(IMgs1), 상기 제1 게이트 메탈 라인(71G)과 상기 제1 드레인 메탈 라인(71D) 사이의 간격(IMgd1), 상기 제2 게이트 메탈 라인(72G)과 상기 제2 소스 메탈 라인(72S) 사이의 간격(IMgs2), 및 상기 제2 게이트 메탈 라인(72G)과 상기 제2 드레인 메탈 라인(72D) 사이의 간격(IMgd2)은 상기 메탈 라인(71, 72)들의 폭(Wm)들보다 클 수 있다. (IMgs1, IMgs2, IMgd1, IMgd2 > Wm)
상기 제1 활성 영역(21)과 상기 제2 활성 영역(22)들 사이의 간격, 즉 상기 인터-액티브 아이솔레이션 영역(32)의 폭(Wi)은 상기 제1 드레인 메탈 라인(71D)과 상기 제2 소스 메탈 라인(72S) 사이의 거리(IMi)보다 작을 수 있다. (Wi < IMi)
도 5a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 레이아웃이고, 및 도 5b는 도 5a의 V-V'를 따라 절단한 종단면도이다. 도 5a 및 5b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100E)는 기판(10) 상의 활성 영역(21, 22)들을 정의하는 아이솔레이션 영역(31, 32)들, 상기 활성 영역(21, 22)들을 가로지르는 게이트 패턴(41, 42)들, 컨택 패턴(51, 52)들, 스터드 패턴(61. 62)들, 및 메탈 라인(71, 72)들을 포함할 수 있다. 도 4a 내지 4c에 도시된 상기 반도체 소자(100D)와 비교하여, 상기 제1 활성 영역(21)과 상기 제2 활성 영역(22)들 사이의 간격, 즉 상기 인터-액티브 아이솔레이션 영역(32)의 폭(Wi)은 상기 제1 드레인 메탈 라인(71D)과 상기 제2 소스 메탈 라인(72S) 사이의 거리(IMi)와 실질적으로 동일할 수 있다. (Wi = IMi)
도 6a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 레이아웃이고, 및 도 6b는 도 6a의 VI-VI'를 따라 절단한 종단면도이다. 도 6a 및 6b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100F)는 기판(10) 상의 활성 영역(21, 22)들을 정의하는 아이솔레이션 영역(31, 32)들, 상기 활성 영역(21, 22)들을 가로지르는 게이트 패턴(41, 42)들, 컨택 패턴(51, 52)들, 스터드 패턴(61, 62)들, 및 메탈 라인(71, 72)들을 포함할 수 있다. 도 4a 내지 4c에 도시된 상기 반도체 소자(100D)와 비교하여, 상기 제1 활성 영역(21)과 상기 제2 활성 영역(22)들 사이의 간격, 즉 상기 인터-액티브 아이솔레이션 영역(32)의 폭(Wi)은 상기 제1 드레인 메탈 라인(71D)과 상기 제2 소스 메탈 라인(72S) 사이의 거리(IMi)보다 작을 수 있다. (Wi < IMi)
도 7a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 레이아웃이고, 도 7b는 도 7a의 VII-VII'를 따라 절단한 종단면도이고, 및 도 7c는 도 7b의 D 영역의 확대도이다.
도 7a, 7b, 및 7c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100G)는 기판(10) 상의 활성 영역(21, 22)들을 정의하는 아이솔레이션 영역(31, 32)들, 상기 활성 영역(21, 22)들을 가로지르는 게이트 패턴(41, 42)들, 컨택 패턴(51, 52)들, 스터드 패턴(61, 62)들, 및 메탈 라인(71, 72)들을 포함할 수 있다. 상기 제1 게이트 메탈 라인(71G)과 상기 제1 소스 메탈 라인(71S) 사이의 간격(IMgs1), 상기 제1 게이트 메탈 라인(71G)과 상기 제1 드레인 메탈 라인(71D) 사이의 간격(IMgd1), 상기 제2 게이트 메탈 라인(72G)과 상기 제2 소스 메탈 라인(72S) 사이의 간격(IMgs2), 및 상기 제2 게이트 메탈 라인(72G)과 상기 제2 드레인 메탈 라인(72D) 사이의 간격(IMgd2)은 실질적으로 동일할 수 있다. (IMgs1 = IMgd1 = IMgs2 = IMgd2) 상기 메탈 라인(71, 72)들 사이의 간격(IMgs1, IMgd1, IMgs2, IMgd2)들은 상기 제1 드레인 메탈 라인(71D)과 상기 제2 소스 메탈 라인(72S) 사이의 간격(IMi)보다 클 수 있다. (IMgs1, IMgs2, IMgd1, IMgd2 > IMi)
상기 메탈 라인(71, 72)들의 폭(Wm)들은 실질적으로 동일할 수 있다. 상기 제1 게이트 메탈 라인(71G)과 상기 제1 소스 메탈 라인(71S) 사이의 간격(IMgs1), 상기 제1 게이트 메탈 라인(71G)과 상기 제1 드레인 메탈 라인(71D) 사이의 간격(IMgd1), 상기 제2 게이트 메탈 라인(72G)과 상기 제2 소스 메탈 라인(72S) 사이의 간격(IMgs2), 및 상기 제2 게이트 메탈 라인(72G)과 상기 제2 드레인 메탈 라인(72D) 사이의 간격(IMgd2)은 상기 메탈 라인(71, 72)들의 폭(Wm)들보다 작을 수 있다. (IMgs1, IMgs2, IMgd1, IMgd2 < Wm)
상기 제1 활성 영역(21)과 상기 제2 활성 영역(22)들 사이의 간격, 즉 상기 인터-액티브 아이솔레이션 영역(32)의 폭(Wi)은 상기 제1 드레인 메탈 라인(71D)과 상기 제2 소스 메탈 라인(72S) 사이의 거리(IMi)보다 클 수 있다. (Wi > IMi)
도 8a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 레이아웃이고, 및 도 8b는 도 8a의 VIII-VIII'를 따라 절단한 종단면도이다. 도 8a 및 8b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100H)는 기판(10) 상의 활성 영역(21, 22)들을 정의하는 아이솔레이션 영역(31, 32)들, 상기 활성 영역(21, 22)들을 가로지르는 게이트 패턴(41, 42)들, 컨택 패턴(51, 52)들, 스터드 패턴(61, 62)들, 및 메탈 라인(71, 72)들을 포함할 수 있다. 도 7a 내지 7c에 도시된 상기 반도체 소자(100G)와 비교하여, 상기 제1 활성 영역(21)과 상기 제2 활성 영역(22)들 사이의 간격, 즉 상기 인터-액티브 아이솔레이션 영역(32)의 폭(Wi)은 상기 제1 드레인 메탈 라인(71D)과 상기 제2 소스 메탈 라인(72S) 사이의 거리(IMi)와 실질적으로 동일할 수 있다. (Wi = IMi)
도 9a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 레이아웃이고, 및 도 9b는 도 9a의 XI-XI'를 따라 절단한 종단면도이다. 도 9a 및 9b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100I)는 기판(10) 상의 활성 영역(21, 22)들을 정의하는 아이솔레이션 영역(31, 32)들, 상기 활성 영역(21, 22)들을 가로지르는 게이트 패턴(41, 42)들, 컨택 패턴(51, 52)들, 스터드 패턴(61, 62)들, 및 메탈 라인(71, 72)들을 포함할 수 있다. 도 7a 내지 7c에 도시된 상기 반도체 소자(100G)와 비교하여, 상기 제1 활성 영역(21)과 상기 제2 활성 영역(22)들 사이의 간격, 즉 상기 인터-액티브 아이솔레이션 영역(32)의 폭(Wi)은 상기 제1 드레인 메탈 라인(71D)과 상기 제2 소스 메탈 라인(72S) 사이의 거리(IMi)보다 작을 수 있다. (Wi < IMi)
도 10a는 본 발명의 기술적 사상의 일 실시예에 의한 메모리 모듈(2100)을 개념적으로 도시한 도면이다. 도 10a를 참조하면, 본 발명의 일 실시예에 의한 메모리 모듈(2100)은 모듈 기판(2110), 상기 모듈 기판(2110) 상에 배치된 다수 개의 메모리 소자들(2120), 및 상기 모듈 기판(2110)의 한 변 상에 배열된 다수 개의 터미널들(2130)을 포함할 수 있다. 상기 모듈 기판(2110)은 PCB를 포함할 수 있다. 상기 메모리 소자들(2120)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 반도체 소자(100A-100I)들 중 적어도 하나를 포함할 수 있다. 상기 다수 개의 터미널들(2130)은 구리 같은 금속을 포함할 수 있다. 상기 각 터미널들은 상기 각 반도체 소자들(2120)과 전기적으로 연결될 수 있다.
도 10b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 10b를 참조하면, 본 발명의 일 실시예에 의한 반도체 모듈(2200)은, 모듈 기판(2210) 상에 실장된 프로세서(2220) 및 반도체 소자들(2230)을 포함할 수 있다. 상기 프로세서(220) 또는 상기 반도체 소자들(2230)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 반도체 소자(100A-100I)들 중 적어도 하나를 포함할 수 있다. 상기 모듈 기판(2210)의 적어도 한 변에는 전도성 입출력 터미널들(2240)이 배치될 수 있다.
도 10c는 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(2300)을 개념적으로 도시한 블록다이어그램이다. 도 10c를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(2360), 및 외부 장치(2370)를 포함할 수 있다. 상기 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 상기 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급부(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤 유닛(2350)은 상기 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다. 상기 디스플레이 유닛(2360)은 디스플레이 컨트롤 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 상기 디스플레이 유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 상기 디스플레이 유닛(2360)은 터치 스크린을 포함할 수 있다. 따라서, 상기 디스플레이 유닛(2360)은 입출력 기능을 가질 수 있다. 상기 파워 공급부(2330)는 전류 또는 전압을 상기 마이크로 프로세서 유닛(2320), 상기 기능 유닛(2340), 상기 디스플레이 컨트롤 유닛(2350) 등으로 공급할 수 있다. 상기 파워 공급부(2330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320)은 상기 파워 공급부(2330)로부터 전압을 공급받아 상기 기능 유닛(2340)과 상기 디스플레이 유닛(2360)을 제어할 수 있다. 예를 들어, 상기 마이크로 프로세서 유닛(2320)은 CPU 또는 AP (application processor)를 포함할 수 있다. 상기 기능 유닛(2340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320) 또는 상기 기능 유닛(2340)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 반도체 소자(100A-100I)들 중 적어도 하나를 포함할 수 있다.
도 10d는 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(2400)을 개념적으로 도시한 블록다이어그램이다. 도 10d를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2400)은 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 메모리 시스템(2412) 및 유저 인터페이스(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414)는 CPU 또는 AP를 포함할 수 있다. 상기 전자 시스템(2400)은 상기 마이크로프로세서(2414)와 직접적으로 통신하는 상기 램(2416)을 더 포함할 수 있다. 상기 마이크로프로세서(2414) 및/또는 상기 램(2416)은 단일 패키지 내에 조립될 수 있다. 상기 유저 인터페이스(2418)는 상기 전자 시스템(2400)으로 정보를 입력하거나 또는 상기 전자 시스템(2400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 상기 유저 인터페이스(2418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416), 및/또는 상기 메모리 시스템(2412)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 반도체 소자(100A-100I)들 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100A-100I: 반도체 소자
10: 기판 21: 제1 활성 영역
21S: 제1 소스 영역 21D: 제1 드레인 영역
22: 제2 활성 영역 22S: 제2 소스 영역
22D: 제2 드레인 영역 31: 외부 아이솔레이션 영역
32: 인터-액티브 아이솔레이션 영역
41: 제1 게이트 패턴 42: 제2 게이트 패턴
51: 제1 컨택 패턴 51G: 제1 게이트 컨택 패턴
51S: 제1 소스 컨택 패턴 51D: 제1 드레인 컨택 패턴
52: 제2 컨택 패턴 52G: 제2 게이트 컨택 패턴
52S: 제2 소스 컨택 패턴 52D: 제2 드레인 컨택 패턴
61: 제1 스터드 패턴 61G: 제1 게이트 스터드 패턴
61S: 제1 소스 스터드 패턴 61D: 제1 드레인 스터드 패턴
62: 제2 스터드 패턴 62G: 제2 게이트 스터드 패턴
62S: 제2 소스 스터드 패턴 62D: 제2 드레인 스터드 패턴
71: 제1 메탈 라인 71G: 제1 게이트 메탈 라인
71S: 제1 소스 메탈 라인 71D: 제1 드레인 메탈 라인
72: 제2 메탈 라인 72G: 제2 게이트 메탈 라인
72S: 제2 소스 메탈 라인 72D: 제2 드레인 메탈 라인
81: 하부 층간 절연 층 82: 하부 스토퍼 층
83: 중간 층간 절연 층 84: 중간 스토퍼 층
85: 상부 층간 절연 층 86: 상부 스토퍼 층
87: 필링 층간 절연 층 88: 캡핑 스토퍼 층
XCg1: 제1 게이트 컨택 축 XCg2: 제2 게이트 컨택 축
XCs1: 제1 소스 컨택 축 XCs2: 제2 소스 컨택 축
XCd1: 제1 드레인 컨택 축 XCd2: 제2 드레인 컨택 축
XSg1: 제1 게이트 스터드 축 XSg2: 제2 게이트 스터드 축
XSs1: 제1 소스 스터드 축 XSs2: 제2 소스 스터드 축
XSd1: 제1 드레인 스터드 축 XSd2: 제2 드레인 스터드 축
XMg1: 제1 게이트 메탈 축 XMg2: 제2 게이트 메탈 축
XMs1: 제1 소스 메탈 축 XMs2: 제2 소스 메탈 축
XMd1: 제1 드레인 메탈 축 XMd2: 제2 드레인 메탈 축

Claims (10)

  1. 활성 영역;
    상기 활성 영역을 가로지르는 게이트 패턴, 상기 활성 영역은 상기 게이트 패턴의 양 옆의 소스 영역 및 드레인 영역을 포함하고;
    상기 게이트 패턴 상의 게이트 컨택 패턴 및 상기 드레인 영역 상의 드레인 컨택 패턴; 및
    상기 게이트 컨택 패턴 상의 게이트 스터드 패턴 및 상기 드레인 컨택 패턴 상의 드레인 스터드 패턴을 포함하고,
    상기 게이트 컨택 패턴의 중심을 수직으로 지나는 가상의 게이트 컨택 축과 상기 드레인 컨택 패턴의 중심을 수직으로 지나는 가상의 드레인 컨택 축의 사이의 거리는 상기 게이트 스터드 패턴의 중심을 수직으로 지나는 가상의 게이트 스터드 축과 상기 드레인 스터드 패턴의 중심을 수직으로 지나는 가상의 드레인 스터드 축의 사이의 거리와 다른 반도체 소자.
  2. 제1항에 있어서,
    상기 게이트 스터드 패턴 상의 게이트 메탈 라인 및 상기 드레인 스터드 패턴 상의 드레인 메탈 라인을 더 포함하고,
    상기 게이트 메탈 라인의 중심을 수직으로 지나는 게이트 메탈 축과 상기 드레인 메탈 라인의 중심을 수직으로 지나는 드레인 메탈 축의 사이의 거리는 상기 게이트 컨택 축과 상기 드레인 컨택 축의 사이의 거리보다 큰 반도체 소자.
  3. 제2항에 있어서,
    상기 소스 영역 상의 소스 컨택 패턴; 및
    상기 소스 컨택 패턴 상의 소스 스터드 패턴을 더 포함하고,
    상기 게이트 컨택 축과 상기 소스 컨택 패턴의 중심을 수직으로 지나는 가상의 소스 컨택 축의 사이의 거리는 상기 게이트 스터드 축과 상기 소스 스터드 패턴의 중심을 수직으로 지나는 가상의 소스 스터드 축의 사이의 거리보다 작은 반도체 소자.
  4. 제3항에 있어서,
    상기 소스 스터드 패턴 상의 소스 메탈 라인을 더 포함하고,
    상기 게이트 메탈 축과 상기 소스 메탈 라인의 중심을 수직으로 지나는 소스 메탈 축의 사이의 거리는 상기 상기 게이트 컨택 축과 상기 소스 컨택 축의 사이의 거리보다 큰 반도체 소자.
  5. 제1 활성 영역 및 제2 활성 영역;
    상기 제1 활성 영역을 가로질러 제1 소스 영역 및 제1 드레인 영역을 정의하는 제1 게이트 패턴 및 상기 제2 활성 영역을 가로질러 제2 소스 영역 및 제2 드레인 영역을 정의하는 제2 게이트 패턴;
    상기 제1 게이트 패턴 상의 제1 게이트 컨택 패턴, 상기 제1 소스 영역 상의 제1 소스 컨택 패턴, 상기 제1 드레인 영역 상의 제1 드레인 컨택 패턴, 상기 제2 게이트 패턴 상의 제2 게이트 컨택 패턴, 상기 제2 소스 영역 상의 제2 소스 컨택 패턴, 및 상기 제2 드레인 영역 상의 제2 드레인 컨택 패턴; 및
    상기 제1 게이트 컨택 패턴 상의 제1 게이트 스터드 패턴, 상기 제1 소스 컨택 패턴 상의 제1 소스 스터드 패턴, 상기 제1 드레인 컨택 패턴 상의 제1 드레인 스터드 패턴, 상기 제2 게이트 컨택 패턴 상의 제2 게이트 스터드 패턴, 상기 제2 소스 컨택 패턴 상의 제2 소스 스터드 패턴, 및 상기 제2 드레인 컨택 패턴 상의 제2 드레인 스터드 패턴을 포함하고,
    상기 제1 드레인 컨택 패턴의 중심을 수직으로 지나는 가상의 드레인 컨택 축과 상기 제2 소스 컨택 패턴의 중심을 지나는 가상의 소스 컨택 축의 거리는 상기 제1 드레인 스터드 패턴의 중심을 수직으로 지나는 가상의 드레인 스터드 축과 상기 제2 소스 스터드 패턴의 중심을 지나는 가상의 소스 스터드 축의 거리와 다른 반도체 소자.
  6. 제5항에 있어서,
    상기 제1 게이트 스터드 패턴 상의 제1 게이트 메탈 라인, 상기 제1 소스 스터드 패턴 상의 제1 소스 메탈 라인, 상기 제1 드레인 스터드 패턴 상의 제1 드레인 메탈 라인, 상기 제2 게이트 스터드 패턴 상의 제2 게이트 메탈 라인, 상기 제2 소스 스터드 패턴 상의 제2 소스 메탈 라인, 및 상기 제2 드레인 스터드 패턴 상의 제2 드레인 메탈 라인을 더 포함하고,
    상기 제1 드레인 메탈 라인과 상기 제2 소스 메탈 라인의 사이의 거리는 상기 제1 활성 영역과 상기 제2 활성 영역의 사이의 거리보다 작은 반도체 소자.
  7. 제1 활성 영역 및 상기 제1 활성 영역과 인접한 제2 활성 영역;
    상기 제1 활성 영역과 상기 제2 활성 영역의 사이의 아이솔레이션 영역;
    상기 제1 활성 영역을 가로질러 제1 소스 영역 및 제1 드레인 영역을 정의하는 제1 게이트 패턴; 및
    상기 제1 게이트 패턴 상의 제1 게이트 컨택 패턴, 상기 제1 소스 영역 상의 제1 소스 컨택 패턴, 및 상기 제1 드레인 영역 상의 제1 드레인 컨택 패턴을 포함하고,
    상기 제1 게이트 컨택 패턴과 상기 제1 드레인 컨택 패턴의 사이의 거리는 상기 제1 드레인 컨택 패턴과 상기 아이솔레이션 영역의 사이의 거리보다 큰 반도체 소자.
  8. 제7항에 있어서,
    상기 제2 활성 영역을 가로질러 제2 소스 영역 및 제2 드레인 영역을 정의하는 제2 게이트 패턴; 및
    상기 제2 게이트 패턴 상의 제2 게이트 컨택 패턴, 상기 제2 소스 영역 상의 제2 소스 컨택 패턴, 및 상기 제2 드레인 영역 상의 제2 드레인 컨택 패턴을 포함하고,
    상기 제2 게이트 컨택 패턴과 상기 제2 소스 컨택 패턴의 사이의 거리는 상기 제2 소스 컨택 패턴과 상기 아이솔레이션 영역의 사이의 거리보다 큰 반도체 소자.
  9. 제8항에 있어서,
    상기 제1 게이트 컨택 패턴 상의 제1 게이트 스터드 패턴, 상기 제1 소스 컨택 패턴 상의 제1 소스 스터드 패턴, 및 상기 제1 드레인 컨택 패턴 상의 제1 드레인 스터드 패턴, 상기 제2 게이트 컨택 패턴 상의 제2 게이트 스터드 패턴, 상기 제2 소스 컨택 패턴 상의 제2 소스 스터드 패턴, 및 상기 제2 드레인 컨택 패턴 상의 제2 드레인 스터드 패턴을 더 포함하고,
    상기 제1 게이트 스터드 패턴과 상기 제1 드레인 스터드 패턴의 사이의 거리는 상기 제1 드레인 스터드 패턴과 상기 제2 소스 스터드 패턴의 사이의 거리보다 큰 반도체 소자.
  10. 제7항에 있어서,
    상기 제1 게이트 스터드 패턴 상의 제1 게이트 메탈 라인, 상기 제1 소스 스터드 패턴 상의 제1 소스 메탈 라인, 상기 제1 드레인 스터드 패턴 상의 제1 드레인 메탈 라인, 상기 제2 게이트 스터드 패턴 상의 제2 게이트 메탈 라인, 상기 제2 소스 스터드 패턴 상의 제2 소스 메탈 라인, 및 상기 제2 드레인 스터드 패턴 상의 제2 드레인 메탈 라인을 더 포함하고,
    상기 제1 게이트 메탈 라인과 상기 제1 드레인 메탈 라인의 사이의 거리는 상기 제1 드레인 메탈 라인과 상기 제2 소스 메탈 라인 사이의 거리보다 큰 반도체 소자.
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