KR20150106677A - 중간갭 일함수 금속 게이트 전극을 갖는 반도체 소자 - Google Patents

중간갭 일함수 금속 게이트 전극을 갖는 반도체 소자 Download PDF

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Abstract

중간갭 일함수 금속 게이트 전극들을 가진 반도체 소자가 설명된다. 상기 반도체 소자는 다수 개의 게이트 패턴들을 포함하고, 상기 게이트 패턴들은 서로 다른 게이트 전극 금속들 또는 서로 다른 게이트 전극 금속 두께를 갖는다.

Description

중간갭 일함수 금속 게이트 전극을 갖는 반도체 소자{Semiconductor element having mid-gap work function metal gate electrode}
본 발명은 중간갭 일함수 금속 게이트 전극을 갖는 반도체 소자에 관한 것이다.
종래의 2D(two dimensional) 및 3D(three dimensional) 트랜지스터는 NMOS와 PMOS 트랜지스터를 구분할 때 서로 다른 일함수 금속(work function metal)을 이용하여 구현했다. 또한, 서로 다른 문턱 전압(threshold votage)을 갖는 같은 타입의 NMOS 트랜지스터 또는 PMOS 트랜지스터를 구현시 일함수 금속으로 조절하지 못하고 대부분 이온 주입에 의해 조절되어 왔다.
본 발명이 해결하고자 하는 과제는, FinFET을 갖는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극이 동일한 물질로 형성된 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극이 중간갭 일함수 금속으로 형성된 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 중간갭 일함수 금속의 두께 조절에 의해 서로 다른 문턱 전압을 갖는 NMOS 트랜지스터 또는 PMOS 트랜지스터를 포함하는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판의 활성 영역 상에 배치된 제1 게이트 패턴, 제2 게이트 패턴, 및 제3 게이트 패턴을 포함하고, 상기 제1 게이트 패턴은 상기 기판의 상기 활성 영역 상에 형성된 제1 게이트 절연 패턴, 상기 제1 게이트 절연 패턴 상의 제1 게이트 유전 패턴, 상기 제1 게이트 유전 패턴 상의 제1 게이트 배리어 패턴, 상기 제1 게이트 배리어 패턴 상의 제1 금속 및 상기 제1 금속 상의 제2 금속을 포함하고, 상기 제2 게이트 패턴은 상기 기판의 상기 활성 영역 상에 형성된 제2 게이트 절연 패턴, 상기 제2 게이트 절연 패턴 상의 제2 게이트 유전 패턴, 상기 제2 게이트 유전 패턴 상의 제2 게이트 배리어 패턴, 상기 제2 게이트 배리어 패턴 상의 제2 금속 및 상기 제2 금속 상의 제3 금속을 포함하고, 상기 제3 게이트 패턴은 상기 기판의 상기 활성 영역 상에 형성된 제3 게이트 절연 패턴, 상기 제3 게이트 절연 패턴 상의 제3 게이트 유전 패턴, 상기 제3 게이트 유전 패턴 상의 제3 게이트 배리어 패턴, 상기 제3 게이트 배리어 패턴 상의 제1 금속, 상기 제1 금속 상의 상기 제4 금속 및 상기 제4 금속 상의 제5 금속을 포함하고, 상기 제1 금속과 상기 제2 금속의 두께의 합은 상기 제2 금속의 두께보다 두껍고, 상기 제1 금속과 상기 제4 금속의 두께의 합은 상기 제2 금속의 두께보다 얇다.
상기 제2 금속은 상기 제1 금속 보다 두껍게 형성될 수 있다.
상기 제4 금속과 상기 제5 금속은 상기 제2 금속보다 얇게 형성될 수 있다.
상기 제4 금속은 상기 제2 금속과 동일한 물질로 형성될 수 있다.
상기 제2 금속의 종단면은 U자 모양이고, 상기 제3 금속 및 상기 제5 금속의 종단면은 수직 바(bar) 모양일 수 있다.
상기 제1 내지 제5 금속은 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 코발트(Co), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 및 란탄 산화물(La2O3)을 포함할 수 있다.
상기 제1 내지 제3 게이트 절연 패턴의 종단면은 수평 바(bar) 모양일 수 있다.
상기 활성 영역 상에 형성되며, 상기 활성 영역의 양 측면에 위치하는 소스/드레인 영역들을 더 포함할 수 있다.
상기 소스/드레인 영역들은 에피택셜 성장한 SiGe을 포함할 수 있다.
상기 제1 내지 제3 게이트 패턴의 측면 상에 형성된 게이트 스페이서를 더 포함할 수 있다.
상기 게이트 스페이서의 내측 면은 상기 제1 내지 제3 게이트 유전 패턴의 외측 면과 접촉할 수 있다.
상기 게이트 스페이서의 외측 단부는 상기 소스/드레인 영역들의 내측 단부와 접촉할 수 있다.
상기 제1 내지 제3 게이트 패턴의 측면을 감싸고, 상기 소스/드레인 영역들을 덮는 하부 층간 절연층을 더 포함할 수 있다.
상기 하부 층간 절연층은 상기 제1 내지 제3 게이트 패턴과 동일한 상면을 갖을 수 있다.
본 발명의 일 실시예에 의한 반도체 소자는 기판의 활성 영역 상에 배치된 제1 게이트 패턴, 제2 게이트 패턴, 및 제3 게이트 패턴, 상기 활성 영역의 양 측면에 위치하는 소스/드레인 영역들, 상기 제1 내지 제3 게이트 패턴의 측면을 감싸는 하부 층간 절연층, 상기 게1 내지 제3 게이트 패턴의 상면과 상기 하부 층간 절연층 상에 형성된 식각 정지층 및 상기 식각 정지층 상에 형성된 상부 층간 절연층을 포함하고, 상기 제1 게이트 패턴은, 상기 기판의 상기 활성 영역 상에 형성된 제1 게이트 절연 패턴, 상기 제1 게이트 절연 패턴 상의 제1 게이트 유전 패턴, 상기 제1 게이트 유전 패턴 상의 제1 게이트 배리어 패턴, 상기 제1 게이트 배리어 패턴 상에 직접 형성된 제1 금속 및 상기 제1 금속 상에 직접 형성된 제2 금속을 포함하고, 상기 제2 게이트 패턴은 상기 기판의 활성 영역 상에 형성된 제2 게이트 절연 패턴, 상기 제2 게이트 절연 패턴 상의 제2 게이트 유전 패턴, 상기 제2 게이트 유전 패턴 상의 제2 게이트 배리어 패턴, 상기 제2 게이트 배리어 패턴 상에 직접 형성된 제2 금속 및 상기 제2 금속 상에 직접 형성된 제3 금속을 포함하고, 상기 제3 게이트 패턴은 상기 기판의 상기 활성 영역 상에 형성된 제3 게이트 절연 패턴, 상기 제3 게이트 절연 패턴 상의 제3 게이트 유전 패턴, 상기 제3 게이트 유전 패턴 상의 제3 게이트 배리어 패턴, 상기 제3 게이트 배리어 패턴 상에 직접 형성된 제1 금속, 상기 제1 금속 상에 직접 형성된 제4 금속 및 상기 제4 금속 상에 직접 형성된 제5 금속을 포함하고, 상기 제1 금속과 상기 제2 금속의 두께의 합은 상기 제2 금속의 두께보다 두껍고, 상기 제1 금속과 상기 제4 금속의 두께의 합은 상기 제2 금속의 두께보다 얇다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자는 중간갭 일함수 금속을 사용하여 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극을 동일한 물질로 형성할 수 있다. 따라서, 상기 반도체 소자의 제조 비용을 절감할 수 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 반도체 소자는 같은 타입의 High-Vt NMOS, Low-Vt NMOS 및 Super Low-Vt NMOS 트랜지스터 또는 같은 타입의 High-Vt PMOS, Low-Vt PMOS 및 Super Low-Vt PMOS 트랜지스터의 구분을 중간갭 일함수 금속의 두께에 의해 구분하므로, 트랜지스터의 전기적 특성을 향상시킬 수 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 반도체 소자는 High-Vt PMOS 및 High-Vt NMOS 트랜지스터를 이온 주입 공정이 아닌 중간갭 일함수 금속으로 구분함으로써, 이온 주입 공정에 의해 발생하는 로칼 미스매치(local mismatch) 특성을 향상시킬 수 있다.
도 1a은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 종단면도이다.
도 1b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 종단면도이다.
도 1c는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 종단면도이다.
도 2a 내지 2q는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 제조 방법을 설명하는 종단면도들이다.
도 3a 내지 3g는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 제조 방법을 설명하는 종단면들이다.
도 4a 내지 4f는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 제조 방법을 설명하는 종단면들이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 6 및 7은 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들을 개념적으로 도시한 블록다이어그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들어, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들어, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 종단면도이다.
도 1a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100)는 기판(101) 내의 소자 분리 영역(103), 활성 영역(122), 및 소스/드레인 영역(125) 및 기판(101) 상의 게이트 패턴(G11, G12, G13), 게이트 게이트 스페이서(120), 하부 층간 절연층(140), 및 상부 층간 절연층(190)을 포함할 수 있다.
상기 기판(101) 상의 A 영역은 Low-Vt PMOS 및 Super Low-Vt PMOS 트랜지스터가 형성되는 영역이고, B 영역은 High-Vt NMOS 및 High-Vt PMOS 트랜지스터가 형성되는 영역이고, C 영역은 Low-Vt NMOS 및 Super Low-Vt NMOS 트랜지스터가 형성되는 영역이다.
상기 기판(101)은 벌크 단결정 실리콘 웨이퍼를 포함할 수 있다.
상기 기판(101)은 상기 활성 영역(122)을 정의하는 상기 소자 분리 영역(103)을 가질 수 있다.
상기 게이트 패턴(G11, G12, G13)은 상기 활성 영역(122) 상에 형성될 수 있다. 상기 A 영역 상의 상기 게이트 패턴(G11)은 게이트 절연 패턴(142), 게이트 유전 패턴(152), 게이트 배리어 패턴(154), 하부 게이트 전극(156), 및 중간 게이트 전극(158)을 포함할 수 있다. 상기 B 영역 상의 상기 게이트 패턴(G12)은 게이트 절연 패턴(142), 게이트 유전 패턴(152), 게이트 배리어 패턴(154), 중간 게이트 전극(158), 및 상부 게이트 전극(172)을 포함할 수 있다. 상기 C 영역 상의 상기 게이트 패턴(G13)은 게이트 절연 패턴(142), 게이트 유전 패턴(152), 게이트 배리어 패턴(154), 하부 게이트 전극(156), 얇아진 중간 게이트 전극(158'), 및 상부 게이트 전극(172)를 포함할 수 있다.
상기 게이트 절연 패턴(142)은 상기 활성 영역(122) 상에 직접적으로 형성될 수 있다. 상기 게이트 절연 패턴(142)의 종단면은 수평 바(bar) 모양을 가질 수 있다. 상기 게이트 절연 패턴(142)은 열 산화된 실리콘을 포함할 수 있다. 예들 들어, 상기 기판(101)의 표면에 열 산화 공정에 의해 산화되어 형성될 수 있다.
상기 게이트 유전 패턴(152)은 상기 게이트 절연 패턴(142) 상에 형성될 수 있다. 상기 게이트 유전 패턴(152)의 종단면은 "U" 자 모양을 가질 수 있다. 예를 들어, 상기 게이트 유전 패턴(152)의 외측 면은 상기 게이트 스페이서(120)의 내측면과 접촉할 수 있다. 상기 게이트 유전 패턴(152)은 하프늄 산화물(HfO), 지르코늄 산화물(ZrO), 기타 금속 산화물(metal oxide) 같은 고유전 절연물을 포함할 수 있다.
상기 게이트 배리어 패턴(154)은 상기 게이트 유전 패턴(152) 상에 형성될 수 있다. 상기 게이트 배리어 패턴(154)의 종단면은 "U" 자 모양을 가질 수 있다. 예들 들어, 상기 게이트 배리어 패턴(154)의 외측 면은 상기 게이트 유전 패턴(152)의 내측 면과 접촉할 수 있다. 상기 게이트 배리어 패턴(154)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 및 탄탈룸 질화물(TaN)과 같은 배리어용 금속을 포함할 수 있다.
상기 하부 게이트 전극(156)은 상기 게이트 배리어 패턴(154) 상에 형성될 수 있다. 상기 하부 게이트 전극(156)의 종단면은 "U" 자 모양을 가질 수 있다. 예를 들어, 상기 하부 게이트 전극(156)의 외측 면은 상기 게이트 배리어 패턴(154)의 내측 면과 접촉할 수 있다. 상기 하부 게이트 전극(156)은 중간갭 일함수 금속(mid-gap work function metal)을 포함할 수 있다. 상기 하부 게이트 전극(156)은 다층의 금속층, 금속 합금층 및/또는 금속 화합물층들을 포함할 수 있다. 예를 들어, 상기 하부 게이트 전극(156)은 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 코발트(Co), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 및 란탄 산화물(La2O3)와 같은 금속을 포함할 수 있다.
상기 중간 게이트 전극(158)은 상기 A 영역의 상기 하부 게이트 전극(156) 및 상기 B 영역의 상기 게이트 배리어 패턴(154) 상에 형성될 수 있다. 상기 중간 게이트 전극(158)의 종단면은 "U" 자 모양을 가질 수 있다. 상기 A 영역 상의 중간 게이트 전극(158)의 측면 및 하면은 상기 하부 게이트 전극(156)으로 둘러싸일 수 있다. 상기 B 영역 상의 중간 게이트 전극(158)의 측면 및 하면은 상기 게이트 배리어 패턴(154)으로 둘러싸일 수 있다. 상기 중간 게이트 전극(158)은 중간갭 일함수 금속(mid-gap work function metal)을 포함할 수 있다. 상기 중간 게이트 전극(158)은 다층의 금속층, 금속 합금층 및/또는 금속 화합물층들을 포함할 수 있다. 예를 들어, 상기 중간 게이트 전극(158)은 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 코발트(Co), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 및 란탄 산화물(La2O3)와 같은 금속을 포함할 수 있다. 상기 중간 게이트 전극(158)은 상기 하부 게이트 전극(156) 보다 두껍게 형성될 수 있다.
상기 얇아진 중간 게이트 전극(158')은 상기 C 영역의 상기 하부 게이트 전극(156) 상에 형성될 수 있다. 상기 얇아진 중간 게이트 전극(158')의 측면 및 하면은 상기 하부 게이트 전극(156)으로 둘러싸일 수 있다. 상기 얇아진 중간 게이트 전극(158')은 상기 중간 게이트 전극(158)과 동일한 물질로 형성될 수 있다. 상기 얇아진 중간 게이트 전극(158')은 상기 A 영역과 상기 B 영역의 상기 중간 게이트 전극(158) 보다 얇은 두께를 가질 수 있다.
상기 상부 게이트 전극(172)은 상기 B 영역의 상기 중간 게이트 전극(158) 및 상기 C 영역의 상기 얇아진 중간 게이트 전극(158') 상에 형성될 수 있다. 상기 상부 게이트 전극(172)의 종단면은 수직 바(bar) 모양을 가질 수 있다. 상기 B 영역의 상기 상부 게이트 전극(172)의 측면 및 하면은 상기 중간 게이트 전극(158)으로 둘러싸일 수 있고, 상기 C 영역의 상기 상부 게이트 전극(172)의 측면 및 하면은 상기 얇아진 중간 게이트 전극(158')으로 둘러싸일 수 있다. 상기 상부 게이트 전극(172)은 텅스텐(W) 또는 구리(Cu)와 같은 전도성이 우수한 금속을 포함할 수 있다.
상기 A 영역 상의 상기 하부 게이트 전극(156)과 상기 중간 게이트 전극(158)의 두께의 합은 상기 B 영역 상의 상기 중간 게이트 전극(158)의 두께보다 두껍게 형성될 수 있고, 상기 C 영역 상의 상기 하부 게이트 전극(156)과 상기 얇아진 중간 게이트 전극(158')의 두께의 합은 상기 B 영역 상의 중간 게이트 전극(158)의 두께보다 얇게 형성될 수 있다.
상기 게이트 스페이서(120)는 상기 게이트 절연 패턴(142) 및 상기 게이트 유전 패턴(152)의 외측 면 상에 형성될 수 있다. 상기 게이트 스페이서(120)는 수평 레벨에서 상기 게이트 패턴(G11, G12, G13)과 상기 소스/드레인 영역들(125) 사이에 위치할 수 있다. 상기 게이트 스페이서(120)의 내측 면은 상기 게이트 유전 패턴(152)의 외측 면과 접할 수 있다. 상기 게이트 스페이서(120)의 외측 단부는 상기 소스/드레인 영역들(125)의 내측 단부와 접촉할 수 있다. 상기 게이트 스페이서(120)는 실리콘 질화물을 포함할 수 있다.
상기 소스/드레인 영역들(125)은 상기 활성 영역(122) 상에 형성될 수 있다. 상기 소스/드레인 영역들(125)은 상기 기판(101) 및 상기 활성 영역(122)과 물질적으로 불연속할 수 있다. 예를 들어, 상기 소스/드레인 영역들(125)은 에피택셜 성장한 SiGe를 포함할 수 있다. 상기 소스/드레인 영역들(125)의 상면은 상기 활성 영역(122)의 상면보다 높은 레벨에 위치할 수 있다. 상기 소스/드레인 영역들(125)은 소스 또는 드레인을 제공할 수 있다. 예를 들어, 상기 활성 영역(122), 상기 게이트 패턴(G11, G12, G13) 및 상기 활성 영역(122)의 양 측면에 위치하는 상기 소스/드레인 영역들(125)은 하나의 트랜지스터를 형성할 수 있다.
상기 하부 층간 절연층(140)은 상기 소자 분리 영역(103)과 상기 소스/드레인 영역들(125)을 덮고, 상기 게이트 패턴(G11, G12, G13)의 측면을 감쌀 수 있다. 상기 하부 층간 절연층(140)은 상기 게이트 패턴(G11, G12, G13)과 동일한 상면을 가질 수 있다. 상기 하부 층간 절연층(140)은 실리콘 산화물을 포함할 수 있다.
상기 식각 정지층(180)은 상기 게이트 패턴(G11, G12, G13)의 상면과 상기 하부 층간 절연층(140) 상에 형성될 수 있다. 상기 식각 정지층(180)은 실리콘 질화물을 포함할 수 있다.
상기 상부 층간 절연층(190)은 상기 식각 정지층(180) 상에 형성될 수 있다. 상기 상부 층간 절연층(190)은 실리콘 산화물을 포함할 수 있다.
본 발명의 일 실시예에 의한 상기 반도체 소자(100)는 중간갭 일함수 금속을 사용하여 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극을 동일한 물질로 형성할 수 있다. 따라서, 상기 반도체 소자(100)의 제조 비용을 절감할 수 있다.
본 발명의 일 실시예에 의한 상기 반도체 소자(100)는 같은 타입의 High-Vt NMOS, Low-Vt NMOS 및 Super Low-Vt NMOS 트랜지스터 또는 같은 타입의 High-Vt PMOS, Low-Vt PMOS 및 Super Low-Vt PMOS 트랜지스터의 구분을 중간갭 일함수 금속의 두께에 의해 구분하므로, 트랜지스터의 전기적 특성을 향상시킬 수 있다.
본 발명의 일 실시예에 의한 상기 반도체 소자(100)는 High-Vt PMOS 및 High-Vt NMOS 트랜지스터를 이온 주입 공정이 아닌 중간갭 일함수 금속으로 구분함으로써, 이온 주입 공정에 의해 발생하는 로칼 미스매치(local mismatch) 특성을 향상시킬 수 있다.
도 1b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 종단면도이다.
도 1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(200)는 기판(201) 상의 게이트 패턴(G21, G22, G23)을 포함할 수 있다.
상기 게이트 패턴(G21, G22, G23)은 활성 영역(222) 상에 형성될 수 있다. 상기 A 영역 상의 상기 게이트 패턴(G21)은 게이트 절연 패턴(242), 게이트 유전 패턴(252), 게이트 배리어 패턴(254), 하부 게이트 전극(256), 및 중간 게이트 전극(258)을 포함할 수 있다. 상기 B 영역 상의 상기 게이트 패턴(G22)은 게이트 절연 패턴(242), 게이트 유전 패턴(252), 게이트 배리어 패턴(254), 중간 게이트 전극(258), 및 상부 게이트 전극(272)을 포함할 수 있다. 상기 C 영역 상의 상기 게이트 패턴(G23)은 게이트 절연 패턴(242), 게이트 유전 패턴(252), 게이트 배리어 패턴(254), 얇아진 중간 게이트 전극(258'), 및 상부 게이트 전극(272)를 포함할 수 있다.
상기 게이트 절연 패턴(242)은 상기 활성 영역(222) 상에 직접적으로 형성될 수 있다. 상기 게이트 절연 패턴(242)의 종단면은 수평 바(bar) 모양을 가질 수 있다. 상기 게이트 절연 패턴(242)은 열 산화된 실리콘을 포함할 수 있다. 예들 들어, 상기 기판(201)의 표면에 열 산화 공정에 의해 산화되어 형성될 수 있다.
상기 게이트 유전 패턴(252)은 상기 게이트 절연 패턴(242) 상에 형성될 수 있다. 상기 게이트 유전 패턴(252)의 종단면은 "U" 자 모양을 가질 수 있다. 예를 들어, 상기 게이트 유전 패턴(252)의 외측 면은 게이트 스페이서(220)의 내측면과 접촉할 수 있다. 상기 게이트 유전 패턴(252)은 하프늄 산화물(HfO), 지르코늄 산화물(ZrO), 기타 금속 산화물(metal oxide) 같은 고유전 절연물을 포함할 수 있다.
상기 게이트 배리어 패턴(254)은 상기 게이트 유전 패턴(252) 상에 형성될 수 있다. 상기 게이트 배리어 패턴(254)의 종단면은 "U" 자 모양을 가질 수 있다. 예들 들어, 상기 게이트 배리어 패턴(254)의 외측 면은 상기 게이트 유전 패턴(252)의 내측 면과 접촉할 수 있다. 상기 게이트 배리어 패턴(254)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 및 탄탈룸 질화물(TaN)과 같은 배리어용 금속을 포함할 수 있다.
상기 하부 게이트 전극(256)은 상기 게이트 배리어 패턴(254) 상에 형성될 수 있다. 상기 하부 게이트 전극(256)의 종단면은 "U" 자 모양을 가질 수 있다. 예를 들어, 상기 하부 게이트 전극(256)의 외측 면은 상기 게이트 배리어 패턴(254)의 내측 면과 접촉할 수 있다. 상기 하부 게이트 전극(256)은 중간갭 일함수 금속(mid-gap work function metal)을 포함할 수 있다. 상기 하부 게이트 전극(256)은 다층의 금속층, 금속 합금층 및/또는 금속 화합물층들을 포함할 수 있다. 예를 들어, 상기 하부 게이트 전극(256)은 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 코발트(Co), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 및 란탄 산화물(La2O3)와 같은 금속을 포함할 수 있다.
상기 중간 게이트 전극(258)은 상기 A 영역의 상기 하부 게이트 전극(256) 및 상기 B 영역의 상기 게이트 배리어 패턴(254) 상에 형성될 수 있다. 상기 A 영역 상의 중간 게이트 전극(258)의 측면 및 하면은 상기 하부 게이트 전극(256)으로 둘러싸일 수 있다. 상기 B 영역 상의 중간 게이트 전극(258)의 측면 및 하면은 상기 게이트 배리어 패턴(254)으로 둘러싸일 수 있다. 상기 중간 게이트 전극(258)은 중간갭 일함수 금속(mid-gap work function metal)을 포함할 수 있다. 상기 중간 게이트 전극(258)은 다층의 금속층, 금속 합금층 및/또는 금속 화합물층들을 포함할 수 있다. 예를 들어, 상기 중간 게이트 전극(258)은 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 코발트(Co), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 및 란탄 산화물(La2O3)와 같은 금속을 포함할 수 있다.
상기 얇아진 중간 게이트 전극(258')은 상기 C 영역의 상기 게이트 배리어 패턴(254) 상에 형성될 수 있다. 상기 얇아진 중간 게이트 전극(258')의 측면 및 하면은 상기 게이트 배리어 패턴(254)으로 둘러싸일 수 있다. 상기 얇아진 중간 게이트 전극(258')은 상기 중간 게이트 전극(258)과 동일한 물질로 형성될 수 있다. 상기 얇아진 중간 게이트 전극(258')은 상기 A 영역과 상기 B 영역의 상기 중간 게이트 전극(258) 보다 얇은 두께를 가질 수 있다.
상기 상부 게이트 전극(272)은 상기 B 영역의 상기 중간 게이트 전극(258) 및 상기 C 영역의 상기 얇아진 중간 게이트 전극(258') 상에 형성될 수 있다. 상기 B 영역의 상기 상부 게이트 전극(272)의 측면 및 하면은 상기 중간 게이트 전극(258)으로 둘러싸일 수 있고, 상기 C 영역의 상기 상부 게이트 전극(272)의 측면 및 하면은 상기 얇아진 중간 게이트 전극(258')으로 둘러싸일 수 있다. 상기 상부 게이트 전극(272)은 텅스텐(W) 또는 구리(Cu)와 같은 전도성이 우수한 금속을 포함할 수 있다.
상기 A 영역 상의 상기 하부 게이트 전극(256)과 상기 중간 게이트 전극(258)의 두께의 합은 상기 B 영역 상의 상기 중간 게이트 전극(258)의 두께보다 두껍게 형성될 수 있고, 상기 C 영역 상의 상기 얇아진 중간 게이트 전극(258')은 상기 B 영역 상의 중간 게이트 전극(258)의 두께보다 얇게 형성될 수 있다.
도 1c는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 종단면도이다.
도 1c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(300)는 기판(301) 상의 게이트 패턴(G31, G32, G33)을 포함할 수 있다.
상기 게이트 패턴(G31, G32, G33)은 활성 영역(322) 상에 형성될 수 있다. 상기 A 영역 상의 상기 게이트 패턴(321)은 게이트 절연 패턴(342), 게이트 유전 패턴(352), 게이트 배리어 패턴(354), 하부 게이트 전극(356), 및 중간 게이트 전극(358)을 포함할 수 있다. 상기 B 영역 상의 상기 게이트 패턴(G32)은 게이트 절연 패턴(342), 게이트 유전 패턴(352), 게이트 배리어 패턴(354), 하부 게이트 전극(356), 및 상부 게이트 전극(372)을 포함할 수 있다. 상기 C 영역 상의 상기 게이트 패턴(G33)은 게이트 절연 패턴(342), 게이트 유전 패턴(352), 게이트 배리어 패턴(354), 얇아진 하부 게이트 전극(256'), 및 상부 게이트 전극(372)를 포함할 수 있다.
상기 게이트 절연 패턴(342)은 상기 활성 영역(322) 상에 직접적으로 형성될 수 있다. 상기 게이트 절연 패턴(342)의 종단면은 수평 바(bar) 모양을 가질 수 있다. 상기 게이트 절연 패턴(342)은 열 산화된 실리콘을 포함할 수 있다. 예들 들어, 상기 기판(301)의 표면에 열 산화 공정에 의해 산화되어 형성될 수 있다.
상기 게이트 유전 패턴(352)은 상기 게이트 절연 패턴(342) 상에 형성될 수 있다. 상기 게이트 유전 패턴(352)의 종단면은 "U" 자 모양을 가질 수 있다. 예를 들어, 상기 게이트 유전 패턴(352)의 외측 면은 게이트 스페이서(320)의 내측면과 접촉할 수 있다. 상기 게이트 유전 패턴(352)은 하프늄 산화물(HfO), 지르코늄 산화물(ZrO), 기타 금속 산화물(metal oxide) 같은 고유전 절연물을 포함할 수 있다.
상기 게이트 배리어 패턴(354)은 상기 게이트 유전 패턴(352) 상에 형성될 수 있다. 상기 게이트 배리어 패턴(354)의 종단면은 "U" 자 모양을 가질 수 있다. 예들 들어, 상기 게이트 배리어 패턴(354)의 외측 면은 상기 게이트 유전 패턴(352)의 내측 면과 접촉할 수 있다. 상기 게이트 배리어 패턴(354)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 및 탄탈룸 질화물(TaN)과 같은 배리어용 금속을 포함할 수 있다.
상기 하부 게이트 전극(356)은 상기 게이트 배리어 패턴(354) 상에 형성될 수 있다. 상기 하부 게이트 전극(356)의 종단면은 "U" 자 모양을 가질 수 있다. 예를 들어, 상기 하부 게이트 전극(356)의 외측 면은 상기 게이트 배리어 패턴(354)의 내측 면과 접촉할 수 있다. 상기 하부 게이트 전극(356)은 중간갭 일함수 금속(mid-gap work function metal)을 포함할 수 있다. 상기 하부 게이트 전극(356)은 다층의 금속층, 금속 합금층 및/또는 금속 화합물층들을 포함할 수 있다. 예를 들어, 상기 하부 게이트 전극(356)은 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 코발트(Co), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 및 란탄 산화물(La2O3)와 같은 금속을 포함할 수 있다.
상기 얇아진 하부 게이트 전극(356')은 상기 C 영역의 상기 게이트 배리어 패턴(354) 상에 형성될 수 있다. 상기 얇아진 하부 게이트 전극(356')의 측면 및 하면은 상기 게이트 배리어 패턴(354)으로 둘러싸일 수 있다. 상기 얇아진 하부 게이트 전극(356')은 상기 하부 게이트 전극(356)과 동일한 물질로 형성될 수 있다. 상기 얇아진 하부 게이트 전극(356')은 상기 A 영역과 상기 B 영역의 상기 하부 게이트 전극(356) 보다 얇은 두께를 가질 수 있다.
상기 중간 게이트 전극(358)은 상기 A 영역의 상기 하부 게이트 전극(356) 상에 형성될 수 있다. 상기 A 영역 상의 중간 게이트 전극(358)의 측면 및 하면은 상기 하부 게이트 전극(356)으로 둘러싸일 수 있다. 상기 중간 게이트 전극(358)은 중간갭 일함수 금속(mid-gap work function metal)을 포함할 수 있다. 상기 중간 게이트 전극(358)은 다층의 금속층, 금속 합금층 및/또는 금속 화합물층들을 포함할 수 있다. 예를 들어, 상기 중간 게이트 전극(358)은 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 코발트(Co), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 및 란탄 산화물(La2O3)와 같은 금속을 포함할 수 있다.
상기 상부 게이트 전극(372)은 상기 B 영역의 상기 하부 게이트 전극(356) 및 상기 C 영역의 상기 얇아진 하부 게이트 전극(356') 상에 형성될 수 있다. 상기 B 영역의 상기 상부 게이트 전극(372)의 측면 및 하면은 상기 하부 게이트 전극(356)으로 둘러싸일 수 있고, 상기 C 영역의 상기 상부 게이트 전극(372)의 측면 및 하면은 상기 얇아진 하부 게이트 전극(356')으로 둘러싸일 수 있다. 상기 상부 게이트 전극(372)은 텅스텐(W) 또는 구리(Cu)와 같은 전도성이 우수한 금속을 포함할 수 있다.
상기 A 영역 상의 상기 하부 게이트 전극(356)과 상기 중간 게이트 전극(358)의 두께의 합은 상기 B 영역 상의 상기 하부 게이트 전극(356)의 두께보다 두껍게 형성될 수 있고, 상기 C 영역 상의 상기 얇아진 하부 게이트 전극(356')은 상기 B 영역 상의 상기 하부 게이트 전극(356)의 두께보다 얇게 형성될 수 있다.
도 2a 내지 2p는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 제조 방법을 설명하는 종단면도들이다.
도 2a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조 방법은 기판(101)을 준비하고, 상기 기판(101) 내에 소자 분리 영역(103)(isolation region)을 형성하는 것을 포함할 수 있다. 상기 기판(101)은 Low-Vt PMOS 및 Super Low-Vt PMOS 트랜지스터가 형성되는 A 영역, High-Vt NMOS 및 High-Vt PMOS 트랜지스터가 형성되는 B 영역, 및 Low-Vt NMOS 및 Super Low-Vt NMOS 트랜지스터가 형성되는 C 영역을 포함할 수 있다. 상기 기판(101)은 단결정 실리콘을 포함할 수 있고, 상기 소자 분리 영역(103)은 실리콘 산화물을 포함할 수 있다.
상기 방법은 상기 기판(101)의 표면 상에 표면 절연층(105a)을 형성하는 것을 포함할 수 있다. 상기 표면 절연층(105a)은 상기 기판(101)의 표면을 산화시키는 열 산화 공정(thermal oxidizing process)을 수행하여 형성될 수 있다. 따라서, 상기 표면 절연층(105a)은 열 산화된 실리콘(thermally oxidized silicon)을 포함할 수 있다.
도 2b를 참조하면, 상기 방법은 상기 표면 절연층(105a) 및 상기 소자 분리 영역(103) 상에 희생 게이트 전극 물질층(114a)을 형성하고, 상기 희생 게이트 전극 물질층(114a) 상에 희생 게이트 하드마스크층(116a)을 형성하고, 및 상기 희생 게이트 하드마스크층(16) 상에 포토레지스트 패턴(118)을 형성하는 것을 포함할 수 있다. 상기 희생 게이트 전극 물질층(114a)은 다결정 실리콘을 포함할 수 있고, 상기 희생 게이트 하드마스크층(116a)은 실리콘 질화물을 포함할 수 있다.
도 2c를 참조하면, 상기 방법은 상기 포토레지스트 패턴(118)을 에칭 마스크로 이용하는 에칭 공정을 수행하여 예비 게이트 패턴(110p)을 형성하는 것을 포함할 수 있다. 상기 예비 게이트 패턴(110p)은 상기 기판(101)의 표면 상의 표면 절연 패턴(105), 상기 표면 절연 패턴(105) 상의 희생 게이트 전극 패턴(114), 및 상기 희생 게이트 전극 패턴(114) 상의 희생 게이트 하드마스크 패턴(116)을 포함할 수 있다. 상기 노출된 기판(101)의 표면이 약간 리세스될 수 있다. 이후, 상기 포토레지스트 패턴(118)은 제거될 수 있다.
도 2d를 참조하면, 상기 방법은 전체적으로 게이트 스페이서 물질층(120a)을 형성하는 것을 포함할 수 있다. 상기 게이트 스페이서 물질층(120a)은 상기 예비 게이트 패턴(110p)과 상기 기판(101)의 표면들 및 상기 소자 분리 영역(103)의 표면들 상에 컨포멀하게 형성될 수 있다. 상기 게이트 스페이서 물질층(120a)은 실리콘 질화물을 포함할 수 있다.
도 2e를 참조하면, 상기 방법은 에치-백 공정을 수행하여 상기 예비 게이트 패턴(110p)의 측면 상에 게이트 스페이서(120)를 형성하는 것을 포함할 수 있다. 상기 에치-백 공정은 상기 기판(101)의 표면들, 상기 소자 분리 영역(103)의 표면들, 및 상기 예비 게이트 패턴(110p)의 상부를 노출시킬 수 있다.
도 2f를 참조하면, 상기 방법은 상기 노출된 기판(101)의 표면들을 리세스하는 것을 포함할 수 있다. 상기 리세스된 기판(101)은 "U"자 모양의 종단면을 가질 수 있다.
도 2g를 참조하면, 상기 방법은 상기 리세스된 기판(101) 상에 에피택셜 성장 공정을 수행하여 상기 기판(101)의 상기 표면으로부터 돌출한 소스/드레인 영역들(125)을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 소스/드레인 영역들(125)은 SiGe을 포함할 수 있다.
도 2h를 참조하면, 상기 방법은 하부 층간 절연층(140)을 형성하고, CMP와 같은 평탄화 공정을 수행하여 상기 희생 게이트 하드마스크 패턴(116)을 노출시키는 것을 포함할 수 있다. 상기 하부 층간 절연층(140)은 실리콘 산화물을 포함할 수 있다.
도 2i를 참조하면, 상기 방법은 노출된 상기 희생 게이트 하드마스크 패턴(116), 상기 희생 게이트 전극 패턴(114) 및 상기 표면 절연 패턴(105)을 제거하여 상기 게이트 스페이서(120)의 내부와 상기 기판(101)의 표면을 노출시키는 게이트 전극 공간(GS)을 형성하는 것을 포함할 수 있다.
도 2j를 참조하면, 상기 방법은 노출된 상기 기판(101)의 표면 상에 게이트 절연 패턴(142)을 형성하는 것을 포함할 수 있다. 상기 게이트 절연 패턴(142)은 상기 기판(101)의 표면을 산화시키는 열 산화 공정을 수행하여 형성될 수 있다. 따라서, 상기 게이트 절연 패턴(142)은 열 산화된 실리콘(thermally oxidized silicon)을 포함할 수 있다.
도 2k를 참조하면, 상기 방법은 상기 게이트 절연 패턴(142) 상의 상기 게이트 전극 공간(GS) 내에 게이트 유전층(152a), 게이트 배리어층(154a), 및 하부 게이트 전극층(156a)을 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 게이트 유전층(152a)는 하프늄 산화물(HfO), 지르코늄 산화물(ZrO), 기타 금속 산화물(metal oxide) 같은 고유전 절연물을 포함할 수 있다. 상기 게이트 배리어층(154a)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 및 탄탈룸 질화물(TaN)과 같은 배리어용 금속을 포함할 수 있다. 상기 하부 게이트 전극층(156a)은 중간갭 일함수 금속(mid-gap work function metal)을 포함할 수 있다. 상기 하부 게이트 전극층(156a)은 다층의 금속층, 금속 합금층 및/또는 금속 화합물층들을 포함할 수 있다. 예를 들어, 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 코발트(Co), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 및 란탄 산화물(La2O3)와 같은 금속을 포함할 수 있다.
도 2l을 참조하면, 상기 방법은 상기 A 영역과 상기 C 영역을 하부 게이트 전극 식각 마스크(160)로 각각 가리고 상기 B 영역의 상기 하부 게이트 전극층(156a)을 제거하여 상기 게이트 배리어층(154a)을 노출시키는 것을 포함할 수 있다. 상기 하부 게이트 전극 식각 마스크(160)는 포토레지스트 및/또는 실리콘 질화물 같은 하드마스크를 포함할 수 있다.
도 2m를 참조하면, 상기 방법은 상기 A 영역과 상기 C 영역의 하부 게이트 전극 식각 마스크(160)를 제거하고, 상기 A 영역과 상기 C 영역의 상기 하부 게이트 전극층(156a) 및 상기 B 영역의 상기 게이트 배리어층(154a) 상에 중간 게이트 전극층(158a)을 형성하는 것을 포함할 수 있다. 상기 중간 게이트 전극층(158a)은 중간갭 일함수 금속을 포함할 수 있다. 예를 들어, 중간 게이트 전극층(158a)은 다층의 금속층, 금속 합금층 및/또는 금속 화합물층들을 포함할 수 있고, 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 코발트(Co), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 및 란탄 산화물(La2O3)와 같은 금속을 포함할 수 있다. 상기 중간 게이트 전극층(158a)은 상기 하부 게이트 전극층(156a) 보다 두껍게 형성될 수 있다.
도 2n을 참조하면, 상기 방법은 상기 A 영역과 상기 B 영역을 중간 게이트 전극 식각 마스크(162)로 각각 가리고, 상기 C 영역의 상기 중간 게이트 전극층(158a)의 일부를 부분적으로 제거하는 것을 포함할 수 있다. 상기 C 영역의 얇아진 중간 게이트 전극층(158a')은 상기 A 영역과 상기 B 영역의 상기 중간 게이트 전극층(158a) 보다 얇은 두께를 가질 수 있다. 상기 중간 게이트 전극 식각 마스크(162)는 포토레지스트 및/또는 실리콘 질화물 같은 하드마스크를 포함할 수 있다.
도 2o를 참조하면, 상기 방법은 상기 중간 게이트 전극 식각 마스크(162)를 제거하고, 상기 A 영역과 상기 B 영역의 상기 중간 게이트 전극층(158a) 및 상기 C 영역의 상기 얇아진 중간 게이트 전극(158') 상에 상부 게이트 전극층(172a)를 형성하는 것을 포함할 수 있다. 상기 상부 게이트 전극층(172a)는 텅스텐(W) 또는 구리(Cu)와 같은 전도성이 우수한 금속을 포함할 수 있다.
도 2p를 참조하면, 상기 방법은 상기 B 영역과 상기 C 영역을 상부 게이트 전극 식각 마스크(175)로 각각 가리고, 상기 A 영역의 상기 상부 게이트 전극층(172a)을 제거하는 것을 포함할 수 있다. 상기 상부 게이트 전극 식각 마스크(175)는 포토레지스트 및/또는 실리콘 질화물 같은 하드마스크를 포함할 수 있다.
도 2q를 참조하면, 상기 방법은 상기 B 영역과 상기 C 영역의 상부 게이트 전극 식각 마스크(175)를 제거하고, CMP와 같은 평탄화 공정을 수행하여 상기 하부 층간 절연층(140) 상의 상부 게이트 전극층(172a), 중간 게이트 전극층(158a), 하부 게이트 전극층(156a), 얇아진 하부 게이트 전극층(158a'), 게이트 배리어층(154a) 및 게이트 유전층(152a)을 제거하여 상기 A 내지 C 영역에 게이트 패턴(G11, G12, G13)을 형성하는 것을 포함할 수 있다. 상기 A 영역의 상기 게이트 패턴(G11)은 게이트 유전 패턴(152), 게이트 배리어 패턴(154), 하부 게이트 전극(156) 및 중간 게이트 전극(158)을 포함할 수 있다. 상기 B 영역의 상기 게이트 패턴(G12)은 게이트 유전 패턴(152), 게이트 배리어 패턴(154), 중간 게이트 전극(158) 및 상부 게이트 전극(172)을 포함할 수 있다. 상기 C 영역의 상기 게이트 패턴(G13)은 게이트 유전 패턴(152), 게이트 배리어 패턴(154), 하부 게이트 전극(156), 얇아진 중간 게이트 전극(158') 및 상부 게이트 전극(172)을 포함할 수 있다. 상기 A 영역과 C 영역의 Low-Vt와 Super Low-Vt의 구분은 이온 주입 또는 상기 하부 게이트 전극층(156a) 및 상기 중간 게이트 전극층(158a)의 두께 조절에 의해 구분될 수 있다.
이후, 도 1a을 더 참조하면, 상기 방법은 상기 게이트 패턴(G11, G12, G13)의 상면과 상기 하부 층간 절연층(140) 상에 식각 정지층(180)을 형성하고, 및 상기 식각 정지층(180) 상에 상부 층간 절연층(190)을 형성하는 것을 포함할 수 있다. 상기 식각 정지층(180)은 실리콘 질화물을 포함할 수 있다. 상기 상부 층간 절연층(190)은 실리콘 산화물을 포함할 수 있다.
도 3a 내지 3g는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 제조 방법을 설명하는 종단면들이다.
도 3a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 2a 내지 2j를 참조하여 설명된 공정들을 수행하여, 게이트 전극 공간(GS) 내에 게이트 유전층(252a), 게이트 배리어층(254a), 및 하부 게이트 전극층(256a)을 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 게이트 유전층(252a)는 하프늄 산화물(HfO), 지르코늄 산화물(ZrO), 기타 금속 산화물(metal oxide) 같은 고유전 절연물을 포함할 수 있다. 상기 게이트 배리어층(254a)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 및 탄탈룸 질화물(TaN)과 같은 배리어용 금속을 포함할 수 있다. 상기 하부 게이트 전극층(256a)은 중간갭 일함수 금속(mid-gap work function metal)을 포함할 수 있다. 예를 들어, 하부 게이트 전극층(256a)은 다층의 금속층, 금속 합금층 및/또는 금속 화합물층들을 포함할 수 있고, 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 코발트(Co), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 및 란탄 산화물(La2O3)와 같은 금속을 포함할 수 있다.
도 3b를 참조하면, 상기 방법은 A 영역을 하부 게이트 전극 식각 마스크(260)로 가리고, B 영역과 C 영역의 상기 하부 게이트 전극층(256a)을 제거하여 상기 게이트 배리어층(254a)을 노출시키는 것을 포함할 수 있다. 상기 하부 게이트 전극 식각 마스크(260)는 포토레지스트 및/또는 실리콘 질화물 같은 하드마스크를 포함할 수 있다.
도 3c를 참조하면, 상기 방법은 상기 A 영역의 상기 하부 게이트 전극 식각 마스크(260)를 제거하고, 상기 A 영역의 상기 하부 게이트 전극층(256a) 및 상기 B 영역과 C 영역의 상기 게이트 배리어층(254a) 상에 중간 게이트 전극층(258a)을 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 중간 게이트 전극층(258a)은 중간갭 일함수 금속을 포함할 수 있다. 예를 들어, 중간 게이트 전극층(258a)은 다층의 금속층, 금속 합금층 및/또는 금속 화합물층들을 포함할 수 있고, 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 코발트(Co), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 및 란탄 산화물(La2O3)와 같은 금속을 포함할 수 있다. 상기 중간 게이트 전극층(258a)은 상기 하부 게이트 전극층(256a) 보다 두껍게 형성될 수 있다.
도 3d를 참조하면, 상기 방법은 상기 A 영역과 상기 B 영역을 중간 게이트 전극 식각 마스크(262)로 가리고, 상기 C 영역의 상기 중간 게이트 전극층(258a)의 일부를 제거하는 것을 포함할 수 있다. 상기 C 영역의 얇아진 중간 게이트 전극층(258a')은 상기 A 영역과 상기 B 영역의 상기 중간 게이트 전극층(258a) 보다 얇은 두께를 가질 수 있다. 상기 중간 게이트 전극 식각 마스크(262)는 포토레지스트 및/또는 실리콘 질화물 같은 하드마스크를 포함할 수 있다.
도 3e를 참조하면, 상기 방법은 상기 상기 A 영역 및 상기 B 영역의 중간 게이트 전극 식각 마스크(262)를 제거하고, 상기 A 영역과 상기 B 영역의 상기 중간 게이트 전극층(258a) 및 상기 C 영역의 상기 얇아진 중간 게이트 전극층(258a') 상에 상부 게이트 전극층(272a)를 형성하는 것을 포함할 수 있다. 상기 상부 게이트 전극층(272a)는 텅스텐(W) 또는 구리(Cu)와 같은 전도성이 우수한 금속을 포함할 수 있다.
도 3f를 참조하면, 상기 방법은 상기 B 영역과 상기 C 영역을 상부 게이트 전극 식각 마스크(264)로 각각 가리고, 상기 A 영역의 상기 상부 게이트 전극층(272a)을 제거하는 것을 포함할 수 있다. 상기 상부 게이트 전극 식각 마스크(264)는 포토레지스트 및/또는 실리콘 질화물 같은 하드마스크를 포함할 수 있다.
도 3g를 참조하면, 상기 방법은 상기 B 영역 및 상기 C 영역의 상부 게이트 전극 식각 마스크(264)를 제거하고, CMP와 같은 평탄화 공정을 수행하여 상기 하부 층간 절연층(240) 상의 상부 게이트 전극층(272a), 중간 게이트 전극층(258a), 하부 게이트 전극층(256a), 얇아진 하부 게이트 전극층(258a'), 게이트 배리어층(254a) 및 게이트 유전층(252a)을 제거하여 상기 A 내지 C 영역에 게이트 패턴(G21, G22, G23)을 형성하는 것을 포함할 수 있다. 상기 A 영역의 상기 게이트 패턴(G21)은 게이트 유전 패턴(252), 게이트 배리어 패턴(254), 하부 게이트 전극(256) 및 중간 게이트 전극(258)을 포함할 수 있다. 상기 B 영역의 상기 게이트 패턴(G22)은 게이트 유전 패턴(252), 게이트 배리어 패턴(254), 중간 게이트 전극(258) 및 상부 게이트 전극(272)을 포함할 수 있다. 상기 C 영역의 상기 게이트 패턴(G23)은 게이트 유전 패턴(252), 게이트 배리어 패턴(254), 두께가 얇아진 상부 게이트 전극(258') 및 상부 게이트 전극(272)을 포함할 수 있다. 상기 A 영역과 C 영역의 Low-Vt와 Super Low-Vt의 구분은 이온 주입 또는 상기 하부 게이트 전극층(256a) 및 상기 중간 게이트 전극층(258a)의 두께 조절에 의해 구분될 수 있다.
이후, 도 1b를 참조하면, 상기 방법은 상기 게이트 패턴(G21, G22, G23)의 상면과 상기 하부 층간 절연층(240) 상에 식각 정지층(280)을 형성하고, 상기 식각 정지층(280) 상에 상부 층간 절연층(290)을 형성하는 것을 포함할 수 있다. 상기 식각 정지층(280)은 실리콘 질화물을 포함할 수 있다. 상기 상부 층간 절연층(290)은 실리콘 산화물을 포함할 수 있다.
도 4a 내지 4f는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 제조 방법을 설명하는 종단면들이다.
도 4a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 2a 내지 2j를 참조하여 설명된 공정들을 수행하여, 게이트 전극 공간(GS) 내에 게이트 유전층(352a), 게이트 배리어층(354a), 하부 게이트 전극층(356a), 및 중간 게이트 전극층(358a)을 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 게이트 유전층(352a)는 하프늄 산화물(HfO), 지르코늄 산화물(ZrO), 기타 금속 산화물(metal oxide) 같은 고유전 절연물을 포함할 수 있다. 상기 게이트 배리어층(354a)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 및 탄탈룸 질화물(TaN)과 같은 배리어용 금속을 포함할 수 있다. 상기 하부 게이트 전극층(356a) 및 중간 게이트 전극층(358a)은 중간갭 일함수 금속(mid-gap work function metal)을 포함할 수 있다. 예를 들어, 하부 게이트 전극층(356a) 및 중간 게이트 전극층(358a)은 다층의 금속층, 금속 합금층 및/또는 금속 화합물층들을 포함할 수 있고, 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 코발트(Co), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 및 란탄 산화물(La2O3)와 같은 금속을 포함할 수 있다. 상기 하부 게이트 전극층(356a)은 상기 중간 게이트 전극층(358a) 보다 두껍게 형성될 수 있다.
도 4b를 참조하면, 상기 방법은 A 영역을 중간 게이트 전극 식각 마스크(362)로 가리고, B 영역과 C 영역의 상기 중간 게이트 전극층(358a)을 제거하여 상기 하부 게이트 전극층(356a)을 노출시키는 것을 포함할 수 있다. 상기 중간 게이트 전극 식각 마스크(362)는 포토레지스트 및/또는 실리콘 질화물 같은 하드마스크를 포함할 수 있다. 이후, 상기 중간 게이트 전극 식각 마스크(362)는 제거될 수 있다.
도 4c를 참조하면, 상기 방법은 상기 A 영역과 상기 B 영역을 하부 게이트 전극 식각 마스크(364)로 각각 가리고, 상기 C 영역의 상기 하부 게이트 전극층(356a)의 일부를 제거하는 것을 포함할 수 있다. 상기 C 영역의 얇아진 하부 게이트 전극층(356a')는 상기 A 영역과 상기 B 영역의 상기 하부 게이트 전극층(356a) 보다 얇은 두께를 가질 수 있다. 상기 하부 게이트 전극 식각 마스크(364)는 포토레지스트 및/또는 실리콘 질화물과 같은 하드마스크를 포함할 수 있다.
도 4d를 참조하면, 상기 방법은 상기 A 영역과 상기 B 영역의 하부 게이트 전극 식각 마스크(364)를 제거하고, 상기 A 영역의 하부 게이트 전극층(358a)와 상기 B 영역의 상기 하부 게이트 전극층(356a) 및 상기 C 영역의 상기 얇아진 하부 게이트 전극층(358a') 상에 상부 게이트 전극층(372a)를 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 상부 게이트 전극층(372a)은 텅스텐(W) 또는 구리(Cu)와 같은 전도성이 우수한 금속을 포함할 수 있다.
도 4e를 참조하면, 상기 방법은 상기 B 영역과 상기 C 영역을 상부 게이트 전극 식각 마스크(366)로 각각 가리고, 상기 A 영역의 상기 상부 게이트 전극층(372a)울 제거하는 것을 포함할 수 있다. 상기 상부 게이트 전극 식각 마스크(366)는 포토레지스트 및/또는 실리콘 질화물과 같은 하드마스크를 포함할 수 있다.
도 4f를 참조하면, 상기 방법은 상기 B 영역 및 상기 C 영역의 상부 게이트 전극 식각 마스크(366)을 제거하고, CMP와 같은 평탄화 공정을 수행하여 상기 하부 층간 절연층(340) 상의 상부 게이트 전극층(372a), 중간 게이트 전극층(358a), 하부 게이트 전극층(356a), 얇아진 하부 게이트 전극층(358a'), 게이트 배리어층(354a) 및 게이트 유전층(352a)을 제거하여 상기 A 내지 C 영역에 게이트 패턴(G31, G32, G33)을 형성하는 것을 포함할 수 있다. 상기 A 영역의 상기 게이트 패턴(G31)은 게이트 유전 패턴(352), 게이트 배리어 패턴(354), 하부 게이트 전극(356) 및 중간 게이트 전극(358)을 포함할 수 있다. 상기 B 영역의 상기 게이트 패턴(G32)은 게이트 유전 패턴(352), 게이트 배리어 패턴(354), 하부 게이트 전극(356) 및 상부 게이트 전극(372)을 포함할 수 있다. 상기 C 영역의 상기 게이트 패턴(G33)은 게이트 유전 패턴(352), 게이트 배리어 패턴(354), 얇아진 하부 게이트 전극(356') 및 상부 게이트 전극(372)을 포함할 수 있다. 상기 A 영역과 C 영역의 Low-Vt와 Super Low-Vt의 구분은 이온 주입 또는 상기 하부 게이트 전극층(356a) 및 상기 중간 게이트 전극층(358a)의 두께 조절에 의해 구분될 수 있다.
이후, 도 1c을 참조하면, 상기 방법은 상기 게이트 패턴(G31, G32, G33)의 상면과 상기 하부 층간 절연층(340) 상에 식각 정지층(380)을 형성하고, 상기 식각 정지층(380) 상에 상부 층간 절연층(390)을 형성하는 것을 포함할 수 있다. 상기 식각 정지층(380)은 실리콘 질화물을 포함할 수 있다. 상기 상부 층간 절연층(390)은 실리콘 산화물을 포함할 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(1200)을 개념적으로 도시한 도면이다.
도 5를 참조하면, 본 발명의 일 실시예에 의한 반도체 모듈(1200)은, 모듈 기판(1210) 상에 실장된 프로세서(1220) 및 반도체 소자들(1230)을 포함할 수 있다. 프로세서(1220) 또는 반도체 소자들(1230)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 중 적어도 하나를 포함할 수 있다. 모듈 기판(1210)의 적어도 한 변에는 입출력 터미널들(1240)이 배치될 수 있다.
도 6 및 7은 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들(1300, 1400)을 개념적으로 도시한 블록다이어그램이다.
도 6을 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(1300)은 바디(1310), 디스플레이 유닛(1360), 및 외부 장치(1370)를 포함할 수 있다.
바디(1310)는 마이크로 프로세서 유닛(Micro Processor Unit; 1320), 파워 공급부(Power Supply; 1330), 기능 유닛(Function Unit; 1340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 1350)을 포함할 수 있다. 바디(1310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 마이크로 프로세서 유닛(1320), 파워 공급부(1330), 기능 유닛(1340), 및 디스플레이 컨트롤 유닛(1350)은 바디(1310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 바디(1310)의 상면 혹은 바디(1310)의 내/외부에 디스플레이 유닛(1360)이 배치될 수 있다.
디스플레이 유닛(1360)은 디스플레이 컨트롤 유닛(1350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 디스플레이 유닛(1360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 디스플레이 유닛(1360)은 터치 스크린을 포함할 수 있다. 따라서, 디스플레이 유닛(1360)은 입출력 기능을 가질 수 있다.
파워 공급부(1330)는 전류 또는 전압을 마이크로 프로세서 유닛(1320), 기능 유닛(1340), 디스플레이 컨트롤 유닛(1350) 등으로 공급할 수 있다. 파워 공급부(1330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다.
마이크로 프로세서 유닛(1320)은 파워 공급부(1330)로부터 전압을 공급받아 기능 유닛(1340)과 디스플레이 유닛(1360)을 제어할 수 있다. 예를 들어, 마이크로 프로세서 유닛(1320)은 CPU 또는 AP (application processor)를 포함할 수 있다.
기능 유닛(1340)은 다양한 전자 시스템(1300)의 기능을 수행할 수 있다. 예를 들어, 기능 유닛(1340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다.
마이크로 프로세서 유닛(1320) 또는 기능 유닛(1340)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함할 수 있다.
도 7을 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(1400)은 버스(1420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(1414), 메모리 시스템(1412) 및 유저 인터페이스(1418)를 포함할 수 있다. 마이크로프로세서(1414)는 CPU 또는 AP를 포함할 수 있다. 전자 시스템(1400)은 마이크로프로세서(1414)와 직접적으로 통신하는 램(1416)을 더 포함할 수 있다. 마이크로프로세서(1414) 및/또는 램(1416)은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(1418)는 전자 시스템(1400)으로 정보를 입력하거나 또는 전자 시스템(1400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 유저 인터페이스(1418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 메모리 시스템(1412)은 마이크로프로세서(1414) 동작용 코드들, 마이크로프로세서(1414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(1412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 마이크로프로세서(1414), 램(1416), 및/또는 메모리 시스템(1412)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 소자
101: 기판 103: 소자 분리 영역
105a: 표면 절연층 105: 표면 절연 패턴
114a: 희생 게이트 전극 물질층 114: 희생 게이트 전극 패턴
116a: 희생 게이트 하드마스크층 116: 희생 게이트 하드마스크 패턴
118: 포토 레지스트 패턴 110p: 예비 게이트 패턴
120a: 게이트 스페이서 물질층 120: 게이트 스페이서
122: 활성 영역 125: 소스/드레인 영역들
140: 하부 층간 절연층 142: 게이트 절연 패턴
152a: 게이트 유전층 152: 게이트 유전 패턴
154a: 게이트 배리어층 154: 게이트 베리어 패턴
156a: 하부 게이트 전극층 156: 하부 게이트 전극
158a: 중간 게이트 전극층 158: 중간 게이트 전극
158a': 얇아진 중간 게이트 전극층
158': 얇아진 중간 게이트 전극
160: 하부 게이트 전극 식각 마스크
162: 중간 게이트 전극 식각 마스크
172a: 상부 게이트 전극층 172: 상부 게이트 전극
175: 상부 게이트 전극 식각 마스크
G11, G12, G13: 게이트 패턴 GS: 게이트 전극 공간

Claims (10)

  1. 기판의 활성 영역 상에 배치된 제1 게이트 패턴, 제2 게이트 패턴, 및 제3 게이트 패턴을 포함하고,
    상기 제1 게이트 패턴은:
    상기 기판의 상기 활성 영역 상에 형성된 제1 게이트 절연 패턴;
    상기 제1 게이트 절연 패턴 상의 제1 게이트 유전 패턴;
    상기 제1 게이트 유전 패턴 상의 제1 게이트 배리어 패턴;
    상기 제1 게이트 배리어 패턴 상의 제1 금속; 및
    상기 제1 금속 상의 제2 금속을 포함하고,

    상기 제2 게이트 패턴은:
    상기 기판의 상기 활성 영역 상에 형성된 제2 게이트 절연 패턴;
    상기 제2 게이트 절연 패턴 상의 제2 게이트 유전 패턴;
    상기 제2 게이트 유전 패턴 상의 제2 게이트 배리어 패턴;
    상기 제2 게이트 배리어 패턴 상의 제2 금속; 및
    상기 제2 금속 상의 제3 금속을 포함하고,

    상기 제3 게이트 패턴은:
    상기 기판의 상기 활성 영역 상에 형성된 제3 게이트 절연 패턴;
    상기 제3 게이트 절연 패턴 상의 제3 게이트 유전 패턴;
    상기 제3 게이트 유전 패턴 상의 제3 게이트 배리어 패턴;
    상기 제3 게이트 배리어 패턴 상의 제1 금속;
    상기 제1 금속 상의 상기 제4 금속; 및
    상기 제4 금속 상의 제5 금속을 포함하고,

    상기 제1 금속과 상기 제2 금속의 두께의 합은 상기 제2 금속의 두께보다 두껍고, 상기 제1 금속과 상기 제4 금속의 두께의 합은 상기 제2 금속의 두께보다 얇은 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 금속은 상기 제1 금속 보다 두껍게 형성된 반도체 소자.
  3. 제1항 있어서,
    상기 제4 금속과 상기 제5 금속은 상기 제2 금속보다 얇게 형성된 반도체 소자.
  4. 제1항 있어서,
    상기 제4 금속은 상기 제2 금속과 동일한 물질로 형성된 반도체 소자.
  5. 제1항에 있어서,
    상기 제2 금속의 종단면은 U자 모양이고, 상기 제3 금속 및 상기 제5 금속의 종단면은 수직 바(bar) 모양인 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 내지 제3 게이트 절연 패턴의 종단면은 수평 바(bar) 모양인 반도체 소자.
  7. 제1항에 있어서,
    상기 활성 영역 상에 형성되며, 상기 활성 영역의 양 측면에 위치하는 소스/드레인 영역들을 더 포함하는 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 내지 제3 게이트 패턴의 측면 상에 형성된 게이트 스페이서를 더 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 게이트 스페이서의 내측 면은 상기 제1 내지 제3 게이트 유전 패턴의 외측 면과 접촉하는 반도체 소자.
  10. 제8항에 있어서,
    상기 게이트 스페이서의 외측 단부는 상기 소스/드레인 영역들의 내측 단부와 접촉하는 반도체 소자.
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