KR20160093980A - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 제조 방법에 관한 것이다. 본 발명에 따른 반도체 소자 제조 방법은 기판 상에 더미 게이트를 형성하고, 더미 게이트 상에 더미 게이트 마스크를 형성하고, 기판 상에, 더미 게이트 및 더미 게이트 마스크의 적어도 일측면을 덮는 게이트 스페이서를 형성하고, 더미 게이트의 적어도 일측에 기판을 식각하여 리세스를 형성하고, 리세스 내에 에피 성장을 통해 에피택셜 막을 형성하는 것을 포함하되, 더미 게이트 마스크를 형성하는 것은, 더미 게이트 마스크 하부와 더미 게이트 상에 산화막을 형성하는 것을 포함한다.

Description

반도체 소자 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체 소자 제조 방법에 관한 것이다. 더욱 상세하게는 더미 게이트 상에 산화막을 형성하는 것을 포함하는 반도체 소자 제조 방법에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 다운 스케일링된 반도체 소자는 빠른 속도로 동작을 할 필요성이 점점 증가하고 있다. 반도체 소자가 빠른 속도로 동작할 수 있는 트랜지스터의 구조를 최적화하고, 신뢰성을 확보하기 위해, 여러 측면에서의 연구가 진행되고 있다.
본 발명이 해결하고자 하는 기술적 과제는, 신뢰성이 향상된 반도체 소자 제조 방법을 제공하는 것이다.
본 발명에 해결하고자 하는 다른 기술적 과제는, 더미 게이트의 결절 결함(nodule defect) 발생을 방지할 수 있는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명의 해결하고자 하는 또 다른 기술적 과제는, 더미 게이트 상에 산화막을 형성하여, 충분한 게이트 스페이서 마진(margin)을 확보할 수 있는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
반도체 기술의 발달에 따라, 반도체 소자는 점점 소형화되는 추세이다. 따라서, 반도체 소자의 사이즈가 줄어듬에 따라, 반도체 소자의 제조 시에, 더미 게이트 측면에 배치된 게이트 스페이서 마진(margin) 부족으로 인한 다양한 결함(defect)이 발생할 수 있다. 예를 들어, 상기 결함은 결절 결함(nodule defect)일 수 있다. 이러한, 결함을 방지하기 위하여, 충분한 게이트 스페이서 마진을 확보하여, 신뢰성있는 공정을 수행할 수 있는 반도체 소자 제조 방법이 요구된다.
상술한 과제를 해결하게 위하여, 본 발명의 일 실시예에 따른 반도체 소자 제조 방법은 기판 상에 더미 게이트를 형성하고, 상기 더미 게이트 상에 더미 게이트 마스크를 형성하고, 상기 기판 상에, 상기 더미 게이트 및 상기 더미 게이트 마스크의 적어도 일측면을 덮는 게이트 스페이서를 형성하고, 상기 더미 게이트의 적어도 일측에 상기 기판을 식각하여 리세스를 형성하고, 상기 리세스 내에 에피 성장을 통해 에피택셜 막을 형성하는 것을 포함하되, 상기 더미 게이트 마스크를 형성하는 것은, 상기 더미 게이트 마스크 하부와 상기 더미 게이트 상에 산화막을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 산화막을 형성하는 것은, 상기 더미 게이트 마스크가 형성되기 전에, 상기 더미 게이트 상에 층간 산화막을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 산화막을 형성하는 것은, 상기 게이트 스페이서를 형성하기 전에, 상기 더미 게이트의 상부 일부와 측부의 적어도 일부에 더미 게이트 산화막을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 더미 게이트 산화막을 형성하는 것은, 열산화를 통해 상기 더미 게이트 산화막을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 층간 산화막의 일부와 상기 더미 게이트 산화막을 제거하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 게이트 스페이서를 형성하는 것은, 내측에 배치되는 내부 게이트 스페이서와 상기 내부 게이트 스페이서를 덮는 외부 게이트 스페이서를 형성하는 것을 포함하되, 상기 내부 게이트 스페이서와 상기 외부 게이트 스페이서는 서로 다른 물질로 형성되는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 내부 게이트 스페이서를 형성하는 것은, ALD 공정을 통해 상기 내부 게이트 스페이서를 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 산화막을 형성하는 것은, 상기 게이트 스페이서를 형성하기 전에, 상기 더미 게이트의 상부 일부와 측부의 적어도 일부에 더미 게이트 산화막을 형성하는 것을 포함하는 반도체 소자 제조 방법.
본 발명의 몇몇 실시예들에 있어서, 상기 더미 게이트 산화막을 형성하는 것은, 열산화를 통해 상기 더미 게이트 산화막을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 게이트 스페이서를 형성하기 전에, 상기 더미 게이트 산화막을 제거하여 상기 더미 게이트를 노출시키는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 기판 상에 더미 게이트를 형성하는 것은, 상기 기판 상에 핀을 형성하고, 상기 핀 상에 상기 더미 게이트를 형성하는 것을 포함할 수 있다.
상술한 과제를 해결하게 위하여, 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법은 제1 및 제2 영역을 포함하는 기판을 준비하고, 상기 제1 영역 상에 제1 더미 게이트, 층간 산화막, 제1 더미 게이트 마스크를 순차적으로 적층하고, 상기 제2 영역 상에 제2 더미 게이트, 제2 더미 게이트 마스크를 순차적으로 적층하고, 상기 제1 더미 게이트 및 상기 제2 더미 게이트 중 적어도 하나 상에 더미 게이트 산화막을 형성하고, 상기 제1 영역 상의 상기 제1 더미 게이트, 상기 층간 산화막 및 상기 제1 더미 게이트 마스크의 적어도 일측면을 덮는 제1 게이트 스페이서를 형성하고, 상기 제2 영역 상의 상기 제2 더미 게이트 및 상기 제2 더미 게이트 마스크의 적어도 일측면을 덮는 제2 게이트 스페이서를 형성하고, 상기 제1 더미 게이트 및 상기 제2 더미 게이트 중 적어도 하나의 일측에 상기 기판을 식각하여 리세스를 형성하고, 상기 리세스 내에 에피 성장을 통해 에피택셜 막을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 더미 게이트 산화막을 형성하는 것은, 상기 제1 더미 게이트 및 상기 제2 더미 게이트 중 적어도 하나의 상단 영역의 일부와 측단 영역의 적어도 일부의 열산화를 통해 상기 더미 게이트 산화막을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 및 제2 게이트 스페이서를 형성하기 전에, 상기 층간 산화막의 일부 및 상기 더미 게이트 산화막의 적어도 일부 중 적어도 하나를 제거하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 게이트 스페이서를 형성하는 것 및 상기 제2 게이트 스페이서를 형성하는 것 중 적어도 하나는, 내측에 배치되는 내부 게이트 스페이서와 상기 내부 게이트 스페이서를 덮는 외부 게이트 스페이서를 형성하는 것을 포함하되, 상기 내부 게이트 스페이서와 상기 외부 게이트 스페이서는 서로 다른 물질로 형성되는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 내부 게이트 스페이서를 형성하는 것은, ALD 공정을 통해 상기 내부 게이트 스페이서를 형성하는 것을 포함할 수 있다.
상술한 과제를 해결하기 위하여, 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법은 기판 상에 더미 게이트를 형성하고, 상기 더미 게이트 상에 층간 산화막을 형성하고, 상기 층간 산화막 상에 더미 게이트 마스크를 형성하고, 상기 기판을 덮는 게이트 스페이서막를 형성하고, 상기 기판 상의 상기 게이트 스페이서막의 일부를 제거하여, 상기 더미 게이트, 상기 층간 산화막 및 상기 더미 게이트 마스크 측벽 상에 게이트 스페이서를 형성하고, 상기 더미 게이트의 적어도 일측의 상기 기판을 식각하여 리세스를 형성하고, 상기 리세스 내에 에피 성장을 통해 에피택셜 막을 형성하고, 상기 에피택셜 막 및 상기 게이트 스페이서를 덮는 층간 절연막을 형성하고, 상기 더미 게이트가 노출되도록 평탄화 공정을 수행하고, 상기 더미 게이트를 제거한 후, 상기 더미 게이트가 제거된 영역에 상기 게이트 스페이서의 측벽을 따라 상부로 연장되는 게이트 절연막과, 상기 게이트 절연막 상에 게이트 전극을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 더미 게이트 산화막을 형성하는 것은, 상기 게이트 스페이서막을 형성하기 전에, 상기 더미 게이트와 상단 영역의 일부와 측단 영역의 적어도 일부에 열산화를 통해 더미 게이트 산화막을 형성하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 층간 산화막의 일부와 상기 더미 게이트 산화막을 제거하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 게이트 스페이서막을 형성하는 것은, 내측에 배치되는 내부 게이트 스페이서와 상기 내부 게이트 스페이서를 덮는 외부 게이트 스페이서를 포함하되, 상기 내부 게이트 스페이서는 ALD 공정을 통해 형성되는 것을 포함할 수 있다.
도 1 내지 12는 본 발명의 제1 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도들이다.
도 13은 본 발명의 제2 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도이다.
도 14은 본 발명의 제3 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도이다.
도 15 및 도 16은 본 발명의 제4 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도이다.
도 17은 본 발명의 제5 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도이다.
도 18 내지 도 20은 본 발명의 제6 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 사시도 및 단면도이다.
도 21는 본 발명의 몇몇 실시들에 따른 반도체 소자 제조 방법을 이용하여 제조된 반도체 소자를 포함하는 전자 시스템을 설명하기 위한 개략적인 블록도이다.
도 22 내지 도 24는 본 발명의 몇몇 실시예에 따른 반도체 소자 제조 방법을 이용하여 제조된 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다
하나의 구성 요소가 다른 구성 요소와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 구성 요소와 직접 연결 또는 커플링된 경우 또는 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 하나의 구성 요소가 다른 구성 요소와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
구성 요소가 다른 구성 요소의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 구성 요소의 바로 위뿐만 아니라 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 구성 요소가 다른 구성 요소의 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 구성 요소들과 다른 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 구성 요소는 다른 구성 요소의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 구성 요소는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 대하여 도면을 참조하여 설명한다.
도 1 내지 도 12는 본 발명의 제1 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(100) 상에 더미 게이트 절연층(110a), 더미 게이트층(120a), 층간 산화층(130a) 및 더미 게이트 마스크층(140a)을 순차적으로 적층한다.
기판(100)은 실리콘(Si)을 포함하는 군, 예를 들어 Si, SiGe, SiC, SiGeC로 이루어지는 군에서 선택되는 하나 이상의 반도체 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 따라서, 기판(100)은 SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나, 폴리메틸메타크릴레이트(PolyMethylMethAcrylate), 폴리카보네이트(PolyCarbonate), 폴리에테르술폰(PolyEtherSulfone), 폴리이미드(PolyImide), 폴리에틸렌테레프탈레이트(PolyEthyleneTerephthalate), 또는 폴리에틸렌나프탈레이트(PolyEthyleneNaphthalate) 등의 가요성 플라스틱 기판일 수 있다.
또한, 도면에는 도시되어 지 않으나, 기판(100)에는 활성 영역을 정의하는 소자 분리막이 형성되어 있을 수 있다. 상기 소자 분리막은 LOCOS(LOCal Oxidation of Silicon)방법을 이용한 FOX(Field OXide) 또는 STI(Shallow Trench Isolation)가 될 수 있다.
기판(100)은 PMOS 영역을 포함할 수 있다. 즉, 기판(100) 상에는 PMOS 트랜지스터가 형성될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 기판(100)은 NMOS 영역을 포함할 수 있다.
기판(100) 상에 더미 게이트 절연층(110a)이 형성될 수 있다 더미 게이트 절연층(110a)은 화학 기상 증착 방법(CVD: Chemical Vapor Deposition), 물리 기상 증착(PVD: Physical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 등의 방법을 이용하여 형성될 수 있다. 한편, 더미 게이트 절연층(110a)은 후속되는 공정에서 더미 게이트(도 2의 120)의 제거 시에 함께 제거될 수 있으므로, 더미 게이트층(120a)과 동일한 물질이거나, 동일한 식각비를 가지는 물질로 형성될 수 있다.
이어서, 더미 게이트 절연층(110a) 상에 더미 게이트층(120a)이 형성될 수 있다. 더미 게이트층(120a)는 poly-Si, poly-SiGe, 불순물이 도핑된 poly-Si, Ta, TaN, TaSiN, TiN, Mo, Ru, Ni, NiSi 같은 금속, 금속 실리사이드 등의 단일막 또는 이들을 조합한 적층막일 수 있으나, 이에 제한되지 않는다. 더미 게이트층(120a)은 화학 기상 증착 방법(CVD: Chemical Vapor Deposition), 물리 기상 증착(PVD: Physical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 등의 방법을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
더미 게이트층(120a) 상에 층간 산화층(130a)이 형성될 수 있다. 층간 산화층(130a)은 비금속 산화막일 수 있으며, 예를 들어 실리콘 산화막일 수 있다. 다만, 후속되는 공정에서, 층간 산화막(도 2의 130)은 더미 게이트(도 2의 120) 및 더미 게이트 마스크(도 2의 140) 보다 식각이 잘 일어나야한다. 따라서, 층간 산화층(130a)은 더미 게이트층(120a) 및 더미 게이트 마스크층(140a)보다 동일 에천트에 대하여 식각 선택비가 높은 물질로 형성될 수 있다.
층간 산화층(130a)은 화학 기상 증착 방법(CVD: Chemical Vapor Deposition), 물리 기상 증착(PVD: Physical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 방법을 통해 형성될 수 있으나, 이에 제한되는 것은 아니다.
층간 산화층(130a) 상에 더미 게이트 마스크층(140a)이 형성될 수 있다. 더미 게이트 마스크막(140a)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있지만, 이에 제한되는 것은 아니다. 더미 게이트층(120a) 및 층간 산화층(130a)이 게이트 마스크층(140a)에 의해 보호될 수 있다.
이어서, 도 2를 참조하면, 더미 게이트 절연층(110a), 더미 게이트층(120a), 층간 산화층(130a) 및 더미 게이트 마스크층(140a)을 패터닝하여, 더미 게이트 절연막(110), 더미 게이트(120), 층간 산화막(130) 및 더미 게이트 마스크(140)를 형성한다.
본 실시예에 있어서, 층간 산화막(130)이 더미 게이트(120)와 더미 게이트 마스크(140) 사이에 형성되므로, 결함의 발생을 방지하여 공정의 신뢰성을 향상시킬 수 있다. 구체적인 것은 후술한다.
이어서, 도 3을 참조하면, 더미 게이트(120)의 상부과 측부에 더미 게이트 산화막(121a)을 형성한다.
더미 게이트 산화막(121a)은 더미 게이트(120)의 상부의 일부 또는 전체에 형성될 수 있다. 또한, 더미 게이트 산화막(121a)은 더미 게이트(120)의 측부의 일부 또는 전체에 형성될 수 있다. 본 실시예에 있어서, 더미 게이트(120)의 상부의 일부와 측부의 전체가 더미 게이트 산화막(121a)으로 형성된 것으로 도시하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
더미 게이트 산화막(121a)은 산화 공정, 예를 들어 열산화 공정(Thermal Oxidation)을 통해 형성될 수 있다. 즉, 더미 게이트(120)의 상부 및 측부의 일영역은 열산화 공정을 통해 산화되어, 더미 게이트 산화막(121a)으로 변형될 수 있다. 구체적으로, 더미 게이트(120)가 폴리 실리콘(poly-Si)인 경우에는, 더미 게이트(120)의 상부 및 측부는 폴리 실리콘 산화막인 더미 게이트 산화막(121a)이 될 수 있다.
이어서, 도 4를 참조하면, 더미 게이트 산화막(121a)와 층간 산화막(130)의 측부 일부를 제거한다.
더미 게이트 산화막(121a)이 제거되어, 더미 게이트(120)의 적어도 일부가 노출될 수 있다. 도 4의 실시예에 따른 더미 게이트(120)는 상술한 도 2의 실시예에 따른 더미 게이트(120)과 비교하여, 부피 및 폭 등 전체적인 크기가 작아질 수 있다.
층간 산화막(130)은 측부의 일부가 제거되므로, 더미 게이트(120) 및 더미 게이트 마스크(140)의 내측에 위치할 수 있다. 즉, 층간 산화막(130)의 폭은 더미 게이트(120)의 폭 및/또는 더미 게이트 마스크(140)의 폭보다 작을 수 있다. 더미 게이트(120) 역시, 상부에 배치된 더미 게이트 마스크(140)의 내측에 위치할 수 있다. 즉, 더미 게이트(120)의 폭은 더미 게이트 마스크(140)의 폭보다 작을 수 있다.
즉, 더미 게이트(120), 층간 산화막(130) 및 더미 게이트 마스크(140)가 하나의 더미 구조체를 형성하는 경우, 상기 더미 구조체의 측면을 바라볼 때, 층간 산화막(130)이 배치된 위치에서 오목부가 관찰될 수 있다.
본 실시예에 있어서, 층간 산화막(130)의 일부와 더미 게이트 산화막(121a)이 제거되는 것으로 도시하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 따라서, 층간 산화막(130)의 일부 및 더미 게이트 산화막(121a)은 제거되지 않을 수 있다. 이 경우에도, 층간 산화막(130)과 더미 게이트 산화막(121a)는 더미 게이트(120)의 결절 결함 발생을 방지할 수 있다.
더미 게이트 산화막(121a)과 층간 산화막(130)의 일부는 식각 선택비를 이용한 습식 에칭을 이용하여 제거될 수 있다. 따라서, 더미 게이트 산화막(121a)과 층간 산화막(130)은 더미 게이트(120)과 더미 게이트 마스크(140) 보다 높은 식각 선택비를 가지는 물질로 형성될 수 있다. 상기 습식 에칭 시 사용되는 에천트는 상술한 식각 선택비를 만족하는 에천트라면 제한없이 적용될 수 있다. 또한, 더미 게이트 산화막(121a)와 층간 산화막(130)의 제거 정도는 습식 에칭의 시간 제어를 통하여 조절될 수 있다.
이어서, 도 5를 참조하면, 기판(100) 상에 게이트 스페이서막(150a)을 형성한다.
게이트 스페이서막(150a)은 기판(100)의 노출된 상면과 더미 게이트 절연막(110), 더미 게이트(120), 층간 산화막(130)의 측면과, 더미 게이트 마스크(140)의 측면 및 상면을 따라 컨포말하게 형성될 수 있다. 본 실시예에 있어서, 게이트 스페이서막(150a)의 측면이 평평한 것으로 도시되었지만, 이에 제한되는 것은 아니다. 따라서, 게이트 스페이서막(150a)의 측면은 더미 게이트(120)의 상단 및 층간 산화막(1300)과 대응하는 영역에 오목한 영역을 포함할 수 있다.
본 실시예에 있어서, 게이트 스페이서막(150a)은 하나의 층으로 도시되었지만, 이에 제한되는 것은 아니다. 따라서, 게이트 스페이서막(150a)은 복수 개의 층으로 형성될 수 있다. 이런 경우에 대해서는 다른 실시예를 통해 후술한다.
게이트 스페이서막(150a)은 산화물, 예컨대 실리콘 산화물 또는 질화물, 예컨대 실리콘 질화물을 포함할 수 도 있으나 이에 제한되는 것은 아니다. 게이트 스페이서막(150a)은 화학 기상 증착 방법(CVD: Chemical Vapor Deposition), 물리 기상 증착(PVD: Physical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 방법을 통해 형성될 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 6을 참조하면, 기판(100)의 상면과 게이트 마스크 패턴(140)의 상면의 게이트 스페이서막(150a)을 제거하여 게이트 스페이서(150)를 형성한다.
게이트 스페이서(150)를 형성하기 위하여, 예를 들어, 에치 백(etch back) 공정 등을 이용할 수 있으나, 이에 제한되는 것은 아니다. 본 실시예에 있어서, 게이트 마스크 패턴(140)의 상면에 배치된 게이트 스페이서막(150a)의 일부가 제거되어 게이트 스페이서(150)을 형성하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 게이트 마스크 패턴(140) 상면의 게이트 스페이서막(150a)은 완전히 제거되지 않고, 일부가 남아 있을 수 있으므로, 게이트 마스크 패턴(140)의 상면은 완전히 노출되지 않을 수 있다. 다만, 기판(100) 상면의 게이트 스페이서막(150a)은 제거되어, 기판(100) 상면이 노출될 수 있다.
본 실시예에 따르면, 측부 일부가 제거된 층간 산화막(130)이, 층간 산화막(130) 보다 큰 폭을 가지는 더미 게이트(120)와 더미 게이트 마스크(140) 사이에 배치된다. 따라서, 게이트 스페이서(150)의 폭은 측면에 배치되는 구성에 따라 다를 수 있다. 즉, 게이트 스페이서(150)의 측면에 층간 산화막(130)이 배치된 영역의 두께는 다른 영역의 두께보다 두꺼울 수 있다.
이어서, 도 7을 참조하면, 게이트 스페이서(150)의 일측의 기판에 에피택셜 막(160)을 형성한다.
에피택셜 막(160)은 해당 영역의 기판을 식각하여 리세스(recess)를 형성한 후, 상기 리세스 내에 에피 성장(epitaxial growth)을 수행하는 것을 통해 형성될 수 있다.
에피택셜 막(160)은 소오스/드레인 영역이 될 수 있다. 예를 들어, 도 7을 다시 참조하면, 중앙에 배치된 더미 게이트(120)의 우측에 형성된 에피택셜 막(160)은 소오스 영역, 좌측에 형성된 에피택셜 막(160)은 드레인 영역일 수 있으나 이에 제한되는 것은 아니다. 기판(100)이 PMOS 영역인 경우, 에피택셜 막(160)은 압축 스트레스 물질을 포함할 수 있다. 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 에피택셜 막(160) 사이의 기판(100), 즉 채널 영역에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
한편, 기판(100)이 NMOS 영역인 경우, 에피택셜 막(160)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판이 Si를 포함하면, 에피택셜 막(160)은 Si 또는 Si보다 격자 상수가 작은 물질(예를 들어, SiC)을 포함할 수 있다.
한편, 에피택셜 막(160)의 에피 성장 시에, 더미 게이트(120)의 측벽을 덮는 게이트 스페이서(150)가 충분히 두껍지 못한 경우에는, 더미 게이트(120)에서도 에피 성장이 일어날 수 있다. 구체적으로, 더미 게이트(120)가 폴리 실리콘인 경우에, 폴리 실리콘은 단결정 실리콘과 같이 결정면(crystal plane)을 포함하고 있기 때문이다. 이와 같이, 더미 게이트(120)에 기생하여 형성된 반도체 에피택셜막은 결절 결함(nodule defect) 등을 야기한다. 결절 결함에 의해, 반도체 소자의 동작 성능은 저하되고, 공정 수율 또한 낮아지게 된다. 따라서, 에피택셜 공정 중에 더미 게이트(120)가 노출되지 않도록, 충분한 두께로 덮어줄 필요가 있다.
본 실시예에 있어서, 더미 게이트(120)과 더미 게이트 마스크(140) 사이에 오목부를 형성하는 층간 산화막(130)이 형성된다. 또한, 게이트 스페이서(150)은 더미 게이트(120), 층간 산화막(130) 및 더미 게이트 마스크(140)의 측면의 형상을 따라 형성되므로, 도 7의 실시에서 상술한 바와 같이, 층간 산화막(130) 측면에 배치된 게이트 스페이서(150)의 일부분은 다른 부분 보다 상대적으로 두께가 두껍다. 또한, 더미 게이트 산화막(121a)의 제거를 통해, 더미 게이트(120) 상면 및 측면 상에 충분히 두꺼운 게이트 스페이서(150)를 형성할 수 있다. 이에 따라, 에피택셜 막(160)의 형성을 위한 에피 성장 중에, 더미 게이트(120)의 상면 또는 측면, 특히 상면 상에 형성될 수 있는 결절 결함(nodule defect)은 충분히 두꺼운 게이트 스페이서(150)을 통해 방지할 수 있다. 이 경우, 게이트 스페이서(150)가 더미 게이트 보호막의 역할을 수행할 수 있다. 이를 통해, 반도체 소자 제조 공정의 신뢰성을 향상 시킬 수 있다.
이어서, 도 8를 참조하면, 기판(100) 상에 층간 절연층(170a)을 형성한다.
층간 절연층(170a)은 기판(100) 상에 배치되어, 게이트 스페이서(150)을 둘러쌀 수 있다. 본 실시예에 있어서, 층간 절연층(170a)이 더미 게이트 마스크(140) 상부에는 형성되지 않는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 따라서, 층간 절연층(170a)은 게이트 스페이서(150)와 더미 게이트 마스크(140) 상부를 동시에 덮도록 형성될 수 있다.
층간 절연층(170a)은 실리콘 질화막 또는 실리콘 산화막일 수 있다. 층간 절연층(170a)은 저유전율 물질을 포함할 수 있고, 예를 들어 FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PRTEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합으로 이뤄질 수 있으나, 이에 제한되는 것은 아니다.
이어서 도 9를 참조하면, 더미 게이트(120)의 상면을 노출시키는 평탄화 공정을 수행한다.
더미 게이트(120)의 상부에 배치된, 층간 절연층(170a)의 일부를 제거하여 층간 절연막(170)을 형성하고, 게이트 스페이서(150)의 일부, 더미 게이트 마스크(140) 및 층간 산화막(130)이 제거될 수 있다. 더미 게이트(120)의 상면은 CMP(chemical mechanical polishing) 공정을 통해 노출될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
본 실시예에 있어서, 층간 산화막(130)은 더미 게이트 마스크(140)가 제거되는 공정을 통해 함께 제거될 수 있다. 따라서, 본 실시예에 따른 반도체 소자 제조 방법은 층간 산화막(130)의 제거에 별도의 공정을 않으므로 효율적이다.
이어서, 도 10을 참조하면, 더미 게이트(120) 및 더미 게이트 절연막(110)을 제거하고, 게이트 산화막(111)을 형성한다.
우선, 더미 게이트(120)와 더미 게이트 절연막(110)을 제거하여 트렌치(T)를 형성한다. 트렌치(T) 내에서 기판(100)의 상면을 노출시킨 후, 게이트 산화막(111)을 형성한다.
게이트 산화막(111)은 기판(100)과 게이트 절연막(124) 사이의 불량 계면을 방지하는 역할을 할 수 있다. 게이트 산화막(111)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면, 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막(산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또한, 게이트 산화막(111)은 실리케이트로 이루어질 수도 있으며, 앞에서 예시한 막들의 조합으로 이루어질 수도 있다.
더미 게이트(120)가 실리콘인 경우, 더미 게이트(120)을 제거하는 식각 공정은 예를 들어, 암모니아, TMAH(tetramethyl ammonium hydroxide) 및/또는 TEAH(tetraethylammonium hydroxide) 등을 이용한 습식 식각 공정이 이용될 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 11을 참조하면, 게이트 산화막(111) 상에 게이트 절연층(124a)과 게이트 전극층(129a)을 순차적으로 형성한다.
게이트 절연층(124a)은 게이트 산화막(111) 보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연층(124a)은, HfSiON, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 (Ba, Sr)TiO3 등을 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 이러한 게이트 절연층(124a)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다. 게이트 절연층(124a)는 게이트 스페이서(150)의 측벽을 따라 상부로 연장될 수 있다.
게이트 전극층(129a)은 제1 도전형의 일함수 조절막(125a), 제2 도전형의 일함수 조절막(126a), 게이트 메탈 구조체(127a)을 포함할 수 있다. 제1 도전형의 일함수 조절막(125a)은 컨포말하게 형성될 수 있다. 기판(100)이 PMOS 영역인 경우, 제1 도전형의 일함수 조절막(125a)은 트랜지스터의 일함수를 조절함으로써, P형 트랜지스터의 동작 특성을 조절하는 역할을 한다. 이러한 제1 도전형의 일함수 조절막(125a)은 예를 들어, Mo, Pd, Ru, Pt, TiN, WN, TaN, Ir, TaC, RuN 및 MoN 등 중 적어도 하나를 포함할 수 있다.
제2 도전형의 일함수 조절막(126a)은 제1 도전형의 일함수 조절막(125a) 상에 형성될 수 있다. 제2 도전형은 제1 도전형과 다르며, 제2 도전형은 N형을 포함할 수 있다. 제2 도전형의 일함수 조절막(126a)은 트랜지스터의 일함수를 조절함으로써, N형 트랜지스터의 동작 특성을 조절하는 역할을 한다. 이러한 제2 도전형의 일함수 조절막(126a)은 예를 들어, TiAl, TiAlN 등을 포함할 수 있다. 제2 도전형의 일함수 조절막(126a)이 제1 도전형의 일함수 조절막(125a) 상에 형성되어 있어도 제1 도전형의 일함수 조절막(125a)이 제2 도전형의 일함수 조절막(126a)의 하부에 존재하면, 트랜지스터의 동작 특성에 영향을 미치는 것은 제1 도전형의 일함수 조절막(125a)이며, 제2 도전형의 일함수 조절막(126a)은 트랜지스터의 동작 특성에 영향을 미치지 못한다. 결국, 제1 도전형의 일함수 조절막(125a)만이 트랜지스터의 동작 특성을 조절할 수 있다.
한편, 도 11에서는 게이트 전극층(129a)이 제1 및 제2 도전형의 일함수 조절막(125a, 126a)을 모두 포함하는 것으로 도시되어 있으나, 제1 도전형의 일함수 조절막(125a)만을 포함할 수도 있다.
게이트 메탈 구조체(127a)는 제2 도전형의 일함수 조절막(126a) 상에 형성될 수 있다. 게이트 메탈 구조체(127a)는 예를 들어, Al, W 등을 포함할 수 있으나 이에 제한되는 것은 아니다.
한편, 기판(100)이 NMOS 영역을 포함하는 경우, 게이트 전극층(129a)은 제1 도전형의 일함수 조절막(125a)을 포함하지 않는다. 따라서, 제2 도전형의 일함수 조절막(126a)에 의해 게이트 전극(도 12의 129)은 N형 트랜지스터의 특성을 가지며 동작할 수 있다.
이어서, 도 12를 참조하면, 층간 절연막(170)의 상면이 노출될 때까지 식각하여 게이트 전극(129) 및 게이트 절연막(124)을 형성한다.
도 13은 본 발명의 제2 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도이다. 본 실시예에 따른 반도체 소자 제조 방법은, 다중층의 게이트 스페이서를 형성하는 것을 제외하고 전술한 제1 실시예와 실질적으로 동일하므로, 전술한 제1 실시예와 중복되는 부분에 대해서는 동일한 도면 부호를 기재하고, 그에 대한 설명은 간략히 하거나, 생략하기로 한다.
도 13은 본 발명의 제2 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면이다. 본 실시예의 도 13의 중간 단계는 전술한 제1 실시예의 도 6의 중간 단계와 대응될 수 있다.
도 13을 참조하면, 기판(100)의 상면과 게이트 마스크 패턴(140)의 상면의 게이트 스페이서막를 제거하여 게이트 스페이서(150)을 형성한다.
본 실시예에 따른 게이트 스페이서(150)은 내부 게이트 스페이서(152)와 외부 게이트 스페이서(151)를 포함한다. 내부 게이트 스페이서(152)는 게이트 스페이서(150)의 내측, 즉 더미 게이트(120), 층간 산화막(130) 및 더미 게이트 마스크(140)의 측벽을 덮도록 형성될 수 있다. 외부 게이트 스페이서(151)는 게이트 스페이서(150)의 외측, 즉 내부 게이트 스페이서(152)를 덮도록 형성될 수 있다.
내부 게이트 스페이서(152)와 외부 게이트 스페이서(151)는 서로 다른 물질로 형성될 수 있다. 또한, 내부 게이트 스페이서(152)는 원자층 증착(ALD: Atomic Layer Deposition) 방법을 통해 형성될 수 있다.
본 실시예에 있어서, 더미 게이트(120), 층간 산화막(130) 및 더미 게이트 마스크(140)의 측벽을 ALD 공정으로 형성된 내부 게이트 스페이서(152)로 덮을 수 있다. ALD 공정으로 형성된 내부 게이트 스페이서(152)를 통해, 층간 산화막(130)의 측벽을 효과적으로 덮을 수 있다. 즉, 본 실시예에 있어서, 내부 게이트 스페이서(152)와 외부 게이트 스페이서(151)를 포함하는 게이트 스페이서(150)가 더미 게이트(120)의 결절 결함 형성 방지를 위한 더미 게이트 보호막의 역할을 수행할 수 있다.
도 14는 본 발명의 제3 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도이다. 본 실시예에 따른 반도체 소자 제조 방법은, 더미 게이트 산화막을 형성하는 단계를 포함하지 않는 것을 제외하고, 전술한 제1 실시예와 실질적으로 동일하므로, 전술한 제1 실시예와 중복되는 부분에 대해서는 동일한 도면 부호를 기재하고, 그에 대한 설명은 간략히 하거나, 생략하기로 한다.
도 14은 본 발명의 제3 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면이다. 전술한 제1 실시예와 비교하면, 더미 게이트 산화막(도 3의 121a)을 형성하는 중간 단계가 제외되었고, 본 실시예의 도 14의 중간 단계는 전술한 제1 실시예의 도 4의 중간 단계와 대응될 수 있다.
도 14를 참조하면, 열산화를 통해 산화된 더미 게이트 산화막(도 3의 121a)을 형성한 후, 더미 게이트 산화막을 제거하는 단계를 포함하지 않는다. 따라서, 본 실시예의 도 14의 중간 단계에 있어서, 층간 산화막(130)의 일부만 제거되었다.
본 실시예에 있어서, 층간 산화막(130)의 일부를 제거하고, 이와 대응되는 영역에 형성되는 게이트 스페이서의 일영역의 두께를 충분히 확보하여 반도체 제조 공정의 신뢰성을 향상시킬 수 있다. 이와 함께, 본 실시예에 있어서, 열산화 공정 및 더미 게이트 산화막 제거 단계를 포함하지 않으므로, 보다 경제적이고 신속하게 반도체 제조 공정을 수행할 수 있다.
도 15 및 도 16은 본 발명의 제4 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도이다. 본 실시예에 따른 반도체 소자 제조 방법은, 층간 산화막을 형성하는 단계를 포함하지 않는 것을 제외하고 전술한 제1 실시예와 실질적으로 동일하므로, 전술한 제1 실시예와 중복되는 부분에 대해서는 동일한 도면 부호를 기재하고, 그에 대한 설명은 간략히 하거나, 생략하기로 한다.
도 15 및 도 16은 본 발명의 제4 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면이다. 전술한 제1 실시예와 비교하면, 도 3 및 도 4의 중간 단계와 대응될 수 있다.
도 15 및 도 16을 참조하면, 층간 산화막(도 3의 130)을 형성하지 않고, 더미 게이트(120) 상에 더미 게이트 마스크(140)를 바로 형성한다.
이어서, 열산화를 통해 더미 게이트(120)의 상부와 측부에 더미 게이트 산화막(121a)를 형성한다. 이어서, 습식 에칭 등을 포함하는 제거 공정을 통하여, 더미 게이트 산화막(121a)를 제거하고, 더미 게이트 (120)을 노출 시킨다. 이후 공정에서는, 전술한 제1 실시예와 동일하게, 더미 게이트(120) 및 더미 게이트 마스크(140)의 측벽을 덮는 게이트 스페이서를 형성할 수 있다.
본 실시예에 있어서, 더미 게이트 산화막(121a)을 제거하는 것으로 설명하였지만, 더미 게이트 산화막(121a)은 제거되지 않을 수 있다. 이 경우, 게이트 스페이서는 더미 게이트 산화막(121a) 및 더미 게이트 마스크(140)의 측벽을 덮을 수 있다. 더미 게이트 산화막(121a)가 유지되는 경우에도, 더미 게이트 산화막(121a)과 더미 게이트 산화막(121a) 측벽을 덮는 게이트 스페이서를 통해, 더미 게이트(120)의 결함(nodule defect)이 발생하는 것을 방지할 수 있다. 즉, 이 경우에, 게이트 스페이서와 더미 게이트 산화막(121a)이 함께, 더미 게이트(120)의 결절 결함 형성 방지를 위한 더미 게이트 보호막의 역할을 수행할 수 있다.
도 17은 본 발명의 제5 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도이다.
도 17을 참조하면, 기판(100)은 제1 영역(A1)과 제2 영역(A2)을 포함한다. 제1 영역(A1)의 기판(100) 상에, 더미 게이트 절연막(110), 제1 더미 게이트(121), 층간 산화막(130) 및 제1 더미 게이트 마스크가 순차적으로 적층된다. 제2 영역(A2)의 기판(100) 상에, 더미 게이트 절연막(110), 제2 더미 게이트(122) 및 제2 더미 게이트 마스크(142)가 순차적으로 적층된다.
제1 영역(A1)에는 전술한 제1 내지 제3 실시예에 따른 반도체 소자 제조 방법 중 하나가 적용될 수 있고, 제2 영역(A2)에는 전술한 제4 실시예에 따른 반도체 소자 제조 방법 중 하나가 적용될 수 있다. 즉, 본 실시예에 있어서, 기판(100)의 서로 다른 영역에, 서로 다른 제조 방법을 사용하여, 반도체 소자를 제조할 수 있다. 이에 따라, 발명의 목적 및 필요에 따라 다양한 구조를 가지는 여러 종류의 반도체 소자를 기판(100) 상에 형성할 수 있다. 본 실시예의 반도체 소자 제조 방법에 따라 형성되는 다양한 종류의 반도체 소자는 반도체 소자 각각의 높이, 폭 및/또는 부피가 서로 다를 수 있으나, 이에 제한되는 것은 아니다.
상기 제1 내지 제 4 실시예에 따른 반도체 소자 제조 방법은 전술하였는바, 그에 대한 설명은 생략하기로 한다.
도 18 내지 도 20은 본 발명의 제6 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 사시도 및 단면도이다. 도 18은 본 실시예에 따라 제조된 반도체 소자의 사시도이고, 도19는 도 18의 A-A'선에 따라 바라본 단면도이고, 도 20은 도 18의 C-C'선에 따라 바라본 단면도이다.
본 실시예에 따른 반도체 소자 제조 방법은, 기판(100) 상에 핀(fin)(210) 및 소자 분리막(200)이 형성되는 것을 제외하고는 전술한 제1 실시예와 실질적으로 동일하므로, 전술한 제1 실시예와 중복되는 부분에 대해서는 동일한 도면 부호를 기재하고, 그에 대한 설명은 간략히 하거나, 생략하기로 한다.
도 18 내지 도 20을 참조하면, 기판(100) 상에 핀(210) 및 소자 분리막(200)이 형성된다.
소자 분리막(200)은 기판(100) 상에 형성되어, 소자 분리를 위해 이용된다. 소자 분리막(200)은 절연막으로서, HDP 산화막, SOG 산화막, CVD 산화막 등일 수 있으나, 이에 한정되는 것은 아니다.
핀(210)은 기판(100) 상에 돌출되도록 형성된다. 핀(210)은 Y1 방향을 따라서 길게 연장될 수 있다. 핀(210)은 기판(100)의 일부일 수 있다. 소자 분리막(200)은 기판(100)의 상면과 핀(210)의 측면의 일부를 덮을 수 있다.
핀(210) 및 소자 분리막(200)이 형성된 기판(100) 상에 상술한 실시예들에 따른 제조 방법을 이용하여 반도체 소자를 제조할 수 있다.
본 발명에 있어서, 제1 내지 제6 실시예를 통하여 반도체 소자 제조 방법을 설명하였다. 실시예들 각각은 그 자체로 독립적인 발명이 될 수 있음은 물론이며, 상기 실시예들 각각에 나타난 기술적 특징들은, 가능한 범위에서 다른 실시예에 적용될 수 있다.
도 21은 본 발명의 몇몇 실시예들에 따른 반도체 소자 제조 방법을 이용하여 제조된, 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 21을 참조하면, 전자 시스템(1100)은 컨트롤러(1290), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1290), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1290)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1290)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 몇몇 실시예들에 따른 반도체 소자 제조 방법을 이용하여 형성된 반도체 소자가 채용될 수 있다. 또한, 상기 반도체 소자는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1290), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 22내지 도 23은 본 발명의 몇몇 실시예에 따른 반도체 제조 방법을 이용하여 제조된, 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템이다.
도 22는 태블릿 PC(1200)을 도시한 도면이고, 도 23은 노트북(1300)을 도시한 도면이며, 도 24는 스마트폰(1400)을 도시한 것이다. 본 발명의 몇몇 실시예에 따른 반도체 소자의 패턴 형성 방법을 이용하여 제조된 반도체 소자는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예에 따른 반도체 소자 제조 방법을 이용하여 제조된 반도체 소자는, 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 실험예 및 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110a: 게이트 산화층
110: 게이트 산화막 120a: 더미 게이트층
120: 더미 게이트 121a: 더미 게이트 산화막
124a: 게이트 절연층 124: 게이트 절연막
125a: 제1 도전형의 일함수 조절막 126a: 제2 도전형의 일함수 조절막
127a: 게이트 메탈 구조체 129a: 게이트 전극층
129: 게이트 전극 130a: 층간 산화층
130: 층간 산화막 140a: 더미 게이트 마스크층
140: 더미 게이트 마스크 150a: 게이트 스페이서막
150: 게이트 스페이서 151: 외부 게이트 스페이서
152: 내부 게이트 스페이서 160: 에피택셜 막
170a: 층간 절연층 170: 층간 절연막
129: 게이트 전극 200: 소자 분리막
210: 핀(fin) T: 트렌치

Claims (10)

  1. 기판 상에 더미 게이트를 형성하고,
    상기 더미 게이트 상에 더미 게이트 마스크를 형성하고,
    상기 기판 상에, 상기 더미 게이트 및 상기 더미 게이트 마스크의 적어도 일측면을 덮는 게이트 스페이서를 형성하고,
    상기 더미 게이트의 적어도 일측에 상기 기판을 식각하여 리세스를 형성하고,
    상기 리세스 내에 에피 성장을 통해 에피택셜 막을 형성하는 것을 포함하되,
    상기 더미 게이트 마스크를 형성하는 것은, 상기 더미 게이트 마스크 하부와 상기 더미 게이트 상에 산화막을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  2. 제 1항에 있어서,
    상기 산화막을 형성하는 것은,
    상기 더미 게이트 마스크가 형성되기 전에, 상기 더미 게이트 상에 층간 산화막을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  3. 제 2항에 있어서,
    상기 산화막을 형성하는 것은,
    상기 게이트 스페이서를 형성하기 전에, 상기 더미 게이트의 상부 일부와 측부의 적어도 일부에 더미 게이트 산화막을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  4. 제 3항에 있어서,
    상기 층간 산화막의 일부와 상기 더미 게이트 산화막을 제거하는 것을 더 포함하는 반도체 소자 제조 방법.
  5. 제 4항에 있어서,
    상기 게이트 스페이서를 형성하는 것은,
    내측에 배치되는 내부 게이트 스페이서와 상기 내부 게이트 스페이서를 덮는 외부 게이트 스페이서를 형성하는 것을 포함하되, 상기 내부 게이트 스페이서와 상기 외부 게이트 스페이서는 서로 다른 물질로 형성되는 반도체 소자 제조 방법.
  6. 제 5항에 있어서,
    상기 내부 게이트 스페이서를 형성하는 것은,
    ALD 공정을 통해 상기 내부 게이트 스페이서를 형성하는 것을 포함하는 반도체 소자 제조 방법.
  7. 제1 및 제2 영역을 포함하는 기판을 준비하고,
    상기 제1 영역 상에 제1 더미 게이트, 층간 산화막, 제1 더미 게이트 마스크를 순차적으로 적층하고,
    상기 제2 영역 상에 제2 더미 게이트, 제2 더미 게이트 마스크를 순차적으로 적층하고,
    상기 제1 더미 게이트 및 상기 제2 더미 게이트 중 적어도 하나 상에 더미 게이트 산화막을 형성하고,
    상기 제1 영역 상의 상기 제1 더미 게이트, 상기 층간 산화막 및 상기 제1 더미 게이트 마스크의 적어도 일측면을 덮는 제1 게이트 스페이서를 형성하고,
    상기 제2 영역 상의 상기 제2 더미 게이트 및 상기 제2 더미 게이트 마스크의 적어도 일측면을 덮는 제2 게이트 스페이서를 형성하고,
    상기 제1 더미 게이트 및 상기 제2 더미 게이트 중 적어도 하나의 일측에 상기 기판을 식각하여 리세스를 형성하고,
    상기 리세스 내에 에피 성장을 통해 에피택셜 막을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  8. 제 7항에 있어서,
    상기 더미 게이트 산화막을 형성하는 것은,
    상기 제1 더미 게이트 및 상기 제2 더미 게이트 중 적어도 하나의 상단 영역의 일부와 측단 영역의 적어도 일부의 열산화를 통해 상기 더미 게이트 산화막을 형성하는 반도체 소자 제조 방법.
  9. 기판 상에 더미 게이트를 형성하고,
    상기 더미 게이트 상에 층간 산화막을 형성하고,
    상기 층간 산화막 상에 더미 게이트 마스크를 형성하고,
    상기 기판을 덮는 게이트 스페이서막를 형성하고,
    상기 기판 상의 상기 게이트 스페이서막의 일부를 제거하여, 상기 더미 게이트, 상기 층간 산화막 및 상기 더미 게이트 마스크 측벽 상에 게이트 스페이서를 형성하고,
    상기 더미 게이트의 적어도 일측의 상기 기판을 식각하여 리세스를 형성하고,
    상기 리세스 내에 에피 성장을 통해 에피택셜 막을 형성하고,
    상기 에피택셜 막 및 상기 게이트 스페이서를 덮는 층간 절연막을 형성하고,
    상기 더미 게이트가 노출되도록 평탄화 공정을 수행하고,
    상기 더미 게이트를 제거한 후, 상기 더미 게이트가 제거된 영역에 상기 게이트 스페이서의 측벽을 따라 상부로 연장되는 게이트 절연막과, 상기 게이트 절연막 상에 게이트 전극을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  10. 제 9항에 있어서,
    상기 더미 게이트 산화막을 형성하는 것은,
    상기 게이트 스페이서막을 형성하기 전에, 상기 더미 게이트와 상단 영역의 일부와 측단 영역의 적어도 일부에 열산화를 통해 더미 게이트 산화막을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
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