KR20090123692A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 게이트 형성을 위한 폴리실리콘층 형성시 폴리실리콘층 표면을 산화시켜 자연 산화막보다 두꺼운 산화막을 형성함으로써 어닐 공정시 폴리실리콘층에 핀 홀이 발생하는 현상을 방지하여 소자 신뢰성 및 수율을 향상시킬 수 있는 기술을 개시한다. 이를 위해, 본 발명은 반도체 기판 상부에 폴리실리콘층을 형성하고, 불순물을 주입하는 단계와, 폴리실리콘층 상부에 산화막을 형성하는 단계와, 폴리실리콘층에 대한 어닐 공정을 수행하는 단계와, 산화막을 제거하고, 폴리실리콘층 상부에 전극층 및 하드마스크층을 형성하는 단계 및 게이트 마스크를 이용한 사진 식각공정으로 하드마스크층, 전극층 및 폴리실리콘층을 식각하여 게이트를 형성하는 단계를 포함한다.
핀 홀, 어닐 공정
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 게이트 형성을 위한 폴리실리콘층 형성시 폴리실리콘층 상부에 자연 산화막보다 두꺼운 산화막을 형성하고, 어닐 공정을 진행함으로써 폴리실리콘층에 핀 홀이 발생하는 현상을 방지하여 소자 신뢰성 및 수율을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 기술이다.
반도체 소자의 게이트를 형성하는 물질로는 흔히 폴리실리콘이 사용된다. 이는 폴리실리콘이 고융점, 박막 형성 및 라인 패턴 형성의 용이함 및 평탄한 표면 형성 등 게이트 물질로서 요구되는 물성을 만족시키고 있기 때문이다.
종래에는 공정의 단순화 차원에서 NMOS 및 PMOS 트랜지스터 모두 N형으로 도핑된 폴리실리콘으로 게이트를 형성하였으며, 그로 인해 PMOS 트랜지스터의 경우 매몰채널(buried channel)이 형성되게 된다.
그러나, 디램(DRAM)의 디자인 룰(design rule)이 점점 작아지고 고전력 및 고속동작이 요구되면서 매몰채널을 갖는 PMOS의 경우 한계에 도달하게 되었다. 이를 해소하기 위하여 최근에는 NMOS 영역에는 N형으로 도핑된 폴리실리콘을, PMOS 영역에는 P형으로 도핑된 폴리실리콘을 사용하는 듀얼 게이트(dual gate) 공정이 널리 사용되고 있다.
도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 제조방법의 문제점을 설명하기 위한 사진이다.
도 1a 및 도 1b를 참조하면, 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하고, 반도체 기판 상부에 게이트 산화막을 형성한다. 그 다음, 게이트 산화막 상부에 게이트 전극 형성을 위한 폴리실리콘층을 형성한다.
그 다음, 폴리실리콘층에 불순물을 주입한다. 여기서, NMOS 영역의 폴리실리콘층에는 인(P)을 주입하고, PMOS 영역의 폴리실리콘층에는 보론(B)을 주입한다.
그 다음, 반도체 기판에 대한 어닐(anneal) 공정을 진행하여 주입된 불순물을 활성화시킨다. 이때, 주입된 불순물이 안정적으로 확산되도록 하기 위해 1000℃ 이상의 고온에서 어닐 공정을 진행하게 되면 폴리실리콘층에 핀 홀(Pin hole:A)이 발생할 수 있다. 이러한 핀 홀(A)은 후속 게이트 마스크를 이용한 식각시 게이트 산화막 및 반도체 기판에 어택(attack)(B)을 가하는 문제점이 있다
도 2는 핀 홀의 발생 원리를 설명하기 위해 도시한 도면이다.
도 2를 참조하면, 폴리실리콘층(10)을 형성된 상태에서 기판이 대기중에 노출되면 폴리실리콘층(10) 표면에는 자연 산화막(SiO2)(12)이 형성된다. 여기서, 자연 산화막(12)은 5~10Å의 두께로 형성된다.
그 다음, 기판 결과물에 대한 어닐 공정을 진행하면, 자연 산화막(12)이 아 래의 <화학식 1>과 같이 분해(Decomposition) 된다.
<화학식 1>
2SiO2 → 2SiO + O2
이때, 생성된 SiO는 폴리실리콘층(10)에 흡수(Absorption)되고, 산소(O2)는 폴리실리콘층(10)을 산화시킨다. 이러한 과정이 연속적으로 일어나면서 폴리실리콘층(10)에 핀 홀(14)이 발생된다.
상술한 바와 같이, 종래기술에 따른 반도체 소자의 제조방법은 게이트 형성 공정시 불순물을 확산시키기 위해 폴리실리콘층에 고온의 어닐 공정을 진행하는 경우 폴리실리콘층 표면에 형성되는 자연 산화막이 분해되면서 폴리실리콘층을 파고들어 핀 홀을 유발하게 된다.
이러한 핀 홀은 게이트 마스크를 이용한 사진 식각 공정시 전사되어 게이트 산화막 및 반도체 기판에 어택(attack)을 가할 수 있다. 따라서, 소자의 신뢰성 및 수율을 저하시키는 문제점이 있다.
본 발명은 게이트 형성을 위한 폴리실리콘층 형성시 폴리실리콘층 상부에 자연 산화막보다 두꺼운 산화막을 형성하고, 어닐 공정을 진행함으로써 폴리실리콘층에 핀 홀이 발생하는 현상을 방지하여 소자 신뢰성 및 수율을 향상시킬 수 있는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상부에 폴리실리콘층을 형성하고, 불순물을 주입하는 단계; 상기 폴리실리콘층 상부에 산화막을 형성하는 단계; 상기 폴리실리콘층에 대한 어닐 공정을 수행하는 단계; 상기 산화막을 제거하고, 상기 폴리실리콘층 상부에 전극층 및 하드마스크층을 형성하는 단계; 및 게이트 마스크를 이용한 사진 식각공정으로 상기 하드마스크층, 상기 전극층 및 상기 폴리실리콘층을 식각하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 산화막은 30~40Å의 두께로 형성하는 것과, 상기 산화막은 플라즈마 산화법을 이용하여 형성하는 것과, 상기 산화막은 감광막 스트립 공정을 이용하여 형성하는 것을 특징으로 한다.
본 발명은 게이트 형성을 위한 폴리실리콘층 형성시 폴리실리콘층 상부에 자연 산화막보다 두꺼운 산화막을 형성하고, 어닐 공정을 진행함으로써 폴리실리콘층 에 핀 홀이 발생하는 현상을 방지하여 소자 신뢰성 및 수율을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3a 내지 도 3b는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 3a를 참조하면, 반도체 기판(100)에 활성영역(102)을 정의하는 소자분리막(104)을 형성한다.
그 다음, 소자분리막(104)이 형성된 반도체 기판(100) 상부에 게이트 절연막(106)을 형성한다. 여기서, 게이트 절연막(106)은 산화막으로 형성하는 것이 바람직하다.
그 다음, 게이트 절연막(106) 상부에 폴리실리콘층(108)을 형성한다. 여기서, 폴리실리콘층(108)은 500~1000Å의 두께로 형성하는 것이 바람직하다.
그 다음, 폴리실리콘층(108)에 불순물을 주입한다. 여기서, NMOS 영역의 폴리실리콘층(108)에는 인(P)을 주입하고, PMOS 영역의 폴리실리콘층(108)에는 보 론(B)을 주입한다.
그 다음, 폴리실리콘층(108) 상부에 산화막(110)을 형성한다. 여기서, 산화막(110)은 SiO2막을 30~40Å의 두께로 형성하는 것이 바람직하다. 그리고, 산화막(110)은 플라즈마 산화법을 이용하여 형성하는 것이 바람직하다.
또한, 산화막(110)은 폴리실리콘층(108)에 대한 불순물 주입 공정시 NMOS 영역 또는 PMOS 영역만을 노출시키기 위해 감광막 패턴을 형성하는 경우 감광막 패턴을 제거(strip)하면서 발생되는 산화막을 이용하여 형성할 수도 있다. 이때, 감광막 패턴을 제거한 후 남은 잔유물을 없애기 위한 세정 공정시 형성된 산화막은 제거되지 않고, 잔유물만 제거될 수 있는 방법, 예컨대 수산화암모늄과 과산화수소의 혼합 수용액인 SC-1 용액 또는 솔벤트(solvent)를 이용하는 것이 바람직하다.
그 다음, 주입된 불순물을 활성화시키기 위해 1000℃ 이상의 고온에서 반도체 기판(100)에 대한 어닐(anneal) 공정을 진행한다. 이때, 산화막(110)이 충분히 두껍게 형성되어 있기 때문에, 폴리실리콘층(108)에 핀 홀이 발생되는 것을 억제할 수 있다. 그 다음, 산화막(110)을 제거한다.
도 3b를 참조하면, 폴리실리콘층(108) 상부에 게이트 전극층(112) 및 하드마스크층(114)을 형성하고, 게이트 마스크를 이용한 사진 식각공정으로 하드마스크층(114), 게이트 전극층(112) 및 폴리실리콘층(108)을 식각하여 게이트(116)를 형성한다.
도 4는 본 발명에 따른 반도체 소자의 제조방법의 효과를 설명하기 위한 사 진이다.
도 4를 참조하면, 본 발명은 폴리실리콘층(108) 상부에 산화막(110)을 자연 산화막의 두께보다 두껍게 형성함으로써 어닐 공정시 산화막(110)이 SiO와 O2로 분해(Decomposition) 되어도 생성된 O2가 폴리실리콘층(108)과 접촉하지 못하게 된다.
즉, 산화막(110) 표면에서부터 이러한 분해 반응이 시작되므로 생성된 O2가 폴리실리콘층(108)을 바로 산화시키는 것이 아니라, 다시 산화막(110)과 반응하게 된다. 따라서, 폴리실리콘층(108)이 산화되는 현상을 방지하여 핀 홀의 생성을 억제할 수 있다.
도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 제조방법의 문제점을 설명하기 위한 사진.
도 2는 핀 홀의 발생 원리를 설명하기 위해 도시한 도면.
도 3a 내지 도 3b는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 4는 본 발명에 따른 반도체 소자의 제조방법의 효과를 설명하기 위한 사진.
Claims (4)
- 반도체 기판 상부에 폴리실리콘층을 형성하고, 불순물을 주입하는 단계;상기 폴리실리콘층 상부에 산화막을 형성하는 단계;상기 폴리실리콘층에 대한 어닐 공정을 수행하는 단계;상기 산화막을 제거하고, 상기 폴리실리콘층 상부에 전극층 및 하드마스크층을 형성하는 단계; 및게이트 마스크를 이용한 사진 식각공정으로 상기 하드마스크층, 상기 전극층 및 상기 폴리실리콘층을 식각하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 산화막은 30~40Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 산화막은 플라즈마 산화법을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 산화막은 감광막 스트립 공정을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Cited By (1)
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- 2008-05-28 KR KR1020080049889A patent/KR20090123692A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US9653572B2 (en) | 2015-01-30 | 2017-05-16 | Samsung Electronics Co., Ltd. | Method for fabricating semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |