KR100950577B1 - 반도체 소자의 듀얼 폴리실리콘 게이트 형성 방법 - Google Patents

반도체 소자의 듀얼 폴리실리콘 게이트 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 듀얼 폴리실리콘 게이트 형성 방법에 관한 것으로, 본 발명은 반도체 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 게이트 전극용 폴리실리콘막을 형성하는 단계; 마스크 및 식각 공정으로 상기 게이트 전극용 폴리실리콘막을 패터닝하되, 상대적으로 낮은 제1 압력 또는 상대적으로 높은 제1 바이어스 파워가 인가된 상태에서 물리적 식각하는 단계; 및 상기 제1 압력보다 큰 제2 압력 또는 상기 제1 바이어스 파워보다 작은 제2 바이어스 파워가 인가된 상태에서 상기 게이트 전극용 폴리실리콘막을 과도 식각하면서 상기 게이트 산화막 상에 플라즈마 산화처리에 의한 산화막을 형성하는 단계를 포함하며, 전술한 본 발명은 듀얼 폴리실리콘 게이트 형성을 위한 식각시 폴리실리콘 게이트 패턴이 수직 프로파일을 갖도록 식각하여 NMOS 영역과 PMOS 영역의 게이트 패턴간 프로파일 차이를 방지하고, 아울러 게이트 산화막의 손실을 방지하여 소자의 특성을 개선할 수 있다.
듀얼 폴리실리콘 게이트, NMOS 영역, PMOS 영역, 플라즈마 산화처리

Description

반도체 소자의 듀얼 폴리실리콘 게이트 형성 방법{METHOD FOR FORMING DUAL POLYSILICON GATE IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 듀얼 폴리실리콘 게이트(Dual Polysilicon Gate) 형성 방법에 관한 것이다.
최근 반도체 소자의 고집적화에 따라 소자의 크기가 작아지면서, P-MOS(Metal Oxide Silicon) 트랜지스터와 N-MOS 트랜지스터가 함께 형성된 구조를 갖는 반도체 장치에 있어서 각 채널형마다 게이트 전극용 폴리실리콘에 채널형과 동일한 형의 불순물을 도핑(doping)시킨 듀얼 폴리실리콘 게이트를 많이 사용하고 있다. 이러한 듀얼 폴리실리콘 게이트를 이용하면 소자의 숏 채널 효과(short channel effect) 감소 및 소자의 동작 속도 증가 등의 이점을 얻을 수 있다.
듀얼 폴리실리콘 게이트 형성 방법을 간략히 설명하면 다음과 같다.
우선, 소자 분리막이 형성된 반도체 기판상에 게이트 산화막을 성장시킨 후, 게이트 산화막 상에 게이트 전극용 폴리실리콘막을 형성한다.
이어서, NMOS 영역의 폴리실리콘막에 N형 불순물을 선택적으로 이온 주입하고 PMOS 영역의 폴리실리콘막에 P형 불순물을 선택적으로 이온주입한다. 여기서, N형 불순물이 도핑된 NMOS 영역의 폴리실리콘막을 이하, N 도프드(doped) 폴리실리콘막이라 하고, P형 불순물이 도핑된 PMOS 영역의 폴리실리콘막을 이하, P 도프드 폴리실리콘막이라 한다.
이어서, 열처리 공정(annealing)을 실시하여 폴리실리콘막 내의 불순물을 활성화시킨 후 마스크 및 식각 공정을 통하여 게이트를 패터닝하면, NMOS 영역에는 N 도프드 폴리실리콘 게이트가 형성되고 PMOS 영역에는 P 도프드 폴리실리콘 게이트가 형성된다.
하지만, 전술한 종래 기술에 따른 듀얼 폴리실리콘 게이트 형성 방법은 다음과 같은 문제점을 가진다.
게이트 패터닝을 위하여 N 도프드 폴리실리콘막 및 P 도프드 폴리실리콘막을 동시에 식각하는 경우에 NMOS 영역과 PMOS 영역의 폴리실리콘 게이트 패턴간 프로파일(profile)에 차이가 생기는 문제점이 있다. 특히, 식각 전 N 도프드 폴리실리콘막 및 P 도프드 폴리실리콘막이 열처리 공정으로 인하여 결정화되었기 때문에 식각이 어려워 게이트 패턴의 프로파일을 조절하기가 더욱 어렵다.
따라서, N 도프드 폴리실리콘막 및 P 도프드 폴리실리콘막의 식각을 용이하게 하여 그 프로파일을 용이하게 조절하면서, N 도프드 폴리실리콘 게이트 패턴과 P 도프드 폴리실리콘 게이트 패턴간 프로파일의 차이를 줄일 수 있는 기술이 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, N 도프드 폴리실리콘막 및 P 도프드 폴리실리콘막의 식각시 물리적 효과(physical effect)를 증가시킴으로써 N 도프드 폴리실리콘 게이트 패턴 및 P 도프드 폴리실리콘 게이트 패턴이 수직 프로파일을 갖게 하면서 게이트 패턴간 프로파일 차이를 방지할 수 있는 반도체 소자의 듀얼 폴리실리콘 게이트 형성 방법을 제공하는데 그 목적이 있다.
아울러, 본 발명은 N 도프드 폴리실리콘막 및 P 도프드 폴리실리콘막의 식각시 물리적 효과를 증가시키는 경우 발생할 수 있는 게이트 산화막의 손실(loss)을 보상할 수 있는 반도체 소자의 듀얼 폴리실리콘 게이트 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 듀얼 폴리실리콘 게이트 형성 방법은, 반도체 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 게이트 전극용 폴리실리콘막을 형성하는 단계; 마스크 및 식각 공정으로 상기 게이트 전극용 폴리실리콘막을 패터닝하되, 상대적으로 낮은 제1 압력 또는 상대적으로 높은 제1 바이어스 파워가 인가된 상태에서 물리적 식각하는 단계; 및 상기 제1 압력보다 큰 제2 압력 또는 상기 제1 바이어스 파워보다 작은 제2 바 이어스 파워가 인가된 상태에서 상기 게이트 전극용 폴리실리콘막을 과도 식각하면서 상기 게이트 산화막 상에 플라즈마 산화처리에 의한 산화막을 형성하는 단계를 포함한다.
상술한 본 발명에 의한 반도체 소자의 듀얼 폴리실리콘 게이트 형성 방법은,듀얼 폴리실리콘 게이트 형성을 위한 식각시 폴리실리콘 게이트 패턴이 수직 프로파일을 갖도록 식각하여 NMOS 영역과 PMOS 영역의 게이트 패턴간 프로파일 차이를 방지하고, 아울러 게이트 산화막의 손실을 방지하여 소자의 특성을 개선할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1a 내지 도1c는 본 발명의 일실시예에 따른 듀얼 폴리실리콘 게이트 형성 방법을 설명하는 공정 단면도이다. 이해를 돕기 위하여 본 도면에서는 소자의 NMOS 영역과 PMOS 영역을 함께 도시하였다.
도1a에 도시된 바와 같이, 반도체 기판(11) 상에 게이트 산화막(12)을 형성한다. 이때, 반도체 기판(11)에는 트랜지스터 채널 길이 증가를 위한 리세스가 형 성되어 있을 수도 있고, 이 경우에 게이트 산화막(12)은 리세스를 포함하는 반도체 기판(11)의 전면에 형성된다.
이어서, 게이트 산화막(12) 상에 게이트 전극용 폴리실리콘막(13)을 형성한다. 이때, NMOS 영역의 폴리실리콘막(13)은 N 도프드 폴리실리콘막이고, PMOS 영역의 폴리실리콘막(13)은 P 도프드 폴리실리콘막이다.
이어서, 열처리 공정을 통하여 폴리실리콘막(13) 내의 불순물을 활성화시키면서 폴리실리콘막(13)을 결정화한다.
도1b에 도시된 바와 같이, 마스크 및 식각 공정으로 게이트 전극용 폴리실리콘막(13)을 패터닝하여 폴리실리콘막(13) 패턴을 형성한다. 좀더 상세하게는, NMOS 영역 및 PMOS 영역의 폴리실리콘막(13) 상에 소정 포토레지스트 패턴(미도시됨)을 형성하고, 이 포토레지스트 패턴을 식각 마스크로 폴리실리콘막(13)을 식각함으로써 폴리실리콘막(13) 패턴 즉, 게이트 패턴을 형성하며, 여기서 NMOS 영역의 폴리실리콘막(13) 패턴은 N 도프드 폴리실리콘 게이트이고 PMOS 영역의 폴리실리콘막(13) 패턴은 P 도프도 폴리실리콘 게이트이다.
이때, 폴리실리콘막(13) 즉, N 도프드 폴리실리콘막 및 P 도프드 폴리실리콘막의 식각을 용이하게 하고 식각으로 형성된 게이트 패턴이 수직 프로파일을 가짐으로써 NMOS 영역과 PMOS 영역의 게이트 패턴간 프로파일의 차이를 줄이기 위해서는, 물리적 효과를 증가시키는 조건하에서 폴리실리콘막(13)의 식각을 수행하여야 한다.
물리적 효과를 증가시키기 위한 조건으로서 저압(low pressure)을 인가하여 폴리실리콘막(13)의 식각을 수행할 수 있으며, 특히 50mtorr 이하의 압력을 인가함이 바람직하다. 또는, 물리적 효과를 증가시키기 위한 조건으로 높은 바이어스 파워를 인가하여 폴리실리콘막(13)의 식각을 수행할 수 있으며, 특히 80W 이상의 바이어스 파워를 인가함이 바람직하다. 이러한 경우 소스 파워는 700~150W 정도가 인가될 수 있다. 또한, 식각 가스로 HeO 또는 He을 포함하는 가스를 이용함이 바람직하다. HeO 또는 He을 포함하는 가스를 식각 가스로 이용하면, 게이트 패턴의 수직 프로파일 확보에 용이하고 폴리실리콘막(13)의 식각으로 생성되는 반응물을 최소한으로 줄일 수 있을 뿐 아니라, 분자량이 작아서 물리적 식각으로 인한 게이트 산화막(12)의 손실을 감소시킬 수 있는 이점이 있다.
이와 같은 물리적 효과를 증가시키는 식각을 수행하면 게이트 산화막(12)의 손실이 발생할 우려가 있다. 게이트 산화막(12)이 손실되면 소자의 특성이 저하되므로 물리적 식각에도 불구하고 게이트 산화막(12)의 손실을 최소화할 수 있는 기술이 요구된다. 따라서, 게이트 산화막(12)의 손실을 최소화할 수 있도록 상기 폴리실리콘막(13)의 식각은 게이트 산화막(12)이 드러나는 시점을 식각 종말점으로 하여 수행되는 것이 바람직하다.
이에 더하여, 상기한 폴리실리콘막(13)의 식각을 2단계로 나누어 수행하는 것이 더욱 바람직하다. 즉, 폴리실리콘막(13)의 식각 초기에는 물리적 식각 특성이 커서 식각 속도가 빠르도록 상기 저압 조건 범위내에서의 상대적으로 작은 압력(예를 들어, 10mtorr 정도)에서 제1 단계의 식각을 수행하고, 게이트 산화막(12)이 드러나게 될 후반기에는 물리적 식각 특성이 식각 초기에 비하여 감소하여 식각 속도 가 감소하도록 상기 저압 조건 범위내에서의 상대적으로 큰 압력(예를 들어, 50mtorr)에서 제2 단계의 식각을 수행한다. 이때, 제1 단계의 식각은 HeO 및 HBr의 혼합 가스를 이용하는 것이 바람직하며, 고립 패턴이 형성되는 영역(예를 들어, 주변회로 영역)을 기준으로 설정된 소정 지점을 식각 종말점으로 하여 수행될 수 있다. 이어서, 제2 단계의 식각은 02/He/HBr의 혼합 가스를 이용하는 것이 바람직하며, 밀집 패턴이 형성되는 영역(예를 들어, 셀 영역)의 게이트 산화막(12)이 드러나는 시점을 식각 종말점으로 하여 수행될 수 있다. 따라서, 제1 단계의 식각시 식각 종말점이 되는 고립 패턴을 기준으로 설정된 소정 지점은, 밀집 패턴이 형성되는 영역의 게이트 산화막(12) 보다 상부에 위치하고 있음은 자명하다.
이와 같은 폴리실리콘막(13)의 식각으로 N 도프드 폴리실리콘막 및 P 도프드 폴리실리콘막 패턴이 수직 프로파일을 갖게 하는 것이 가능하여 패턴간 프로파일의 차이를 감소시킬 수 있다.
하지만, 게이트 산화막(12)의 손실을 방지하기 위해 게이트 산화막(12)이 드러나는 시점을 식각 종말점으로 하기 때문에 폴리실리콘막(13) 패턴의 최하부에 대해 식각이 수행되지 않아 게이트 간 브릿지(bridge)가 발생될 우려가 있다. 따라서, 추가적으로 도1c에 도시된 공정을 수행함이 바람직하다.
도1c를 참조하면, 게이트 간 브릿지를 방지하기 위하여 추가적으로 폴리실리콘막(13)에 대한 과도 식각(over etch)을 수행하되, 동시에 이러한 과도 식각으로 인한 게이트 산화막(12)의 손실을 보상하기 위하여 게이트 산화막(12) 상에 플라즈 마 산화처리(plasma oxidation)에 의한 산화막(14)을 형성한다.
이때, 폴리실리콘막(13)의 과도 식각은 도1b의 폴리실리콘막(13) 식각 공정에 비하여 고압(high pressure) 또는 낮은 바이어스 파워가 인가된 상태에서 수행됨이 바람직하다. 이는 게이트 패턴의 수직 프로파일 형성과 무관하고, 물리적 효과를 최소화하고 플라즈마 산화처리 정도를 증가시켜 게이트 산화막(12)의 손실을 방지할 수 있기 때문이다. 바람직하게는, 과도 식각시 인가되는 압력은 도1b의 폴리실리콘막(13) 식각시 인가되는 압력에 비하여 30mtorr 이상 더 크거나, 과도 식가시 인가되는 바이어스 파워는 도1b의 폴리실리콘막(13) 식각시 인가되는 바이어스 파워에 비하여 50W 이상 더 작은 것이 바람직하다. 나아가, 과도 식각시 인가되는 바이어스 파워는 OW(즉, 바이어스 파워 없이 소정 소스 파워만 인가됨)일 수 있다. 이러한 고압 또는 낮은 바이어스 파워하에서 과도 식각을 위한 식각 가스로는 O2/He/HBr의 혼합 가스를 이용함이 바람직하다. 특히, 플라즈마 산화처리 정도를 증가시키고 과도 식각시 게이트 산화막(12)에 가해지는 데미지(damage)를 최소화하기 위해기 위해 다량의 O2 가스를 이용하고 H2 가스를 더 첨가할 수도 있으며 고온(예를 들어, 80℃ 이상)의 조건 하에서 수행될 수 있고, 특히 공정 중간에 O2 플러싱(flushing)을 수행함이 바람직하다.
이러한 폴리실리콘막(13)의 과도 식각 및 플라즈마 산화처리 공정은 전술한 폴리실리콘막(13) 식각 공정(도1b 참조)과 인시튜(insitu)로 진행됨이 바람직하다.
도1a 내지 도1c에 도시된 공정 과정을 통하여 NMOS 영역의 폴리실리콘 게이 트 패턴 즉, N 도프드 폴리실리콘막 패턴과 PMOS 영역의 폴리실리콘 게이트 패턴 즉, P 도프드 폴리실리콘막 패턴이 수직 프로파일을 갖게 하여 패턴간의 프로파일 차이를 방지할 수 있고, 아울러 게이트 산화막(12)의 손실을 최소화함으로써 소자의 특성을 개선할 수 있다.
도2은 본 발명의 일실시예에 따른 폴리실리콘 게이트 패턴을 나타내는 사진이다. 도2을 참조하면, 게이트 패턴이 수직 프로파일을 가짐과 동시에 게이트 산화막 확보가 가능함을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1a 내지 도1c는 본 발명의 일실시예에 따른 듀얼 폴리실리콘 게이트 형성 방법을 설명하는 공정 단면도.
도2는 본 발명의 일실시예에 따른 폴리실리콘 게이트 패턴을 나타내는 사진.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 게이트 산화막
13 : 폴리실리콘막 14 : 산화막

Claims (17)

  1. 반도체 기판 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상에 게이트 전극용 폴리실리콘막을 형성하는 단계;
    마스크 및 식각 공정으로 상기 게이트 전극용 폴리실리콘막을 패터닝하되, 제1 압력 또는 제1 바이어스 파워가 인가된 상태에서 물리적 식각하는 단계; 및
    제2 압력 또는 제2 바이어스 파워가 인가된 상태에서 상기 게이트 전극용 폴리실리콘막을 과도 식각하면서 상기 게이트 산화막 상에 플라즈마 산화처리에 의한 산화막을 형성하는 단계를 포함하되,
    상기 제1 압력은 상기 제2 압력보다 낮고, 상기 제1 바이어스 파워는 상기 제2 바이어스 파워보다 높은
    듀얼 폴리실리콘 게이트 형성 방법.
  2. 제1항에 있어서,
    상기 게이트 전극용 폴리실리콘막의 패터닝 단계는,
    상기 게이트 산화막이 드러나는 시점을 식각 종말점으로 하여 수행되는
    듀얼 폴리실리콘 게이트 형성 방법.
  3. 제1항에 있어서,
    상기 게이트 전극용 폴리실리콘막의 패터닝 단계는,
    He 또는 HeO를 포함하는 가스를 이용하여 수행되는
    듀얼 폴리실리콘 게이트 형성 방법.
  4. 제1항에 있어서,
    상기 제1 압력은 50mtorr 이하인
    듀얼 폴리실리콘 게이트 형성 방법.
  5. 제1항에 있어서,
    상기 제1 바이어스 파워는 80W 이상인
    듀얼 폴리실리콘 게이트 형성 방법.
  6. 제1항에 있어서,
    상기 게이트 전극용 폴리실리콘막 과도 식각 및 플라즈마 산화 처리 단계는,
    He/HBr/O2의 혼합 가스를 이용하여 수행되는
    듀얼 폴리실리콘 게이트 형성 방법.
  7. 제6항에 있어서,
    상기 혼합 가스는 H2 가스를 더 포함하는
    듀얼 폴리실리콘 게이트 형성 방법.
  8. 제1항에 있어서,
    상기 게이트 전극용 폴리실리콘막 과도 식각 및 플라즈마 산화 처리 단계는,
    80℃이상의 온도에서 수행되는
    듀얼 폴리실리콘 게이트 형성 방법.
  9. 제1항 또는 제4항에 있어서,
    상기 제2 압력은 상기 제1 압력보다 30mtorr 이상 더 큰
    듀얼 폴리실리콘 게이트 형성 방법.
  10. 제1항 또는 제5항에 있어서,
    상기 제2 바이어스 파워는 상기 제1 바이어스 파워보다 50W 이상 더 작거나 또는 0W인
    듀얼 폴리실리콘 게이트 형성 방법.
  11. 제1항에 있어서,
    상기 게이트 전극용 폴리실리콘막 과도 식각 및 플라즈마 산화 처리 단계는,
    O2 플러싱 공정을 포함하는
    듀얼 폴리실리콘 게이트 형성 방법.
  12. 제1항에 있어서,
    상기 게이트 전극용 폴리실리콘막의 패터닝 단계는,
    고립 패턴이 형성되는 영역을 기준으로 설정된 소정 지점을 식각 종말점으로 하여 수행되는 제1 식각 단계; 및
    밀집 패턴이 형성되는 영역의 상기 게이트 산화막을 식각 종말점으로 하여 수행되는 제2 식각 단계를 포함하되,
    상기 제1 압력의 범위 내에서, 상기 제1 식각 단계의 압력은 상기 제2 식각 단계의 압력보다 작은 값을 갖는
    듀얼 폴리실리콘 게이트 형성 방법.
  13. 제12항에 있어서,
    상기 제1 식각 단계는,
    HeO/HBr의 혼합 가스를 이용하여 수행되는
    듀얼 폴리실리콘 게이트 형성 방법.
  14. 제12항에 있어서,
    상기 제2 식각 단계는,
    He/HBr/O2의 혼합 가스를 이용하여 수행되는
    듀얼 폴리실리콘 게이트 형성 방법.
  15. 제1항에 있어서,
    상기 게이트 전극용 폴리실리콘막은 NMOS 영역의 N 도프드 폴리실리콘막 및 PMOS 영역의 P 도프드 폴리실리콘막으로 이루어진
    듀얼 폴리실리콘 게이트 형성 방법.
  16. 제1항에 있어서,
    상기 게이트 전극용 폴리실리콘막 형성 단계 후에,
    열처리 공정을 수행하는 단계
    를 더 포함하는 듀얼 폴리실리콘 게이트 형성 방법.
  17. 제1항에 있어서,
    상기 게이트 전극용 폴리실리콘막의 패터닝 단계 및 상기 게이트 전극용 폴리실리콘막 과도 식각 및 플라즈마 산화 처리 단계는, 인시튜로 수행되는
    듀얼 폴리실리콘 게이트 형성 방법.
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