KR100677049B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR100677049B1
KR100677049B1 KR1020050109049A KR20050109049A KR100677049B1 KR 100677049 B1 KR100677049 B1 KR 100677049B1 KR 1020050109049 A KR1020050109049 A KR 1020050109049A KR 20050109049 A KR20050109049 A KR 20050109049A KR 100677049 B1 KR100677049 B1 KR 100677049B1
Authority
KR
South Korea
Prior art keywords
sccm
etching
gas
semiconductor device
photoresist pattern
Prior art date
Application number
KR1020050109049A
Other languages
English (en)
Inventor
장정렬
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020050109049A priority Critical patent/KR100677049B1/ko
Application granted granted Critical
Publication of KR100677049B1 publication Critical patent/KR100677049B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 반도체 기판 위에 게이트 산화막, 폴리 실리콘층, 반사 방지막 및 감광막 패턴을 차례대로 형성하는 단계, 감광막 패턴을 식각 마스크로 하여 반사방지막을 식각하는 단계, 감광막 패턴을 식각 마스크로 하여 폴리 실리콘층을 식각하는 단계, 감광막 패턴을 식각 마스크로 하여 게이트 산화막의 표면을 식각하는 과도 식각 단계를 포함하고, 과도 식각 단계는 300∼800W의 소스 전력과 20∼100W의 바이어스 전력을 공급하고 200∼400sccm의 HBr 가스 및 10∼40sccm의 HeO2 가스를 주입하여, 40∼80 mT의 압력으로 20∼80초 동안 건식 식각 공정을 진행한다.
폴리게이트, 노칭

Description

반도체 소자의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
도 1 내지 도 4는 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 도면이다.
도 5은 본 발명의 한 실시예에 따라 플라스마 식각 단계가 진행될 플라스마 식각 장치를 개략적으로 도시한 도면이다.
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
고집적 반도체 소자를 형성하기 위해 디자인 룰(design rule)을 축소시키는 작업이 진행되고 있다. 반도체 소자의 게이트 전극을 형성함에 있어서도, 디자인 룰을 고려하지 않을 수 없다. 그러나, 게이트 전극의 크기를 줄이는 것은 한계가 있다. 게이트 전극의 크기를 무리하게 감소시킬 경우, 게이트 전극의 측벽 하부에 심하게 언더 컷(under cut)이 발생하는 노칭(notch) 현상이 일어나기 쉽다.
특히, 반도체 소자의 게이트 전극을 형성하기 위해 폴리 실리콘층을 식각하는 공정은 반사방지막을 식각하는 단계, 주 식각 단계 및 과도 식각 단계로 나누어서 진행하며, 이 중 과도 식각 단계에서 식각 조건에 따라 게이트 전극의 측벽 하 부에 노칭 현상이 발생한다.
이러한, 노칭이 발생하면 반도체 소자 내에 형성되는 각각의 게이트 전극이 동일한 특성을 갖지 못하게 된다. 이로 인해, 반도체 소자의 동작시 전류 특성이 불균일해 지는 결과를 초래한다.
본 발명의 기술적 과제는 게이트 전극의 측벽 하부에 노칭 현상이 발생하지 않도록 하여 균일한 특성을 가지는 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 반도체 기판 위에 게이트 산화막, 폴리 실리콘층, 반사 방지막 및 감광막 패턴을 차례대로 형성하는 단계, 감광막 패턴을 식각 마스크로 하여 반사방지막을 식각하는 단계, 감광막 패턴을 식각 마스크로 하여 폴리 실리콘층을 식각하는 단계, 감광막 패턴을 식각 마스크로 하여 게이트 산화막의 표면을 식각하는 과도 식각 단계를 포함하고, 과도 식각 단계는 300∼800W의 소스 전력과 20∼100W의 바이어스 전력을 공급하고 200∼400sccm의 HBr 가스 및 10∼40sccm의 HeO2 가스를 주입하여, 40∼80 mT의 압력으로 20∼80초 동안 건식 식각 공정을 진행하는 것이 바람직하다.
그리고, 반사 방지막을 식각하는 단계는 500∼1500W의 소스 전력과 10∼70W의 바이어스 전력을 공급하고 50∼200sccm의 CF4 가스, 30∼80sccm의 HeO2 가스 및 50∼300sccm의 Ar 가스를 주입하여 5∼30mT의 압력으로 건식 식각 공정을 진행하는 것이 바람직하다.
또한, 반사 방지막의 엔드 포인트를 검출할 때까지 반사 방지막을 식각하는 것이 바람직하다.
또한, 반사 방지막 식각 단계 진행 후 엔드 포인트 검출 시간의 10∼100% 시간 동안 반사 방지막을 더 식각하는 단계를 더 포함할 수 있다.
그리고, 폴리 실리콘층을 식각하는 단계는 제1 주 식각 단계 및 제2 주 식각 단계로 구분하여 식각 공정을 진행하는 것이 바람직하다.
그리고, 제1 주 식각 단계는 300∼800W의 소스 전력과 50∼200W의 바이어스 전력을 공급하고 150∼400sccm의 HBr 가스, 10∼40sccm의 HeO2 가스 및 20∼80sccm의 Cl2 가스를 주입하여 1∼7mT 의 압력으로 20∼50초 동안 건식 식각 공정을 진행하는 것이 바람직하다.
그리고, 제2 주 식각 단계는 200∼600W의 소스 전력과 50∼200W의 바이어스 전력을 공급하고 150∼400sccm의 HBr 가스, 20∼50sccm의 HeO2 가스 및 50∼200sccm의 Cl2 가스를 주입하여 10∼40mT의 압력으로 10∼30초 동안 건식 식각 공정을 진행하는 것이 바람직하다.
그리고, 게이트 산화막은 16∼20Å 두께로 형성하는 것이 바람직하다.
또한, 폴리 실리콘층은 1300∼1700Å의 두께로 형성하는 것이 바람직하다.
또한, 반사방지막은 300∼500Å의 두께로 형성하는 것이 바람직하다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한 다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 상세하게 설명하면 다음과 같다.
도 1 내지 도 4는 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 도면이다.
도 1에 도시한 바와 같이, 소자 분리 영역(180)이 형성되어 있는 반도체 기판(100) 위에 게이트 산화막(110)을 형성한다. 게이트 산화막(110)은 16∼20Å 두께로 형성하는 것이 바람직하다.
이후에, 게이트 산화막(110) 위에 폴리 실리콘층(120)을 형성한다. 폴리 실리콘층(120)은 1300∼1700Å 두께로 형성하는 것이 바람직하다.
다음, 폴리 실리콘층(120) 위에 반사방지막(130)을 형성한다. 반사방지막(130)은 폴리 실리콘층(120)에서 빛이 난반사하는 것을 방지하는 역할을 한다. 이를 통하여, 폴리 실리콘층(120)의 표면에서 발생하는 빛의 난반사로 인한 감광막 풋팅(photoresist footing)현상을 방지한다. 감광막 풋팅 현상은 노광 공정에서 빛의 난반사로 감광막 패턴의 상부가 일부 손상되는 현상이다. 반사방지막(130)은 300∼500Å 두께로 형성하는 것이 바람직하다.
다음, 반사방지막(130) 위에 감광물질을 도포하여 감광막(140)을 형성한다. 감광막(140)은 2400∼3000Å 두께로 형성하는 것이 바람직하다. 이후에, 193nm 파장의 아르곤 플로라이드(ArF)광원을 이용하여 감광막(140)을 노광 및 현상하여 감광막 패턴(145)을 형성한다.
다음으로, 도 2에 도시한 바와 같이, 감광막 패턴을 식각 마스크로 하여 반사방지막(130)을 식각하여 반사방지막 패턴(135)을 형성한다. 이 때, 폴리 실리콘층의 일부(120a)가 노출된다.
다음, 플라스마 식각 장치(500, 도 5 참조)를 이용하여 반사방지막(130), 폴리 실리콘층(120) 및 게이트 산화막(110)을 식각한다.
도 5에는 본 발명의 한 실시예에 따른 플라스마 식각 장치가 개략적으로 도시되어 있다.
도 5에 도시한 바와 같이, 플라스마 식각 장치(500)는 고진공을 유지하는 챔버(200)와 챔버(200) 내의 하부에 위치하고 있으며 반도체 기판(100)이 안착되는 정전척(electro-static chuck)(210)을 포함한다. 이러한 정전척(210)은 동시에 하부 전극(210)의 역할도 한다. 또한, 챔버(200) 내의 상부에는 상부 전극(220)이 위치한다.
그리고, 챔버(200)는 반응 가스의 유입을 위한 주입구(230)와, 반응 가스의 배출을 위한 배출구(240)를 구비한다. 주입구(230)와 배출구(240)는 플라스마 식각에 사용되는 혼합가스가 이동하는 통로 역할을 한다. 그리고, 하부 전극(210)에는 제1 고주파 전력 발진기(250)가 연결되어 있으며, 상부 전극(220)에는 제2 고주파 전력 발진기(260)가 연결되어 있다.
이러한 플라스마 식각 장치(500)는 주입구(230)를 통해 챔버(200) 내에 혼합 가스가 주입된 상태에서 상부 및 하부 전극(220, 210)에 인가된 고주파 전력에 의해 발생한 플라스마를 이용하여 정전척(210)에 안착된 반도체 기판(100)을 식각하게 된다.
플라스마 식각 장치(500)를 이용하여 반사방지막을 식각하는 경우에 제2 고주파 전력 발진기(260)에서 발생한 500∼1500W(watt)의 소스(source) 전력을 상부 전극(220)에 공급하고 제1 고주파 전력 발진기(250)에서 발생한 10∼70W(watt)의 바이어스(bias) 전력을 하부 전극(210)에 공급하는 것이 바람직하다. 그리고, 주입구(230)를 통하여 챔버(200) 내에 50∼200sccm의 CF4 가스, 30∼80sccm의 HeO2 가스 및 50∼300sccm의 Ar 가스를 주입하는 것이 바람직하다. 이때, 압력은 5∼30 mT(milli torr)으로 설정하는 것이 바람직하다.
이 때, 식각 과정에서 CO, CO₂및 CH 등의 반응 부산물이 생성된다. 이런, 반응 부산물은 플라스마 식각 장치(500)에 설치된 검출기(미도시)를 통해 검출할 수 있다. 검출기(미도시)는 고에너지 광을 조사받은 물질이 물질별로 특정한 파장을 가지는 빛을 방출하는 것을 이용하여 반응 부산물의 종류를 확인한다. 검출기는 386.5nm 파장의 빛이 방출되는 시점을 포착하여 엔드 포인트(end of point)를 찾아낸다. 즉, 엔드 포인트는 반사 방지막(130)이 전부 식각된 후 폴리 실리콘층(120)의 식각에 따른 특정한 반응 부산물이 생성되는 순간을 말한다. 그러나, 반사 방지막(130)이 식각되는 속도 비율이 균일하지 않아서 노출된 폴리 실리콘층(120a) 위에는 부분적으로 반사 방지막(130)이 잔존하게 된다. 따라서, 엔드 포인트를 검출한 후에, 잔존하는 반사 방지막(130)은 엔드 포인트를 검출하는데 소요된 시간의 10∼100% 시간 동안 더 식각한다.
다음으로, 도 3에 도시한 바와 같이, 주 식각 단계를 진행하여 폴리 실리콘층(120)을 식각한다. 이 때, 주 식각 단계는 제1 주 식각 단계와 제2 주 식각 단계로 구분하여 진행한다. 주 식각 단계가 한 단계로 진행되는 경우에는 식각에 사용되는 혼합가스와 게이트 산화막(110)과의 선택비가 높아야 한다. 이러한 높은 선택비를 가지는 혼합 가스를 사용하면 폴리 실리콘층(120)의 경사(slope)가 급격해져서 반도체 소자의 특성에 나쁜 영향을 주게 된다.
따라서, 제1 주 식각 단계에서는 게이트 산화막(110)과의 선택비가 낮은 식각 조건을 사용하여 노출된 폴리 실리콘층(120a)을 식각한다. 이때, 노출된 폴리 실리콘층(120a)의 두께가 300∼500Å 가 될 때까지 식각한다. 그리고, 제2 주 식각 단계는 게이트 산화막(110)과의 선택비가 높은 식각 조건을 사용하여 노출된 300∼500Å 두께의 폴리 실리콘층(120a)을 식각하여 게이트 전극(125)을 형성한다. 구체적인 조건은 아래와 같다.
제1 주 식각 단계는 플라스마 식각 장치(500)를 이용하여 제2 고주파 전력 발진기(260)에서 발생한 300∼800W의 소스 전력을 상부 전극(220)에 공급하고 제1 고주파 전력 발진기(250)에서 발생한 50∼200W의 바이어스 전력을 하부 전극(210)에 공급하는 것이 바람직하다. 그리고, 주입구(230)를 통하여 챔버(200)내에 150∼400sccm의 HBr 가스, 10∼40sccm의 HeO2 가스 및 20∼80sccm의 Cl2 가스를 주입하는 것이 바람직하다. 이때, 압력은 1∼7 mT으로 설정하여 20∼50초 동안 제1 주 식각 단계를 진행하는 것이 바람직하다.
이후에, 제2 주 식각 단계는 플라스마 식각 장치(500)를 이용하여 제2 고주파 전력 발진기(260)에서 발생한 200∼600W의 소스 전력을 상부 전극(220)에 공급하고 제1 고주파 전력 발진기(250)에서 발생한 50∼200W의 바이어스 전력을 하부 전극(210)에 공급하는 것이 바람직하다. 그리고, 주입구(230)를 통하여 챔버(200)내에 150∼400sccm의 HBr 가스, 20∼50sccm의 HeO2 가스 및 50∼200sccm의 Cl2 가스를 주입하는 것이 바람직하다. 이때, 압력은 10∼40 mT으로 설정하여 10∼30초 동안 제2 주 식각 단계를 진행하는 것이 바람직하다.
다음으로, 도 4에 도시한 바와 같이, 게이트 산화막(110)에 대해 과도 식각 단계를 진행한다. 과도 식각 단계는 주 식각 단계에서 폴리 실리콘층(120)의 식각 이 불완전하여 일부 잔류하는 것을 제거하기 위한 것으로 잔류하는 폴리 실리콘과 함께 노출된 게이트 산화막(115)도 일부 식각하는 공정이다.
과도 식각 단계는 플라스마 건식 식각법에 의해 제2 고주파 전력 발진기(260)에서 발생한 300∼800W의 소스 전력을 상부 전극(220)에 공급하고, 제1 고주파 전력 발진기(250)에서 발생한 20∼100W의 바이어스 전력을 하부 전극(210)에 공급한다. 그리고, 주입구(230)를 통하여 챔버(200)내에 200∼400sccm의 HBr 가스 및 0∼40sccm의 HeO2 가스를 주입하는 것이 바람직하다. 이때, 압력은 40∼80 mT으로 설정하여 20∼80초 동안 과도 식각 단계를 진행하는 것이 바람직하다.
상기와 같은 조건에서 과도 식각 단계를 진행하면 게이트 전극(125)의 측벽 하부에 노칭 현상이 발생하는 것을 방지할 수 있다.
즉, 게이트 전극(125)의 측벽에 스페이서를 형성하기 위해 게이트 전극(125) 및 반도체 기판(100) 위에 산화막 및 질화막을 형성할 때 게이트 전극(125) 측벽 하단부에 노칭 현상에 의한 빈 공간(void)이 발생하지 않는다. 그 결과, 높은 온도에서 진행되는 신뢰성 검사 시 빈 공간 내의 공기(air)가 팽창하여 터지는 현상이 방지되어, 반도체 소자의 신뢰성이 더욱 향상된다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 과도 식각 단계의 공정 조건을 조절함으로써 폴리 실리콘층의 식각 공정에서 발생하는 노칭 현상을 억제하여 균일한 특성의 반도체 소자를 제조할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여는 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (10)

  1. 반도체 기판 위에 게이트 산화막, 폴리 실리콘층, 반사 방지막 및 감광막 패턴을 차례대로 형성하는 단계,
    상기 감광막 패턴을 식각 마스크로 하여 상기 반사 방지막을 식각하는 단계,
    상기 감광막 패턴을 식각 마스크로 하여 상기 폴리 실리콘층을 제1 주 식각 단계 및 제2 주 식각 단계로 구분하여 식각 공정을 진행하되, 상기 제1 주 식각 단계는 300∼800W의 소스 전력과 50∼200W의 바이어스 전력을 공급하고 150∼400sccm의 HBr 가스, 10∼40sccm의 HeO2 가스 및 20∼80sccm의 Cl2 가스를 주입하여 1∼7mT 의 압력으로 20∼50초 동안 식각 공정을 진행하고, 상기 제2 주 식각 단계는 200∼600W의 소스 전력과 50∼200W의 바이어스 전력을 공급하고 150∼400sccm의 HBr 가스, 20∼50sccm의 HeO2 가스 및 50∼200sccm의 Cl2 가스를 주입하여 10∼40mT의 압력으로 10∼30초 동안 식각 공정을 진행하는 단계;
    상기 감광막 패턴을 식각 마스크로 하여 상기 게이트 산화막의 표면을 식각하는 과도 식각 단계를 포함하고,
    상기 과도 식각 단계는 300∼800W의 소스 전력과 20∼100W의 바이어스 전력을 공급하고 200∼400sccm의 HBr 가스 및 10∼40sccm의 HeO2 가스를 주입하여, 40∼80 mT의 압력으로 20∼80초 동안 식각 공정을 진행하는 반도체 소자의 제조 방법.
  2. 제1항에서,
    상기 반사 방지막을 식각하는 단계는 500∼1500W의 소스 전력과 10∼70W의 바이어스 전력을 공급하고 50∼200sccm의 CF4 가스, 30∼80sccm의 HeO2 가스 및 50∼300sccm의 Ar 가스를 주입하여 5∼30mT의 압력으로 식각 공정을 진행하는 반도체 소자의 제조 방법.
  3. 제2항에서,
    상기 반사 방지막은 엔드 포인트를 검출할 때까지 상기 반사 방지막을 식각하는 반도체 소자의 제조 방법.
  4. 제3항에서,
    상기 반사 방지막의 식각 후에 상기 엔드 포인트 검출 시간의 10∼100% 시간 동안 상기 반사 방지막을 더 식각하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1항에서,
    상기 게이트 산화막은 16∼20Å 두께로 형성하는 반도체 소자의 제조 방법.
  9. 제1항에서,
    상기 폴리 실리콘층은 1300∼1700Å의 두께로 형성하는 반도체 소자의 제조 방법.
  10. 제1항에서,
    상기 반사방지막은 300∼500Å의 두께로 형성하는 반도체 소자의 제조 방법.
KR1020050109049A 2005-11-15 2005-11-15 반도체 소자의 제조 방법 KR100677049B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050109049A KR100677049B1 (ko) 2005-11-15 2005-11-15 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050109049A KR100677049B1 (ko) 2005-11-15 2005-11-15 반도체 소자의 제조 방법

Publications (1)

Publication Number Publication Date
KR100677049B1 true KR100677049B1 (ko) 2007-02-01

Family

ID=38105049

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050109049A KR100677049B1 (ko) 2005-11-15 2005-11-15 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR100677049B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100950577B1 (ko) 2007-01-03 2010-04-01 주식회사 하이닉스반도체 반도체 소자의 듀얼 폴리실리콘 게이트 형성 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050071080A (ko) * 2003-12-31 2005-07-07 동부아남반도체 주식회사 비정질 실리콘 게이트 형성 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050071080A (ko) * 2003-12-31 2005-07-07 동부아남반도체 주식회사 비정질 실리콘 게이트 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100950577B1 (ko) 2007-01-03 2010-04-01 주식회사 하이닉스반도체 반도체 소자의 듀얼 폴리실리콘 게이트 형성 방법

Similar Documents

Publication Publication Date Title
CN1333308C (zh) 控制蚀刻工序的精确度和再现性的方法
Armacost et al. Plasma-etching processes for ULSI semiconductor circuits
KR101111924B1 (ko) 이중층 레지스트 플라즈마 에칭 방법
KR100465947B1 (ko) 불화 가스 및 산소를 함유한 가스 혼합물을 사용하는텅스텐의 플라즈마 공정
KR101476435B1 (ko) 다중-레이어 레지스트 플라즈마 에치 방법
US5607602A (en) High-rate dry-etch of indium and tin oxides by hydrogen and halogen radicals such as derived from HCl gas
US7381653B2 (en) Plasma processing method
JP2002520872A (ja) ポリシリコン用ドーピング無依存式自己清浄エッチング処理
KR20040066170A (ko) 질화물 숄더에 대해 높은 민감도를 갖는 자기 정렬 콘택에칭
US7083903B2 (en) Methods of etching photoresist on substrates
KR100291154B1 (ko) 폴리사이드막의드라이에칭방법
JP2000208488A (ja) エッチング方法
KR100743873B1 (ko) 플라즈마 처리 챔버 내에서의 에칭을 개선하기 위한 기술
KR100595090B1 (ko) 포토레지스트 마스크를 사용한 개선된 엣칭방법
KR20050106481A (ko) 이중 도핑된 게이트 애플리케이션에서 프로파일 제어 및ｎ／ｐ 로딩을 개선하는 방법
US6787475B2 (en) Flash step preparatory to dielectric etch
US6900139B1 (en) Method for photoresist trim endpoint detection
KR100677049B1 (ko) 반도체 소자의 제조 방법
KR20050101214A (ko) 플라즈마 처리 시스템에서의 에칭 동안 포토레지스트일그러짐을 감소시키는 방법
US6426299B1 (en) Method and apparatus for manufacturing semiconductor device
US5230771A (en) Plasma etching indium tin oxide using a deposited silicon nitride mask
US20220199410A1 (en) Conformal amorphous carbon layer etch with side-wall passivation
KR100621562B1 (ko) Ｃｏ 가스에 의해 형성된 선택적 폴리머 마스크를사용하는 건식 식각 방법
JP2012521659A (ja) プラズマエッチング法
US20030153193A1 (en) Etching method

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091224

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee