JP2009094458A - 薄膜およびその薄膜を用いた半導体装置の製造方法 - Google Patents
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Abstract
【課題】 ニッケルシリサイド等の他の膜をエッチングすることなく、半導体装置に利用される側壁スペーサ膜等の薄膜を速やかに除去可能とする薄膜、及びその薄膜を用いた半導体装置の製造方法を提供すること
【解決手段】
半導体装置の製造過程で用いられる薄膜であって、この薄膜は、珪素、ゲルマニウム、および酸素を含む。
【選択図】 図1
【解決手段】
半導体装置の製造過程で用いられる薄膜であって、この薄膜は、珪素、ゲルマニウム、および酸素を含む。
【選択図】 図1
Description
本発明は、半導体基板上に形成され、特定の機能に使用した後、除去可能な薄膜、およびその薄膜を用いた半導体製造方法に関わる。
集積回路は微細化することにより高集積化と高性能化を達成してきた。しかし、パターンサイズがナノメートル領域に突入した現在、微細化してもトランジスタ性能の向上が見込めないようになった。
この問題を解決し、トランジスタ性能の向上を図る手段の一つとしてキャリア移動度を向上させる技術が検討されている。キャリア移動度を向上させる方法の一つとして、トランジスタ直上に引っ張り応力(nMOSトランジスタの場合)、または圧縮応力(pMOSトランジスタの場合)を持つ窒化シリコン(SiN)膜を堆積してチャネルに応力を加える方法がある(例えば、特許文献1)。
図19を用いてこの技術を簡単に説明する。シリコン基板11上にソース12、ドレイン13、ゲート絶縁膜14、ゲート電極15、側壁スペーサ16、ニッケルシリサイド17が形成され、その上に大きな応力を持ったストレスライナーとも呼ばれる窒化シリコン膜(SiN膜)18、19が形成されている。nMOSトランジスタ上のSiN膜18は引っ張り応力を持っており、それによってチャネル領域20に引っ張り応力を加える。一方、pMOSトランジスタ上に堆積されたSiN膜19は圧縮応力を持っており、チャネル領域21に圧縮応力を加える。その結果、nMOSトランジスタでは電子の移動度が、pMOSトランジスタではホールの移動度が増大する。
しかしながら、応力を持ったSiN膜の下には、側壁スペーサ膜16が堆積されており、この膜を介して応力を加えるため、実質的にチャネルに加わる応力はさほど大きくない。
より有効に応力を加えるためには、側壁スペーサ16を除去し、ゲートの回りに直接SiN膜18、19を堆積する方が好ましいことが知られている(例えば、特許文献2)。
ところで、側壁スペーサ膜16は、本来イオン注入のマスクとして用いる膜である。ゲート電極15をエッチングした後、イオン注入し、いわゆるエクステンションと呼ばれている領域を形成し、その後この側壁スペーサ膜を形成する。側壁スペーサをマスクとして深い拡散層のイオン注入が行われ、いわゆるソース12とドレイン13の形成が完了する。
上に述べたように側壁スペーサ膜はイオン注入のマスクとして用いるため、イオン注入雰囲気中で安定であること、イオン注入に用いたレジストを除去する際に用いられる硫酸/過酸化水素混合溶液中で安定であることなどが要求される。そのため、一般にSiN膜が使用されている。
SiN膜はよく知られているように安定な膜で、硫酸/過酸化水素混合溶液には溶解せず、熱燐酸が唯一SiN膜を溶かしうるエッチング溶液として使用されている。しかし、熱燐酸を用いてもそのエッチング速度は遅く、側壁スペーサ膜の除去にはかなり長い時間を要している。そのため、側壁スペーサ膜除去中にニッケルシリサイド17もエッチングされ、拡散層(ソース12、ドレイン13)の抵抗が増大するという問題点がある。そのため、ニッケルシリサイド17をエッチングしないように短時間でエッチングできる側壁スペーサ膜技術が求められていた。
特開2007−19515号公報
特開2007−49166号公報
上に述べたように、チャネル部に有効に応力を加えるために側壁スペーサ膜を除去しようとすると、ソース12、およびドレイン13上のニッケルシリサイドもエッチングされて抵抗が増大するという課題があった。
本発明の目的は、ニッケルシリサイド等の他の膜をエッチングすることなく、半導体装置に利用される側壁スペーサ膜等の薄膜を速やかに除去可能とする薄膜、及びその薄膜を用いた半導体装置の製造方法を提供することにある。
上記課題を解決するために、この発明の第1の態様に係る薄膜は、半導体装置の製造過程で用いられる薄膜であって、前記薄膜は、珪素、ゲルマニウム、および酸素を含む。
この発明の第2の態様に係る半導体装置の製造方法は、珪素、ゲルマニウム、および酸素を含む薄膜を形成すること、前記薄膜をエッチングに曝すこと、前記エッチングに曝した後に、残留した薄膜を除去すること、を含む。
この発明の第3の態様に係る半導体装置の製造方法は、活性領域、及び素子分離領域を有する半導体層の、前記活性領域上にゲート電極を形成すること、前記半導体層、前記素子分離領域、及び前記ゲート電極とは異なる材料を用いて、前記ゲート電極の側面上に、珪素、ゲルマニウム、および酸素を含む薄膜からなる側壁スペーサを形成すること、前記素子分離領域、前記ゲート電極、及び前記側壁スペーサをマスクに用いて、不純物を前記活性領域内に導入し、前記活性領域内に一対のソース及びドレイン領域を形成すること、前記半導体層上、前記素子分離領域上、前記側壁スペーサ上、及び前記ゲート電極上を金属膜で覆うこと、前記金属膜を、前記半導体層及び前記ゲート電極に反応させ、前記ソース及びドレイン領域、及び前記ゲート電極を部分的に低抵抗化すること、前記素子分離領域、前記ゲート電極の低抵抗化された部分、前記ソース及びドレイン領域の低抵抗化された部分、及び前記側壁スペーサをエッチングし難く、前記金属膜の未反応部分をエッチングし易い第1エッチャントを用いて前記金属膜の未反応部分を除去すること、前記素子分離領域、前記ゲート電極の低抵抗化された部分、前記ソース及びドレイン領域の低抵抗化された部分をエッチングし難く、前記側壁スペーサをエッチングし易い第2エッチャントを用いて前記側壁スペーサを除去すること、を含む。
この発明の第4の態様に係る半導体装置の製造方法は、第1導電型の活性領域、第2導電型の活性領域、及び素子分離領域を有する半導体層の、前記第1導電型の活性領域上と前記第2導電型の活性領域上との各々に、ゲート電極を形成すること、前記半導体層、前記素子分離領域、及び前記ゲート電極とは異なる材料を用いて、前記第1導電型の活性領域上に形成されたゲート電極の側面上と、前記第2導電型の活性領域上に形成されたゲート電極の側面上との各々に、珪素、ゲルマニウム、および酸素を含む薄膜からなる側壁スペーサを形成すること、前記半導体層の、第1導電型のトランジスタが形成される領域を、第1マスク材で覆うこと、前記素子分離領域、前記第1導電型の活性領域上に形成されたゲート電極、このゲート電極の側面上に形成された側壁スペーサ、及び前記第1マスク材をマスクに用いて不純物を前記第1導電型の活性領域内に導入し、前記第1導電型の活性領域内に第2導電型の一対のソース及びドレイン領域を形成すること、前記第1マスク材を除去した後、前記半導体層の、第2導電型のトランジスタが形成される領域を、第2マスク材で覆うこと、前記素子分離領域、前記第2導電型の活性領域上に形成されたゲート電極、このゲート電極の側面上に形成された側壁スペーサ、及び前記第2マスク材をマスクに用いて不純物を前記第2導電型の活性領域内に導入し、前記第2導電型の半導体層内に第1導電型の一対のソース及びドレイン領域を形成すること、前記第2マスク材を除去した後、前記半導体層上、前記素子分離領域上、前記側壁スペーサ上、及び前記ゲート電極上を金属膜で覆うこと、前記金属膜を、前記半導体層及び前記ゲート電極に反応させ、前記ソース及びドレイン領域、及び前記ゲート電極を部分的に低抵抗化すること、前記素子分離領域、前記ゲート電極の低抵抗化された部分、前記ソース及びドレイン領域の低抵抗化された部分、及び前記側壁スペーサをエッチングし難く、前記金属膜の未反応部分をエッチングし易い第1エッチャントを用いて前記金属膜の未反応部分を除去すること、前記素子分離領域、前記ゲート電極の低抵抗化された部分、前記ソース及びドレイン領域の低抵抗化された部分をエッチングし難く、前記側壁スペーサをエッチングし易い第2エッチャントを用いて前記側壁スペーサを除去すること、を含む。
この発明によれば、ニッケルシリサイド等の他の膜をエッチングすることなく、半導体装置に利用される側壁スペーサ膜等の薄膜を速やかに除去可能とする薄膜、及びその薄膜を用いた半導体装置の製造方法を提供できる。
上述の目的を達成するには2つの方法が考えられる。一つは、ニッケルシリサイドをエッチングすることなくSiN膜をエッチングする溶液を提供する方法であり、他は、熱燐酸中で高速で短時間にエッチングできる膜を提供する方法である。
本一実施形態は後者を目指すものであり、特に、側壁スペーサ膜としての機能を果たし、かつ熱燐酸中で容易にエッチングされる膜を提供する。
ここに再度、側壁スペーサ膜に要求される性質をまとめると、次のとおりである。
1)側壁スペーサ膜は本来、イオン注入のマスクとして使用するため、イオン注入プロセスで変質しないこと
2)イオン注入の際に用いるレジストの除去プロセス(酸素プラズマアッシング、および硫酸/過酸化水素混合溶液を用いた残渣除去工程)でエッチングされないこと
特に、硫酸/過酸化水素混合溶液でエッチングされないことが重要であり、本一実施形態は、硫酸/過酸化水素混合溶液に溶解せず、熱燐酸中で容易にエッチングされる膜を提供することを目的とする。
2)イオン注入の際に用いるレジストの除去プロセス(酸素プラズマアッシング、および硫酸/過酸化水素混合溶液を用いた残渣除去工程)でエッチングされないこと
特に、硫酸/過酸化水素混合溶液でエッチングされないことが重要であり、本一実施形態は、硫酸/過酸化水素混合溶液に溶解せず、熱燐酸中で容易にエッチングされる膜を提供することを目的とする。
本目的の達成に当たって発明者が鋭意検討を重ねた結果、珪素、ゲルマニウム、および酸素を含有する膜がこの要求を満足することを見いだした。すなわち、本一実施形態は、側壁スペーサの機能を果たす膜を、珪素、ゲルマニウム、および酸素を含む膜とする。
図1に、一例としてテトラメチル・ゲルマニウム(TMGe)と二酸化炭素とをベースガスとし、それにモノシラン(SiH4)を添加して形成される膜の硫酸/過酸化水素混合溶液、および熱燐酸中でのエッチング速度を示す。モノシランガスの添加量を増やすと燐酸中でのエッチング速度はピークを持ち、一方、硫酸/過酸化水素中でのエッチング速度は単純に低下する。
図1に示すように、珪素、ゲルマニウム、および酸素を含む膜による基本的な利点は、できあがった膜の燐酸中でのエッチング速度が、硫酸/過酸化水素混合溶液中でのエッチング速度よりも常に高い、ということである。
この利点から、珪素、ゲルマニウム、および酸素を含む膜は、燐酸にエッチングされやすく、硫酸/過酸化水素混合溶液にエッチングされにくい、という効果を得ることができる。
さらに、図1に示すように、TMGeとモノシランとの合計流量に対して、モノシランの流量が20%以上となると、できあがった薄膜は、硫酸/過酸化水素混合溶液中でのエッチング速度は低下し続けるが、反対に燐酸中でのエッチング速度が向上し出す現象を示す。
この現象から、モノシランの流量を、TMGeとモノシランとの合計流量に対して20%以上とすることで、燐酸中でのエッチング速度と、硫酸/過酸化水素混合溶液中でのエッチング速度との差を、向上できる薄膜を得ることができる、という利点を得ることができる。
さらに、TMGeとモノシランとの合計流量に対して、モノシランの流量が40%のとき、できあがった薄膜は、燐酸中でのエッチング速度が最高値を示す。
この結果から、モノシランの流量を、TMGeとモノシランとの合計流量に対して40%とすることで、燐酸中でのエッチング速度が最高となる薄膜を得ることができる、という利点を得ることができる。
さらに、TMGeとモノシランとの合計流量に対して、モノシランの流量が50%以上となると、できあがった薄膜は、硫酸/過酸化水素混合溶液中では、ほとんどエッチングされなくなる。
この現象から、TMGeとモノシランとの合計流量に対して、モノシランの流量が50%以上とすることで、ほとんど硫酸/過酸化水素混合溶液によってエッチングされない、という利点を得ることができる。
なお、TMGeとモノシランとの合計流量に対して、モノシランの流量が40%以上となると、できあがった薄膜は、燐酸中でのエッチング速度が低下しだす。モノシランの流量が60%を超えるとできあがった薄膜では、ほぼモノシランの流量が20%未満のときにできあがった薄膜と、燐酸中でのエッチング速度と、硫酸/過酸化水素混合溶液中でのエッチング速度との差が、ほぼ同程度となる。
このような結果から、好ましい範囲として数値限定をするならば、
1)モノシランの流量は、TMGeとモノシランとの合計流量に対して20%以上60%以下
2)モノシランの流量は、TMGeとモノシランとの合計流量に対して40%
3)モノシランの流量は、TMGeとモノシランとの合計流量に対して50%以上60%以下
と、することが良い。
1)モノシランの流量は、TMGeとモノシランとの合計流量に対して20%以上60%以下
2)モノシランの流量は、TMGeとモノシランとの合計流量に対して40%
3)モノシランの流量は、TMGeとモノシランとの合計流量に対して50%以上60%以下
と、することが良い。
図2に、この膜を赤外分光分析したスペクトルを示す。Si−O−Si伸縮振動が1000cm−1近傍に観察され、モノシランの流量が0%から20%へと増大するにつれてSi−O−Siネットワークが形成されてゆくことが明らかである。
なお、溶液中のエッチング速度をより精密に制御するためには、珪素、ゲルマニウム、および酸素からなる膜に、さらに、炭素、水素のいずれか、またはその両方を添加しても良い。
図3に、本一実施形態による効果の一例を示す。熱燐酸中での本膜のエッチング速度は100nm/minを越えており、従来使用されてきたSiN膜に比較して大幅にエッチング速度が増大していることが分かる。側壁スペーサ膜の膜厚は一般に30〜50nm程度なので、30秒ほどでエッチング可能である。この程度の時間であれば、ニッケルシリサイドはほとんどエッチングされない。本一実施形態に係る薄膜を、半導体装置に用いることにより拡散層の抵抗増大を招くことなく側壁スペーサ膜を除去しうる。
図4A及び図4Bに、上記薄膜の組成分析の結果を示す。組成分析には、RBS(Rutherford Backscattering Spectrometry)を用いた。
図4Aに示すように、TMGeのみで形成した薄膜の構成元素は、ゲルマニウム(Ge)、炭素(C)、酸素(O)、水素(H)である。本分析に用いた薄膜においては、これらの存在比率は、それぞれ21.3%、16.9%、15.0%、46.7%であった。
TMGeに加えてモノシランを流すようにすると、形成される薄膜に、珪素(Si)が、加わるようになる。モノシランの流量を、TMGeとモノシランとの合計流量に対して20%、40%、60%と増やしていくと、図4Aに示すように、形成される薄膜からGeの存在比率が下がり、代わりにSiの存在比率が上がる。
図4Bは、図4Aに示す分析結果を折れ線グラフにて表した図である。
図4Bに示すように、GeとSiとの存在比率は、モノシランの流量が約25%を超えると逆転する。さらに、モノシランの流量が約50%を超えると、CとSiとの存在比率も逆転する。
ところで、モノシランの流量をTMGeとモノシランとの合計流量に対して50%以上として薄膜を形成すると、硫酸/過酸化水素混合溶液によってほとんどエッチングされない薄膜が得られることは、図1を参照して説明した通りである。このような薄膜において、構成元素を存在比率が高い順に並べてみると、図4Bに示すように、H、O、Si、C、Geとなる。このような順で、H、O、Si、C、Geを含有する薄膜は、図4Bによれば、モノシランの流量を、TMGeとモノシランとの合計流量に対して約50%以上約70%以下として形成した薄膜である。具体的な数値例を示せば、H=35%以上45%以下、O=19%以上25%、Si=15%〜20%、C=13%以上15%以下、Ge=6%以上7.5%以下である。
図5A及び図5Bも、図4A及び図4Bと同様に、上記薄膜の組成分析の結果を示す図である。図5Aに示される数値は、図4Aに示す分析結果に基づいて、形成される薄膜中のSiとGeとの比率(Si/Ge)、OとSi+Geとの比率(O/(Si+Ge))、CとSi+Geとの比率(C/(Si+Ge))、及びHとSi+Geとの比率(H/(Si+Ge))を割り出したものであり、図5Bは、図5Aに示す数値を折れ線グラフにて表した図である。
図5Bに示すように、モノシランの流量をTMGeとモノシランとの合計流量に対して50%以上とすると、この薄膜の、上記の比率は、Si/Ge=2.0以上3.5以下、O/(Si+Ge)=0.8以上1.0以下、C/(Si+Ge)=0.5以上0.7以下、H/(Si+Ge)=1.2以上2.2以下である。
次に、添付図面を参照して本一実施形態に係る薄膜を利用した半導体装置の製造方法を、この発明の一実施例として具体的に説明する。
本一実施例では珪素、ゲルマニウム、酸素からなる膜(以下必要に応じてGeSiOと略す)をイオン注入処理のマスクとして使用する例について説明する。
まず、図6に示すように、例えば、珪素からなる半導体基板31に、周知の技術を用いてnチャネル型絶縁ゲート電界効果トランジスタ、例えば、nチャネル型MOSFET(nMOSトランジスタ)を形成するためのp型半導体領域(本例ではpウェル)と、pチャネル型絶縁ゲート電界効果トランジスタ、例えば、pチャネル型MOSFET(pMOSトランジスタ)を形成するためのn型半導体領域(本例ではnウェル)とを形成する。次いで、半導体基板31に、例えば、STI(Shallow Trench Isolation)技術を用いて素子分離領域33を形成し、半導体基板31の表面領域に活性領域AAを区画する。素子分離領域33の材料の一例は、酸化シリコンである。次いで、半導体基板31の活性領域AA上に、例えば、熱酸化法を用いて酸化シリコンからなるゲート絶縁膜32を形成する。
次に、図7に示すように、ゲート絶縁膜32及び素子分離領域33上に導電性膜を形成し、この導電性膜を、フォトリソグラフィ法を用いてパターニングすることで、n型ウェルの活性領域上と、p型ウェルの活性領域上との各々にゲート電極34をそれぞれ形成する。ゲート電極34の材料としては、nMOSトランジスタの場合には、例えば、n型不純物としてヒ素(As)あるいはリン(P)を含有するポリシリコン膜あるいはポリシリコンゲルマニウム膜を用いればよい。また、pMOSトランジスタの場合には、例えば、p型不純物として硼素(B)を含有するポリシリコン膜あるいはポリシリコンゲルマニウム膜を用いれば良い。あるいは、不純物を含まないポリシリコン膜を形成し、このポリシリコン膜を、フォトリソグラフィ法を用いたパターニングによりゲート電極34に加工した後、p型ウェル上に形成されたゲート電極34並びにp型ウェルにn型不純物をイオン注入し、同様にn型ウェル上に形成されたゲート電極34並びにn型ウェルにp型不純物をイオン注入してもよい。
次に、図8に示すように、後にpMOSトランジスタが形成されるn型ウェル上をフォトレジスト40で被覆する。次いで、露呈したp型ウェルに対して、素子分離領域33、ゲート電極34及びフォトレジスト40をマスクに用いてn型不純物、例えば、ヒ素をイオン注入し、nMOSトランジスタのエクステンション35nを形成する。
次に、図9に示すように、フォトレジスト40を除去した後、今度は反対に、nMOSトランジスタが形成されるp型ウェル上をフォトレジスト41で被覆する。次いで、露呈したn型ウェルに対して、素子分離領域33、ゲート電極34及びフォトレジスト41をマスクに用いてp型不純物、例えば、ボロンをイオン注入し、pMOSトランジスタのエクステンション35pを形成する。
次に、図10に示すように、フォトレジスト41を除去した後、ゲート電極34の側面及び上面を被覆するように、半導体基板31の全面上に、側壁スペーサとなる薄膜36を、CVD法、例えば、PECVD(Plasma−Enhanced CVD)法を用いて形成する。本例では、薄膜36は、珪素、ゲルマニウム、および酸素を含む膜であり、例えば、GeSiO膜でよい。ただし、GeSiO膜には、上述したように、溶液中のエッチング速度をより精密に制御するために、さらに、炭素、水素のいずれか、またはその両方を添加することができる。例えば、本例では、GeSiCOH膜とする。このGeSiCOH膜はテトラメチルゲルマン(TMGe)と二酸化炭素をベースガスとし、このベースガスにモノシラン(SiH4)を添加したPECVD法により形成することができる。具体的な成膜条件の例としては、TMGeとモノシラン(SiH4)との合計流量は200sccm、二酸化酸素の流量2000sccm、モノシラン(SiH4)の流量は図1に示した範囲からSiH4/SiH4+TMGeで規定される流量を適宜選択し、チャンバー内圧力267Pa、基板温度300℃で成膜することができる。厚みの例としては、30nm〜50nmである。本例では、一例として30nmとする。また、GeSiCOH膜のベースガスとしては、上述したTMGeの他にGeH4とCH系ガス(例えば、CH4、C2H4、C2H2)との混合ガスを用いることもできる。また、GeSiCOH膜の成膜装置としては、PECVDの代わりに高密度プラズマを用いたCVD装置を用いてもよいし、PVD装置を用いることもできる。
次に、図11に示すように、薄膜36を、異方性エッチングを用いてエッチバックする。異方性エッチングの一例は、RIE(Reactive Ion Etching)である。薄膜36をエッチバックすることで、ゲート電極34の側面上に、GeSiCOH膜からなる側壁スペーサ36´が形成される。
次に、図12に示すように、n型ウェル上をフォトレジスト42で被覆する。次いで、露呈したp型ウェルに対して、素子分離領域33、ゲート電極34、側壁スペーサ36´及びフォトレジスト42をマスクに用いてn型不純物、例えば、ヒ素をイオン注入し、nMOSトランジスタのソース・ドレイン領域37nを形成する。
次に、図13に示すように、フォトレジスト42を除去した後、p型ウェル上をフォトレジスト43で被覆する。次いで、露呈したn型ウェルに対して、素子分離領域33、ゲート電極34、側壁スペーサ36´及びフォトレジスト43をマスクに用いてp型不純物、例えば、ボロンをイオン注入し、pMOSトランジスタのソース・ドレイン領域37pを形成する。なお、フォトレジスト42は、本例では、硫酸/過酸化水素混合溶液(SPM)を用いたウェットエッチングを用いて除去する。GeSiO膜や、GeSiO膜にさらに、炭素、水素のいずれか、またはその両方が添加された膜は、硫酸/過酸化水素混合溶液中において安定である。このため、フォトレジスト42を除去する際のウェットエッチングにおいて、側壁スペーサ36´が不用意に除去されることが抑制される。
次に、図14に示すように、フォトレジスト43を除去、例えば、硫酸/過酸化水素混合溶液を用いたウェットエッチングを用いて除去した後、ソース・ドレイン領域37n、37pを活性化するためにスパイクRTA(Rapid Thermal Anneal)により1000℃程度の高温で熱処理を行う。次いで、ゲート電極34の側面及び上面を被覆するように、半導体基板31の全面上に、金属膜44を、例えば、スパッタリング法を用いて形成する。本例では、金属膜44は、ニッケル(Ni)であり、スパッタリング法を用いて、例えば、30nmの厚みで形成する。
次に、図15に示すように、図14に示した金属膜44が形成された構造体を、窒素雰囲気中500℃で30秒間熱処理する。これにより、金属膜44中の金属、本例ではニッケルがゲート電極、及び半導体基板31を構成する導電物、本例ではシリコンと反応し、金属膜44とゲート電極34とが接触する部分、及び金属膜44と半導体基板31とが接触する部分(本例では、半導体基板31中のソース・ドレイン領域37n、37pの部分)に反応層、本例ではニッケルシリサイド(NiSi)38が形成される。ニッケルシリサイド38が形成されることで、ゲート電極34、及びソース・ドレイン領域37n、37pが部分的に低抵抗化される。
次に、図16に示すように、素子分離領域33、ゲート電極34の低抵抗化された部分(ニッケルシリサイド38)、ソース・ドレイン領域の低抵抗化された部分(ニッケルシリサイド38)、及び側壁スペーサ36´をエッチングし難く、金属膜44の未反応部分をエッチングし易いエッチャントを用いて、金属膜44の未反応部分を除去する。このようなエッチャントの例は、硫酸/過酸化水素混合溶液である。本例では、硫酸/過酸化水素混合溶液を用いてウェットエッチングすることで、金属膜44の未反応部分、即ち、ニッケルが除去される。これにより、ゲート電極34上、及びソース・ドレイン領域37n、37p上に、ニッケルシリサイド38が残る。また、珪素、ゲルマニウム、および酸素を含む膜、もしくはこの膜に、炭素、水素のいずれか、またはその両方が添加された膜からなる側壁スペーサ36´は、硫酸/過酸化水素混合溶液中でエッチングされないので、側壁スペーサ36´は、ゲート電極34の側面上に残留する。
次に、図17に示すように、素子分離領域33、ゲート電極34の低抵抗化された部分(ニッケルシリサイド38)、ソース及びドレイン領域の低抵抗化された部分(ニッケルシリサイド38)をエッチングし難く、側壁スペーサ36´をエッチングし易いエッチャントを用いて側壁スペーサ36´を除去する。本例では、図16に示した金属膜44の未反応部分が除去された構造体を、燐酸中に浸漬する。側壁スペーサ36´の、ゲート電極34の側面上から水平方向の厚みtは約30nmであり、かつ、等方性でエッチングされるので、オーバーエッチングを見込んでも30秒で除去可能である。
このようにして、図18に示すように、ゲート電極34の側面上から側壁スペーサ膜が除去された半導体装置となる構造体を得ることができる。
図18に示すように、本一実施例に従って形成された上記構造体は、ニッケルシリサイド38がエッチングされることなく、側壁スペーサが除去される。この後、例えば、ゲートの周囲に直接、SiN膜を堆積することにより、より有効にチャネル領域に応力を加えることができ、トランジスタのキャリア移動度を向上させることができる。
このように、上記一実施形態、並びに一実施例によれば、ニッケルシリサイド等の他の膜をエッチングすることなく、半導体装置に利用される側壁スペーサ膜等の薄膜を速やかに除去可能とする薄膜、及びその薄膜を用いた半導体装置の製造方法を提供できる。
以上、この発明を一実施形態、並びに一実施例に従って説明したが、この発明は上記一実施形態、並びに一実施例に限られるものではなく様々な変形が可能である。かつ、この発明の実施例は、上述した一実施例が唯一のものでもない。例えば、上述した一実施例では、一実施形態に係る薄膜を、半導体装置の製造過程において用いられ、この製造過程中に除去される側壁スペーサに適用した例を説明したが、半導体装置の製造過程において除去される薄膜は側壁スペーサに限られるものではない。一実施形態に係る薄膜は、例えば、ヴィアホールやコンタクトホール形成の際のハードマスクにも適用することが可能である。
また、一実施例では、n型及びp型の半導体領域を有する半導体層として、n型ウェル及びp型ウェルを有する半導体基板31を例示したが、半導体層は、半導体基板31に限られるものでもなく、例えば、絶縁膜の上にp型半導体層及びn型半導体層有する、いわゆるSOI基板や、薄膜トランジスタを形成するための半導体薄膜であっても良い。
また、一実施例では、nMOSトランジスタとpMOSトランジスタとの双方を形成する例を示したが、nMOSトランジスタ、又はpMOSトランジスタのいずれか一方のみを形成することもできる。この場合には、図8、図9、図12、及び図13に示したフォトレジスト40、41、42、43を形成する工程を省略し、かつ、n型不純物、又はp型不純物のいずれか一方のみを活性領域に導入すれば良い。
また、一実施例ではエクステンション35n、35pを形成したが、側壁スペーサ36´を形成する場合においても必ずしも形成される必要はない。例えば、チャネル長が微細化されたトランジスタにおいては、活性化のための熱処理時に、エクステンション35nどうし、又は35pどうしが接触し、ソース〜ドレイン間の短絡不良を生ずることがある。このため、エクステンション35n、35pは必要に応じて形成されれば良い。
さらに、一実施例では、側壁スペーサ36´を珪素、ゲルマニウム、及び酸素を含む膜とし、かつ、側壁スペーサ36´を除去するようにした。
しかしながら、例えば、珪素、ゲルマニウム、及び酸素を含む膜は、一実施形態において、図1を参照して説明したように、硫酸/過酸化水素混合液にエッチングされにくい、もしくはされない、という効果を持つ。硫酸/過酸化水素混合液は、フォトレジストを除去するときや金属膜、例えば、ニッケル膜を除去するとき等、半導体装置の製造過程におけるエッチング工程に用いられるエッチャントの一つである。半導体装置の製造過程におけるエッチング工程において、エッチングされにくい、もしくはエッチングされない、という効果を有する膜は、一実施例において説明した側壁スペーサ36´のように、必ずしも除去される膜でなくても使用することができる。例えば、エッチングの進行を止めるエッチングストッパや、不純物の導入領域を制限したり、半導体基板や層間絶縁膜等を局所的にエッチングしたり、薄膜に、局所的な化学反応を生じさせたりするための開口(窓)を持つハードマスクにも使用することができる。エッチングストッパやハードマスクは、半導体装置中から必ずしも除去される膜ではなく、半導体装置中に残されることがある。一実施形態に係る薄膜、例えば、珪素、ゲルマニウム、及び酸素を含む薄膜、又はこれら3つの元素に加えて、炭素、水素のどちらか一つ、またはその両方を含む薄膜は、半導体装置中に残される、例えば、エッチングストッパやハードマスク等にも使用することができる。
その他、上記一実施形態、並びに一実施例は、この発明の主旨を逸脱しない範囲で様々な変形が可能である。
31…半導体基板、32…ゲート絶縁膜、33…素子分離領域、34…ゲート電極、36…薄膜、36´…側壁スペーサ、38…ニッケルシリサイド、44…金属膜。
Claims (13)
- 半導体装置の製造過程で用いられる薄膜であって、
前記薄膜は、珪素、ゲルマニウム、および酸素を含む薄膜。 - 前記薄膜は、前記珪素、ゲルマニウム、および酸素に加えて、炭素および水素の少なくとも一つを含む、請求項1に記載の薄膜。
- 前記薄膜は、テトラメチル・ゲルマニウム(TMGe)と二酸化炭素とをベースガスとし、該ベースガスにモノシラン(SiH4)を添加して形成され、
前記モノシランの流量を、テトラメチル・ゲルマニウムとモノシランとの合計流量に対して20%以上60%以下として形成される、請求項1に記載の薄膜。 - 前記薄膜は、テトラメチル・ゲルマニウム(TMGe)と二酸化炭素とをベースガスとし、該ベースガスにモノシラン(SiH4)を添加して形成され、
前記モノシランの流量を、テトラメチル・ゲルマニウムとモノシランとの合計流量に対して40%として形成される、請求項1に記載の薄膜。 - 前記薄膜は、テトラメチル・ゲルマニウム(TMGe)と二酸化炭素とをベースガスとし、該ベースガスにモノシラン(SiH4)を添加して形成され、
前記モノシランの流量を、テトラメチル・ゲルマニウムとモノシランとの合計流量に対して50%以上60%以下として形成される、請求項1に記載の薄膜。 - 珪素、ゲルマニウム、および酸素を含む薄膜を形成すること、
前記薄膜をエッチングに曝すこと、および
前記エッチングに曝した後に、残留した前記薄膜を除去すること、
を含む半導体装置の製造方法。 - 前記薄膜は、前記珪素、ゲルマニウム、および酸素に加えて、炭素および水素の少なくとも一つを含む、請求項6に記載の半導体装置の製造方法。
- 活性領域、及び素子分離領域を有する半導体層の、前記活性領域上にゲート電極を形成すること、
前記半導体層、前記素子分離領域、及び前記ゲート電極とは異なる材料を用いて、前記ゲート電極の側面上に、珪素、ゲルマニウム、および酸素を含む薄膜からなる側壁スペーサを形成すること、
前記素子分離領域、前記ゲート電極、及び前記側壁スペーサをマスクに用いて、不純物を前記活性領域内に導入し、前記活性領域内に一対のソース及びドレイン領域を形成すること、
前記半導体層上、前記素子分離領域上、前記側壁スペーサ上、及び前記ゲート電極上を金属膜で覆うこと、
前記金属膜を、前記半導体層及び前記ゲート電極に反応させ、前記ソース及びドレイン領域、及び前記ゲート電極を部分的に低抵抗化すること、
前記素子分離領域、前記ゲート電極の低抵抗化された部分、前記ソース及びドレイン領域の低抵抗化された部分、及び前記側壁スペーサをエッチングし難く、前記金属膜の未反応部分をエッチングし易い第1エッチャントを用いて前記金属膜の未反応部分を除去すること、および
前記素子分離領域、前記ゲート電極の低抵抗化された部分、前記ソース及びドレイン領域の低抵抗化された部分をエッチングし難く、前記側壁スペーサをエッチングし易い第2エッチャントを用いて前記側壁スペーサを除去すること、
を含む半導体装置の製造方法。 - 第1導電型の活性領域、第2導電型の活性領域、及び素子分離領域を有する半導体層の、前記第1導電型の活性領域上と前記第2導電型の活性領域上との各々に、ゲート電極を形成すること、
前記半導体層、前記素子分離領域、及び前記ゲート電極とは異なる材料を用いて、前記第1導電型の活性領域上に形成されたゲート電極の側面上と、前記第2導電型の活性領域上に形成されたゲート電極の側面上との各々に、珪素、ゲルマニウム、および酸素を含む薄膜からなる側壁スペーサを形成すること、
前記半導体層の、第1導電型のトランジスタが形成される領域を、第1マスク材で覆うこと、
前記素子分離領域、前記第1導電型の活性領域上に形成されたゲート電極、このゲート電極の側面上に形成された側壁スペーサ、及び前記第1マスク材をマスクに用いて不純物を前記第1導電型の活性領域内に導入し、前記第1導電型の活性領域内に第2導電型の一対のソース及びドレイン領域を形成すること、
前記第1マスク材を除去した後、前記半導体層の、第2導電型のトランジスタが形成される領域を、第2マスク材で覆うこと、
前記素子分離領域、前記第2導電型の活性領域上に形成されたゲート電極、このゲート電極の側面上に形成された側壁スペーサ、及び前記第2マスク材をマスクに用いて不純物を前記第2導電型の活性領域内に導入し、前記第2導電型の半導体層内に第1導電型の一対のソース及びドレイン領域を形成すること、
前記第2マスク材を除去した後、前記半導体層上、前記素子分離領域上、前記側壁スペーサ上、及び前記ゲート電極上を金属膜で覆うこと、
前記金属膜を、前記半導体層及び前記ゲート電極に反応させ、前記ソース及びドレイン領域、及び前記ゲート電極を部分的に低抵抗化すること、
前記素子分離領域、前記ゲート電極の低抵抗化された部分、前記ソース及びドレイン領域の低抵抗化された部分、及び前記側壁スペーサをエッチングし難く、前記金属膜の未反応部分をエッチングし易い第1エッチャントを用いて前記金属膜の未反応部分を除去すること、
前記素子分離領域、前記ゲート電極の低抵抗化された部分、前記ソース及びドレイン領域の低抵抗化された部分をエッチングし難く、前記側壁スペーサをエッチングし易い第2エッチャントを用いて前記側壁スペーサを除去すること、
を含む半導体装置の製造方法。 - 前記側壁スペーサは、前記珪素、ゲルマニウム、および酸素に加えて、炭素および水素の少なくとも一つを含む、請求項8又は請求項9に記載の半導体装置の製造方法。
- 前記第1エッチャントは、硫酸と過酸化水素とを含む混合液である、請求項8又は請求項9に記載の半導体装置の製造方法。
- 前記第2エッチャントは、燐酸である、請求項8又は請求項9に記載の半導体装置の製造方法。
- 前記金属膜は、ニッケルを含む、請求項11又は請求項12に記載の半導体装置の製造方法。
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