KR20090127439A - 박막 및 그 박막을 이용한 반도체 장치의 제조 방법 - Google Patents

박막 및 그 박막을 이용한 반도체 장치의 제조 방법 Download PDF

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KR20090127439A
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요시히로 가토
노리아키 후키아게
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도쿄엘렉트론가부시키가이샤
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Abstract

반도체 장치의 제조 과정에서 이용되는 박막으로서, 반도체 기판상에 형성되어, 특정한 기능에 사용한 후, 제거 가능하다, 규소, 게르마늄, 및 산소를 포함하는 박막, 및 그 박막을 이용한 반도체 제조 방법에 관한 것이다.

Description

박막 및 그 박막을 이용한 반도체 장치의 제조 방법{THIN FILM AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE USING THE THIN FILM}
본 발명은, 반도체 기판상에 형성되어, 특정한 기능에 사용한 후, 제거 가능한 박막, 및 그 박막을 이용한 반도체 제조 방법에 관한 것이다.
집적 회로는 미세화함으로써 고집적화와 고성능화를 달성하여 왔다. 그러나, 패턴 크기가 나노미터 영역에 돌입한 현재, 미세화하더라도 트랜지스터 성능의 향상을 기대할 수 없게 되었다.
이 문제를 해결하여, 트랜지스터 성능의 향상을 도모하는 수단의 하나로서 캐리어 이동도를 향상시키는 기술이 검토되고 있다. 캐리어 이동도를 향상시키는 방법의 하나로서, 트랜지스터 바로 위에 인장 응력(nMOS 트랜지스터의 경우), 또는 압축 응력(pMOS 트랜지스터의 경우)을 갖는 질화실리콘(SiN)막을 퇴적하여 채널에 응력을 가하는 방법이 있다(예컨대, 일본 특허 공개 제 2007-19515 호 공보).
도 19를 이용하여 이 기술을 간단히 설명한다. 실리콘 기판(11)상에 소스(12), 드레인(13), 게이트 절연막(14), 게이트 전극(15), 측벽 스페이서(16), 니 켈실리사이드(17)가 형성되고, 그 위에 큰 응력을 가진 스트레스 라이너라고도 불리는 질화실리콘막(SiN막)(18, 19)이 형성되어 있다. nMOS 트랜지스터상의 SiN막(18)은 인장 응력을 갖고 있고, 그에 따라 채널 영역(20)에 인장 응력을 가한다. 한편, pMOS 트랜지스터상에 퇴적된 SiN막(19)은 압축 응력을 갖고 있고, 채널 영역(21)에 압축 응력을 가한다. 그 결과, nMOS 트랜지스터에서는 전자의 이동도가, pMOS 트랜지스터에서는 홀의 이동도가 증대된다.
그러나, 응력을 가진 SiN막의 아래에는, 측벽 스페이서막(16)이 퇴적되어 있고, 이 막을 사이에 두고 응력을 가하므로, 실질적으로 채널에 가해지는 응력은 그다지 크지 않다.
보다 유효하게 응력을 가하기 위해서는, 측벽 스페이서(16)를 제거하고, 게이트의 주위에 직접 SiN막(18, 19)을 퇴적하는 쪽이 바람직한 것이 알려져 있다(예컨대, 일본 특허 공개 제 2007-49166 호 공보).
그런데, 측벽 스페이서막(16)은, 본래 이온 주입의 마스크로서 이용하는 막이다. 게이트 전극(15)을 에칭한 후, 이온을 주입하여, 이른바, 익스텐션(extension)이라 불리고 있는 영역을 형성하고, 그 후 이 측벽 스페이서막을 형성한다. 측벽 스페이서를 마스크로 하여 깊은 확산층의 이온 주입이 행해져, 이른바, 소스(12)와 드레인(13)의 형성이 완료된다.
위에 말한 바와 같이 측벽 스페이서막은 이온 주입의 마스크로서 이용하므로, 이온 주입 분위기 중에서 안정한 것, 이온 주입에 이용한 레지스트를 제거할 때에 사용되는 황산/과산화수소 혼합 용액 중에서 안정한 것 등이 요구된다. 그 때문에, 일반적으로 SiN막이 사용되고 있다.
SiN막은 잘 알려져 있듯이 안정한 막이고, 황산/과산화수소 혼합 용액에는 용해되지 않고, 열인산이 유일하게 SiN막을 녹일 수 있는 에칭 용액으로서 사용되고 있다. 그러나, 열인산을 이용하더라도 그 에칭 속도는 느려, 측벽 스페이서막의 제거에는 꽤 긴 시간을 요하고 있다. 그 때문에, 측벽 스페이서막 제거 중에 니켈실리사이드(17)도 에칭되어, 확산층(소스(12), 드레인(13))의 저항이 증대된다고 하는 문제점이 있다. 그 때문에, 니켈실리사이드(17)를 에칭하지 않도록 단시간에 에칭할 수 있는 측벽 스페이서막 기술이 요구되고 있었다.
위에 말한 바와 같이, 채널부에 유효하게 응력을 가하기 위해 측벽 스페이서막을 제거하고자 하면, 소스(12), 및 드레인(13)상의 니켈실리사이드도 에칭되어 저항이 증대된다고 하는 과제가 있었다.
본 발명의 목적은, 니켈실리사이드 등의 다른 막을 에칭하지 않고, 반도체 장치에 이용되는 측벽 스페이서막 등의 박막을 빠르게 제거 가능하게 하는 박막, 및 그 박막을 이용한 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 제 1 형태에 따른 박막은, 반도체 장치의 제조 과정에서 이용되는 박막으로서, 상기 박막은, 규소, 게르마늄(germanium), 및 산소를 포함한다.
본 발명의 제 2 형태에 따른 반도체 장치의 제조 방법은, 규소, 게르마늄, 및 산소를 포함하는 박막을 형성하는 것, 상기 박막을 에칭에 노출시키는 것, 상기 에칭에 노출시킨 후에, 잔류한 박막을 제거하는 것을 포함한다.
본 발명의 제 3 형태에 따른 반도체 장치의 제조 방법은, 활성 영역, 및 소자 분리 영역을 갖는 반도체층의, 상기 활성 영역상에 게이트 전극을 형성하는 것, 상기 반도체층, 상기 소자 분리 영역, 및 상기 게이트 전극과는 다른 재료를 이용하여, 상기 게이트 전극의 측면상에, 규소, 게르마늄, 및 산소를 포함하는 박막으로 이루어지는 측벽 스페이서를 형성하는 것, 상기 소자 분리 영역, 상기 게이트 전극, 및 상기 측벽 스페이서를 마스크로 이용하여, 불순물을 상기 활성 영역 내에 도입하여, 상기 활성 영역 내에 한 쌍의 소스 및 드레인 영역을 형성하는 것, 상기 반도체층상, 상기 소자 분리 영역상, 상기 측벽 스페이서상, 및 상기 게이트 전극상을 금속막으로 덮는 것, 상기 금속막을, 상기 반도체층 및 상기 게이트 전극에 반응시켜, 상기 소스 및 드레인 영역, 및 상기 게이트 전극을 부분적으로 저저항화하는 것, 상기 소자 분리 영역, 상기 게이트 전극의 저저항화된 부분, 상기 소스 및 드레인 영역의 저저항화된 부분, 및 상기 측벽 스페이서를 에칭하기 어렵고, 상기 금속막의 미반응 부분을 에칭하기 쉬운 제 1 에칭제를 이용하여 상기 금속막의 미반응 부분을 제거하는 것, 상기 소자 분리 영역, 상기 게이트 전극의 저저항화된 부분, 상기 소스 및 드레인 영역의 저저항화된 부분을 에칭하기 어렵고, 상기 측벽 스페이서를 에칭하기 쉬운 제 2 에칭제를 이용하여 상기 측벽 스페이서를 제거하는 것을 포함한다.
본 발명의 제 4 형태에 따른 반도체 장치의 제조 방법은, 제 1 도전형 활성 영역, 제 2 도전형 활성 영역, 및 소자 분리 영역을 갖는 반도체층의, 상기 제 1 도전형 활성 영역상과 상기 제 2 도전형 활성 영역상의 각각에, 게이트 전극을 형성하는 것, 상기 반도체층, 상기 소자 분리 영역, 및 상기 게이트 전극과는 다른 재료를 이용하여, 상기 제 1 도전형 활성 영역상에 형성된 게이트 전극의 측면상과, 상기 제 2 도전형 활성 영역상에 형성된 게이트 전극의 측면상의 각각에, 규소, 게르마늄, 및 산소를 포함하는 박막으로 이루어지는 측벽 스페이서를 형성하는 것, 상기 반도체층의, 제 1 도전형 트랜지스터가 형성되는 영역을, 제 1 마스크재로 덮는 것, 상기 소자 분리 영역, 상기 제 1 도전형 활성 영역상에 형성된 게이트 전극, 이 게이트 전극의 측면상에 형성된 측벽 스페이서, 및 상기 제 1 마스크재를 마스크로 이용하여 불순물을 상기 제 1 도전형 활성 영역 내에 도입하여, 상기 제 1 도전형 활성 영역 내에 한 쌍의 제 2 도전형 소스 및 드레인 영역을 형성하는 것, 상기 제 1 마스크재를 제거한 후, 상기 반도체층의, 제 2 도전형 트랜지스터가 형성되는 영역을, 제 2 마스크재로 덮는 것, 상기 소자 분리 영역, 상기 제 2 도전형 활성 영역상에 형성된 게이트 전극, 이 게이트 전극의 측면상에 형성된 측벽 스페이서, 및 상기 제 2 마스크재를 마스크로 이용하여 불순물을 상기 제 2 도전형 활성 영역 내에 도입하여, 상기 제 2 도전형 반도체층 내에 한 쌍의 제 1 도전형 한 쌍의 소스 및 드레인 영역을 형성하는 것, 상기 제 2 마스크재를 제거한 후, 상기 반도체층상, 상기 소자 분리 영역상, 상기 측벽 스페이서상, 및 상기 게이트 전극상을 금속막으로 덮는 것, 상기 금속막을, 상기 반도체층 및 상기 게이트 전극에 반응시켜, 상기 소스 및 드레인 영역, 및 상기 게이트 전극을 부분적으로 저저항화하는 것, 상기 소자 분리 영역, 상기 게이트 전극의 저저항화된 부분, 상기 소스 및 드레인 영역의 저저항화된 부분, 및 상기 측벽 스페이서를 에칭하기 어렵고, 상기 금속막의 미반응 부분을 에칭하기 쉬운 제 1 에칭제를 이용하여 상기 금속막의 미반응 부분을 제거하는 것, 상기 소자 분리 영역, 상기 게이트 전극의 저저항화된 부분, 상기 소스 및 드레인 영역의 저저항화된 부분을 에칭하기 어렵고, 상기 측벽 스페이서를 에칭하기 쉬운 제 2 에칭제를 이용하여 상기 측벽 스페이서를 제거하는 것을 포함한다.
도 1은 본 발명의 일 실시 형태에 따른 박막의 황산/과산화수소 혼합 용액 내에서의 에칭 속도, 및 인산 내에서의 에칭 속도를 나타내는 도면,
도 2는 본 발명의 일 실시 형태에 따른 막의 적외 분광 차트를 나타내는 도면,
도 3은 본 발명의 일 실시 형태에 따른 박막에 의한 효과의 일례를 나타내는 도면,
도 4(a)는 조성 분석의 결과를 나타내는 도면,
도 4(b)는 조성 분석의 결과를 나타내는 도면,
도 5(a)는 조성 분석의 결과를 나타내는 도면,
도 5(b)는 조성 분석의 결과를 나타내는 도면,
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 주요 공정을 나타내는 단면도,
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 주요 공정을 나타내는 단면도,
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 주요 공정을 나타내는 단면도,
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 주요 공정을 나타내는 단면도,
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 주요 공정을 나타내는 단면도,
도 11은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 주요 공정을 나타내는 단면도,
도 12는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 주요 공정을 나타내는 단면도,
도 13은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 주요 공정을 나타내는 단면도,
도 14는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 주요 공정을 나타내는 단면도,
도 15는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 주요 공정을 나타내는 단면도,
도 16은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 주요 공정을 나타내는 단면도,
도 17은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 주요 공정을 나타내는 단면도,
도 18은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 주요 공정을 나타내는 단면도,
도 19는 선행 기술에 따른 트랜지스터를 나타내는 단면도이다.
상술한 목적을 달성하기 위해서는 2개의 방법을 생각할 수 있다. 하나는, 니켈실리사이드를 에칭하지 않고 SiN막을 에칭하는 용액을 제공하는 방법이며, 다른 하나는, 열인산 내에서 고속으로 단시간에 에칭할 수 있는 막을 제공하는 방법이다.
본 일 실시 형태는 후자를 목표로 하는 것이며, 특히, 측벽 스페이서막으로서의 기능을 하고, 또한 열인산 내에서 용이하게 에칭되는 막을 제공한다.
여기에 다시, 측벽 스페이서막에 요구되는 성질을 정리하면, 다음과 같다.
1) 측벽 스페이서막은 본래, 이온 주입의 마스크로서 사용하므로, 이온 주입 프로세스에서 변질되지 않는 것
2) 이온 주입시에 이용하는 레지스트의 제거 프로세스(산소 플라즈마 애싱, 및 황산/과산화수소 혼합 용액을 이용한 잔사 제거 공정)에서 에칭되지 않는 것
특히, 황산/과산화수소 혼합 용액으로 에칭되지 않는 것이 중요하고, 본 일 실시 형태는, 황산/과산화수소 혼합 용액에 용해되지 않고, 열인산 내에서 용이하 게 에칭되는 막을 제공하는 것을 목적으로 한다.
본 목적의 달성에 대하여 발명자가 예의 검토를 거듭한 결과, 규소, 게르마늄, 및 산소를 함유하는 막이 이 요구를 만족하는 것을 찾아냈다. 즉, 본 일 실시 형태는, 측벽 스페이서의 기능을 하는 막을, 규소, 게르마늄, 및 산소를 포함하는 막으로 한다.
도 1에, 일례로서 테트라메틸게르마늄(TMGe)과 이산화탄소를 베이스 가스로 하고, 그것에 모노실레인(SiH4)을 첨가하여 형성되는 막의 황산/과산화수소 혼합 용액, 및 열인산 내에서의 에칭 속도를 나타낸다. 모노실레인 가스의 첨가량을 늘리면 인산 내에서의 에칭 속도는 피크를 갖고, 한편, 황산/과산화수소 내에서의 에칭 속도는 단순히 저하된다.
도 1에 나타내는 바와 같이, 규소, 게르마늄, 및 산소를 포함하는 막에 따른 기본적인 이점은, 완성된 막의 인산 내에서의 에칭 속도가, 황산/과산화수소 혼합 용액 내에서의 에칭 속도보다 항상 높다는 것이다.
이 이점으로부터, 규소, 게르마늄, 및 산소를 포함하는 막은, 인산에 에칭되기 쉽고, 황산/과산화수소 혼합 용액에 에칭되기 어렵다는 효과를 얻을 수 있다.
또한, 도 1에 나타내는 바와 같이, TMGe와 모노실레인의 합계 유량에 대하여, 모노실레인의 유량이 20% 이상이 되면, 완성된 박막은, 황산/과산화수소 혼합 용액 내에서의 에칭 속도는 계속 저하되지만, 반대로 인산 내에서의 에칭 속도가 향상되기 시작하는 현상을 나타낸다.
이 현상으로부터, 모노실레인의 유량을, TMGe와 모노실레인의 합계 유량에 대하여 20% 이상으로 함으로써, 인산 내에서의 에칭 속도와, 황산/과산화수소 혼합 용액 내에서의 에칭 속도의 차를, 향상시킬 수 있는 박막을 얻을 수 있다는 이점을 얻을 수 있다.
또한, TMGe와 모노실레인의 합계 유량에 대하여, 모노실레인의 유량이 40%일 때, 완성된 박막은, 인산 내에서의 에칭 속도가 최고치를 나타낸다.
이 결과로부터, 모노실레인의 유량을, TMGe와 모노실레인의 합계 유량에 대하여 40%로 함으로써, 인산 내에서의 에칭 속도가 최고가 되는 박막을 얻을 수 있다는 이점을 얻을 수 있다.
또한, TMGe와 모노실레인의 합계 유량에 대하여, 모노실레인의 유량을 50% 이상으로 하면, 완성된 박막은, 황산/과산화수소 혼합 용액 내에서는, 거의 에칭되지 않게 된다.
이 현상으로부터, TMGe와 모노실레인의 합계 유량에 대하여, 모노실레인의 유량을 50% 이상으로 함으로써, 황산/과산화수소 혼합 용액에 의해 거의 에칭되지 않는다는 이점을 얻을 수 있다.
또, TMGe와 모노실레인의 합계 유량에 대하여, 모노실레인의 유량을 40% 이상으로 하면, 완성된 박막은, 인산 내에서의 에칭 속도가 저하되기 시작한다. 모노실레인의 유량이 60%를 넘으면 완성된 박막에서는, 모노실레인의 유량이 20% 미만일 때에 완성된 박막과, 인산 내에서의 에칭 속도와, 황산/과산화수소 혼합 용액 내에서의 에칭 속도의 차가, 거의 같은 정도가 된다.
이러한 결과로부터, 바람직한 범위로서 수치 한정을 하면,
1) 모노실레인의 유량은, TMGe와 모노실레인의 합계 유량에 대하여 20% 이상 60% 이하
2) 모노실레인의 유량은, TMGe와 모노실레인의 합계 유량에 대하여 40%
3) 모노실레인의 유량은, TMGe와 모노실레인과 합계 유량에 대하여 50% 이상 60% 이하
로 하는 것이 좋다.
도 2에, 이 막을 적외 분광 분석한 스펙트럼을 나타낸다. Si-O-Si 신축 진동이 1000-1 근방에 관찰되어, 모노실레인의 유량이 0%에서 20%로 증대함에 따라 Si-O-Si 네트워크가 형성되어 가는 것이 분명하다.
또, 용액 내의 에칭 속도를 보다 정밀하게 제어하기 위해서는, 규소, 게르마늄, 및 산소로 이루어지는 막에, 탄소, 수소 중 어느 하나, 또는 그 양쪽을 더 첨가하더라도 좋다.
도 3에, 본 일 실시 형태에 따른 효과의 일례를 나타낸다. 열인산 내에서의 본 막의 에칭 속도는 100/min을 넘고 있어, 종래로부터 사용되어온 SiN막에 비교하여 에칭 속도가 대폭 증대되어 있는 것을 알 수 있다. 측벽 스페이서막의 막 두께는 일반적으로 30~50 정도이므로, 30초 정도로 에칭 가능하다. 이 정도의 시간이면, 니켈실리사이드는 거의 에칭되지 않는다. 본 일 실시 형태에 따른 박막을, 반도체 장치에 이용함으로써 확산층의 저항 증대를 초래하지 않고 측벽 스페이서막을 제거할 수 있다.
도 4(a) 및 도 4(b)에, 상기 박막의 조성 분석의 결과를 나타낸다. 조성 분석에는, RBS(Rutherford Backscattering Spectrometry)를 이용했다.
도 4(a)에 나타내는 바와 같이, TMGe만으로 형성한 박막의 구성 원소는, 게르마늄(Ge), 탄소(C), 산소(O), 수소(H)이다. 본 분석에 이용한 박막에 있어서는, 이들의 존재 비율은, 각각 21.3%, 16.9%, 15.0%, 46.7%였다.
TMGe에 가하여 모노실레인을 흘리도록 하면, 형성되는 박막에, 규소(Si)가, 가해지게 된다. 모노실레인의 유량을, TMGe와 모노실레인의 합계 유량에 대하여 20%, 40%, 60%로 늘려 가면, 도 4(a)에 나타내는 바와 같이, 형성되는 박막으로부터 Ge의 존재 비율이 내려가고, 대신에 Si의 존재 비율이 올라간다.
도 4(b)는 도 4(a)에 나타내는 분석 결과를 꺾은선 그래프로 나타낸 도면이다.
도 4(b)에 나타내는 바와 같이, Ge와 Si의 존재 비율은, 모노실레인의 유량이 약 25%를 넘으면 역전된다. 또한, 모노실레인의 유량이 약 50%를 넘으면, C와 Si의 존재 비율도 역전된다.
그런데, 모노실레인의 유량을 TMGe와 모노실레인의 합계 유량에 대하여 50% 이상으로 하여 박막을 형성하면, 황산/과산화수소 혼합 용액에 의해 거의 에칭되지 않는 박막을 얻을 수 있는 것은, 도 1을 참조하여 설명한 것과 같다. 이러한 박막에 있어서, 구성 원소를 존재 비율이 높은 순서로 나열하여 보면, 도 4(b)에 나타내는 바와 같이, H, O, Si, C, Ge가 된다. 이러한 순서로, H, O, Si, C, Ge를 함 유하는 박막은, 도 4(b)에 따르면, 모노실레인의 유량을, TMGe와 모노실레인의 합계 유량에 대하여 약 50% 이상 약 70% 이하로 하여 형성한 박막이다. 구체적인 수치예를 나타내면, H=35% 이상 45% 이하, O=19% 이상 25%, Si=15%~20%, C=13% 이상 15% 이하, Ge=6% 이상 7.5% 이하이다.
도 5(a) 및 도 5(b)도, 도 4(a) 및 도 4(b)와 같이, 상기 박막의 조성 분석의 결과를 나타내는 도면이다. 도 5(a)에 나타내는 수치는, 도 4(a)에 나타내는 분석 결과에 근거하여, 형성되는 박막 중의 Si와 Ge의 비율(Si/Ge), O와 Si+Ge의 비율(O/(Si+Ge)), C와 Si+Ge의 비율(C/(Si+Ge)), 및 H와 Si+Ge의 비율(H/(Si+Ge))을 산출한 것이며, 도 5(b)는, 도 5(a)에 나타내는 수치를 꺾은선 그래프로 나타낸 도면이다.
도 5(b)에 나타내는 바와 같이, 모노실레인의 유량을 TMGe와 모노실레인의 합계 유량에 대하여 50% 이상으로 하면, 이 박막의, 상기 비율은, Si/Ge=2.0 이상 3.5 이하, O/(Si+Ge)=0.8 이상 1.0 이하, C/(Si+Ge)=0.5 이상 0.7 이하, H/(Si+Ge)=1.2 이상 2.2 이하이다.
다음으로, 첨부 도면을 참조하여 본 한 실시 형태에 따른 박막을 이용한 반도체 장치의 제조 방법을, 본 발명의 일 실시예로서 구체적으로 설명한다.
본 일 실시예에서는 규소, 게르마늄, 산소로 이루어지는 막(이하 필요에 따라 GeSiO라 약기함)을 이온 주입 처리의 마스크로서 사용하는 예에 대하여 설명한다.
우선, 도 6에 나타내는 바와 같이, 예컨대, 규소로 이루어지는 반도체 기 판(31)에, 주지의 기술을 이용하여 n채널형 절연 게이트 전계 효과 트랜지스터, 예컨대, n채널형 MOSFET(nMOS 트랜지스터)를 형성하기 위한 p형 반도체 영역(본 예에서는 p웰)과, p채널형 절연 게이트 전계 효과 트랜지스터, 예컨대, p채널형 MOSFET(pMOS 트랜지스터)를 형성하기 위한 n형 반도체 영역(본 예에서는 n웰)을 형성한다. 이어서, 반도체 기판(31)에, 예컨대, STI(Shallow Trench Isolation) 기술을 이용하여 소자 분리 영역(33)을 형성하고, 반도체 기판(31)의 표면 영역에 활성 영역 AA를 구획한다. 소자 분리 영역(33)의 재료의 일례는, 산화실리콘이다. 이어서, 반도체 기판(31)의 활성 영역 AA상에, 예컨대, 열산화법을 이용하여 산화실리콘으로 이루어지는 게이트 절연막(32)을 형성한다.
다음으로, 도 7에 나타내는 바와 같이, 게이트 절연막(32) 및 소자 분리 영역(33)상에 도전성 막을 형성하고, 이 도전성 막을, 포토리소그래피법을 이용하여 패터닝함으로써, n형 웰의 활성 영역상과, p형 웰의 활성 영역 위의 각각에 게이트 전극(34)을 각각 형성한다. 게이트 전극(34)의 재료로서는, nMOS 트랜지스터의 경우에는, 예컨대, n형 불순물로서 비소(As) 혹은 인(P)을 함유하는 폴리실리콘막 혹은 폴리실리콘게르마늄막을 이용하면 좋다. 또한, pMOS 트랜지스터의 경우에는, 예컨대, p형 불순물로서 붕소(B)를 함유하는 폴리실리콘막 또는 폴리실리콘게르마늄막을 이용하면 좋다. 혹은, 불순물을 포함하지 않는 폴리실리콘막을 형성하고, 이 폴리실리콘막을, 포토리소그래피법을 이용한 패터닝에 의해 게이트 전극(34)에 가공한 후, p형 웰상에 형성된 게이트 전극(34) 및 p형 웰에 n형 불순물을 이온 주입하고, 마찬가지로 n형 웰상에 형성된 게이트 전극(34) 및 n형 웰에 p형 불순물을 이온 주입하더라도 좋다.
다음으로, 도 8에 나타내는 바와 같이, 나중에 pMOS 트랜지스터가 형성되는 n형 웰상을 포토레지스트(40)로 피복한다. 이어서, 노출한 p형 웰에 대하여, 소자 분리 영역(33), 게이트 전극(34) 및 포토레지스트(40)를 마스크로 이용하여 n형 불순물, 예컨대, 비소를 이온 주입하여, nMOS 트랜지스터의 익스텐션(35n)을 형성한다.
다음으로, 도 9에 나타내는 바와 같이, 포토레지스트(40)를 제거한 후, 이번은 반대로, nMOS 트랜지스터가 형성되는 p형 웰상을 포토레지스트(41)로 피복한다. 이어서, 노출한 n형 웰에 대하여, 소자 분리 영역(33), 게이트 전극(34) 및 포토레지스트(41)를 마스크로 이용하여 p형 불순물, 예컨대, 보론을 이온 주입하여, pMOS 트랜지스터의 익스텐션(35p)을 형성한다.
다음으로, 도 10에 나타내는 바와 같이, 포토레지스트(41)를 제거한 후, 게이트 전극(34)의 측면 및 상면을 피복하도록, 반도체 기판(31)의 전면상에, 측벽 스페이서가 되는 박막(36)을, CVD법, 예컨대, PECVD(Plasma-Enhanced CVD)법을 이용하여 형성한다. 본 예에서는, 박막(36)은, 규소, 게르마늄, 및 산소를 포함하는 막이며, 예컨대, GeSiO막으로 좋다. 단, GeSiO막에는, 상술한 바와 같이, 용액 중의 에칭 속도를 보다 정밀하게 제어하기 위해, 탄소, 수소 중 어느 하나, 또는 그 양쪽을 더 첨가할 수 있다. 예컨대, 본 예에서는, GeSiCOH막으로 한다. 이 GeSiCOH막은 테트라메틸게르마늄(TMGe)과 이산화탄소를 베이스 가스로 하여, 이 베 이스 가스에 모노실레인(SiH4)을 첨가한 PECVD법에 의해 형성할 수 있다. 구체적인 성막 조건의 예로서는, TMGe와 모노실레인(SiH4)의 합계 유량은 200sccm, 이산화탄소의 유량 2000sccm, 모노실레인(SiH4)의 유량은 도 1에 나타낸 범위로부터 SiH4/SiH4+TMGe로 규정되는 유량을 적절히 선택하여, 챔버 내 압력 267㎩, 기판 온도 300℃로 성막할 수 있다. 두께의 예로서는, 30㎚~50㎚이다. 본 예에서는, 일례로서 30㎚로 한다. 또한, GeSiCOH막의 베이스 가스로서는, 상술한 TMGe 외에 GeH4와 CH계 가스(예컨대, CH4, C2H4, C2H2)의 혼합 가스를 이용할 수도 있다. 또한, GeSiCOH막의 성막 장치로서는, PECVD 대신에 고밀도 플라즈마를 이용한 CVD 장치를 이용하더라도 좋고, PVD 장치를 이용할 수도 있다.
다음으로, 도 11에 나타내는 바와 같이, 박막(36)을, 이방성 에칭을 이용하여 에칭백한다. 이방성 에칭의 일례는, RIE(Reactive Ion Etching)이다. 박막(36)을 에칭백함으로써, 게이트 전극(34)의 측면상에, GeSiCOH막으로 이루어지는 측벽 스페이서(36')가 형성된다.
다음으로, 도 12에 나타내는 바와 같이, n형 웰상을 포토레지스트(42)로 피복한다. 이어서, 노출한 p형 웰에 대하여, 소자 분리 영역(33), 게이트 전극(34), 측벽 스페이서(36') 및 포토레지스트(42)를 마스크로 이용하여 n형 불순물, 예컨대, 비소를 이온 주입하여, nMOS 트랜지스터의 소스드레인 영역(37n)을 형성한다.
다음으로, 도 13에 나타내는 바와 같이, 포토레지스트(42)를 제거한 후, p형 웰상을 포토레지스트(43)로 피복한다. 이어서, 노출한 n형 웰에 대하여, 소자 분리 영역(33), 게이트 전극(34), 측벽 스페이서(36)' 및 포토레지스트(43)를 마스크로 이용하여 p형 불순물, 예컨대, 보론을 이온 주입하여, pMOS 트랜지스터의 소스드레인 영역(37p)을 형성한다. 또, 포토레지스트(42)는, 본 예에서는, 황산/과산화수소 혼합 용액(SPM)을 이용한 습식 에칭을 이용하여 제거한다. GeSiO막이나, GeSiO막에, 탄소, 수소 중 어느 하나, 또는 그 양쪽이 더 첨가된 막은, 황산/과산화수소 혼합 용액 중에 있어서 안정하다. 이 때문에, 포토레지스트(42)를 제거할 때의 습식 에칭에 있어서, 측벽 스페이서(36')가 부주의하게 제거되는 것이 억제된다.
다음으로, 도 14에 나타내는 바와 같이, 포토레지스트(43)를 제거, 예컨대, 황산/과산화수소 혼합 용액을 이용한 습식 에칭을 이용하여 제거한 후, 소스드레인 영역(37n, 37p)을 활성화하기 위해 스파이크 RTA(Rapid Thermal Anneal)에 의해 1000℃ 정도의 고온으로 열처리를 행한다. 이어서, 게이트 전극(34)의 측면 및 상면을 피복하도록, 반도체 기판(31)의 전면상에, 금속막(44)을, 예컨대, 스퍼터링법을 이용하여 형성한다. 본 예에서는, 금속막(44)은, 니켈(Ni)이며, 스퍼터링법을 이용하여, 예컨대, 30㎚의 두께로 형성한다.
다음으로, 도 15에 나타내는 바와 같이, 도 14에 나타낸 금속막(44)이 형성된 구조체를, 질소 분위기 중에서 500℃로 30초간 열처리한다. 이에 따라, 금속막(44) 중의 금속, 본 예에서는 니켈이 게이트 전극, 및 반도체 기판(31)을 구성하는 도전물, 본 예에서는 실리콘과 반응하여, 금속막(44)과 게이트 전극(34)이 접촉 하는 부분, 및 금속막(44)과 반도체 기판(31)이 접촉하는 부분(본 예에서는, 반도체 기판(31) 중의 소스드레인 영역(37n, 37p)의 부분)에 반응층, 본 예에서는 니켈실리사이드(NiSi)(38)가 형성된다. 니켈실리사이드(38)가 형성됨으로써 게이트 전극(34), 및 소스드레인 영역(37n, 37p)이 부분적으로 저저항화된다.
다음으로, 도 16에 나타내는 바와 같이, 소자 분리 영역(33), 게이트 전극(34)의 저저항화된 부분(니켈실리사이드(38)), 소스드레인 영역의 저저항화된 부분(니켈실리사이드(38)), 및 측벽 스페이서(36')를 에칭하기 어렵고, 금속막(44)의 미반응 부분을 에칭하기 쉬운 에칭제를 이용하여, 금속막(44)의 미반응 부분을 제거한다. 이러한 에칭제의 예는, 황산/과산화수소 혼합 용액이다. 본 예에서는, 황산/과산화수소 혼합 용액을 이용하여 습식 에칭함으로써, 금속막(44)의 미반응 부분, 즉, 니켈이 제거된다. 이에 따라, 게이트 전극(34)상, 및 소스드레인 영역(37n, 37p)상에, 니켈실리사이드(38)가 남는다. 또한, 규소, 게르마늄, 및 산소를 포함하는 막, 또는 이 막에, 탄소, 수소 중 어느 하나, 또는 그 양쪽이 첨가된 막으로 이루어지는 측벽 스페이서(36')는, 황산/과산화수소 혼합 용액 내에서 에칭되지 않으므로, 측벽 스페이서(36')는, 게이트 전극(34)의 측면상에 잔류한다.
다음으로, 도 17에 나타내는 바와 같이, 소자 분리 영역(33), 게이트 전극(34)의 저저항화된 부분(니켈실리사이드(38)), 소스 및 드레인 영역의 저저항화된 부분(니켈실리사이드(38))을 에칭하기 어렵고, 측벽 스페이서(36')를 에칭하기 쉬운 에칭제를 이용하여 측벽 스페이서(36')를 제거한다. 본 예에서는, 도 16에 나타낸 금속막(44)의 미반응 부분이 제거된 구조체를, 인산 내에 침지한다. 측벽 스페이서(36')의, 게이트 전극(34)의 측면상에서 수평 방향의 두께 t는 약 30㎚이며, 또한, 등방성으로 에칭되므로, 오버에칭을 감안하더라도 30초로 제거 가능하다.
이렇게 하여, 도 18에 나타내는 바와 같이, 게이트 전극(34)의 측면상에서 측벽 스페이서막이 제거된 반도체 장치가 되는 구조체를 얻을 수 있다.
도 18에 나타내는 바와 같이, 본 한 실시예에 따라서 형성된 상기 구조체는, 니켈실리사이드(38)가 에칭되지 않고, 측벽 스페이서가 제거된다. 이 다음, 예컨대, 게이트의 주위에 직접, SiN막을 퇴적함으로써, 보다 유효하게 채널 영역에 응력을 가할 수 있어, 트랜지스터의 캐리어 이동도를 향상시킬 수 있다.
이와 같이, 상기 일 실시 형태, 및 일 실시예에 따르면, 니켈실리사이드 등의 다른 막을 에칭하지 않고, 반도체 장치에 이용되는 측벽 스페이서막 등의 박막을 빠르게 제거 가능하게 하는 박막, 및 그 박막을 이용한 반도체 장치의 제조 방법을 제공할 수 있다.
이상, 본 발명을 일 실시 형태, 및 일 실시예에 따라 설명했지만, 본 발명은 상기 일 실시 형태, 및 일 실시예에 한정되는 것이 아니고 다양한 변형이 가능하다. 또한, 본 발명의 실시예는, 상술한 일 실시예가 유일한 것도 아니다. 예컨대, 상술한 일 실시예에서는, 일 실시 형태에 따른 박막을, 반도체 장치의 제조 과정에 있어서 이용되고, 이 제조 과정 중에 제거되는 측벽 스페이서에 적용한 예를 설명했지만, 반도체 장치의 제조 과정에서 제거되는 박막은 측벽 스페이서에 한정되는 것이 아니다. 일 실시 형태에 따른 박막은, 예컨대, 비아홀이나 콘택트홀 형 성시의 하드마스크에도 적용하는 것이 가능하다.
또한, 일 실시예에서는, n형 및 p형 반도체 영역을 갖는 반도체층으로서, n형 웰 및 p형 웰을 갖는 반도체 기판(31)을 예시했지만, 반도체층은, 반도체 기판(31)에 한정되는 것도 아니고, 예컨대, 절연막의 위에 p형 반도체층 및 n형 반도체층을 갖는, 이른바 SOI 기판이나, 박막 트랜지스터를 형성하기 위한 반도체 박막이더라도 좋다.
또한, 일 실시예에서는, nMOS 트랜지스터와 pMOS 트랜지스터의 양쪽을 형성하는 예를 나타냈지만, nMOS 트랜지스터, 또는 pMOS 트랜지스터 중 어느 한쪽만을 형성할 수도 있다. 이 경우에는, 도 8, 도 9, 도 12, 및 도 13에 나타낸 포토레지스트(40, 41, 42, 43)를 형성하는 공정을 생략하고, 또한, n형 불순물, 또는 p형 불순물 중 어느 한쪽만을 활성 영역으로 도입하면 된다.
또한, 일 실시예에서는 익스텐션(35n, 35p)을 형성했지만, 측벽 스페이서(36')를 형성하는 경우에 있어서도 반드시 형성될 필요는 없다. 예컨대, 채널 길이가 미세화된 트랜지스터에 있어서는, 활성화를 위한 열처리시에, 익스텐션 35n끼리, 또는 35p끼리 접촉하여, 소스~드레인 사이의 단락 불량이 생기는 경우가 있다. 이 때문에, 익스텐션(35n, 35p)은 필요에 따라 형성되면 된다.
또한, 일 실시예에서는, 측벽 스페이서(36')를 규소, 게르마늄, 및 산소를 포함하는 막으로 하고, 또한, 측벽 스페이서(36')를 제거하도록 했다.
그러나, 예컨대, 규소, 게르마늄, 및 산소를 포함하는 막은, 일 실시 형태에 있어서, 도 1을 참조하여 설명한 바와 같이, 황산/과산화수소 혼합액에 에칭되기 어렵거나, 또는 에칭되지 않는다는 효과를 갖는다. 황산/과산화수소 혼합액은, 포토레지스트를 제거할 때나 금속막, 예컨대, 니켈막을 제거할 때 등, 반도체 장치의 제조 과정에 있어서의 에칭 공정에 이용되는 에칭제의 하나이다. 반도체 장치의 제조과정에 있어서의 에칭 공정에 있어서, 에칭되기 어렵거나, 또는 에칭되지 않는다는 효과를 갖는 막은, 일 실시예에 있어서 설명한 측벽 스페이서(36')와 같이, 반드시 제거되는 막이 아니더라도 사용할 수 있다. 예컨대, 에칭의 진행을 멈추는 에칭스토퍼나, 불순물의 도입 영역을 제한하거나, 반도체 기판이나 층간 절연막 등을 국소적으로 에칭하거나, 박막에, 국소적인 화학 반응을 생기게 하거나 하기 위한 개구(창)를 갖는 하드마스크에도 사용할 수 있다. 에칭스토퍼나 하드마스크는, 반도체 장치 중에서 반드시 제거되는 막이 아니라, 반도체 장치 중에 남겨지는 경우가 있다. 일 실시 형태에 따른 박막, 예컨대, 규소, 게르마늄, 및 산소를 포함하는 박막, 또는 이들 3개의 원소에 더하여, 탄소, 수소 중 어느 하나, 또는 그 양쪽을 포함하는 박막은, 반도체 장치 중에 남겨지는, 예컨대, 에칭스토퍼나 하드마스크 등에도 사용할 수 있다.
그 밖에, 상기 일 실시 형태, 및 일 실시예는, 본 발명의 주지를 일탈하지 않는 범위에서 다양한 변형이 가능하다.

Claims (19)

  1. 반도체 장치의 제조 과정에서 이용되는 박막으로서,
    상기 박막은, 규소, 게르마늄, 및 산소를 포함하는 박막.
  2. 제 1 항에 있어서,
    상기 박막은, 상기 규소, 게르마늄, 및 산소에 더하여, 탄소 및 수소 중 적어도 하나를 포함하는 박막.
  3. 제 1 항에 있어서,
    상기 박막은, 테트라메틸게르마늄(TMGe)과 이산화탄소를 베이스 가스로 하여, 그 베이스 가스에 모노실레인(SiH4)을 첨가하여 형성되고,
    상기 모노실레인의 유량을, 테트라메틸게르마늄과 모노실레인의 합계 유량에 대하여 20% 이상 60% 이하로 하여 형성되는 박막.
  4. 제 1 항에 있어서,
    상기 박막은, 테트라메틸게르마늄(TMGe)과 이산화탄소를 베이스 가스로 하여, 그 베이스 가스에 모노실레인(SiH4)을 첨가하여 형성되고,
    상기 모노실레인의 유량을, 테트라메틸게르마늄과 모노실레인의 합계 유량에 대하여 40%로 하여 형성되는 박막.
  5. 제 1 항에 있어서,
    상기 박막은, 테트라메틸게르마늄(TMGe)과 이산화탄소를 베이스 가스로 하여, 그 베이스 가스에 모노실레인(SiH4)을 첨가하여 형성되고,
    상기 모노실레인의 유량을, 테트라메틸게르마늄과 모노실레인의 합계 유량에 대하여 50% 이상 60% 이하로 하여 형성되는 박막.
  6. 규소, 게르마늄, 및 산소를 포함하는 박막을 형성하는 것,
    상기 박막을 에칭에 노출시키는 것, 및,
    상기 에칭에 노출시킨 후에, 잔류한 상기 박막을 제거하는 것
    을 포함하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 박막은, 상기 규소, 게르마늄, 및 산소에 더하여, 탄소 및 수소 중 적어도 하나를 포함하는 반도체 장치의 제조 방법.
  8. 활성 영역, 및 소자 분리 영역을 갖는 반도체층의 상기 활성 영역상에 게이트 전극을 형성하는 것,
    상기 반도체층, 상기 소자 분리 영역, 및 상기 게이트 전극과는 다른 재료를 이용하여, 상기 게이트 전극의 측면상에, 규소, 게르마늄, 및 산소를 포함하는 박막으로 이루어지는 측벽 스페이서를 형성하는 것,
    상기 소자 분리 영역, 상기 게이트 전극, 및 상기 측벽 스페이서를 마스크로 이용하여, 불순물을 상기 활성 영역 내에 도입하여, 상기 활성 영역 내에 한 쌍의 소스 및 드레인 영역을 형성하는 것,
    상기 반도체층상, 상기 소자 분리 영역상, 상기 측벽 스페이서상, 및 상기 게이트 전극상을 금속막으로 덮는 것,
    상기 금속막을, 상기 반도체층 및 상기 게이트 전극에 반응시켜, 상기 소스 및 드레인 영역, 및 상기 게이트 전극을 부분적으로 저저항화하는 것,
    상기 소자 분리 영역, 상기 게이트 전극의 저저항화된 부분, 상기 소스 및 드레인 영역의 저저항화된 부분, 및 상기 측벽 스페이서를 에칭하기 어렵고, 상기 금속막의 미반응 부분을 에칭하기 쉬운 제 1 에칭제를 이용하여 상기 금속막의 미반응 부분을 제거하는 것, 및,
    상기 소자 분리 영역, 상기 게이트 전극의 저저항화된 부분, 상기 소스 및 드레인 영역의 저저항화된 부분을 에칭하기 어렵고, 상기 측벽 스페이서를 에칭하기 쉬운 제 2 에칭제를 이용하여 상기 측벽 스페이서를 제거하는 것
    을 포함하는 반도체 장치의 제조 방법.
  9. 제 1 도전형 활성 영역, 제 2 도전형 활성 영역, 및 소자 분리 영역을 갖는 반도체층의 상기 제 1 도전형 활성 영역상과 상기 제 2 도전형 활성 영역상의 각각에, 게이트 전극을 형성하는 것,
    상기 반도체층, 상기 소자 분리 영역, 및 상기 게이트 전극과는 다른 재료를 이용하여, 상기 제 1 도전형 활성 영역상에 형성된 게이트 전극의 측면상과, 상기 제 2 도전형 활성 영역상에 형성된 게이트 전극의 측면상의 각각에, 규소, 게르마늄, 및 산소를 포함하는 박막으로 이루어지는 측벽 스페이서를 형성하는 것,
    상기 반도체층의, 제 1 도전형 트랜지스터가 형성되는 영역을, 제 1 마스크재로 덮는 것,
    상기 소자 분리 영역, 상기 제 1 도전형 활성 영역상에 형성된 게이트 전극, 이 게이트 전극의 측면상에 형성된 측벽 스페이서, 및 상기 제 1 마스크재를 마스크로 이용하여 불순물을 상기 제 1 도전형 활성 영역 내에 도입하여, 상기 제 1 도 전형 활성 영역 내에 한 쌍의 제 2 도전형 소스 및 드레인 영역을 형성하는 것,
    상기 제 1 마스크재를 제거한 후, 상기 반도체층의, 제 2 도전형 트랜지스터가 형성되는 영역을, 제 2 마스크재로 덮는 것,
    상기 소자 분리 영역, 상기 제 2 도전형 활성 영역상에 형성된 게이트 전극, 이 게이트 전극의 측면상에 형성된 측벽 스페이서, 및 상기 제 2 마스크재를 마스크로 이용하여 불순물을 상기 제 2 도전형 활성 영역 내에 도입하여, 상기 제 2 도전형 반도체층 내에 한 쌍의 제 1 도전형 소스 및 드레인 영역을 형성하는 것,
    상기 제 2 마스크재를 제거한 후, 상기 반도체층상, 상기 소자 분리 영역상, 상기 측벽 스페이서상, 및 상기 게이트 전극상을 금속막으로 덮는 것,
    상기 금속막을, 상기 반도체층 및 상기 게이트 전극에 반응시켜, 상기 소스 및 드레인 영역, 및 상기 게이트 전극을 부분적으로 저저항화하는 것,
    상기 소자 분리 영역, 상기 게이트 전극의 저저항화된 부분, 상기 소스 및 드레인 영역의 저저항화된 부분, 및 상기 측벽 스페이서를 에칭하기 어렵고, 상기 금속막의 미반응 부분을 에칭하기 쉬운 제 1 에칭제를 이용하여 상기 금속막의 미반응 부분을 제거하는 것,
    상기 소자 분리 영역, 상기 게이트 전극의 저저항화된 부분, 상기 소스 및 드레인 영역의 저저항화된 부분을 에칭하기 어렵고, 상기 측벽 스페이서를 에칭하기 쉬운 제 2 에칭제를 이용하여 상기 측벽 스페이서를 제거하는 것
    을 포함하는 반도체 장치의 제조 방법.
  10. 제 8 항에 있어서,
    상기 측벽 스페이서는, 상기 규소, 게르마늄, 및 산소에 더하여, 탄소 및 수소 중 적어도 하나를 포함하는 반도체 장치의 제조 방법.
  11. 제 9 항에 있어서,
    상기 측벽 스페이서는, 상기 규소, 게르마늄, 및 산소에 더하여, 탄소 및 수소 중 적어도 하나를 포함하는 반도체 장치의 제조 방법.
  12. 제 8 항에 있어서,
    상기 제 1 에칭제는, 황산과 과산화수소를 포함하는 혼합액인 반도체 장치의 제조 방법.
  13. 제 9 항에 있어서,
    상기 제 1 에칭제는, 황산과 과산화수소를 포함하는 혼합액인 반도체 장치의 제조 방법.
  14. 제 8 항에 있어서,
    상기 제 2 에칭제는, 인산인 반도체 장치의 제조 방법.
  15. 제 9 항에 있어서,
    상기 제 2 에칭제는, 인산인 반도체 장치의 제조 방법.
  16. 제 12 항에 있어서,
    상기 금속막은, 니켈을 포함하는 반도체 장치의 제조 방법.
  17. 제 13 항에 있어서,
    상기 금속막은, 니켈을 포함하는 반도체 장치의 제조 방법.
  18. 제 14 항에 있어서,
    상기 금속막은, 니켈을 포함하는 반도체 장치의 제조 방법.
  19. 제 15 항에 있어서,
    상기 금속막은, 니켈을 포함하는 반도체 장치의 제조 방법.
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