JP5262711B2 - 半導体装置及びその製造方法 - Google Patents

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Description

半導体装置及びその製造方法に関し、特に、ストレスを発生する膜で覆われたＭＩＳＦＥＴであって、そのストレスを利用してチャネル領域に歪みを生じさせて駆動電流の増加を図ったＭＩＳＦＥＴを有する半導体装置及びその製造方法に関する。
ＭＩＳＦＥＴに、特定の方向のストレスを印加して歪みを発生させると、ＭＩＳＦＥＴの導電性を担うキャリヤーの移動度が増加し、ＭＩＳＦＥＴの特性が向上する。
そこで、ＭＩＳＦＥＴにストレスを印加するための様々な技術が検討されている。その技術の一つに、ＭＩＳＦＥＴを覆うように形成されたコンタクトエッチングストップ膜により、ＭＩＳＦＥＴにストレスを印加する技術がある。
コンタクトエッチングストップ膜により、ＭＩＳＦＥＴにストレスを印加する技術においては、ストレス量のコントロールはコンタクトエッチングストップ膜の膜厚をコントロールすることにより行うことができる。しかし、コンタクトエッチングストップ膜によるストレスの方向を、上記のコンタクトエッチングストップ膜中において部分的にコントロールすることはできない。
ここで、Ｎ型ＭＩＳＦＥＴ又はＰ型ＭＩＳＦＥＴの特性を改善するには、特定の方向にストレスをかける必要がある。そうすると、コンタクトエッチングストップ膜が与えるストレスの方向とＭＩＳＦＥＴの特性が改善するストレスの方向が異なる場合には、ＭＩＳＦＥＴの特性は改善しない。
また、Ｎ型のＭＩＳＦＥＴとＰ型のＭＩＳＦＥＴとでは、特性を改善するためにチャネル領域にかけるべきストレスの方向が異なる。そうすると、コンタクトエッチングストップ膜により、ＭＩＳＦＥＴにストレスを印加する技術によっては、Ｎ型のＭＩＳＦＥＴの特性及びＰ型のＭＩＳＦＥＴの特性を、同時に改善することはできない。
通常のＭＩＳＦＥＴの構造においては、コンタクトエッチングストップ膜が発生するストレスはそのままＭＩＳＦＥＴのチャネル領域に伝わるからである。
そこで、Ｐ型のＭＩＳＦＥＴ上には圧縮ストレスを発生するコンタクトエッチングストップ膜が堆積され、Ｎ型のＭＩＳＦＥＴ上には引っ張りストレスを発生するコンタクトエッチングストップ膜が堆積されている構造が提案された。（例えば、特許文献１）
特許文献１によれば、上記の構造を得るために、以下のような工程を行う。まず、圧縮ストレスを発生するコンタクトエッチングストップ膜を堆積させる工程を行う。次に、Ｎ型のＭＩＳＦＥＴ上の圧縮ストレスを発生するコンタクトエッチングストップ膜を除去する工程を行う。そして、新たに、引っ張りストレスを発生するコンタクトエッチングストップ膜を堆積させる工程を行う。そうすると、Ｐ型のＭＩＳＦＥＴ上には圧縮ストレスを発生するコンタクトエッチングストップ膜が、Ｎ型のＭＩＳＦＥＴ上には引っ張りストレスを発生するコンタクトエッチングストップ膜が形成される。
国際公開 ＷＯ２００２／０４３１５１号
（発明が解決しようとする課題）
Ｐ型のＭＩＳＦＥＴ又はＮ型のＭＩＳＦＥＴ上のコンタクトエッチングストップ膜が発生するストレスの方向は、通常のＭＩＳＦＥＴの構造においては、そのまま、ＭＩＳＦＥＴのチャネル領域に伝わるという問題点がある。
そこで、Ｐ型のＭＩＳＦＥＴのチャネル領域に発生するストレスとＮ型のＭＩＳＦＥＴのチャネル領域に発生するストレスを異なるものとするため、特許文献１に示すような構造をえようとすると、ＭＩＳＦＥＴを有する半導体装置の製造工程が増加する問題点がある。
本発明の目的は、コンタクトエッチングストップ膜が発生するストレスが緩和又は強調されて、ＭＩＳＦＥＴのチャネル領域に伝わり、ＭＩＳＦＥＴの駆動能力が向上するように歪みを発生する構造を有する半導体装置及びその製造方法を提供することにある。
また、本発明の他の目的は、半導体基板の一主面に、コンタクトエッチングストップ膜に覆われたＮ型のＭＩＳＦＥＴとＰ型のＭＩＳＦＥＴを形成する場合に、Ｎ型のＭＩＳＦＥＴのチャネル領域に伝わるストレスとＰ型のＭＩＳＦＥＴのチャネル領域に伝わるストレスが各々の電流駆動能力が向上する方向となるＭＩＳＦＥＴの構造であって、製造工程の増加を殆ど伴わずに得られる構造を有する半導体装置及びその製造方法を提供することにある。
さらに、本発明の他の目的は、半導体基板の一主面に、コンタクトエッチングストップ膜に覆われたＮ型のＭＩＳＦＥＴとＰ型のＭＩＳＦＥＴを形成する場合に、一方のＭＩＳＦＥＴにおいては、電流駆動能力の低下の抑制を図るように、他方のＭＩＳＦＥＴにおいては、電流駆動能力の向上を図るようにＭＩＳＦＥＴのチャネル領域にストレスが伝わる構造であって、製造工程の増加を殆ど伴わずに得られる構造を有する半導体装置及びその製造方法を提供することにある。
（課題を解決するための手段）
半導体装置の一態様は、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、ポリシリコン部分と、前記ポリシリコン部分より大きいヤング率を有する前記ポリシリコン部分上のシリサイド部分とを有し、前記シリサイド部分の膜厚比率が０．６から０．９であるゲート電極と、前記半導体基板に形成され、前記ゲート電極の一方に隣接し、ｐ型の導電型を有するソースと、前記半導体基板に形成され、前記ゲート電極の他方に隣接し、ｐ型の導電型を有するドレインと、前記ゲート電極、前記ソース及び前記ドレイン上に形成され、前記半導体基板にテンサイルストレスを発生する絶縁膜とを有する。
半導体装置の他の一態様は、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、ポリシリコン部分と、前記ポリシリコン部分より小さいヤング率を有する前記ポリシリコン部分上のシリサイド部分とを有し、前記シリサイド部分の膜厚比率が０．６から０．９であるゲート電極と、前記半導体基板に形成され、前記ゲート電極の一方に隣接し、ｎ型の導電型を有するソースと、前記半導体基板に形成され、前記ゲート電極の他方に隣接し、ｎ型の導電型を有するドレインと、前記ゲート電極、前記ソース及び前記ドレイン上に形成され、コンプレッシブストレスを発生する絶縁膜とを有する。
半導体装置の製造方法の一態様は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にポリシリコンパターンを形成する工程と、前記半導体基板に第１の導電型を有するソース及びドレインを形成する工程と、前記ポリシリコンパターンの側面に、絶縁材料からなるサイドウオールを形成する工程と、前記ポリシリコンパターン上に金属層を形成する工程と、前記金属層を構成する金属と前記ポリシリコンパターンを構成するポリシリコンを反応させてシリサイドを形成し、反応せずに残った前記ポリシリコンと前記シリサイドを有するゲート電極を形成する工程と、前記ゲート電極及び前記ソース、前記ドレイン上に、テンサイルストレスを発生する絶縁膜を形成する工程と、を有し、前記金属層はニッケル（Ｎｉ）又はチタン（Ｔｉ）を有し、前記第１の導電型がｎ型である場合は、前記ゲート電極に対する前記シリサイドの膜厚の比率が０．５から０．８であり、前記第１の導電型がｐ型である場合は、前記ゲート電極に対する前記シリサイドの膜厚の比率が０．６から０．９である。
半導体装置の製造方法の他の一態様は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にポリシリコンパターンを形成する工程と、前記半導体基板に第１の導電型を有するソース及びドレインを形成する工程と、前記ポリシリコンパターンの側面に、絶縁材料からなるサイドウオールを形成する工程と、前記ポリシリコンパターン上に金属層を形成する工程と、前記金属層を構成する金属と前記ポリシリコンパターンを構成するポリシリコンを反応させてシリサイドを形成し、反応せずに残った前記ポリシリコンと前記シリサイドを有するゲート電極を形成する工程と、前記ゲート電極及び前記ソース、前記ドレイン上に、コンプレッシブストレスを発生する絶縁膜を形成する工程と、を有し、前記金属層はコバルト（Ｃｏ）を有し、前記第１の導電型がｎ型である場合は、前記ゲート電極に対する前記シリサイドの膜厚の比率が０．６から０．９であり、前記第１の導電型がｐ型である場合は、前記ゲート電極に対する前記シリサイドの膜厚の比率が０．６から０．９である。
上記の課題を解決するため、本願の他の発明に係る製造方法は、第１のゲート電極を有するＮ型のＭＩＳＦＥＴと第２のゲート電極を有するＰ型のＭＩＳＦＥＴが形成されている半導体装置の製造方法であって、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、第１のポリシリコンパターン及び第２のポリシリコンパターンを形成する工程と、前記第１のポリシリコンパターン及び前記第２のポリシリコンパターンの側面に、絶縁材料からなるサイドウオールを形成する工程と、前記第１のポリシリコンパターン及び前記第２のポリシリコンパターン上に金属層を形成する工程と、前記金属層を構成する金属と前記第１のポリシリコンパターン及び前記第２のポリシリコンパターンを構成するポリシリコンを反応させてシリサイドを形成し、反応せずに残った前記ポリシリコンと前記シリサイドを有する前記第１のゲート電極と前記第２の電極を形成する工程と、前記第１のゲート電極及び前記第２のゲート電極を覆い、前記半導体基板の一主面にストレスを発生させる絶縁膜を形成する工程と、を備え、前記第１のゲート電極の前記ポリシリコンと前記シリサイドの膜厚比率と、前記第２のゲート電極の前記ポリシリコンと前記シリサイドの膜厚比率が、異なることを特徴とする。
（発明の効果）
本願の発明によれば、駆動能力が増加したＭＩＳＦＥＴを提供することができる。また、本願の他の発明によれば、駆動能力が増加したN型のＭＩＳＦＥＴ及びＰ型のＭＩＳＦＥＴが形成された半導体装置の製造方法を提供することができる。
図１は、Ｎ型のＭＩＳＦＥＴの駆動電流を向上させるのに最適な、Ｎ型のＭＩＳＦＥＴのチャネル領域へのストレス方向、すなわち、歪みの方向、及び、Ｐ型のＭＩＳＦＥＴの駆動電流を向上させるのに最適な、Ｐ型のＭＩＳＦＥＴのチャネル領域へのストレス方向、すなわち、歪みの方向を示す表である。 図２Ａ及び図２Ｂは、コンタクトエッチングストップ膜に覆われたＭＩＳＦＥＴの断面図及びＭＩＳＦＥＴのチャネル領域に発生する歪みを表すグラフを示す。 図３Ａ乃至図３Ｄは、実施例１に係わるＭＩＳＦＥＴの断面図、及び、実施例１に係わるＭＩＳＦＥＴのチャネル領域に発生する歪みを表すグラフを示す。 図４Ａ乃至図４Ｄは、実施例１に係わる他のＭＩＳＦＥＴの断面図、及び、実施例１に係わる他のＭＩＳＦＥＴのチャネル領域に発生する歪みを表すグラフを示す。 図５Ａ乃至図５Ｄは実施例２の半導体装置の断面図及びＮ型のＭＩＳＦＥＴとＰ型のＭＩＳＦＥＴのゲート電極を構成するポリシリコン部分とシリサイド部分の比率を表すグラフである。 図６Ａ乃至図６Ｄは実施例３の半導体装置の断面図及びＮ型のＭＩＳＦＥＴとＰ型のＭＩＳＦＥＴのゲート電極を構成するポリシリコン部分とシリサイド部分の比率を表すグラフである。 図７Ａ乃至図７Ｄは、図５Ａ及び図５Ｃに示す半導体装置の製造方法の途中工程を示す断面図である。 図８Ａ乃至図８Ｄは、図６Ａ及び図６Ｃに示す半導体装置の製造方法の途中工程を示す断面図である。
以下、本発明の実施例１、実施例２、実施例３、実施例４、及び、実施例５について説明する。
（実施例１）
実施例１はコンタクトエッチングストップ膜が発生するストレスが緩和又は強調されて、ＭＩＳＦＥＴのチャネル領域に伝わる構造を有し、電流駆動能力が向上しているＭＩＳＦＥＴに関する。そして、実施例１を、図１、図２Ａ、図２Ｂ、図３Ａ乃至図３Ｄ、図４Ａ乃至図４Ｄを用いて説明する。
図１は、Ｎ型のＭＩＳＦＥＴの駆動電流を向上させるのに最適な、Ｎ型のＭＩＳＦＥＴのチャネル領域への応力の方向、すなわち、歪みの方向、及び、Ｐ型のＭＩＳＦＥＴの駆動電流を向上させるのに最適な、Ｐ型のＭＩＳＦＥＴのチャネル領域の応力方向、すなわち、歪みの方向を示す表である。
そして、図１の表において、Direction（方向）の欄１、ＮＭＯＳの欄２、ＰＭＯＳの欄３、記号の欄４、Tension(引っ張り)＋＋＋５、Compression(圧縮)＋＋＋＋６、及び、Compression(圧縮)＋＋＋＋の欄７を示す。
Direction（方向）の欄１は、ストレスによって発生する、応力、歪みの方向について記載する欄であり、応力、歪みの方向には、Longitudinal方向(Ｘ方向：ソース及びドレインをつなぐ方向)、Transverse方向(Ｙ方向：ソース及びドレインをつなぐ方向に垂直な方向)、及び、Out-Of-Plane方向(Ｚ方向：高さ方向、すなわち、半導体表面に対して垂直な方向)がある。
ＮＭＯＳの欄２は、Ｎ型のＭＩＳＦＥＴの駆動電流を向上させるのに最適な歪みを与えるストレスの方向を記載する欄である。
そして、Longitudinal方向に対しては、Tension(引っ張り)による歪みが最適な歪みであることを示し、その後に記載される「＋＋＋」は、歪み量を一定とした場合に、どの程度の駆動電流の向上があるかを示す指標である。すなわち、「＋」の数が多い程、駆動電流の向上への寄与度が大きいことを示す。
そうすると、Tension(引っ張り)＋＋＋５は、ソースとドレイン方向の引っ張り力によって歪みを与えると、駆動電流の向上に対して中程度よりやや大きい寄与があることを示す。
同様に、Transverse方向に対しては、Tension(引っ張り)＋＋が、ＮＭＯＳの欄２に記載されている。すなわち、Transverse方向に対しては、Tension(引っ張り)による歪みが最適な歪みであることを示し、駆動電流の向上に対する寄与度は中程度よりやや小さいことを示す。また、Out-Of-Plane方向に対しては、Compression(圧縮)＋＋＋＋６が、ＮＭＯＳの欄２に記載されている。すなわち、Out-Of-Plane方向に対しては、Compression(圧縮)による歪みが最適な歪みであることを示し、駆動電流の向上に対する寄与度は大きいことを示す。
ＰＭＯＳの欄３は、Ｐ型のＭＩＳＦＥＴの駆動電流を向上させるのに最適な歪みを与えるストレスの方向を記載する欄である。
そして、Longitudinal方向に対しては、Compression(圧縮)＋＋＋＋が記載され、Compression(圧縮)による歪みが最適な歪みであることを示し、駆動電流の向上に対する寄与度は大きいことを示す。
また、Transverse方向に対しては、Tension(引っ張り)＋＋＋が、ＰＭＯＳの欄３に記載されている。すなわち、Transverse方向に対しては、Tension(引っ張り)による歪みが最適な歪みであることを示し、駆動電流の向上に対する寄与度は中程度よりやや大きいことを示す。さらに、Out-Of-Plane方向に対しては、Tension(引っ張り)＋が、ＰＭＯＳの欄３に記載されている。すなわち、Out-Of-Plane方向に対しては、Tension(引っ張り)による歪みが最適な歪みであることを示し、駆動電流の向上に対する寄与度は小さいことを示す。
なお、本実施例では、Longitudinal(Ｘ方向：ソース及びドレインをつなぐ方向)を、半導体基板の<１１０>方向と一致させることが、ＭＩＳＦＥＴの駆動電流の向上の条件である。
なぜなら、シリコン結晶のバンド構造が、歪みを与えることによって変化し、ＭＩＳＦＥＴの反転層の導電キャリヤーの実効的な移動度が向上することによって、ＭＩＳＦＥＴの駆動電流が向上することになるからである。また、歪みを与える方向を間違えれば、導電キャリヤーの実効的な移動度が低下することになるからである。
さらに、ＮＭＯＳの欄２、及び、ＰＭＯＳの欄３に記載した、ＭＩＳＦＥＴの駆動電流を向上させるのに最適な歪みを与えるストレスの方向は、非特許文献:S.E.Thompson et al., IEEE Trans. Elec. Dev, pp.1790-1797, November2004を参考に記載したものである。
記号の欄４は、Longitudinal方向(Ｘ方向：ソース及びドレインをつなぐ方向)に対しての歪みをＥｘｘ、Transverse方向(Ｙ方向：ソース及びドレインをつなぐ方向に垂直な方向)に対しての歪みをＥｙｙ、Out-Of-Plane方向(Ｚ方向：高さ方向、すなわち、半導体表面に対して垂直な方向)に対しての歪みをＥｚｚと表すことを示す。
図２Ａ及び図２Ｂは、コンタクトエッチングストップ膜に覆われたＭＩＳＦＥＴの断面図及びＭＩＳＦＥＴのチャネル領域に発生する歪みを表すグラフを示す。
そして、図２Ａによれば、コンタクトエッチングストップ膜に覆われたＭＩＳＦＥＴは、半導体基板15の一主面上に形成されており、ＭＩＳＦＥＴに対してストレスを発生するコンタクトエッチングストップ膜10で覆われている。また、コンタクトエッチングストップ膜10に覆われたＭＩＳＦＥＴは、ゲート絶縁膜13b、サイドウオールの下の酸化膜13a、シリサイド又はポリシリコンからなるゲート電極12ａ、ゲート電極12ａの側面にゲート電極の側壁の酸化膜13cを介して配置されたサイドウオール11、及び、ゲート電極12aの両側に隣接して配置されたソース・ドレイン領域14から構成されている。
図２Ｂは、コンタクトエッチングストップ膜10に覆われたＭＩＳＦＥＴの構造において、コンタクトエッチングストップ膜10からのストレスによってゲート電極付近に発生する歪みを、シミュレーションによって求めた結果を示すグラフである。図２Ｂの縦軸は歪みを表し、圧縮方向の歪みをマイナスの歪み、引っ張り方向の歪みをプラスの歪みとした。なお、歪みは伸びた長さ又は圧縮された長さを元の長さで除したものであるから、無次元の数値である。また、図２Ｂの横軸は、半導体表面に垂直な方向の位置を表し、ゲート電極12aとゲート絶縁膜13bの界面を原点とし、ゲート電極12aの高さ方向をプラスとし、ゲート絶縁膜13bより下の方向をマイナスとした場合に、−10nmから30nmまでの範囲を表している。
そして、図２Ｂは、ゲート電極材料として、ポリシリコン、ニッケルシリサイド、及び、コバルトシリサイドを使用した場合に、シミュレーションによって、Longitudinal方向(Ｘ方向：ソース及びドレインをつなぐ方向)の歪み、すなわちＥｘｘ、及び、Out-Of-Plane方向(Ｚ方向：高さ方向、すなわち、半導体表面に対して垂直な方向)の歪み、すなわち、Ｅｚｚを表したグラフである。図２Ｂにおいて、×印及びその×印で表される線16bはゲート電極材料をポリシリコンとした場合のＥｘｘ歪みを表し、黒丸印及び黒丸印で表された線16eはゲート電極材料をポリシリコンとした場合のＥｚｚ歪みを表す。図２Ｂにおいて、◆印及び◆印で表された線16aはゲート電極材料をコバルト(Ｃｏ)シリサイドとした場合のＥｘｘ歪みを表し、■印及び■印で表された線16fはゲート電極材料をコバルト(Ｃｏ)シリサイドとした場合のＥｚｚ歪みを表す。図２Ｂにおいて、▲印及び▲印で表された線16cはゲート電極材料をニッケル(Ｎｉ)シリサイドとした場合のＥｘｘ歪みを表し、＋印及び＋印で表された線16dはゲート電極材料をニッケル(Ｎｉ)シリサイドとした場合のＥｚｚ歪みを表す。図２Ｂにおいて、横軸の５ｎｍの位置を縦に横切る実線16gはゲート絶縁膜とシリコン基板界面、すなわち、チャネルの表面を表す。
ここで、コバルト（Ｃｏ）シリサイド、ポリシリコン、ニッケル(Ｎｉ)シリサイドの順番に固い物質であり、上記の歪みを求めるシミュレーションにおいて、ヤング率はコバルト(Ｃｏ)シリサイドのヤッグ率は１００ＧＰａ、ポリシリコンのヤング率は１６０ＧＰａ、ニッケル(Ｎｉ)シリサイドのヤング率は２００ＧＰａである。
また、ゲート電極12aの幅は40nm、ゲート電極12aの高さは76nm、サイドウオール11の幅は50nm、ＭＩＳＦＥＴ上のコンタクトエッチングストップ膜10の厚さは80nmである。さらに、コンタクトエッチングストップ膜10は引っ張りストレスを与える膜、すなわち、テンサイルストレスをもつコンタクトエッチング膜である。なお、コンタクトエッチングストップ膜10は成膜の条件により、引っ張りストレスを与える膜とすることもできるし、圧縮ストレスを与える膜とすることもできる。
そして、図２Ｂによれば、◆印で表された線16a、×印で表された線16b、及び、黒▲印で表された線16cを比較すると、ヤング率の小さい物質ほど、すなわち、固い物質ほど、ソース領域とドレイン領域をむすぶ方向のプラスの歪み、Ｅｘｘは大きくなっている。従って、ゲート電極12aとゲート絶縁膜13bの界面、すなわち、原点付近でも、ソースとドレインをむすぶ方向の歪み、Ｅｘｘは、ヤング率の小さい物質程大きい。また、半導体表面に垂直な方向の位置において、ゲート電極12aとゲート絶縁膜13bの界面を原点として、プラス方向にいくに従って、引っ張り方向の歪み（プラスの歪み）が大きいことがわかる。
一方、＋印で表された線16d、黒丸印で表された線16e、及び、■印で表された線16fを比較すると、半導体表面に垂直な方向の歪みＥｚｚは、半導体表面に垂直な方向であって、20nmを超える領域では、コバルト(Ｃｏ)シリサイド、ポリシリコン、ニッケル（Ｎｉ）シリサイドの順に、圧縮方向の歪み（マイナスの歪み）が大きい。しかし、半導体表面に垂直な方向であって、原点付近では、コバルト（Ｃｏ）シリサイド、ポリシリコン、ニッケル（Ｎｉ）シリサイドの順に、圧縮方向の歪み（マイナス歪み）が小さい。
以上から、コンタクトエッチングストップ膜10の圧縮ストレスに基づいて、ゲート電極12aを介して、ゲート電極12aとゲート絶縁膜13bの界面に、すなわち、ゲート電極12a下のチャネル領域に、引っ張り方向のＥｘｘ（ソース領域とドレイン領域を結ぶ方向の歪み）と圧縮方向のＥｚｚ（半導体基板に垂直な方向の歪み）をもたらす。
図３Ａ乃至図３Ｄは、実施例１に係わるＭＩＳＦＥＴの断面図、及び、実施例１に係わるＭＩＳＦＥＴのチャネル領域に発生する歪みを表すグラフを示す。
図３Ａは、実施例１に係わるＭＩＳＦＥＴであって、テンサイルストレス（引っ張りストレス）を発生するコンタクトエッチングストップ膜10に覆われたＭＩＳＦＥＴにおいて、チャネル領域に発生するＥｘｘ（ソース領域とドレイン領域を結ぶ方向の歪み）とＥｚｚ（半導体基板に垂直な方向の歪み）を制御するゲート電極構造を示す断面図である。
そして、実施例１に係わるＭＩＳＦＥＴは、半導体基板15の一主面上に形成されており、ＭＩＳＦＥＴに対してテンサイルストレス（引っ張りストレス）を発生するコンタクトエッチングストップ膜10で覆われている。また、図３Ａに係わるＭＩＳＦＥＴは、ゲート絶縁膜13b、サイドウオールの下の酸化膜13a、ニッケル(Ｎｉ)シリサイド部分18とポリシリコン部分19が所定の比率となっているゲート電極12ｂ、ゲート電極12ｂの側面にゲート電極の側壁の酸化膜13cを介して配置されたサイドウオール11、及び、ゲート電極12bの両側に隣接して配置されたソース・ドレイン領域14から構成されている。なお、図２Ａと同様な部分については、同様な番号を付した。ただし、ゲート電極12bはポリシリコン19とニッケル(Ｎｉ)シリサイド18が所定の比率となっている点で、ゲート電極12a(ポリシリコン又はシリサイドから構成されている)とは異なっている。
なお、テンサイルストレス（引っ張りストレス）を発生するコンタクトエッチングストップ膜10によって、ＭＩＳＦＥＴは両側から引っ張られるため、ゲート電極12bには高さ方向から圧縮ストレスが発生している。
図３Ｂは、図３ＡのＭＩＳＦＥＴがＮ型のＭＩＳＦＥＴである場合において、チャネル領域に発生するＥｘｘ（ソース領域とドレイン領域を結ぶ方向の歪み）とＥｚｚ（半導体基板に垂直な方向の歪み）と、ゲート電極12bにおけるニッケル(Ｎｉ)シリサイドの割合の関係を示すグラフを示す。また、図３ＡのＭＩＳＦＥＴがＮ型のＭＩＳＦＥＴである場合において、前記ＭＩＳＦＥＴの駆動能力を増加させるための歪みであって、前記絶縁膜が発生するストレスに基づいて前記ゲート電極を介して、前記ゲート電極下のＭＩＳＦＥＴのチャネル領域に発生させる前記歪みと、その歪みに応じたシリサイドの割合の範囲を示す図でもある。
そして、図３Ｂは、△印及び△印を結ぶ曲線17a、○印及び○印を結ぶ曲線17b、及び、シリサイドの割合の範囲を示す点線17cを示す。
ここで、図３Ｂのグラフの横軸はシリサイド部分の高さ方向の長さがゲート電極12b全体の高さ方向の長さに占める割合を示す。また、図３Ｂのグラフの縦軸はゲート電極12bがすべてポリシリコンであった場合の歪みに対する、ゲート電極12bがポリシコンとシリサイドで構成されている場合の歪みの割合を示す。
△印及び△印を結ぶ曲線17aは半導体基板に垂直な方向の歪み(Ｅｚｚ)のシリサイド割合に対する歪みの変化を示す。△印及び△印を結ぶ曲線17aによれば、シリサイドの割合が０から０．８に増加するに従って歪みの割合が１．０から１．１に増加することを示す。図２Ｂに示すように、ゲート電極12bがポリシリコンのみで構成されている場合より、ニッケル(Ｎｉ)シリサイドで構成されている場合にはＥｚｚ（Ｚ方向の歪み）が増加するため、ゲート電極12bにおいて、ニッケル(Ｎｉ)シリサイドの割合が増加する程、Ｅｚｚ（Ｚ方向の歪み）が増加すると考えられるからである。なお、シリサイドの割合が０．８から１．０に増加しても、歪みの割合は１．１程度が維持される。
○印及び○印を結ぶ曲線17bはソースとドレインを結ぶ方向の歪み(Ｅｘｘ)のシリサイド割合に対する歪みの変化を示す。○印及び○印を結ぶ曲線17ｂによれば、シリサイドの割合が０から０．５に増加しても、歪みの割合が１．０に維持されることを示す。そして、シリサイドの割合が０．５から１．０に増加すると、歪みの割合は１．０から０．９に変化することを示す。図２Ｂに示すように、ゲート電極12bがポリシリコンのみで構成されている場合より、ニッケル(Ｎｉ)シリサイドで構成されている場合にはＥｘｘ(Ｘ方向の歪み)が減少するため、ゲート電極12bにおいて、ニッケル(Ｎｉ)シリサイドの割合が増加する程、Ｅｘｘ(Ｘ方向の歪み)が減少すると考えられるからである。
シリサイドの割合の範囲を示す点線17cは、図３ＢのＮ型のＭＩＳＦＥＴの電流駆動能力が増加させる歪みに応じたシリサイドの割合の範囲、すなわち、０．５５から１．０の範囲を示す。すなわち、図３ＢのＮ型のＭＩＳＦＥＴにおいてゲート電極12bに占めるニッケル(Ｎｉ)シリサイドの割合が０．５から１．０の範囲に限定されていることを示す。
ＭＩＳＦＥＴの電流駆動能力が増加する理由は以下である。まず、図１の表によると、Ｎ型のＭＩＳＦＥＴのチャネル領域において、半導体基板に垂直な方向の圧縮力による歪みは大きくＮ型のＭＩＳＦＥＴの駆動能力を増加させる。従って、ニッケル(Ｎｉ)シリサイドの割合が大きくなるほど歪みが大きくなり、ＭＩＳＦＥＴの駆動能力は増加する。一方、Ｎ型のＭＩＳＦＥＴのチャネル領域において、ソース領域とドレイン領域をむすぶ方向の引っ張り力による歪みは中程度より大きくＮ型のＭＩＳＦＥＴの駆動能力を増加させる。そうすると、ニッケル(Ｎｉ)シリサイドの割合が大きくなるほど歪みが小さくなり、ＭＩＳＦＥＴの駆動能力は減少する。しかし、点線17cで示すニッケル(Ｎｉ)シリサイドの割合の範囲では、Ｅｚｚが大きくなることによるＭＩＳＦＥＴの駆動能力の増加が大きく、Ｅｘｘが減少することによるＭＩＳＦＥＴの駆動能力の減少を上回ることになるからである。
図３Ｃは、図３Ｂと同様に、図３ＡのＭＩＳＦＥＴがＮ型のＭＩＳＦＥＴである場合において、チャネル領域に発生するＥｘｘ（ソース領域とドレイン領域を結ぶ方向の歪み）とＥｚｚ（半導体基板に垂直な方向の歪み）と、ゲート電極12bにおけるニッケル(Ｎｉ)シリサイドの割合の関係を示すグラフを示す。また、図３Ｃは、図３ＡのＭＩＳＦＥＴがＮ型のＭＩＳＦＥＴである場合において、前記ＭＩＳＦＥＴの駆動能力を増加させるための歪みであって、前記絶縁膜が発生するストレスに基づいて前記ゲート電極を介して、前記ゲート電極下のＭＩＳＦＥＴのチャネル領域に発生させる前記歪みと、その歪みに応じたシリサイドの割合の範囲を示す図でもある。
ただし、図３Ｃにおいては、点線17cが示す範囲は、０．５から０．６である点で異なる。従って、図３ＣのＮ型のＭＩＳＦＥＴにおいてゲート電極12bに占めるニッケル(Ｎｉ)シリサイドの割合が０．５から０．６の範囲に限定されていることを示す。
図３ＣのＮ型のＭＩＳＦＥＴにおいてゲート電極12bに占めるニッケル(Ｎｉ)シリサイドの割合が０．５から０．６の範囲に限定されている場合には、Ｅｘｘ（Ｘ方向の歪み）の減少が始まっていないため、さらに、ＭＩＳＦＥＴの駆動能力が、大きく増加する。
図３Ｄは、図３ＡのＭＩＳＦＥＴがＰ型のＭＩＳＦＥＴである場合において、チャネル領域に発生するＥｘｘ（ソース領域とドレイン領域を結ぶ方向の歪み）とＥｚｚ（半導体基板に垂直な方向の歪み）と、ゲート電極12bにおけるニッケル(Ｎｉ)シリサイドの割合の関係を示すグラフを示す。また、図３Ｄは、図３ＡのＭＩＳＦＥＴがＰ型のＭＩＳＦＥＴである場合において、前記ＭＩＳＦＥＴの駆動能力を増加させるための歪みであって、前記絶縁膜が発生するストレスに基づいて前記ゲート電極を介して、前記ゲート電極下のＭＩＳＦＥＴのチャネル領域に発生させる前記歪みと、その歪みに応じたシリサイドの割合の範囲を示す図でもある。
ただし、図３Ｄにおいては、点線17cが示す範囲は、０．６から１．０である点で異なる。従って、図３ＤのＰ型のＭＩＳＦＥＴにおいてゲート電極12bに占めるニッケル(Ｎｉ)シリサイドの割合が０．６から１．０の範囲に限定されていることを示す。
また、図３Ｄにおいては、図３ＡのＭＩＳＦＥＴがＰ型のＭＩＳＦＥＴである点でも異なっている。
図３ＤのＰ型のＭＩＳＦＥＴにおいてゲート電極12bに占めるニッケル(Ｎｉ)シリサイドの割合が０．６から１．０の範囲に限定されている場合には、ゲート電極12bがポリシリコンのみで構成されている場合に比較して、Ｐ型のＭＩＳＦＥＴの駆動能力が向上する。
Ｐ型のＭＩＳＦＥＴの駆動能力が向上する理由は以下である。まず、図１のＰＭＯＳの欄の記載によれば、Ｐ型のＭＩＳＦＥＴにおいて、Ｅｚｚ（Ｚ方向の歪み）は殆ど電流駆動能力の変化をもたらさない。一方、Ｐ型のＭＩＳＦＥＴにおいて、Ｅｘｘ（Ｘ方向の歪み）は圧縮力による歪みの場合に大きく駆動能力が増加する。
そこで、図３Ｄのグラフによれば、ニッケル(Ｎｉ)シリサイドの割合が０．６のところから、引っ張り力による歪みであるＥｘｘ（Ｘ方向の歪み）の減少が始まっている。そのため、ゲート電極12bがポリシリコンのみで構成されているよりは、Ｐ型のＭＩＳＦＥＴの駆動能力が増加するからである。一方、ニッケル(Ｎｉ)シリサイドの割合が０．６のところから、圧縮力による歪みであるＥｚｚ（Z方向の歪み）の増加が始まっている。しかし、ゲート電極12bがポリシリコンのみで構成されているときと比較して、Ｐ型のＭＩＳＦＥＴの駆動能力に対するＥｚｚ（Z方向の歪み）からの寄与は殆どないからである。
図４Ａ乃至図４Ｄは、実施例１に係わる他のＭＩＳＦＥＴの断面図、及び、実施例１に係わる他のＭＩＳＦＥＴのチャネル領域に発生する歪みを表すグラフを示す。
図４Ａは、実施例１に係わるＭＩＳＦＥＴであって、コンプレスストレス（圧縮ストレス）を発生するコンタクトエッチングストップ膜10に覆われたＭＩＳＦＥＴにおいて、チャネル領域に発生するＥｘｘ（ソース領域とドレイン領域を結ぶ方向の歪み）とＥｚｚ（半導体基板に垂直な方向の歪み）を制御するゲート電極構造を示す断面図である。
そして、実施例１に係わる他のＭＩＳＦＥＴは、半導体基板15の一主面上に形成されており、ＭＩＳＦＥＴに対してコンプレスストレス（圧縮ストレス）を発生するコンタクトエッチングストップ膜10で覆われている。また、図３Ａに係わるＭＩＳＦＥＴは、ゲート絶縁膜13b、サイドウオールの下の酸化膜13a、コバルト(Ｃｏ)シリサイド部分20とポリシリコン部分19が所定の比率となっているゲート電極12c、ゲート電極12cの側面にゲート電極の側壁の酸化膜13cを介して配置されたサイドウオール11、及び、ゲート電極12cの両側に隣接して配置されたソース・ドレイン領域14から構成されている。なお、図２Ａと同様な部分については、同様な番号を付した。ただし、ゲート電極12cはポリシリコン19とコバルト(Ｃｏ)シリサイド20が所定の比率となっている点で、ゲート電極12a(ポリシリコン又はシリサイドから構成されている)とは異なっている。
なお、コンプレスストレス（圧縮ストレス）を発生するコンタクトエッチングストップ膜10によって、ＭＩＳＦＥＴは両側から圧縮されるため、ゲート電極12cには高さ方向に引っ張りストレスが発生している。
図４Ｂは、図４ＡのＭＩＳＦＥＴがＰ型のＭＩＳＦＥＴである場合において、チャネル領域に発生するＥｘｘ（ソース領域とドレイン領域を結ぶ方向の歪み）とＥｚｚ（半導体基板に垂直な方向の歪み）と、ゲート電極12cにおけるコバルト(Ｃｏ)シリサイドの割合の関係を示すグラフを示す。また、図４ＡのＭＩＳＦＥＴがＮ型のＭＩＳＦＥＴである場合において、前記ＭＩＳＦＥＴの駆動能力を増加させるための歪みであって、前記絶縁膜が発生するストレスに基づいて前記ゲート電極を介して、前記ゲート電極下のＭＩＳＦＥＴのチャネル領域に発生させる前記歪みと、その歪みに応じたシリサイドの割合の範囲を示す図でもある。
そして、図４Ｂは、黒丸印及び黒丸印を結ぶ曲線21a、▲印及び▲印を結ぶ曲線21b、及び、シリサイドの割合の範囲を示す点線21cを示す。
ここで、図４Ｂのグラフの横軸はシリサイド部分の高さ方向の長さがゲート電極12c全体の高さ方向の長さに占める割合を示す。また、図４Ｂのグラフの縦軸はゲート電極12cがすべてポリシリコンであった場合の歪みに対する、ゲート電極12cがポリシコンとシリサイドで構成されている場合の歪みの割合を示す。
黒丸印及び黒丸印を結ぶ曲線21aはソース領域とドレイン領域をむすぶ方向の歪み(Ｅｘｘ)のシリサイド割合に対する歪みの変化を示す。黒丸印及び黒丸印を結ぶ曲線21aによれば、シリサイドの割合が０から０．６であるときには歪みの増加がないことがわかる。一方、シリサイドの割合が０．６から１．０に増加するに従って歪みの割合が１．０から１．２に増加することがわかる。
図２Ｂに示すように、ゲート電極12cがポリシリコンのみで構成されている場合より、コバルト(Ｃｏ)シリサイドで構成されている場合にはＥｘｘ（Ｘ方向の歪み）が増加するため、ゲート電極12cにおいて、コバルト(Ｃｏ)シリサイドの割合が増加する程、Ｅｘｘ（Ｘ方向の歪み）が増加すると考えられるからである。
▲印及び▲印を結ぶ曲線21bは半導体基板に垂直な方向の歪み(Ｅｚｚ)のシリサイド割合に対する歪みの変化を示す。▲印及び▲印を結ぶ曲線21ｂによれば、シリサイドの割合が０から０．６０に増加すると、歪みの割合が１．０から０．８５に減少することがわかる。そして、シリサイドの割合が０．６０から１．０に増加しても、歪みの割合は維持されることを示す。図２Ｂに示すように、ゲート電極12cがポリシリコンのみで構成されている場合より、コバルト(Ｃｏ)シリサイドで構成されている場合にＥｚｚ(Ｚ方向の歪み)が減少するため、ゲート電極12cにおいて、コバルト(Ｃｏ)シリサイドの割合が増加する程、Ｅｚｚ(Ｚ方向の歪み)が減少すると考えられるからである。
シリサイドの割合の範囲を示す点線21cは、図４ＢのＰ型のＭＩＳＦＥＴの電流駆動能力が増加させる歪みに応じたシリサイドの割合の範囲、すなわち、０．６から１．０の範囲を示す。
すなわち、図４ＢのＰ型のＭＩＳＦＥＴにおいてゲート電極12cに占めるコバルト(Ｃｏ)シリサイドの割合が０．６から１．０の範囲に限定されていることを示す。
図４ＢのＰ型のＭＩＳＦＥＴの電流駆動能力が増加する理由は以下である。まず、図１の表によると、Ｐ型のＭＩＳＦＥＴのチャネル領域において、ソース領域とドレイン領域を結ぶ方向の圧縮力による歪みは大きくＰ型のＭＩＳＦＥＴの駆動能力を増加させる。従って、コバルト(Ｃｏ)シリサイドの割合が大きくなるほど歪みが大きくなり、ＭＩＳＦＥＴの駆動能力は増加する。一方、Ｐ型のＭＩＳＦＥＴのチャネル領域において、半導体基板に垂直な方向の歪みはＰ型のＭＩＳＦＥＴの駆動能力に影響を与えない。そうすると、点線21cで示すコバルト(Ｃｏ)シリサイドの割合の範囲では、Ｅｘｘが大きくなることに起因するＭＩＳＦＥＴの駆動能力の増加が大きくなるからである。
図４Ｃは、図４ＡのＭＩＳＦＥＴがＮ型のＭＩＳＦＥＴである場合において、チャネル領域に発生するＥｘｘ（ソース領域とドレイン領域を結ぶ方向の歪み）とＥｚｚ（半導体基板に垂直な方向の歪み）と、ゲート電極12cにおけるコバルト(Ｃｏ)シリサイドの割合の関係を示すグラフを示す。また、図４Ｃは、図４ＡのＭＩＳＦＥＴがＮ型のＭＩＳＦＥＴである場合において、前記ＭＩＳＦＥＴの駆動能力を増加させるための歪みであって、前記絶縁膜が発生するストレスに基づいて前記ゲート電極を介して、前記ゲート電極下のＭＩＳＦＥＴのチャネル領域に発生させる前記歪みと、その歪みに応じたシリサイドの割合の範囲を示す図でもある。
ただし、図４Ｃにおいては、点線21cが示す範囲は、０．５から０．８である点で異なる。従って、図４ＣのＮ型のＭＩＳＦＥＴにおいてゲート電極12cに占めるコバルト(Ｃｏ)シリサイドの割合が０．５から０．９の範囲に限定されていることを示す。
図４ＣのＮ型のＭＩＳＦＥＴにおいてゲート電極12cに占めるコバルト(Ｃｏ)シリサイドの割合が０．５から０．９の範囲に限定されている場合には、Ｅｘｘ（Ｘ方向の歪み）の増加が始まったところである。一方、Ｅｚｚ（Ｚ方向の歪み）は大きく減少している。そうすると、図１の表を考慮すると、圧縮方向のＥｘｘ（Ｘ方向の歪み）の増加によって、図４ＣのＮ型のＭＩＳＦＥＴの駆動能力は減少する方向である。一方、引っ張り方向のＥｚｚ（Ｚ方向の歪み）の減少によって、図４ＣのＮ型のＭＩＳＦＥＴの駆動能力は増加する方向である。ここで、Ｅｚｚ（Ｚ方向の歪み）の減少のほうが駆動能力の増加に大きく寄与するため、また、Ｅｚｚ（Ｚ方向の歪み）の減少の程度が大きいため、図４ＣのＮ型ＭＩＳＦＥＴの駆動能力は増加する。
図４Ｄは、図４ＡのＭＩＳＦＥＴがＮ型のＭＩＳＦＥＴである場合において、チャネル領域に発生するＥｘｘ（ソース領域とドレイン領域を結ぶ方向の歪み）とＥｚｚ（半導体基板に垂直な方向の歪み）と、ゲート電極12cにおけるコバルト(Ｃｏ)シリサイドの割合の関係を示すグラフを示す。また、図４Ｄは、図４ＡのＭＩＳＦＥＴがＮ型のＭＩＳＦＥＴである場合において、前記ＭＩＳＦＥＴの駆動能力を増加させるための歪みであって、前記絶縁膜が発生するストレスに基づいて前記ゲート電極を介して、前記ゲート電極下のＭＩＳＦＥＴのチャネル領域に発生させる前記歪みと、その歪みに応じたシリサイドの割合の範囲を示す図でもある。
ただし、図４Ｄにおいては、点線21cが示す範囲は、０．５から０．６である点で異なる。従って、図４ＤのＮ型のＭＩＳＦＥＴにおいてゲート電極12cに占めるコバルト(Ｃｏ)シリサイドの割合が０．５から０．６の範囲に限定されていることを示す。
図４ＤのＮ型のＭＩＳＦＥＴにおいてゲート電極12cに占めるコバルト(Ｃｏ)シリサイドの割合が０．５から０．６の範囲に限定されている場合には、ゲート電極12cがポリシリコンのみで構成されている場合に比較して、Ｎ型のＭＩＳＦＥＴの駆動能力が向上する。図４ＣのＮ型のＭＩＳＦＥＴの駆動能力が向上する理由と同様だからである。従って、コバルト(Ｃｏ)シリサイドの割合が０．５から０．６の範囲に限定されている場合には、図４ＣのＮ型のＭＩＳＦＥＴの駆動能力が向上する理由がさらに強調されるため、図４ＤのＮ型のＭＩＳＦＥＴの駆動能力は向上することがわかる。
以上の図３Ａ乃至図３Ｄ、図４Ａ乃至図４Ｄの説明によれば、以下のことがわかる。
まず、図３ＢのＮ型のＭＩＳＦＥＴにおいてゲート電極12bに占めるニッケル(Ｎｉ)シリサイドの割合は０．５から１．０の範囲に限定されている。そうすると、図３ＢのＮ型のＭＩＳＦＥＴのチャネル領域において、ゲート電極に占めるニッケル(Ｎｉ)シリサイドの割合が大きくなるほど、半導体基板に垂直な方向の圧縮力による歪み（Ｅｚｚ：Ｚ方向の歪み）は大きくなり、図３ＢのＮ型のＭＩＳＦＥＴの駆動能力は増加する。
図３ＣのＮ型のＭＩＳＦＥＴにおいてゲート電極12bに占めるニッケル(Ｎｉ)シリサイドの割合は０．５から０．６の範囲に限定されている。図３ＣのＮ型のＭＩＳＦＥＴにおいてゲート電極12bに占めるニッケル(Ｎｉ)シリサイドの割合が０．５から０．６の範囲に限定されている場合には、ソース領域とドレイン領域を結ぶ方向の歪み（Ｅｘｘ：Ｘ方向の歪み）の減少が始まっていないため、さらに、ＭＩＳＦＥＴの駆動能力が、大きく増加する。
図３ＤのＰ型のＭＩＳＦＥＴにおいてゲート電極12bに占めるニッケル(Ｎｉ)シリサイドの割合が０．６から１．０の範囲に限定されている。そうすると、引っ張り力による歪みであるＥｘｘ（Ｘ方向の歪み）が減少する。そのため、ゲート電極12bがポリシリコンのみで構成されているよりは、Ｐ型のＭＩＳＦＥＴの駆動能力が増加する。
なお、上記の図３Ｂ乃至図３Ｄにおいては、ニッケル(Ｎｉ)シリサイドを用いたが、ヤング率がポリシリコンより大きければ、同様な効果を生じる。そこで、例えば、チタン(Ｔｉ)シリサイドを上記のシリサイドとして用いた場合にも、ニッケル(Ｎｉ)シリサイドと同様な効果を生じる。
図４ＢのＰ型のＭＩＳＦＥＴにおいてゲート電極12cに占めるコバルト(Ｃｏ)シリサイドの割合が０．６から１．０の範囲に限定されている。図４ＢのＰ型のＭＩＳＦＥＴの電流駆動能力が増加する理由は以下である。まず、Ｐ型のＭＩＳＦＥＴのチャネル領域において、ソース領域とドレイン領域を結ぶ方向の圧縮力による歪みは大きくＰ型のＭＩＳＦＥＴの駆動能力を増加させる。
図４ＣのＮ型のＭＩＳＦＥＴにおいてゲート電極12cに占めるコバルト(Ｃｏ)シリサイドの割合が０．５から０．９の範囲に限定されている。図４ＣのＮ型のＭＩＳＦＥＴにおいてゲート電極12cに占めるコバルト(Ｃｏ)シリサイドの割合が０．５から０．９の範囲に限定されている場合には、Ｅｚｚ（Ｚ方向の歪み）は大きく減少している。そうすると、引っ張り方向のＥｚｚ（Ｚ方向の歪み）の減少によって、図４ＣのＮ型のＭＩＳＦＥＴの駆動能力は増加する。
図４ＤのＮ型のＭＩＳＦＥＴにおいてゲート電極12cに占めるコバルト(Ｃｏ)シリサイドの割合が０．５から０．６の範囲に限定されている。図４ＤのＮ型のＭＩＳＦＥＴにおいてゲート電極12cに占めるコバルト(Ｃｏ)シリサイドの割合が０．５から０．９の範囲に限定されている場合には、Ｅｘｘ（Ｘ方向の歪み）の増加が始まったところである。一方、Ｅｚｚ（Ｚ方向の歪み）は大きく減少している。そうすると、図４ＤのＮ型のＭＩＳＦＥＴの駆動能力は増加する方向である。
なお、上記の図４Ｂ乃至図４Ｄにおいては、コバルト(Ｃｏ)シリサイドを用いたが、ヤング率がポリシリコンより小さければ、同様な効果を生じることはいうまでもない。
すなわち、テンサイルストレスをもつコンタクトエッチングストップ膜に覆われた、Ｐ型のＭＩＳＦＥＴ及びＮ型のＭＩＳＦＥＴにおいて、ゲート電極材料をポリシリコン部分とニッケル（Ｎｉ）シリサイド部分とから構成した場合には、ポリシリコン部分とニッケル（Ｎｉ）シリサイド部分との比率を限定することにより、ＭＩＳＦＥＴのチャネル領域に所定の歪みを発生させることができ、ＭＩＳＦＥＴの駆動能力を向上させることができる。なお、テンサイルストレス膜は、膜自体に引っ張りストレスが発生するため、ＭＩＳＦＥＴを半導体基板に抑え込む力を発生させる。
同様に、コンプレスストレスをもつコンタクトエッチングストップ膜に覆われた、Ｐ型のＭＩＳＦＥＴ及びＮ型のＭＩＳＦＥＴにおいて、ゲート電極材料をポリシリコン部分とコバルト（Ｃｏ）シリサイド部分とから構成した場合には、ポリシリコン部分とコバルト（Ｃｏ）シリサイド部分との比率を限定することにより、ＭＩＳＦＥＴのチャネル領域に所定の歪みを発生させることができ、ＭＩＳＦＥＴの駆動能力を向上させることができる。なお、コンプレスストレス膜は、膜自体に圧縮ストレスが発生するため、ＭＩＳＦＥＴを半導体基板から引っ張りあげる力を発生させる。
（実施例２）
実施例２は、Ｎ型のＭＩＳＦＥＴとＰ型のＭＩＳＦＥＴとが同時に半導体基板の一主面上に形成されている半導体装置に関するものである。実施例２を図５Ａ、図５Ｂ、図５Ｃ、及び、図５Ｄを用いて説明する。
図５Ａ乃至図５Ｄは実施例２の半導体装置の断面図及びＮ型のＭＩＳＦＥＴとＰ型のＭＩＳＦＥＴのゲート電極を構成するポリシリコン部分とシリサイド部分の比率を表すグラフである。そして、図５Ａ乃至図５Ｄは、コンタクトエッチングストップ膜10、サイドウオール11、ゲート電極12b、ゲート電極12c、サイドウオール11の下の酸化膜13a、ゲート絶縁膜13b、ゲート電極の側壁の酸化膜13c、ソース・ドレイン領域14、半導体基板15、△印及び△印を結ぶ曲線17a、○印及び○印を結ぶ曲線17b、Ｎ型のＭＩＳＦＥＴのゲート電極においてシリサイドが占める割合の範囲を示す点線17d、Ｐ型のＭＩＳＦＥＴのゲート電極においてシリサイドが占める割合の範囲を示す点線17e、ニッケル（Ｎｉ）シリサイド部分18、ポリシリコン部分19、コバルト(Ｃｏ)シリサイド部分20、黒丸印及び黒丸印を結ぶ曲線21a、▲印及び▲印を結ぶ曲線21b、Ｎ型のＭＩＳＦＥＴのゲート電極においてシリサイドが占める割合の範囲を示す点線21d、Ｐ型のＭＩＳＦＥＴのゲート電極においてシリサイドが占める割合の範囲を示す点線21e、及び、素子分離23を示す。
図５Ａは、テンサイルストレスを発生するコンタクトエッチングストップ膜10に覆われた図３ＢのＮ型のＭＩＳＦＥＴと、図３ＤのＰ型のＭＩＳＦＥＴとを半導体基板15の一主面上に形成した半導体装置の断面図を示す。
図３BのＮ型のＭＩＳＦＥＴはサイドウオール11、ゲート電極12b、サイドウオール11の下の酸化膜13a、ゲート絶縁膜13b、ゲート電極の側壁の酸化膜13c、及び、ソース・ドレイン領域14から構成されている。なお、ソース・ドレイン領域14の導入されている不純物はN型である。また、図３ＤのＰ型のＭＩＳＦＥＴも同様である。ただし、ソース・ドレイン領域14の導入されている不純物がP型である点で異なる。
そして、Ｎ型のＭＩＳＦＥＴとＰ型のＭＩＳＦＥＴは素子分離23で電気的な絶縁が図られている。
ゲート電極12bは、ニッケル（Ｎｉ）シリサイド部分18とポリシリコン部分19とから構成されている。
図５Ｂは、図３Ｂに示されているのと同様なグラフを用いて、図５Ａの半導体装置を構成するＭＩＳＦＥＴのゲート電極12bにおける、ニッケル（Ｎｉ）シリサイド部分18とポリシリコン部分19との構成割合を示す図である。
図５Ｂに示す、Ｎ型のＭＩＳＦＥＴのゲート電極においてシリサイドが占める割合の範囲を示す点線17d及びＰ型のＭＩＳＦＥＴのゲート電極においてシリサイドが占める割合の範囲を示す点線17eによれば、Ｎ型のＭＩＳＦＥＴのゲート電極12bとＰ型のＭＩＳＦＥＴのゲート電極12bとにおいて、ニッケル（Ｎｉ）シリサイド部分18とポリシリコン部分19との割合は０．６から０．９である。
ニッケル（Ｎｉ）シリサイド部分18とポリシリコン部分19との割合が０．６から０．９である場合には、図５Ａの半導体装置において、Ｎ型のＭＩＳＦＥＴ及びＰ型のＭＩＳＦＥＴともに電流駆動能力が向上する。図３ＢのＮ型のＭＩＳＦＥＴ及び図３ＤのＰ型のＭＩＳＦＥＴにおいて、ニッケル（Ｎｉ）シリサイド部分18とポリシリコン部分19との割合が０．６から０．９に限定されたことと同様な効果を生じるからである。
図５Ｃは、コンプレッシブストレスを発生するコンタクトエッチングストップ膜10に覆われた図４ＣのＮ型のＭＩＳＦＥＴと、図４ＢのＰ型のＭＩＳＦＥＴとを半導体基板15の一主面上に形成した半導体装置の断面図を示す。
図４ＣのＮ型のＭＩＳＦＥＴはサイドウオール11、ゲート電極12c、サイドウオール11の下の酸化膜13a、ゲート絶縁膜13b、ゲート電極の側壁の酸化膜13c、及び、ソース・ドレイン領域14から構成されている。なお、ソース・ドレイン領域14の導入されている不純物はN型である。また、図４ＢのＰ型のＭＩＳＦＥＴも同様である。ただし、ソース・ドレイン領域14の導入されている不純物がP型である点で異なる。
そして、Ｎ型のＭＩＳＦＥＴとＰ型のＭＩＳＦＥＴは素子分離23で電気的な絶縁が図られている。
ゲート電極12cは、コバルト（Ｃｏ）シリサイド部分20とポリシリコン部分19とから構成されている。
図５Ｄは、図４Ｂに示されているのと同様なグラフを用いて、図５Ｃの半導体装置を構成するＭＩＳＦＥＴのゲート電極12cにおける、コバルト（Ｃｏ）シリサイド部分20とポリシリコン部分19との構成割合を示す図である。
図５Cに示す、Ｎ型のＭＩＳＦＥＴのゲート電極においてシリサイドが占める割合の範囲を示す点線21d及びＰ型のＭＩＳＦＥＴのゲート電極においてシリサイドが占める割合の範囲を示す点線21eによれば、Ｎ型のＭＩＳＦＥＴのゲート電極12cとＰ型のＭＩＳＦＥＴのゲート電極12cとにおいて、コバルト（Ｃｏ）シリサイド部分20とポリシリコン部分19との割合は０．６から０．９である。
コバルト（Ｃｏ）シリサイド部分20とポリシリコン部分19との割合が０．６から０．９である場合には、図５Ｃの半導体装置において、Ｎ型のＭＩＳＦＥＴ及びＰ型のＭＩＳＦＥＴともに電流駆動能力が向上する。図４ＣのＮ型のＭＩＳＦＥＴ及び図４ＢのＰ型のＭＩＳＦＥＴにおいて、コバルト（Ｃｏ）シリサイド部分20とポリシリコン部分19との割合が０．６から０．９に限定されたことと同様な効果を生じるからである。
（実施例３）
実施例３は、Ｎ型のＭＩＳＦＥＴとＰ型のＭＩＳＦＥＴとが同時に半導体基板の一主面上に形成されている半導体装置に関するものである。ただし、Ｎ型のＭＩＳＦＥＴのゲート電極を構成するシリサイドとポリシリコンの割合とＰ型のＭＩＳＦＥＴのゲート電極を構成するシリサイドとポリシリコンの割合が異なる。実施例３を図６Ａ、図６Ｂ、図６Ｃ、及び、図６Ｄを用いて説明する。
図６Ａ乃至図６Ｄは実施例３の半導体装置の断面図及びＮ型のＭＩＳＦＥＴとＰ型のＭＩＳＦＥＴのゲート電極を構成するポリシリコン部分とシリサイド部分の比率を表すグラフである。そして、図６Ａ乃至図６Ｄは、コンタクトエッチングストップ膜10、サイドウオール11、ゲート電極12b、ゲート電極12c、サイドウオール11の下の酸化膜13a、ゲート絶縁膜13b、ゲート電極の側壁の酸化膜13c、ソース・ドレイン領域14、半導体基板15、△印及び△印を結ぶ曲線17a、○印及び○印を結ぶ曲線17b、Ｎ型のＭＩＳＦＥＴのゲート電極においてシリサイドが占める割合の範囲を示す点線17d、Ｐ型のＭＩＳＦＥＴのゲート電極においてシリサイドが占める割合の範囲を示す点線17e、ニッケル（Ｎｉ）シリサイド部分18、ポリシリコン部分19、コバルト(Ｃｏ)シリサイド部分20、黒丸印及び黒丸印を結ぶ曲線21a、▲印及び▲印を結ぶ曲線21b、Ｎ型のＭＩＳＦＥＴのゲート電極においてシリサイドが占める割合の範囲を示す点線21d、Ｐ型のＭＩＳＦＥＴのゲート電極においてシリサイドが占める割合の範囲を示す点線21e、及び、素子分離23を示す。
図６Ａは、テンサイルストレスを発生するコンタクトエッチングストップ膜10に覆われた図３CのＮ型のＭＩＳＦＥＴと、図３DのＰ型のＭＩＳＦＥＴとを半導体基板15の一主面上に形成した半導体装置の断面図を示す。
図３CのＮ型のＭＩＳＦＥＴはサイドウオール11、ゲート電極12b、サイドウオール11の下の酸化膜13a、ゲート絶縁膜13b、ゲート電極の側壁の酸化膜13c、及び、ソース・ドレイン領域14から構成されている。なお、ソース・ドレイン領域14の導入されている不純物はN型である。また、図３DのＰ型のＭＩＳＦＥＴも同様である。ただし、ソース・ドレイン領域14の導入されている不純物がP型である点で異なる。
ゲート電極12bは、ニッケル（Ｎｉ）シリサイド部分18とポリシリコン部分19とから構成されている。なお、図３CのＮ型のＭＩＳＦＥＴのゲート電極12bにおけるニッケル（Ｎｉ）シリサイド部分18とポリシリコン部分19の比率と、図３DのＮ型のＭＩＳＦＥＴのゲート電極12bにおけるニッケル（Ｎｉ）シリサイド部分18とポリシリコン部分19の比率とは、異なる。なぜなら、図３CのＮ型のＭＩＳＦＥＴにおけるニッケル（Ｎｉ）シリサイド部分18の長さは、図３DのＮ型のＭＩＳＦＥＴにおけるニッケル（Ｎｉ）シリサイド部分18の長さと同様であるが、Ｎ型のＭＩＳＦＥＴのゲート電極12bの長さが長くなっているため、ニッケル（Ｎｉ）シリサイド部分18とポリシリコン部分19の比率が異なるものとなっているからである。
そして、Ｎ型のＭＩＳＦＥＴとＰ型のＭＩＳＦＥＴは素子分離23で電気的な絶縁が図られている。
図６Ｂは、図３Ｃに示されているのと同様なグラフを用いて、図６Ａの半導体装置を構成するＭＩＳＦＥＴのゲート電極12bにおける、ニッケル（Ｎｉ）シリサイド部分18とポリシリコン部分19との構成割合を示す図である。
図６Ｂに示す、Ｎ型のＭＩＳＦＥＴのゲート電極においてシリサイドが占める割合の範囲を示す点線17d及びＰ型のＭＩＳＦＥＴのゲート電極においてシリサイドが占める割合の範囲を示す点線17eによれば、Ｎ型のＭＩＳＦＥＴのゲート電極12bにおいて、ニッケル（Ｎｉ）シリサイド部分18とポリシリコン部分19との割合は０．５から０．６である。一方、Ｐ型のＭＩＳＦＥＴのゲート電極12bにおいて、ニッケル（Ｎｉ）シリサイド部分18とポリシリコン部分19との割合は０．８から０．９である。
ニッケル（Ｎｉ）シリサイド部分18とポリシリコン部分19との割合が、Ｐ型のＭＩＳＦＥＴとＮ型のＭＩＳＦＥＴにおいて、上記のような場合には、図６Ａの半導体装置において、Ｎ型のＭＩＳＦＥＴ及びＰ型のＭＩＳＦＥＴともに電流駆動能力が向上する。図３ＣのＮ型のＭＩＳＦＥＴおいて、ニッケル（Ｎｉ）シリサイド部分18とポリシリコン部分19との割合が０．５から０．６に限定された場合の効果と同様な効果を生じるからである。また．図３ＤのＰ型のＭＩＳＦＥＴにおいて、ニッケル（Ｎｉ）シリサイド部分18とポリシリコン部分19との割合が０．８から０．９に限定されたことと同様な効果を生じるからである。
図６Ｃは、コンプレッシブストレスを発生するコンタクトエッチングストップ膜10に覆われた図４ＤのＮ型のＭＩＳＦＥＴと、図４ＢのＰ型のＭＩＳＦＥＴとを半導体基板15の一主面上に形成した半導体装置の断面図を示す。
図４ＤのＮ型のＭＩＳＦＥＴはサイドウオール11、ゲート電極12c、サイドウオール11の下の酸化膜13a、ゲート絶縁膜13b、ゲート電極の側壁の酸化膜13c、及び、ソース・ドレイン領域14から構成されている。なお、ソース・ドレイン領域14の導入されている不純物はN型である。また、図４ＢのＰ型のＭＩＳＦＥＴも同様である。ただし、ソース・ドレイン領域14の導入されている不純物がP型である点で異なる。
そして、Ｎ型のＭＩＳＦＥＴとＰ型のＭＩＳＦＥＴは素子分離23で電気的な絶縁が図られている。
ゲート電極12cは、コバルト（Ｃｏ）シリサイド部分20とポリシリコン部分19とから構成されている。なお、図４ＤのＮ型のＭＩＳＦＥＴのゲート電極12cにおけるコバルト(Ｃｏ)シリサイド部分20とポリシリコン部分19の比率と、図４ＢのＮ型のＭＩＳＦＥＴのゲート電極12cにおけるコバルト(Ｃｏ)シリサイド部分20とポリシリコン部分19の比率とは、異なる。なぜなら、図４ＤのＮ型のＭＩＳＦＥＴにおけるコバルト（Ｃｏ）シリサイド部分20の長さは、図４ＢのＮ型のＭＩＳＦＥＴにおけるコバルト（Ｃｏ）シリサイド部分20の長さと同様であるが、Ｎ型のＭＩＳＦＥＴのゲート電極12cの長さが、長いため、コバルト（Ｃｏ）シリサイド部分20とポリシリコン部分19の比率が異なるものとなっているからである。
図６Ｄは、図４Ｂに示されているのと同様なグラフを用いて、図６Ｃの半導体装置を構成するＭＩＳＦＥＴのゲート電極12cにおける、コバルト（Ｃｏ）シリサイド部分20とポリシリコン部分19との構成割合を示す図である。
図６Ｃに示す、Ｎ型のＭＩＳＦＥＴのゲート電極においてシリサイドが占める割合の範囲を示す点線21d及びＰ型のＭＩＳＦＥＴのゲート電極においてシリサイドが占める割合の範囲を示す点線21eによれば、Ｎ型のＭＩＳＦＥＴのゲート電極12cにおいてコバルト（Ｃｏ）シリサイド部分20とポリシリコン部分19との割合は０．５から０．６である。一方、Ｐ型のＭＩＳＦＥＴのゲート電極12cにおいて、コバルト（Ｃｏ）シリサイド部分20とポリシリコン部分19との割合は０．８から０．９である。
コバルト（Ｃｏ）シリサイド部分20とポリシリコン部分19との割合が、Ｎ型のＭＩＳＦＥＴとＰ型のＭＩＳＦＥＴにおいて、上記のような割合である場合には、図６Ｃの半導体装置において、Ｎ型のＭＩＳＦＥＴ及びＰ型のＭＩＳＦＥＴともに電流駆動能力が向上する。図４ＤのＮ型のＭＩＳＦＥＴにおいて、コバルト（Ｃｏ）シリサイド部分20とポリシリコン部分19との割合を０．５から０．６に限定したのと同様な効果を生じるからである。また、図４ＢのＰ型のＭＩＳＦＥＴにおいて、コバルト（Ｃｏ）シリサイド部分20とポリシリコン部分19との割合が０．８から０．９に限定されたことと同様な効果を生じるからである。
（実施例４）
実施例４は、図５Ａ及び図５Ｃに示す半導体装置の製造方法に関する実施例である。ただし、上記の半導体装置において、Ｐ型のＭＩＳＦＥＴのゲート電極を構成するポリシリコンとシリサイドの比率と、Ｎ型のＭＩＳＦＥＴのゲート電極を構成するポリシリコンとシリサイドの比率とが同じものとなる。実施例４を図７Ａ乃至図７Ｄを用いて説明する。
図７Ａ乃至図７Ｄは、図５Ａ及び図５Ｃに示す半導体装置の製造方法の途中工程を示す断面図である。そして、図７Ａ乃至図７Ｄは、コンタクトエッチングストップ膜10、サイドウオール11、ゲート電極12d、サイドウオール11の下の酸化膜13a、ゲート絶縁膜13b、ゲート電極の側壁の酸化膜13c、ソース・ドレイン領域14、半導体基板15、ニッケル（Ｎｉ）シリサイド部分18、ポリシリコン部分19、コバルト(Ｃｏ)シリサイド部分20、素子分離23、ソース・ドレイン領域14を構成する深い不純物拡散領域24、ソース・ドレイン領域14を構成する浅い不純物拡散領域、すなわち、エクステンション領域25、及び、パンチスルーストップ不純物領域26を示す。
図７Ａは、ゲート電極12dを形成したところを示す断面図である。そして、図７Ａに示す断面図を得るには、以下の工程を行う。
まず、半導体基板15上に素子分離23用の溝を、フォトリソグラフィー法によって形成したレジストパターンをマスクにエッチングを行うことにより形成する。そして、絶縁物を堆積し、溝を絶縁物で埋めこんだ後、ＣＭＰ（chemical mechanical polishing）法によって、溝以外の領域の絶縁物を除去する。その結果、素子分離23が形成される。
その後、ゲート絶縁膜13bとして、例えば、酸化窒化シリコン(ＳｉＯＮ)を堆積する。そして、ゲート絶縁膜13b上にポリシリコン層を堆積する。そのポリシリコン層上にレジストを塗布し、フォトリソグラフィー法によって、ゲート電極12dに相当するレジストパターンを形成する。そして、ポリシリコン層の異方性エッチングを、上記のレジストパターンをマスクに行う。その結果、ゲート電極パターンに相当するポリシリコンパターンが形成される。その後、イオン注入法により、エクステンション領域25及びパンチスルーストップ不純物領域26に不純物を導入する。その結果、図７Ａに示す断面図を得る。
図７Ｂは、ゲート電極12d用のポリシリコンパターンの側面にサイドウオール11を形成し、ソース・ドレイン領域14を構成する深い不純物拡散領域24に不純物を導入したところを示す断面図である。そして、図７Ｂに示す断面図を得るには、以下の工程を行う。
まず、酸化膜を堆積し、その酸化膜上にさらに窒化膜を堆積する。そして、窒化膜の異方性エッチングを行うことにより、上記のポリシリコンパターンの側壁の酸化膜13cを介して、窒化物からなるサイドウオール11を形成する。その後、サイドウオール11をマスクに酸化膜のエッチンを行ない、サイドウオール11の下に酸化膜13aを形成するとともに、ポリシリコンパターン上の酸化物を除去する。その後、ソース・ドレイン領域14を構成する深い不純物拡散領域24に不純物を導入することにより、図７Ｂの断面図を得る。
図７Ｃは、ソース・ドレイン領域及びポリシリコンパターン上にシリサイドを形成したところを示す断面図である。そして、図７Ｃに示す断面図を得るには、以下の工程を行う。まず、不純物の活性化のため、熱処理を行ない、ソース・ドレイン領域14を構成する深い不純物拡散領域24乃至エクステンション領域25、及び、パンチスルーストップ不純物領域26の不純物を活性化する。その後、スパッタ法、ＣＶＤ（chemical vapor deposition）法によって、シリサイドを構成する金属層、例えば、ニッケル(Ｎｉ)、チタン(Ｔｉ)、コバルト(Ｃｏ)等の金属層を堆積する。その後、シリサイドを形成するための熱処理を行い、ポリシリコンとシサイドからなるゲート電極12dが形成される。ここで、シリサイドを形成するための熱処理は、ゲート電極12dを構成するポリシリコン部分19と、ニッケル（Ｎｉ）シリサイド部分18乃至コバルト(Ｃｏ)シリサイド部分20等のシリサイドとの割合を決定するのに重要な役割を果たす。例えば、７００℃、６０秒程度の熱処理を行うことにより、ポリシリコン部分19とコバルト(Ｃｏ)シリサイド部分20の比率を５０：５０とすることができる。また、４００℃、６０秒程度の熱処理を行うことにより、ポリシリコン部分19とニッケル（Ｎｉ）シリサイド部分18の比率を５０：５０とすることができる。
図７Ｄは、コンタクトエッチングストップ膜10を形成したところを示す断面図である。そして、コンタクトエッチングストップ膜10はプラズマＣＶＤ法等によって堆積することができる。ここで、テンサイルストレスを発生するコンタクトエッチングストップ膜10は、シリコン水素(ＳｉＨ4)ガス、アンモニア(ＮＨ4)ガスを用いてプラズマＣＶＤ法で シリコン窒化膜(ＳｉＮ)を成膜した後、ＵＶキュアー工程で水素を離脱させることで形成する。一方、コンプレッシブストレスを発生するコンタクトエッチングストップ膜10は、シリコン水素(ＳｉＨ4)ガス、アンモニア(ＮＨ4)ガス、及び、炭素を含むガスを用いてプラズマＣＶＤ法で、炭素が混入したシリコン窒化膜(ＳｉＮ)を成膜することで形成する。
以上、図７Ａ乃至図７Ｄの製造方法によれば、ゲート電極12dの高さは、ゲート電極形成用のポリシリコン層の厚さと、ポリシリコンと金属が反応してシリサイドが形成される際の体積の増加によって決定される。また、ゲート電極12dを構成するポリシリコンとシリサイドの比率は、シリサイド形成時の熱処理時間、熱処理温度によって、制御することができる。そして、ゲート電極12dを構成するポリシリコンとシリサイドの比率は、Ｐ型のＭＩＳＦＥＴ及びＮ型のＭＩＳＦＥＴにおいてほぼ同じ比率となる。
従って、コンタクトエッチングストップ膜10がテンサイルストレスを発生するときには、ゲート電極12dを構成するポリシリコンとシリサイドの比率を、図５Ｂに示すように設定可能である。また、コンタクトエッチングストップ膜10がコンプレッシブストレスを発生するときには、ゲート電極12dを構成するポリシリコンとシリサイドの比率を、図５Ｄに示すように設定可能である。
そうすると、実施例４の製造方法によって製造した半導体装置において、ＭＩＳＦＥＴの駆動能力を増加させる歪みを発生可能である。
従って、実施例４の製造方法によって製造した半導体装置において、Ｐ型のＭＩＳＦＥＴ及びＮ型のＭＩＳＦＥＴはともに、電流駆動が増加する。
（実施例５）
実施例５は、図６Ａ及び図６Ｃに示す半導体装置の製造方法に関する実施例である。ただし、上記の半導体装置において、Ｐ型のＭＩＳＦＥＴのゲート電極を構成するポリシリコンとシリサイドの比率と、Ｎ型のＭＩＳＦＥＴのゲート電極を構成するポリシリコンとシリサイドの比率とが異なるものとなる。実施例５を図８Ａ乃至図８Ｄを用いて説明する。
図８Ａ乃至図８Ｄは、図６Ａ及び図６Ｃに示す半導体装置の製造方法の途中工程を示す断面図である。そして、図８Ａ乃至図８Ｄは、コンタクトエッチングストップ膜10、サイドウオール11、ゲート電極12d、サイドウオール11の下の酸化膜13a、ゲート絶縁膜13b、ゲート電極の側壁の酸化膜13c、ソース・ドレイン領域14、半導体基板15、ニッケル（Ｎｉ）シリサイド部分18、ポリシリコン部分19、コバルト(Ｃｏ)シリサイド部分20、素子分離23、ソース・ドレイン領域14を構成する深い不純物拡散領域24、ソース・ドレイン領域14を構成する浅い不純物拡散領域、すなわち、エクステンション領域25、及び、パンチスルーストップ不純物領域26を示す。
図８Ａは、ゲート電極12dを形成したところを示す断面図である。そして、図８Ａに示す断面図を得るには、以下の工程を行う。
まず、半導体基板15上に素子分離23用の溝を、フォトリソグラフィー法によって形成したレジストパターンをマスクにエッチングを行うことにより形成する。そして、絶縁物を堆積し、溝を絶縁物で埋めこんだ後、ＣＭＰ法によって、溝以外の領域の絶縁物を除去する。その結果、素子分離23が形成される。
その後、ゲート絶縁膜13bとして、例えば、酸化窒化シリコン(ＳｉＯＮ)を堆積する。そして、ゲート絶縁膜13b上にポリシリコン層を堆積する。そのポリシリコン層上にレジストを塗布し、フォトリソグラフィー法によって、ゲート電極12dに相当するレジストパターンを形成する。そして、ポリシリコン層の異方性エッチングを、上記のレジストパターンをマスクに行う。その結果、ゲート電極パターンに相当するポリシリコンパターンが形成される。
その後、全面にレジストを塗布し、Ｎ型のＭＩＳＦＥＴのゲート電極12dを覆うようなレジストパターンを、フォトリソグラフィー法によって形成する。その後、Ｐ型のＭＩＳＦＥＴのゲート電極12dを、所定の量、異方性エッチングによってエッチングする。そして、レジストパターンを除去する。その結果、Ｎ型のＭＩＳＦＥＴのゲート電極12dの長さに比較し、Ｐ型のＭＩＳＦＥＴのゲート電極12dの長さは短くなる。
その後、イオン注入法により、エクステンション領域25及びパンチスルーストップ不純物領域26に不純物を導入する。その結果、図８Ａに示す断面図を得る。
図８Bは、ゲート電極12d用のポリシリコンパターンの側面にサイドウオール11を形成し、ソース・ドレイン領域14を構成する深い不純物拡散領域24に不純物を導入したところを示す断面図である。そして、図８Bに示す断面図を得るには、図７Ｂと同様な工程を行う。
図８Ｃは、ソース・ドレイン領域及びポリシリコンパターン上にシリサイドを形成したところを示す断面図である。そして、図８Ｃに示す断面図を得るには、図７Ｃと同様な工程を行う。ただし、Ｎ型のＭＩＳＦＥＴのゲート電極12dの長さと、Ｐ型のＭＩＳＦＥＴのゲート電極12dの長さがことなるため、ゲート電極12dにおけるポリシリコンとシリサイドの比率は異なるものとなる。
図８Ｄは、コンタクトエッチングストップ膜10を形成したところを示す断面図である。そして、コンタクトエッチングストップ膜10はプラズマＣＶＤ法等によって堆積することができる。ここで、テンサイルストレスを発生するコンタクトエッチングストップ膜10は、シリコン水素(ＳｉＨ4)ガス、アンモニア(ＮＨ4)ガスを用いてプラズマＣＶＤ法で シリコン窒化膜(ＳｉＮ)を成膜した後、ＵＶキュアー工程で水素を離脱させることで形成する。一方、コンプレッシブストレスを発生するコンタクトエッチングストップ膜10は、シリコン水素(ＳｉＨ4)ガス、アンモニア(ＮＨ4)ガス、及び、炭素を含むガスを用いてプラズマＣＶＤ法で、炭素が混入したシリコン窒化膜(ＳｉＮ)を成膜することで形成する。
以上、図８Ａ乃至図８Ｄの製造方法によれば、ゲート電極12dの高さは、ゲート電極形成用のポリシリコン層の厚さと、その後のポリシリコンパターンのエッチング量と、ポリシリコンと金属が反応してシリサイドが形成される際の体積の増加によって決定される。また、ゲート電極12dを構成するポリシリコンとシリサイドの比率は、シリサイド形成時の熱処理時間、熱処理温度によって、制御することができる。そうすると、Ｎ型のＭＩＳＦＥＴのゲート電極12d用のポリシリコンパターンはエッチングを行わなかったため、ゲート電極12dの高さが高い。一方、シリサイド部分の長さは、Ｐ型のＭＩＳＦＥＴのゲート電極12dとＮ型のＭＩＳＦＥＴのゲート電極12dとではほぼ同じ長さとなる。従って、ゲート電極12dを構成するポリシリコンとシリサイドの比率は、Ｐ型のＭＩＳＦＥＴ及びＮ型のＭＩＳＦＥＴにおいては異なる比率となる。
従って、コンタクトエッチングストップ膜10がテンサイルストレスを発生するときには、ゲート電極12dを構成するポリシリコンとシリサイドの比率を、図６Ｂに示すように設定可能である。また、コンタクトエッチングストップ膜10がコンプレッシブストレスを発生するときには、ゲート電極12dを構成するポリシリコンとシリサイドの比率を、図６Ｄに示すように設定可能である。
そうすると、実施例５の製造方法によって製造した半導体装置において、ＭＩＳＦＥＴの駆動能力を増加させる歪みを発生可能である。
従って、実施例５の製造方法によって製造した半導体装置において、Ｐ型のＭＩＳＦＥＴ及びＮ型のＭＩＳＦＥＴはともに、電流駆動が増加する。
以下に本発明の特徴を付記する。
（付記１）
ストレスを発生する絶縁膜に覆われたＭＩＳＦＥＴであって、
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、ポリシリコン部分とシリサイド部分とからなるゲート電極と、
前記ゲート電極の一方に隣接したソースと、
前記ゲート電極の他方に隣接したドレインと、を備え、
前記ポリシリコン部分と前記シリサイド部分の比率が、前記ＭＩＳＦＥＴの駆動能力を増加させるための歪みであって、前記絶縁膜が発生するストレスに基づいて前記ゲート電極を介して、前記ゲート電極下のＭＩＳＦＥＴのチャネル領域に発生させる前記歪みに応じて決められた比率であることを特徴とするＭＩＳＦＥＴ。
（付記２）
前記絶縁膜が発生するストレスがテンサイルストレスであり、前記ＭＩＳＦＥＴがＮ型のＭＩＳＦＥＴである場合には、
前記シリサイドが前記ポリシリコンより大きなヤング率を有し、
前記比率が０．５から０．８であることを特徴とする付記１に記載したＭＩＳＦＥＴ。
（付記３）
前記絶縁膜が発生するストレスがテンサイルストレスであり、前記ＭＩＳＦＥＴがＰ型のＭＩＳＦＥＴである場合には、
前記シリサイドが前記ポリシリコンより大きなヤング率を有し、
前記比率が０．６から０．９であることを特徴とする付記１に記載したＭＩＳＦＥＴ。
（付記４）
付記２に記載したＭＩＳＦＥＴと
付記３に記載したＭＩＳＦＥＴと、
を備えることを特徴とする半導体装置。
（付記５）
前記シリサイドがニッケル(Ｎｉ)シリサイド又はチタン（Ｔｉ）シリサイドであることを特徴とする付記２又は付記３に記載したＭＩＳＦＥＴ。
（付記６）
前記絶縁膜が発生するストレスがコンプレッシブストレスであり、前記ＭＩＳＦＥＴがＰ型のＭＩＳＦＥＴである場合には、
前記シリサイドが前記ポリシリコンより小さなヤング率を有し、
前記比率が０．６から０．９であることを特徴とする付記１に記載したＭＩＳＦＥＴ。
（付記７）
前記絶縁膜が発生するストレスがコンプレッシブストレスであり、前記ＭＩＳＦＥＴがＮ型のＭＩＳＦＥＴである場合には、
前記シリサイドが前記ポリシリコンより小さなヤング率を有し、
前記比率が０．６から０．９であることを特徴とする付記１に記載したＭＩＳＦＥＴ。
（付記８）
付記６に記載したＭＩＳＦＥＴと、
付記７に記載したＭＩＳＦＥＴと、
を備える半導体装置。
（付記９）
前記シリサイドがコバルト(Ｃｏ)シリサイドあることを特徴とする付記６又は付記７に記載したＭＩＳＦＥＴ。
（付記１０）
ストレスを発生する絶縁膜に覆われたＭＩＳＦＥＴの製造方法であって、
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にポリシリコンパターンを形成する工程と、
前記ポリシリコンパターンの側面に、絶縁材料からなるサイドウオールを形成する工程と、
前記ポリシリコンパターン上に金属層を形成する工程と、
前記金属層を構成する金属と前記ポリシリコンパターンを構成するポリシリコンを反応させてシリサイドを形成し、反応せずに残った前記ポリシリコンと前記シリサイドから構成されるゲート電極を形成する工程と、を備え、
前記ポリシリコンと前記シリサイドの比率が、前記ＭＩＳＦＥＴの駆動能力を増加させるための歪みであって、前記絶縁膜が発生するストレスに基づいて前記ゲート電極を介して、前記ゲート電極下のＭＩＳＦＥＴのチャネル領域に発生させる歪みに応じて決められた比率であることを特徴とするＭＩＳＦＥＴの製造方法。
（付記１１）
半導体の一主面に、ストレスを発生する絶縁膜に覆われた第１のゲート電極を有するＮ型のＭＩＳＦＥＴと第２のゲート電極を有するＰ型のＭＩＳＦＥＴが形成されている半導体装置であって、
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、第１のポリシリコンパターン及び第２のポリシリコンパターンを形成する工程と、
前記第１のポリシリコンパターン及び前記第２のポリシリコンパターンの側面に、絶縁材料からなるサイドウオールを形成する工程と、
前記第１のポリシリコンパターン及び前記第２のポリシリコンパターン上に金属層を形成する工程と、
前記金属層を構成する金属と前記第１のポリシリコンパターン及び前記第２のポリシリコンパターンを構成するポリシリコンを反応させてシリサイドを形成し、反応せずに残った前記ポリシリコンと前記シリサイドから構成される前記第１のゲート電極と前記第２の電極を形成する工程と、を備え、
前記第１のゲート電極の前記ポリシリコンと前記シリサイドの比率と、前記第２のゲート電極の前記ポリシリコンと前記シリサイドの比率が、異なることを特徴とする半導体装置の製造方法。
（付記１２）
前記第２のポリシリコンパターンの高さを、前記第１のポリシリコンパターンの高さより低くする工程を、さらに、
備えることを特徴とする付記１１に記載した半導体装置の製造方法。
（付記１３）
前記ストレスがテンサイルストレスである場合には、前記シリサイドがポリシリコンよりもヤング率の大きなものであって、前記第１のゲート電極の前記ポリシリコンと前記シリサイドの比率は０．６から０．７の間であり、前記第２のゲート電極の前記ポリシリコンと前記シリサイドの比率は０．８から０．９であることを特徴とする付記１１に記載した半導体装置の製造方法。
（付記１４）
前記ストレスがコンプレッシブストレスである場合には、前記シリサイドのヤング率はポリシリコンより小さいものであって、前記第１のゲート電極の前記ポリシリコンと前記シリサイドの比率は０．５から０．６の間であり、前記第２のゲート電極の前記ポリシリコンと前記シリサイドの比率は０．８から０．９であることを特徴とする付記１１に記載した半導体装置の製造方法。
本願の発明によれば、駆動能力が増加したＭＩＳＦＥＴを提供することができる。また、本願の他の発明によれば、駆動能力が増加したN型のＭＩＳＦＥＴ及びＰ型のＭＩＳＦＥＴが形成された半導体装置の製造方法を提供することができる。
 符号の説明
１ Direction（方向）の欄
２ ＮＭＯＳの欄
３ ＰＭＯＳの欄
４ 記号の欄
５ Tension(引っ張り力)＋＋＋
６ Compression(圧縮力)＋＋＋＋
７ Compression(圧縮力)＋＋＋＋の欄
10 コンタクトエッチングストップ膜
11 サイドウオール
12a、12b、12c、12d ゲート電極
13a 酸化膜
13b ゲート絶縁膜
13c 酸化膜
14 ソース・ドレイン領域
15 半導体基板
16a ◆印で表された線
16b ×印で表された線
16c 黒▲印で表された線
16d ＋印で表された線
16e 黒丸印で表された線
16f ■印で表された線
17a △印及び△印を結ぶ曲線
17b ○印及び○印を結ぶ曲線
17c シリサイドの割合の範囲を示す点線
17d Ｎ型のＭＩＳＦＥＴのゲート電極においてシリサイドが占める割合の範囲を示す点線
17e Ｐ型のＭＩＳＦＥＴのゲート電極においてシリサイドが占める割合の範囲を示す点線
18 ニッケル（Ｎｉ）シリサイド部分
19 ポリシリコン部分
20 コバルト(Ｃｏ)シリサイド部分
21a 黒丸印及び黒丸印を結ぶ曲線
21b ▲印及び▲印を結ぶ曲線
21c シリサイドの割合の範囲を示す点線
21d Ｎ型のＭＩＳＦＥＴのゲート電極においてシリサイドが占める割合の範囲を示す点線
21e Ｐ型のＭＩＳＦＥＴのゲート電極においてシリサイドが占める割合の範囲を示す点線
23 素子分離
24 深い不純物拡散領域
25 エクステンション領域
26 パンチスルーストップ不純物領域

Claims (9)

  1. 半導体基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成され、ポリシリコン部分と、前記ポリシリコン部分より大きいヤング率を有する前記ポリシリコン部分上のシリサイド部分とを有し、前記シリサイド部分の膜厚比率が０．６から０．９であるゲート電極と、
    前記半導体基板に形成され、前記ゲート電極の一方に隣接し、ｐ型の導電型を有するソースと、
    前記半導体基板に形成され、前記ゲート電極の他方に隣接し、ｐ型の導電型を有するドレインと、
    前記ゲート電極、前記ソース及び前記ドレイン上に形成され、前記半導体基板にテンサイルストレスを発生する絶縁膜とを有することを特徴とする半導体装置。
  2. 前記シリサイド部分がニッケル（Ｎｉ）シリサイド又はチタン（Ｔｉ）シリサイドを有することを特徴とする請求項１に記載した半導体装置。
  3. 半導体基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成され、ポリシリコン部分と、前記ポリシリコン部分より小さいヤング率を有する前記ポリシリコン部分上のシリサイド部分とを有し、前記シリサイド部分の膜厚比率が０．６から０．９であるゲート電極と、
    前記半導体基板に形成され、前記ゲート電極の一方に隣接し、ｎ型の導電型を有するソースと、
    前記半導体基板に形成され、前記ゲート電極の他方に隣接し、ｎ型の導電型を有するドレインと、
    前記ゲート電極、前記ソース及び前記ドレイン上に形成され、コンプレッシブストレスを発生する絶縁膜とを有することを特徴とする半導体装置。
  4. 前記シリサイド部分がコバルト（Ｃｏ）シリサイドを有することを特徴とする請求項３に記載した半導体装置。
  5. 半導体基板と、
    前記半導体基板上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成され、第１のポリシリコン部分及び前記第１のポリシリコン部分上の第１のシリサイド部分とを有する第１のゲート電極と、
    前記半導体基板に形成され、前記第１のゲート電極の一方に隣接し、ｎ型の導電型を有する第１のソースと、
    前記半導体基板に形成され、前記第１のゲート電極の他方に隣接し、ｎ型の導電型を有する第１のドレインと、
    前記半導体基板上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成され、第２のポリシリコン部分及び前記第２のポリシリコン部分上の第２のシリサイド部分とを有する第２のゲート電極と、
    前記半導体基板に形成され、前記第２のゲート電極の一方に隣接し、ｐ型の導電型を有する第２のソースと、
    前記半導体基板に形成され、前記第２のゲート電極の他方に隣接し、ｐ型の導電型を有する第２のドレインと、
    前記第１のゲート電極上、前記第１のソース上、前記第１のドレイン上、前記第２のゲート電極上、前記第２のソース上及び前記第２のドレイン上に形成され、テンサイルストレスまたはコンプレッシブストレスを発生する絶縁膜と、を有し、
    前記第１のゲート電極における前記第１のシリサイド部分の膜厚比率と、前記第２のゲート電極における前記第２のシリサイド部分の膜厚比率とが異なることを特徴とする半導体装置。
  6. 半導体基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にポリシリコンパターンを形成する工程と、
    前記半導体基板に第１の導電型を有するソース及びドレインを形成する工程と、
    前記ポリシリコンパターンの側面に、絶縁材料からなるサイドウオールを形成する工程と、
    前記ポリシリコンパターン上に金属層を形成する工程と、
    前記金属層を構成する金属と前記ポリシリコンパターンを構成するポリシリコンを反応させてシリサイドを形成し、反応せずに残った前記ポリシリコンと前記シリサイドを有するゲート電極を形成する工程と、
    前記ゲート電極及び前記ソース、前記ドレイン上に、テンサイルストレスを発生する絶縁膜を形成する工程と、を有し、
    前記金属層はニッケル（Ｎｉ）又はチタン（Ｔｉ）を有し、
    前記第１の導電型がｎ型である場合は、前記ゲート電極に対する前記シリサイドの膜厚の比率が０．５から０．８であり、
    前記第１の導電型がｐ型である場合は、前記ゲート電極に対する前記シリサイドの膜厚の比率が０．６から０．９であることを特徴とする半導体装置の製造方法。
  7. 半導体基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にポリシリコンパターンを形成する工程と、
    前記半導体基板に第１の導電型を有するソース及びドレインを形成する工程と、
    前記ポリシリコンパターンの側面に、絶縁材料からなるサイドウオールを形成する工程と、
    前記ポリシリコンパターン上に金属層を形成する工程と、
    前記金属層を構成する金属と前記ポリシリコンパターンを構成するポリシリコンを反応させてシリサイドを形成し、反応せずに残った前記ポリシリコンと前記シリサイドを有するゲート電極を形成する工程と、
    前記ゲート電極及び前記ソース、前記ドレイン上に、コンプレッシブストレスを発生する絶縁膜を形成する工程と、を有し、
    前記金属層はコバルト（Ｃｏ）を有し、
    前記第１の導電型がｎ型である場合は、前記ゲート電極に対する前記シリサイドの膜厚の比率が０．６から０．９であり、
    前記第１の導電型がｐ型である場合は、前記ゲート電極に対する前記シリサイドの膜厚の比率が０．６から０．９であることを特徴とする半導体装置の製造方法。
  8. 第１のゲート電極を有するＮ型のＭＩＳＦＥＴと第２のゲート電極を有するＰ型のＭＩＳＦＥＴが形成されている半導体装置の製造方法であって、
    半導体基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、第１のポリシリコンパターン及び第２のポリシリコンパターンを形成する工程と、
    前記第１のポリシリコンパターン及び前記第２のポリシリコンパターンの側面に、絶縁材料からなるサイドウオールを形成する工程と、
    前記第１のポリシリコンパターン及び前記第２のポリシリコンパターン上に金属層を形成する工程と、
    前記金属層を構成する金属と前記第１のポリシリコンパターン及び前記第２のポリシリコンパターンを構成するポリシリコンを反応させてシリサイドを形成し、反応せずに残った前記ポリシリコンと前記シリサイドを有する前記第１のゲート電極と前記第２の電極を形成する工程と、
    前記第１のゲート電極及び前記第２のゲート電極を覆い、前記半導体基板の一主面にストレスを発生させる絶縁膜を形成する工程と、
    を備え、
    前記第１のゲート電極の前記ポリシリコンと前記シリサイドの膜厚比率と、前記第２のゲート電極の前記ポリシリコンと前記シリサイドの膜厚比率が、異なることを特徴とする半導体装置の製造方法。
  9. 前記第２のポリシリコンパターンの高さを、前記第１のポリシリコンパターンの高さより低くする工程を、さらに、
    備えることを特徴とする請求項８に記載した半導体装置の製造方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5309619B2 (ja) 2008-03-07 2013-10-09 ソニー株式会社 半導体装置およびその製造方法
JP2010073985A (ja) * 2008-09-19 2010-04-02 Toshiba Corp 半導体装置
JP5569173B2 (ja) * 2010-06-18 2014-08-13 ソニー株式会社 半導体装置の製造方法及び半導体装置
US10734531B2 (en) 2017-06-22 2020-08-04 The Penn State Research Foundation Two-dimensional electrostrictive field effect transistor (2D-EFET)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06310667A (ja) * 1992-07-31 1994-11-04 Seiko Epson Corp 半導体装置およびその製造方法
JP2000100750A (ja) * 1998-09-25 2000-04-07 Sony Corp 半導体装置の製造方法
WO2002043151A1 (en) * 2000-11-22 2002-05-30 Hitachi, Ltd Semiconductor device and method for fabricating the same
JP2005303261A (ja) * 2004-03-19 2005-10-27 Nec Electronics Corp 半導体装置およびその製造方法
JP2005311058A (ja) * 2004-04-21 2005-11-04 Rohm Co Ltd 半導体装置及びその製造方法
JP2006278369A (ja) * 2005-03-28 2006-10-12 Fujitsu Ltd 半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2569809B2 (ja) * 1989-06-15 1997-01-08 日本電気株式会社 半導体装置の製造方法
JP3287403B2 (ja) * 1999-02-19 2002-06-04 日本電気株式会社 Ｍｉｓ型電界効果トランジスタ及びその製造方法
JP2002093921A (ja) * 2000-09-11 2002-03-29 Hitachi Ltd 半導体装置の製造方法
JP2003086708A (ja) * 2000-12-08 2003-03-20 Hitachi Ltd 半導体装置及びその製造方法
JP4406200B2 (ja) * 2002-12-06 2010-01-27 株式会社東芝 半導体装置
US6977194B2 (en) * 2003-10-30 2005-12-20 International Business Machines Corporation Structure and method to improve channel mobility by gate electrode stress modification
JP2005294360A (ja) * 2004-03-31 2005-10-20 Nec Electronics Corp 半導体装置の製造方法
US7393733B2 (en) * 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
JP4515305B2 (ja) * 2005-03-29 2010-07-28 富士通セミコンダクター株式会社 ｐチャネルＭＯＳトランジスタおよびその製造方法、半導体集積回路装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06310667A (ja) * 1992-07-31 1994-11-04 Seiko Epson Corp 半導体装置およびその製造方法
JP2000100750A (ja) * 1998-09-25 2000-04-07 Sony Corp 半導体装置の製造方法
WO2002043151A1 (en) * 2000-11-22 2002-05-30 Hitachi, Ltd Semiconductor device and method for fabricating the same
JP2005303261A (ja) * 2004-03-19 2005-10-27 Nec Electronics Corp 半導体装置およびその製造方法
JP2005311058A (ja) * 2004-04-21 2005-11-04 Rohm Co Ltd 半導体装置及びその製造方法
JP2006278369A (ja) * 2005-03-28 2006-10-12 Fujitsu Ltd 半導体装置の製造方法

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