KR102178830B1 - 스페이서를 갖는 반도체 소자 - Google Patents

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Abstract

기판 상에 형성된 게이트 패턴; 및 상기 게이트 패턴의 측면 상에 형성된 제1 스페이서를 포함하고, 상기 제1 스페이서는 측면들이 수직으로 정렬하는 제1 상부 스페이서 및 제1 하부 스페이서를 포함하고, 및 상기 제1 상부 스페이서는 상기 제1 하부 스페이서보다 높은 유전율을 갖는 반도체 소자가 설명된다.

Description

스페이서를 갖는 반도체 소자{Semiconductor Device Having a Spacer}
본 발명은 에피택셜 성장한 활성 영역 및 스페이서를 갖는 반도체 소자에 관한 것이다.
캐리어 모빌리티를 개선하기 위하여, 에피택셜 성장한 활성 영역을 갖는 반도체 소자가 제안되었다.
본 발명이 해결하고자 하는 과제는 에피택셜 성장한 활성 영역들 갖는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 돌출한 finFET을 갖는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 측벽들이 수직으로 정렬하는 상부 스페이서 및 하부 스페이서를 갖는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 게이트 전극과 활성 영역 사이에 유전율이 낮은 스페이서를 갖는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 채널 영역 주위에 형성된 몰딩을 갖는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 상기 설명된 반도체 소자들을 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판 상에 형성된 게이트 패턴, 및 상기 게이트 패턴의 측면 상에 형성된 제1 스페이서를 포함할 수 있다. 상기 제1 스페이서는 측면들이 수직으로 정렬하는 제1 상부 스페이서 및 제1 하부 스페이서를 포함할 수 있다. 상기 제1 상부 스페이서는 상기 제1 하부 스페이서보다 높은 유전율을 가질 수 있다.
상기 기판으로부터 돌출하고 서로 평행하는 둘 이상의 채널 영역들을 더 포함할 수 있다.
상기 게이트 패턴은 상기 채널 영역들의 상면들 및 측면들을 감쌀 수 있다.
상기 채널 영역은 상대적으로 높은 표면 레벨을 갖는 제1 채널 영역 및 상대적으로 낮은 표면 레벨을 갖는 제2 채널 영역을 포함할 수 있다.
상기 게이트 패턴은 상기 제1 채널 영역 상에 형성될 수 있다.
상기 제2 채널 영역 상에 형성된 활성 영역을 더 포함할 수 있다. 상기 활성 영역은 SiGe를 포함할 수 있다.
상기 제1 하부 스페이서의 외측면과 상기 활성 영역의 측면이 수직으로 정렬될 수 있다.
상기 활성 영역의 상면은 상기 제1 채널 영역의 상면 보다 높은 레벨에 위치할 수 있다.
상기 활성 영역은 다이아몬드 모양의 종단면을 가질 수 있다.
상기 반도체 소자는 상기 게이트 패턴의 상기 측면과 상기 제1 스페이서 사이의 제2 스페이서를 더 포함할 수 있다. 상기 제1 상부 스페이서 및 상기 제2 스페이서는 실리콘 질화물을 포함할 수 있다. 상기 제1 하부 스페이서는 실리콘 산화물을 포함할 수 있다.
상기 게이트 패턴, 상기 제1 스페이서, 및 상기 제2 스페이서의 상면들은 평탄(co-planar)할 수 있다.
본 발명의 일 실시예에 의한 반도체 소자는 기판 상에 제1 방향으로 평행하게 수평 연장하는 채널 영역들, 및 상기 제1 방향과 수직하는 제2 방향으로 평행하게 수평 연장하여 상기 채널 영역들과 교차하는 게이트 패턴들을 포함할 수 있다. 각 상기 채널 영역들은 상기 게이트 패턴들과 중첩하는 제1 채널 영역들 및 상기 게이트 패턴들과 중첩하지 않는 제2 채널 영역들을 포함할 수 있다. 상기 제2 채널 영역들 상의 SiGe를 포함하는 활성 영역들을 포함할 수 있다.
상기 반도체 소자는 상기 게이트 패턴들의 측면 상의 내부 스페이서, 및 상기 내부 스페이서의 측면 상의 외부 스페이서를 더 포함할 수 있다.
상기 외부 스페이서의 측면은 상기 활성 영역들과 수직으로 정렬될 수 있다.
상기 반도체 소자는 상기 채널 영역들 사이의 상기 기판 상에 형성된 소자 분리 절연물을 더 포함할 수 있다.
상기 소자 분리 절연물은 상기 제2 채널 영역들과 동일한 레벨에 위치할 수 있다.
상기 반도체 소자는 상기 소자 분리 영역 상에 상기 제2 채널 영역들과 인접하는 몰딩들을 더 포함할 수 있다.
상기 몰딩들은 상기 제2 채널 영역들과 접촉할 수 있다. 상기 몰딩들은 상기 활성 영역들보다 낮은 레벨에 위치할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시예에 의한 반도체 소자는 게이트 패턴과 활성 영역 사이에 유전율이 낮은 스페이서를 포함하므로, 기생 커패시턴스에 의한 지연(delay)이 낮아질 수 있다. 따라서, 상기 반도체 소자의 동작 속도 및 전력 소모가 개선될 수 있다.
본 발명의 일 실시예에 의한 반도체 소자는 단결정 실리콘의 채널 영역 및 SiGe의 활성 영역을 포함하므로 캐리어의 모빌리티가 개선될 수 있다.
본 발명의 일 실시예에 의한 반도체 소자는 돌출한 상기 채널 영역을 가지므로, 게이트 패턴에 의한 채널 폭이 증가하므로 트랜지스터의 드라이빙 속도 및 능력이 우수하다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 예시적인 레이아웃이다.
도 2a는 도 1의 I-I' 방향의 종단면도이고 도 2b는 도 1의 II-II' 방향의 종단면도이고, 도 2c는 도 1의 III-III' 방향의 종단면도이다.
도 3 내지 9는 본 발명의 일 실시예에 의한 반도체 소자 제조 방법을 설명하는 사시도들이고, 도 10a 내지 18a는 상기 반도체 소자 제조 방법을 설명하는 도 1의 I-I' 방향 또는 도 9의 IV-IV' 방향의 종단면도들이고, 도 10b 내지 18b는 상기 반도체 소자 제조 방법을 설명하는 도 1의 II-II' 방향 또는 도 9의 V-V' 방향의 종단면도들이고, 및 도 19 내지 21은 상기 반도체 소자 제조 방법을 설명하는 도 1의 I-I' 방향 또는 도 9의 IV-IV' 방향의 종단면도들이다.
도 22a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 22b 및 22c는 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들을 개념적으로 도시한 블록다이어그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100)의 예시적인 레이아웃이다. 도 1을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100)는 기판(101) 상에 평행하는 라인 또는 바(bar) 형태를 갖는 채널 영역들(120) 및/또는 활성 영역들(125) 및 상기 채널 영역들(120) 또는 상기 활성 영역들(130)과 수직하게 교차하고 평행하는 라인 또는 바 형태를 갖는 게이트 패턴들(140)을 포함할 수 있다. 채널 영역(120)은 게이트 패턴(140)과 중첩될 수 있다. 활성 영역(125)은 게이트 패턴(140)과 중첩되지 않을 수 있다. 예를 들어, 활성 영역(125)은 인접하는 채널 영역들(120)의 사이 또는 게이트 패턴들(140)의 사이에 형성될 수 있다.
도 2a는 도 1의 I-I' 방향의 종단면도이고 도 2b는 도 1의 II-II' 방향의 종단면도이고, 도 2c는 도 1의 III-III' 방향의 종단면도이다.
도 2a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100)는 기판(101) 상의 게이트 패턴(140), 채널 영역(120), 활성 영역(125), 하부 층간 절연층(190), 및 상부 층간 절연층(195)을 포함할 수 있다. 내부 스페이서(150) 및 외부 스페이서(160)가 상기 게이트 패턴(140)의 측면 상에 형성될 수 있다.
기판(101)은 벌크 단결정 실리콘 웨이퍼를 포함할 수 있다.
상기 기판(101)은 돌출한 상기 채널 영역(120) 및 상기 활성 영역(125)을 가질 수 있다.
상기 채널 영역(120)은 상기 기판(101)으로부터 돌출할 수 있다. 상기 채널 영역(120)은 상기 기판(101)의 일부일 수 있다. 예를 들어, 상기 채널 영역(120)은 상기 기판(101)과 물질적으로 연속할 수 있다. 상기 채널 영역(120)은 상대적으로 낮게 돌출한 낮은 채널 영역(121) 및 높은 채널 영역(122)을 포함할 수 있다. 예를 들어, 상기 낮은 채널 영역(121)은 상대적으로 낮은 표면 레벨을 가질 수 있고, 및 상기 높은 채널 영역(122)은 상대적으로 높은 표면 레벨을 가질 수 있다.
상기 활성 영역(125)은 상기 낮은 채널 영역(121) 상에 형성될 수 있다. 예를 들어, 상기 활성 영역(125)은 상기 높은 채널 영역들(122) 사이에 형성될 수 있다. 상기 활성 영역(125)은 상기 기판(101) 및 상기 채널 영역(120)과 물질적으로 불연속할 수 있다. 예를 들어, 상기 활성 영역(125)은 에피택셜 성장한 SiGe를 포함할 수 있다. 상기 활성 영역(125)의 상면은 상기 높은 채널 영역(122)의 상면보다 높은 레벨에 위치할 수 있다. 상기 활성 영역(125)은 소스 또는 드레인을 제공할 수 있다. 예를 들어, 상기 높은 채널 영역(122), 상기 게이트 패턴(140) 및 상기 채널 영역(122)의 양 측면에 위치하는 상기 활성 영역들(125)은 하나의 트랜지스터를 형성할 수 있다.
게이트 패턴(140)이 상기 채널 영역(120)의 상기 높은 채널 영역(122) 상에 형성될 수 있다. 예를 들어, 상기 게이트 패턴(140)은 상기 높은 채널 영역(122)의 상면 및 두(two) 측면들 상에 상기 높은 채널 영역(122)을 감싸도록 형성될 수 있다. 상기 게이트 패턴(140)은 표면 절연 패턴(141), 게이트 절연 패턴(142), 배리어 패턴(143), 하부 게이트 전극(144), 및 상부 게이트 전극(145)을 포함할 수 있다.
상기 표면 절연 패턴(141)은 상기 채널 영역(120) 상에 직접적으로 형성될 수 있다. 상기 표면 절연 패턴(141)의 종단면은 수평 바(bar) 모양을 가질 수 있고, 횡단면은 라인 또는 스퀘어 모양을 가질 수 있다. 상기 표면 절연 패턴(141)은 열 산화된 실리콘을 포함할 수 있다. 예를 들어, 상기 기판(101)의 표면이 열 산화 공정에 의해 산화되어 형성될 수 있다. 다른 실시예에서, 상기 표면 절연 패턴(141)은 생략될 수 있다.
상기 게이트 절연 패턴(142)은 상기 표면 절연 패턴(141) 상에 형성될 수 있다. 상기 게이트 절연 패턴(142)의 종단면은 "U"자 모양을 가질 수 있다. 예를 들어, 상기 게이트 절연 패턴(142)의 외측 면은 상기 내부 스페이서(150)의 내측 면과 접촉할 수 있다. 상기 게이트 절연 패턴(142)은 하프늄 산화물(HfO), 알루미늄 산화물(AlO), 지르코늄 산화물(ZrO), 란타늄 산화물(LaO), 또는 기타 금속 산화물 같은 고유전율 절연물을 포함할 수 있다.
상기 배리어 패턴(143)은 상기 게이트 절연 패턴(142) 상에 형성될 수 있다. 상기 배리어 패턴(143)의 종단면은 "U"자 모양을 가질 수 있다. 예를 들어, 상기 배리어 패턴(143)의 외측 면은 상기 게이트 절연 패턴(142)의 내측 면과 접촉할 수 있다. 상기 배리어 패턴(143)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW) 같은 배리어용 금속을 포함할 수 있다.
상기 하부 게이트 전극(144)은 상기 배리어 패턴(143) 상에 형성될 수 있다. 상기 하부 게이트 전극(144)의 종단면은 "U"자 모양을 가질 수 있다. 예를 들어, 상기 하부 게이트 전극(144)의 외측 면은 상기 배리어 패턴(143)의 내측 면과 접촉할 수 있다. 상기 하부 게이트 전극(144)은 다층으로 형성될 수 있다. 예를 들어, 상기 하부 게이트 전극(144)은 티타늄-알루미늄(TiAl) 합금, 티타늄 질화물(TiN), 또는 알루미늄-티타늄 산화물(AlTiO) 같은 전도체를 두 층 이상 포함할 수 있다.
상기 상부 게이트 전극(145)은 상기 하부 게이트 전극(144) 상에 형성될 수 있다. 상기 상부 게이트 전극(145)의 측면 및 하면은 상기 하부 게이트 전극(144)으로 둘러싸일 수 있다. 상기 상부 게이트 전극(145)은 텅스텐(W) 또는 구리(Cu) 같은 전도성이 우수한 금속을 포함할 수 있다.
상기 내부 스페이서(150)는 상기 표면 절연층(141)의 측단부, 및 상기 게이트 절연층(142)의 외측 면과 접촉할 수 있다. 상기 내부 스페이서(150)는 실리콘 질화물을 포함할 수 있다.
상기 외부 스페이서(160)는 상기 내부 스페이서(150)의 외측 면 상에 형성될 수 있다. 상기 외부 스페이서(160)는 유전율이 서로 다른 상부 외부 스페이서(161) 및 하부 외부 스페이서(165)를 포함할 수 있다. 예를 들어, 상기 상부 외부 스페이서(161)는 상대적으로 유전율이 높은 실리콘 질화물을 포함할 수 있고, 상기 하부 외부 스페이서(165)는 상대적으로 유전율이 낮은 실리콘 산화물을 포함할 수 있다. 상기 상부 외부 스페이서(161)의 측벽과 상기 하부 외부 스페이서(165)의 측벽은 수직으로 정렬될 수 있다. 상기 하부 외부 스페이서(165)는 수평 레벨에서 상기 게이트 패턴(140)과 상기 활성 영역(125) 사이에 위치할 수 있다. 상기 외부 스페이서(160)의 측면은 상기 높은 채널 영역(122)의 측면 또는 상기 활성 영역(125)의 측면과 수직으로 정렬할 수 있다. 예를 들어, 상기 외부 스페이서(160)의 측면은 상기 높은 채널 영역(122)과 상기 활성 영역(125)의 경계면과 수직으로 정렬될 수 있다. 상기 높은 채널 영역(122)과 상기 활성 영역(125)의 경계면 및 상기 낮은 채널 영역(121)과 상기 활성 영역(125)의 경계면은 점선으로 도시되었다.
상기 하부 층간 절연층(190)은 상기 활성 영역(125)을 덮고, 및 상기 게이트 패턴(140)의 측면을 감쌀 수 있다. 상기 하부 층간 절연층(190)은 상기 게이트 패턴(140)과 동일한 상면을 가질 수 있다. (co-planar)
상기 상부 층간 절연층(195)은 상기 하부 층간 절연층(190) 및 상기 게이트 패턴(140)을 덮을 수 있다. 상기 하부 층간 절연층(190) 및 상기 상부 층간 절연층(195)은 실리콘 산화물을 포함할 수 있다.
상기 반도체 소자(100)는 상기 하부 층간 절연층(190)과 상기 상부 층간 절연층(195) 사이에 형성된 스토퍼 층(193)을 더 포함할 수 있다. 상기 스토퍼 층(193)은 상기 하부 층간 절연층(190) 및 상기 상부 층간 절연층(195)보다 단단한 절연물을 포함할 수 있다. 예를 들어, 상기 스토퍼 층(193)은 실리콘 질화물을 포함할 수 있다.
도 2b를 참조하면, 상기 활성 영역(125)은 상기 채널 영역(120) 상에 형성될 수 있다. 상기 활성 영역(125)은 다이아몬드 모양의 종단면을 가질 수 있다.
상기 반도체 소자(100)는 상기 활성 영역들(125) 사이에 형성된 소자 분리 절연물()을 포함할 수 있다. 형성될 수 있다. 상기 소자 분리 절연물(130)은 실리콘 산화물을 포함할 수 있다. 상기 활성 영역(125)는 상기 채널 영역(120) 보다 넓은 최대 폭을 가질 수 있다.
상기 반도체 소자(100)는 상기 활성 영역(125)의 아래 부분에 상기 채널 영역(120)과 인접하는 몰딩(135)(moldfing)을 더 포함할 수 있다. 상기 몰딩(135)은 스틱(stick) 또는 바(bar) 모양을 가질 수 있다. 상기 몰딩(135)은 상기 소자 분리 절연물(130)보다 단단하고 치밀한 산화된 실리콘 또는 실리콘 산화물을 포함할 수 있다. 또는, 상기 몰딩(135)은 상기 소자 분리 절연물(130)과 물질적으로 연속할 수도 있다. 상기 몰딩(135)은 실리콘 질화물을 포함할 수 도 있다. 보다 상세한 설명은 후술될 것이다.
도 2c를 참조하면, 상기 채널 영역들(120) 사이에 상기 소자 분리 절연물(130)이 형성될 수 있다. 상기 소자 분리 절연물(130)은 상기 낮은 채널 영역(121)과 동일한 수평 레벨에 위치할 수 있다. 상기 높은 채널 영역들(122)의 상면 및 측면들 상에 상기 게이트 패턴(140)이 형성될 수 있다. 상기 표면 절연 패턴(141)은 상기 높은 채널 영역(122)의 상기 상면 및 상기 측면들 상에만 형성될 수 있다. 상기 게이트 절연 패턴(142)은 상기 표면 절연 패턴(141) 및 상기 소자 분리 절연층(130) 상에 형성될 수 있다. 상기 게이트 절연 패턴(142), 상기 배리어 패턴(143), 상기 하부 게이트 전극(144) 및 상기 상부 게이트 전극(145)은 상기 높은 채널 영역(122)의 상면 및 측면들을 감쌀 수 있다. 예를 들어, 상기 게이트 절연 패턴(142), 상기 배리어 패턴(143), 상기 하부 게이트 전극(144) 및 상기 상부 게이트 전극(145)은 상기 높은 채널 영역들(122) 사이를 채우도록 굴곡질 수 있다.
본 발명의 일 실시예에 의한 상기 반도체 소자(100)는 상기 게이트 패턴(140)과 상기 활성 영역(120) 사이에 유전율이 낮은 상기 하부 외부 스페이서(165)를 포함하므로, 기생 커패시턴스에 의한 지연(delay)이 낮아질 수 있다. 따라서, 상기 반도체 소자(100)의 동작 속도 및 전력 소모가 개선될 수 있다.
본 발명의 일 실시예에 의한 상기 반도체 소자(100)는 단결정 실리콘의 상기 채널 영역(120) 및 SiGe의 상기 활성 영역(130)을 포함하므로 캐리어의 모빌리티가 개선될 수 있다.
본 발명의 일 실시예에 의한 상기 반도체 소자(100)는 돌출한 상기 채널 영역(120)을 가지므로, 상기 게이트 패턴(140)에 의한 채널 폭이 증가하므로 트랜지스터의 드라이빙 속도 및 능력이 우수하다.
도 3 내지 9는 본 발명의 일 실시예에 의한 반도체 소자 제조 방법을 설명하는 사시도들이고, 도 10a 내지 18a는 상기 반도체 소자 제조 방법을 설명하는 도 1의 I-I' 방향 또는 도 9의 IV-IV' 방향의 종단면도들이고, 도 10b 내지 18b는 상기 반도체 소자 제조 방법을 설명하는 도 1의 II-II' 방향 또는 도 9의 V-V' 방향의 종단면도들이고, 및 도 19 내지 21은 상기 반도체 소자 제조 방법을 설명하는 도 1의 I-I' 방향 또는 도 9의 IV-IV' 방향의 종단면도들이다.
도 3을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자 제조 방법은 기판(101)을 준비하고, 상기 기판(101) 상에 리세스 마스크(110)를 형성하는 것을 포함할 수 있다. 상기 기판(101)은 단결정 실리콘을 포함할 수 있다. 상기 리세스 마스크(110)는 하부 마스크 층(111) 및 상부 마스크 층(112)을 포함할 수 있다. 상기 하부 마스크 층(111)은 실리콘 산화물을 포함할 수 있고, 및 상기 상부 마스크 층(112)은 실리콘 질화물을 포함할 수 있다. 상기 리세스 마스크(110)는 포토리소그래피 공정을 수행하여 포토레지스트 패턴(P)을 형성하고, 및 상기 포토레지스트 패턴(P)을 이용하여 상기 상부 마스크 층(112) 및 상기 하부 마스크 층(111)을 선택적으로 제거하는 에칭 공정을 수행하여 형성될 수 있다. 이후 상기 포토레지스트 패턴(P)은 제거될 수 있다.
도 4를 참조하면, 상기 방법은 상기 리세스 마스크(110)를 에치 마스크로 이용하여 상기 기판(101)을 선택적으로 에치, 리세스하여 돌출한 핀(fin) 형태의 채널 영역(120) 및 트렌치(T)를 형성하는 것을 포함할 수 있다. 상기 채널 영역(120)의 측면들은 경사질 수 있다.
도 5를 참조하면, 상기 방법은 상기 트렌치(T) 내에 소자 분리 절연물(130)(isolation insulator)을 채우고, CMP(chemical mechanical polishing) 같은 평탄화 공정을 수행하여, 상기 리세스 마스크(110)의 상기 상부 마스크 층(112)의 표면이 노출되도록, 상기 리세스 마스크(110)의 상면과 상기 소자 분리 절연물(130)의 표면을 평탄화하는(co-planar) 것을 포함할 수 있다. 상기 소자 분리 절연물(130)은 실리콘 산화물을 포함할 수 있다. 이후, 상기 방법은 상기 리세스 마스크(110)를 제거하는 것을 포함할 수 있다.
도 6을 참조하면, 상기 방법은 에치-백 공정을 수행하여 상기 소자 분리 절연물(130)의 상면을 상기 채널 영역(120)의 상면 보다 낮게 리세스하는 것을 포함할 수 있다. 예를 들어, 상기 소자 분리 절연물(130)은 상기 트렌치(T) 내에 부분적으로 채워질 수 있다. 부가하여, 상기 방법은 상기 평탄화 공정과 상기 에치-백 공정 사이에 상기 소자 분리 절연물(130)을 가열하여 치밀화(densification)하는 공정을 수행하는 것을 더 포함할 수 있다. 상기 치밀화 공정에 의하여 상기 채널 영역(120) 및 상기 트렌치(T)의 표면들 상에 산화된 실리콘 층이 형성될 수 있다. 예를 들어, 상기 소자 분리 절연물(130)과 접촉하는 상기 기판(101)의 표면의 실리콘이 전체적으로 얇게 산화될 수 있다. 상기 산화된 실리콘 층은 상기 기판(101)의 표면 상에 수 십Å 정도로 얇게 산화되어 형성될 수 있다. 도면이 복잡해지는 것을 피하기 위하여 상기 산화된 실리콘 층은 도면에는 생략되었다.
도 7을 참조하면, 상기 방법은 노출된 상기 채널 영역(120)의 표면 상에 표면 절연층(141a)을 형성하는 것을 포함할 수 있다. 상기 표면 절연층(141a)은 상기 채널 영역(120)의 표면을 산화시키는 열 산화 공정(thermal oxidizing process)을 수행하여 형성될 수 있다. 따라서, 상기 표면 절연층(141a)은 열 산화된 실리콘(thermally oxidized silicon)을 포함할 수 있다. 상기 표면 절연층(141a)은 상기 채널 영역(120)의 표면의 내부에도 형성될 수 있다. 도면을 간단하게 도시하기 위하여, 상기 표면 절연층(141a)이 상기 채널 영역(120)의 표면 상에만 형성되는 것으로 도시되었다.
도 8을 참조하면, 상기 표면 절연층(141a) 및 상기 소자 분리 절연물(130) 상에 희생 게이트 전극 물질층(147a)을 형성하고, 상기 희생 게이트 전극 물질층(147a)의 상면을 평탄화하고, 상기 희생 게이트 전극 물질층(147a) 상에 희생 게이트 캡핑층(148a)을 형성하고, 및 상기 희생 게이트 캡핑층(148a)의 상면을 평탄화하는 것을 포함할 수 있다. 상기 희생 게이트 전극 물질층(147a)은 다결정 실리콘을 포함할 수 있고, 및 상기 희생 게이트 캡핑층(148a)은 실리콘 질화물을 포함할 수 있다.
도 9를 참조하면, 상기 방법은 포토리소그래피 공정 및 에칭 공정을 수행하여 예비 게이트 패턴(140p)을 형성하는 것을 포함할 수 있다. 상기 예비 게이트 패턴(140p)은 상기 채널 영역(120)의 표면 상의 표면 절연 패턴(141), 상기 표면 절연 패턴(141) 및 상기 소자 분리 절연물(130) 상의 희생 게이트 전극 패턴(147), 및 상기 희생 게이트 전극 패턴(147) 상의 희생 게이트 캡핑 패턴(148)을 포함할 수 있다.
도 10a 및 10b를 참조하면, 상기 방법은 상기 예비 게이트 패턴(140p)의 측면들 및 상기 채널 영역(120)의 노출된 측면들 상에 내부 스페이서(150)를 형성하는 것을 포함할 수 있다. 예를 들어, 상기 내부 스페이서(150)는 상기 예비 게이트 패턴(140p)의 상면 및 측면들, 상기 채널 영역(120)의 노출된 상면 및 측면들, 및 상기 소자 분리 절연물(130)의 표면 상에 전면적으로 컨포멀하게 실리콘 질화물을 형성하고, 및 에치-백 공정을 수행하여 상기 예비 게이트 패턴(140p)의 상면, 상기 채널 영역(120)의 상면, 및 상기 소자 분리 절연물(130)의 표면 상의 실리콘 질화물을 제거하는 것을 포함할 수 있다.
도 11a 및 11b를 참조하면, 상기 방법은 상기 예비 게이트 패턴(140p)의 상면, 상기 채널 영역(120)의 노출된 상면, 및 상기 소자 분리 절연물(130)의 표면 상에 버퍼층(165a)을 형성하는 것을 포함할 수 있다. 상기 버퍼층(165a)은 상기 예비 게이트 패턴(140p)의 측면 상의 내부 스페이서(150) 및 상기 채널 영역(120)의 측면의 내부 스페이서(150) 상에는 상대적으로 얇게 형성되거나, 또는 형성되지 않을 수 있다. 상기 버퍼층(165a)은 클러스터 이온 빔 공정을 이용하여 증착, 형성된 실리콘 산화물을 포함할 수 있다.
도 12a 및 12b를 참조하면, 상기 방법은 전면적으로 상부 외부 스페이서 물질층(161a)을 형성하는 것을 포함할 수 있다. 상기 상부 외부 스페이서 물질층(161a)은 상기 내부 스페이서(150) 및 상기 버퍼층(165a) 상에 컨포멀하게 형성될 수 있다. 상기 상부 외부 스페이서 물질층(161a)은 실리콘 질화물을 포함할 수 있다.
도 13a 및 13b를 참조하면, 상기 방법은 에치-백 공정을 수행하여 상기 내부 스페이서(150)의 측면 상에 상부 외부 스페이서(161)를 형성하는 것을 포함할 수 있다. 상기 예비 게이트 패턴(140p) 상의 버퍼층(165a) 및 상기 소자 분리 절연층(130) 상의 상기 버퍼층(165a)이 노출될 수 있다. 상기 상부 외부 스페이서(161)의 상단부는 상기 희생 게이트 캡핑 패턴(148)의 옆에 위치할 수 있다. 상기 에치-백 공정은 상기 내부 스페이서(150)의 상부가 노출되도록 충분히 수행될 수 있다. 따라서, 상기 버퍼층(165a)의 노출된 부분들은 노출되지 않는 부분들보다 낮게 리세스될 수 있다. 도 13b를 더 참조하면, 상기 채널 영역(120)의 측면이 노출되도록 외부 스페이서 물질층(161a) 및 상기 내부 스페이서(150)가 제거될 수 있다. 또한, 상기 채널 영역(120)의 아래 부분 주위에 상기 내부 스페이서(150)의 일부가 돌출한 모양으로 남을 수 있다.
도 14a 및 14b를 참조하면, 상기 방법은 상기 버퍼층(165a)을 에치-백하여 상기 채널 영역(120)의 상면을 노출시키는 것을 포함할 수 있다. 이 공정에서, 하부 외부 스페이서(165)가 형성될 수 있다. 노출된 상기 버퍼층(165a)은 완전히 제거될 수 있고, 및 상기 상부 외부 스페이서(161)의 하부에 위치한 상기 버퍼층(165a)이 남아 상기 하부 외부 스페이서(165)로 변형될 수 있다. 따라서, 상기 상부 외부 스페이서(161) 및 상기 하부 외부 스페이서(165)를 포함하는 외부 스페이서(160)가 형성될 수 있다. 상기 버퍼층(165a)과 상기 표면 절연 패턴(141)이 공히(commonly) 실리콘 산화물을 포함하므로, 상기 표면 절연 패턴(141)의 노출된 부분도 제거될 수 있다. 도 14b를 더 참조하면, 상기 채널 영역(120)의 아래 부분에 몰딩(135)이 형성될 수 있다. 상기 몰딩(135)은 에치-백 공정에 따라 상기 표면 절연 패턴(141) 또는 상기 소자 분리 절연물(130)의 일부일 수 있다. 예를 들어, 상기 에치-백 공정이 충분히 초과 수행되면 상기 몰딩(135)은 상기 소자 분리 절연물(130)의 일부일 수 있고, 상기 에치-백 공정이 충분히 초과 수행되지 않으면 상기 몰딩(135)은 상기 표면 절연 패턴(141)의 일부일 수 있다. 어느 경우에도, 상기 몰딩(135)은 실리콘 산화물을 포함할 수 있다.
도 15a 및 15b를 참조하면, 상기 방법은 상기 노출된 채널 영역(120)을 제거 또는 리세스하여 낮은 채널 영역(121)과 높은 채널 영역(122)을 정의하는 것을 포함할 수 있다. 제거 또는 리세스된 상기 낮은 채널 영역(121)의 상면은 몰딩(135) 또는 상기 소자 분리 절연물(130)의 상면들과 유사한 표면 레벨에 위치할 수 있다.
도 16a 및 16b를 참조하면, 상기 방법은 상기 낮은 채널 영역(121) 상에 에피택셜 성장 공정을 수행하여 활성 영역(125)을 형성하는 것을 포함할 수 있다. 상기 활성 영역(125)은 SiGe를 포함할 수 있다. 상기 활성 영역(125)은 다이아몬드 모양의 종단면을 가질 수 있다.
도 17a 및 17b를 참조하면, 상기 방법은 하부 층간 절연층(190)을 형성하고, CMP 같은 평탄화 공정을 수행하여 상기 희생 게이트 캡핑 패턴(148)을 노출시키는 것을 포함할 수 있다. 상기 하부 층간 절연층()은 실리콘 산화물을 포함할 수 있다. 본 CMP 공정은 실리콘 산화물을 제거하고 실리콘 질화물을 정지층(stopping layer)로 이용할 수 있다.
도 18a 및 18b를 참조하면, 상기 방법은 CMP 같은 평탄화 공정을 다시 또는 연속적으로 수행하여 상기 희생 게이트 전극 패턴(147)을 노출시키는 것을 포함할 수 있다. 본 CMP 공정은 실리콘 산화물 및 실리콘 질화물을 제거하고 실리콘을 정지층으로 이용할 수 있다.
도 19를 참조하면, 상기 방법은 노출된 상기 희생 게이트 전극 패턴(147)을 제거하여 상기 내부 스페이서(150)의 내면 및 상기 표면 절연 패턴(141)을 노출시키는 게이트 전극 공간(GS)을 형성하는 것을 포함할 수 있다.
도 20을 참조하면, 상기 방법은 게이트 전극 공간(GS) 내에 게이트 절연층(142a), 배리어 층(143a), 하부 게이트 전극층(144a), 및 상부 게이트 전극층(145a)을 채우는 것을 포함할 수 있다. 게이트 절연층(142a)은 하프늄 산화물(HfO), 지르코늄 산화물(ZrO), 기타 금속 산화물(metal oxide) 같은 고유전 절연물을 포함할 수 있다. 배리어 층(143a)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW) 같은 배리어용 금속을 포함할 수 있다. 하부 게이트 전극층(144a)은 다층의 금속층, 금속 합금층 및/또는 금속 화합물층들을 포함할 수 있다. 상부 게이트 전극층(145a)은 텅스텐(W) 또는 구리(Cu) 같은 금속을 포함할 수 있다.
도 21을 참조하면, 상기 방법은 CMP 같은 평탄화 공정을 수행하여 상기 하부 층간 절연층(190) 상의 상부 게이트 전극층(145a), 하부 게이트 전극층(144a), 배리어 층(143a), 및 게이트 절연층(142a)을 제거하여 게이트 절연 패턴(142), 배리어 패턴(143), 하부 게이트 전극(144), 및 상부 게이트 전극(145)을 포함하는 게이트 패턴(140)을 형성하는 것을 포함할 수 있다.
이후, 도 2a를 더 참조하면, 상기 방법은 전면적으로 상부 층간 절연층(195)을 형성하는 것을 포함할 수 있다. 상부 층간 절연층(195)은 실리콘 산화물을 포함할 수 있다. 부가하여, 상기 상부 층간 절연층(195)을 형성하기 전에 상기 게이트 패턴(140) 및 상기 하부 층간 절연층(190) 상에 스토퍼 층(193)을 형성하는 것을 더 포함할 수 있다. 상기 스토퍼 층(193)은 실리콘 질화물을 포함할 수 있다.
도 22a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 22a를 참조하면, 본 발명의 일 실시예에 의한 반도체 모듈(2200)은, 모듈 기판(2210) 상에 실장된 프로세서(2220) 및 반도체 소자들(2230)을 포함할 수 있다. 프로세서(2220) 또는 반도체 소자들(2230)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 중 적어도 하나를 포함할 수 있다. 모듈 기판(2210)의 적어도 한 변에는 입출력 터미널들(2240)이 배치될 수 있다.
도 22b 및 22c는 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들(2300, 2400)을 개념적으로 도시한 블록다이어그램이다. 도 22b를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(2360), 및 외부 장치(2370)를 포함할 수 있다.
바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 마이크로 프로세서 유닛(2320), 파워 공급부(2330), 기능 유닛(2340), 및 디스플레이 컨트롤 유닛(2350)은 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 바디(2310)의 상면 혹은 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다.
디스플레이 유닛(2360)은 디스플레이 컨트롤 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 디스플레이 유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 디스플레이 유닛(2360)은 터치 스크린을 포함할 수 있다. 따라서, 디스플레이 유닛(2360)은 입출력 기능을 가질 수 있다.
파워 공급부(2330)는 전류 또는 전압을 마이크로 프로세서 유닛(2320), 기능 유닛(2340), 디스플레이 컨트롤 유닛(2350) 등으로 공급할 수 있다. 파워 공급부(2330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다.
마이크로 프로세서 유닛(2320)은 파워 공급부(2330)로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이 유닛(2360)을 제어할 수 있다. 예를 들어, 마이크로 프로세서 유닛(2320)은 CPU 또는 AP (application processor)를 포함할 수 있다.
기능 유닛(2340)은 다양한 전자 시스템(2300)의 기능을 수행할 수 있다. 예를 들어, 기능 유닛(2340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다.
마이크로 프로세서 유닛(2320) 또는 기능 유닛(2340)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함할 수 있다.
도 22c를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2400)은 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 메모리 시스템(2412) 및 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 CPU 또는 AP를 포함할 수 있다. 전자 시스템(2400)은 마이크로프로세서(2414)와 직접적으로 통신하는 램(2416)을 더 포함할 수 있다. 마이크로프로세서(2414) 및/또는 램(2416)은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 정보를 입력하거나 또는 전자 시스템(2400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 유저 인터페이스(2418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 마이크로프로세서(2414), 램(2416), 및/또는 메모리 시스템(2412)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 소자
101: 기판 110: 리세스 마스크
111: 하부 마스크 층 112: 상부 마스크 층
120: 채널 영역 121: 낮은 채널 영역
122: 높은 채널 영역 125: 활성 영역
130: 소자 분리 절연물 135: 몰딩
140P: 예비 게이트 패턴
141: 표면 절연 패턴 141a: 표면 절연층
147: 희생 게이트 전극 패턴 147a: 희생 게이트 전극층
148: 희생 게이트 캡핑 패턴 148a: 희생 게이트 캡핑층
140: 게이트 패턴
142: 게이트 절연 패턴 142a: 게이트 절연층
143: 배리어 패턴 143a: 배리어 층
144: 하부 게이트 전극 144a: 하부 게이트 전극층
145: 상부 게이트 전극 145a: 상부 게이트 전극층
150: 내부 스페이서 160: 외부 스페이서
161: 상부 외부 스페이서 161a: 외부 스페이서 물질층
165: 하부 외부 스페이서 165a: 버퍼층
190: 하부 층간 절연층 193: 스토퍼 층
195: 상부 층간 절연층
P: 포토레지스트 패턴 T: 트렌치
GS: 게이트 전극 공간

Claims (10)

  1. 기판 상에 형성된 게이트 패턴
    상기 게이트 패턴의 측면 상에 형성된 제1 스페이서; 및
    상기 게이트 패턴의 측면과 상기 제1 스페이서 사이의 제2 스페이서를 포함하고,
    상기 제1 스페이서는 측면들이 수직으로 정렬하는 제1 상부 스페이서 및 제1 하부 스페이서를 포함하고, 및
    상기 제1 상부 스페이서는 상기 제1 하부 스페이서보다 높은 유전율을 갖는 반도체 소자.
  2. 제1항에 있어서,
    상기 기판으로부터 돌출하고 서로 평행하는 둘 이상의 채널 영역들을 더 포함하고, 및
    상기 게이트 패턴은 상기 채널 영역들의 상면들 및 측면들을 감싸는 반도체 소자.
  3. 제2항에 있어서,
    상기 채널 영역은 상대적으로 높은 표면 레벨을 갖는 제1 채널 영역 및 상대적으로 낮은 표면 레벨을 갖는 제2 채널 영역을 포함하는 반도체 소자.
  4. 제3항에 있어서,
    상기 게이트 패턴은 상기 제1 채널 영역 상에 형성된 반도체 소자.
  5. 제3항에 있어서,
    상기 제2 채널 영역 상에 형성된 활성 영역을 더 포함하고, 및
    상기 활성 영역은 SiGe를 포함하는 반도체 소자.
  6. 제5항에 있어서,
    상기 제1 하부 스페이서의 외측면과 상기 활성 영역의 측면이 수직으로 정렬되는 반도체 소자.
  7. 제5항에 있어서,
    상기 활성 영역의 상면은 상기 제1 채널 영역의 상면 보다 높은 레벨에 위치하는 반도체 소자.
  8. 기판 상에 제1 방향으로 평행하게 수평 연장하는 채널 영역들
    상기 제1 방향과 수직하는 제2 방향으로 평행하게 수평 연장하여 상기 채널 영역들과 교차하는 게이트 패턴들, 각 상기 채널 영역들은 상기 게이트 패턴들과 중첩하는 제1 채널 영역들 및 상기 게이트 패턴들과 중첩하지 않는 제2 채널 영역들을 포함하고,
    상기 제2 채널 영역들 상의 SiGe를 포함하는 활성 영역들;
    상기 게이트 패턴들의 측면 상의 내부 스페이서; 및
    상기 내부 스페이서의 측면 상의 외부 스페이서를 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 외부 스페이서의 측면은 상기 활성 영역들과 수직으로 정렬하는 반도체 소자.
  10. 제8항에 있어서,
    상기 채널 영역들 사이의 상기 기판 상에 형성된 소자 분리 절연물을 더 포함하고,
    상기 소자 분리 절연물은 상기 제2 채널 영역들과 동일한 레벨에 위치하고, 및
    상기 소자 분리 절연물 상에 상기 제2 채널 영역들과 인접하는 몰딩들을 더 포함하는 반도체 소자.
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