CN108604571B - 全模制周边堆叠封装设备 - Google Patents

全模制周边堆叠封装设备 Download PDF

Info

Publication number
CN108604571B
CN108604571B CN201680067520.1A CN201680067520A CN108604571B CN 108604571 B CN108604571 B CN 108604571B CN 201680067520 A CN201680067520 A CN 201680067520A CN 108604571 B CN108604571 B CN 108604571B
Authority
CN
China
Prior art keywords
conductive
semiconductor die
conductive interconnect
etch stop
stop layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201680067520.1A
Other languages
English (en)
Other versions
CN108604571A (zh
Inventor
克里斯多佛·M·斯坎伦
威廉·博伊德·罗格
克拉格·比绍普
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Decca Technology Inc
Original Assignee
Decca Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US15/151,384 external-priority patent/US9613830B2/en
Application filed by Decca Technology Inc filed Critical Decca Technology Inc
Publication of CN108604571A publication Critical patent/CN108604571A/zh
Application granted granted Critical
Publication of CN108604571B publication Critical patent/CN108604571B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开了一种制备半导体器件的方法，所述方法可包括提供具有半导体管芯安装位点的临时载体，以及将导电互连件形成在所述半导体管芯安装位点的周边中的所述临时载体上方。半导体管芯可安装在所述半导体管芯安装位点处。可使用模制化合物密封所述导电互连件和半导体管芯。可暴露所述导电互连件的第一端。可移除所述临时载体以暴露与所述导电互连件的所述第一端相反的所述导电互连件的第二端。可蚀刻所述导电互连件以使所述导电互连件的所述第二端相对于所述模制化合物凹进。所述导电互连件可包括第一部分、第二部分以及设置在所述第一部分与所述第二部分之间的蚀刻停止层。

Description

全模制周边堆叠封装设备
相关专利申请的交叉引用
本申请要求2015年11月20日提交的名称为“Three-Dimensional Fully MoldedSemiconductor Package”(三维全模制半导体封装)的美国临时专利62/258,308的权益(包括提交日期)，该美国临时专利的公开内容据此以引用方式并入本文。本申请也是2015年11月2日提交的名称为“Semiconductor Device and Method Comprising RedistributionLayers”(包括再分布层的半导体器件和方法)的美国申请序列号14/930,514的美国专利申请的部分继续申请，该专利申请是2015年3月9日提交的名称为“Semiconductor Deviceand Method Comprising Thickened Redistribution Layers”(包括增厚再分布层的半导体器件和方法)的申请序列号14/642,531的部分继续申请，该申请要求2014年3月10日提交的名称为“Wafer-Level-Chip-Scale-Packages with Thick Redistribution LayerTraces”(具有厚再分布层迹线的晶圆级管芯规模封装)的美国临时专利61/950,743的权益，并且进一步还是2014年12月29日提交的名称为“Die Up Fully Molded Fan-Out WaferLevel Packaging”(管芯朝上全模制扇出晶圆级封装)的美国申请序列号14/584,978的部分继续申请，该申请是2013年9月12日提交的名称为“Die Up Fully Molded Fan-OutWafer Level Packaging”(管芯朝上全模制扇出晶圆级封装)的美国申请序列号14/024,928(目前公布为专利8,922,021)的继续申请，该申请是2012年9月30日提交的名称为“DieUp Fully Molded Fan-Out Wafer Level Packaging”(管芯朝上全模制扇出晶圆级封装)的美国申请序列号13/632,062(目前公布为专利8,535,978)的继续申请，该申请是2011年12月30日提交的名称为“Fully Molded Fan-Out”(全模制扇出)的美国申请序列号13/341,654(目前公布为专利8,604,600)的部分继续申请，并且要求2012年7月18日提交的名称为“Fan-Out Semiconductor Package”(扇出半导体封装)的美国临时专利61/672,860的提交日期的权益，这些专利申请的公开内容据此以引用方式并入本文。
技术领域
本公开涉及全模制半导体封装及其制备方法，其包括半导体管芯周围的周边区域，该周边区域包括有利于多个半导体封装的堆叠封装(PoP)叠堆的竖直取向的电互连件。
背景技术
半导体器件普遍存在于现代电子产品中。半导体器件在电子部件的数量和密度方面有差别。分立半导体器件一般包含一种类型的电子部件，例如发光二极管(LED)、小信号晶体管、电阻器、电容器、电感器以及功率金属氧化物半导体场效应晶体管(MOSFET)。集成半导体器件通常包含几百到几百万个电子部件。集成半导体器件的示例包括微控制器、微处理器、电荷耦合器件(CCD)、太阳能电池以及数字微镜器件(DMD)。
半导体器件执行宽泛范围的功能，诸如信号处理、高速计算、发射和接收电磁信号、控制电子设备、将太阳光转换成电力以及为电视显示器创建视觉投影。半导体器件存在于娱乐、通信、功率变换、网络、计算机和消费品的领域中。半导体器件也存在于军事应用、航空、汽车、工业控制器和办公设备中。
半导体器件充分利用半导体材料的电气性质。半导体材料的原子结构允许通过施加电场或基极电流或者通过掺杂工艺来操纵其电导率。掺杂的步骤将杂质引入到半导体材料中以操纵和控制半导体器件的电导率。
半导体器件包含有源和无源电气结构。包括双极型和场效应晶体管的有源结构控制电流的流动。通过改变掺杂水平和电场或基极电流的施加，晶体管促进或限制电流的流动。包括电阻器、电容器和电感器的无源结构产生执行各种电气功能所必需的电压与电流之间的关系。无源和有源结构被电连接以形成电路，所述电路使半导体器件能够执行高速计算和其他有用功能。
半导体器件一般是使用两个复杂的制造工艺(即，前端制造和后端制造)进行制造，每个制造工艺可能涉及几百个步骤。前端制造涉及在半导体晶圆的表面上形成多个半导体管芯。每个半导体管芯通常完全相同并且包含通过电连接有源和无源部件而形成的电路。后端制造涉及从成品晶片中切单处理单独的半导体管芯以及封装该管芯以提供结构支承和环境隔离。如本文所用的术语“半导体管芯”指代单数和复数两者形式的词，并且因此可以指代单个半导体器件和多个半导体器件两者。
半导体制造的一个目标是产生更小的半导体器件。更小的器件通常消耗更少的功率，具有更高的性能，并且可以被更高效地生产。另外，更小的半导体器件具有更小的占位面积，这对于更小的终端产品而言是所期望的。更小的半导体管芯大小可以通过前端工艺改进来实现，从而使得半导体管芯具有更小的、更高密度的有源和无源部件。后端工艺可以通过电互连和封装材料的改进而导致具有更小的占位面积的半导体器件封装。
发明内容
存在改进半导体制造的一个机会。因此，在一个方面，制备半导体器件的方法可包括提供具有半导体管芯安装位点的临时载体。导电互连件的第一部分可形成在半导体管芯安装位点的周边中的临时载体上方。蚀刻停止层可形成在导电互连件的第一部分上方。导电互连件的第二部分可形成在蚀刻停止层上方和导电互连件的第一部分上方。半导体管芯可安装在半导体管芯安装位点处。可使用模制化合物密封导电互连件和半导体管芯。导电互连件的第一端可暴露于导电互连件的第二部分上。可形成堆焊互连结构以连接半导体管芯和导电互连件的第一端。可移除临时载体以在导电互连件的第二部分上暴露与导电互连件的第一端相反的导电互连件的第二端。可蚀刻导电互连件的第一部分以暴露蚀刻停止层。
制备半导体器件的方法还可包括形成具有20-40μm范围内的厚度的焊料蚀刻停止层。在蚀刻导电互连件的第一部分以暴露蚀刻停止层之后，可使焊料蚀刻停止层回流以形成凸块。蚀刻停止层可形成为可焊表面饰面，当导电互连件的第二部分耦接到导电凸块时，该可焊表面饰面保留在导电互连件的第二部分上方。未被蚀刻的材料蚀刻停止层可由蚀刻导电互连件的第一部分的第一蚀刻化学物质形成，并且导电互连件的第二部分可由未由蚀刻该蚀刻停止层的第二蚀刻化学物质蚀刻的铜材料形成。
制备半导体器件的方法还可包括形成堆焊互连结构以连接半导体管芯和导电互连件的第一端。可使用第一研磨工艺暴露导电互连件的第一端，并且可使用移除临时载体的第二研磨工艺暴露导电互连件的第二端。可使用管芯附接膜(DAF)将半导体管芯附接在半导体管芯安装位点，并且可在移除临时载体之后暴露DAF材料。
在另一个方面，制备半导体器件的方法可包括提供具有半导体管芯安装位点的临时载体。导电互连件可形成在半导体管芯安装位点的周边中的临时载体上方。半导体管芯可安装在半导体管芯安装位点处。可使用模制化合物密封导电互连件和半导体管芯。可暴露导电互连件的第一端。可移除临时载体以暴露与导电互连件的第一端相反的导电互连件的第二端。可蚀刻导电互连件以使导电互连件的第二端相对于模制化合物凹进。
制备半导体器件的方法还可包括制备每个导电互连件，这些导电互连件包括第一部分、第二部分以及设置在第一部分与第二部分之间的蚀刻停止层。蚀刻停止层可由焊料形成，并且在蚀刻导电互连件的第一部分以暴露每个导电互连件的蚀刻停止层之后，可使焊料蚀刻停止层回流以形成凸块。蚀刻停止层可形成为保留在导电互连件的第二部分上方的表面饰面。蚀刻停止层可由未由蚀刻导电互连件的第一部分的第一蚀刻化学物质蚀刻的材料形成，并且导电互连件的第二部分可由未由蚀刻该蚀刻停止层的第二蚀刻化学物质蚀刻的材料形成。可形成堆焊互连结构以连接半导体管芯和导电互连件。可使用第一研磨工艺暴露导电互连件的第一端，并且可使用移除临时载体的第二研磨工艺暴露导电互连件的第二端。
在另一个方面，制备半导体器件的方法可包括提供具有半导体管芯安装位点的临时载体。导电互连件可形成在半导体管芯安装位点的周边中的临时载体上方。半导体管芯可安装在半导体管芯安装位点处。可使用模制化合物密封导电互连件和半导体管芯。可暴露导电互连件的第一端。可移除临时载体以暴露与导电互连件的第一端相反的导电互连件的第二端。
制备半导体器件的方法还可包括导电互连件，这些导电互连件还包括第一部分、第二部分以及设置在第一部分与第二部分之间的蚀刻停止层。蚀刻停止层可由焊料形成，并且在蚀刻导电互连件的第一部分以暴露蚀刻停止层之后，可使焊料蚀刻停止层回流以形成凸块。蚀刻停止层可形成为保留在导电互连件的第二部分上方的表面饰面。可形成堆焊互连结构以连接半导体管芯和导电互连件。可使用第一研磨工艺暴露导电互连件的第一端，并且可使用移除临时载体的第二研磨工艺暴露导电互连件的第二端。
从说明书和附图以及权利要求书来看，上述及其他方面、特征和优点对于本领域的普通技术人员而言将是显而易见的。
附图说明
图1A至图1C示出了来自本征晶圆的包括电互连的半导体管芯。
图2A至图2I示出了全模制周边PoP设备的形成。
图3是流程图，示出了形成全模制周边PoP设备的方法中所使用的处理的一方面。
图4A至图4C示出了部分蚀刻的全模制周边PoP设备的一方面。
具体实施方式
本公开包括在以下参考附图的说明书中的一个或多个方面或实施方案，其中类似的数字表示相同或相似的要素。本领域技术人员应当理解，本说明书旨在涵盖替代形式、修改形式和等同方式，这些替代形式、修改形式和等同方式可以包括在由随后的公开及附图所支持的所附权利要求及其等同方式所限定的本公开的实质和范围之内。在本说明书中，陈述了许多特定细节，诸如特定配置、组合物和工艺等，以便提供对本公开的全面理解。在其他实例中，尚未特别详细地描述众所周知的工艺和制造技术，以免不必要地混淆本公开。此外，附图中所示的各种实施方案是示例性的表示，并且未必按比例绘制。
本公开、其各方面以及具体实施并不受限于本文所公开的具体设备、材料类型、或其他系统部件示例、或方法。可设想出许多本领域已知的与制造和封装相符的附加部件、制造和组装工序，以与本公开的特定具体实施一起使用。因此，例如，尽管已公开了特定具体实施，但是此类具体实施和实施部件可包括与预期操作一致的本领域已知的用于此类系统和实施部件的任何部件、型号、类型、材料、版本、数量和/或类似元素。
词语“示例性”、“示例”或它们的各种形式在本文用于表示充当示例、实例或举例说明。本文描述为“示例性”或“示例”的任何方面或设计未必被解释为是优选的或优于其它方面或设计。此外，提供示例仅是出于清楚和理解的目的，并非意在以任何方式限制或约束本公开的公开主题或相关部分。应当理解，本可呈现具有不同范围的大量附加或替代的示例，但出于简洁目的而省略了。
在以下示例、实施方案和具体实施参考例的情况下，本领域的普通技术人员应当理解，其他制造设备和示例可与所提供的那些混用，或被所提供的那些取代。在上述说明涉及特定实施方案的地方，应当显而易见的是，在不脱离本发明的实质的情况下，可以进行多种修改，并且这些实施方案和具体实施也可应用于其他技术。因此，本发明所公开的主题旨在涵盖落入本公开的实质和范围以及本领域普通技术人员知识内的所有此类更改形式、修改形式和变型形式。
半导体器件一般是使用两个复杂的制造工艺(即，前端制造和后端制造)进行制造。前端制造涉及在半导体晶圆的表面上形成多个管芯。晶圆上的每个管芯包含有源和无源电子部件，这些电子部件电连接而形成功能电路。有源电子部件，诸如晶体管和二极管，具有控制电流流动的能力。无源电子部件，诸如电容器、电感器、电阻器和变压器，产生在执行电路功能所必需的电压和电流间的关系。
无源和有源部件在半导体晶圆表面上通过一系列工艺步骤，包括掺杂、沉积、光刻、蚀刻和平坦化而被形成。通过诸如离子注入或热扩散的技术，掺杂向半导体材料中引入杂质。在有源器件中，掺杂工艺修改半导体材料的电导率，从而将半导体材料转换成绝缘体、导体或响应于电场或基极电流来动态改变半导体材料电导率。晶体管包含掺杂的类型和程度有所不同的区域，所述区域按需要布置以使晶体管能在施加有电场或基极电流时提升或限制电流的流动。
由具有不同电性质的材料的层来形成有源和无源部件。可以通过部分地由被沉积材料的类型所确定的各种沉积技术来形成这些层。例如，薄膜沉积可涉及化学气相沉积(CVD)、物理气相沉积(PVD)、电解电镀和化学镀工艺。一般将每一层图案化以形成有源部件、无源部件或部件间的电连接的部分。
层可使用光刻法来图案化，其涉及光敏材料例如光致抗蚀剂沉积于待图案化的层上方。使用光将图案从光掩模转移到光致抗蚀剂。在一个实施方案中，使用溶剂将光致抗蚀剂图案中受光影响的部分去除，从而暴露待图案化的下伏层的部分。在另一个实施方案中，使用溶剂将光致抗蚀剂图案中未受光影响的部分即负性光致抗蚀剂去除，从而暴露待图案化的下伏层的部分。去除光致抗蚀剂的其余部分，留下图案化层。或者，将一些类型的材料通过直接向区域或空隙中沉积材料来图案化，该区域或空隙由使用诸如化学镀和电解电镀的技术的先前的沉积/蚀刻工艺形成。
图案化是基本的操作，通过其来去除半导体晶圆表面上的顶层的部分。可使用光刻法、光掩模、掩模、氧化物或金属去除、照相和模板印制、以及显微光刻法来去除半导体晶圆的部分。光刻法包括在中间掩模(reticle)或光掩模中形成图案、以及将图案转移到半导体晶圆的表面层中。在两步工艺中光刻法在半导体晶圆的表面上形成有源和无源部件的水平尺寸。首先，在中间掩模或光掩模上的图案被转移到光致抗蚀剂层中。光致抗蚀剂是感光材料，该感光材料在暴露于光时会经历结构和性质上的改变。改变光致抗蚀剂的结构和性质的工艺作为负性作用光致抗蚀剂或正性作用光致抗蚀剂而发生。其次，光致抗蚀剂层被转移到晶圆表面中。该转移发生在蚀刻去除半导体晶圆顶层未被光致抗蚀剂所覆盖的部分时。光致抗蚀剂的化学性质是使得光致抗蚀剂在半导体晶圆顶层未被光致抗蚀剂所覆盖的部分被去除的同时保持基本上完整且抵抗由化学蚀刻溶液进行去除。根据使用的特定抗蚀剂和期望的结果，可以修改成形、曝光和去除光致抗蚀剂的工艺，以及去除半导体晶圆的一部分的工艺。
在负性作用光致抗蚀剂中，光致抗蚀剂被暴露于光并且在称为聚合作用的工艺中从可溶状况改变为不可溶状况。在聚合作用中，未聚合材料被暴露于光或能量源并且聚合物形成抗蚀刻的交联材料。在大多数负性抗蚀剂中，聚合物是聚异戊二烯。用化学溶剂或显影剂去除可溶部分(即未暴露于光的部分)在抗蚀剂层中留下与中间掩模上的不透明图案相对应的孔。图案存在于不透明区域中的掩模被称为亮场(clear-field)掩模。
在正性作用光致抗蚀剂中，光致抗蚀剂被暴露于光并且在称为光溶液化的工艺中从相对不可溶状况改变为更加可溶状况。在光溶液化中，相对不可溶抗蚀剂被暴露于适当的光能量且被转化为更可溶状态。抗蚀剂的光溶液化部分可由显影工艺中的溶剂所去除。基本的正性光致抗蚀剂聚合物是苯酚-甲醛聚合物，也称为苯酚-甲醛酚醛清漆树脂。用化学溶剂或显影剂去除可溶部分(即暴露于光的部分)在抗蚀剂层中留下与中间掩模上的透明图案相对应的孔。图案存在于透明区域中的掩模被称为暗场(dark-field)掩模。
在去除半导体晶圆未被光致抗蚀剂所覆盖的顶部后，去除光致抗蚀剂的其余部分，留下图案化的层。或者，将一些类型的材料通过直接向区域或空隙中沉积材料来图案化，该区域或空隙由使用诸如化学镀和电解电镀的技术的先前的沉积/蚀刻工艺形成。
在现有的图案上沉积材料的薄膜可以增大下伏图案并建立不均匀平坦的表面。均匀平坦的表面对于产生更小和更密集包装的有源和无源部件可为有利的或所需的。平坦化可被用来从晶圆表面去除材料和产生均匀平坦的表面。平坦化涉及用抛光焊盘来抛光晶圆表面。研磨材料和腐蚀性化学品在抛光期间被添加到晶圆表面。或者，使用机械研磨而不使用腐蚀性化学品来进行平坦化。在一些实施方案中，通过使用带式磨床、标准晶圆背面研磨机或其他类似机器来实现纯机械研磨。磨料的机械作用和化学品的腐蚀作用相组合，去除任何不规则的形貌，从而得到均匀平坦的表面。
后端制造涉及将成品晶圆切割或切单处理成单独半导体管芯，然后封装半导体管芯以用于结构支撑和环境隔离。为了切单处理半导体管芯，可沿着称为锯道或划线的晶圆的非功能区切割晶圆。使用激光切割工具或锯条来切单处理晶圆。在切单后，将单独半导体管芯安装到包括用于与其他系统部件互连的引脚或接触焊盘的封装基板。半导体管芯上形成的接触焊盘然后被连接到封装中的接触焊盘。可用焊料凸块、柱形凸块、导电浆料、再分布层或丝焊实现电连接。将密封剂或其他模制材料沉积在封装上以提供物理支撑和电隔离。然后将成品封装插入到电学系统中且使半导体器件的功能性对于其他系统部件是可用的。
电学系统可以是使用半导体器件来执行一个或多个电学功能的独立系统。或者，电学系统可以是更大系统的子部件。例如，电学系统可以是蜂窝电话、个人数字助理(PDA)、数字视频相机(DVC)或其他电子通信设备的一部分。或者，电学系统可以是显卡、网络接口卡或可以插入计算机的其他信号处理卡。半导体封装可以包括微处理器、存储器、专用集成电路(ASIC)、逻辑电路、模拟电路、RF电路、分立器件或其他半导体管芯或电子部件。为了使产品被市场所接受，小型化和轻量化可为有利的或必要的。半导体器件间的距离必须被减小以实现更高的密度。
图1A示出具有用于结构支承的基础基板材料12(诸如但不限于硅、锗、砷化镓、磷化铟或碳化硅)的半导体晶圆或本征晶圆10的平面图。多个半导体管芯或部件14可形成在晶圆10上，被无源的、管芯间的晶圆区域或锯道16分开，如上所述。锯道16可提供切割区域以将半导体晶圆10切单处理成单独的半导体管芯14。
图1B示出来自图1A所示的本征晶圆10的多个半导体管芯14的横截面轮廓视图。每个半导体管芯14具有背侧或背表面18和与背侧18相反的有源表面20。有源表面20包含模拟或数字电路，所述电路被实施为根据管芯的电气设计和功能形成在管芯内并且电互连的有源设备、无源设备、导电层和介电层。例如，电路可以包括一个或多个晶体管、二极管和形成在有源表面20内的其他电路元件以实施模拟电路或数字电路，诸如DSP、ASIC、存储器或其他信号处理电路。半导体管芯14还可以包含用于RF信号处理的IPD，诸如电感器、电容器和电阻器。
使用PVD、CVD、电解电镀、化学镀工艺或其他合适的金属沉积工艺在有源表面20上方形成导电层22。导电层22可以是一层或多层铝(Al)、铜(Cu)、Sn、镍(Ni)、金(Au)、银(Ag)或其他合适的导电材料。导电层22可为或操作为电耦合或电连接到有源表面20上的电路的接触焊盘或接合焊盘。导电层22可形成为距半导体管芯14的边缘第一距离并排设置的接触焊盘，如图1B中所示。导电层22还可形成为接触焊盘，所述接触焊盘以多行偏移从而使得第一行接触焊盘被设置成离管芯的边缘为第一距离，并且与第一行交替的第二行接触焊盘被设置成离管芯的边缘为第二距离。另外，导电层22可形成为接触焊盘，所述接触焊盘被布置为分布在半导体管芯或芯片的有源区域上方的焊盘的全阵列。在一些情况下，接触焊盘可被布置成不规则或不对称的阵列，且在各接触焊盘之间具有不同或各种间距。
图1B还示出共形地涂覆在有源表面20上方和导电层22上方的任选绝缘或钝化层26。绝缘层26可包括使用PVD、CVD、丝网印刷、旋涂、喷涂、烧结、热氧化或其他合适的工艺涂覆的一层或多层。绝缘层26可含有但不限于一层或多层二氧化硅(SiO2)、氮化硅(Si3N4)、氧氮化硅(SiON)、五氧化二钽(Ta2O5)、氧化铝(Al2O3)、聚合物、聚酰亚胺、苯并环丁烯(BCB)、聚苯并噁唑(PBO)或其他具有类似绝缘和结构特性的材料。或者，半导体管芯14在不使用任何PBO层的情况下封装，并且绝缘层26可由不同材料形成或被完全省略。在另一个实施方案中，绝缘层26包括形成在有源表面20上方而不设置在导电层22上方的钝化层。当绝缘层26存在且形成在导电层22上方时，开口完全穿过绝缘层26形成以暴露导电层22的至少一部分，以用于后续的机械和电互连。或者，当省略绝缘层26时，在不形成开口的情况下暴露导电层22以用于后续的电互连。
图1B还示出了设置在导电层22上方并耦接或连接到该导电层的导电凸块、导电互连件或电互连结构28，这些导电凸块、导电互连件或电互连结构可形成为由铜或其他合适的导电材料形成的柱、桩、杆、厚RDL、凸块或立柱。使用图案化和金属沉积工艺，诸如印刷、PVD、CVD、溅射、电解电镀、化学镀、金属蒸镀、金属溅射或其他合适的金属沉积工艺，可以将导电凸块28直接形成在导电层22上。导电凸块28可以是一层或多层的Al、Cu、Sn、Ni、Au、Ag、钯(Pd)或其他合适的导电材料，并且可以包括一层或多层。在一些情况下，一个或多个UBM层的Al、Cu、Sn、Ni、Au、Ag、Pd或其他合适的导电材料可任选地设置在导电层22与导电凸块28之间。在一些实施方案中，导电凸块28可通过将光致抗蚀剂层沉积在半导体管芯14和导电层22上方来形成，而半导体管芯14是半导体晶圆10的一部分。可通过蚀刻显影工艺暴露并移除光致抗蚀剂层的一部分，并且可使用选择性电镀工艺将导电凸块28形成为光致抗蚀剂的移除部分中及导电层22上方的铜柱。可移除光致抗蚀剂层，留下导电凸块28，这些导电凸块提供后续的机械和电互连以及相对于有源表面20的支座。导电凸块28可包括5-100微米(μm)范围内的高度H1，或20-50μm范围内的高度，或约25μm的高度。
图1B还示出了半导体晶圆10可经历使用研磨机29进行的任选研磨操作，以使半导体晶圆10的表面平坦化并减小半导体晶圆的厚度。化学蚀刻也可以用于移除半导体晶圆10的一部分并使其平坦化。
图1C示出了将管芯附接膜(DAF)30附接到半导体晶圆10，该管芯附接膜可设置在半导体管芯14的背侧18上方并与半导体管芯14的背侧18直接接触。DAF 30可包含环氧树脂(epoxy)、热环氧树脂、环氧树脂(epoxy resin)、B阶段环氧树脂层压膜、紫外(UV)B阶段膜粘合剂层、含丙烯酸聚合物的UV B阶段膜粘合剂层、热固性粘合剂膜层、合适的晶圆背侧涂层、含有机填料、二氧化硅填料或聚合物填料的环氧树脂、丙烯酸酯基粘合剂、环氧丙烯酸酯粘合剂、聚酰亚胺(PI)基粘合剂或其他粘合剂材料。
图1C还示出了可使用激光刻槽、锯条或激光切割工具32或两者穿过间隙或锯道16切单处理半导体晶圆10，以将半导体晶圆10切单处理成具有导电凸块28的单独半导体管芯14。半导体管芯14随后可用作后续形成的半导体部件封装的一部分，如下文相对于图2A至图4B更详细讨论。
图2A示出了提供临时载体或临时基板40，在其上面可发生半导体器件、半导体部件封装、或全模制周边PoP设备或封装90的后续处理，如本文更详细描述。临时载体40可含有基础材料，诸如金属、硅、聚合物、聚合物复合材料、陶瓷、玻璃、玻璃环氧树脂、不锈钢、或其他用于结构支撑的合适的低成本刚性材料或体半导体材料。临时载体可为圆形、正方形、矩形或其他合适或所需的形状，并且可包括任何所需的尺寸，诸如等于、类似于、或略大于或小于后续形成在临时载体40之上或上方的重构晶圆或面板的尺寸。在一些情况下，临时载体的直径、长度或宽度可等于或为约200毫米(mm)、300mm或更大。
临时载体40可包括多个半导体管芯安装位点或管芯附接区域42，它们根据最终半导体器件90的设计和配置而在临时载体40的整个表面中隔开或设置，以提供周边区域或空间43。周边区域43可部分地或完全地围绕管芯附接区域42，以提供用于后续竖直穿通封装互连装置的空间以及用于扇出布线或堆焊互连结构的区域。
任选的界面层或双面胶带44作为临时粘接膜或蚀刻停止层形成在载体40上方。随后可通过脱模蚀刻、化学蚀刻、机械剥离、CMP、等离子蚀刻、热、光释放工艺、机械研磨、热烘焙、激光扫描、UV光或湿法脱模来移除临时载体。尽管图2A中示出了界面层44，但为了方便和简单，已从后图中省略了任选的界面层44，不过普通技术人员应当理解，界面层44可保留且存在于其他图所示的处理中。
图2A还示出了将晶种层46形成在临时载体40和界面层44(当存在时)上方，使得晶种层46可与临时载体40的表面直接接触，或与界面层44(当存在时)直接接触。晶种层46可以是一层或多层的Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料。晶种层46的形成、布置或沉积可使用PVD、CVD、电解电镀、化学镀或其他合适的工艺。在一些实施方案中，晶种层46可包含Ti/Cu、TiW/Cu或偶联剂/Cu。可通过溅射、化学镀或者通过沉积层压箔(诸如Cu箔)联合化学镀来沉积晶种层46。
图2A还示出了将抗蚀剂层或光敏层48形成或沉积在临时载体40上方。在将抗蚀剂层48形成在临时载体上方之后，随后可使抗蚀剂层48暴露并显影以形成抗蚀剂层48中的开口50。开口50可定位在临时载体40的周边区域43上方，或定位在该周边区域的占位面积内。开口50可完全延伸穿过抗蚀剂层48，诸如从抗蚀剂层48的第一表面或底表面49延伸到与第一表面49相反的抗蚀剂层48的第二表面或顶表面51。可对显影的抗蚀剂层48和开口50执行显影后检查(ADI)以检测开口50的状况或质量。在抗蚀剂层48和开口50的ADI之后，可对显影的抗蚀剂层48执行去除残胶操作。
图2B示出了抗蚀剂层48内的多个导电互连件52的形成，所述多个导电互连件可形成为由铜或其他合适的导电材料形成的柱、桩、杆、凸块或立柱。使用图案化和金属沉积工艺，诸如印刷、PVD、CVD、溅射、电解电镀、化学镀、金属蒸镀、金属溅射或其他合适的金属沉积工艺，可以形成导电互连件52。当通过电镀形成导电互连件52时，晶种层44可用作电镀工艺的一部分。导电互连件52可以是一层或多层的Al、Cu、Sn、Ni、Au、Ag、Pd、焊料或其他合适的导电材料，并且可以包括一层或多层。当形成多个部分(诸如不同导电材料的竖直堆叠部分)的导电互连件52时，导电互连件52的电镀或形成可以是多个顺序工艺的一部分。包括不同材料的多个竖直堆叠部分的导电互连件52的形成将相对于图4A和图4B更详细讨论。
在形成导电互连件52之后，可诸如通过脱模工艺移除抗蚀剂层48，留下半导体管芯安装位点42周围的周边区域43中的导电互连件52，从而为半导体器件90提供后续竖直或三维(3D)电互连。导电互连件52可包括100-300μm范围内的高度H2，或150-250μm范围内的高度，或约200μm的高度。
在移除抗蚀剂层48之后，可使临时载体40之上或上方的半导体管芯安装位点42暴露并准备好接收半导体管芯14。半导体管芯14的取向可面朝上且有源表面20远离在其上安装半导体管芯14的临时载体40进行取向，或者可面朝下安装且有源表面20朝向在其上安装半导体管芯14的临时载体40进行取向。在将半导体管芯14以面朝上取向安装到临时载体40之后，DAF 30可经历固化工艺以使DAF 30固化并将半导体管芯14锁定在临时载体40上方的位置。
图2C示出了沿着图2B的剖面线2C截取的临时载体40和导电互连件52的一部分的顶视图或平面图。图2C示出了导电互连件52可形成在周边区域43内且间断地延伸跨越该周边区域，并且围绕半导体管芯安装位点42而不形成在半导体管芯安装位点42内。
图2D示出了在将半导体管芯14安装到临时载体40之后，可使用焊膏印刷、压缩模制、传递模制、液体密封剂模制、层压、真空层压、旋涂或其他合适的涂覆器将模制化合物或密封剂56沉积在所述多个半导体管芯14周围。模制化合物56可以是聚合物复合材料，诸如含填料的环氧树脂、含填料的环氧丙烯酸酯、或含适当填料的聚合物。半导体管芯14可被一起嵌入在模制化合物56中，该模制化合物可为不导电的，并且在环境上保护半导体管芯14免受外部元件和污染物的影响。模制化合物56可形成在半导体管芯的所有横侧(诸如四个侧面)附近并直接接触所有横侧，以及形成在半导体管芯14的有源表面20上方。模制化合物56还可形成在导电凸块28和导电互连件52的侧面周围并直接接触这些侧面，以形成重构面板、重构晶圆、模制面板或模制晶圆58。
重构面板58可任选地经历固化工艺或模制后固化(PMC)以使模制化合物56固化。在一些情况下，模制化合物56的顶表面、前表面或第一表面62可与导电互连件52的第一端53基本上共面。或者，模制化合物56的顶表面62可在导电互连件52的第一端53上方、与这些第一端偏移或竖直地分开，使得在重构晶圆58经历研磨操作之后导电互连件52的第一端53相对于密封剂56暴露。
重构面板58还可经历使用研磨机64进行的任选研磨操作，以使重构面板58的顶表面、前表面或第一表面68平坦化并减小重构面板58的厚度，并且使模制化合物56的顶表面62平坦化并使重构面板58的顶表面68平坦化。重构面板58的顶表面68可包括模制化合物56的顶表面62、导电互连件52的第一端或两者。化学蚀刻也可以用于移除模制化合物56和重构面板58并使模制化合物56和重构面板58平坦化。因此，导电互连件52的顶表面68可相对于周边区域43中的模制化合物56暴露，以提供半导体管芯14与后续形成的再分布层或堆焊互连结构之间的电连接。
重构晶圆58还可经历面板修整以移除因模制工艺而保留在非期望位置中的过量模制化合物56，诸如消除模制槽所存在的凸缘。重构面板58可包括任何形状和尺寸(包括圆形、矩形或正方形形状)的占位面积或形状因数，该重构晶圆58具有200毫米(mm)、300mm或任何其他所需尺寸的直径、长度或宽度。
图2D还示出了可使用检查设备或光学检查设备59测量重构面板58内的半导体管芯14的实际位置。因此，如相对于后图所示和所述的全模制面板58的后续处理可相对于重构面板58内的半导体管芯14的实际位置来执行。
图2E示出了将堆焊互连结构70形成在模制面板58上方以电连接在导电互连件52与导电凸块28之间，并且提供导电互连件52与导电凸块28之间的布线。尽管堆焊互连结构70被示出为包括三个导电层和三个绝缘层，但本领域的普通技术人员应当理解，可根据半导体器件90的配置和设计而使用更少层或更多层。堆焊互连结构70可任选地包括形成或设置在重构面板58上方的第一绝缘或钝化层72。第一绝缘层72可包括一层或多层的SiO2、Si3N4、SiON、Ta2O5、Al2O3或其他具有类似绝缘和结构特性的材料。可使用PVD、CVD、印刷、旋涂、喷涂、烧结或热氧化来形成绝缘层72。开口或第一级导电通孔可穿过绝缘层72形成在导电互连件52和导电凸块28上方以与半导体管芯14连接。
第一导电层74可作为第一RDL层形成在重构面板58上方和第一绝缘层72上方，以延伸穿过第一绝缘层72中的开口，与第一级导电通孔电连接，并且与导电凸块28和导电互连件52电连接。导电层74可以是使用图案化和金属沉积工艺诸如溅射、电解电镀和化学镀或其他合适的工艺形成的一层或多层的Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料。
可与第一绝缘层72类似或相同的第二绝缘或钝化层76可设置或形成在重构面板58、第一导电层74和第一绝缘层72上方。开口或第二级导电通孔可穿过第二绝缘层76形成以与第一导电层74连接。
可与第一导电层74类似或相同的第二导电层78可作为第二RDL层形成在重构面板58上方、第一绝缘层72上方、第一导电层74上方、第二级导电通孔上方、或第二绝缘层72的开口内，以与第一导电层74、第一级和第二级导电通孔及半导体管芯14电连接。
可与第一绝缘层72类似或相同的第三绝缘或钝化层80可设置或形成在第二导电层78和第二绝缘层76上方。开口或第三级导电通孔还可在第三绝缘层80中或穿过该第三绝缘层形成以与第二导电层78连接。
第三导电层或UBM 82可形成在第三绝缘层80和第三级导电通孔上方，以与堆焊互连结构70内的其他导电层和导电通孔电连接，以及电连接到半导体管芯14、导电凸块28和导电互连件52。与如本文所提出的通过电镀工艺形成的所有层、电镀层或导电层一样，UBM82可以是包括粘合层、阻挡层、晶种层或润湿层中的一者或多者的多重金属堆叠。粘合层可包含钛(Ti)、或氮化钛(TiN)、钛钨(TiW)、Al、或铬(Cr)。阻挡层可形成在粘合层上方，并且可由Ni、NiV、铂(Pt)、钯(Pd)、TiW或铬铜(CrCu)制成。在一些情况下，阻挡层可为TiW或Ti的溅射层，并且既可用作粘合层，又可用作阻挡层。在任一种情况下，阻挡层可抑制材料(如Cu)的非期望扩散。晶种层可为Cu、Ni、NiV、Au、Al或其他合适的材料。例如，晶种层可为具有约2000埃(例如，2000加或减0-600埃)厚度的Cu溅射层。晶种层可形成在阻挡层上方，并且可充当后续形成的凸块、焊球或互连结构84下方的中间导电层。在一些情况下，润湿层可包括具有约5-11μm或7-9μm范围内的厚度的Cu层。诸如当由SnAg焊料形成时，凸块84可在回流期间消耗一些Cu UBM并且在焊料凸块84与润湿层的Cu之间的界面处形成金属间化合物。然而，润湿层的Cu可被制得足够厚，以防止在高温老化期间Cu焊盘被焊料完全消耗。
在一些情况下，UBM 82可包含Ni、Pd和Au。UBM 82可提供与堆焊互连结构70的低电阻互连以及对焊料扩散的阻挡及确保焊料润湿性的晶种层。
图2F示出了移除临时载体40以暴露导电互连件52的第二端54。可例如通过以下方式移除临时载体40：研磨临时载体40，使UV释放带44暴露于UV辐射以将UV带44从玻璃基板40分离，或其他合适的方法。在移除临时载体40之后，重构面板58还可经历蚀刻工艺，诸如湿法蚀刻，以清洁临时载体40移除时所暴露的重构面板58的表面，包括导电互连件52的暴露的第二端54。
导电互连件52的暴露的第二端54还可经历涂覆或焊盘精加工工艺(诸如通过有机可焊性保护(OSP)涂覆、焊料印刷、化学镀或其他合适的工艺)，以形成PoP UBM焊盘、UBM结构或焊盘86。UBM 86可包括粘合层、阻挡层、晶种层或润湿层中的一者或多者的多重金属堆叠。粘合层可包含Ti、TiN、TiW、Al或Cr。阻挡层可形成在粘合层上方，并且可由Ni、NiV、Pt、Pd、TiW或CrCu制成。阻挡层可抑制材料(如Cu)的非期望扩散。晶种层可为Cu、Ni、NiV、Au或Al。晶种层可形成在导电互连件52上方，并且可充当后续形成的PoP凸块、焊球或互连结构下方的中间导电层。在一些情况下，UBM 86可包含Ni和Au。UBM 86可提供低电阻互连以及对焊料扩散的阻挡及确保焊料润湿性的晶种层。
与UBM 86相反，凸块、焊球或互连结构84可形成在UBM焊盘82上以及堆焊互连结构70上方。可通过使用蒸镀、电解电镀、化学镀、焊球滴落或丝网印刷工艺将导电凸块材料沉积在UBM 82上方来形成凸块84。凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、铋(Bi)、Cu、焊料和其组合，连同可选的焊剂溶液一起。例如，凸块材料可以是共晶Sn/Pb、高铅焊料或无铅焊料。可使用合适的附接或接合工艺将凸块材料接合到UBM 82。在一个实施方案中，通过将凸块材料加热到其熔点以上来使凸块材料回流以形成球形球或凸块84。在一些应用中，凸块84被二次回流以改善到UBM 82的电接触。凸块84也可以被压缩接合或热压缩接合到UBM层82。凸块84表示可以形成在UBM 82上方的一种类型的互连结构。互连结构也可以使用接合线、导电膏、柱形凸块、微凸块或其他电互连件。
图2F还示出了使用锯条或激光切割工具88对模制面板58和堆焊互连结构70进行切单处理以形成单独的半导体器件或封装90。
图2G示出了最终半导体器件90的横截面轮廓视图，其中周边导电互连结构52设置在半导体管芯14周围且从该半导体管芯侧向地偏移并且在密封剂材料56内。周边导电互连结构52在竖直方向上可完全穿过密封剂56从密封剂56的顶表面62延伸到与顶表面62相反的密封剂56的底表面66，以提供穿过半导体器件90的竖直电互连装置，从而可有利于封装以堆叠封装(PoP)布置方式进行堆叠。
图2H和图2I示出了在剖面线2H-2I处截取的图2G所示的半导体器件90的横截面轮廓视图的一部分的近距离视图。图2H示出了管芯14的背侧18可包括DAF 30，该DAF用于在密封工艺期间使用模制化合物56将管芯14以面朝上的方式附接到临时载体40，该DAF 30变成半导体器件90的最终结构的一部分。DAF 30可在临时载体40的移除之后暴露或随着临时载体40的移除而暴露。将DAF 30保持为半导体器件90的一部分可平衡半导体管芯14的两个侧面18,20处的热膨胀不匹配，从而减少封装90的翘曲。
另一方面，图2I示出了这样的布置方式，其中DAF 30不作为最终封装90的一部分存在，使得诸如在载体移除工艺之后半导体管芯14的背侧18相对于模制化合物56暴露。通过使半导体管芯14的背侧18相对于模制化合物56或封装90的外部暴露，可改善封装90的热性能并且还可减小封装90的厚度。任选地，高导热性管芯附接材料、热界面材料(TIM)或散热器可耦接或附接到半导体管芯14的背侧18以改善半导体管芯14和封装90的热性能。
图3示出了流程图100，该流程图示出了如图1A至图2H、图4A和图4B所示和所述的那样形成全模制周边PoP设备或封装90的方法的非限制性示例。图3中所列的要素、动作或步骤可按所示的次序或序列进行，但不必如此。可在不脱离本公开的实质和范围的情况下修改在形成半导体器件90时所包括的更少要素以及各种要素的次序或序列。
概括地说，要素102-112一般是指如图1A至图1C所示的含有半导体管芯14的半导体晶圆10上的处理，并且可与要素114-130处进行的处理同时或并行进行处理。要素114的临时载体允许安装来自要素102-112的半导体管芯14；因此，要素114-148可指对半导体管芯的处理直到形成图2D和要素24的重构晶圆或m系列面板58为止。当生产半导体器件90时，可如要素25-35处所述及图2F至图2H所示的那样在重构晶圆级处进行后续处理。下面，将在下文更详细给出图3的流程图100所示的各要素处的处理。
要素102表示提供如图1A所示的半导体晶圆10。要素102-112中给出的后续处理可相对于如图1B所示的半导体晶圆10进行。更具体地讲，要素104表示将导电互连件28形成在半导体管芯14上方并与接触焊盘22接触，同时半导体管芯14是半导体晶圆10的一部分。要素106表示对半导体晶圆10进行减薄。要素108表示将DAF 30附接到半导体晶圆10。要素110表示在锯道16处或之内对半导体晶圆10进行激光刻槽。要素112表示使用锯条或激光切割工具32对半导体晶圆10进行划片或锯切。
要素114表示提供临时载体40，在其上可进行由要素8-23或8-31表示的后续处理。要素116表示将晶种层46溅射在临时载体40上方。要素118表示将抗蚀剂层48形成在晶种层46上方。要素120表示暴露抗蚀剂层48。要素122表示使暴露的抗蚀剂层48显影以形成抗蚀剂层48中的开口50。要素124表示对显影的抗蚀剂层48和开口50执行显影后检查(ADI)。要素126表示对显影的抗蚀剂层48执行去除残胶操作。要素128表示形成或电镀导电互连件52。要素130表示移除抗蚀剂层48或使之脱模。要素132表示将半导体管芯14安装到临时载体40。要素134表示使DAF 30固化以将半导体管芯14锁定在临时载体40上方、管芯附接区域42内的位置。要素136表示使用模制化合物或密封剂56来模制或密封半导体管芯14、导电凸块2和导电互连件52以形成重构面板58。要素138表示模制化合物56的PMC。要素140表示研磨模制化合物56的顶表面62。要素142表示在使用研磨机64研磨后对重构面板58进行湿法蚀刻，之后暴露第一端53。要素144表示重构晶圆58的面板修整，这可消除模制槽所存在的凸缘。要素146表示测量重构面板58内的半导体管芯14的实际位置。要素148表示拥有全模制面板58，其中全模制面板58内的半导体管芯24的实际位置是已知的。要素150-170处的后续处理可相对于全模制面板58进行。
要素150-160表示将堆焊互连结构70形成在模制面板58上方。更具体地讲，要素150表示任选地将第一绝缘或钝化层72形成在模制面板58上方，并且穿过绝缘层72形成第一级导电通孔以与半导体管芯14连接。要素152表示将第一导电层74形成为第一RDL层以与第一级导电通孔电连接，从而与导电凸块28和导电互连件52电连接。要素154表示设置或形成在第一导电层74和第一绝缘层72上方的第二绝缘或钝化层76，以及穿过第二绝缘层76形成的第二级导电通孔以与第一导电层74连接。要素156表示将第二导电层78作为第二RDL层形成在第一导电层74和第一绝缘层72上方以与第一导电层74及第一级和第二级导电通孔电连接。要素158表示设置或形成在第二导电层78和第二绝缘层76上方的第三绝缘或钝化层80，以及穿过第三绝缘层80形成的第三级导电通孔以与第二导电层78连接。要素160表示将第三导电层32作为UBM层形成在第三绝缘层和第三级导电通孔上方，以与堆焊互连结构70内的其他导电层和导电通孔以及半导体管芯14(诸如通过导电凸块28和导电互连件52)电连接。
要素162表示移除临时载体40以暴露导电互连件52的第二端54。要素164表示模制面板58经历蚀刻工艺以清洁导电互连件52的暴露的第二端54。要素166表示导电互连件52的暴露的第二端54经历涂覆或焊盘精加工工艺(诸如通过化学镀或其他合适的工艺)，以形成PoP UBM焊盘或UBM结构86。PoP焊盘86可包括一个或多个导电层(诸如镍和金)，并且可同时出现于在封装顶部和底部暴露的铜柱的顶表面和底表面。要素168表示形成在UBM焊盘82上的封装互连件，诸如凸块或焊球84。要素170表示使用锯条或激光切割工具88对模制面板58和堆焊互连结构70进行切单处理以形成单独的半导体器件或封装90。
图4A至图4C的工艺流程可接续自图2A至图2H和图3，并且包括相对于图2A至图2H和图3所示和所述的特征或要素。接续自图2E或图3，图4A示出了重构面板58和堆焊互连结构70，其已经历了移除临时载体40和任选界面层44的附加工艺、步骤或特征(诸如通过研磨或UV释放)，以在附接或形成凸块84(参见例如图2F，以及图3的要素168处的焊球附接)之后暴露导电互连件52(参见例如图2F，以及图3的要素162)。
图4A还示出了从图2F省略PoP UBM焊盘86，且具有沿着封装90的顶表面、前表面或第一表面182设置的多个凹部或蚀刻凹部180的附加特征。在某种情况下，半导体器件90的顶表面182可与模制化合物56的顶表面62共面或共延，并且还可与重构面板58的顶表面68共面或共延。可通过以下方式形成凹部180：蚀刻或移除导电互连件52的一部分以形成具有深度D的偏移量、间隙或距离184。深度D1可从导电互连件52的顶表面182延伸到半导体器件90的顶表面182或模制化合物56的顶表面62。在一些情况下，深度D可在以下值的范围内或大约为以下值：1-30μm、或1-20μm、或1-10μm。偏移量184允许导电互连件52的顶表面182相对于半导体器件90的顶表面182偏移、凹进或降低，继而在以PoP布置方式安装在彼此顶部上时可减小多个封装或半导体器件(诸如半导体器件90)的高度。
图4B(接续自图4A)示出了焊料凸块、凸块、焊球或互连件186可设置在导电互连件52上方的密封剂56中的凹部180内。焊料凸块186可使用焊膏或焊帽诸如锡银(SnAg)膏或帽或其他合适的材料形成，它可使用焊膏印刷或焊球滴落和回流工艺形成以有利于多个封装以PoP配置的方式堆叠。在其他情况下，焊料凸块可从蚀刻停止层或在导电互连件52形成期间沉积的材料回流，如下文相对于图4C更详细描述。在任何情况下，尽管有形成方法，焊料凸块186(诸如当形成为SnAg帽时)也可比形成有NiAu饰面的PoP UBM焊盘86更便宜，如相对于图2F所讨论。添加图4B所示的帽186可提高半导体器件90的良率并有助于减少因封装翘曲引起的封装失败。另外，形成在半导体管芯14的背侧18上方的模制化合物56和DAF 30也可有助于提高热循环期间半导体器件90的性能以及减少半导体器件90的翘曲。
与图2A和图2B类似，图4C示出了所形成的导电互连件52可包括多个部分或多层，包括第一部分190、蚀刻停止层192和第二部分194。导电互连件52的第一部分190可形成在半导体管芯安装位点42周围的周边区域43中的临时载体40或任选界面层44上方或与之直接接触。在形成第一部分190之后，可通过电镀或通过另一种合适的工艺在导电互连件52的第一部分190上方形成蚀刻停止层192。在形成蚀刻停止层192之后，可在蚀刻停止层192上方和导电互连件52的第一部分190上方形成导电互连件52的第二部分194。在一些情况下，第一部分190、蚀刻停止层192和第二部分194的占位面积相对于彼此可相等或基本上相等，诸如彼此偏差在0-10％的范围内。
导电互连件52的第一部分190和第二部分194可由相同或类似材料(诸如铜或如上相对于导电互连件52所述的任何其他合适材料)形成。在一些情况下，蚀刻停止层192可形成为与形成导电互连件52的第一部分190和第二部分194的材料不同的材料的薄层。蚀刻停止材料192的薄层可具有1-80μm、5-65μm、15-50μm、20-40μm、或大约这些值(诸如加或减1-20％)的厚度。蚀刻停止层192可由金属诸如Au、Ag或焊料形成。在一些情况下，第一部分190和第二部分194将由将通过第一蚀刻化学物质蚀刻或响应于第一蚀刻化学物质的材料形成，并且蚀刻停止层192将由将不响应于第一蚀刻化学物质或将以基本上降低的速率(诸如以仅为第一蚀刻化学物质的速率的0-10％、0-5％或小于2％的速率)响应于第一蚀刻化学物质的材料形成。相反，蚀刻停止层192将响应于第二蚀刻化学物质，而第一部分190和第二部分194将不响应于第二蚀刻化学物质或以基本上降低的速率响应于第二蚀刻化学物质，诸如第二蚀刻化学物质的速率的0-10％、0-5％或小于2％。例如，蚀刻停止层192可由未由蚀刻铜的第一蚀刻化学物质蚀刻的材料形成；并且导电互连件52的第二部分194可由未由蚀刻该蚀刻停止层192的第二蚀刻化学物质蚀刻的铜材料形成。
因此，并非简单蚀刻没有蚀刻停止层192的多个导电互连件52(如图4A所示)并依赖于蚀刻工艺的均匀性来产生均匀高度的蚀刻互连件52或均匀深度D的凹部180，而是可过度蚀刻导电互连件52的第一部分。如本文所用，过度蚀刻可指使导电互连件52的至少一部分暴露于蚀刻化学物质的时间长于所需或通常所需的时间以实现期望的蚀刻深度。过度蚀刻导电互连件52的第一部分190可确保所有第一部分190完全、全部或基本上被移除，而未由第一蚀刻化学物质蚀刻的蚀刻停止层192则保持完整。因此，蚀刻互连件52的高度具有包括第二部分194和蚀刻停止层192的高度的均匀高度。此外，蚀刻互连件52的均匀高度不必依赖于蚀刻速率的均匀性，在某种情况下，蚀刻速率在整个重构面板58中可有所变化。相反，蚀刻导电互连件52的高度的均匀性和凹部180的深度D的均匀性取决于第一部分190和蚀刻停止层192的形成(诸如通过电镀)的均匀性，这可比蚀刻工艺的精确性和均匀性更精确和均匀。因此，即使在使用第一蚀刻化学物质蚀刻期间第一部分的移除存在可变性，过度蚀刻也可确保一致的蚀刻深度或凹部180的深度D1以及第一部分190的所需量的完全移除。
当存在蚀刻停止层192(诸如图4B和图4C所示)时，蚀刻停止层192的处理可基于半导体器件90的各个方面、设计或实施方案而变化。图4B的添加(其中在图4B的左侧示出了最终半导体器件190中没有蚀刻停止层192的导电互连件52，并且在图4B的右侧示出了最终半导体器件190中具有蚀刻停止层192的导电互连件52)为导电互连件52的多种布置方式提供支持，这些导电互连件可均匀地包括在不同半导体器件90中，并且在如图4B所示的相同半导体器件90内的蚀刻停止层192的不同用途之间不一定有变化。
在蚀刻停止层192作为导电互连件52的一部分包括在内的一些情况下，蚀刻停止层192可形成为可焊表面饰面，当导电凸块186耦接到导电互连件时，该可焊表面饰面保留在导电互连件52的第二部分194上方。因此，蚀刻停止层192可定位在导电互连件52的第二部分194与导电凸块186之间并且与这两者直接接触，如图4B所示。
在蚀刻停止层192作为导电互连件52的一部分包括在内的其他情况下，在蚀刻导电互连件52的第一部分190以暴露蚀刻停止层192之后，蚀刻停止层192可回流而形成导电凸块186或导电凸块186的一部分。因此，第一部分190、蚀刻停止层192和第二部分194的相对尺寸或高度可根据最终半导体器件90的所需配置和设计而变化。在一些情况下，焊料凸块186的顶部可与半导体器件90的顶表面182基本上成平面或处于相同高度。在其他情况下，焊料凸块186的顶部可处于与半导体器件90的顶表面182不同的高度，或相对于半导体器件90的顶表面182偏移。
根据蚀刻停止层192的最终用途或应用，导电互连件52内的蚀刻停止层192的竖直位置或高度可有所变化。当蚀刻停止层192的竖直位置在导电互连件52内变化时，第一部分190和第二部分194的高度或相对高度也可在导电互连件52内变化。在一些情况下，第一部分190和第二部分194的高度可相等或基本上相等，以便将蚀刻停止层132放置在导电互连件52的中点或中心，而且与重构面板58的顶表面68和重构面板58的底表面69等距离地间隔开。
尽管本公开包括了不同形式的多个实施方案，但是在附图和下文具体实施方案的详细描述的书面说明中示出，应当理解，本公开应视为是对所公开方法和系统的原理的举例说明，而非意图将所公开概念的广泛内容限定于所示的实施方案。另外，本领域的普通技术人员应当理解，其他结构、制造设备及示例可与所提供的那些混用，或被所提供的那些取代。在上述说明涉及特定实施方案的地方，应当显而易见的是，在不脱离本发明的实质的情况下，可以进行多种修改，并且这些实施方案和具体实施也可应用于其他技术。因此，本发明所公开的主题旨在涵盖落入本公开的实质和范围以及本领域普通技术人员知识内的所有此类更改形式、修改形式和变型形式。因此，将明显的是，在不脱离如所附权利要求书中所陈述的本发明的较宽实质和范围的前提下，可对本发明进行各种修改和改变。因此，本说明书和附图应被视为说明性意义而非限制性意义。

Claims (19)

1.一种制造半导体器件的方法，包括：
提供具有半导体管芯安装位点的临时载体；
将导电互连件的第一部分形成在所述半导体管芯安装位点的周边中的所述临时载体上方；
将蚀刻停止层形成在所述导电互连件的所述第一部分上方；
将所述导电互连件的第二部分形成在所述蚀刻停止层上方和所述导电互连件的所述第一部分上方；
将半导体管芯安装在所述半导体管芯安装位点处；
使用模制化合物密封所述导电互连件和半导体管芯；
在所述导电互连件的所述第二部分上暴露所述导电互连件的第一端；
形成堆焊互连结构以连接半导体管芯和所述导电互连件的所述第一端；
移除所述临时载体以在所述导电互连件的所述第二部分上暴露与所述导电互连件的所述第一端相反的所述导电互连件的第二端；以及
蚀刻所述导电互连件的所述第一部分以暴露所述蚀刻停止层。
2.根据权利要求1所述的方法，其中形成所述蚀刻停止层包括形成具有20-40μm范围内的厚度的焊料层。
3.根据权利要求2所述的方法，还包括在蚀刻所述导电互连件的所述第一部分以暴露所述蚀刻停止层之后，使所述焊料蚀刻停止层回流以形成凸块。
4.根据权利要求1所述的方法，还包括将所述蚀刻停止层形成为可焊表面饰面，当所述导电互连件的所述第二部分耦接到导电凸块时，所述可焊表面饰面保留在所述导电互连件的所述第二部分上方。
5.根据权利要求1所述的方法，还包括：
由未由蚀刻所述导电互连件的所述第一部分的第一蚀刻化学物质蚀刻的材料来形成所述蚀刻停止层；以及
由未由蚀刻所述蚀刻停止层的第二蚀刻化学物质蚀刻的铜材料来形成所述导电互连件的所述第二部分。
6.根据权利要求1所述的方法，还包括形成堆焊互连结构以连接所述半导体管芯和所述导电互连件的所述第一端。
7.根据权利要求1所述的方法，还包括：
使用第一研磨工艺暴露所述导电互连件的所述第一端；以及
使用移除所述临时载体的第二研磨工艺暴露所述导电互连件的所述第二端。
8.根据权利要求1所述的方法，还包括：
使用管芯附接膜DAF将所述半导体管芯安装在所述半导体管芯安装位点处；以及
在移除所述临时载体之后暴露所述DAF材料。
9.一种制造半导体器件的方法，包括：
提供具有半导体管芯安装位点的临时载体；
将导电互连件形成在所述半导体管芯安装位点的周边中的所述临时载体上方，其中所述导电互连件中的每一个包括：
第一部分；
第二部分；以及
设置在所述第一部分与所述第二部分之间的蚀刻停止层；
将半导体管芯安装在所述半导体管芯安装位点处；
使用模制化合物密封所述导电互连件和半导体管芯；
暴露所述导电互连件的第一端；
移除所述临时载体以暴露与所述导电互连件的所述第一端相反的所述导电互连件的第二端；以及
蚀刻所述导电互连件以使所述导电互连件的所述第二端相对于所述模制化合物凹进。
10.根据权利要求9所述的方法，还包括：
形成焊料的所述蚀刻停止层；以及
在蚀刻所述导电互连件的所述第一部分以暴露每个导电互连件的所述蚀刻停止层之后，使所述焊料蚀刻停止层回流以形成凸块。
11.根据权利要求9所述的方法，还包括将所述蚀刻停止层形成为保留在所述导电互连件的所述第二部分上方的表面饰面。
12.根据权利要求9所述的方法，还包括：
由未由蚀刻所述导电互连件的所述第一部分的第一蚀刻化学物质蚀刻的材料来形成所述蚀刻停止层；以及
由未由蚀刻所述蚀刻停止层的第二蚀刻化学物质蚀刻的材料来形成所述导电互连件的所述第二部分。
13.根据权利要求9所述的方法，还包括形成堆焊互连结构以连接所述半导体管芯和所述导电互连件。
14.根据权利要求9所述的方法，还包括：
使用第一研磨工艺暴露所述导电互连件的所述第一端；以及
使用移除所述临时载体的第二研磨工艺暴露所述导电互连件的所述第二端。
15.一种制造半导体器件的方法，包括：
提供具有半导体管芯安装位点的临时载体；
将导电互连件形成在所述半导体管芯安装位点的周边中的所述临时载体上方；其中所述导电互连件中的每一个还包括：
第一部分；
第二部分；以及
设置在所述第一部分与所述第二部分之间的蚀刻停止层；
将半导体管芯安装在所述半导体管芯安装位点处；
使用模制化合物密封所述导电互连件和半导体管芯；
暴露所述导电互连件的第一端；以及
移除所述临时载体以暴露与所述导电互连件的所述第一端相反的所述导电互连件的第二端。
16.根据权利要求15所述的方法，还包括：
形成焊料的所述蚀刻停止层；以及
在蚀刻所述导电互连件的所述第一部分以暴露所述蚀刻停止层之后，使所述焊料蚀刻停止层回流以形成凸块。
17.根据权利要求15所述的方法，还包括将所述蚀刻停止层形成为保留在所述导电互连件的所述第二部分上方的表面饰面。
18.根据权利要求15所述的方法，还包括形成堆焊互连结构以连接所述半导体管芯和所述导电互连件。
19.根据权利要求15所述的方法，还包括：
使用第一研磨工艺暴露所述导电互连件的所述第一端；以及
使用移除所述临时载体的第二研磨工艺暴露所述导电互连件的所述第二端。
CN201680067520.1A 2015-11-20 2016-11-15 全模制周边堆叠封装设备 Active CN108604571B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201562258308P 2015-11-20 2015-11-20
US62/258308 2015-11-20
US15/151,384 US9613830B2 (en) 2011-12-30 2016-05-10 Fully molded peripheral package on package device
US15/151384 2016-05-10
PCT/US2016/062112 WO2017087427A1 (en) 2015-11-20 2016-11-15 Fully molded peripheral package on package device

Publications (2)

Publication Number Publication Date
CN108604571A CN108604571A (zh) 2018-09-28
CN108604571B true CN108604571B (zh) 2023-02-17

Family

ID=58717738

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680067520.1A Active CN108604571B (zh) 2015-11-20 2016-11-15 全模制周边堆叠封装设备

Country Status (3)

Country Link
KR (1) KR102164011B1 (zh)
CN (1) CN108604571B (zh)
WO (1) WO2017087427A1 (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101996896A (zh) * 2009-08-21 2011-03-30 新科金朋有限公司 半导体器件及其制造方法
US8097490B1 (en) * 2010-08-27 2012-01-17 Stats Chippac, Ltd. Semiconductor device and method of forming stepped interconnect layer for stacked semiconductor die
CN102420180A (zh) * 2010-09-24 2012-04-18 新科金朋有限公司 半导体器件及其制造方法
CN102637608A (zh) * 2011-02-10 2012-08-15 新科金朋有限公司 半导体器件和形成用于3d fo-wlcsp的垂直互连结构的方法
CN103050476A (zh) * 2011-09-21 2013-04-17 新科金朋有限公司 形成用于导电互连结构的保护和支撑结构的器件和方法
CN203288584U (zh) * 2012-09-14 2013-11-13 新科金朋有限公司 半导体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7307012B2 (en) * 2003-06-30 2007-12-11 Sandisk 3D Llc Post vertical interconnects formed with silicide etch stop and method of making
US9064936B2 (en) * 2008-12-12 2015-06-23 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US8378383B2 (en) * 2009-03-25 2013-02-19 Stats Chippac, Ltd. Semiconductor device and method of forming a shielding layer between stacked semiconductor die
US8922021B2 (en) * 2011-12-30 2014-12-30 Deca Technologies Inc. Die up fully molded fan-out wafer level packaging
US8558392B2 (en) * 2010-05-14 2013-10-15 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure and mounting semiconductor die in recessed encapsulant
US8288201B2 (en) * 2010-08-25 2012-10-16 Stats Chippac, Ltd. Semiconductor device and method of forming FO-WLCSP with discrete semiconductor components mounted under and over semiconductor die
US9842798B2 (en) * 2012-03-23 2017-12-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a PoP device with embedded vertical interconnect units
US9425121B2 (en) * 2013-09-11 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure with guiding trenches in buffer layer

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101996896A (zh) * 2009-08-21 2011-03-30 新科金朋有限公司 半导体器件及其制造方法
US8097490B1 (en) * 2010-08-27 2012-01-17 Stats Chippac, Ltd. Semiconductor device and method of forming stepped interconnect layer for stacked semiconductor die
CN102420180A (zh) * 2010-09-24 2012-04-18 新科金朋有限公司 半导体器件及其制造方法
CN102637608A (zh) * 2011-02-10 2012-08-15 新科金朋有限公司 半导体器件和形成用于3d fo-wlcsp的垂直互连结构的方法
CN103050476A (zh) * 2011-09-21 2013-04-17 新科金朋有限公司 形成用于导电互连结构的保护和支撑结构的器件和方法
CN203288584U (zh) * 2012-09-14 2013-11-13 新科金朋有限公司 半导体装置

Also Published As

Publication number Publication date
KR102164011B1 (ko) 2020-10-12
CN108604571A (zh) 2018-09-28
KR20180084081A (ko) 2018-07-24
WO2017087427A1 (en) 2017-05-26

Similar Documents

Publication Publication Date Title
US9613830B2 (en) Fully molded peripheral package on package device
US10672624B2 (en) Method of making fully molded peripheral package on package device
US9177926B2 (en) Semiconductor device and method comprising thickened redistribution layers
US11056453B2 (en) Stackable fully molded semiconductor structure with vertical interconnects
CN108666214B (zh) 半导体器件以及用于形成低廓形嵌入式晶圆级球栅阵列模塑激光封装的方法
KR102081682B1 (ko) 유닛 특정 정렬 및 유닛 특정 라우팅을 포함하는 멀티-다이 패키지
US9865525B2 (en) Semiconductor method and device of forming a fan-out PoP device with PWB vertical interconnect units
US9281259B2 (en) Semiconductor device and method of forming thick encapsulant for stiffness with recesses for stress relief in FO-WLCSP
CN108257877B (zh) 形成扇出封装体叠层器件的半导体方法和器件
KR102164012B1 (ko) 전체 성형 주변 패키지 온 패키지 디바이스
US9082780B2 (en) Semiconductor device and method of forming a robust fan-out package including vertical interconnects and mechanical support layer
KR102434823B1 (ko) 두꺼운 재배선 층을 포함하는 반도체 디바이스 및 방법
US20140077381A1 (en) Semiconductor Device and Method of Forming FO-WLCSP with Multiple Encapsulants
US20170221830A1 (en) Fully molded peripheral package on package device
CN109791894B (zh) 单元特定渐进式对准的半导体装置及方法
US11728248B2 (en) Fully molded semiconductor structure with through silicon via (TSV) vertical interconnects
CN108604571B (zh) 全模制周边堆叠封装设备
US12057373B2 (en) Stackable fully molded semiconductor structure with through silicon via (TSV) vertical interconnects and method of making the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: British Cayman, Georgetown

Applicant after: Decca Technology Inc.

Address before: British Cayman, Georgetown

Applicant before: DECA TECHNOLOGIES Inc.

GR01 Patent grant
GR01 Patent grant