DE102007007142B4 - Nutzen, Halbleiterbauteil sowie Verfahren zu deren Herstellung - Google Patents

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    • H01L2924/301Electrical effects
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Abstract

Ein Nutzen weist eine Basisplatte mit einer oberen ersten metallischen Schicht und eine Vielzahl vertikaler Halbleiterbauelemente auf. Die vertikalen Halbleiterbauelemente weisen jeweils eine erste Seite mit einer ersten Lastelektrode und einer Steuerungselektrode und eine gegenüberliegende zweite Seite mit einer zweiten Lastelektrode auf. Die zweite Seite der Halbleiterbauelemente ist jeweils auf der metallischen Schicht der Basisplatte montiert. Die Halbleiterbauelemente sind so angeordnet, dass Randseiten benachbarter Halbleiterbauelemente voneinander über Trennbereiche getrennt sind. Eine zweite metallische Schicht ist in den Trennbereichen zwischen den Halbleiterbauelementen angeordnet, so dass die Randseiten benachbarter Halbleiterbauelemente durch die zweite metallische Schicht abgedeckt werden.

Description

  • Hintergrund
  • Die Anmeldung betrifft einen Nutzen, ein Halbleiterbauteil sowie Verfahren zu deren Herstellung.
  • Halbleiterbauelemente, wie Halbeiterchips werden normalerweise in Form eines Halbleiterbauteils verwendet. Das Halbleiterbauteil sieht normalerweise eine interne Umverdrahtung vor, die sich zwischen den dotierten Bereichen des Halbleitermaterials des Halbleiterbauelements und den Außenkontakten des Halbleiterbauteils erstreckt, um den elektrischen Zugriff auf den Halbleiterchip zu vereinfachen. Ferner kann das Halbleiterbauteil ein Gehäuse aufweisen, das das Halbleiterbauelement vor Beschädigungen schützt.
  • Die interne Umverdrahtung und das Gehäuse beeinflussen die elektrische und thermische Leistung, die so genannten Performance des Halbleiterbauteils.
  • Aus der Druckschrift US 5 637 922 A ist eine interne Umverdrahtung für vertikale Leistungshalbleiterbauteile und deren Montage auf DCB-Substarten (Direct Copper Bond-Substraten) sowie aus den Druckschriften US 2004/0021216 A1 , US 6 306 680 B1 und US 2002/0027276 A1 Chip Sized Packages für Leistungshalbleiterbauteile bekannt. Die Druckschriften DE 103 08 928 A1 , US 5 465 009 A und EP 0 461 316 A1 beschreiben Dünnfilmtechniken zur Schaffung von Rahmen um oder Zuleitungen zu elektrischen Bauteilen.
  • Zusammenfassung
  • Ein Nutzen weist eine Basisplatte mit einer oberen ersten metallischen Schicht und eine Vielzahl vertikaler Halbleiterbauelemente auf. Die vertikalen Halbleiterbauelemente weisen jeweils eine erste Seite mit einer ersten Lastelektrode und einer Steuerungselektrode und einer gegenüberliegenden zweiten Seite mit einer zweiten Lastelektrode auf. Die zweite Seite der Halbleiterbauelemente ist jeweils auf der metallischen Schicht der Basisplatte montiert. Die Halbleiterbauelemente sind so angeordnet, dass Randseiten benachbarter Halbleiterbauelemente voneinander über Trennbereiche getrennt sind. Eine zweite metallische Schicht ist in den Trennbereichen zwischen den Halbleiterbauelementen angeordnet, so dass die Randseiten benachbarter Halbleiterbauelemente durch die zweite metallische Schicht abgedeckt werden.
  • Ein Verfahren zum Herstellen eines Nutzens weist folgende Merkmale auf. Eine Vielzahl von vertikalen Halbleiterbauelementen wird bereitgestellt, wobei die Halbleiterbauelemente jeweils eine erste Seite mit einer ersten Lastelektrode und einer Steuerungselektrode und einer gegenüberliegenden zweiten Seite mit einer zweiten Lastelektrode aufweisen, wobei die zweite Seite der Halbleiterbauelemente auf einer metallischen Schicht so angeordnet ist, dass Randseiten benachbarter Halbleiterbauelemente voneinander über Trennbereiche getrennt sind, und die zweiten Seiten mit der metallischen Schicht elektrisch verbunden sind. Zumindest ein Metall wird auf die metallische Schicht in den Trennbereichen zwischen den Halbleiterbauelementen abgeschieden, so dass die Randseiten der Halbleiterbauelemente durch das abgeschiedene Metall abgedeckt werden.
  • Kurze Beschreibung der Figuren
  • 1 zeigt einen Querschnitt eines Nutzens mit einer Vielzahl von Halbleiterbauelementen,
  • 2 zeigt einen Querschnitt des Nutzens der 1 mit Rückseitenumverdrahtung,
  • 3 zeigt eine Draufsicht des Nutzens der 2,
  • 4 zeigt einen Querschnitt eines Halbleiterbauteils nach einer ersten Ausführungsform,
  • 5 zeigt eine perspektivische Ansicht des Halbleiterbauteils der 4,
  • 6a zeigt eine perspektivische Ansicht eines Halbleiterbauteils nach einer zweiten Ausführungsform mit einer ersten Außenkontaktflächenanordnung,
  • 6b zeigt eine perspektivische Ansicht eines Halbleiterbauteils nach einer zweiten Ausführungsform mit einer zweiten Außenkontaktflächenanordnung,
  • 7 zeigt einen Querschnitt eines Nutzens nach einer dritten Ausführungsform,
  • 8 zeigt einen Querschnitt eines Nutzens nach einer vierten Ausführungsform,
  • 9 zeigt einen Querschnitt eines Nutzens nach einer fünften Ausführungsform,
  • 10 zeigt das Herstellen einer Vielzahl von Halbleiterbauelementen aus dem Nutzen der 9,
  • 11 zeigt das Herstellen einer Rückseitenumverdrahtung der Halbleiterbauelemente der 10,
  • 12 zeigt ein Halbleiterbauteil nach einer sechsten Ausführungsform,
  • 13 zeigt ein Halbleiterbauteil nach einer siebten Ausführungsform,
  • 14 zeigt ein Halbleiterbauteil nach einer achten Ausführungsform,
  • 15 zeigt ein Halbleiterbauteil nach einer neunten Ausführungsform,
  • 16 zeigt eine Draufsicht des Halbleiterbauteils der 15, und
  • 17 zeigt ein Halbleiterbauteil nach einer zehnten Ausführungsform.
  • Detaillierte Beschreibung der Erfindung
  • Die 1 bis 5 zeigen die Herstellung eines Nutzens 10, der vereinzelt wird, um mehrere Halbleiterbauteile 11 herzus tellen. Die 6a und 6b zeigen jeweils ein Halbleiterbauteil 12, das mittels eines Nutzens hergestellt wird. Das Halbleiterbauteil 12 unterscheidet sich von dem Halbleiterbauteil 11 durch die Anordnung der Außenkontaktflächen 13. Die 7 und 8 zeigen jeweils einen Nutzen nach weiteren Ausführungsformen.
  • Die 9 bis 11 zeigen das Herstellen eines Nutzens nach einer Ausführungsform und die 12 bis 17 zeigen Halbleiterbauteile, die mittels des Nutzens der 11 hergestellt werden können.
  • In den Figuren sind gleiche Elemente mit dem gleichen Bezugszeichen gezeigt.
  • 1 zeigt einen Querschnitt eines Nutzens 10, der eine Basisplatte 14 in Form eines Trägers 14 mit einer oberen metallischen Schicht und eine Vielzahl von Halbleiterbauelementen 15 aufweist. In dieser Ausführungsform ist der Träger 14 eine metallische Platte, insbesondere eine Kupferplatte. Die Halbleiterbauelemente 15 sind in dieser Ausführungsform jeweils ein vertikales Halbleiterbauelement, insbesondere ein vertikaler Leistungstransistor in Form eines vertikalen MOSFET (Metal Oxide Semiconductor Field Effect Transistor). Das Halbleiterbauelement 15 kann auch ein IGBT (Isolated Gate Bipolar Transistor) oder ein BJP (Bipolar Junction Transistor) oder eine Diode sein. Das Halbleiterbauelement 15 weist eine erste Seite 16 mit einer ersten Lastelektrode 17 und einer Steuerungselektrode 18 und einer gegenüberliegenden zweiten Seite 19 mit einer zweiten Lastelektrode 20 auf. Die Elektroden 17, 18 und 20 weisen jeweils die Form einer Kontaktfläche auf. Die erste Lastelektrode 17 sowie die zweite Lastelektrode 20 sind je weils großflächige Kontakte. Die Steuerungselektrode ist ein kleinflächiger Kontakt. Die zwei Elektroden 17, 18 auf der ersten Seite 16 sind voneinander elektrisch isoliert. In dieser Ausführungsform ist die erste Lastelektrode 17 als Source, die Steuerungselektrode 18 als Gate und die zweite Lastelektrode 20 als Drain bezeichnet, da das Halbleiterbauelement 15 ein MOSFET ist.
  • Eine Vielzahl der Halbleiterbauelemente 15 wird bereitgestellt. Die zweite Seite 19 der Halbleiterbauelemente 15 ist auf der metallischen Oberfläche 24 des Trägers 14 so angeordnet, dass die Randseiten 21 benachbarter Halbleiterbauelemente 15 voneinander über Trennbereiche 22 getrennt sind. Die zweite Seite 19 ist mit der metallischen Oberfläche 24 des Trägers 14 elektrisch verbunden.
  • In dieser ersten Ausführungsform werden einzelne Halbleiterbauelemente 15 auf den Träger 14 montiert. Insbesondere wird die zweite Seite 19 der Halbleiterbauelemente 15 auf der oberen metallischen Schicht des Trägers 14 montiert. Die Halbleiterbauelemente 15 sind so angeordnet, dass die Randseiten 21 benachbarter Halbleiterbauelemente 15 voneinander über Trennbereiche 22 getrennt sind. Die Halbleiterbauelemente 15 sind in Spalten und Zeilen angeordnet, so dass die Trennbereiche 22 Sägespuren aufweisen. Die Sägespuren sind in den Figuren mit einer gestrichelten Linie dargestellt.
  • Die zweite Seite 19 bzw. die zweite Lastelektrode 20 der Halbleiterbauelemente 15 ist über eine Diffusionslotverbindung 23 auf der Oberfläche 24 der Kupferplatte 14 montiert. In einer weiteren Ausführungsform können die Halbleiterbauelemente über eine Weichlotverbindung auf den Träger montiert werden.
  • Zum Herstellen der Diffusionslotverbindung 23 wird eine Schicht eines Diffusionslots auf der zweiten Lastelektrode 19 abgeschieden. Zum Montieren des Halbleiterbauteils 15 auf der Platte 14 wird die Platte 14 auf eine Temperatur aufgeheizt, die oberhalb der Schmelztemperatur des Diffusionslots liegt. Die zweite Seite 19 des Halbleiterbauelements 15 wird auf die Oberfläche des Trägers 14 gedrückt, die aus Kupfer besteht. Das Diffusionslot schmilzt und reagiert mit dem Material der Oberfläche der Platte 14, wobei intermetallische Phasen gebildet werden. Diese intermetallischen Phasen weisen eine höhere Schmelztemperatur auf als die Schmelztemperatur des Diffusionslots. Folglich erstarrt die Grenze zwischen der zweiten Seite 19 des Halbleiterbauelements 15 und der Platte 14 und formt die Diffusionslotverbindung 23. Diese Diffusionslotverbindung 23 weist somit eine höhere Schmelztemperatur als die Schmelztemperatur des Diffusionslots auf. Folglich können weitere Halbleiterbauelemente 15 auf der Platte 14 montiert werden, ohne dass die bereits hergestellten Diffusionslotverbindungen 23 wieder schmelzen. Eine Vielzahl von Halbleiterbauelementen 15 kann somit stückweise auf der Platte 14 zuverlässig montiert werden.
  • 2 zeigt einen Querschnitt des Nutzens 10 der 1 mit Rückseitenumverdrahtung 25. Zum Herstellen der Rückseitenumverdrahtung wird zumindest ein Metall 26 auf die Platte 14, insbesondere in den Trennbereichen zwischen den Halbleiterbauelementen 15, abgeschieden. Das Metall 26 kann Kupfer oder eine Kupferlegierung sein. Das Metall 26 wird lagenweise aufgebaut und bildet eine Schicht 27 des Nutzens 10. Die Schicht 27 ist in stoffschlüssiger Verbindung mit den Randkanten und Randseiten der Halbleiterbauelemente 15. Die Abscheidung wird so durchgeführt, dass die Trennbereiche 22 durch das abgeschiedene Metall im Wesentlichen aufgefüllt werden. Dies kann durch das Einstellen der Abscheidungsdauer durchgeführt werden. Die Randseiten 21 des Halbleiterbauelements 15 werden durch die Metallschicht 27 abgedichtet. Somit bedarf es keiner Verwendung einer Kunststoffmasse zum Schutz vor Luft und Feuchtigkeit.
  • Die Schicht 27 wird abgeschieden, um eine Rückseitenumverdrahtung vorzusehen. Die Halbleiterbauelemente 15 sind vertikale Bauelemente, bei denen Kontaktflächen auf zwei gegenüberliegenden Seiten 16, 19 des Bauelements 15 angeordnet sind. Zum Kontaktieren der zwei Seiten 16, 19 des Bauelements 15 wird eine Umverdrahtungsstruktur vorgesehen, so dass alle Kontaktflächen von einer einzigen Seite des Halbleiterbauelements 15 angreifbar sind. Die Schicht 27 weist zumindest ein Metall auf, das direkt auf der Oberfläche 24 der Platte 14 abgeschieden wird, und mit der Platte elektrisch verbunden ist. Die Platte 14 ist über die Diffusionslotverbindung 23 mit der zweiten Lastelektrode 19 elektrisch verbunden. Die zweite Lastelektrode 19 ist somit über die Platte 14 und über die Schicht 27 von der gegenüberliegenden Seite 16 des Halbleiterbauelements 15 elektrisch angreifbar.
  • Die Schicht 27 wird durch die Abscheidung lagenweise aufgebaut, bis zumindest Bereiche der Oberfläche 28 der Schicht 27 im Wesentlichen koplanar mit der ersten Lastelektrode 17 und mit der Steuerungselektrode 18 sind, insbesondere bis zumindest Bereiche der Oberfläche 28 der Schicht 27 im Wesentlichen koplanar mit der äußeren Oberfläche 29 der ersten Lastelektrode 17 und der Steuerungselektrode 18 sind.
  • In dieser Ausführungsform wird die Schicht 27 mittels galvanischer Abscheidung hergestellt. Das Potential der elektrolytischen Zelle wird mit der Platte 14 verbunden. Folglich wird das Metall hauptsächlich auf der Platte 14 abgeschieden. Es wird kaum Metall oder sogar kein Metall während des Abscheidungsverfahrens auf die erste Lastelektrode 17 und die Steuerungselektrode 18 abgeschieden.
  • In einer nicht gezeigten Ausführungsform wird die Metallschicht 27 mit einer Dicke d abgeschieden, die größer als die Höhe h des Halbleiterbauelements 15 ist. Die Oberfläche 28 der Metallschicht 27 liegt oberhalb der äußeren Oberfläche 29 der ersten Lastelektrode 17 und der Steuerungselektrode 18. Danach wird diese Seite des Nutzens 10 planarisiert. Dies kann durch Abschleifen, wie CMP (Chemical Mechanical Polishing) durchgeführt werden.
  • Der Nutzen 10 weist somit eine Platte 14 auf, auf der eine metallische Schicht 27 abgeschieden wird. Die Halbleiterbauelemente 15 sind in dieser metallischen Schicht 27 eingebettet. Der Nutzen 10 weist keine Kunststoffgehäusemasse auf, da die Metallschicht 27 direkt auf den Randseiten 21 der Halbleiterbauelemente 15 angeordnet ist.
  • 3 zeigt eine Draufsicht des Nutzens 10 der 2. In 3 ist die Anordnung der Halbleiterbauelemente 15 sowie die Anordnung der Elektroden 17, 18 auf der ersten Seite 16 der Halbleiterbauelemente 15 dargestellt. Die Halbleiterbauelemente 15 sind in Spalten und Zeilen angeordnet und sind über die Trennbereiche 22 voneinander getrennt. Die Trennbereiche 22 sehen jeweils eine Sägespur vor. Die kleinere Steue rungselektrode 18 ist streifenförmig und die größere erste Lastelektrode 17 ist rechteckig.
  • 4 zeigt ein Halbleiterbauteil 11, das durch das Auftrennen des Nutzens 10 der 2 und 3 hergestellt wird. Der Nutzen 10 wird entlang der Sägespuren in den Trennbereichen 22 aufgetrennt. Dies kann mittels Sägen oder eines Lasers durchgeführt werden. Dadurch wird ein Umverdrahtungselement 31 für jedes Halbleiterbauelement 15 erzeugt und ein Halbleiterbauteil hergestellt. Das Halbleiterbauteil 11 weist keine Kunststoffgehäusemasse auf, da die Randseiten 21 und die zweite Seite 19 des Halbleiterbauelements 15 mit dem Metall 26 der Metallschicht 27 und mit der Platte 14 abgedeckt sind. Die Metallschicht 27 sieht eine Abdichtung der Randseiten 21 des Halbleiterbauelements 15 vor. Das Halbleiterbauteil 11 weist ein Umverdrahtungselement 31 auf, das sich von der zweiten Seite 19 des Halbleiterbauelements 15 bis zu der ersten Seite 16 erstreckt. Das Umverdrahtungslement 31 sieht somit eine Rückseitenumverdrahtung vor.
  • Das Umverdrahungselement 31 besteht aus einer Basisplatte 32, die auf der zweiten Seite 19 des Halbleiterbauelements 15 angeordnet ist und die über die Randseiten 21 hinaus ragt, und aus einem Rand 33, der ungefähr senkrecht zu der Basisplatte 32 und stoffschlüssig mit den Randseiten 21 des Halbleiterbauelements 15 verbunden ist. Das Umverdrahtungselement 31 weist somit eine Sockelform auf, wobei die inneren Oberflächen des Bodens und der Wände stoffschlüssig mit dem Halbleiterbauelement 15 verbunden sind. Die äußeren Oberflächen 34 des Umverdrahtungselements 31 sind äußere Oberflächen des Halbleiterbauteils 11. Die äußeren Maße des Halbleiterbauteils 11 sind nur etwas größer als die äußeren Maße des Halbleiterbauelements 15. Das Halbleiterbauteil 11 ist ein Chip Sized Package.
  • Die Oberfläche 29 der ersten Lastelektrode 17 und der Steuerungselektrode 18 und die Oberfläche 28 der Metallschicht 27 sehen die Außenkontaktflächen 13 des Halbleiterbauteils 11 vor. Diese Außenkontaktflächen 13 sind oberflächenmontierbar. Die erste Lastelektrode 17 und die Steuerungselektrode 18 weisen eine Metallschicht mit einer Dicke von oberhalb 30 μm, oberhalb 50 μm oder oberhalb 100 μm auf. In einer weiteren nicht gezeigten Ausführungsform sind Lotbälle auf diesen Oberflächen aufgebracht. Die Lotbälle sehen die Außenkontakte des Halbleiterbauteils vor. In einer weiteren nicht gezeigten Ausführungsform weist die erste Lastelektrode 17 und die Steuerungselektrode 18 Kupfersäulen auf, die die Außenkontaktflächen des Halbleiterbauteils 11 bilden. Die kleinere Steuerungselektrode 18 kann eine einzige Säule aufweisen, während die größere erste Lastelektrode 17 mehrere Säulen aufweist.
  • Das Halbleiterbauteil 11 ist somit ein so genanntes "Power Chip Sized Package" (PowerCSP). Die metallische Ummantelung sieht die Umverdrahtung der Chiprückseiten-Elektrode des Leistungs-MOSFETs vor, wobei diese Umverdrahtung gleichzeitig als externer Kontaktbereich dient. Damit können die Höhen der Chipvorderseiten- und der Chiprückseitenkontaktbereiche innerhalb dieses "Chip Sized Package" genau aufeinander abgestimmt werden. Das Abstimmen zwischen getrennter Dieattachschicht und Vorderseitenkontakten kann somit vermieden werden. Außerdem können mittels der galvanisch abgeschiedenen Ummantelung beliebige Mengen eines oder mehrere Metalle, beispielsweise Kupfer, innerhalb des "Power Chip Sized Package" integriert wer den. Damit wird die thermische Kurz- und Langzeitleistung des Bauteils flexibel eingestellt und optimiert.
  • 5, 6a und 6b zeigen drei Ausführungsformen der Außenkontaktflächen 13. In 5 ist die Oberfläche 28 der Breite des Rands oder der Wände 33 des Umverdrahtungselements 31 im Wesentlichen koplanar mit der äußeren Oberfläche 29 der ersten Lastelektrode 17 und der Steuerungselektrode 18 an allen vier Randseiten 21 des Halbleiterbauelements 15. Diese gemeinsame Ebene ist mit dem Bezugszeichen 30 gezeigt. Die äußere Oberfläche 28 der Umverdrahtungsstruktur 31 ist somit ringförmig. Diese Struktur wird bei der Planarisierung der oberen Seite des Nutzens 10 hergestellt. Die Planarisierung kann durch Abschleifen oder durch das Einstellen der Abscheidungsdauer erfolgen. Die Oberfläche 28 sieht den Drain-Anschluss des Halbleiterbauteils 11 vor. Diese Anordnung hat den Vorteil, dass eine größere Kontaktfläche vorgesehen wird.
  • Dieses Halbleiterbauteil 11 kann auf einer mehrlagigen Platine montiert werden, bei der die Umverdrahtung der Sourceelektrode 17 und Gateelektrode 18 und der Drainelektrode 20 auf unterschiedlichen Ebenen angeordnet und dadurch voneinander elektrisch isoliert sein kann. Die Umverdrahtung der Sourceelektrode 17 und der Gateelektrode 18 kann unter der äußeren Umverdrahtung der Drainelektrode 20 geführt werden.
  • 6a und 6b zeigen jeweils ein Halbleiterbauteil 12 nach einer weiteren Ausführungsform, das ein Halbleiterbauelement 15 und ein Umverdrahtungselement 41 aufweist. Die Wände 42 oder die Ränder 42 des Umverdrahtungselements 41 werden strukturiert, so dass die äußeren Oberflächen 43 der Wände 42 nur neben zwei gegenüberliegenden Randseiten 21 des Halbleiterbau elements 15 im Wesentlichen koplanar mit der äußeren Oberfläche 29 der ersten Lastelektrode 17 und der Steuerungselektrode 18 sind. Die Oberflächen 44 der restlichen zwei Seiten 45 des Umverdrahtungselements 41 liegen in einer Ebene unterhalb der Oberfläche 43 und sehen somit keine Außenkontaktfläche vor. Die Oberflächen 43 der zwei gegenüberliegenden Wände 42 sehen Außenkontaktflächen, insbesondere den Drain-Anschluss, vor.
  • Das Umverdrahtungselement 41 weist eine U-Form auf, bei der die zwei gegenüberliegenden höheren Seiten 42 die Beine der U-Form vorsehen. Die Sourceelektrodenkontaktfläche 17 und die Gateelektrodenkontaktfläche 18 sind jeweils streifenförmig.
  • Bei der Ausführungsform der 6a sind die Längsseiten der höheren Randseiten 42 des Umverdrahtungselements 41 ungefähr senkrecht zu den Längsseiten der streifenförmigen Sourceelektrodenkontaktfläche 17 und Gateelektrodenkontaktfläche 18.
  • Im Gegensatz dazu sind bei der Ausführungsform der 6b die Längsseiten der höheren Randseiten 42 des Umverdrahtungselements 41 ungefähr parallel zu den Längsseiten der streifenförmigen Sourceelektrodenkontaktfläche 17 und Gateelektrodenkontaktfläche 18 angeordnet. Diese Anordnung ermöglicht, mehrere Halbleiterbauteile parallel miteinander elektrisch zu koppeln, da die Halbleiterbauteile 12 nebeneinander auf streifenförmigen Kontaktflächen auf der Platine montiert werden können. Die streifenförmigen Kontaktflächen auf der Platine sehen jeweils einen gemeinsamen Kontakt für eine Art von Halbleiterbauteilkontaktfläche vor. Zum Beispiel wird die Sourcekontaktfläche mehrerer Halbleiterbauteile auf einer einzigen streifenförmigen Kontaktfläche auf der Platine montiert, die einen gemeinsamen Versorgungskontakt vorsieht.
  • Dieses Halbleiterbauteil 12 der 6a und der 6b kann auf einer einlagigen Platine montiert werden, da die Umverdrahtung der ersten Lastelektrode 17 und der Steuerungselektrode 18 auf der Oberfläche der Platine unter den zwei kurzen Randseiten 42 des Umverdrahtungselements 41 geführt werden kann, da diese kurzen Randseiten 42 nicht in Kontakt mit der Platine stehen.
  • Das Halbleiterbauteil 12 mit einer Außenkontaktflächenanordnung nach der 6a oder der 6b wird auch durch das Herstellen eines Nutzens 10 wie oben beschrieben hergestellt. Nach der Abscheidung der Metallschicht 27 wird die Oberfläche der Metallschicht 27 strukturiert, um streifenförmige erhobene Bereiche an zwei gegenüberliegenden Randseiten 21 der Halbleiterbauelemente 15 des Nutzens 10 herzustellen. In einer Ausführungsform wird die Metallschicht 27 mit einer Dicke abgeschieden, so dass die Oberfläche 28 der Metallschicht im Wesentlichen koplanar mit der Oberfläche 29 der ersten Lastelektrode 17 und der Steuerungselektrode 18 ist. In einem weiteren Schritt kann die abgeschiedene Metallschicht planarisiert werden.
  • Danach wird eine Maske aufgebracht und strukturiert, um die Oberfläche 28 neben zwei gegenüberliegenden Seiten der jeweiligen Halbleiterbauelemente des Nutzens 10 freizulassen. Diese freiliegenden Bereiche werden geätzt und die dabei erzeugten Vertiefungen erstrecken sich jeweils zwischen zwei benachbarten Halbleiterbauelementen. Nach dem Entfernen der Maske werden streifenförmige Erhebungen und Vertiefungen in der Oberfläche der Metallschicht 27 des Nutzens 10 aufgedeckt. Nach dem Sägen entlang der Sägespuren werden Halbleiterbauteile 12 hergestellt, die jeweils ein U-förmiges Umverdrahtungselement 41 aufweisen, das aus einer Basisplatte 40, aus dem Träger 14 und aus zwei gegenüberliegenden Rändern besteht.
  • 7 und 8 zeigen jeweils einen Nutzen nach einem dritten bzw. vierten Ausführungsbeispiel.
  • Der Nutzen 50 der 7 unterscheidet sich vom Nutzen 10 der 1 bis 6 durch den Träger 14 und den Aufbau der Außenkontaktflächen 13. Der Träger 14 weist ein unteres Keramiksubstrat 51 und eine obere metallische Schicht 52, insbesondere eine Kupferschicht, auf. Der Träger 14 ist ein so genanntes DCB-Substrat, ein Direct Copper Bond-Substrat. Der Nutzen 50 wird wie oben bereits beschrieben hergestellt. Die Halbleiterbauelemente 15 sind auf der Oberseite 24 der Kupferschicht 52 über eine Diffusionslotverbindung 23 montiert. Eine Metallschicht 27 wird in die Trennbereiche 22 auf den Träger 14 galvanisch abgeschieden. In dieser Ausführungsform weisen die Außenkontaktflächen 13 des Nutzens 50 eine Schicht 53 aus einem lotbenetzbaren Material und eine Weichlotschicht 54 auf. Die lotbenetzbare Schicht 53 ist auf der Oberfläche 28 der Metallschicht sowie auf der Oberfläche 29 der ersten Lastelektrode 17 und der Steuerungselektrode 18 angeordnet. Die Lotschicht 54 ist auf der lotbenetzbaren Schicht 53 angeordnet. Die lotbenetzbare Schicht 53 besteht im Wesentlichen aus Ni-2%P. Die lotbenetzbare Schicht 53 kann Ni aufweisen. Die Lotschicht 54 kann ein Sn-basiertes Weichlot, ein bleifreies Lot oder ein Diffusionslot, wie Sn-Ag, Au-Sn oder In-Ag aufweisen. Eine Diffusionslotschicht kann mehrere Schichten aufweisen.
  • Die lotbenetzbare Schicht 53 und die Lotschicht 54 werden auf den Nutzen 50 abgeschieden. Dies kann galvanisch oder mittels Sputtern oder Aufdampfen durchgeführt werden.
  • In einer nicht gezeigten Ausführungsform wird ein Träger 14 bereitgestellt, der eine Keramikplatte aufweist, die auf den zwei großflächigen Seiten mit einer metallischen Schicht beschichtet ist. Dieser Träger 14 kann durch ein so genanntes "Direct Copper Bond"-Verfahren hergestellt werden. Die äußere Oberfläche der Basisplatte des Umverdrahtungselements des Halbleiterbauteils ist eine metallische Schicht. Ein zusätzlicher Kühlkörper kann auf dieser Oberfläche einfach montiert werden, ohne dass der Kühlkörper mit der zweiten Lastelektrode 20 elektrisch verbunden wird.
  • Die metallische Schicht des Trägers 14 kann durch andere elektrisch leitende Materialien vorgesehen werden, wie zum Beispiel Kohlenstoff.
  • 8 zeigt einen Querschnitt eines Nutzens 60 nach der vierten Ausführungsform. Der Nutzen 60 unterscheidet sich durch die Struktur der Randseiten 21 des Halbleiterbauelements 15 sowie die Struktur der Metallschicht 27. Die Randseiten 21 der Halbleiterbauelemente 15 weisen jeweils eine elektrisch isolierende Schicht 62 auf, die durch Oxidation der Oberflächen der Randseiten 21 hergestellt wird. Die elektrische Isolation der Metallschicht 27 von dem Halbleitermaterial des Körpers des Halbleiterbauelements 15 wird dadurch erhöht.
  • Die Metallschicht 27 weist zusätzlich eine Keimschicht 61 auf, die auf der Oberfläche 24 der Platte 14 sowie auf der Oberfläche der Isolationsschicht 62 angeordnet ist. Die Keimschicht 61 kann mittels Sputtern, Aufdampfen oder galvanisch oder chemisch aufgebracht werden. Eine Keimschicht 61 kann verwendet werden, um die Haftung zwischen der Platte 14 und der Metallschicht 27 und/oder zwischen den Randseiten 21 des Halbleiterbauelements 15 und der Metallschicht 27 zu erhöhen.
  • Die 9 bis 11 zeigen einen Nutzen 70 nach einer fünften Ausführungsform. In dieser Ausführungsform weist der Nutzen 70 eine Basisplatte oder einen Träger in Form einer Rückseitenmetallisierung auf. Der Nutzen 70 unterscheidet sich auch durch seine Größe, die ungefähr der Größe des Halbleiterwafers entspricht, aus dem die Halbleiterbauelemente getrennt werden.
  • Die 12 bis 17 zeigen Bauteile mit Halbleiterbauelementen 15, die mittels dem Nutzen 70 hergestellt werden.
  • 9 zeigt einen Nutzen 70, der einen Halbleiterwafer 71 mit einer Rückseitenmetallisierung 72 aufweist, die als Basisplatte dient. Der Halbleiterwafer 71 weist eine Vielzahl von Halbleiterbauelementpositionen 73 auf, die jeweils entsprechend dotiert sind und eine Vorderseitenmetallisierung 74 aufweisen, so dass jede Position 73 ein Halbleiterbauelement 15 vorsieht. In dieser Ausführungsform sieht jede Bauteilposition 73 ein vertikales Leistungs-MOSFET vor. Die Halbleiterbauelementpositionen 73 sind in Spalten und Zeilen angeordnet und über Sägespuren 81 von benachbarten Halbleiterbauelementpositionen 73 getrennt. Die Sägespuren 81 sind mit einer gestrichelten Linie dargestellt.
  • Die Vorderseitenmetallisierung 74 sieht eine erste Lastelektrode 17 und eine Steuerungselektrode 18 vor, die über eine Passivierungsschicht 75 voneinander elektrisch isoliert sind.
  • Die Rückseite 76 des Halbleiterwafers 71 weist eine Metallschicht 77 auf, die sich über die ganze Rückseite 76 erstreckt. Die Metallschicht 77 bildet gleichzeitig die Rückseitenmetallisierung 72 und einen Träger. Die Bauelemente 15 der Halbleiterbauelementpositionen 73 sind somit mit der Rückseitenmetallisierung 72 und der Metallschicht 77 elektrisch verbunden. Die Rückseitenmetallisierung 72 wird auf den Wafer abgeschieden. Die Rückseitenmetallisierung kann eine bekannte Zusammensetzung aufweisen und kann eine bekannte Schichtfolge aus verschiedenen Metallen aufweisen.
  • Im Gegensatz zu den Ausführungsbeispielen der 1 bis 8 sind die zweiten Seiten 19 der Halbleiterbauelementpositionen 73 direkt mit der Metallschicht 77 verbunden und nicht über eine zusätzliche Schicht, wie Weichlot oder Diffusionslot auf der Metallschicht 77 bzw. auf dem Träger montiert.
  • Die Halbleiterbauelemente 15 werden mittels eines Lasers aus dem Halbleiterwafer 71 getrennt. Dies ist durch die Pfeile schematisch gezeigt. Die Trennlinien sind in der Sagespuren 83 angeordnet. Wie in 12 dargestellt, werden die Halbleiterbauelemente 15 von der Oberseite 78 des Halbleiterwafers 71 so aus dem Halbleiterwarmer 71 getrennt, dass die Metallschicht 77 nicht geschnitten wird. Die erste Metallschicht 77 erstreckt sich zwischen vereinzelten Halbleiterbauelementen 15. Die Vielzahl von Halbleiterbauelementen 15 ist somit auf einer einzigen ersten Metallschicht 77 angeordnet und mit dieser ersten Metallschicht 77 elektrisch verbunden. Die Metallschicht 77 sieht somit einen Träger vor. Die Randseiten 21 benachbarter Halbleiterbauelemente 15 sind über Trennbereiche 79 mit einer Breite B voneinander getrennt. Die Oberfläche der Metallschicht 77 ist in den Trennbereichen 79 freigelegt.
  • Eine zweite metallische Schicht 80 wird wie oben beschrieben in den Trennbereichen 79 zwischen benachbarten Halbleiterbauelementen 15 galvanisch abgeschieden. Dieses Verfahren ist in 11 dargestellt. Die Trennbereiche 79 sind durch die zweite metallische Schicht 80 aufgefüllt, so dass die zweite metallische Schicht 80 eine Dicke aufweist, die zumindest ungefähr der Höhe des Halbleiterbauelements 15 entspricht. Die Oberfläche 86 der metallischen Schicht 80 kann nach der Abscheidung die Oberfläche der ersten Seite 78 des Halbleiterwafers 71 bzw. die Oberfläche der Vorderseitenmetallisierung 78 überschreiten. Danach wird die Oberfläche 86 planarisiert, so dass die Oberfläche 86 der zweiten metallischen Schicht 80 und die Oberfläche der ersten Lastelektrode und der Steuerungselektrode im Wesentlichen koplanar sind.
  • Die Rückseitenmetallisierung 72 und die zweite metallische Schicht 80 sehen eine Rückseitenumverdrahtung vor, so dass die zweite Lastelektrode 20 auf der Rückseite 19 des Halbleiterbauelements 15 von der Oberseite 16 des Halbleiterbauelements 15 elektrisch angreifbar ist. Das Metall der Rückseitenmetallisierung 72 kann das Metall der abgeschiedenen zweiten metallischen Schicht 80 sein. Alternativ können die zweite metallische Schicht 80 und die Rückseitenmetallisierung unterschiedliche Metalle aufweisen. Die Rückseitenmetallisierung kann zum Beispiel Kupfer oder Aluminium und die zweite galvanisch abgeschiedene Schicht 80 kann zum Beispiel Au, Sn, Ni, Ag, Al, Cu oder An-Ag aufweisen.
  • Der Nutzen 70 weist somit eine Metallschicht 77 auf, die aus der Rückseitenmetallisierung 72 gebildet ist, und einer Vielzahl von Halbleiterbauelementen 15, die in der zweiten abge schiedenen metallischen Schicht 80 eingebettet sind. Die flächige Größe des Nutzens 70 entspricht der Größe des Halbleiterwafers 71.
  • Der Nutzen 70 wird entlang der Sägespuren 81 aufgetrennt. Die Sägespuren sind in den Trennbereichen 79 angeordnet, die durch die zweite metallische Schicht 80 aufgefüllt sind. Die zweite metallische Schicht 80 wird somit aufgetrennt. Das Auftrennen wird so durchgeführt, dass nach dem Auftrennen eine Schicht 82 der zweiten metallischen Schicht 80 auf den Randseiten 21 der Halbleiterbauelemente 15 bleibt. Die Breite b der zweiten Sägespur 81 ist schmaler als die Breite B der Trennbereiche 79. Das Vereinzeln der Halbleiterbauelemente 15 aus dem Nutzen 70, um Halbleiterbauteile 83 herzustellen, kann mittels eines Lasers oder mittels Sägen durchgeführt werden.
  • Das Verfahren zum Herstellen einer Rückseitenumverdrahtung durch galvanische Abscheidung auf der Waferebene eignet sich für Leistungshalbleiter, die immer dünner werden, so dass man durchaus daran denken kann, dass der Halbleiter nur noch einen Bruchteil der Metallisierungsdicke ausmacht. Da durch das Verfahren zwei oder mehrere nebeneinanderliegende Halbleiter auf einer Metallisierung als ein Bauteil in das Gehäuse gebracht werden können, was identische elektrische-Eigenschaften der Halbleiter zur Folge hat, können mit diesem Verfahren beispielsweise hochgenaue Filter, Abgleichschaltungen und Verstärker realisiert werden. Bisher wurden elektrische Schaltungen, bei denen identische elektrische Eigenschaften erforderlich sind, mit sortierten Einzelbauteilen realisiert, was aufwendig und teuer ist.
  • 12 zeigt ein Halbleiterbauteil 83 nach einem sechsten Ausführungsbeispiel, das aus dem Nutzen 70 der 11 vereinzelt wird. Das Halbleiterbauteil 83 weist ein vertikales Halbleiterbauelement 15 mit einer Vorderseitenmetallisierung 74 und einer Rückseitenumverdrahtung auf, die eine erste metallische Schicht 77 und eine zweite metallische Schicht 82 aufweist. Die erste metallische Schicht 77 ist auf der Rückseite bzw. auf der zweiten Seite 19 des Halbleiterbauelements 15 angeordnet. Die zweite metallische Schicht 82 ist auf den Randseiten 21 des Halbleiterbauelements 15 angeordnet und stoffschlüssig mit den Randseiten 21 verbunden. Die Oberfläche 86 der zweiten metallischen Schicht 82 sieht in einem nicht gezeigten Ausführungsbeispiel die Außenkontaktfläche der zweiten Lastelektrode 20 vor.
  • Das Halbleiterbauteil 83 weist ferner Außenkontakte 84 auf, die in dieser Ausführungsform Lotkugeln sind. Das Halbleiterbauteil 83 wird über die Außenkontakte 84 auf einen Schaltungsträger 85 montiert, der zum Beispiel eine Platine sein kann. Der Schaltungsträger 85 kann ein organisches oder keramisches Substrat, Silizium oder ein Halbleiterchip sein. Die Außenkontakte 84 sind auf der ersten Lastelektrode 17, auf der Steuerungselektrode 18 sowie auf der Oberfläche 86 der zweiten metallischen Schicht 82 angeordnet.
  • Ein Halbleiterbauteil wird auch vorgesehen, das zumindest zwei Halbleiterbauelemente aufweist. Zumindest eines der Halbleiterbauelemente 15 weist eine metallische Ummantelung auf, welche die Randseiten 21 und die zweite Seite 19 vollständig und die erste Seite 16 teilweise bedeckt.
  • In einer nicht gezeigten Ausführungsform ist zwischen der metallischen Ummantelung und dem Halbleiterbauelementmaterial eine Isolations- und/oder Passivierungsschicht angeordnet.
  • Die metallische Ummantelung kann eine Abschirmung gegen elektromagnetische Störfelder bilden, mit einer Wärmesenke in Wirkverbindung stehen oder ein Verbindungselement zur elektrischen Verbindung einer Rückseitenelektrode des Halbleiterchips mit einem Außenkontakt des Halbleiterchips auf der Oberseite bilden.
  • 13 zeigt ein Halbleiterbauteil 90 nach einer siebten Ausführungsform, die zwei Halbleiterbauelemente 15 aufweist, die jeweils ein vertikales Leistungshalbleiterbauelement sind. Die zwei Halbleiterbauelemente 15 sind nebeneinander angeordnet. Eine einzige erste metallische Schicht 77 erstreckt sich zwischen den zwei Halbleiterbauelementen 15 und ragt über die Außenränder der Rückseiten der zwei Halbleiterbauelemente 15 heraus. Das Halbleiterbauteil 90 weist auch eine zweite metallische Schicht 80 auf, die die Randseiten 21 der zwei Halbleiterbauelemente 15 abdeckt und den Trennbereich 79 zwischen den Halbleiterbauelementen 15 auffüllt. Die Randseiten 21 der zwei Halbleiterbauelemente 15 sind in einer gemeinsamen zweiten metallischen Schicht 80 eingebettet.
  • In dieser Ausführungsform weisen zumindest zwei Halbleiterbauelemente 15 eine gemeinsame metallische Ummantelung auf, welche die Randseiten 21 und die zweite Seite 19 vollständig und die erste Seite 16 dieser Halbleiterbauelemente 15 teilweise bedeckt.
  • Die zweite metallische Schicht 80 verbindet die zweiten Lastelektroden 20 der zwei Halbleiterbauelemente 15 elektrisch miteinander. In dieser Ausführungsform ist die Oberfläche der zweiten metallischen Schicht 80 ungefähr koplanar mit der Oberfläche 78 der Vorderseitenmetallisierung. Die Oberfläche 86 der zweiten metallischen Schicht 80 weist somit einen äußeren rechteckigen Ring und einen zentral angeordneten Streifen auf, der sich zwischen zwei gegenüberliegenden Seiten des Rings erstreckt.
  • Die ersten Lastelektroden 17, die Steuerungselektroden 18 und Bereiche 86 der Ummantelung, die im Wesentlichen koplanar mit den ersten Lastelektroden 17 und den Steuerungselektroden 18 sind, bilden Außenkontaktflächen 87 des Halbleiterbauteils 90. Diese Außenkontaktflächen 87 können oberflächenmontierbare Außenkontakte sein. Diese Außenkontaktflächen 87 können über Kontaktelemente 84 wie Lotkugeln, Flipchipkontakte oder Bonddrähte mit einer Leiterplatte oder einer Platine 85 elektrisch verbunden werden. Das Material der Kontaktflächen 87 wird abhängig von der Kontaktierungsart entsprechend ausgewählt.
  • Das Halbleiterbauteil 90 mit zwei nebeneinander angeordneten Halbleiterbauelementen 15 kann mittels des Nutzens 70 nach 11 hergestellt werden. Zum Herstellen des Halbleiterbauteils 90 wird der Nutzen 70 in einer ersten Richtung durch jede zweite Sägespur 81 getrennt und in einer zweiten Richtung, die senkrecht zu der ersten Richtung ist, durch jede Sägespur 81 getrennt. Auf diese Weise wird das Halbleiterbauteil 90 mit zwei nebeneinander angeordneten Halbleiterbauelementen 15, das in 13 dargestellt ist, hergestellt. Der Nutzen 70 kann auch aufgetrennt werden, um Halbleiterbauteile mit mehr als zwei Halbleiterbauelementen 15 herzustellen.
  • 14 zeigt ein Halbleiterbauteil 100 nach einer achten Ausführungsform, das zwei Halbleiterbauelemente 15 sowie zwei zusätzliche Halbleiterkörper 101 aufweist. Einer der zwei zusätzlichen Halbleiterkörper 101 ist neben einer Außenrandseite 21 eines der zwei Halbleiterbauelemente 15 angeordnet. Die Halbleiterkörper 101 sind jeweils ein Teil eines Halbleiterbauelements 15, der durch Sägen aus einem Halbleiterbauelement 15 des Halbleiterwafers 71 hergestellt wurde. Eine Außenrandseite 102 des Halbleiterkörpers ist somit frei von der zweiten metallischen Schicht 80, da sich diese Oberfläche ursprünglich innerhalb des Halbleiterkörpers des Halbleiterbauelements 15 befunden hat. Die Rückseite 19 der Halbleiterkörper 101 ist mit der Metallschicht 77 der Rückseitenmetallisierung 72 abgedeckt und die weiteren inneren Randseiten 21 sind in der zweiten metallischen abgeschiedenen Schicht 80 eingebettet.
  • Das Bauteil 100 wird aus dem Wafer in Sägespuren 103 aufgetrennt, die innerhalb der Fläche eines Halbleiterbauelements 15 angeordnet sind. Dies hat den Vorteil, dass die Sägetoleranzen vergrößert sind, da das Sägeblatt nicht innerhalb des schmalen ersten Trennbereichs 79 passen muss. Folglich kann ein breiteres Sägeblatt verwendet und das Sägen zuverlässiger durchgeführt werden. Größere Abweichungen in der Positionierung des Sägeblatts können auch toleriert werden, ohne dass das Halbleiterbauteil 100 beschädigt wird.
  • 15 und 16 zeigen ein Halbleiterbauteil 110 nach einer neunten Ausführungsform, das zwei gestapelte Halbleiterbauteile 83, 111 aufweist. 15 zeigt einen Querschnitt und 16 eine Draufsicht des Halbleiterbauteils 110.
  • Das untere Halbleiterbauteil 83 weist eine Metallbeschichtung auf der Rückseite 19 und auf den Randseiten 21 des Halbleiterbauelements 15 auf, die aus der Rückseitenmetallisierung 72 und der zweiten metallische Schicht 80 gebildet ist. Das Halbleiterbauteil 83 nach dem Ausführungsbeispiel der 12 kann das untere Halbleiterbauteil 83 des Stapels sein. Halbleiterbauteile nach weiteren hierin beschriebenen Ausführungsbeispielen können anstelle dieses Bauteils 83 auch verwendet werden.
  • Das obere Halbleiterbauteil 111 weist eine Vorderseite 112 mit Kontaktflächen 113, aber keine Metallbeschichtung auf der Rückseite 19 und auf den Randseiten 21 des Halbleiterbauelements auf.
  • Die Rückseite 19 des Halbleiterbauteils 83 ist auf einem Systemträger 85 angeordnet. Die Oberseite 115 des Halbleiterbauteils 83 ist dem Systemträger abgewandt. Das obere Halbleiterbauteil 111 ist über Lotkugeln 84 auf der Oberseite 115 des unteren Halbleiterbauteils 83 angeordnet. Die Lotkugeln 84 sind direkt zwischen den Kontaktflächen 113 des oberen Halbleiterbauteils 111 und den Kontaktflächen 17, 18 oder der Oberfläche 86 der zweiten metallischen Schicht 82 des unteren Halbleiterbauteils 83 angeordnet. Das obere Halbleiterbauteil 111 ist somit mit dem unteren Halbleiterbauteil 83 mittels der Lotkugeln 84 elektrisch verbunden.
  • Die Draufsicht des Halbleiterbauteils 110, die in 16 zu sehen ist, zeigt, dass das untere Halbleiterbauteil 83 rechteckig und das obere Halbleiterbauteil 111 quadratisch ist. Die Länge der Seiten des oberen Halbleiterbauteils 111 ist ungefähr die Länge der kurzen Seite des unteren Halbleiterbauteils 83. Die äußeren Bereiche 116, 117 der zwei gegenüberliegenden Seiten des unteren Halbleiterbauteils 83 sind somit vom oberen Halbleiterbauteil 111 nicht bedeckt. Die freiliegenden äußeren Bereiche 116, 117 der ersten Seite oder Vorderseite 16 weisen Kontaktflächen 118 auf, die frei zugänglich sind. Das untere Halbleiterbauteil 83 ist mit dem Schaltungsträger 85 über Bonddrähte 119 elektrisch verbunden, die sich zwischen den Kontaktflächen 118 der Vorderseite 16 des unteren Halbleiterbauteils 83 und den Kontaktflächen 88 des Schaltungsträgers 85 erstrecken.
  • 17 zeigt ein Halbleiterbauteil 120 nach einer zehnten Ausführungsform, das ein einziges Halbleiterbauelement 15 aufweist. Die Rückseite 19 und die Randseiten 21 des Halbleiterbauelements 15 sind mit einer Metallbeschichtung 121 ummantelt, die aus der Rückseitenmetallisierung 72 und der zweiten abgeschiedenen metallischen Schicht 80 gebildet ist.
  • Die Rückseite 19 ist über die metallische Schicht 77 der Rückseitenmetallisierung 72 auf einem Schaltungsträger 85 montiert. Die Rückseite 19 kann auf einer Wärmesenke montiert werden. Aufgrund der metallischen Ummantelung 121 ist die Wärmeabfuhr von dem Halbleiterbauelement 15 in die Wärmesenke verbessert. Die Kontaktflächen 17, 18 sowie die metallische Beschichtung 121 sind über Bonddrähte 122 mit Kontaktflächen 88 des Schaltungsträgers 85 elektrisch verbunden. Die Oberflächen 86 der Randschichten 82 der zweiten abgeschiedenen metallischen Schicht 80 können als Kontaktflächen dienen. Alternativ können Kontaktflächen eines anderen Materials auf der Oberfläche 86 vorgesehen werden. Dieses Material wird so ausgewählt, dass ein verbesserter Kontakt zu dem Material des Bonddrahts erzeugt wird. Dieses Halbleiterbauteil 120 sieht eine verbesserte Wärmeabführung für Anwendungen vor, bei denen keine Chipinsel zur Verfügung steht.
  • 10
    Nutzen
    11
    erstes Halbleiterbauteil
    12
    zweites Halbleiterbauteil
    13
    Außenkontaktflächen
    14
    Träger
    15
    Halbleiterbauelement
    16
    erste Seite
    17
    erste Lastelektrode
    18
    Steuerungselektrode
    19
    zweite Seite
    20
    zweite Lastelektrode
    21
    Randseite
    22
    Trennbereich
    23
    Diffusionslotverbindung
    24
    Oberfläche der Träger
    25
    Rückseitenumverdrahtung
    26
    Metall
    27
    metallische Schicht
    28
    Oberfläche der metallischen Schicht
    29
    Oberfläche der ersten Lastelektrode sowie Steuerungselektrode
    30
    gemeinsame Ebene
    31
    Umverdrahtungselement
    32
    Basisplatte
    33
    Rand
    34
    Oberfläche des Umverdrahtungselements
    40
    Basisplatte
    41
    zweites Umverdrahtungselement
    42
    Rand des zweiten Umverdrahtungselements
    43
    Oberfläche zweier Seiten des zweiten Umverdrahtungselements
    44
    Oberfläche der restlichen zwei Seiten des zweiten Umverdrahtungselements
    45
    Rand
    50
    zweiter Nutzen
    51
    Keramiksubstrat
    52
    obere metallische Schicht
    53
    lotbenetzbare Schicht
    54
    Lotschicht
    60
    dritter Nutzen
    61
    Keimschicht
    62
    isolierende Schicht
    70
    Nutzen
    71
    Halbleiterwafer
    72
    Rückseitenmetallisierung
    73
    Bauteilposition
    74
    Vorderseitenmetallisierung
    75
    Passivierungsschicht
    76
    Rückseite des Halbleiterwafers
    77
    Metallschicht
    78
    Oberseite des Halbleiterwafers
    79
    Trennbereich
    80
    zweite galvanisch abgeschiedene Schicht
    81
    Sägespur
    82
    Randschicht
    83
    Halbleiterbauteil
    84
    Außenkontakt
    85
    Schaltungsträger
    86
    Oberfläche der zweiten metallischen Schicht
    87
    Außenkontaktfläche
    88
    Kontaktfläche des Schaltungsträgers
    90
    Halbleiterbauteil
    100
    Halbleiterbauteil
    101
    Halbleiterkörper
    102
    Außenrandseite des Halbleiterkörpers
    110
    Halbleiterbauteil
    111
    gestapeltes Halbleiterbauteil
    112
    Vorderseite des gestapelten Halbleiterbauteils
    113
    Kontaktfläche
    114
    Rückseite des gestapelten Halbleiterbauteils
    115
    Oberseite des unteren Halbleiterbauteils
    116
    freiliegender Bereich des unteren Halbleiterbauteils
    117
    freiliegender Bereich des unteren Halbleiterbauteils
    118
    Kontaktfläche des unteren Halbleiterbauteils
    119
    Bonddraht
    120
    Halbleiterbauteil
    121
    metallische Beschichtung
    122
    Bonddraht

Claims (68)

  1. Verfahren zum Herstellen eines Nutzens, das folgende Schritte aufweist: – Bereitstellen einer Vielzahl von vertikalen Halbleiterbauelementen, wobei die Halbleiterbauelemente jeweils eine erste Seite mit einer ersten Lastelektrode und einer Steuerungselektrode und einer gegenüberliegenden zweiten Seite mit einer zweiten Lastelektrode aufweisen, wobei die zweiten Seiten der Halbleiterbauelemente auf einer metallischen Schicht so angeordnet sind, dass Randseiten benachbarter Halbleiterbauelemente voneinander über Trennbereiche getrennt sind, und die zweiten Seiten mit der metallischen Schicht elektrisch verbunden sind, – Abscheidung zumindest eines Metalls auf die metallische Schicht in den Trennbereichen zwischen den Halbleiterbauelementen, so dass die Randseiten der Halbleiterbauelemente durch das abgeschiedene Metall abgedeckt werden.
  2. Verfahren nach Anspruch 1, wobei die Randseiten der Halbleiterbauelemente mit dem abgeschiedenen Metall stoffschlüssig in Verbindung stehen.
  3. Verfahren nach Anspruch 1, wobei die Abscheidung so durchgeführt wird, dass die Trennbereiche durch das abgeschiedene Metall im Wesentlichen aufgefüllt sind.
  4. Verfahren nach Anspruch 1, wobei die Abscheidung für eine Dauer durchgeführt wird, bis zumindest Bereiche der Oberfläche des abgeschiedenen Metalls im Wesentlichen koplanar mit der ersten Lastelektrode und der Steuerungselektrode sind.
  5. Verfahren nach Anspruch 1, wobei das abgeschiedene Metall so strukturiert wird, dass die Oberfläche des abgeschiedenen Metalls nur neben zwei gegenüberliegenden Randseiten zumindest eines Halbleiterbauelements im Wesentlichen koplanar mit der ersten Lastelektrode und der Steuerungselektrode ist.
  6. Verfahren nach Anspruch 1, wobei das abgeschiedene Metall so strukturiert wird, dass die Oberfläche des abgeschiedenen Metalls neben vier gegenüberliegenden Randseiten zumindest eines Halbleiterbauelements im Wesentlichen koplanar mit der ersten Lastelektrode und der Steuerungselektrode ist.
  7. Verfahren nach Anspruch 1, wobei eine Schicht aus lotbenetzbarem Material auf das abgeschiedene Metall abgeschieden wird.
  8. Verfahren nach Anspruch 1, wobei eine Weichlotschicht auf das abgeschiedene Metall, die erste Lastelektrode und die Steuerungselektrode abgeschieden wird.
  9. Verfahren nach Anspruch 1, wobei eine Diffusionslotstruktur auf das abgeschiedene Metall, die erste Lastelektrode und die Steuerungselektrode abgeschieden wird.
  10. Verfahren nach Anspruch 1, wobei das Metall mittels galvanischer Abscheidung abgeschieden wird.
  11. Verfahren nach Anspruch 1, wobei nach der Abscheidung des Metalls die Oberfläche des abgeschiedenen Metalls und die Oberflächen der ersten Lastelektrode und der Steuerungselektrode planarisiert werden.
  12. Verfahren nach Anspruch 1, wobei die zweite Seite der Halbleiterbauelemente über Weichlot oder Diffusionslot auf die metallische Schicht montiert wird.
  13. Verfahren nach Anspruch 1, wobei zum Herstellen der Halbleiterbauelemente, die auf der metallischen Schicht angeordnet sind, folgende Schritte durchgeführt werden: – Bereitstellen eines Wafers mit einer Vielzahl von in Spalten und Zeilen angeordneten Halbleiterbauelementpositionen, die voneinander über Trennspuren getrennt sind, und die eine erste Seite mit einer ersten Lastelektrode und einer Steuerungselektrode und einer gegenüberliegenden zweiten Seite mit einer zweiten Lastelektrode aufweisen, wobei die zweite Lastelektrode eine Rückseitenmetallisierung aufweist, die sich nahezu über die gesamte zweite Seite des Wafers erstreckt, – Einbringen von Trennfugen entlang der Trennspuren von der ersten Seite des Wafers bis zu der Rückseitenmetallisierung.
  14. Verfahren nach Anspruch 13, wobei die Trennfugen mittels eines Lasers eingebracht werden.
  15. Verfahren nach Anspruch 1, wobei zum Herstellen der Halbleiterbauelemente, die auf der metallischen Schicht angeordnet sind, folgende Schritte durchgeführt werden: – Bereitstellen einer Vielzahl einzelner Halbleiterbauelemente, die jeweils eine erste Seite mit einer ersten Lastelektrode und einer Steuerungselektrode und eine gegenüberliegende zweite Seite mit einer zweiten Lastelektrode aufweisen, – Bereitstellen einer Platte mit einer oberen metallischen Schicht, – Montieren der zweiten Seite der Halbleiterbauelemente auf die metallische Schicht der Platte, so dass Randseiten benachbarter Halbleiterbauelemente voneinander über die Trennbereiche getrennt sind.
  16. Verfahren nach Anspruch 15, wobei die zweite Seite der Halbleiterbauelemente über Weichlot oder Diffusionslot auf die metallische Schicht der Platte montiert wird.
  17. Verfahren nach Anspruch 15, wobei eine Metallplatte als Platte bereitgestellt wird.
  18. Verfahren nach Anspruch 15, wobei die Platte die Platte eines Umverdrahtungselements ist und einem elektrisch isolierenden Substrat mit einer metallischen Beschichtung gebildet wird.
  19. Verfahren nach Anspruch 18, wobei die metallische Beschichtung auf zwei Seiten des elektrisch isolierenden Substrats angeordnet ist.
  20. Verfahren nach Anspruch 18, wobei die metallische Beschichtung nur auf der einen Seite des elektrisch isolierenden Substrats angeordnet ist.
  21. Verfahren nach Anspruch 18, wobei die Platte ein Keramiksubstrat mit einer DCB Schicht ist.
  22. Verfahren nach Anspruch 1, wobei der Nutzen zum Herstellen von vereinzelten Halbleiterbauteilen aufgetrennt wird.
  23. Verfahren nach Anspruch 22, wobei der Nutzen entlang der Trennspuren aufgetrennt wird, wobei bei dem Auftrennen eine Metallschicht auf den Randseiten der vereinzelten Halbleiterbauteile gebildet wird, die sich jeweils von der zweite Seite zu der ersten Seite eines Halbleiterbauelements erstreckt.
  24. Verfahren nach Anspruch 22, wobei der Nutzen so aufgetrennt wird, dass das vereinzelte Halbleiterbauteil zumindest zwei nebeneinander liegende Halbleiterbauelemente aufweist, die über die metallische Schicht miteinander verbunden sind.
  25. Verfahren nach Anspruch 24, wobei der Nutzen so aufgetrennt wird, dass die nach außen ausgerichteten Randseiten der Halbleiterbauelemente des Halbleiterbauteils mit der Metallschicht abgedeckt sind.
  26. Verfahren nach Anspruch 24, wobei der Nutzen so aufgetrennt wird, dass zumindest eine der nach außen ausgerichteten Randseiten der Halbleiterbauelemente des Halbleiterbauteils von der Metallschicht freigelegt wird.
  27. Verfahren nach Anspruch 22, wobei die Halbleiterbauteile aus dem Nutzen mittels Sägen vereinzelt werden.
  28. Nutzen, der folgendende Merkmale aufweist: – eine Basisplatte mit einer oberen ersten metallischen Schicht, – eine Vielzahl vertikaler Halbleiterbauelemente, wobei die vertikalen Halbleiterbauelemente jeweils eine erste Seite mit einer ersten Lastelektrode und einer Steuerungselektrode und eine gegenüberliegende zweite Seite mit einer zweiten Lastelektrode aufweisen, wobei die zweite Seite der Halbleiterbauelemente jeweils auf der metallischen Schicht der Basisplatte montiert ist und die Halbleiterbauelemente so angeordnet sind, dass Randseiten benachbarter Halbleiterbauelemente voneinander über Trennbereiche getrennt sind, und wobei eine zweite metallische Schicht in den Trennbereichen zwischen den Halbleiterbauelementen angeordnet ist, so dass die Randseiten benachbarter Halbleiterbauelemente durch die zweite metallische Schicht abgedeckt werden.
  29. Nutzen nach Anspruch 28, wobei sich die zweite metallische Schicht zwischen Randseiten benachbarter Halbleiterbauelemente erstreckt.
  30. Nutzen nach Anspruch 28, wobei die Trennbereiche zwischen benachbarten Halbleiterbauelementen durch die zweite metallische Schicht im Wesentlichen aufgefüllt sind.
  31. Nutzen nach Anspruch 28, wobei zumindest Bereiche der Oberfläche der zweiten metallischen Schicht im Wesentlichen koplanar mit der ersten Lastelektrode und der Steuerungselektrode sind.
  32. Nutzen nach Anspruch 31, wobei diese Bereiche nur an zwei gegenüberliegenden Randseiten der jeweiligen Halbleiterbauelemente angeordnet sind.
  33. Nutzen nach Anspruch 31, wobei diese Bereiche an vier gegenüberliegenden Randseiten der jeweiligen Halbleiterbauelemente angeordnet sind.
  34. Nutzen nach Anspruch 28, wobei die zweite Lastelektrode der Halbleiterbauelemente über eine Weichlotverbindung oder einer Diffusionslotverbindung auf der metallischen Schicht der Platte montiert ist.
  35. Nutzen nach Anspruch 28, wobei die Halbleiterbauelemente jeweils ein MOSFET oder ein IGBT oder ein BJT sind.
  36. Nutzen nach Anspruch 28, wobei die Basisplatte die Basisplatte eines Umverdrahtungselements ist und eine Metallplatte ist.
  37. Nutzen nach Anspruch 28, wobei die Basisplatte die Basisplatte eines Umverdrahtungselements ist und aus einem elektrisch isolierenden Substrat mit einer metallischen Beschichtung gebildet ist.
  38. Nutzen nach Anspruch 37, wobei die metallische Beschichtung auf zwei Seiten des elektrisch isolierenden Substrats angeordnet ist.
  39. Nutzen nach Anspruch 37, wobei die metallische Beschichtung nur auf der einen Seite des elektrisch isolierenden Substrats angeordnet ist.
  40. Nutzen nach Anspruch 37, wobei die Basisplatte ein Keramiksubstrat mit einer DCB Schicht ist.
  41. Halbleiterbauteil, das folgende Merkmale aufweist: – zumindest ein vertikales Halbleiterbauelement, das eine erste Seite mit einer ersten Lastelektrode und einer Steuerungselektrode und eine gegenüberliegende zweite Seite mit einer zweiten Lastelektrode aufweist, und – zumindest ein Umverdrahtungselement, das eine Basisplatte mit einer metallischen Schicht und einen Rand aufweist, wobei die zweite Lastelektrode über eine elektrisch leitende Schicht auf der metallischen Schicht der Basisplatte montiert ist, und wobei der Rand stoffschlüssig mit zumindest einer Randseite des Halbleiterbauelements in Verbindung steht und sich von der Basisplatte bis zu der ersten Seite des Halbleiterbauelements erstreckt.
  42. Halbleiterbauteil nach Anspruch 41, wobei der Rand des Umverdrahtungselements auf allen Randseiten des Halbleiterbauelements angeordnet ist.
  43. Halbleiterbauteil nach Anspruch 41, wobei zumindest Bereiche des Rands des Umverdrahtungelements im Wesentlichen koplanar mit der ersten Lastelektrode und der Steuerungselektrode sind.
  44. Halbleiterbauteil nach Anspruch 43, wobei diese Bereiche des Rands des Umverdrahtungselements die zweite Lastaußenkontaktfläche des Halbleiterbauteils bilden.
  45. Halbleiterbauteil nach Anspruch 44, wobei die zweite Lastaußenkontaktfläche an zwei gegenüberliegenden Randseiten des Halbleiterbauelements angeordnet ist.
  46. Halbleiterbauteil nach Anspruch 44, wobei die zweite Lastaußenkontaktfläche an vier gegenüberliegenden Randseiten des Halbleiterbauelements angeordnet ist.
  47. Halbleiterbauteil nach Anspruch 41, wobei das Halbleiterbauelement ein MOSFET oder ein IGBT oder ein BJT ist.
  48. Halbleiterbauteil nach Anspruch 41, wobei die zweite Lastelektrode des Halbleiterbauelements über eine Weichlotverbindung oder eine Diffusionslotverbindung auf der metallischen Schicht der Basisplatte des Umverdrahtungselements montiert ist.
  49. Halbleiterbauteil nach Anspruch 41, wobei die Basisplatte des Umverdrahtungselements eine Metallplatte ist.
  50. Halbleiterbauteil nach Anspruch 41, wobei die Basisplatte des Umverdrahtungselements aus einem elektrisch isolierenden Substrat mit einer metallischen Beschichtung gebildet ist.
  51. Halbleiterbauteil nach Anspruch 50, wobei die metallische Beschichtung auf zwei Seiten des elektrisch isolierenden Substrats angeordnet ist.
  52. Halbleiterbauteil nach Anspruch 50, wobei die metallische Beschichtung nur auf der einen Seite des elektrisch isolierenden Substrats angeordnet ist.
  53. Halbleiterbauteil nach Anspruch 50, wobei die Platte ein Keramiksubstrat mit einer DCB Schicht ist.
  54. Halbleiterbauteil, das zumindest zwei Halbleiterbauelemente aufweist, wobei zumindest eines der Halbleiterbauelemente eine metallische Ummantelung aufweist, welche die Randseiten und eine zweite Seite vollständig und eine erste Seite teilweise bedeckt, und wobei die metallische Ummantelung des zumindest einen Halbleiterbauelements an den Randseiten und der ersten Seite aus einem abgeschiedenen Metall besteht.
  55. Halbleiterbauteil nach Anspruch 54, wobei zwischen der metallischen Ummantelung und dem Halbleiter bauelementmaterial eine Isolations- und/oder Passivierungsschicht angeordnet ist.
  56. Halbleiterbauteil nach Anspruch 54, wobei die metallische Ummantelung an ein Abschirmpotential angeschlossen ist.
  57. Halbleiterbauteil nach Anspruch 54, wobei die metallische Ummantelung eine Abschirmung gegen elektromagnetische Störfelder bildet.
  58. Halbleiterbauteil nach Anspruch 54, wobei die metallische Ummantelung mit einer Wärmesenke in Wirkverbindung steht.
  59. Halbleiterbauteil nach Anspruch 54, wobei die metallische Ummantelung ein Verbindungselement zur elektrischen Verbindung einer Rückseitenelektrode des Halbleiterchips mit einem Außenkontakt des Halbleiterchips auf der Oberseite bildet.
  60. Halbleiterbauteil nach Anspruch 54, wobei zumindest zwei Halbleiterbauelemente eine gemeinsame metallische Ummantelung aufweisen, welche die Randseiten und die zweiten Seiten dieser Halbleiterbauelemente vollständig und die ersten Seiten dieser Halbleiterbauelemente teilweise bedeckt.
  61. Halbleiterbauteil nach Anspruch 60, wobei die zwei Halbleiterbauelemente jeweils ein vertikales Halbleiterbauelement sind, das eine erste Seite mit einer ersten Lastelektrode und einer Steuerungselektrode und ei ne gegenüberliegende zweite Seite mit einer zweiten Lastelektrode aufweist, wobei die zweiten Lastelektroden der Halbleiterbauelemente über die Ummantelung miteinander elektrisch verbunden sind.
  62. Halbleiterbauteil nach Anspruch 54, wobei das zweite Halbleiterbauelement auf dem ummantelten Halbleiterbauelement montiert ist.
  63. Halbleiterbauteil nach Anspruch 62, wobei das zweite Halbleiterbauelement auf der ersten Seite des ummantelten Halbleiterbauelements montiert ist.
  64. Halbleiterbauteil nach Anspruch 63, wobei das zweite Halbleiterbauelement mit dem ummantelten Halbleiterbauelement elektrisch verbunden ist.
  65. Halbleiterbauteil nach Anspruch 64, wobei das zweite Halbleiterbauelement über Flipchipkontakte mit dem ummantelten Halbleiterbauelement elektrisch verbunden ist.
  66. Halbleiterbauteil nach Anspruch 54, das ferner Lotbälle als Außenkontakte aufweist.
  67. Halbleiterbauteil nach Anspruch 61, wobei die ersten Lastelektroden, die Steuerungselektroden und Bereiche der Ummantelung, die im Wesentlichen koplanar mit den ersten Lastelektroden und den Steuerungselektroden sind, oberflächenmontierbare Außenkontaktflächen bilden.
  68. Halbleiterbauteil nach Anspruch 61, wobei die ersten Lastelektroden, die Steuerungselektroden und Bereiche der Ummantelung, die im Wesentlichen koplanar mit den ersten Lastelektroden und den Steuerungselektroden sind, Außenkontaktflächen bilden.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8067256B2 (en) * 2007-09-28 2011-11-29 Intel Corporation Method of making microelectronic package using integrated heat spreader stiffener panel and microelectronic package formed according to the method
US8138587B2 (en) * 2008-09-30 2012-03-20 Infineon Technologies Ag Device including two mounting surfaces
US8426251B2 (en) * 2010-01-07 2013-04-23 Infineon Technologies Ag Semiconductor device
CN102842556B (zh) * 2011-06-21 2015-04-22 万国半导体(开曼)股份有限公司 双面外露的半导体器件及其制作方法
US8450152B2 (en) * 2011-07-28 2013-05-28 Alpha & Omega Semiconductor, Inc. Double-side exposed semiconductor device and its manufacturing method
US9406646B2 (en) 2011-10-27 2016-08-02 Infineon Technologies Ag Electronic device and method for fabricating an electronic device
US9318473B2 (en) * 2012-04-20 2016-04-19 Infineon Technologies Ag Semiconductor device including a polymer disposed on a carrier
JP6320372B2 (ja) * 2012-05-30 2018-05-09 アイピージー フォトニクス コーポレーション レーザーダイオード用サブマウント及びレーザーダイオードユニットを製造するためのレーザーアブレーションプロセス
US9202753B2 (en) * 2013-01-30 2015-12-01 Infineon Technologies Ag Semiconductor devices and methods of producing these
DE102016101801B4 (de) 2016-02-02 2021-01-14 Infineon Technologies Ag Lastanschluss eines leistungshalbleiterbauelements, leistungshalbleitermodul damit und herstellungsverfahren dafür
US10559510B2 (en) * 2017-08-24 2020-02-11 Semiconductor Components Industries, Llc Molded wafer level packaging
US10818635B2 (en) * 2018-04-23 2020-10-27 Deca Technologies Inc. Fully molded semiconductor package for power devices and method of making the same
US20230197663A1 (en) * 2021-12-20 2023-06-22 Infineon Technologies Ag Method of processing a semiconductor wafer, semiconductor die, and method of producing a semiconductor module

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0461316A1 (de) * 1989-03-28 1991-12-18 General Electric Company Halbleiterwürfelbefestigung
US5465009A (en) * 1992-04-08 1995-11-07 Georgia Tech Research Corporation Processes and apparatus for lift-off and bonding of materials and devices
US5637922A (en) * 1994-02-07 1997-06-10 General Electric Company Wireless radio frequency power semiconductor devices using high density interconnect
US6306680B1 (en) * 1999-02-22 2001-10-23 General Electric Company Power overlay chip scale packages for discrete power devices
US20020027276A1 (en) * 2000-09-04 2002-03-07 Noriaki Sakamoto Circuit device and method of manufacturing the same
US20040021216A1 (en) * 2002-07-08 2004-02-05 Futoshi Hosoya Semiconductor device
DE10308928A1 (de) * 2003-02-28 2004-09-09 Siemens Ag Direkt auf ungehäusten Bauelementen erzeugte freitragende Kontaktierstrukturen

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4348253A (en) 1981-11-12 1982-09-07 Rca Corporation Method for fabricating via holes in a semiconductor wafer
JP2991010B2 (ja) * 1993-09-29 1999-12-20 富士電機株式会社 半導体装置およびその製造方法
JPH08335684A (ja) * 1995-06-08 1996-12-17 Toshiba Corp 半導体装置
US5705848A (en) 1995-11-24 1998-01-06 Asea Brown Boveri Ag Power semiconductor module having a plurality of submodules
US6133634A (en) 1998-08-05 2000-10-17 Fairchild Semiconductor Corporation High performance flip chip package
US6624522B2 (en) 2000-04-04 2003-09-23 International Rectifier Corporation Chip scale surface mounted device and process of manufacture
US6582990B2 (en) 2001-08-24 2003-06-24 International Rectifier Corporation Wafer level underfill and interconnect process
US6677669B2 (en) 2002-01-18 2004-01-13 International Rectifier Corporation Semiconductor package including two semiconductor die disposed within a common clip
US6946740B2 (en) * 2002-07-15 2005-09-20 International Rectifier Corporation High power MCM package
US7692316B2 (en) 2004-10-01 2010-04-06 International Rectifier Corporation Audio amplifier assembly
WO2007035862A2 (en) * 2005-09-21 2007-03-29 International Rectifier Corporation Semiconductor package
US7757392B2 (en) * 2006-05-17 2010-07-20 Infineon Technologies Ag Method of producing an electronic component
US7476978B2 (en) * 2006-05-17 2009-01-13 Infineon Technologies, Ag Electronic component having a semiconductor power device
US7271470B1 (en) * 2006-05-31 2007-09-18 Infineon Technologies Ag Electronic component having at least two semiconductor power devices
US7626262B2 (en) * 2006-06-14 2009-12-01 Infineon Technologies Ag Electrically conductive connection, electronic component and method for their production
DE102006047761A1 (de) * 2006-10-06 2008-04-10 Infineon Technologies Ag Halbleiterbauteil und Verfahren zu dessen Herstellung
US7880280B2 (en) * 2007-02-16 2011-02-01 Infineon Technologies Ag Electronic component and method for manufacturing an electronic component
US8410590B2 (en) * 2008-09-30 2013-04-02 Infineon Technologies Ag Device including a power semiconductor chip electrically coupled to a leadframe via a metallic layer

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0461316A1 (de) * 1989-03-28 1991-12-18 General Electric Company Halbleiterwürfelbefestigung
US5465009A (en) * 1992-04-08 1995-11-07 Georgia Tech Research Corporation Processes and apparatus for lift-off and bonding of materials and devices
US5637922A (en) * 1994-02-07 1997-06-10 General Electric Company Wireless radio frequency power semiconductor devices using high density interconnect
US6306680B1 (en) * 1999-02-22 2001-10-23 General Electric Company Power overlay chip scale packages for discrete power devices
US20020027276A1 (en) * 2000-09-04 2002-03-07 Noriaki Sakamoto Circuit device and method of manufacturing the same
US20040021216A1 (en) * 2002-07-08 2004-02-05 Futoshi Hosoya Semiconductor device
DE10308928A1 (de) * 2003-02-28 2004-09-09 Siemens Ag Direkt auf ungehäusten Bauelementen erzeugte freitragende Kontaktierstrukturen

Also Published As

Publication number Publication date
US20080191359A1 (en) 2008-08-14
US7772693B2 (en) 2010-08-10
US20100264523A1 (en) 2010-10-21
DE102007007142A1 (de) 2008-08-21
US8164173B2 (en) 2012-04-24

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