DE112007000832T5 - Dünne Plättchen und Metallsubstrate verwendende Halbleiterplättchengehäuse - Google Patents

Dünne Plättchen und Metallsubstrate verwendende Halbleiterplättchengehäuse Download PDF

Info

Publication number
DE112007000832T5
DE112007000832T5 DE112007000832T DE112007000832T DE112007000832T5 DE 112007000832 T5 DE112007000832 T5 DE 112007000832T5 DE 112007000832 T DE112007000832 T DE 112007000832T DE 112007000832 T DE112007000832 T DE 112007000832T DE 112007000832 T5 DE112007000832 T5 DE 112007000832T5
Authority
DE
Germany
Prior art keywords
semiconductor chip
metal substrate
semiconductor
terminal
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE112007000832T
Other languages
English (en)
Inventor
Hamza Saratoga Yilmaz
Minhua Sandy LI
Qi Sandy Wang
Steven Felton Sapp
James J. South Jordan Murphy
John Robert Sandy Diroll
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Semiconductor Corp
Original Assignee
Fairchild Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Semiconductor Corp filed Critical Fairchild Semiconductor Corp
Publication of DE112007000832T5 publication Critical patent/DE112007000832T5/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/06102—Disposition the bonding areas being at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13009—Bump connector integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1405—Shape
    • H01L2224/14051—Bump connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/14104—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body
    • H01L2224/1411—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body the bump connectors being bonded to at least one common bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/8121—Applying energy for connecting using a reflow oven
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1423—Monolithic Microwave Integrated Circuit [MMIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Abstract

Halbleiterplättchengehäuse, aufweisend:
ein Metallsubstrat;
ein Halbleiterplättchen mit einer ersten Oberfläche mit einem ersten elektrischen Anschluss, einer zweiten Oberfläche mit einem zweiten elektrischen Anschluss, und mindestens einer Öffnung, wobei das Metallsubstrat an der zweiten Oberfläche angebracht ist; und
eine Mehrzahl von leitenden Strukturen auf dem Halbleiterplättchen, wobei die Mehrzahl von leitenden Strukturen mindestens eine erste auf der ersten Oberfläche des Halbleiterplättchens angeordnete leitende Struktur und mindestens eine zweite in der mindestens einen Öffnung angeordnete leitende Struktur aufweist,
wobei die mindestens eine zweite leitende Struktur in elektrischer Kommunikation mit dem zweiten Anschluss an der zweiten Oberfläche des Halbleiterplättchens steht.

Description

  • QUERBEZÜGE AUF VERWANDTE ANMELDUNGEN
    • Keine
  • HINTERGRUND DER ERFINDUNG
  • Da sich Leistungshalbleiterbauelemente entwickelt haben und der Durchlasswiderstand abgenommen hat, ist der Beitrag der Substratschicht in einem Halbleiterplättchen zu dem Gesamtwiderstand gewachsen. Ein Weg, um den Durchlasswiderstand in einem Leistungshalbleiterbauelement weiter zu reduzieren, ist es, ein dünneres Halbleiterplättchen zu verwenden. Dünne Halbleiterplättchen verteilen Hitze auch besser als dicke Halbleiterplättchen.
  • Die US-Patentanmeldung Nr. 11/189,163, angemeldet am 25. Juli 2005, mit dem Titel „Semiconductor Structures Formed On Substrates And Methods of Manufacturing The Same", von Qi Wang et al. beschreibt ein Verfahren zum Herstellen eines dünnen Halbleiterplättchens. Das beschriebene Verfahren umfasst ein Transferieren einer dünnen dotierten Substratschicht zu einem Transportwafer mit einer Zwischenoxidschicht. Die dünne Substratschicht (1–3 μm) kann durch Standardverfahren, einschließlich epi (epitaktische) Abscheidung prozessiert werden. Der Transportwafer wird tatsächlich durch ein dickes Metallsubstrat ersetzt, um den Beitrag eines normalen Halbleitersubstrates zu dem Widerstand im eingeschalteten Zustand von gebildeten Bauelementen zu eliminieren. Die resultierende Struktur kann dann in Chips segmentiert werden, die in herkömmliche Halbleiterplättchengehäuse aufgenommen werden können.
  • Ausführungsformen der Erfindung liefern Halbleiterplättchengehäuse, die insbesondere zur Verwendung mit den oben beschriebenen Halbleiterplättchen geeignet sind. Ausführungsformen der Erfindung müssen jedoch nicht ausschließlich mit den oben beschriebenen Halbleiterplättchen verwendet werden. Wie unten in weiterem Detail beschrieben werden wird, können die Halbleiter plättchengehäuse gemäß Ausführungsformen der Erfindung einen niedrigeren Durchlasswiderstand und bessere Wärmeverteilungseigenschaften als herkömmliche Halbleiterplättchengehäuse zur Verfügung stellen.
  • Ausführungsformen der Erfindung adressieren die obigen Probleme und andere Probleme individuell und gemeinsam.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Ausführungsformen der Erfindung richten sich auf Halbleiterplättchengehäuse und Verfahren zur Herstellung derselben.
  • Eine Ausführungsform der Erfindung richtet sich auf ein Halbleiterplättchengehäuse. Das Halbleiterplättchengehäuse umfasst ein Metallsubstrat, und ein Halbleiterplättchen umfasst eine erste Oberfläche mit einem ersten Anschluss, eine zweite Oberfläche mit einem zweiten Anschluss und mindestens einer Öffnung. Das Metallsubstrat ist an der zweiten Oberfläche angebracht. Eine Mehrzahl von leitenden Strukturen befindet sich auf dem Halbleiterplättchen und schließt mindestens eine leitende Struktur ein, die in der mindestens einen Öffnung angeordnet ist. Andere leitende Strukturen können auf der ersten Oberfläche des Halbleiterplättchens angeordnet sein.
  • Eine andere Ausführungsform der Erfindung richtet sich auf ein Verfahren zum Bilden eines Halbleiterplättchengehäuses. Das Verfahren umfasst ein Erhalten eines Halbleiterplättchens mit einer ersten Oberfläche mit einem ersten elektrischen Anschluss und einer zweiten Oberfläche mit einem zweiten elektrischen Anschluss. Das Metallsubstrat ist an der zweiten Oberfläche des Halbleiterplättchens angebracht und mindestens eine erste Öffnung ist in dem Halbleiterplättchen gebildet, wodurch ein Abschnitt einer Oberfläche des Metallsubstrates exponiert wird. Mindestens eine leitende Struktur ist in der mindestens einen Öffnung angebracht, wobei die mindestens eine leitende Struktur in elektrischer Verbindung mit dem Metallsubstrat steht.
  • Andere Ausführungsformen der Erfindung richten sich auf elektrische Anordnungen, die die Halbleiterplättchengehäuse gemäß Ausführungsformen der Erfindung aufweisen, sowie auf Verfahren zur Herstellung solcher elektrischer Anordnungen.
  • Diese und andere Ausführungsformen der Erfindung werden unten in weiterem Detail beschrieben.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1(a)–1(c) zeigen Querschnitte eines Halbleiterplättchengehäuses gemäß einer Ausführungsform der Erfindung, wenn es hergestellt wird. 1(c) zeigt insbesondere eine spezielle Ausführungsform eines Halbleiterplättchengehäuses, welche Lötstummel aufweist.
  • 1(d) zeigt das Gehäuse nach 1(c) angebracht auf einer gedruckten Schaltungsplatte.
  • 2 zeigt eine seitliche Querschnittsansicht eines weiteren Halbleiterplättchengehäuses gemäß einer weiteren Ausführungsform der Erfindung mit einer verstärkenden mechanischen Schicht.
  • 3 zeigt eine seitliche Querschnittsansicht eines weiteren Halbleiterplättchengehäuses gemäß einer weiteren Ausführungsform der Erfindung mit einer plattierten Metallschichten.
  • 4 zeigt eine seitliche Querschnittsansicht eines weiteren Halbleiterplättchengehäuses gemäß einer weiteren Ausführungsform der Erfindung einschließlich zweier Halbleiterplättchen. Das Halbleiterplättchengehäuse kann in einer synchronen Abwärtswandlerschaltung verwendet werden.
  • 5 zeigt eine seitliche Querschnittsansicht eines weiteren Halbleiterplättchengehäuses gemäß einer Ausführungsform der Erfindung. In diesem Beispiel schließt das Gehäuse erste und zweite Metallschichten ein, jeweils mit Eingangs- bzw. Ausgangsanschlüssen eines Bauelementes in einem Halbleiterplättchen verbunden. Die ersten und zweiten Metallschichten überlappen.
  • 6 zeigt eine Aufsicht des in 5 dargestellten Halbleiterplättchengehäuses.
  • 7 zeigt eine seitliche Querschnittsansicht einer weiteren Ausführungsform eines Halbleiterplättchengehäuses. Die Ausführungsform des Halbleiterplättchengehäuses weist ein Metallsubstrat auf, welches als ein gemeinsamer Ausgang für zwei Halbleiterplättchen dient, die an dem Metallsubstrat angebracht sind. Die beiden Halbleiterplättchen können oder können auch nicht vom selben Typ sein. Sie können verschiedene Leistungseigenschaften aufweisen, wobei ihre Kombination den am meisten gewünschten Effekt zur Verfügung stellen würde.
  • Diese und andere Ausführungsformen der Erfindung sind in weiterem Detail unten mit Bezug auf die detaillierte Beschreibung beschrieben. Auch sind zur Verdeutlichung der Darstellung einige Eigenschaften in den Figuren möglicherweise nicht maßstabsgetreu.
  • DETAILLIERTE BESCHREIBUNG
  • Ausführungsformen der Erfindung sind auf Halbleiterplättchengehäuse und Verfahren zur Herstellung von Halbleiterplättchengehäusen gerichtet. In einer Ausführungsform weist ein Halbleiterplättchengehäuse gemäß einer Ausführungsform der Erfindung ein Metallsubstrat auf, und ein Halbleiterplättchen schließt eine erste Oberfläche mit einem ersten elektrischen Anschluss, eine zweite Oberfläche mit einem zweiten elektrischen Anschluss und mindestens eine Öffnung ein. Die ersten und zweiten Anschlüsse können Eingangs-(z. B. Source oder Gate) oder Ausgangs(beispielsweise Drain)-Anschlüsse sein. Das Metallsubstrat ist an der zweiten Oberfläche des Halbleitersubstrates angebracht. Auf dem Halbleiterplättchen befinden sich leitende Strukturen, einschließlich erster und zweiter leitender Strukturen. Mindestens eine erste leitende Struktur ist in der mindestens einen Öffnung in dem Halbleiterplättchen angeordnet. Mindestens eine zweite leitende Struktur ist auf der ersten Oberfläche des Halbleiterplättchens angeordnet. Die ersten und zweiten leitenden Strukturen können die gleichen oder verschiedene Typen von leitenden Materialien aufweisen.
  • Einige Ausführungsformen der Erfindung können mit Bezug auf die 1(a)–1(c) beschrieben werden. In diesen Ausführungsformen wird ein fertiggestelltes, ultra-dünnes Wafer-Bauelement (UTW) gemäß dem in der US-Patentanmeldung Nr. 11/189,163 beschriebenen Verfahren hergestellt, welche hier durch Inbezugnahme in ihrer Gesamtheit für alle Zwecke aufgenommen wird. An einem angemessenen Zeitpunkt in dem Prozessfluss tritt eine zusätzliche Verarbeitung von der Oberseite eines Halbleiterplättchen auf, um einen Abschnitt des Halbleiterplättchens zu entfernen, welcher über einem relativ dicken Metallsubstrat liegt, welches unterhalb des Halbleiterplättchens liegt und an diesem angebracht ist. (Das Halbleiterplättchen ist typischerweise in einem Halbleiterwafer mit anderen Halbleiterplättchen in einer Reihe vorhanden. Als ein Ergebnis werden eine oder mehrere Öffnungen in dem Halbleiterplättchen gebildet. Nach der Verarbeitung kann die Oberfläche des Metallsubstrates durch die Öffnungen exponiert werden.
  • Nach Bilden einer oder mehrerer Öffnungen in dem Halbleiterplättchen werden Lötmittelhöcker oder andere leitende Strukturen (beispielsweise Kupferstümpe) auf der Oberfläche des Halbleiterplättchens und innerhalb der einen oder der mehreren Öffnungen abgeschieden. Dies liefert eine oberseitige Verbindung zu dem rückseitigen Metallsubstrat, wie in 1(c) dargestellt.
  • Das resultierende Gehäuse ist ein vervollständigtes Leistungshalbleiterplättchengehäuse und kann eine Konfiguration aufweisen, die ähnlich zu einem Halbleiterplättchengehäuse vom MOSFET BGA-Typ ist (siehe beispielsweise US-Patent Nr. 6,133,634 ). Anders als bei einem herkömmlichen MOSFET BGA-Typ Halbleitergehäuse ist das Metallsubstrat in der Ausführungsform der Erfindung während der Verarbeitung des Wafers, welcher das Halbleiterplättchen enthält, an dem Halbleiterplättchen angebracht. Dies reduziert die Kosten mit der Handhabung individueller Halbleiterplättchen und ihrer Verpackung. Darüber hinaus wird der Widerstand des Halbleitersubstrates eliminiert, so dass die Leistungsfähigkeit verbessert wird und das gebildete Gehäuse ist auch kleiner als ein herkömmliches Halbleitergehäuse vom MOSFET BGA-Typ. Weitere Details werden unten mit Bezug auf die 1(a)–1(c) zur Verfügung gestellt.
  • 1(a) zeigt eine Zwischenstruktur 700 mit einem Halbleiterplättchen 107. Die Zwischenstruktur 700 kann durch den Prozess gebildet werden, welche in der US-Patentanmeldung Nr. 11/189,163 beschrieben ist, welche hier durch Inbezugnahme in ihrer Gesamtheit für alle Zwecke aufgenommen wird. Eine Zwischenstruktur 700 ist zur Klarheit der Darstellung dargestellt. Es ist klar, dass die in der 1(a) dargestellte Zwischenstruktur 700 eine von vielen Zwischenstrukturen in einer Reihe von Halbleiterplättchen in einem einzelnen Halbleiterwafer sein kann, der verarbeitet wird.
  • Das Halbleiterplättchen 107 weist eine erste Oberfläche 107(a) und eine zweite Oberfläche 107(b) auf. Die zweite Oberfläche 107(b) des Halbleiterplättchens 107 ist an einem Metallsubstrat 118 angebracht. Das Metallsubstrat 118 kann zuvor an das Halbleiterplättchen 107 laminiert worden sein. Alternativ kann das Metallsubstrat auf das Halbleiterplättchen durch irgendeinen anderen Prozess abgeschieden worden sein (beispielsweise durch Dampfabscheidung, Elektroplattieren oder thermisches Bonden bei niedriger Temperatur).
  • Auf der ersten Oberfläche 107(a) des Halbleiterplättchens 107 befindet sich eine Metallschicht 116. Die Metallschicht 116 kann jedes geeignete Material aufweisen. Beispielsweise kann die Metallschicht 116 ein lötbares Metallmaterial, wie etwa eine als Höckerunterlage dienende metallurgische Kombination (englisch = underbump metallurgy combination) aufweisen. Eine als Hockerunterlage dienende metallurgische Kombination ist ein Stapel aus Metall, welcher in einem Lötkugelprozess verwendet wird. Der Stapel kann mindestens zwei der folgenden Schichten aufweisen: Adhäsionsschicht, Diffusionsbarriere, Befeuchtungsschicht, Oxidationsschutz. Die Metallschicht 116 kann auch jede geeignete Dicke aufweisen. Die Metallschicht 116 kann unter Verwendung von jedem geeigneten Prozess einschließlich Dampfabscheidung, Elektroplattieren usw. gebildet werden.
  • Das Halbleiterplättchen 107 kann jede geeignete Dicke aufweisen. Beispielsweise kann das Halbleiterplättchen 107 eine Dicke aufweisen, die geringer ist, als etwa 50 μm und vorzugsweise kleiner ist als etwa 30 μm (beispielsweise 10 bis 30 μm dick) in einigen Ausführungsformen der Erfindung. Wie oben erklärt, erreichen dünnere Halbleiterplättchen niedrigere Durchlasswiderstandseigenschaften sowie bessere thermische Abscheidleitungseigenschaften.
  • Die erste Oberfläche 107(a) des Halbleiterplättchens 107 kann mit einem ersten elektrischen Anschluss übereinstimmen, und die zweite Oberfläche 107(b) des Halbleiterplättchens 107 kann mit einem zweiten elektrischen Anschluss übereinstimmen. Der erste elektrische Anschluss kann ein Eingangsanschluss sein, während der zweite elektrische Anschluss ein Ausgangsanschluss sein kann. Beispielsweise kann der erste elektrische Anschluss an der ersten Oberfläche 107(a) ein Source-Anschluss S oder Gate-Anschluss G in einem Leistungs-MOSFET sein, während der zweite Anschluss ein Drain-Anschluss D in dem Leistungs-MOSFET an der zweiten Oberfläche 107(b) sein kann. Es können sich zusätzliche Anschlüsse an der ersten bzw. zweiten Oberfläche 107(a), 107(b) zusätzlich zu den ersten und zweiten Anschlüssen befinden.
  • In 1(a) ist eine Gate-Struktur 702 in dem Halbleiterplättchen 107 dargestellt. Die Gate-Struktur 702 kann in der Form eines geführten Grabens vorliegen, und der Graben kann mit einem leitenden Material, wie etwa einem dotierten Polysilizium oder einem Metall gefüllt sein, und kann einen entsprechenden Gate-Anschluss G aufweisen, der mit der ersten Oberfläche 107(a) des Halbleiterplättchens 107 übereinstimmt.
  • Die ersten und zweiten Anschlüsse können auch Anschlüsse in einem funktionierenden Halbleiterbauelement bilden. Geeignete Halbleiterbauelement schließen vertikale Bauelemente einschließlich Leistungs-MOSFETs, IGBTs, bipolare Leistungstransistoren usw. ein. Andere Bauelemente einschließlich Leistungs-RF LDMOS-Bauelementen, MMIC und anderen IC-Bauelementen (die von niedriger Masse-Schleife-Induktivität und Widerstand abhängen) können von diesem Gehäusekonzept profitieren, indem Zwischenverbindungen zur Verfügung gestellt werden, die direkt zu einer Masseebene verbinden. Insbesondere RF LDMOS-Bauelemente verwenden für diesen Zweck Zwischenverbindungen zwischen Source und Substrat. Solche Zwischenverbindungen können durch direkte Verbindungen mit der Masse ersetzt werden, um somit die Leistungsfähigkeit dieser Klasse von Bauelementen in RF-Leistungsübertragungsanwendungen zu verbessern.
  • Das Metallsubstrat 118 kann jede geeignete Eigenschaft aufweisen und kann jede geeignete Konfiguration aufweisen. Beispielsweise kann das Metallsubstrat 118 ein Metall aufweisen, wie etwa Kupfer, Aluminium, Edelmetalle und Legierungen derselben. Das Metallsubstrat 118 ist vorzugsweise dick relativ zu dem Halbleiterplättchen 107. Beispielsweise kann die Dicke des Metallsubstrates 118 größer als etwa 5 μm sein, und ist vorzugsweise größer als etwa 100 μm dick, (beispielsweise 100–200 μm) in einigen Ausführungsformen. Wie durch diese Beispiele illustriert, ist das Metallsubstrat vorzugsweise dicker als das Halbleiterplättchen 107.
  • Wie in 1(b) dargestellt, wird nach dem Erhalten der Zwischenstruktur 700 gemäß 1(a) das Halbleiterplättchen 107 geätzt, um Öffnungen 904 an vorbestimmten Orten zu bilden. Die Öffnungen 904 können jede geeignet Abmessung oder Form aufweisen und können unter Verwendung von jedem bekannten Materialentfernungsprozess, einschließlich Ätzen (nass oder trocken), Schleifen usw. gebildet werden. Nach Bilden der Öffnungen 904 in dem Halbleiterplättchen 107 ist mindestens ein Abschnitt einer Oberfläche des Metallsubstrates 118 durch die Öffnungen 904 exponiert. Jede geeignete Anzahl von Öffnungen 904 können in dem Halbleiterplättchen 107 gebildet werden.
  • Wie in 1(c) dargestellt ist, werden leitende Strukturen 900 auf dem Metallsubstrat 118 und dem Halbleiterplättchen 107 abgeschieden. Die leitenden Strukturen 900 schließen mindestens eine erste leitende Struktur 900(a) und mindestens eine zweite leitende Struktur 900(b) ein.
  • Die leitenden Strukturen 900 können jedes geeignete Material aufweisen und können in jeder geeigneten Form vorliegen (beispielsweise als Spalten, Kugeln und Strukturen mit flachen und/oder gerundeten Oberflächen). Geeignete Materialien schließen Lötmittel (bleibasiert oder bleifrei) und leitende Metalle, wie etwa Kupfer ein. Wenn die leitenden Strukturen 900 Lötmittel aufweisen, dann können im Stand der Technik bekannte Reflow-Lötprozesse verwendet werden.
  • Die leitende Strukturen 900 können auch unter Verwendung von jedem geeigneten Prozess hergestellt werden. Beispielsweise können Siebdruck- Prozesse, Dampfabscheidungsprozesse, Elektroplattierprozesse, Aufnehm- und Absetzprozesse usw. verwendet werden, um die leitenden Strukturen 900 zu bilden.
  • Wie in der 1(d) dargestellt ist, kann das in 1(c) dargestellte Halbleiterplättchenpaket, sobald es gebildet worden ist, umgedreht und auf einer Schaltungsplatte 990 angebracht werden, um eine elektrische Anordnung zu bilden. Die Schaltungsplatte 990 schließt eine dielektrische Schicht 991 und leitende Felder 992(a), 992(b) ein. Geeignete Schaltungsplatten sind im Stand der Technik bekannt und können jede Anzahl von leitenden Feldern, Linien und Schichten und jede Anzahl von dielektrischen Schichten aufweisen.
  • Die erste Oberfläche 107(a) des Halbleitersplättchens 107 würde in Richtung auf die Schaltungsplatte 990 zeigen, während die zweite Oberfläche 107(b) von der Schaltungsplatte weg zeigen würde. In der elektrischen Anordnung könnten die ersten leitenden Strukturen 900(a) als Eingangsverbindungen für ein Halbleiterbauelement (beispielsweise einen Leistungs-MOSFET) in dem Halbleiterplättchen 107 dienen, während die zweiten leitenden Strukturen 900(b) als Ausgangsverbindungen für das Halbleiterbauelement dienen könnten. Ein Eingangsstrom kann von dem leitenden Feld 992(a) auf der Schaltungsplatte 990 zu den ersten leitenden Strukturen 900(a) und zu den Plättchen 107 fließen. Ein Ausgangsstrom kann von der zweiten Oberfläche 107(b) des Halbleiterplättchens 107 zu dem Metallsubstrat 118, zu den zweiten leitenden Strukturen 900(b) und zu den leitenden Feldern 992(b) auf der Schaltungsplatte 990 geleitet werden. Das Metallsubstrat 118 und das dünnere Halbleiterplättchen 107 stellen das resultierende Halbleiterplättchengehäuse mit niedrigerem Durchlasswiderstand und besseren thermischen Verteilungseigenschaften zur Verfügung.
  • In anderen Ausführungsformen muss das in 1(c) dargestellte Gehäuse nicht umgedreht und auf einer Schaltungsplatte angebracht werden. Beispielsweise könnte das Gehäuse so angebracht werden, dass das Metallsubstrat 118 der Schaltungsplatte 990 gegenüberliegt und an dieser angebracht ist. Die leitenden Strukturen 900 auf der anderen Seite des Gehäuses könnten elektrisch mit leitenden Feldern auf der Schaltungsplatte gekoppelt werden, unter Verwendung von Leitungen, Leiterrahmen und anderen leitenden Körpern.
  • 2 zeigt eine weitere Ausführungsform der Erfindung. In 1(c) und 2 bezeichnen gleiche Bezugszeichen gleiche Elemente. Die in 2 dargestellte Konfiguration ist ähnlich zu der Konfiguration in 1(c). In 2 ist jedoch das Metallsubstrat 118 dünner (d. h. weniger als 10 μm dick, oder zwischen etwa 5–10 μm Dicke) als das Substrat 118, welches in 1(c) dargestellt ist. Zusätzlich liegt eine zusätzliche mechanische Schicht 119 auf dem Metallsubstrat 118. Die mechanische Schicht 119 unterstützt das Halbleiterplättchen 107 und das Metallsubstrat 118 mechanisch. Der CTE (Koeffizient der thermischen Expansion) der mechanischen Schicht 119 kann so gewählt werden, dass er im wesentlichen zu dem des Halbleiterplättchens 107 passt.
  • Die mechanische Schicht 119 kann jede geeignete vorbestimmte thermische, elektrische und mechanische Eigenschaften aufweisen. Beispielsweise kann die mechanische Schicht ein isolierendes Material aufweisen, welches eine hohe thermische Leitfähigkeit aufweist (beispielsweise Keramik). Es kann an der mechanischen Schicht 119 auch eine Wärmesenke direkt angebracht werden, wenn gewünscht.
  • Das in 2 dargestellte Halbleiterplättchengehäuse weist eine Reihe von Vorteilen auf. Beispielsweise ist das Halbleiterplattchengehäuse steif und dünn, so dass die Gesamtdicke des Gehäuses reduziert werden kann. Da das Metallsubstrat 118 eine reduzierte Dicke aufweist, können relativ zu der in 1(c) dargestellten Ausführungsform auch die Kosten reduziert werden.
  • 3 zeigt eine weitere Ausführungsform der Erfindung. In den 1(c) und 3 bezeichnen gleiche Bezugszeichen gleiche Elemente. Das in 3 dargestellte Gehäuse kann an externe Anschlüsse mit Leitungs-Bond-Verbindungen, Clips oder mit Bandverbindern verbunden werden, oder es kann umgedreht und an eine Schaltungsplatte oder dergleichen angebracht werden.
  • In der in 3 dargestellten Ausführungsform liegt eine oberseitige Metall-(beispielsweise Aluminium)Schicht 116 auf dem Halbleiterplättchen 107. Plattiertes Metall 910 füllt die Öffnungen 904 anstelle von Lötmittel wie in der Ausführungsform der 1(c). Lötbare Abdeckungen 912(a), 912(b) der oberen Oberfläche befinden sich in Kontakt mit und sind angeordnet über der oberseiti gen Metallschicht 116 und dem plattierten Metall 910. Wenn es gewünscht ist, können die oberen lötbaren Oberflächenabdeckungen 912(a), 912(b) und/oder die oberseitige Metallschicht 116 und das plattierte Metall 910 auch unter Verwendung herkömmlicher Techniken (beispielsweise CMP oder chemisch-mechanischem Polieren) planarisiert werden, wenn gewünscht. Das plattierte Metall 910 kann alternativ unter Verwendung von Abscheidungsprozessen, wie etwa CVD, PVD, usw., gebildet werden. Das plattierte Metall 910 kann auch jedes geeignete Metall einschließlich Kupfer, Aluminium, Wolfram, Legierungen derselben usw. aufweisen. Zusätzlich, obwohl in der 2 nur zwei plattierte Metalldurchgänge dargestellt sind, können Ausführungsformen der Erfindung mehrere Durchgänge aufweisen, wenn es gewünscht ist.
  • In der in 3 dargestellten Ausführungsform können elektrische Verbindungen zu dem Metallsubstrat 118 durch Plattieren oder Abscheiden von Metall auf andere Weise innerhalb der Öffnungen 904 gebildet werden. Wenn das Gehäuse auf einer Schaltungsplatte angebracht ist, könnte das plattierte Metall 910 in Kombination mit Lötmittelhöcker oder Metallstümpfen verwendet werden, um das Gehäuse mit der Schaltungsplatte zu verbinden.
  • 4 zeigt ein weiteren Halbleiterplättchengehäuse gemäß einer Ausführungsform der Erfindung. Das Halbleiterplättchengehäuse kann eine Ein-Gehäuselösung in eine synchronen Abwärtswandleranwendung zur Verfügung stellen. Synchrone Abwärtswandlersysteme sind in dem US-Patent 6,806,580 beschrieben, welches hier durch Inbezugnahme in seiner Gesamtheit für alle Zwecke aufgenommen wird. Das Halbleiterplättchengehäuse kann auch an eine warme Senke (nicht dargestellt) angebracht werden, wenn gewünscht. Das in 4 dargestellte Gehäuse kann als eine „H-Brücken"-Konfiguration charakterisiert werden.
  • In der in 4 dargestellten Ausführungsform des Halbleiterplattchengehäuses befinden sich erste und zweite Halbleiterplättchen 177(a), 177(b) auf Metallsubstraten 118(a), 118(b). Die ersten und zweiten Halbleiterplättchen 177(a), 177(b) können entsprechende erste Oberflächen 177(a)-1, 177(b)-1 und zweite Oberflächen 177(a)-2, 177(b)-2 aufweisen. Wie in den vorstehenden Ausführungsformen können Metallschichten 116(a), 116(b) auf den ersten Oberflä chen 177(a)-1, 177(b)-1 der ersten und zweiten Halbleiterplättchen 177(a), 177(b) angeordnet werden. Die Metallschichten 116(a), 116(b) können lötbare Metalle aufweisen. Eine einzelne mechanische Schicht 119 kann beide Metallsubstrate 118(a), 118(b) unterstützen.
  • Das in 4 dargestellte Halbleiterplättchengehäuse schließt eine Vielzahl von leitenden Strukturen 940 auf den ersten und zweiten Halbleiterplättchen 177(a), 177(b) ein. Die Mehrzahl von leitenden Strukturen 940 schließt eine erste Mehrzahl von leitenden Strukturen 940(a) und mindestens eine zweite leitende Struktur 940(b) ein, eine Mehrzahl von dritten leitenden Strukturen 940(c) und mindestens eine vierte leitende Struktur 940(d) ein. Die ersten, zweiten, dritten und vierten leitenden Strukturen 940(a)–(d) können jedes geeignete Material aufweisen und können unter Verwendung jedes geeigneten Prozesses gebildet werden. Beispielhafte Materialien und Prozesse sind oben beschrieben.
  • Das Halbleiterplättchengehäuse gemäß 4 enthält auch eine Anzahl von dielektrischen Schichten 960(a), 960(b) 960(c). Die erste dielektrische Schicht 960(a) kann Regionen, in denen die erste Mehrzahl von leitenden Strukturen 940(a) liegt, von benachbarten Leitern isolieren. Die zweite dielektrische Schicht 960(b) kann die zweite leitende Struktur 940(b) von Drain-Strom isolieren, der in dem zweiten Halbleiterplättchen 177(b) und dem zweiten Metallsubstrat 118(b) fließt. Eine dritte dielektrische Schicht 960(c) kann die dritten und vierten leitenden Strukturen 940(c), 940(d) voneinander und von anderen Leitern isolieren.
  • Die ersten, zweiten und dritten dielektrischen Schicht 960(a), 960(b), 960(c) können jedes geeignete dielektrische Material aufweisen, und können jede geeignete Dicke aufweisen und können unter Verwendung jedes geeigneten Prozesses (beispielsweise chemische Dampfabscheidung, Drehauftrag und -ausheilung, usw., zusammen mit geeigneten lithografischen Prozessen des Standes der Technik) gebildet werden. Beispielsweise können die dielektrischen Schichten 960(a), 960(b), 960(c) ein isolierendes, strukturierbares, Polymermaterial, wie etwa Polyimid, aufweisen.
  • Sobald das in 4 dargestellte Halbleiterplättchengehäuse gebildet ist, kann es umgedreht und auf eine Schaltungsplatte oder dergleichen montiert werden, um eine elektrische Anordnung zu bilden. In der elektrischen Anordnung kann die erste Mehrzahl von leitenden Strukturen 940(a), als Source-Eingänge für Source-Anschlüsse an der ersten Oberfläche 177(a)-1 des ersten Halbleiterplättchens 177(a) (ein Gate-Eingang ist nicht dargestellt) dienen. Ein Drain-Strom von der zweiten Oberfläche 177(a)-2 des ersten Halbleiterplättchens 177(a) kann zu dem ersten Metallsubstrat 118(a), zu der zweiten leitenden Struktur 940(b) und zu einem Feld (nicht dargestellt) auf der Schaltungsplatte fließen, welches die zweite leitende Struktur 940(b) mit den dritten leitenden Strukturen 940(c) verbindet. Der Strom fließt dann zu den Source-Anschlüssen an der ersten Oberfläche 177(b)-1 des zweiten Halbleiterplättchens 177(b) über die dritten leitenden Strukturen 940(c). Der Drain-Strom von dem zweiten Halbleiterplättchen 177(b) fließt dann zu dem zweiten Metallsubstrat 118(b), zu der vierten leitenden Struktur 940(d) und zu einem leitenden Ausgangsfeld (nicht dargestellt) auf der Schaltungsplatte.
  • Wenn die ersten und zweiten Halbleiterplättchen 177(a), 177(b) Hoch- und Niederseiten-MOSFETs (typischerweise in einem synchronen Abwärtswandlerschaltkreis) aufweisen, kann die zweite leitenden Struktur 940(b) als eine Verbindung zwischen der Drain in einem MOSFET zu der Source in dem anderen MOSFET dienen. (Die Gate-Verbindungen zu den ersten und zweiten Halbleiterplättchen 177(a), 177(b) sind in 4 nicht dargestellt.)
  • 5 und 6 zeigen ein weiteres Halbleiterplättchengehäuse gemäß einer weiteren Ausführungsform der Erfindung. Wie in den 5 und 6 dargestellt. Ist, kann die Größe (laterale Abmessungen) eines Halbleiterplättchengehäuses weiter reduziert werden, indem die Abmessung der oberen Metallverbindung zu der rückseitigen Metall-/mechanischen Schicht reduziert wird und die Anzahl der Verbindungen erhöht wird. „Durchgänge" (englisch = „Vias") werden an der rückseitigen Metall-/mechanischen Schicht erzeugt, wie in vorstehenden Ausführungsformen. Die Verbindung zu der Rückseite kann dann oberhalb einer oberen Metallschicht oberhalb einer isolierenden dielektrischen Schicht hergestellt werden, welche auf einem Halbleiterplättchen liegt. Dies reduziert die Größe des Halbleiterplättchengehäuses. Die Größe und Anzahl der Durchgänge kann auch geändert werden, um die Anforderungen an den elektrischen Strom zu erfüllen. Indem mehrere Verbindungen vorliegen, wird die Zuverlässigkeit der Verbindung zu dem Halbleiterplättchengehäuse erhöht.
  • Gemäß 5 wird, wie in vorstehenden Ausführungsformen, ein Halbleiterplättchen 708 an ein Metallsubstrat 706 angebracht. Eine Öffnung 715 wird in dem Halbleiterplättchen 708 wie zuvor beschrieben gebildet. Eine zweite Metallschicht 718(a) wird über der ersten Metall 718(b) auf dem Halbleiterplättchen 708 gebildet und eine zweite lötbare Metallschicht 704(a) wird auf der zweiten Metallschicht 718(b) gebildet. Eine dielektrische Schicht 710 wird auch auf dem Halbleiterplättchen 708 und der ersten Metallschicht 718(b) gebildet. Die dielektrische Schicht 710 kann aus Polyimid oder dergleichen gebildet werden. Ein leitender Durchgang 714 wird in der Öffnung 715 gebildet und verbindet die zweite obere Metallschicht 718(a) mit dem Metallsubstrat 706. Eine erste lötbare Metallschicht 704(b) kann auch auf der ersten Metallschicht 718(b) gebildet werden.
  • Wie in vorherigen Ausführungsformen befindet sich eine Mehrzahl von leitenden Strukturen 702 auf dem Halbleiterplättchen 708. Die Mehrzahl von leitenden Strukturen 702 schließt eine erste Mehrzahl von leitenden Strukturen 702(a) ein, elektrisch gekoppelt an das Metallsubstrat 706, und eine zweite Mehrzahl von leitenden Strukturen 702(b), elektrisch gekoppelt an die Oberseite des Halbleiterplättchens 708. Die erste Mehrzahl von leitenden Strukturen 702(a) kann einen Drain-Ausgang für einen MOSFET in dem Halbleiterplättchen 708 zur Verfügung stellen, während die zweite Mehrzahl von leitenden Strukturen 702(b), einen Source-Eingang für den MOSFET in dem Halbleiterplättchen 702 zur Verfügung stellen kann.
  • Wie dargestellt, überlappt die erste Mehrzahl von leitenden Strukturen 702(a), mit einem Abschnitt des Halbleiterplättchens 708, wodurch sich die lateralen Dimensionen des gebildeten Gehäuses reduzieren und eine größere Anzahl von Eingangs- und/oder Ausgangsanschlüssen für das Halbleitergehäuse ermöglichen.
  • 6 zeigt eine Aufsicht des Halbleiterplättchengehäuses gemäß 5. Die Durchgänge 714 sind dargestellt. Wie dargestellt, liegt die zweite lötbare Metallschicht 704(a) über der ersten lötbaren Metallschicht 704(b). In 6 würde, wie in 5, die erste Metallschicht 718(a), mit der mechanischen Metallschicht 706 durch die Durchgänge 714 verbunden werden. In 6 sind die erste Metallschicht 718(a) und die mechanische Metallschicht 706 nicht dargestellt.
  • In bevorzugten Ausführungsformen könnte die Anwendung beliebiger lötbarer Schichten aufgeschoben werden, bis alle leitenden (Aluminium) Basisschichten an ihrer Stelle sind.
  • 7 zeigt eine weitere Ausführungsform der vorliegenden Erfindung. In 7 ist die Konfiguration ähnlich zu der Konfiguration gemäß 1(c), jedoch kann in 7 ein rückseitiges Metallsubstrat 504 als ein gemeinsamer Leiter für eine Zweifach-Plättchenanwendung mit gemeinsamer Drain verwendet werden. Wie dargestellt, sind zwei Halbleiterplättchen 502(a), 502(b) auf einem Metallsubstrat 504 angebracht. Das Substrat 504 kann einen gemeinsamen Ausgang(beispielsweise einen gemeinsamen Drain-)Anschluss für die Halbleiterbauelemente in den Halbleiterplättchen 502(a), 502(b) bilden. Die Halbleiterplättchen 502(a), 502(b), würden wie zuvor beschrieben prozessiert und die leitenden Strukturen 505 würden auf den Halbleiterplättchen 502(a), 502(b) wie zuvor beschrieben gebildet. Anstelle eines individuellen Schneidens der Plättchen, um die diese während eines Wafer-Schneideprozesses voneinander zu trennen, würde der Sägeprozess jedoch modifiziert werden, um zu Paaren von Plättchen zu führen, die durch die gemeinsame Metallschicht miteinander verbunden sind. In anderen Ausführungsformen kann der Schneidprozess stattdessen einen Schleifprozess verwenden.
  • Ausführungsformen der Erfindung können eine Anzahl von Vorteilen aufweisen. Als erstes sind die Halbleiterplättchengehäuse gemäß Ausführungsformen der Erfindung klein und können in Chipskalagehäusen (CSPs) verwendet werden. Da die Gehäuse unter Verwendung dünner Halbleiterplättchen gebildet werden können, weisen die Gehäuse als zweites einen niedrigen Durchlasswiderstand und geringe Induktivitätseigenschaften und gute thermische Ablei tungseigenschaften auf. Als drittes, da der Gehäuseformationsprozess auftritt, wenn die Plättchen in einem Halbleiterwafer vorliegen, werden die Kosten reduziert, da nicht jedes Plättchen individuell zum Packen manipuliert werden muss.
  • Die obigen Beschreibung ist illustrativ und nicht restriktiv. Viele Variationen der Erfindung werden dem Durchschnittsfachmann nach Durchsicht der Offenbarung klar. Der Schutzbereich der Erfindung sollte daher nicht mit Bezug auf die obige Beschreibung jedoch stattdessen mit Bezug auf die anhängigen Ansprüche zusammen mit ihrem vollen Schutzbereich oder ihren Äquivalenten bestimmt werden.
  • Eines oder mehrere Eigenschaften jeder Ausführungsform kann mit einer oder mehrerer Eigenschaften jeder anderen Ausführungsform kombiniert werden, ohne von dem Schutzbereich der Erfindung abzuweichen. Beispielsweise ist in 2 eine Kombination aus einer mechanischen Schicht und einem Metallsubstrat dargestellt. Diese Kombination kann in jeder der Ausführungsformen, die in den anderen Figuren dieser Anmeldung dargestellt sind, verwendet werden.
  • Eine Nennung „ein", „einer", „eine" oder "der/die/das" soll bedeuten „ein oder mehrere", wenn es nicht gegenteilig angezeigt ist. Zusätzlich werden Worte, wie „über", „unter" usw. verwendet, um Eigenschaften zu beschreiben, wie sie in den Figuren dargestellt sind und können sich oder können sich nicht auf absolute Positionen beziehen, wenn die Halbleiterplättchengehäuse gemäß Ausführungsformen der Erfindung hergestellt oder verwendet werden.
  • Alle oben erwähnen Patente, Patentanmeldungen, Veröffentlichungen und Beschreibungen werden in ihrer Gesamtheit für alle Zwecke durch Inbezugnahme hier mit aufgenommen. Nichts wird als Stand der Technik anerkannt.
  • Zusammenfassung
  • Es wird ein Halbleiterplättchengehäuse offenbart. Das Halbleiterplättchengehäuse umfasst ein Metallsubstrat, und das Halbleiterplättchen umfasst eine erste Oberfläche mit einem ersten elektrischen Anschluss, eine zweite Oberfläche mit einem zweiten elektrischen Anschluss und mindestens eine Öffnung. Das Metallsubstrat ist an der zweiten Oberfläche angebracht. Eine Mehrzahl von leitenden Strukturen definiert sich auf dem Halbleiterplättchen und schließt mindestens eine leitende Struktur ein, die in der mindestens einen Öffnung angeordnet ist. Andere leitende Strukturen können auf der ersten Oberfläche des Halbleiterplättchen angeordnet sein.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • - US 6133634 [0022]
    • - US 6806580 [0044]

Claims (21)

  1. Halbleiterplättchengehäuse, aufweisend: ein Metallsubstrat; ein Halbleiterplättchen mit einer ersten Oberfläche mit einem ersten elektrischen Anschluss, einer zweiten Oberfläche mit einem zweiten elektrischen Anschluss, und mindestens einer Öffnung, wobei das Metallsubstrat an der zweiten Oberfläche angebracht ist; und eine Mehrzahl von leitenden Strukturen auf dem Halbleiterplättchen, wobei die Mehrzahl von leitenden Strukturen mindestens eine erste auf der ersten Oberfläche des Halbleiterplättchens angeordnete leitende Struktur und mindestens eine zweite in der mindestens einen Öffnung angeordnete leitende Struktur aufweist, wobei die mindestens eine zweite leitende Struktur in elektrischer Kommunikation mit dem zweiten Anschluss an der zweiten Oberfläche des Halbleiterplättchens steht.
  2. Halbleiterplättchengehäuse nach Anspruch 1, weiterhin aufweisend eine an dem Metallsubstrat angebrachte mechanische Schicht, wobei das Metallsubstrat zwischen der mechanischen Schicht und dem Halbleitersubstrat liegt.
  3. Halbleiterplättchengehäuse nach Anspruch 1, wobei das Halbleiterplättchen einen Leistungstransistor aufweist, wobei der erste elektrische Anschluss ein Eingangsanschluss und der zweite elektrische Anschluss ein Ausgangsanschluss ist.
  4. Halbleiterplättchengehäuse nach Anspruch 1, wobei das Halbleiterplättchen eine Dicke von weniger als etwa 50 μm aufweist, und wobei das Metallsubstrat eine Dicke von mehr als etwa 50 μm aufweist.
  5. Halbleiterplättchengehäuse nach Anspruch 1, wobei die leitenden Strukturen Lötmittelhöcker sind.
  6. Halbleiterplättchengehäuse nach Anspruch 1, wobei die leitenden Strukturen plattierte Metallschichten sind.
  7. Halbleiterplättchengehäuse nach Anspruch 6, weiterhin Lötmittel auf den plattierten Metallschichten aufweisend.
  8. Halbleiterplättchengehäuse nach Anspruch 1, wobei das Halbleiterplättchen ein erstes Halbleiterplättchen ist, und wobei das Halbleiterplättchengehäuse ein zweites Halbleiterplättchen aufweist, wobei das zweite Halbleiterplättchen an dem Metallsubstrat angebracht ist.
  9. Halbleiterplättchengehäuse nach Anspruch 1, weiterhin eine erste Metallschicht auf der ersten Oberfläche des Halbleiterplättchens aufweisend, und eine die erste Metallschicht überlappende zweite Metallschicht, wobei die zweite Metallschicht und die erste Metallschicht voneinander elektrisch isoliert sind, und wobei die erste Metallschicht mit der mindestens einen zweiten leitenden Struktur elektrisch gekoppelt ist.
  10. Halbleiterplättchengehäuse nach Anspruch 1, wobei das Halbleiterplättchen einen Leistungs-MOSFET aufweist, wobei der erste Anschluss ein Source-Anschluss in dem Leistungs-MOSFET ist, und der zweite Anschluss ein Drain-Anschluss in dem Leistungs-MOSFET ist, und wobei die erste Oberfläche des Halbleiterplättchens einen Gate-Anschluss aufweist.
  11. Elektrische Anordnung, aufweisend: das Halbleiterplättchengehäuse nach Anspruch 1; und eine Schaltungsplatte, wobei das Halbleiterplättchengehäuse an der Schaltungsplatte angebracht ist.
  12. Verfahren, aufweisend: Erhalten eines Halbleiterplättchens mit einer ersten Oberfläche mit einem ersten elektrischen Anschluss, einer zweiten Oberfläche mit einem zweiten elektrischen Anschluss, wobei das Metallsubstrat an der zwei ten Oberfläche des Halbleiterplättchens angebracht ist; Bilden mindestens einer Öffnung in dem Halbleiterplättchen, wodurch ein Abschnitt einer Oberfläche des Metallsubstrates exponiert wird; und Abscheiden mindestens einer leitenden Struktur in der mindestens einen Öffnung, wobei die mindestens eine leitende Struktur in elektrischer Kommunikation mit dem Metallsubstrat steht.
  13. Verfahren nach Anspruch 12, weiterhin aufweisend: Anbringen einer mechanischen Schicht an dem Metallsubstrat, wobei das Metallsubstrat zwischen der mechanischen Schicht und dem Halbleitersubstrat nach dem Anbringen liegt.
  14. Verfahren nach Anspruch 12, wobei das Halbleiterplättchen einen Leistungstransistor aufweist, wobei der erste Anschluss ein Eingangsanschluss ist und der zweite Anschluss ein Ausgangsanschluss ist.
  15. Verfahren nach Anspruch 12, wobei das Halbleiterplättchen eine Dicke von weniger als etwa 50 μm aufweist, und wobei das Metallsubstrat eine Dicke von mehr als etwa 50 μm aufweist.
  16. Verfahren nach Anspruch 12, wobei die leitenden Strukturen Lötmittelhöcker sind.
  17. Verfahren nach Anspruch 12, weiterhin aufweisend: Abscheiden mindestens einer leitenden Struktur auf der ersten Oberfläche des Halbleiterplättchens, wobei die mindestens eine leitende Struktur in elektrischer Kommunikation mit dem ersten Anschluss steht.
  18. Verfahren nach Anspruch 12, wobei Bilden mindestens einer Öffnung Ätzen des Halbleiterplättchens umfasst.
  19. Verfahren nach Anspruch 12, wobei Abscheiden mindestens einer leitenden Struktur Elektroplattieren umfasst.
  20. Verfahren nach Anspruch 12, wobei nach Abscheiden ein Halbleiterplättchengehäuse gebildet wird, und wobei das Verfahren aufweist: Anbringen des Halbleiterplättchengehäuses an eine Schaltungsplatte.
  21. Verfahren, aufweisend: Erhalten eines Halbleiterplättchens mit einer ersten Oberfläche mit einem Source-Anschluss, einer zweiten Oberfläche mit einem Drain-Anschluss, wobei das Metallsubstrat an der zweiten Oberfläche des Halbleiterplättchens angebracht ist, und wobei das Halbleiterplättchen eine Dicke von weniger als etwa 50 μm aufweist; Bilden mindestens einer Öffnung in dem Halbleiterplättchen, wobei ein Abschnitt einer Oberfläche des Metallsubstrates exponiert wird; und Abscheiden mindestens einer leitenden Struktur in der mindestens einen Öffnung, wobei die mindestens eine leitende Struktur in elektrischer Kommunikation mit dem Metallsubstrat steht.
DE112007000832T 2006-04-06 2007-03-13 Dünne Plättchen und Metallsubstrate verwendende Halbleiterplättchengehäuse Withdrawn DE112007000832T5 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/400,729 US7768075B2 (en) 2006-04-06 2006-04-06 Semiconductor die packages using thin dies and metal substrates
US11/400,729 2006-04-06
PCT/US2007/063903 WO2007117844A2 (en) 2006-04-06 2007-03-13 Semiconductor die packages using thin dies and metal substrates

Publications (1)

Publication Number Publication Date
DE112007000832T5 true DE112007000832T5 (de) 2009-04-09

Family

ID=38574367

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112007000832T Withdrawn DE112007000832T5 (de) 2006-04-06 2007-03-13 Dünne Plättchen und Metallsubstrate verwendende Halbleiterplättchengehäuse

Country Status (8)

Country Link
US (2) US7768075B2 (de)
JP (1) JP5009976B2 (de)
KR (1) KR101353927B1 (de)
CN (1) CN101416308A (de)
DE (1) DE112007000832T5 (de)
MY (1) MY148180A (de)
TW (1) TWI440151B (de)
WO (1) WO2007117844A2 (de)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7446374B2 (en) * 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US7944048B2 (en) * 2006-08-09 2011-05-17 Monolithic Power Systems, Inc. Chip scale package for power devices and method for making the same
US20080166837A1 (en) * 2007-01-10 2008-07-10 Tao Feng Power MOSFET wafer level chip-scale package
US7951688B2 (en) * 2007-10-01 2011-05-31 Fairchild Semiconductor Corporation Method and structure for dividing a substrate into individual devices
US20090194857A1 (en) * 2008-02-01 2009-08-06 Yong Liu Thin Compact Semiconductor Die Packages Suitable for Smart-Power Modules, Methods of Making the Same, and Systems Using the Same
US8101996B2 (en) 2008-04-15 2012-01-24 Fairchild Semiconductor Corporation Three-dimensional semiconductor device structures and methods
US8237195B2 (en) * 2008-09-29 2012-08-07 Fairchild Semiconductor Corporation Power MOSFET having a strained channel in a semiconductor heterostructure on metal substrate
US8563360B2 (en) * 2009-06-08 2013-10-22 Alpha And Omega Semiconductor, Inc. Power semiconductor device package and fabrication method
TWI456738B (zh) * 2010-09-02 2014-10-11 Sinopower Semiconductor Inc 整合轉換器之半導體元件及其封裝結構
CN102447383B (zh) * 2010-10-08 2014-08-27 大中积体电路股份有限公司 整合转换器的半导体组件及其封装结构
US8553420B2 (en) * 2010-10-19 2013-10-08 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics
TWI470769B (zh) * 2010-12-08 2015-01-21 Xintec Inc 晶片封裝體及其形成方法
US8487371B2 (en) 2011-03-29 2013-07-16 Fairchild Semiconductor Corporation Vertical MOSFET transistor having source/drain contacts disposed on the same side and method for manufacturing the same
US8633576B2 (en) 2011-04-21 2014-01-21 Tessera, Inc. Stacked chip-on-board module with edge connector
US8952516B2 (en) 2011-04-21 2015-02-10 Tessera, Inc. Multiple die stacking for two or more die
US9013033B2 (en) 2011-04-21 2015-04-21 Tessera, Inc. Multiple die face-down stacking for two or more die
US8304881B1 (en) 2011-04-21 2012-11-06 Tessera, Inc. Flip-chip, face-up and face-down wirebond combination package
US8928153B2 (en) 2011-04-21 2015-01-06 Tessera, Inc. Flip-chip, face-up and face-down centerbond memory wirebond assemblies
US8970028B2 (en) 2011-12-29 2015-03-03 Invensas Corporation Embedded heat spreader for package with multiple microelectronic elements and face-down connection
JP5701684B2 (ja) * 2011-05-23 2015-04-15 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
US9059306B2 (en) * 2011-10-11 2015-06-16 Maxim Integrated Products, Inc. Semiconductor device having DMOS integration
US9984968B2 (en) * 2016-06-30 2018-05-29 Semiconductor Components Industries, Llc Semiconductor package and related methods
US20200205295A1 (en) * 2017-06-15 2020-06-25 Jabil Inc. System, Apparatus and Method for Utilizing Surface Mount Technology on Metal Substrates
CN109473362B (zh) * 2018-10-29 2020-04-21 上海朕芯微电子科技有限公司 一种功率器件的csp封装方法
US11769768B2 (en) * 2020-06-01 2023-09-26 Wolfspeed, Inc. Methods for pillar connection on frontside and passive device integration on backside of die

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6133634A (en) 1998-08-05 2000-10-17 Fairchild Semiconductor Corporation High performance flip chip package
US6806580B2 (en) 2002-12-26 2004-10-19 Fairchild Semiconductor Corporation Multichip module including substrate with an array of interconnect structures

Family Cites Families (166)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3617826A (en) 1967-11-14 1971-11-02 Sony Corp An integrated transistor with a polycrystalline contact to a buried collector region
US3761782A (en) 1971-05-19 1973-09-25 Signetics Corp Semiconductor structure, assembly and method
US4205099A (en) * 1978-04-14 1980-05-27 Sprague Electric Company Method for making terminal bumps on semiconductor wafers
JPS5691478A (en) 1979-12-26 1981-07-24 Hitachi Ltd Manufacture of punch-through type diode
US4416054A (en) 1980-07-01 1983-11-22 Westinghouse Electric Corp. Method of batch-fabricating flip-chip bonded dual integrated circuit arrays
JPS5773956A (en) 1980-10-27 1982-05-08 Hitachi Ltd Glass coated semiconductor device
US4680613A (en) * 1983-12-01 1987-07-14 Fairchild Semiconductor Corporation Low impedance package for integrated circuit die
US4751199A (en) * 1983-12-06 1988-06-14 Fairchild Semiconductor Corporation Process of forming a compliant lead frame for array-type semiconductor packages
US4772935A (en) 1984-12-19 1988-09-20 Fairchild Semiconductor Corporation Die bonding process
US4890153A (en) 1986-04-04 1989-12-26 Fairchild Semiconductor Corporation Single bonding shelf, multi-row wire-bond finger layout for integrated circuit package
US4720396A (en) * 1986-06-25 1988-01-19 Fairchild Semiconductor Corporation Solder finishing integrated circuit package leads
US4791473A (en) 1986-12-17 1988-12-13 Fairchild Semiconductor Corporation Plastic package for high frequency semiconductor devices
US4839717A (en) * 1986-12-19 1989-06-13 Fairchild Semiconductor Corporation Ceramic package for high frequency semiconductor devices
US4731701A (en) * 1987-05-12 1988-03-15 Fairchild Semiconductor Corporation Integrated circuit package with thermal path layers incorporating staggered thermal vias
US5256893A (en) 1987-07-22 1993-10-26 Hitachi, Ltd. Semiconductor integrated circuit device with power MOSFET incorporated
US4796080A (en) * 1987-07-23 1989-01-03 Fairchild Camera And Instrument Corporation Semiconductor chip package configuration and method for facilitating its testing and mounting on a substrate
US5130316A (en) * 1988-07-29 1992-07-14 Du Pont Merck Pharmaceutical Company Aminomethyloxooxazlidinyl arylbenzene derivatives useful as antibacterial agents
JPH0267731A (ja) 1988-09-02 1990-03-07 Toshiba Corp はんだバンプ形半導体装置とその製造方法
US5342797A (en) * 1988-10-03 1994-08-30 National Semiconductor Corporation Method for forming a vertical power MOSFET having doped oxide side wall spacers
IT1224606B (it) 1988-10-10 1990-10-04 Eniricerche Spa Sensore chimico monolitico a membrana ione selettiva di tipo chemfet eprocedimento per la sua realizzazione
US5156989A (en) 1988-11-08 1992-10-20 Siliconix, Incorporated Complementary, isolated DMOS IC technology
EP0409226A3 (en) * 1989-07-21 1993-01-13 Hitachi, Ltd. Power supply control system
US5134448A (en) * 1990-01-29 1992-07-28 Motorola, Inc. MOSFET with substrate source contact
US5023196A (en) * 1990-01-29 1991-06-11 Motorola Inc. Method for forming a MOSFET with substrate source contact
US5155562A (en) 1990-02-14 1992-10-13 Fuji Electric Co., Ltd. Semiconductor device equipped with a conductivity modulation misfet
US5994739A (en) 1990-07-02 1999-11-30 Kabushiki Kaisha Toshiba Integrated circuit device
US5216278A (en) * 1990-12-04 1993-06-01 Motorola, Inc. Semiconductor device having a pad array carrier package
US5241133A (en) * 1990-12-21 1993-08-31 Motorola, Inc. Leadless pad array chip carrier
US5856695A (en) 1991-10-30 1999-01-05 Harris Corporation BiCMOS devices
US5416351A (en) * 1991-10-30 1995-05-16 Harris Corporation Electrostatic discharge protection
IT1254799B (it) 1992-02-18 1995-10-11 St Microelectronics Srl Transistore vdmos con migliorate caratteristiche di tenuta di tensione.
US5592025A (en) * 1992-08-06 1997-01-07 Motorola, Inc. Pad array semiconductor device
US5352926A (en) 1993-01-04 1994-10-04 Motorola, Inc. Flip chip package and method of making
US5327325A (en) * 1993-02-08 1994-07-05 Fairchild Space And Defense Corporation Three-dimensional integrated circuit package
JP2790033B2 (ja) * 1993-04-07 1998-08-27 松下電器産業株式会社 半導体装置
US5355283A (en) 1993-04-14 1994-10-11 Amkor Electronics, Inc. Ball grid array with via interconnection
US5396403A (en) * 1993-07-06 1995-03-07 Hewlett-Packard Company Heat sink assembly with thermally-conductive plate for a plurality of integrated circuits on a substrate
JP3015679B2 (ja) 1993-09-01 2000-03-06 株式会社東芝 半導体装置およびその製造方法
US5734201A (en) * 1993-11-09 1998-03-31 Motorola, Inc. Low profile semiconductor device with like-sized chip and mounting substrate
US5539254A (en) * 1994-03-09 1996-07-23 Delco Electronics Corp. Substrate subassembly for a transistor switch module
US5467253A (en) 1994-06-30 1995-11-14 Motorola, Inc. Semiconductor chip package and method of forming
DE69527017T2 (de) * 1994-10-03 2003-01-02 Toshiba Kawasaki Kk Verfahren zur Herstellung einer Halbleiterpackung integral mit Halbleiterchip
US5841197A (en) 1994-11-18 1998-11-24 Adamic, Jr.; Fred W. Inverted dielectric isolation process
US5455190A (en) 1994-12-07 1995-10-03 United Microelectronics Corporation Method of making a vertical channel device using buried source techniques
US5583376A (en) 1995-01-03 1996-12-10 Motorola, Inc. High performance semiconductor device with resin substrate and method for making the same
US5591655A (en) 1995-02-28 1997-01-07 Sgs-Thomson Microelectronics, Inc. Process for manufacturing a vertical switched-emitter structure with improved lateral isolation
JP2679681B2 (ja) * 1995-04-28 1997-11-19 日本電気株式会社 半導体装置、半導体装置用パッケージ及びその製造方法
US5777362A (en) * 1995-06-07 1998-07-07 Harris Corporation High efficiency quasi-vertical DMOS in CMOS or BICMOS process
JPH0945692A (ja) 1995-07-27 1997-02-14 Sharp Corp 縦型構造トランジスタ及びその製造方法、並びに半導体装置
US5844168A (en) 1995-08-01 1998-12-01 Minnesota Mining And Manufacturing Company Multi-layer interconnect sutructure for ball grid arrays
KR0157899B1 (ko) * 1995-09-22 1998-12-01 문정환 기판에 반도체 장치를 부착시키기 위한 연결구조
DE19543540C1 (de) 1995-11-22 1996-11-21 Siemens Ag Vertikal integriertes Halbleiterbauelement mit zwei miteinander verbundenen Substraten und Herstellungsverfahren dafür
US5674785A (en) 1995-11-27 1997-10-07 Micron Technology, Inc. Method of producing a single piece package for semiconductor die
JPH09213753A (ja) * 1995-11-30 1997-08-15 Ricoh Co Ltd 半導体装置とプリント基板との接続構造体
US5578841A (en) 1995-12-18 1996-11-26 Motorola, Inc. Vertical MOSFET device having frontside and backside contacts
US5646446A (en) * 1995-12-22 1997-07-08 Fairchild Space And Defense Corporation Three-dimensional flexible assembly of integrated circuits
US5866939A (en) * 1996-01-21 1999-02-02 Anam Semiconductor Inc. Lead end grid array semiconductor package
US5731709A (en) * 1996-01-26 1998-03-24 Motorola, Inc. Method for testing a ball grid array semiconductor device and a device for such testing
US5865695A (en) * 1996-05-17 1999-02-02 Mahala; Robert Training device for basketball players for developing proper shooting technique
KR100231276B1 (ko) * 1996-06-21 1999-11-15 황인길 반도체패키지의 구조 및 제조방법
US5841166A (en) 1996-09-10 1998-11-24 Spectrian, Inc. Lateral DMOS transistor for RF/microwave applications
US5807783A (en) 1996-10-07 1998-09-15 Harris Corporation Surface mount die by handle replacement
US5814884C1 (en) * 1996-10-24 2002-01-29 Int Rectifier Corp Commonly housed diverse semiconductor die
US5866949A (en) * 1996-12-02 1999-02-02 Minnesota Mining And Manufacturing Company Chip scale ball grid array for integrated circuit packaging
WO1998034285A1 (fr) * 1997-01-31 1998-08-06 Matsushita Electronics Corporation Element electroluminescent, dispositif electroluminescent a semiconducteur, et leur procede de production
US5889332A (en) * 1997-02-21 1999-03-30 Hewlett-Packard Company Area matched package
US6462976B1 (en) 1997-02-21 2002-10-08 University Of Arkansas Conversion of electrical energy from one form to another, and its management through multichip module structures
JPH10256574A (ja) 1997-03-14 1998-09-25 Toko Inc ダイオード装置
US6125448A (en) * 1997-05-02 2000-09-26 3Com Corporation Power subsystem for a communication network containing a power bus
US6117299A (en) 1997-05-09 2000-09-12 Mcnc Methods of electroplating solder bumps of uniform height on integrated circuit substrates
JPH10335567A (ja) * 1997-05-30 1998-12-18 Mitsubishi Electric Corp 半導体集積回路装置
US5869875A (en) * 1997-06-10 1999-02-09 Spectrian Lateral diffused MOS transistor with trench source contact
US6395582B1 (en) * 1997-07-14 2002-05-28 Signetics Methods for forming ground vias in semiconductor packages
US5831832A (en) 1997-08-11 1998-11-03 Motorola, Inc. Molded plastic ball grid array package
US5965930A (en) 1997-11-04 1999-10-12 Motorola, Inc. High frequency bipolar transistor and method of forming the same
EP0926723B1 (de) 1997-11-26 2007-01-17 STMicroelectronics S.r.l. Herstellungsverfahren für einen Vorder-Hinterseiten-Durchkontakt in mikro-integrierten Schaltungen
US6075290A (en) 1998-02-26 2000-06-13 National Semiconductor Corporation Surface mount die: wafer level chip-scale package and process for making the same
US6373100B1 (en) * 1998-03-04 2002-04-16 Semiconductor Components Industries Llc Semiconductor device and method for fabricating the same
US6048772A (en) * 1998-05-04 2000-04-11 Xemod, Inc. Method for fabricating a lateral RF MOS device with an non-diffusion source-backside connection
JPH11354631A (ja) 1998-06-11 1999-12-24 Nec Kansai Ltd 半導体装置
US6064088A (en) * 1998-06-15 2000-05-16 Xemod, Inc. RF power MOSFET device with extended linear region of transconductance characteristic at low drain current
US6424035B1 (en) * 1998-11-05 2002-07-23 Fairchild Semiconductor Corporation Semiconductor bilateral switch
US6608494B1 (en) * 1998-12-04 2003-08-19 Advanced Micro Devices, Inc. Single point high resolution time resolved photoemission microscopy system and method
SG82591A1 (en) * 1998-12-17 2001-08-21 Eriston Technologies Pte Ltd Bumpless flip chip assembly with solder via
US6255852B1 (en) * 1999-02-09 2001-07-03 Micron Technology, Inc. Current mode signal interconnects and CMOS amplifier
JP3813758B2 (ja) 1999-04-12 2006-08-23 エルピーダメモリ株式会社 半導体記憶装置
US6198166B1 (en) * 1999-07-01 2001-03-06 Intersil Corporation Power semiconductor mounting package containing ball grid array
KR100335480B1 (ko) 1999-08-24 2002-05-04 김덕중 칩 패드가 방열 통로로 사용되는 리드프레임 및 이를 포함하는반도체 패키지
KR100335481B1 (ko) * 1999-09-13 2002-05-04 김덕중 멀티 칩 패키지 구조의 전력소자
KR100462980B1 (ko) * 1999-09-13 2004-12-23 비쉐이 메저먼츠 그룹, 인코포레이티드 반도체장치용 칩 스케일 표면 장착 패키지 및 그 제조공정
US6483327B1 (en) 1999-09-30 2002-11-19 Advanced Micro Devices, Inc. Quadrant avalanche photodiode time-resolved detection
US6521982B1 (en) * 2000-06-02 2003-02-18 Amkor Technology, Inc. Packaging high power integrated circuit devices
US6720642B1 (en) * 1999-12-16 2004-04-13 Fairchild Semiconductor Corporation Flip chip in leaded molded package and method of manufacture thereof
TW516984B (en) 1999-12-28 2003-01-11 Toshiba Corp Solder material, device using the same and manufacturing process thereof
JP4646284B2 (ja) 2000-02-10 2011-03-09 インターナショナル レクティフィアー コーポレイション 単一表面上のバンプコンタクトを有する垂直伝導フリップチップ半導体デバイス
US6949822B2 (en) 2000-03-17 2005-09-27 International Rectifier Corporation Semiconductor multichip module package with improved thermal performance; reduced size and improved moisture resistance
TWI250406B (en) * 2000-03-22 2006-03-01 Int Rectifier Corp Gate driver multi-chip module
US6392290B1 (en) * 2000-04-07 2002-05-21 Siliconix Incorporated Vertical structure for semiconductor wafer-level chip scale packages
US6989588B2 (en) * 2000-04-13 2006-01-24 Fairchild Semiconductor Corporation Semiconductor device including molded wireless exposed drain packaging
US6556750B2 (en) * 2000-05-26 2003-04-29 Fairchild Semiconductor Corporation Bi-directional optical coupler
JP2001351929A (ja) * 2000-06-09 2001-12-21 Hitachi Ltd 半導体装置およびその製造方法
KR100370231B1 (ko) * 2000-06-13 2003-01-29 페어차일드코리아반도체 주식회사 리드프레임의 배면에 직접 부착되는 절연방열판을구비하는 전력 모듈 패키지
US6661082B1 (en) 2000-07-19 2003-12-09 Fairchild Semiconductor Corporation Flip chip substrate design
US6391687B1 (en) * 2000-10-31 2002-05-21 Fairchild Semiconductor Corporation Column ball grid array package
KR100403608B1 (ko) * 2000-11-10 2003-11-01 페어차일드코리아반도체 주식회사 스택구조의 인텔리젠트 파워 모듈 패키지 및 그 제조방법
US6649975B2 (en) * 2000-11-16 2003-11-18 Silicon Semiconductor Corporation Vertical power devices having trench-based electrodes therein
JP3415581B2 (ja) 2000-11-29 2003-06-09 Ｎｅｃエレクトロニクス株式会社 半導体装置
US6437981B1 (en) * 2000-11-30 2002-08-20 Harris Corporation Thermally enhanced microcircuit package and method of forming same
TW577152B (en) 2000-12-18 2004-02-21 Hitachi Ltd Semiconductor integrated circuit device
KR100374629B1 (ko) 2000-12-19 2003-03-04 페어차일드코리아반도체 주식회사 얇고 작은 크기의 전력용 반도체 패키지
JP2002217416A (ja) * 2001-01-16 2002-08-02 Hitachi Ltd 半導体装置
US6469384B2 (en) * 2001-02-01 2002-10-22 Fairchild Semiconductor Corporation Unmolded package for a semiconductor device
US6570259B2 (en) * 2001-03-22 2003-05-27 International Business Machines Corporation Apparatus to reduce thermal fatigue stress on flip chip solder connections
US6664841B1 (en) 2001-03-23 2003-12-16 Conexant Systems, Inc. Method and apparatus for conditioning an analog signal
US6930397B2 (en) 2001-03-28 2005-08-16 International Rectifier Corporation Surface mounted package with die bottom spaced from support board
US6891257B2 (en) * 2001-03-30 2005-05-10 Fairchild Semiconductor Corporation Packaging system for die-up connection of a die-down oriented integrated circuit
JP2002359345A (ja) * 2001-03-30 2002-12-13 Toshiba Corp 半導体装置及びその製造方法
US6645791B2 (en) 2001-04-23 2003-11-11 Fairchild Semiconductor Semiconductor die package including carrier with mask
US6893901B2 (en) * 2001-05-14 2005-05-17 Fairchild Semiconductor Corporation Carrier with metal bumps for semiconductor die packages
US7061080B2 (en) * 2001-06-11 2006-06-13 Fairchild Korea Semiconductor Ltd. Power module package having improved heat dissipating capability
US6683375B2 (en) * 2001-06-15 2004-01-27 Fairchild Semiconductor Corporation Semiconductor die including conductive columns
US6449174B1 (en) 2001-08-06 2002-09-10 Fairchild Semiconductor Corporation Current sharing in a multi-phase power supply by phase temperature control
US6582990B2 (en) 2001-08-24 2003-06-24 International Rectifier Corporation Wafer level underfill and interconnect process
JP3697184B2 (ja) * 2001-08-27 2005-09-21 株式会社ルネサステクノロジ 電圧調整モジュール（ｖｒｍ）
JP3868777B2 (ja) 2001-09-11 2007-01-17 株式会社東芝 半導体装置
US6462621B1 (en) 2001-09-27 2002-10-08 Microchip Technology Incorporated Operational amplifier that is configurable as a progammable gain amplifier of a general purpose amplifier
US6774465B2 (en) 2001-10-05 2004-08-10 Fairchild Korea Semiconductor, Ltd. Semiconductor power package module
JP4387076B2 (ja) 2001-10-18 2009-12-16 株式会社ルネサステクノロジ 半導体装置
US6891256B2 (en) * 2001-10-22 2005-05-10 Fairchild Semiconductor Corporation Thin, thermally enhanced flip chip in a leaded molded package
US6642738B2 (en) 2001-10-23 2003-11-04 Fairchild Semiconductor Corporation Method and apparatus for field-effect transistor current sensing using the voltage drop across drain to source resistance that eliminates dependencies on temperature of the field-effect transistor and/or statistical distribution of the initial value of drain to source resistance
US6674157B2 (en) * 2001-11-02 2004-01-06 Fairchild Semiconductor Corporation Semiconductor package comprising vertical power transistor
US6676310B2 (en) * 2001-11-15 2004-01-13 Hewlett-Packard Development Company, L.P. Check writing system and method
US6566749B1 (en) * 2002-01-15 2003-05-20 Fairchild Semiconductor Corporation Semiconductor die package with improved thermal and electrical performance
US6830959B2 (en) 2002-01-22 2004-12-14 Fairchild Semiconductor Corporation Semiconductor die package with semiconductor die having side electrical connection
US6867489B1 (en) * 2002-01-22 2005-03-15 Fairchild Semiconductor Corporation Semiconductor die package processable at the wafer level
JP2003258192A (ja) * 2002-03-01 2003-09-12 Hitachi Ltd 半導体装置およびその製造方法
JP2003258197A (ja) * 2002-03-07 2003-09-12 Seiko Instruments Inc 半導体装置
JP3757881B2 (ja) * 2002-03-08 2006-03-22 株式会社日立製作所 はんだ
KR20040111395A (ko) * 2002-03-12 2004-12-31 페어차일드 세미컨덕터 코포레이션 웨이퍼 레벨의 코팅된 구리 스터드 범프
US6649961B2 (en) 2002-04-08 2003-11-18 Fairchild Semiconductor Corporation Supporting gate contacts over source region on MOSFET devices
US6641254B1 (en) 2002-04-12 2003-11-04 Hewlett-Packard Development Company, L.P. Electronic devices having an inorganic film
US6943056B2 (en) * 2002-04-16 2005-09-13 Renesas Technology Corp. Semiconductor device manufacturing method and electronic equipment using same
US6836023B2 (en) 2002-04-17 2004-12-28 Fairchild Semiconductor Corporation Structure of integrated trace of chip package
DE60322789D1 (de) * 2002-06-17 2008-09-25 Hitachi Ltd Stromversorgungseinrichtung
US6664848B1 (en) 2002-06-26 2003-12-16 Sun Microsystems, Inc. On-chip power supply noise reduction
JP4601892B2 (ja) * 2002-07-04 2010-12-22 ラムバス・インコーポレーテッド 半導体装置および半導体チップのバンプ製造方法
US6946740B2 (en) 2002-07-15 2005-09-20 International Rectifier Corporation High power MCM package
US7061077B2 (en) * 2002-08-30 2006-06-13 Fairchild Semiconductor Corporation Substrate based unmolded package including lead frame structure and semiconductor die
US6777800B2 (en) 2002-09-30 2004-08-17 Fairchild Semiconductor Corporation Semiconductor die package including drain clip
US6943434B2 (en) 2002-10-03 2005-09-13 Fairchild Semiconductor Corporation Method for maintaining solder thickness in flipchip attach packaging processes
US7045884B2 (en) * 2002-10-04 2006-05-16 International Rectifier Corporation Semiconductor device package
US6731000B1 (en) * 2002-11-12 2004-05-04 Koninklijke Philips Electronics N.V. Folded-flex bondwire-less multichip power package
US6882170B2 (en) * 2002-12-05 2005-04-19 Intel Corporation Device speed alteration by electron-hole pair injection and device heating
US6969909B2 (en) 2002-12-20 2005-11-29 Vlt, Inc. Flip chip FET device
US7038917B2 (en) * 2002-12-27 2006-05-02 Vlt, Inc. Low loss, high density array interconnection
US6771052B2 (en) 2003-01-03 2004-08-03 Astec International Limited Programmable multiple output DC-DC isolated power supply
JP3708082B2 (ja) * 2003-02-27 2005-10-19 株式会社ルネサステクノロジ 電力半導体装置
US7129577B2 (en) * 2003-02-27 2006-10-31 Power-One, Inc. Power supply packaging system
US6867481B2 (en) * 2003-04-11 2005-03-15 Fairchild Semiconductor Corporation Lead frame structure with aperture or groove for flip chip in a leaded molded package
JP2005217072A (ja) * 2004-01-28 2005-08-11 Renesas Technology Corp 半導体装置
US6900650B1 (en) * 2004-03-01 2005-05-31 Transmeta Corporation System and method for controlling temperature during burn-in
US7507638B2 (en) * 2004-06-30 2009-03-24 Freescale Semiconductor, Inc. Ultra-thin die and method of fabricating same
JP4153932B2 (ja) * 2004-09-24 2008-09-24 株式会社東芝 半導体装置および半導体装置の製造方法
US20060252262A1 (en) * 2005-05-03 2006-11-09 Rockwell Scientific Licensing, Llc Semiconductor structures having via structures between planar frontside and backside surfaces and methods of fabricating the same
US7635637B2 (en) * 2005-07-25 2009-12-22 Fairchild Semiconductor Corporation Semiconductor structures formed on substrates and methods of manufacturing the same
US8018056B2 (en) * 2005-12-21 2011-09-13 International Rectifier Corporation Package for high power density devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6133634A (en) 1998-08-05 2000-10-17 Fairchild Semiconductor Corporation High performance flip chip package
US6806580B2 (en) 2002-12-26 2004-10-19 Fairchild Semiconductor Corporation Multichip module including substrate with an array of interconnect structures

Also Published As

Publication number Publication date
KR20090018043A (ko) 2009-02-19
TW200802774A (en) 2008-01-01
US20070235886A1 (en) 2007-10-11
MY148180A (en) 2013-03-15
JP5009976B2 (ja) 2012-08-29
US7768075B2 (en) 2010-08-03
US8329508B2 (en) 2012-12-11
WO2007117844A2 (en) 2007-10-18
CN101416308A (zh) 2009-04-22
JP2009532914A (ja) 2009-09-10
KR101353927B1 (ko) 2014-01-22
TWI440151B (zh) 2014-06-01
US20100267200A1 (en) 2010-10-21
WO2007117844A3 (en) 2008-04-17

Similar Documents

Publication Publication Date Title
DE112007000832T5 (de) Dünne Plättchen und Metallsubstrate verwendende Halbleiterplättchengehäuse
DE102007018914B4 (de) Halbleiterbauelement mit einem Halbleiterchipstapel und Verfahren zur Herstellung desselben
DE102005054872B4 (de) Vertikales Leistungshalbleiterbauelement, Halbleiterbauteil und Verfahren zu deren Herstellung
DE102006008632B4 (de) Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung
DE102008051965B4 (de) Bauelement mit mehreren Halbleiterchips
DE102008057707B4 (de) Verfahren zum Herstellen eines Bauelements einschließlich des Platzierens eines Halbleiterchips auf einem Substrat
DE102008025451B4 (de) Halbleiterbauelement und Verfahren zum Platzieren von Halbleiterbauelementen
DE102008039389B4 (de) Bauelement und Verfahren zur Herstellung
DE102007007142B4 (de) Nutzen, Halbleiterbauteil sowie Verfahren zu deren Herstellung
DE102008023127B4 (de) Halbleiterbauelement und Verfahren zur Herstellung
DE102008029644B4 (de) Halbleiterbauelement als Modul und Verfahren zu seiner Herstellung
DE102007027378B4 (de) Verfahren zur Herstellung eines elektronischen Bauelements
DE102009035437B4 (de) Halbleiterbauelement mit einem Verspannungspuffermaterial, das über einem Metallisierungssystem mit kleinem ε gebildet ist
DE102016116094A1 (de) Struktur für gestackte logikleistungsverbesserung
DE102013109542B4 (de) Chipbaugruppe und Verfahren zur Herstellung einer Chipbaugruppe
DE112007000352T5 (de) Mehrchip-Modul für Batterie-Leistungsregelung
DE102009025570A1 (de) Elektronische Anordnung und ihre Herstellung
DE102008046728A1 (de) Elektronikbauelement
DE102009017853A1 (de) Halbleitervorrichtung und Verfahren
DE102010037439A1 (de) Bauelement mit einem Halbleiterchip und einem Träger und Fabrikationsverfahren
DE102010000537C5 (de) Halbleiteranordnung mit einem Abstandshalterelement und Verfahren zu deren und dessen Herstellung
DE102010000402B4 (de) Halbleiteranordnung und Verfahren zu deren Herstellung
DE102013110541A1 (de) Integrierte schaltung, chipgehäuse und verfahren zur herstellung einer integrierten schaltung
DE102009001522B4 (de) Halbleiterstruktur mit Kondensator
DE102008051466B4 (de) Bauelement, das einen Halbleiterchip mit mehreren Elektroden enthält und Verfahren zur Herstellung eines solchen Bauelements

Legal Events

Date Code Title Description
R012 Request for examination validly filed

Effective date: 20130313

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20131001