DE102013109542B4

DE102013109542B4 - Chipbaugruppe und Verfahren zur Herstellung einer Chipbaugruppe

Info

Publication number: DE102013109542B4
Application number: DE102013109542.9A
Authority: DE
Inventors: Fabio Brucchi; Erich Griebl; Ralf Otremba; Bernd Roemer
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2012-09-04
Filing date: 2013-09-02
Publication date: 2019-06-13
Anticipated expiration: 2033-09-03
Also published as: CN103681542A; DE102013109542A1; US20140061669A1; US8815647B2; CN103681542B

Abstract

Chipbaugruppe, die Folgendes aufweist:einen Träger, der wenigstens einen Hohlraum aufweist, wobei der wenigstens eine Hohlraum Hohlraumseitenwände und eine Hohlraumbodenwand aufweist;einen Chip, der wenigstens teilweise innerhalb des wenigstens einen Hohlraums angeordnet ist, wobei eine Chiprückseite des Chips der Hohlraumbodenwand zugewandt ist;wenigstens eine Zwischenschicht, die über wenigstens einer Seitenwand des Chips angeordnet ist;wobei die wenigstens eine Zwischenschicht zum Leiten von Wärme von dem Chip zu dem Träger konfiguriert ist;wobei die wenigstens eine Zwischenschicht Folgendes aufweist:eine erste Metallschicht, die über der Chiprückseite und über der wenigstens einen Seitenwand gebildet ist, wobei die erste Metallschicht wenigstens einen Teil einer Chiprückseiten-Metallisierungsschicht bildet; undeine Einzelchip-Befestigungsschicht, die über der Chiprückseite und über der wenigstens einen Seitenwand über der ersten Metallschicht gebildet ist, wobei die Einzelchip-Befestigungsschicht die Chiprückseite und die wenigstens eine Seitenwand mit dem Träger elektrisch verbindet.

Description

Verschiedene Ausführungsformen betreffen allgemein eine Chipbaugruppe und auf ein Verfahren zur Herstellung einer Chipbaugruppe.
Derzeit werden Chips hauptsächlich über die Chiprückseite gekühlt. Wie in 5 gezeigt ist, kann ein Chip 501 z. B. über Chiplötmittel 505, das auf der Chiprückseite gebildet ist, mit einem Chipträger 503, z. B. mit dem Leiterrahmen, verbunden sein. Der Chip kann von organischen Materialien 507, z. B. von Formmassen oder Schichtstoffen, die den Chip und die mit dem Chip verbundene elektrische Verdrahtung 509 elektrisch isolieren, umgeben ein. Diese herkömmlichen organischen Materialien 507 mit einer schlechten Wärmeleitfähigkeit von näherungsweise 1 W/mK können ohne ausreichende Wärmeausbreitung und/oder Wärmeleitung eine unzureichende Belastbarkeit bereitstellen.
Aus JP 2011 - 159 701 A ist eine Chipanordnung bekannt, wobei ein Chip in einem Durchgangsloch einer metallischen Wärmesenke angeordnet ist, und wobei über der Chiprückseite ein metallisches Gehäuse und über der Chipvorderseite ein Verdrahtungsträger und ein Motherboard angeordnet sind. Aus US 2011/ 0 215 470 A1 ist eine Chipanordnung bekannt, wobei Chips in Flip-Chip-Anordnung über einem ersten Wafer angeordnet sind, wobei ein zweiter Wafer mehrere Öffnungen in Größe und Form der Chips enthält, und wobei die Chips mit dem zweiten Wafer über ein thermisch leitfähiges Material verbunden sind. Aus US 6 057 593 A ist ein Mikrowellen-Schaltkreis bekannt, wobei ein Chip in einer Vertiefung eines Metallträger angeordnet und mittels eines Bindematerials (z.B. Lötmittel) befestigt ist. Aus DE 10 2007 017 831 A1 ist eine Chipanordnung bekannt, wobei ein Chip in einer Vertiefung eines Trägers angeordnet ist, wobei ein Freiraum zwischen dem Chip und dem Träger mit einem organischen Material gefüllt ist, und wobei ein Kontaktelement in der Vertiefung zwischen dem Träger und dem Chip angeordnet ist. Aus DE 10 2011 000 751 A1 ist eine Chipanordnung bekannt, wobei ein Chip in einem Hohlraum eines Trägers und eine elektrisch leitfähige Schicht zwischen dem Träger und dem Chip angeordnet sind.
Verschiedene Ausführungsformen stellen eine Chipbaugruppe bereit, die Folgendes enthält: einen Träger, der wenigstens einen Hohlraum enthält, wobei der wenigstens eine Hohlraum Hohlraumseitenwände und eine Hohlraumbodenwand aufweist; einen Chip, der wenigstens teilweise innerhalb des wenigstens einen Hohlraums angeordnet ist, wobei eine Chiprückseite des Chips der Hohlraumbodenwand zugewandt ist; wenigstens eine Zwischenschicht, die über wenigstens einer Seitenwand des Chips angeordnet ist; wobei die wenigstens eine Zwischenschicht zum Leiten von Wärme von dem Chip zu dem Träger konfiguriert ist, wobei die wenigstens eine Zwischenschicht Folgendes aufweist: eine erste Metallschicht, die über der Chiprückseite und über der wenigstens einen Seitenwand gebildet ist, wobei die erste Schicht wenigstens einen Teil einer Chiprückseiten-Metallisierungsschicht bildet; und eine Einzelchip-Befestigungsschicht, die über der Chiprückseite und über der wenigstens einen Seitenwand über der ersten Metallschicht gebildet ist, wobei die Einzelchip-Befestigungsschicht die Chiprückseite und die wenigstens eine Seitenwand mit dem Träger elektrisch verbindet.
Verschiedene Ausführungsformen stellen eine Chipbaugruppe bereit, die Folgendes enthält: einen Träger, der wenigstens einen Hohlraum enthält; einen Chip, der wenigstens teilweise innerhalb des wenigstens einen Hohlraums angeordnet ist und der über die Chiprückseiten-Metallisierungsschicht mit dem Träger elektrisch verbunden ist; wenigstens eine Zwischenschicht, die über wenigstens einer Seitenwand des Chips angeordnet ist; wobei die wenigstens eine Zwischenschicht zum Leiten von Wärme von dem Chip zu dem Träger konfiguriert ist.
Gemäß einer Ausführungsform ist die wenigstens eine Zwischenschicht mit der Chiprückseiten-Metallisierungsschicht elektrisch verbunden.
Gemäß einer Ausführungsform enthält der Träger einen Leiterrahmen.
Gemäß einer Ausführungsform enthält der Träger wenigstens ein Material aus der folgenden Gruppe von Materialien: Kupfer, Nickel, Eisen, Silber, Gold, Palladium, Phosphor, eine Kupferlegierung, eine Nickellegierung, eine Eisenlegierung, eine Silberlegierung, eine Goldlegierung, eine Palladiumlegierung, eine Phosphorlegierung.
Gemäß einer Ausführungsform ist ein Oberflächeninhalt der wenigstens einen Seitenwand im Wesentlichen gleich einem oder größer als ein Oberflächeninhalt der Chiprückseite.
Gemäß einer Ausführungsform enthält der Chip eine Leistungshalbleitervorrichtung, die Siliciumcarbid und/oder Galliumnitrid enthält.
Gemäß einer Ausführungsform enthält der Chip eine Leistungshalbleitervorrichtung, die eine Leistung im Bereich von 10 W bis 30 W ableitet.
Gemäß einer Ausführungsform enthält der Chip eine Dicke im Bereich von 100 µm bis 800 µm.
Gemäß einer Ausführungsform enthält die wenigstens eine Zwischenschicht ein Metall.
Gemäß einer Ausführungsform enthält die wenigstens eine Zwischenschicht wenigstens ein Material, ein Element oder eine Legierung aus der folgenden Gruppe von Materialien: Kupfer, Aluminium, Silber, Zinn, Titan, Gold, Palladium, Zink, Nickel, Eisen.
Gemäß einer Ausführungsform enthält die wenigstens eine Zwischenschicht ein Einzelchip-Befestigungsmaterial, wobei das Einzelchip-Befestigungsmaterial ein Lötmaterial enthält.
Gemäß einer Ausführungsform enthält das Lötmaterial eine Lötmittellegierung, die wenigstens ein Material aus der folgenden Gruppe von Materialien: Zinn, Indium, Gold, Silber, Kupfer, Nickel, Blei und Antimon und eine oder mehrere Legierungen davon.
Gemäß einer Ausführungsform ist die wenigstens eine Seitenwand über das Lötmaterial an den Träger gelötet.
Gemäß einer Ausführungsform wird das Einzelchip-Befestigungsmaterial ferner über der Chiprückseite gebildet, wobei die Chiprückseite und die wenigstens eine Seitenwand über das Einzelchip-Befestigungsmaterial an den Träger gelötet werden.
Gemäß einer Ausführungsform enthält die wenigstens eine Zwischenschicht eine Wärmeleitfähigkeit höher als 10 W/mK.
Gemäß einer Ausführungsform ist die wenigstens eine Zwischenschicht mit einer Chiprückseiten-Metallisierungsschicht elektrisch kurzgeschlossen.
Gemäß einer Ausführungsform ist die wenigstens eine Zwischenschicht dafür konfiguriert, Wärme von der wenigstens einen Seitenwand zu wenigstens einer Hohlraumseitenwand zu leiten.
Gemäß einer Ausführungsform verbindet die wenigstens eine Zwischenschicht die wenigstens eine Seitenwand elektrisch mit dem Träger.
Gemäß einer Ausführungsform enthält der Träger ein Keramikmaterial, wobei die wenigstens eine Zwischenschicht eine Kupferschicht enthält, die mit dem Keramikmaterial verbunden ist, wobei die Chiprückseite und die wenigstens eine Seitenwand über die Kupferschicht mit dem Träger verbunden sind.
Verschiedene Ausführungsformen stellen ein Verfahren zum Herstellen einer Chipbaugruppe bereit, wobei das Verfahren Folgendes enthält: Anordnen eines Chips wenigstens teilweise innerhalb wenigstens eines in einem Chipträger gebildeten Hohlraums, wobei der wenigstens eine Hohlraum Hohlraumseitenwände und eine Hohlraumbodenwand aufweist, und wobei eine Chiprückseite der Hohlraumbodenwand zugewandt ist; Anordnen wenigstens einer Zwischenschicht über wenigstens einer Seitenwand des Chips; wobei die wenigstens eine Zwischenschicht dadurch Wärme von dem Chip zu dem Träger leitet, wobei die wenigstens eine Zwischenschicht Folgendes aufweist, eine erste Metallschicht, die über der Chiprückseite und über der wenigstens einen Seitenwand gebildet ist, wobei die erste Schicht wenigstens einen Teil einer Chiprückseiten-Metallisierungsschicht bildet; und eine Einzelchip-Befestigungsschicht, die über der ersten Metallschicht gebildet ist, wobei die Einzelchip-Befestigungsschicht die Chiprückseite und die wenigstens eine Seitenwand mit dem Träger elektrisch verbindet.
Gemäß einer Ausführungsform enthält das Anordnen der wenigstens einen Zwischenschicht über der wenigstens einen Seitenwand des Chips das Anordnen der wenigstens einen Zwischenschicht in einem Front-End-Prozess.
Gemäß einer Ausführungsform enthält das Anordnen wenigstens einer Zwischenschicht über der wenigstens einen Seitenwand des Chips das Anordnen eines Einzelchip-Befestigungsmaterials über der Chiprückseite und über der wenigstens einer Seitenwand, wobei die Chiprückseite und die wenigstens eine Seitenwand über das Einzelchip-Befestigungsmaterial mit dem Träger verbunden sind.
In den Zeichnungen beziehen sich gleiche Bezugszeichen überall in den mehreren Ansichten allgemein auf dieselben Teile. Die Zeichnungen sind nicht notwendig maßstabsgerecht, wobei der Schwerpunkt stattdessen allgemein auf die Darstellung der Prinzipien der Erfindung liegt. In der folgenden Beschreibung sind verschiedene Ausführungsformen der Erfindung anhand der folgenden Zeichnungen beschrieben, in denen:

1 eine Chipbaugruppe in Übereinstimmung mit einer Ausführungsform zeigt;
2 ein Verfahren zur Herstellung einer Chipbaugruppe in Übereinstimmung mit einer Ausführungsform zeigt;
3A bis 3F ein Verfahren zur Herstellung einer Chipbaugruppe in Übereinstimmung mit verschiedenen Ausführungsformen zeigen;
4 eine Chipbaugruppe in Übereinstimmung mit einer Ausführungsform zeigt;
5 eine Chipbaugruppe gemäß dem Stand der Technik zeigt.

Die folgende ausführliche Beschreibung bezieht sich auf die beigefügten Zeichnungen, die veranschaulichend spezifische Einzelheiten und Ausführungsformen zeigen, in denen die Erfindung verwirklicht werden kann.
Organische Materialien, z. B. Formmassen und/oder Schichtstoffe, die einen Chip in einer Chipbaugruppe umgeben, haben eine wesentlich schlechtere Wärmeleitfähigkeit von näherungsweise 1 W/mK als Lötmaterialien, die eine Wärmeleitfähigkeit von näherungsweise 40 W/mK aufweisen können, und als ein Chipträger, z. B. ein Kupferleiterrahmen, der eine Wärmeleitfähigkeit von näherungsweise 300 W/mK aufweisen kann. Selbstverständlich kann sich die Wärmeleitfähigkeit auf die Dicke, dividiert durch das Produkt aus Wärmewiderstand und Fläche, beziehen, d. h. Wärmeleitfähigkeit = Dicke/(Wärmewiderstand × Fläche).
Verschiedene Ausführungsformen stellen eine Chipbaugruppe für aktuelle und künftige kompakte Chiptechnologien bereit, wobei kleinere Chipoberflächeninhalte erwartet werden können. Diese Chips, die Leistungshalbleiterchips enthalten können, können eine massive Leistungsbegrenzung, z. B. Strom- und Temperaturbegrenzungen, erfahren. Somit entstehen insbesondere für Technologien kleinerer Chips und jene mit kleineren Chipflächen wesentliche Leistungsbegrenzungen. Insbesondere kann ihr Maximalstrom, der z. B. durch I²max current = ΔTemp (K)/(Rth (K/W) × Ron (Ω) gegeben ist, begrenzt sein, da zu erwarten ist, dass die Maximaltemperatur des Chips in der Anwendung oder während des Betriebs in Zukunft bei näherungsweise 150 bis 175° konstant bleibt.
Verschiedene Ausführungsformen stellen eine dreidimensionale Wärmeausbreitung (3D-Wärmeausbreitung) bereit, wobei Chips über die Chiprückseite und über die Chipseitenwände gekühlt werden können.
Verschiedene Ausführungsformen stellen eine Zunahme der für die Wärmeleitung und/oder für die Wärmeableitung verfügbaren Flächen bereit und können für kleine Chips, z. B. Chips mit einer Fläche von näherungsweise 1 mm² und/oder Chips mit einer Dicke im Bereich von 100 µm bis 700 µm, verwendet werden.
Verschiedene Ausführungsformen stellen eine 3D-Wärmeausbreitung bereit, die die Chipkühlung von Leistungsbaugruppen verbessern kann, da der Umfang der Kühlung aktuell der beschränkende Faktor für Leistungselektronikkomponenten sein kann.
Verschiedene Ausführungsformen stellen eine Chipbaugruppe bereit, wobei dünne Chipseitenwände zur Verwendung für die Kühlung in Leistungschipbaugruppen mittels eines Chipträgerhohlraums und wärmeleitender Chipeinbettungsmaterialien, z. B. Metalle, zum Ziel gesetzt werden können.
2 zeigt ein Verfahren 200 zur Herstellung einer Chipbaugruppe in Übereinstimmung mit einer Ausführungsform.
Das Verfahren 200 kann enthalten:
Anordnen eines Chips, der wenigstens teilweise innerhalb wenigstens eines in einem Chipträger gebildeten Hohlraums angeordnet ist (in 210);
Anordnen wenigstens einer Zwischenschicht über wenigstens einer Seitenwand des Chips; wobei die wenigstens eine Zwischenschicht dadurch Wärme von dem Chip zu dem Träger leitet (in 220).
3A bis 3F zeigen ein Verfahren 300 zur Herstellung einer Chipbaugruppe in Übereinstimmung mit einer Ausführungsform.
Wie in 3A (310) gezeigt ist, kann das Verfahren 300 das Bilden wenigstens eines Hohlraums 104 in dem Träger 102 enthalten.
Der Träger 102 kann einen Leiterrahmen, z. B. einen Kupferleiterrahmen, enthalten. Der Träger 102 kann wenigstens ein Material aus der folgenden Gruppe von Materialien enthalten: Kupfer, Nickel, Eisen, Silber, Gold, Palladium, Phosphor, einer Kupferlegierung, einer Nickellegierung, einer Eisenlegierung, einer Silberlegierung, einer Goldlegierung, einer Palladiumlegierung, einer Phosphorlegierung. Der Träger 102 kann ein elektrisch leitendes Material enthalten.
Der Hohlraum 104 kann z. B. durch Ätzen und/oder z. B. durch Laserstrukturieren und/oder z. B. durch mechanisches Strukturieren gebildet werden. Der Hohlraum 104 kann in der Weise gebildet werden, dass der Hohlraum 104 eine Tiefe d aufweist. Die Hohlraumtiefe d kann im Bereich von 100 µm bis 800 µm liegen, wobei die Hohlraumtiefe d selbstverständlich nicht auf diesen Bereich von Tiefen beschränkt zu sein braucht und in Übereinstimmung mit der Tiefe, die zum Halten eines Chips und/oder mehrerer Chips erforderlich ist, geändert werden kann. Die Hohlraumtiefe d kann z. B. größer als die Dicke Ct des Chips 106 sein.
Der Hohlraum 104 kann Hohlraumseitenwände 316 und eine Hohlraumbodenwand 318, die mit Hohlraumseitenwänden 316 verbunden und/oder aneinandergefügt sein kann, enthalten. Die Hohlraumseitenwände 316 und die Hohlraumbodenwand 318 definieren einen Hohlraum 104. Selbstverständlich kann der Hohlraum 104 eine Aussparung enthalten, die von der Trägeroberseite 315 gebildet ist. Selbstverständlich kann die Hohlraumtiefe d die zwischen der Trägeroberseite 315 und der Hohlraumbodenwand 318 gemessene Entfernung sein. Die Hohlraumseitenwände 316 können die Hohlraumbodenwand 318 mit der Trägeroberseite 315 verbinden.
Wie in 3B (in 320) gezeigt ist, kann der Chip 106 wenigstens teilweise innerhalb wenigstens eines in dem Chipträger 102 gebildeten Hohlraums 104 angeordnet sein.
Der Chip 106 kann einen Halbleitereinzelchip enthalten, der optional wenigstens ein Kontaktpad, z. B. eine Chiprückseiten-Metallisierungsschicht 108, enthalten kann. Die Chiprückseiten-Metallisierungsschicht 108 kann über und/oder direkt auf der Chiprückseite 322 gebildet sein. Ferner kann der Chip 106 wenigstens ein Kontaktpad, z. B. wenigsten ein über und/oder direkt auf der Chipvorderseite 324 gebildetes Chipvorderseiten-Kontaktpad 326, enthalten. Die Chiprückseiten-Metallisierungsschicht 108 und/oder wenigstens ein Chipvorderseiten-Kontaktpad 326 kann wenigstens ein Material, ein Element oder eine Legierung aus der folgenden Gruppe von Materialien enthalten: Kupfer, Aluminium, Silber, Zinn, Titan, Gold, Palladium, Zink, Nickel, Eisen.
Der Chip 106 kann eine Leistungshalbleitervorrichtung enthalten. Wie die Begriffe „Oberseite“, „erste Seite“, „Vorderseite“ oder „obere Seite“ hier in Bezug auf einige Leistungshalbleitervorrichtungen verwendet sind, können sie sich selbstverständlich auf die Seite des Chips beziehen, auf der eine oder mehrere Chipmetallisierungs-Kontaktpads gebildet sein können, auf der z. B. ein Gate-Gebiet, z. B. ein erstes Source/Drain-Gebiet, gebildet sein können. Die Begriffe „zweite Seite“, „Rückseite“ oder „Unterseite“ können sich selbstverständlich auf die Seite des Chips beziehen, auf der ein zweites Source/Drain-Gebiet gebildet sein kann. Selbstverständlich kann eine Halbleitervorrichtung, z. B. ein Halbleiterleistungstransistor, einen vertikalen Stromfluss durch den Chip zwischen einem Chipvorderseiten-Kontaktpad, z. B. 326, und einem Chiprückseiten-Kontaktpad, z. B. einer Chiprückseiten-Metallisierung 108, unterstützen. Zum Beispiel kann dem Chipvorderseiten-Kontaktpad 326 eine Spannung im Bereich von 150 V bis 900 V zugeführt werden und kann eine Chiprückseiten-Metallisierung 108 mit einer Grundpotentialspannung, z.B. Masse, z. B. 0 V, verbunden sein.
Der Chip 106 kann eine Leistungshalbleitervorrichtung enthalten, die Siliciumcarbid (SiC) enthält. Der Chip 106 kann eine Leistungshalbleitervorrichtung enthalten, die Galliumnitrid (GaN) enthält. Der Chip 106 kann wenigstens eine Leistungshalbleitervorrichtung, die z. B. SiC, GaN enthält, enthalten, wobei der Chip oder der Einzelchip kleiner als typische Einzelchips, die für Siliciumvorrichtungen verwendet werden, z. B. bis zu zwanzigmal kleiner, sein kann. Zum Beispiel kann der Chip 106 einen Länge (Cl) × Breite (Cb, nicht gezeigt)-Oberflächeninhalt im Bereich von 0,5 mm² bis 10 mm² aufweisen. Der Chip 106 kann eine Dicke (Ct) im Bereich von 100 µm bis 800 µm, z. B. von 200 µm bis 600 µm, z. B. von 300 µm bis 500 µm, enthalten. Der Chip 106 kann eine Leistungshalbleitervorrichtung, die eine viel höhere Leistung als herkömmliche Siliciumchips ableitet, enthalten. Zum Beispiel kann der Chip 106 eine Leistungshalbleitervorrichtung enthalten, die eine Leistung im Bereich von 10 W bis etwa 30 W ableitet. Die Kühlung von der Chiprückseite 322 allein kann nicht ausreichen, um Wärme abzuleiten, um den Chip auf einem geeigneten Temperaturbereich, z. B. auf weniger als 150 °C, zu halten.
Der Chip 106 kann in wenigstens einem Hohlraum 104 angeordnet sein. Der Chip 106 kann über eine Chiprückseiten-Metallisierungsschicht 108 mit einem Träger 102, z. B. mit einer Hohlraumbodenwand 318, elektrisch verbunden sein. In Übereinstimmung mit anderen Ausführungsformen kann der Chip 106 aber nicht mit dem Träger elektrisch verbunden sein. Über wenigstens einer Seitenwand 114 des Chips 106 kann wenigstens eine Zwischenschicht 112 angeordnet sein. Die wenigstens eine Zwischenschicht 112 kann wenigstens eine Seitenwand 114 nur teilweise bedecken oder kann wenigstens eine Seitenwand 114 im Wesentlichen vollständig bedecken. Die wenigstens eine Zwischenschicht 112 kann mit der Chiprückseiten-Metallisierungsschicht 108 elektrisch verbunden sein. Die wenigstens eine Zwischenschicht 112 kann dadurch Wärme von dem Chip 106 zu dem Träger 102 leiten. Es kann möglich sein, das der Oberflächeninhalt wenigstens einer Seitenwand (Ct × Cb × n) im Wesentlichen gleich dem oder größer als der Oberflächeninhalt der Chiprückseite (Cl × Cb) sein kann, wobei n die Anzahl der Seitenwände ist, die üblicherweise vier betragen kann. Es kann möglich sein, dass der Oberflächeninhalt wenigstens einer Seitenwand (Ct × Cb × n) einen Oberflächeninhalt im Bereich von 40 % bis 250 % des Chiprückseiten-Oberflächeninhalts (Cl × Cb) aufweisen kann. Zum Beispiel kann ein Chip mit einem Chiprückseiten-Oberflächeninhalt (Cl × Cb = 1 × 1 mm²) eine Chipdicke von etwa 200 µm aufweisen. Die Chipseitenwandfläche bei n Seitenwänden kann Ct × Cb = 1 × 0,2 × n mm² sein, was näherungsweise 0,8 mm² sein kann, falls n = 4 ist. Somit kann die Chipseitenwandfläche in diesem Beispiel näherungsweise 80 % des Chiprückseiten-Oberflächeninhalts sein. Somit kann die Wärmeableitung von der Seitenwand wesentlich zur Kühlung des Chips 106 beitragen.
Die wenigstens eine Zwischenschicht 112 kann eine höhere Wärmeleitung als 10 W/mK enthalten. Die wenigstens eine Zwischenschicht 112 kann ein Metall enthalten. Metalle können allgemein eine höhere Wärmeleitung als 300 W/mK, z. B. von näherungsweise 400 W/mK, aufweisen. Die wenigstens eine Zwischenschicht 112 kann wenigstens ein Material, ein Element oder eine Legierung aus der folgenden Gruppe von Materialien enthalten: Kupfer, Aluminium, Silber, Zinn, Titan, Gold, Palladium, Zink, Nickel, Eisen.
Die wenigstens eine Zwischenschicht 112 kann ein Einzelchip-Befestigungsmaterial 328 enthalten. Das Einzelchip-Befestigungsmaterial 328 kann ein Lötmaterial enthalten. Das Lötmaterial kann eine Lötmittellegierung enthalten, die wenigstens ein Material aus der folgenden Gruppe von Materialien enthält: Zinn, Indium, Gold, Silber, Kupfer, Nickel, Blei und Antimon und eine oder mehrere Legierungen davon. Zum Beispiel kann das Lötmaterial ein Lötmaterial auf der Grundlage von Sn und/oder In enthalten, von denen eine oder beide eine Legierung mit wenigstens einem der Folgenden bilden können: Au, Ag, Cu, Ni, Pb oder Sb. Das Lötmaterial kann allgemein eine höhere Wärmeleitfähigkeit als 50 W/mK aufweisen.
Die wenigstens eine Zwischenschicht 112 kann mit der Chiprückseiten-Metallisierungsschicht 108 elektrisch kurzgeschlossen sein. Während die Chiprückseiten-Metallisierungsschicht 108 herkömmlich ausschließlich auf der Chiprückseite 322 gebildet sein kann, kann der Rückseitenkontakt, z. B. die Chiprückseiten-Metallisierungsschicht 108, selbstverständlich ebenfalls wenigstens eine Seitenwand 114 bedecken. Mit anderen Worten, die wenigstens eine Zwischenschicht 112 kann als ein Rückseitenkontakt wie die Chiprückseiten-Metallisierungsschicht 108, die über und/oder direkt auf wenigstens einer Seitenwand 114 und auf der Chiprückseite 322 gebildet sein kann, konfiguriert sein. Somit kann wenigstens einer Zwischenschicht 112 und einer Chiprückseiten-Metallisierungsschicht 108 dieselbe Grundpotentialspannung, z. B. die Massespannung, z. B. 0 V, zugeführt werden. Die Chiprückseiten-Metallisierungsschicht 108 kann mit dem Träger 102 elektrisch verbunden sein. Außerdem kann die wenigstens eine Zwischenschicht 112 wenigstens eine Seitenwand 114 mit dem Träger 102, z.B. wenigstens mit einer Hohlraumseitenwand 316 und wenigstens mit einer Hohlraumbodenwand 318, elektrisch verbinden. Die Chiprückseite 322, z. B. die Chiprückseiten-Metallisierungsschicht 108, und wenigstens eine Seitenwand 114 können z.B. über das Einzelchip-Befestigungsmaterial 328 mit dem Träger 102 verbunden sein. Im Ergebnis kann dem Träger 102, der Chiprückseiten-Metallisierungsschicht 108 und wenigstens einer Zwischenschicht 112 dieselbe Grundpotentialspannung, z. B. die Massespannung, z. B. 0 V, zugeführt werden.
Die wenigstens eine Zwischenschicht 112 kann dafür konfiguriert sein, Wärme von wenigstens einer Seitenwand 114 zu wenigstens einer Hohlraumseitenwand 316 zu leiten. Die wenigstens eine Zwischenschicht 112 kann den Gesamtoberflächeninhalt des Chips 106 in Wärmekontakt mit dem Träger 102 erhöhen.
Die 3C bis 3E zeigen Prozesse zum Bilden wenigstens einer Zwischenschicht 112 in Übereinstimmung mit verschiedenen Ausführungsformen.
In Übereinstimmung mit einer Ausführungsform, wie sie in 3C (330) gezeigt ist, kann die wenigstens eine Zwischenschicht 112 über wenigstens einer Seitenwand 114 und über einer Chiprückseiten-Metallisierungsschicht 108 abgelagert werden. Die wenigstens eine Zwischenschicht 112 kann ein Einzelchip-Befestigungsmaterial 328, z. B. ein Lötmaterial, z. B. eine Lötmittellegierung, enthalten. In diesem Fall kann die wenigstens eine Zwischenschicht 112 durch wenigstens einen Ablagerungsprozess aus der folgenden Gruppe von Ablagerungsprozessen abgelagert werden: Verdampfung, Zerstäubung, galvanisches Plattieren. Selbstverständlich kann die wenigstens eine Zwischenschicht 112 als ein Einzelchip-Befestigungsmaterial für die Chiprückseite 322 und für wenigstens eine Chipseitenwand 114 fungieren. Selbstverständlich kann ferner die wenigstens eine Zwischenschicht 112 sowohl über wenigstens einer Seitenwand als auch über einer Chiprückseite 322 gebildet werden, wobei wenigstens eine Seitenwand und die Chiprückseite 322 elektrisch kurzgeschlossen werden können, z. B. dafür konfiguriert werden können, einem Chip dieselbe Potentialspannung zuzuführen. Nachdem der Chip 106 wenigstens teilweise innerhalb des Hohlraums 104 angeordnet worden sein kann, können wenigstens eine Seitenwand 114 und eine Chiprückseiten-Metallisierungsschicht 108 wenigstens über eine Zwischenschicht 112 in Form eines Lötmaterials, z. B. des Einzelchip-Befestigungsmaterials 328, auf den Träger 102 gelötet werden. Der Lötprozess kann z. B. einen Diffusionslötprozess enthalten. Die wenigstens eine Zwischenschicht 112 kann über wenigstens einer Seitenwand 114 des Chips 102 und/oder über der Chiprückseite 322, z. B. über der Chiprückseiten-Metallisierungsschicht 108, in einem Front-End-Prozess, z. B. in einem Front-Endof-Line-Prozess (FEOL-Prozess), gebildet werden.
In Übereinstimmung mit einer weiteren Ausführungsform, wie sie in 3D (340) gezeigt ist, kann das Bilden wenigstens einer Zwischenschicht 112 das Bilden einer ersten Metallschicht 112M über der Chiprückseite 322 und über wenigstens einer Seitenwand 114 und das Bilden der Einzelchip-Befestigungsschicht 328 über der ersten Metallschicht 112M enthalten.
Die erste Metallschicht 112M kann wenigstens einen Teil der Chiprückseiten-Metallisierungsschicht 108 bilden. Mit anderen Worten, die erste Metallschicht 112M und die Chiprückseiten-Metallisierungsschicht 108 können eine einzelne durchgehende Elektrode bilden, die über der Chiprückseite 322 und über wenigstens einer Seitenwand 114 gebildet ist. Die Einzelchip-Befestigungsschicht 328 kann außerdem die Chiprückseite 322 und wenigstens eine Seitenwand 114 mit dem Träger 102 elektrisch verbinden und kann ferner als ein Fügematerial, z. B. als ein Lötmaterial, zum Aneinanderfügen der Chiprückseite 322 und wenigstens einer Seitenwand 114 mit dem Träger 102 fungieren. Sowohl die erste Metallschicht 112M als auch die Einzelchip-Befestigungsschicht 328 können während eines Front-End-Prozesses abgelagert gebildet werden. Wenigstens eine Seitenwand 114 und eine Chiprückseiten-Metallisierungsschicht 108 können über die wenigstens eine Zwischenschicht 112 in Form eines Lötmaterials, z. B. des Einzelchip-Befestigungsmaterials 328, an den Träger 102 gelötet werden.
Anstatt das Einzelchip-Befestigungsmaterial 328 über der Chiprückseite 322 und über wenigstens einer Seitenwand 114 z. B. während einer Front-End-Verarbeitung abzulagern, kann es in Übereinstimmung mit einer weiteren Ausführungsform, wie sie in 3E (350) gezeigt ist, möglich sein, Lötmaterial 332 in dem Hohlraum 104 abzulagern. Das Lötmaterial 332 kann analog dem Einzelchip-Befestigungsmaterial 328 sein und kann unter Verwendung von Ablagerungsverfahren wie etwa Zerstäuben oder Aufdampfen oder galvanisches Plattieren in dem Hohlraum 104, z.B. über der Hohlraumbodenwand 318, abgelagert werden. Das Lötmaterial 332 kann über der Hohlraumbodenwand 318 gebildet werden. Der Chip 106 kann über der Hohlraumbodenwand 318, z. B. über dem Lötmaterial 332, mit der Chiprückseite 322 und/oder mit der Chiprückseiten-Metallisierungsschicht 108 auf dem Lötmaterial 332, z. B. in elektrischem Kontakt mit dem Lötmaterial 332, angeordnet werden. Ein Erwärmungsprozess, z. B. ein Lötprozess, kann das Herausquetschen von Lötmaterial 332 zwischen der Chiprückseite 322 und der Hohlraumbodenwand 318 auf wenigstens eine Seitenwand 114 veranlassen. Im Ergebnis kann das Herausquetschen von Lötmaterial 332 die wenigstens eine Zwischenschicht 112 bilden, die über wenigstens einer Seitenwand 114 des Chips 106 angeordnet ist und die mit der Chiprückseiten-Metallisierungsschicht 108 elektrisch verbunden ist.
In Übereinstimmung mit einer weiteren Ausführungsform, wie sie in 3F (360) gezeigt ist, kann die wenigstens eine Zwischenschicht 112 über der Hohlraumbodenwand 318 und wenigstens einer Hohlraumseitenwand 316, z. B. durch galvanisches Plattieren unter Verwendung einer Keimschicht, abgelagert werden. Die wenigstens eine Zwischenschicht 112 kann das Einzelchip-Befestigungsmaterial 328 wie zuvor beschrieben, z. B. ein Lötmaterial, enthalten. Der Chip 106 kann innerhalb des Hohlraums 104 angeordnet werden und über die wenigstens eine Zwischenschicht 112 mit dem Hohlraum 104 gefügt, z.B. verlötet, werden. Wenigstens eine Chipseitenwand 114 kann über wenigstens eine Hohlraumseitenwand 316 und die wenigstens eine Zwischenschicht 112 mit dem Träger 102 thermisch verbinden. Wenigstens eine Chiprückseiten-Metallisierungsschicht 108 kann über die wenigstens eine Zwischenschicht 112 und eine Hohlraumbodenwand 318 mit dem Träger 102 thermisch verbinden.
In Übereinstimmung mit einer weiteren Ausführungsform kann die wenigstens eine Zwischenschicht 112 ein Zwischenkontaktloch und/oder einen Kontakthöcker (nicht gezeigt), das bzw. der in einem Zwischenraum zwischen wenigstens einer Chipseitenwand 114 und einer Hohlraumseitenwand 316 gebildet ist, enthalten. Das Zwischenkontaktloch und/oder ein Kontakthöcker kann ähnliche Materialien, wie sie in Bezug auf die wenigstens eine Zwischenschicht 112 beschrieben worden sind, enthalten und kann wenigstens eine Seitenwand 114 mit der Hohlraumseitenwand 316, z.B. mit einer höheren Wärmeleitfähigkeit als 10 W/mK, thermisch und/oder elektrisch verbinden. In Übereinstimmung mit weiteren Ausführungsformen kann ein Zwischenkontaktloch und/oder ein Kontakthöcker ein Füllmaterial, z. B. Nanoröhrchen, z. B. Nanodrähte, z. B. Nanopartikel, enthalten, die z. B. unter Verwendung von Zwischenraumfüllverfahren und/oder z. B. unter Verwendung von Aufwachsverfahren, z. B. der Gasphasenabscheidung nach chemischem Verfahren, in einem Zwischenraum zwischen wenigstens einer Chipseitenwand 114 und einer Hohlraumseitenwand 316 abgelagert worden sind. Die wenigstens eine Zwischenschicht 112 kann ein Füllmaterial mit einer höheren Wärmeleitfähigkeit als 10 W/mK enthalten.
Nach Ablagerung wenigstens einer Zwischenschicht 112 über wenigstens einer Seitenwand 114 durch wenigstens einen der in 3C, 3D, 3E oder 3F gezeigten Prozesse und nach Fügen und/oder Anhaften des Chips 106 auf den Träger 102 über die Hohlraumbodenwand 318, die Hohlraumseitenwand 316 und die wenigstens eine Zwischenschicht 112 kann das Verfahren 300 ferner Verdrahtungsprozesse und Prozesse der elektrischen Isolation enthalten. Diese Verdrahtungsprozesse und Prozesse der elektrischen Isolation können über der Chipoberseite 324 ausgeführt werden. Wenigstens eine elektrische Querverbindung 336 kann mit wenigstens einem Chipoberseiten-Kontaktpad 326 elektrisch verbunden sein. Wenigstens eine elektrische Querverbindung 336 kann wenigstens ein Material, ein Element oder eine Legierung aus der folgenden Gruppe von Materialien enthalten: Kupfer, Aluminium, Silber, Zinn, Titan, Gold, Palladium, Zink, Nickel, Eisen.
Wie z. B. in 3F gezeigt ist, kann in Übereinstimmung mit einigen Ausführungsformen wenigstens eine elektrische Querverbindung 336 einen elektrisch leitenden Draht enthalten, der z. B. ein Draht sein kann, der mit wenigstens einem Chipoberseiten-Kontaktpad 326 drahtkontaktiert sein kann. Nachfolgend kann elektrisches Isoliermaterial 338, z. B. eine Formmasse und/oder z. B. ein Schichtstoff, wenigstens über der Chipoberseite 324 gebildet werden und wenigstens eine elektrische Querverbindung 336 umgeben und/oder elektrisch isolieren. Wenigstens eine elektrische Querverbindung 336 kann mit wenigstens einem Teil eines elektrisch leitenden Leiterrahmens elektrisch verbunden sein. Obgleich in 3F eine elektrische Verdrahtung unter Verwendung einer Drahtkontaktierung gezeigt ist, können die elektrische Verdrahtung und die elektrische Isolation selbstverständlich auf irgendeine der wie in Übereinstimmung mit 3B bis 3F und 4 gezeigten Ausführungsformen angewendet werden.
In Übereinstimmung mit einer weiteren Ausführungsform, wie sie in 3E gezeigt ist, kann wenigstens eine elektrische Querverbindung 336 ein elektrisch leitendes Material enthalten, das wenigstens über einem Oberseiten-Kontaktpad 326 abgelagert ist. Zum Beispiel kann ein elektrisch isolierendes Material 338 über der Chipoberseite 324 abgelagert sein. In dem elektrisch isolierenden Material 338 kann wenigstens über einem Chipoberseiten-Kontaktpad 326 ein Loch gebildet sein, wodurch das wenigstens ein Oberseiten-Kontaktpad 326 freiliegt. In dem wenigstens einen Loch kann wenigstens eine elektrische Querverbindung 336 ausgebildet sein, wobei die wenigstens eine elektrische Querverbindung 336 mit wenigstens einem Chipoberseiten-Kontaktpad 326 elektrisch verbunden sein kann. Wenigstens eine elektrische Querverbindung 336 kann durch galvanisches Plattieren und/oder Zerstäuben und/oder Aufdampfen gebildet werden. Wenigstens eine elektrische Querverbindung 336 kann ferner wenigstens eine Umverteilungsschicht zum elektrischen Verbinden wenigstens eines Chipoberseiten-Kontaktpads 326 mit einer Fügestruktur 337, z. B. mit einer Lötstruktur, z. B. mit einer Lötmittelkugel, enthalten. Obgleich die elektrische Verdrahtung in 3E unter Verwendung abgelagerter Querverbindungen gezeigt ist, kann selbstverständlich auf irgendeine der wie in Übereinstimmung mit 3B bis 3F und 4 gezeigten Ausführungsformen eine elektrische Verdrahtung und elektrische Isolation angewendet werden.
4 zeigt eine Chipbaugruppe 410 in Übereinstimmung mit einer Ausführungsform. Bis auf die Tatsache, dass der Träger 102 ein direkt kupfergebundenes Substrat 402 enthalten kann, kann die Chipbaugruppe 410 eines oder mehrere oder alle bereits in Bezug auf 3A bis 3F beschriebenen Merkmale enthalten. Ein direkt kupfergebundenes Substrat 402 kann ein Keramikmaterial, z. B. Al₂O₃, das gute thermische Eigenschaften aufweist, enthalten. Das direkt kupfergebundene Substrat 402 kann ein Keramiksubstrat 441 und ein Kupfersubstrat 442, das mit der ersten Seite 444 des Keramiksubstrats 402 verbunden und/oder verschmolzen ist, enthalten. Darüber hinaus kann eine weitere Kupferschicht 412 mit der zweiten Seite 446 des Keramiksubstrats 441 verbunden und/oder verschmolzen sein. Das Keramiksubstrat 402 kann wenigstens einen im dem Keramiksubstrat 402 gebildeten Hohlraum 404 (analog zu 104) enthalten. Ferner kann die Kupferschicht 412 in dem Hohlraum 404, z. B. die Auskleidungshohlraumbodenwand 418 (analog zu 318) und wenigstens eine Hohlraumseitenwand 416 (analog zu 316), gebildet sein. Die wenigstens eine Zwischenschicht 112 kann ferner die Kupferschicht 412 enthalten. Mit anderen Worten, die weitere Kupferschicht 412 kann analog zu wenigstens einer Zwischenschicht 112 sein. Wenigstens eine Zwischenschicht 112 kann mit Keramikmaterial, z. B. mit einem Keramiksubstrat 402, verbunden und/oder verschmolzen sein. Der Chip 106 kann wie in Übereinstimmung mit vorhergehenden Ausführungsformen beschrieben wenigstens teilweise innerhalb des Hohlraums 404 angeordnet sein und über die Chiprückseiten-Metallisierungsschicht 108 mit dem Träger 102 elektrisch verbunden sein. Die Chiprückseite 322 und wenigstens eine Seitenwand 114 können über eine weitere Kupferschicht 412 mit dem Träger 102 verbunden sein. Ferner kann die Kupferschicht 412 wenigstens über einer Seitenwand 114 des Chips 106 angeordnet sein und mit der Chiprückseiten-Metallisierungsschicht 108 elektrisch verbinden; wobei die Kupferschicht 412 ferner zum Leiten von Wärme von dem Chip 106 zu dem Träger 102 konfiguriert sein kann. Bei Bedarf kann über der weiteren Kupferschicht 412 ein Lötmaterial, z.B. ein Einzelchip-Befestigungsmaterial 328, abgelagert sein, wobei das Einzelchip-Befestigungsmaterial 328 die Chiprückseiten-Metallisierungsschicht 108 und wenigstens eine Seitenwand 114 mit dem Träger 102 elektrisch verbinden und thermisch verbinden kann und wobei das Einzelchip-Befestigungsmaterial 328 darüber hinaus die Chiprückseite 322 und wenigstens eine Seitenwand 114 an dem Träger 102, z. B. durch Lösen, anhaftet. Über dem weiteren Träger 448 kann ein direkt kupfergebundenes Substrat 402 gebildet sein, das einen weiteren Leiterrahmen enthalten kann. Das direkt kupfergebundene Substrat 402 kann über die Kupferschicht 442 mit dem weiteren Träger 338 elektrisch verbunden sein und/oder thermisch verbunden sein.

Claims

Chipbaugruppe, die Folgendes aufweist: einen Träger, der wenigstens einen Hohlraum aufweist, wobei der wenigstens eine Hohlraum Hohlraumseitenwände und eine Hohlraumbodenwand aufweist; einen Chip, der wenigstens teilweise innerhalb des wenigstens einen Hohlraums angeordnet ist, wobei eine Chiprückseite des Chips der Hohlraumbodenwand zugewandt ist; wenigstens eine Zwischenschicht, die über wenigstens einer Seitenwand des Chips angeordnet ist; wobei die wenigstens eine Zwischenschicht zum Leiten von Wärme von dem Chip zu dem Träger konfiguriert ist; wobei die wenigstens eine Zwischenschicht Folgendes aufweist: eine erste Metallschicht, die über der Chiprückseite und über der wenigstens einen Seitenwand gebildet ist, wobei die erste Metallschicht wenigstens einen Teil einer Chiprückseiten-Metallisierungsschicht bildet; und eine Einzelchip-Befestigungsschicht, die über der Chiprückseite und über der wenigstens einen Seitenwand über der ersten Metallschicht gebildet ist, wobei die Einzelchip-Befestigungsschicht die Chiprückseite und die wenigstens eine Seitenwand mit dem Träger elektrisch verbindet.
Chipbaugruppe nach Anspruch 1, wobei der Chip über die Chiprückseiten-Metallisierungsschicht mit dem Träger elektrisch verbunden ist.
Chipbaugruppe nach Anspruch 2, wobei die wenigstens eine Zwischenschicht mit der Chiprückseiten-Metallisierungsschicht elektrisch verbunden ist.
Chipbaugruppe nach einem der Ansprüche 1 bis 3, wobei der Träger einen Leiterrahmen aufweist.
Chipbaugruppe nach einem der Ansprüche 1 bis 4, wobei der Träger wenigstens ein Material aus der folgenden Gruppe von Materialien aufweist: Kupfer, Nickel, Eisen, Silber, Gold, Palladium, Phosphor, eine Kupferlegierung, eine Nickellegierung, eine Eisenlegierung, eine Silberlegierung, eine Goldlegierung, eine Palladiumlegierung, eine Phosphorlegierung.
Chipbaugruppe nach einem der Ansprüche 1 bis 5, wobei der Oberflächeninhalt der wenigstens einen Seitenwand gleich dem oder größer als der Oberflächeninhalt der Chiprückseite ist.
Chipbaugruppe nach einem der Ansprüche 1 bis 6, wobei der Chip eine Leistungshalbleitervorrichtung aufweist, die Siliciumcarbid und/oder Galliumnitrid aufweist.
Chipbaugruppe nach einem der Ansprüche 1 bis 7, wobei der Chip eine Leistungshalbleitervorrichtung aufweist, die eine Leistung im Bereich von 10 W bis 30 W ableitet.
Chipbaugruppe nach einem der Ansprüche 1 bis 8, wobei der Chip eine Dicke im Bereich von 100 µm bis etwa 800 µm aufweist.
Chipbaugruppe nach einem der Ansprüche 1 bis 9, wobei die wenigstens eine Zwischenschicht ein Metall aufweist.
Chipbaugruppe nach einem der Ansprüche 1 bis 10, wobei die wenigstens eine Zwischenschicht wenigstens ein Material, ein Element oder eine Legierung aus der folgenden Gruppe von Materialien aufweist: Kupfer, Aluminium, Silber, Zinn, Titan, Gold, Palladium, Zink, Nickel, Eisen.
Chipbaugruppe nach einem der Ansprüche 1 bis 11, wobei die wenigstens eine Zwischenschicht ein Einzelchip-Befestigungsmaterial aufweist, wobei das Einzelchip-Befestigungsmaterial ein Lötmaterial aufweist.
Chipbaugruppe nach Anspruch 12, wobei das Lötmaterial eine Lötmittellegierung aufweist, die wenigstens ein Material aus der folgenden Gruppe von Materialien aufweist: Zinn, Indium, Gold, Silber, Kupfer, Nickel, Blei und Antimon und eine oder mehrere Legierungen davon.
Chipbaugruppe nach Anspruch 12 oder 13, wobei die wenigstens eine Seitenwand über das Lötmaterial an den Träger gelötet ist.
Chipbaugruppe nach einem der Ansprüche 12 bis 14, wobei das Einzelchip-Befestigungsmaterial ferner über der Chiprückseite gebildet ist, wobei die Chiprückseite und die wenigstens eine Seitenwand über das Einzelchip-Befestigungsmaterial an den Träger gelötet ist.
Chipbaugruppe nach einem der Ansprüche 1 bis 15, wobei die wenigstens eine Zwischenschicht eine Wärmeleitfähigkeit höher als 10 W/mK aufweist.
Chipbaugruppe nach einem der Ansprüche 1 bis 16, wobei die wenigstens eine Zwischenschicht mit der Chiprückseiten-Metallisierungsschicht elektrisch kurzgeschlossen ist.
Chipbaugruppe nach einem der Ansprüche 1 bis 17, wobei die wenigstens eine Zwischenschicht dafür konfiguriert ist, Wärme von der wenigstens einen Seitenwand zu wenigstens einer Hohlraumseitenwand zu leiten.
Chipbaugruppe nach einem der Ansprüche 1 bis 18, wobei die wenigstens eine Zwischenschicht die wenigstens eine Seitenwand mit dem Träger elektrisch verbindet.
Chipbaugruppe nach einem der Ansprüche 1 bis 19, wobei der Träger ein Keramikmaterial aufweist, und wobei die wenigstens eine Zwischenschicht eine Kupferschicht aufweist, die mit dem Keramikmaterial verbunden ist, wobei die Chiprückseite und die wenigstens eine Seitenwand über die Kupferschicht mit dem Träger verbunden sind.
Verfahren (200) zum Herstellen einer Chipbaugruppe, wobei das Verfahren Folgendes aufweist: Anordnen eines Chips wenigstens teilweise innerhalb wenigstens eines in einem Chipträger gebildeten Hohlraums (210), wobei der wenigstens eine Hohlraum Hohlraumseitenwände und eine Hohlraumbodenwand aufweist, und wobei eine Chiprückseite der Hohlraumbodenwand zugewandt ist; Anordnen wenigstens einer Zwischenschicht über wenigstens einer Seitenwand des Chips, wobei die wenigstens eine Zwischenschicht dadurch Wärme von dem Chip zu dem Träger leitet (220), wobei die wenigstens eine Zwischenschicht Folgendes aufweist: eine erste Metallschicht, die über der Chiprückseite und über der wenigstens einen Seitenwand gebildet ist, wobei die erste Schicht wenigstens einen Teil einer Chiprückseiten-Metallisierungsschicht bildet; und eine Einzelchip-Befestigungsschicht, die über der ersten Metallschicht gebildet ist, wobei die Einzelchip-Befestigungsschicht die Chiprückseite und die wenigstens eine Seitenwand mit dem Träger elektrisch verbindet.
Verfahren (200) nach Anspruch 21, wobei das Anordnen (220) der wenigstens einen Zwischenschicht über der wenigstens einen Seitenwand des Chips das Anordnen der wenigstens einen Zwischenschicht in einem Front-End-Prozess aufweist.
Verfahren (200) nach Anspruch 21, wobei das Anordnen (220) wenigstens einer Zwischenschicht über der wenigstens einen Seitenwand des Chips das Anordnen eines Einzelchip-Befestigungsmaterials über der Chiprückseite und über der wenigstens einer Seitenwand aufweist, wobei die Chiprückseite und die wenigstens eine Seitenwand über das Einzelchip-Befestigungsmaterial mit dem Träger verbunden sind.
Verfahren (200) nach Anspruch 21, das ferner das elektrische Verbinden des Chips mit dem Träger über die Chiprückseiten-Metallisierungsschicht und das elektrische Verbinden der wenigstens einen Zwischenschicht mit der Chiprückseiten-Metallisierungsschicht aufweist.