DE102013112636A1 - Integrierte schaltung, halbleiternacktchipanordnung und verfahren zum herstellen einer integrierten schaltung - Google Patents

Integrierte schaltung, halbleiternacktchipanordnung und verfahren zum herstellen einer integrierten schaltung Download PDF

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Abstract

Es wird eine integrierte Schaltung (302) bereitgestellt, wobei die integrierte Schaltung (302) Folgendes beinhaltet: einen Chip (204), der eine erste Chipseite (206) und eine zweite Chipseite (208) gegenüber der ersten Chipseite (206) aufweist, wobei der Chip (204) mindestens eine Kontaktfläche (212) auf der zweiten Chipseite (207) aufweist; Verkapselungsmaterial (224), das den Chip (204) mindestens teilweise bedeckt; und mindestens ein Kontaktloch (236), das elektrisch leitfähiges Material aufweist, das die mindestens eine Kontaktfläche (212) kontaktiert und sich durch das Verkapselungsmaterial (224) und durch den Chip (204) zwischen der ersten Chipseite (206) und der zweiten Chipseite (208) erstreckt.

Description

  • Verschiedene Ausführungsformen betreffen allgemein eine integrierte Schaltung, eine Halbleiternacktchipanordnung und ein Verfahren zum Herstellen einer integrierten Schaltung.
  • Leistungshalbleiterkomponenten und elektronische Schaltungen werden typischerweise unter Nutzung von zum Bilden von Standardgehäuseverbindungen genutzten Techniken elektrisch kontaktiert und/oder elektrisch verdrahtet, etwa mit Drähten oder Klemmen oder galvanischen Kontakten. Mit Standardverfahren sind etliche serielle und komplexe Verbindungsprozesse auf der Gehäuseebene notwendig, zum Beispiel müssen eventuell sowohl die Vorderseite als auch die Rückseite der integrierten Leistungsschaltung auf der Gehäuseebene, z. B. durch eine Pressmasse, kontaktiert werden. Dies kann zu einer begrenzten Integrationsdichte und einem beträchtlichen Aufwand bei der Integration der Komponenten beitragen.
  • Verschiedene Ausführungsformen stellen eine integrierte Schaltung bereit, die Folgendes beinhaltet: einen Chip, der eine erste Chipseite und eine zweite Chipseite gegenüber der ersten Chipseite aufweist, wobei der Chip mindestens eine Kontaktfläche auf der zweiten Chipseite aufweist; Verkapselungsmaterial, das den Chip mindestens teilweise bedeckt; und mindestens ein Kontaktloch, das elektrisch leitfähiges Material aufweist, das die mindestens eine Kontaktfläche kontaktiert und sich durch das Verkapselungsmaterial und durch den Chip zwischen der ersten Chipseite und der zweiten Chipseite erstreckt.
  • Nach einer Ausführungsform beinhaltet der Chip einen Halbleiternacktchip.
  • Nach einer Ausführungsform beinhaltet der Chip eine oder mehrere im Chip gebildete elektronische Schaltungen, wobei die eine oder die mehreren elektronischen Schaltungen elektrisch an mindestens eine weitere auf der ersten Chipseite gebildete Kontaktfläche gekoppelt sind.
  • Nach einer Ausführungsform beinhaltet der Chip einen Leistungshalbleiterchip, wobei der Leistungshalbleiterchip mindestens ein Leistungshalbleiterbauelement aus der Gruppe von Leistungshalbleiterbauelementen beinhaltet, die aus Folgendem besteht einem Leistungstransistor, einem Leistungs-MOS-Transistor, einem Leistungsbipolartransistor, einem Leistungsfeldeffekttransistor, einem Leistungsbipolartransistor mit isolierter Gate-Elektrode, einem Thyristor, einem MOS-gesteuerten Thyristor, einem siliziumgesteuerten Gleichrichter, einer Leistungs-Schottky-Diode, einer Siliziumcarbiddiode, einem Galliumnitridbauelement.
  • Nach einer Ausführungsform beinhaltet das Verkapselungsmaterial Siliziumdioxid und/oder Siliziumnitrid.
  • Nach einer Ausführungsform beinhaltet das Verkapselungsmaterial einen ersten Verkapselungsabschnitt, der über der ersten Chipseite aufgebracht ist, und einen zweiten Verkapselungsabschnitt, der über der zweiten Chipseite aufgebracht ist.
  • Nach einer Ausführungsform ist mindestens ein Teil der mindestens einen Kontaktfläche nicht durch das Verkapselungsmaterial bedeckt.
  • Nach einer Ausführungsform beinhaltet das mindestens eine Kontaktloch einen ersten elektrisch leitfähigen Abschnitt, der über der mindestens einen Kontaktfläche aufgebracht ist, und einen zweiten elektrisch leitfähigen Abschnitt, der über dem Verkapselungsmaterial aufgebracht ist.
  • Nach einer Ausführungsform beinhaltet das mindestens eine Kontaktloch einen ersten elektrisch leitfähigen Abschnitt, der über der mindestens einen Kontaktfläche aufgebracht ist, und einen zweiten elektrisch leitfähigen Abschnitt, der über dem zweiten Verkapselungsabschnitt aufgebracht ist. Das mindestens eine Kontaktloch weist möglicherweise einen elektrischen Widerstand von weniger als oder gleich 1 Milliohm auf, z. B. weniger als oder gleich 0,1 Milliohm, z. B. weniger als oder gleich 0,01 Milliohm.
  • Weiter beinhaltet das mindestens eine Kontaktloch möglicherweise mehrere Kontaktlöcher oder eine Vielzahl von Kontaktlöchern, z. B. mindestens zwei, z. B. mindestens drei, z. B. mindestens fünf, z. B. mindestens 10, z. B. mindestens 20, z. B. mindestens 50, z. B. mindestens 100 oder noch mehr, welche möglicherweise alle mit demselben (gemeinsamen) Knotenpunkt, z. B. derselben elektrischen Anschlussstelle, und daher mit demselben elektrischen Potenzial verbunden sind.
  • Des Weiteren hat das mindestens eine Kontaktloch möglicherweise eine Durchkontaktgröße (z. B. einen Durchkontaktdurchmesser) von mindestens 100 μm, z. B. von mindestens 200 μm, z. B. von mindestens 500 μm.
  • Nach einer Ausführungsform beinhaltet das mindestens eine Kontaktloch mindestens ein Material, ein Element oder eine Legierung aus der folgenden Gruppe von Materialien, die aus Folgendem besteht: Kupfer, Aluminium, Silber, Zinn, Gold, Palladium, Zink, Nickel, Eisen.
  • Nach einer Ausführungsform beinhaltet das mindestens eine Kontaktloch einen elektrisch leitfähigen Kontaktabschnitt, der sich durch den ersten Verkapselungsabschnitt erstreckt.
  • Nach einer Ausführungsform steht der elektrisch leitfähige Kontaktabschnitt vor Verkapselungsmaterial vor.
  • Nach einer Ausführungsform wird das mindestens eine Kontaktloch durch den ersten Verkapselungsabschnitt und den zweiten Verkapselungsabschnitt mindestens teilweise umgeben.
  • Nach einer Ausführungsform beinhaltet die integrierte Schaltung weiter mindestens eine weitere Kontaktfläche, die auf der ersten Chipseite gebildet wird, und mindestens eine Kontaktstruktur, welche die mindestens eine weitere Kontaktfläche kontaktiert.
  • Nach einer Ausführungsform erstreckt sich die mindestens eine Kontaktstruktur, die über der mindestens einen weiteren Kontaktfläche gebildet wird, durch das Verkapselungsmaterial.
  • Nach einer Ausführungsform beinhaltet die integrierte Schaltung weiter ein Lötmaterial, das über der ersten Chipseite und der zweiten Chipseite gebildet wird, wobei das Lötmaterial auf dem mindestens einen Kontaktloch aufgebracht ist.
  • Nach einer Ausführungsform beinhaltet das mindestens eine Kontaktloch eine einzelne durchgehende elektrisch leitfähige Struktur, die sich durch den Chip, den ersten Verkapselungsabschnitt und den zweiten Verkapselungsabschnitt erstreckt.
  • Verschiedene Ausführungsformen stellen eine Halbleiternacktchipanordnung bereit, die Folgendes beinhaltet: einen Halbleiternacktchip; mindestens ein Kontaktloch, das sich durch den Halbleiternacktchip zwischen einer ersten Seite des Nacktchips und einer zweiten Seite des Nacktchips erstreckt; wobei das mindestens eine Kontaktloch eine Kontaktfläche auf der zweiten Seite des Nacktchips elektrisch kontaktiert; und wobei das mindestens eine Kontaktloch an eine Kontaktstelle einer äußeren Leiterplatte gekoppelt ist.
  • Nach einer Ausführungsform beinhaltet die Halbleiternacktchipanordnung weiter Verkapselungsmaterial, das über der ersten Seite des Nacktchips und der zweiten Seite des Nacktchips gebildet wird, wobei sich das mindestens eine Kontaktloch durch das Verkapselungsmaterial erstreckt.
  • Nach einer Ausführungsform beinhaltet die Halbleiternacktchipanordnung weiter eine Lötschicht, die auf dem mindestens einen Kontaktloch aufgebracht ist, wobei das mindestens eine Kontaktloch über die Lötschicht an die Kontaktstelle der äußeren Leiterplatte gekoppelt ist. Nach einer Ausführungsform ist das mindestens eine Kontaktloch über die Lötschicht direkt an die Kontaktstelle der äußeren Leiterplatte gekoppelt.
  • Nach einer Ausführungsform beinhaltet die Halbleiternacktchipanordnung weiter mindestens eine weitere Kontaktfläche, die auf der ersten Seite des Nacktchips gebildet wird, und mindestens eine Kontaktstruktur, welche die mindestens eine weitere Kontaktfläche kontaktiert, wobei die mindestens eine Kontaktstruktur an eine weitere Kontaktstelle der äußeren Leiterplatte gekoppelt ist.
  • Nach einer Ausführungsform ist die mindestens eine Kontaktstruktur durch eine weitere Lötschicht, die über der mindestens einen Kontaktstruktur aufgebracht ist, direkt an die weitere Kontaktstelle der äußeren Leiterplatte gekoppelt.
  • Verschiedene Ausführungsformen stellen ein Verfahren zum Fertigen einer integrierten Schaltung bereit, wobei das Verfahren Folgendes beinhaltet: mindestens teilweises Bedecken eines Chips mit Verkapselungsmaterial, wobei der Chip eine erste Chipseite und eine zweite Chipseite gegenüber der ersten Chipseite aufweist, wobei der Chip mindestens eine Kontaktfläche auf der zweiten Chipseite beinhaltet; und Bilden mindestens eines Kontaktlochs, das sich durch das Verkapselungsmaterial und durch den Chip zwischen der ersten Chipseite und der zweiten Chipseite erstreckt, wobei das mindestens eine Kontaktloch die mindestens eine Kontaktfläche kontaktiert.
  • Nach einer Ausführungsform beinhaltet Bilden des mindestens einen Kontaktlochs Bilden eines Kanals durch den Chip, wobei sich der Kanal zwischen der ersten Chipseite und der zweiten Chipseite erstreckt; und Auftragen von elektrisch leitfähigem Material im Kanal, um das mindestens eine Kontaktloch zu bilden.
  • Nach einer Ausführungsform beinhaltet mindestens teilweises Bedecken eines Chips mit Verkapselungsmaterial Auftragen von Verkapselungsmaterial über der ersten Chipseite und der zweiten Chipseite, wobei mindestens ein Teil der mindestens einen Kontaktfläche und mindestens ein Teil des Kanals nicht durch das Verkapselungsmaterial bedeckt werden.
  • Nach einer Ausführungsform beinhaltet Bilden des mindestens einen Kontaktlochs weiter Auftragen von elektrisch leitfähigem Material auf der mindestens einen Kontaktfläche und über mindestens einem Teil des über der zweiten Chipseite aufgebrachten Verkapselungsmaterials.
  • Nach einer Ausführungsform beinhaltet Bilden des mindestens einen Kontaktlochs weiter Auftragen des elektrisch leitfähigen Materials im Kanal, wobei das elektrisch leitfähige Material durch das Verkapselungsmaterial mindestens teilweise umgeben wird.
  • Nach einer Ausführungsform beinhaltet Bilden des mindestens einen Kontaktlochs Bilden eines Kanals durch den Chip, wobei sich der Kanal zwischen der ersten Chipseite und der zweiten Chipseite erstreckt; und mindestens teilweises Füllen des Kanals mit einer einzelnen durchgehenden elektrisch leitfähigen Struktur, wobei die einzelne durchgehende elektrisch leitfähige Struktur die mindestens eine Kontaktfläche kontaktiert und sich zwischen der ersten Chipseite und der zweiten Chipseite erstreckt.
  • Nach einer Ausführungsform beinhaltet das Verfahren weiter Auftragen eines Lötmaterials über der ersten Chipseite und/oder der zweiten Chipseite, wobei das Lötmaterial über dem mindestens einen Kontaktloch gebildet wird.
  • Nach einer Ausführungsform beinhaltet das Verfahren weiter Koppeln des mindestens einen Kontaktlochs an eine äußere Leiterplatte über das Lötmaterial.
  • Verschiedene Ausführungsformen stellen eine integrierte Schaltung bereit, die Folgendes beinhaltet: einen Chip, der eine erste Chipseite und eine zweite Chipseite gegenüber der ersten Chipseite, wobei der Chip eine Verarmungszone zwischen der ersten Chipseite und der zweiten Chipseite beinhaltet, und mindestens eine Kontaktfläche, die auf der zweiten Chipseite gebildet wird, aufweist; Verkapselungsmaterial, das den Chip mindestens teilweise bedeckt; und mindestens ein Kontaktloch, das elektrisch leitfähiges Material beinhaltet, das mindestens eine Kontaktfläche kontaktiert und sich durch die Verarmungszone erstreckt.
  • Nach einer Ausführungsform erstreckt sich das mindestens eine Kontaktloch durch das Verkapselungsmaterial und durch den Chip zwischen der ersten Chipseite und der zweiten Chipseite.
  • Nach einer Ausführungsform beinhaltet das mindestens eine Kontaktloch mindestens einen elektrisch leitfähigen Abschnitt, der über dem Verkapselungsmaterial gebildet wird. Nach einer Ausführungsform beinhaltet das mindestens eine Kontaktloch mindestens einen elektrisch leitfähigen Abschnitt, der eine ausgedehnte Kontaktstelle und/oder eine Pilzkontaktstelle beinhaltet.
  • In den Zeichnungen beziehen sich gleiche Bezugszeichen in allen unterschiedlichen Ansichten allgemein auf dieselben Teile. Die Zeichnungen sind nicht zwingend maßstabsgetreu, vielmehr wird der Schwerpunkt allgemein auf die Veranschaulichung der Grundsätze der Erfindung gelegt. In der folgenden Beschreibung werden verschiedene Ausführungsformen der Erfindung mit Bezug auf die folgenden Zeichnungen beschrieben, in denen:
  • 1 ein Verfahren zum Fertigen einer integrierten Schaltung nach einer Ausführungsform zeigt;
  • 2A eine Draufsicht auf eine integrierte Schaltung nach einer Ausführungsform und eine Untenansicht davon zeigt;
  • die 2B bis 2L Querschnittsansichten einer integrierten Schaltung nach verschiedenen Ausführungsformen zeigen;
  • 3A eine Querschnittsansicht einer integrierten Schaltung nach einer Ausführungsform zeigt;
  • 3B eine Draufsicht auf eine integrierte Schaltung nach einer Ausführungsform zeigt;
  • 3C eine Draufsicht auf eine integrierte Halbbrückenschaltung nach einer Ausführungsform zeigt;
  • 4A eine Querschnittsansicht einer Abbildung einer Halbleiternacktchipanordnung nach einer Ausführungsform zeigt;
  • 4B eine Querschnittsansicht einer Abbildung einer Halbleiternacktchipanordnung nach verschiedenen Ausführungsformen zeigt; und
  • 5 eine Querschnittsansicht einer Abbildung einer integrierten Schaltung nach einer Ausführungsform zeigt.
  • Die folgende ausführliche Beschreibung bezieht sich auf die beiliegenden Zeichnungen, die zur Veranschaulichung konkrete Einzelheiten und Ausführungsformen zeigen, gemäß denen die Erfindung praktisch umgesetzt werden kann.
  • Das Wort „beispielhaft” wird hierin in der Bedeutung „als Beispiel, Beispielsfall oder zur Veranschaulichung dienend” genutzt. Jede hierin als „beispielhaft” beschriebene Ausführungsform oder Bauform ist nicht zwangsläufig als gegenüber anderen Ausführungsformen oder Bauformen bevorzugt oder vorteilhaft auszulegen.
  • Das Wort „über”, das mit Bezug auf ein aufgetragenes Material genutzt wird, das „über” einer Seite oder Oberfläche gebildet wird, wird hierin gegebenenfalls in der Bedeutung genutzt, dass das aufgetragene Material eventuell „direkt auf”, z. B. in direktem Kontakt mit, der gemeinten Seite oder Oberfläche gebildet wird. Das Wort „über” wird hierin gegebenenfalls auch in der Bedeutung genutzt, dass das aufgetragene Material eventuell „indirekt auf” der gemeinten Seite oder Oberfläche gebildet wird, wenn eine oder mehrere zusätzliche Schichten zwischen der gemeinten Seite oder Oberfläche und dem aufgetragenen Material angeordnet sind.
  • Verschiedene Ausführungsformen stellen ein Verfahren zum Kontaktieren und Verdrahten von Leistungshalbleiterkomponenten basierend auf Silizium-Durchkontaktierungen (Through Silicon Vias, TSV) bereit.
  • Verschiedene Ausführungsformen stellen eine integrierte Schaltung bereit, wobei die Chipkontakte auf einer Vorderseite oder einer Rückseite durch das Herstellen elektrischer Durchkontakte direkt durch einen Wafer und/oder in einem Wafer, z. B. Siliziumwafer, verbunden und verdrahtet werden können. Des Weiteren wird möglicherweise ein Drain-Gebiet nahe einem Source-Gebiet und/oder einem Gate-Gebiet gebildet, indem ein Drain-Kontakt zu derselben Seite wie ein Gate-Kontakt und ein Source-Kontakt umgeleitet wird.
  • Nach verschiedenen Ausführungsformen werden die Kontaktverbindungen, z. B. äußere Kontaktverbindungen, mittels Silizium-Durchkontaktierungen in Leistungshalbleiterschaltungen möglicherweise im Inneren innerhalb des Wafers gebildet und können auf einer Seite oder Oberfläche erzeugt werden. Mit anderen Worten, es ist eventuell nicht mehr erforderlich, die Vorder- und die Rückseite der integrierten Schaltung auf der Gehäuseebene zu kontaktieren, z. B. indem die Kontakte durch typische Gehäusematerialien wie Pressmassen gebildet werden müssen.
  • 1 zeigt ein Verfahren 100 zum Herstellen einer integrierten Schaltung nach einer Ausführungsform. Das Verfahren 100 beinhaltet möglicherweise Folgendes:
    mindestens teilweises Bedecken eines Chips mit Verkapselungsmaterial, wobei der Chip eine erste Chipseite und eine zweite Chipseite gegenüber der ersten Chipseite aufweist, wobei der Chip mindestens eine Kontaktfläche auf der zweiten Chipseite beinhaltet (in 110); und
    Bilden mindestens eines Kontaktlochs, das sich durch das Verkapselungsmaterial und durch den Chip zwischen der ersten Chipseite und der zweiten Chipseite erstreckt, wobei das mindestens eine Kontaktloch die mindestens eine Kontaktfläche kontaktiert (in 120).
  • Die 2A bis 2L zeigen ein Verfahren 200 zum Herstellen einer integrierten Schaltung nach verschiedenen Ausführungsformen.
  • 2A zeigt eine Draufsicht 210A auf eine Abbildung eines Teils einer integrierten Schaltung 202 nach einer Ausführungsform und eine Untenansicht 210B davon. Die integrierte Schaltung 202 beinhaltet möglicherweise einen Chip 204. Der Chip 204 ist möglicherweise ein Halbleiterchip 204 und beinhaltet eventuell einen Halbleiternacktchip oder wird eventuell als Halbleiternacktchip bezeichnet. Die Draufsicht 210A zeigt eine Abbildung der ersten Chipseite 206, d. h. bezeichnet als Oberseite oder Vorderseite, des Chips 204. Die Untenansicht 210B zeigt eine Abbildung der zweiten Chipseite 208, d. h. bezeichnet als Unterseite oder Rückseite, des Chips 204. Die zweite Chipseite 208 befindet sich möglicherweise gegenüber der ersten Chipseite 206, mit anderen Worten, die zweite Chipseite 208 ist möglicherweise in eine Richtung gewandt, die im Wesentlichen gegenüber einer Richtung ist, in welche die erste Chipseite 206 gewandt ist. Der Chip 204 beinhaltet möglicherweise mindestens eine Kontaktfläche 212, die möglicherweise während einer Bearbeitungsphase gemäß dem Verfahren 200 über oder auf der zweiten Chipseite 208 gebildet wird. Mindestens eine Kontaktfläche 212 wird gegebenenfalls als Rückseitenelektrode(n) oder Rückseitenmetallisierung bezeichnet und wird in dieser Phase oder in späteren Phasen des Prozesses möglicherweise über der zweiten Chipseite 208 gebildet. Der Chip 204 kann einen Leistungshalbleiterchip beinhalten oder ein Leistungshalbleiterchip sein, wobei Strom, d. h. Elektronen, möglicherweise in einer vertikalen Richtung zwischen der ersten Chipseite 206 und der zweiten Chipseite 208 fließen. Der Chip 204 beinhaltet möglicherweise einen Leistungshalbleiterchip, wobei der Leistungshalbleiterchip möglicherweise mindestens ein Leistungshalbleiterbauelement aus der Gruppe von Leistungshalbleiterbauelementen beinhaltet, die aus Folgendem besteht: einem Leistungstransistor, einem Leistungs-MOS-Transistor, einem Leistungsbipolartransistor, einem Leistungsfeldeffekttransistor, einem Leistungsbipolartransistor mit isolierter Gate Elektrode, einem Thyristor, einem MOS-gesteuerten Thyristor, einem siliziumgesteuerten Gleichrichter, einer Leistungs-Schottky-Diode, einer Siliziumcarbiddiode, einem Galliumnitridbauelement.
  • Leistungshalbleiterchips sind allgemein für einen vertikalen Stromfluss zwischen einer Kontaktfläche 212 und einer weiteren Kontaktfläche 214 geeignet oder unterstützen einen solchen (sie sind beispielsweise dazu eingerichtet). Der Chip 204 kann ein Wafersubstrat beinhalten oder aus einem Wafersubstrat gebildet werden, das möglicherweise verschiedene Materialien beinhaltet, etwa Silizium, z. B. dotiertes oder undotiertes Silizium, Germanium, Materialien der Gruppen III bis V, Polymere, Halbleiterverbindungsmaterialien, z. B. Galliumarsenid (GaAs), Indiumphosphid (InP), Galliumnitrid (GaN), Siliziumcarbid (SiC), Halbleiterverbindungsmaterialien, z. B. Indiumgalliumarsenid (InGaAs) oder Silizium-auf-Isolator(SOI)-Wafer.
  • Wie in der Ansicht 210A gezeigt, beinhaltet der Chip 204 möglicherweise mindestens eine weitere Kontaktfläche 214, die über oder direkt auf der ersten Chipseite 206 gebildet wird. Mindestens eine weitere Kontaktfläche 214 beinhaltet oder bezieht sich gegebenenfalls auf eine oder mehrere weitere Kontaktflächen 214. Mindestens eine weitere Kontaktfläche 214 wird gegebenenfalls als Vorderseitenelektrode(n) bezeichnet. Typischerweise beinhaltet ein Chip, der einen Leistungstransistor aufweist, möglicherweise Vorderseitenelektroden, zum Beispiel eine Source-Elektrode und eine Gate-Elektrode. Die Kontaktfläche 212 ist möglicherweise eine Rückmetallisierung und ist möglicherweise eine Drain-Elektrode. Der vertikale Stromfluss in Leistungstransistoren erfolgt eventuell zwischen der Source-Elektrode und der Drain-Elektrode durch eine Verarmungsschicht.
  • 2B zeigt eine Querschnittsansicht 220 einer Abbildung eines Teils einer integrierten Schaltung 202 nach einer Ausführungsform. Wie gezeigt, ist der Chip 204 möglicherweise ein Teil eines Wafersubstrats, das gegebenenfalls einen oder mehrere Chips beinhaltet, die dem Chip 204 entsprechen oder sich von ihm unterscheiden. Vor allem in Bezug auf 2B weist der gezeigte Chip 204 mindestens einen benachbarten Chip 204A auf. Nach einigen Ausführungsformen bilden der Chip 204 und der Chip 204A möglicherweise eine Anordnung einer integrierten Halbbrückenschaltung 202. Nach anderen Ausführungsformen sind der Chip 204A und der Chip 204 möglicherweise separat arbeitende Chips, die zum Schluss voneinander vereinzelt werden können. Es versteht sich, dass ein Wafersubstrat, von dem der Chip 204 eventuell ein Teil ist, möglicherweise mehrere Chips beinhaltet, die dem Chip 204 entsprechen oder sich von ihm unterscheiden. Das Wafersubstrat trägt oder beinhaltet möglicherweise einen, zwei, drei oder mehr Chips oder bis zu mehreren zehn Chips, Hunderte oder über Tausende von Chips.
  • Es versteht sich weiter, dass die Verfahren 100 und 200 in der Herstellung einer integrierten Schaltung, etwa eines Chipbausteins, der einen individuellen Chip 204 beinhaltet, oder in der Serienfertigung einer integrierten Schaltung, etwa eines Chipbausteins, der ein Wafersubstrat mit mehreren Chips, z. B. 204, 204A, beinhaltet, und so weiter anwendbar sind.
  • Der Chip 204 hat gegebenenfalls eine implantierte und aktive Fläche 216 (Verarmungsschicht oder Verarmungszone) unter der Vorderseitenmetallisierung, d. h. unter mindestens einer weiteren Kontaktfläche 214. Der Chip 204 beinhaltet möglicherweise eine oder mehrere elektronische Schaltungen 218, die im Chip 204, z. B. in der aktiven Fläche 216, gebildet werden. Die elektronischen Schaltungen 218 sind möglicherweise an mindestens eine weitere Kontaktfläche 214, z. B. Source- und/oder Gate-Gebiete, die auf der ersten Chipseite 206 gebildet werden, elektrisch gekoppelt, z. B. elektrisch damit verbunden. Die elektronischen Schaltungen 218 können, z. B. vorher, während der Produktion im FEOL-Prozess (Front End Of Line) gebildet werden. Die elektronischen Schaltungen 218 können mittels elektrisch leitfähiger Verbindungsdurchkontaktierungen und/oder Steckverbinder, die über der aktiven Fläche 216 gebildet werden, mit mindestens einer weiteren Kontaktfläche 214 elektrisch verbunden werden, z. B. während der Produktion im BEOL-Prozess (Back End Of Line).
  • 2C zeigt eine Querschnittsansicht 230 einer Abbildung eins Teils einer integrierten Schaltung 202 nach einer Ausführungsform. Wie in der Ansicht 230 gezeigt, kann im Chip 204 nahe der aktiven Fläche 216 ein Loch oder ein Aufnahmeraum 222 gebildet werden. Das Loch oder der Aufnahmeraum 222 kann im Wafersubstrat des Chips 204 gebildet werden. Das Loch oder der Aufnahmeraum 222 wird möglicherweise an der ersten Chipseite 206 gebildet, und das Loch oder der Aufnahmeraum 222 erreicht möglicherweise eine im Wesentlichen vertikale Tiefe, die tiefer als eine vertikale Tiefe der aktiven Fläche 216 von der ersten Chipseite 206 her ist. Das Loch oder der Aufnahmeraum 222 kann durch einen Ätzprozess gebildet werden, bei dem vom Wafersubstrat des Chips 204 Material abgetragen werden kann. Ein solcher Ätzprozess beinhaltet möglicherweise einen Bosch-Prozess, zum Beispiel falls das Wafersubstrat des Chips 204 Silizium beinhaltet. Der Chip 204 hat möglicherweise eine ursprüngliche Dicke, t, die von etwa 300 μm bis etwa 1 mm reicht. Das Loch oder der Aufnahmeraum 222 hat möglicherweise eine Tiefe, d, die von etwa 20 μm bis etwa 400 μm, z. B. von etwa 50 μm bis etwa 350 μm, z. B. etwa 80 μm bis etwa 250 μm, reicht. Jedoch versteht es sich, dass die Tiefe d eventuell nicht auf diese Werte begrenzt ist und auch noch andere Werte nach anderen Ausführungsformen beinhalten kann. Es versteht sich, dass das Loch oder der Aufnahmeraum 222 nach einigen Ausführungsformen den Chip 204, z. B. von der ersten Chipseite 206 zur zweiten Chipseite 208, eventuell nicht ganz durchdringt und benachbarte Chips, z. B. 204, 204A, gewöhnlich durch verbleibendes Wafersubstratmaterial gehalten werden können.
  • 2D zeigt eine Querschnittsansicht 240 einer Abbildung eines Teils einer integrierten Schaltung 202 nach einer Ausführungsform. In der Ansicht 240 wird der Chip 204 eventuell mindestens teilweise mit Verkapselungsmaterial 224 bedeckt. Das Verkapselungsmaterial 224, z. B. ein Passivierungsmaterial, wird möglicherweise über dem Chip 204 aufgetragen. Das Verkapselungsmaterial 224 kann elektrisch isolierend sein. Das Verkapselungsmaterial 224 wird möglicherweise über der ersten Chipseite 206 aufgetragen, zum Beispiel neben den Vorderseitenmetallisierungskontaktflächen, z. B. an die weitere(n) Kontaktfläche(n) 214 angrenzend, und der geätzten Struktur, d. h. dem Loch oder dem Aufnahmeraum 222 im Chip 204. Nach einigen Ausführungsformen wird das Verkapselungsmaterial 224 möglicherweise im Wesentlichen vollständig über der ersten Chipseite 206 aufgetragen, außer über der/den weiteren Kontaktfläche(n) 214 und dem Aufnahmeraum 222. Mit anderen Worten, die weitere(n) Kontaktfläche(n) 214 und der Aufnahmeraum 222 sind möglicherweise frei von Verkapselungsmaterial 224.
  • Eine andere Möglichkeit besteht darin, Verkapselungsmaterial (z. B. PI) aufzuschleudern, falls in mehreren Schichten gewünscht, damit sich das Verkapselungsmaterial (z. B. PI) über dem Wafer verteilen kann. Das Verkapselungsmaterial (z. B. PI) bedeckt dann auch die Seitenwände der IS, falls sie zuvor getrennt werden; des Weiteren kriecht es in die Silizium-Durchkontaktierungen. Alternativ und für große Platten könnte das Verkapselungsmaterial (z. B. PI) durch einen Aufsprühbeschichtungsprozess appliziert werden. Auf das Applizieren folgen üblicherweise Abbilden, Entwickeln und Ablösen (Photostrukturierung), dann Aushärten. Schließlich werden die IS-Seitenwände mit PI bedeckt, etwa die Wände der Durchkontakte.
  • Falls gewünscht wird, dass mit einem nicht photoempfindlichen Material (z. B. gemäß niedrigen Strukturierungsanforderungen) gearbeitet wird, wird nach dem Aushärten eine Nachstrukturierung durch Laserbearbeitung angewendet (PI wird möglicherweise dort, wo es nicht erforderlich ist, verbrannt). Das Verkapselungsmaterial 224 beinhaltet möglicherweise Siliziumdioxid und/oder Siliziumnitrid und wird gegebenenfalls mittels eines Auftragungsprozesses, z. B. eines Prozesses für chemische Abscheidung aus der Dampfphase (Chemical Vapor Deposition, CVD), aufgetragen und/oder gebildet. Nach einigen Ausführungsformen beinhaltet das Verkapselungsmaterial 224 ein Laminatmaterial oder eine Pressmasse, z. B. ein Polymer, Epoxid, Acrylat, Hochtemperatur-Thermoplast oder -Silizium, wobei das Material durch Laminieren aufgetragen werden kann.
  • Nach anderen Ausführungsformen beinhaltet die Bildung von Verkapselungsmaterial 224 auf der ersten Chipseite 206 möglicherweise einen dreidimensionalen Strukturierungsprozess. Wie in der Querschnittsansicht 250 einer integrierten Schaltung von 2E gezeigt, kann das Verkapselungsmaterial 224 optional weiter durch eine Kombination von CVD-Prozessen und Maskieren und/oder selektive Abtragung gebildet und/oder strukturiert werden. Deshalb können verschiedene Gestaltungen von Verkapselungsmaterial 224 abhängig von den Anforderungen und/oder der Bauform der integrierten Schaltung gebildet werden.
  • Es versteht sich, dass der Chip 204A und der Chip 204 nach verschiedenen Ausführungsformen in einem durchgehenden Wafersubstrat gebildet werden können und deshalb als eine weitere Halbbrückenschaltung mit mindestens zwei Halbleiterschaltungselementen (z. B. im Chip 204A und im Chip 204) eingerichtet sein können.
  • Wie in den 2F und 2G gezeigt, ist der Chip 204, der eventuell geätzt, metallisiert und passiviert werden muss, möglicherweise über oder direkt auf einem temporären Träger 226 aufgebracht und/oder montiert. Wie in den Querschnittsansichten 260 und 270 gezeigt, wird die erste Chipseite 206 möglicherweise temporär an den temporären Träger 226 geklebt, z. B. mittels eines Thermosicherungsklebers und/oder -haftmittels. Der Chip 204 wird zur Vorbereitung des Dünnens des Chips 204 möglicherweise über oder direkt auf dem temporären Träger 226 montiert, z. B. von der zweiten Chipseite 208 her.
  • 2H zeigt eine Querschnittsansicht 280 einer Abbildung eines Teils einer integrierten Schaltung 202 nach einer Ausführungsform. Ein Dünnungsprozess kann ausgeführt werden, bei dem der Chip 204 möglicherweise von der zweiten Chipseite 208, z. B. von der Chiprückseite, gedünnt wird, um die erforderliche Dicke des Chips 204 zu erzielen. Die Ausführung des Dünnungsprozesses erfolgt möglicherweise mechanisch, z. B. durch mechanisches Schleifen, oder chemisch, z. B. durch Ätzen, oder durch eine Mischung der chemischen und der mechanischen Prozesse. Die Ausführung des Abtragens von Material von der zweiten Chipseite 208, d. h. das Dünnen, erfolgt möglicherweise so lange, bis das Loch oder der Aufnahmeraum 222 einen Kanal 228 durch den Chip 204 bildet, wobei sich der Kanal 228 möglicherweise zwischen der ersten Chipseite 206 und der zweiten Chipseite 208T erstreckt. Es versteht sich, dass der Kanal 228 eine Oberfläche des Chips 204 an der ersten Chipseite 206, z. B. eine obere Oberfläche des Chips 204, zu einer Oberfläche des Chips 204 an der zweiten Chipseite 208, z. B. einer unteren Oberfläche des Chips 204, eventuell ganz durchdringt. Die zweite Chipseite 208T entspricht möglicherweise der bereits erwähnten zweiten Chipseite 208, außer dass die zweite Chipseite 208T nach dem Dünnen möglicherweise die zweite Chipseite 208 ist. Über und/oder unter dem Loch oder dem Aufnahmeraum 222 der Ätzstruktur befindet sich eventuell kein Wafersubstratmaterial, z. B. Silizium. Die Dicke des Chips 204 nach dem Dünnen, tn, reicht möglicherweise von etwa 20 μm bis etwa 400 μm, z. B. von etwa 50 μm bis etwa 350 μm, z. B. etwa 80 μm bis etwa 250 μm.
  • 2I zeigt eine Querschnittsansicht 290 einer Abbildung eines Teils einer integrierten Schaltung 202 nach einer Ausführungsform.
  • Das Verkapselungsmaterial 224 kann in einem Prozess, welcher der Bildung von Verkapselungsmaterial 224 über der ersten Chipseite 206, wie in Bezug auf die 2D und/oder 2E beschrieben, entspricht, über der zweiten Chipseite 208 des Chips 204 gebildet werden. Das Verkapselungsmaterial 224 kann strukturiert und über der zweiten Chipseite 208 aufgebracht werden, um die zweite Chipseite 208 zu passivieren, wie in Bezug auf die 2D und/oder 2E beschrieben. Folglich kann der Chip 204 mindestens teilweise mit Verkapselungsmaterial 224 bedeckt werden, welches über der ersten Chipseite 206 und der zweiten Chipseite 208 aufgetragen wird. Das Verkapselungsmaterial 224 beinhaltet möglicherweise einen über der ersten Chipseite 206 aufgebrachten ersten Verkapselungsabschnitt 2241 und einen über der zweiten Chipseite 208 aufgebrachten zweiten Verkapselungsabschnitt 2242. Der zweite Verkapselungsabschnitt 2242 kann im Wesentlichen ganz über der zweiten Chipseite 208 aufgebracht sein, außer in der Fläche 232, wo anschließend möglicherweise mindestens eine Kontaktfläche 212 gebildet wird (noch nicht gezeigt), und über dem Kanal 228. Beide Seiten des Chips 204 werden möglicherweise passiviert, während der Chip 204 auf dem temporären Träger 226 bleibt. Der Durchkontakt 236 kann mittels Seitenwandpassivierung isoliert werden.
  • 2J zeigt eine Querschnittsansicht 2100 einer Abbildung eines Teils einer integrierten Schaltung 202 nach einer Ausführungsform.
  • Elektrische Kontaktierungen und Verdrahtungen werden eventuell ausgeführt, um äußere elektrische Zwischenverbindungen bereitzustellen, die Chipkontaktstellen wie die Kontaktfläche(n) 212 und die weitere(n) Kontaktfläche(n) 214 kontaktieren.
  • Nach einigen Ausführungsformen kann optional ein Auftragungsprozess ausgeführt werden, um über der Fläche 232 eine Rückseitenmetallisierung zu bilden, um eine Rückseitenelektrode, z. B. eine Drain-Elektrode, zu bilden. Diese Rückseitenelektrode beinhaltet oder ist möglicherweise eine Kontaktfläche 212 und ist gegebenenfalls auch mit elektronischen Schaltungen 218 elektrisch verbunden.
  • Nach anderen Ausführungsformen können Kontakte, Durchkontakte und Verdrahtungen, einschließlich der Bildung der Kontaktfläche 212, durch einen galvanischen Prozess und sogar in einem einzelnen Prozess gebildet werden. Ein Maskierungsprozess, z. B. Photolithographie, wird eventuell ausgeführt, um Flächen zu belichten, die elektrisch verdrahtet, z. B. plattiert, werden sollen. Flächen, auf denen eventuell keine Metallisierung erforderlich ist, können unter Nutzung einer Maske, z. B. einer Photomaske, bedeckt werden.
  • Über, z. B. direkt auf, der/den Kontaktfläche(n) 214 und/oder der Fläche 232 und/oder im Kanal 228 wird möglicherweise eine metallische Saatschicht aufgetragen. Vor allem wird die metallische Saatschicht möglicherweise in Flächen aufgetragen, die nicht durch Verkapselungsmaterial 228 bedeckt wurden. Mit anderen Worten, die metallische Saatschicht wird möglicherweise in den Flächen, z. B. der Kontaktfläche 212 und mindestens einem Teil des Kanals 228, aufgetragen, die durch die Auftragung von Verkapselungsmaterial 228 selektiv belichtet, d. h. unbedeckt, gelassen wurden, wie in Bezug auf die 2D und 2I beschrieben. Anschließend kann eine Elektroplattierung ausgeführt werden, und Flächen, über denen die metallische Saatschicht aufgetragen wurde, können mit elektrisch leitfähigem Material 234 und/oder Metall plattiert und/oder bedeckt werden. Eine typische metallische Saatschicht und/oder ein typisches elektroplattiertes Material beinhalten möglicherweise Metalle, z. B. Kupfer. Jedoch sind die verschiedenen Ausführungsformen nicht darauf beschränkt, dass sie nur Kupfer beinhalten.
  • Durch Plattieren kann über dem Chip 204 elektrisch leitfähiges Material 234 aufgetragen werden. Elektrisch leitfähiges Material 234 wird möglicherweise in und/oder über der Fläche 232 gebildet und bildet möglicherweise auch eine Kontaktfläche 212, d. h. eine Rückseitenmetallisierungsschicht, die mit einer oder mehreren elektronischen Schaltungen 218 elektrisch verbunden sein kann. Elektrisch leitfähiges Material 234 kann auf der Kontaktfläche 212 gebildet werden und/oder die Kontaktfläche 212 beinhalten. Elektrisch leitfähiges Material 234 wird möglicherweise über mindestens einem Teil des Verkapselungsmaterials 224 gebildet, das über der zweiten Chipseite 208, z. B. dem zweiten Verkapselungsabschnitt 2242, aufgebracht ist.
  • Aufgrund der selektiven Platzierung des Verkapselungsmaterials 224 über der ersten Chipseite 206 und der zweiten Chipseite 208 kann eine Platzierung mit elektrisch leitfähigem Material 234 erfolgen, das möglicherweise mindestens ein Kontaktloch 236 bildet. Eine Platzierung mit elektrisch leitfähigem Material 234 kann erfolgen, um eine durchgehende Struktur zu bilden, die sich möglicherweise zwischen der ersten Chipseite 206 und der zweiten Chipseite 208 erstreckt. Zum Beispiel erstreckt sieh das Kontaktloch 236 eventuell durch das Verkapselungsmaterial 224 und durch den Chip 204 zwischen der ersten Chipseite 206 und der zweiten Chipseite 208. Das Kontaktloch 236 kontaktiert oder bildet möglicherweise mindestens einen Teil mindestens einer Kontaktfläche 212, d. h. einer Rückseitenmetallisierungsfläche.
  • Das Kontaktloch 236 wird möglicherweise gebildet, indem im Kanal 228 elektrisch leitfähiges Material 234 aufgetragen wird, wobei das elektrisch leitfähige Material 234 durch das Verkapselungsmaterial 224 mindestens teilweise umgeben werden kann. Des Weiteren kann das elektrisch leitfähige Material 234 den Kanal 228 füllen.
  • Es versteht sich, dass der Kanal 228 mit einer einzelnen durchgehenden elektrisch leitfähigen Struktur, d. h. elektrisch leitfähigem Material 234, mindestens teilweise gefüllt sein kann, um das Kontaktloch 236 zu bilden, wobei die einzelne durchgehende elektrisch leitfähige Struktur mindestens eine Kontaktfläche 212 kontaktieren und sich zwischen der ersten Chipseite 206 und der zweiten Chipseite 208 erstrecken kann. Das Kontaktloch 236 erstreckt sich als einzelne durchgehende elektrisch leitfähige Struktur möglicherweise durch den Chip 204 sowie den ersten Verkapselungsabschnitt 2241 und den zweiten Verkapselungsabschnitt 2242.
  • Das Kontaktloch 236 erstreckt sich möglicherweise durch das Verkapselungsmaterial 224 und durch den Chip 204 zwischen der ersten Chipseite 206 und der zweiten Chipseite 208, wobei das Kontaktloch 236 mit der Kontaktfläche 212 verbunden sein kann.
  • Das Kontaktloch 236 beinhaltet möglicherweise einen ersten elektrisch leitfähigen Abschnitt 238, der über der Kontaktfläche 212 aufgebracht ist, und einen zweiten elektrisch leitfähigen Abschnitt 242, der über dem Verkapselungsmaterial 224, z. B. über dem zweiten Verkapselungsabschnitt 2242, aufgebracht ist. Das Kontaktloch 236 kann mit der Kontaktfläche 212 physikalisch und elektrisch direkt verbunden sein.
  • Das Kontaktloch 236 und zum Beispiel das elektrisch leitfähige Material 234 beinhalten möglicherweise mindestens ein Material, ein Element oder eine Legierung aus der folgenden Gruppe von Materialien, die aus Folgendem besteht: Kupfer, Aluminium, Silber, Zinn, Gold, Palladium, Zink, Nickel, Eisen.
  • Das Kontaktloch 236 beinhaltet möglicherweise einen sich durch den ersten Verkapselungsabschnitt 2241 erstreckenden elektrisch leitfähigen Kontaktabschnitt 244. Der elektrisch leitfähige Kontaktabschnitt 244 kann durch den ersten Verkapselungsabschnitt 2241, z. B. auf den Querseiten des elektrisch leitfähigen Abschnitts 244, mindestens teilweise umgeben werden. Des Weiteren steht der elektrisch leitfähige Abschnitt 244 vom Verkapselungsmaterial 224, z. B. vom ersten Verkapselungsabschnitt 2241, möglicherweise vor.
  • Das Kontaktloch 236 wird möglicherweise durch den ersten Verkapselungsabschnitt 2241 und den zweiten Verkapselungsabschnitt 2242, zum Beispiel an der ersten Chipseite 206 bzw. der zweiten Chipseite 208, mindestens teilweise umgeben.
  • Die Kontaktstruktur 246 wird möglicherweise ebenfalls durch Elektroplattieren gebildet. Die Kontaktstruktur 246 kontaktiert möglicherweise, z. B. direkt und/oder physikalisch, die weitere Kontaktfläche 214, z. B. kann die Kontaktstruktur 246 über der weiteren Kontaktfläche 214 gebildet werden und sich durch das Verkapselungsmaterial 224, z. B. den ersten Verkapselungsabschnitt 2241, erstrecken.
  • 2K zeigt eine Querschnittsansicht 2110 einer Abbildung eines Teils einer integrierten Schaltung 202 nach einer Ausführungsform.
  • Über der ersten Chipseite 206 und/oder der zweiten Chipseite 208 kann Lötmaterial 248 aufgetragen werden. Die Rückseite, z. B. 208, und die Vorderseite 206 des Wafers können mit Lötmaterial 248 plattiert werden. Zum Beispiel wird Lötmaterial 248 möglicherweise über oder direkt auf Oberflächengebieten des elektrisch leitfähigen Materials 234 gebildet. Lötmaterial 248 wird möglicherweise über oder direkt auf dem Kontaktloch 236 gebildet. Zum Beispiel wird Lötmaterial 248 möglicherweise direkt auf einer Oberfläche der Kontaktstruktur 246 und/oder einer Oberfläche des ersten elektrisch leitfähigen Abschnitts 238 und/oder einer Oberfläche des zweiten elektrisch leitfähigen Abschnitts 242 und/oder einer Oberfläche des elektrisch leitfähigen Kontaktabschnitts 244 gebildet. Die Oberflächen, auf denen möglicherweise Lötmaterial 248 gebildet wird, können Oberflächen sein, die eventuell nicht durch Verkapselungsmaterial 224 bedeckt werden. Des Weiteren wird Lötmaterial 248 möglicherweise direkt auf diese Oberflächen aufgetragen.
  • Das Lötmaterial 248 ist z. B. möglicherweise eine Lötschicht, die durch Plattieren, z. B. Elektroplattieren, aufgetragen werden kann, und beinhaltet möglicherweise NiPd und/oder NiPdAu und/oder PdAu und/oder Sn und/oder AuSn; und SnAg.
  • 2L zeigt eine Querschnittsansicht 2120 einer Abbildung eines Teils einer integrierten Schaltung 202 nach einer Ausführungsform.
  • Ein weiteres Verkapselungsmaterial 252 wird optional möglicherweise über der zweiten Chipseite 208, z. B. über der Chiprückseite, gebildet, sodass die Rückseite der Einrichtung der integrierten Schaltung geformt werden kann. Ein weiteres Verkapselungsmaterial 252 umgibt möglicherweise mindestens teilweise oder im Wesentlichen den ersten elektrisch leitfähigen Abschnitt 238, den zweiten elektrisch leitfähigen Abschnitt 242 und mindestens einen Teil des Kontaktlochs 236. Ein weiteres Verkapselungsmaterial 252 beinhaltet möglicherweise eine typische Pressmasse, zum Beispiel gefülltes oder ungefülltes Epoxid, vorimprägnierte Verbundfasern, verstärkte Fasern, Laminat, ein Formmaterial, ein in Wärme ausgehärtetes Material, ein thermoplastisches Material, Füllerpartikel, faserverstärktes Laminat, faserverstärktes Polymerlaminat, faserverstärktes Polymerlaminat mit Füllerpartikeln,
  • Anschließend kann die Vereinzelung von Chips, z. B. Dicing, ausgeführt werden, um die individuellen Chipkomponenten voneinander zu trennen. Falls erforderlich, kann der Chip 204 von einem benachbarten Chip, z. B. vom Chip 204A, getrennt werden, indem durch die Dicinglinie 254 getrennt wird. Falls der Chip 204 und der Chip 204A nach oben beschriebenen Ausführungsformen eventuell eine einzelne integrierte Schaltung, z. B. eine Halbbrückenanordnung, bilden, können sie unter Nutzung anderer Dicinglinien von anderen Chips getrennt werden.
  • Zwischen dem Lötmaterial 248 und dem Kontaktloch 236, einschließlich des elektrisch leitfähigen Kontaktabschnitts 244, können keine anderen zusätzlichen Zwischenverbindungen gebildet werden. Zwischen dem Lötmaterial 248 und der Kontaktstruktur 246 können keine anderen zusätzlichen Zwischenverbindungen gebildet werden. Des Weiteren ist das Lötmaterial 248 möglicherweise direkt, z. B. direkt elektrisch und/oder direkt physikalisch, an einen äußeren Schaltkreis gekoppelt, z. B. eine äußere Leiterplatte (nicht gezeigt), z. B. eine Leiterplatte über ein Lötmaterial 248. Zum Ausführen der Kopplung wird möglicherweise ein Lötprozess genutzt.
  • Nach verschiedenen Ausführungsformen sind gegebenenfalls weniger oder keine der typischen Einhausungsprozesse, die Pressmassen einschließen, erforderlich. Viele serielle Prozesse auf der Gehäuseebene, die während herkömmlicher Prozesse genutzt werden können, werden gegebenenfalls durch weniger parallele Prozesse auf der Waferebene ersetzt. Pressmassen und/oder das Bilden von Zwischenverbindungen durch typische Pressmassen und die damit einhergehende Komplexität fallen weg. Es lassen sich höhere Integrationsdichten mit guter effizienter Abkühlung und hoher Komponentenzuverlässigkeit erzielen.
  • Die 2J bis 2L zeigen eine integrierte Schaltung 202 nach verschiedenen Ausführungsformen. Die integrierte Schaltung 202 beinhaltet möglicherweise Folgendes:
    einen Chip 204, der eine erste Chipseite 206 und eine zweite Chipseite 208 gegenüber der ersten Chipseite 206 aufweist. Der Chip 204 beinhaltet möglicherweise mindestens eine Kontaktfläche 212 auf der zweiten Chipseite 208. Das Verkapselungsmaterial 224 kann den Chip 204 mindestens teilweise bedecken. Mindestens ein Kontaktloch 236 kann mindestens eine Kontaktfläche 212 kontaktieren und sich durch das Verkapselungsmaterial 224 und durch den Chip 204 zwischen der ersten Chipseite 206 und der zweiten Chipseite 208 erstrecken.
  • Die 3A bis 3C zeigen Ansichten einer Abbildung integrierter Schaltungen nach verschiedenen Ausführungsformen.
  • 3A zeigt eine Querschnittsansicht 310 einer Abbildung einer integrierten Schaltung 302 nach einer Ausführungsform. Nach verschiedenen Ausführungsformen entspricht die integrierte Schaltung 302 möglicherweise der integrierten Schaltung 202 und beinhaltet möglicherweise ein oder mehrere oder alle der oben mit Bezug auf die integrierte Schaltung 202 bereits beschriebenen Merkmale. Wie nach einer Ausführungsform gezeigt, beinhaltet die integrierte Schaltung 302 möglicherweise ein Kontaktloch 236, das möglicherweise mehrere Kontaktlöcher, zum Beispiel die Kontaktlöcher 2361, 2362, 2363, 2364, 2365, beinhaltet. Nach verschiedenen Ausführungsformen wird die integrierte Schaltung 302 möglicherweise gefertigt, indem das Kontaktloch 236 oder Durchkontakte gebildet werden und hierfür ein Durchkontakt-zuerst-Vorgehen genutzt wird, bei dem eine Drain-Fläche, z. B. eine Rückseitenmetallisierungsfläche, möglicherweise mit einer Wafervorderseite, d. h. der ersten Chipseite 206, verbunden wird. Mit anderen Worten, mindestens ein Kontaktloch 236 oder die Durchkontakte 2361, 2362, 2363, 2364, 2365 werden möglicherweise sogar noch vor der Bildung des Lochs oder des Aufnahmeraums 222 oder des Kanals 228 gebildet.
  • Das Kontaktloch 236 beinhaltet möglicherweise einen ersten elektrisch leitfähigen Abschnitt 238 und einen zweiten elektrisch leitfähigen Abschnitt 242, die über der zweiten Chipseite 208 gebildet werden, und einen elektrisch leitfähigen Kontaktabschnitt 244, der über der ersten Chipseite 206 gebildet wird. Die Kontaktstrukturen 246 werden möglicherweise über weiteren Kontaktflächen 214, z. B. Source- und Drain-Gebieten, auf der ersten Chipseite 206 gebildet. Zum Beispiel wird möglicherweise mindestens eine Kontaktstruktur 246 über jeder weiteren Kontaktfläche 214, z. B. über jeder Source- oder Gate-Fläche, gebildet.
  • 3B zeigt eine Draufsicht 320 auf eine Abbildung einer integrierten Schaltung 302 nach einer Ausführungsform. Sowohl die Kontaktstrukturen 246, die möglicherweise äußere Source- und Gate-Kontakte sind, als auch der elektrisch leitfähige Kontaktabschnitt 244, der möglicherweise ein äußerer Drain-Kontakt ist, werden möglicherweise über der ersten Chipseite 206 gebildet.
  • 3C zeigt eine Draufsicht 330 auf eine Abbildung einer integrierten Schaltung 302H nach einer Ausführungsform. Die integrierte Schaltung 302H beinhaltet möglicherweise ein oder mehrere oder alle der bereits beschriebenen Merkmale der integrierten Schaltungen 202 und 302. Zusätzlich zeigt die integrierte Schaltung 302H die Möglichkeit einer Halbbrückenschaltungsanordnung in einer einzelnen integrierten Schaltung. Die Kontaktstrukturen 246, die möglicherweise äußere Source- und Gate-Kontakte eines ersten Transistors sind, und der elektrisch leitfähige Kontaktabschnitt 244, der möglicherweise ein äußerer Drain-Kontakt des ersten Transistors ist, werden möglicherweise über der ersten Chipseite 206 gebildet. Des Weiteren werden die Kontaktstruktur 346, die möglicherweise ein äußerer Gate-Kontakt eines zweiten Transistors ist, und der elektrisch leitfähige Kontaktabschnitt 344, der möglicherweise ein äußerer Drain-Kontakt des zweiten Transistors ist, möglicherweise ebenfalls über der ersten Chipseite 206 gebildet.
  • Die Steuerelektronik ist möglicherweise zusätzlich in Form getrennter integrierter Schaltungen integriert.
  • 4A zeigt eine Querschnittsansicht 410 einer Abbildung einer Halbleiternacktchipanordnung 402 nach einer Ausführungsform. Die Halbleiternacktchipanordnung 402 beinhaltet möglicherweise Folgendes:
    einen Halbleiternacktchip 404;
    mindestens ein Kontaktloch 236, das sich durch den Halbleiternacktchip 404 zwischen der ersten Seite des Nacktchips 206 und der zweiten Seite des Nacktchips 208 erstreckt;
    wobei mindestens ein Kontaktloch 236 die Kontaktfläche 212 auf der zweiten Seite des Nacktchips 208 möglicherweise elektrisch verbindet; und
    wobei mindestens ein Kontaktloch 236 möglicherweise an die Kontaktstelle 458 der äußeren Leiterplatte 462 gekoppelt ist.
  • 4B zeigt eine Querschnittsansicht 420 einer Abbildung einer Halbleiternacktchipanordnung 402 nach verschiedenen Ausführungsformen.
  • Die Halbleiternacktchipanordnung 402 entspricht möglicherweise der integrierten Schaltung 202 und beinhaltet möglicherweise ein oder mehrere oder alle der oben mit Bezug auf die integrierten Schaltungen 202 und 302 bereits beschriebenen Merkmale.
  • Der Halbleiternacktchip 404 entspricht möglicherweise dem Chip 204.
  • Die Halbleiternacktchipanordnung 402 beinhaltet möglicherweise weiter ein über der ersten Seite des Nacktchips 206 und der zweiten Seite des Nacktchips 208 gebildetes Verkapselungsmaterial 224, und das Kontaktloch 236 erstreckt sich möglicherweise durch den Halbleiternacktchip 404 und das Verkapselungsmaterial 224.
  • Auf dem Kontaktloch 236 ist möglicherweise eine Lötschicht 248 aufgebracht, die dem Lötmaterial 248 entspricht. Das Kontaktloch 236 ist möglicherweise über die Lötschicht 248 an die Kontaktstelle 458 der äußeren Leiterplatte 462 gekoppelt. Das Kontaktloch 236 ist über die Lötschicht 248 direkt an die Kontaktstelle 458 der äußeren Leiterplatte 462 gekoppelt.
  • Die Halbleiternacktchipanordnung 402 beinhaltet möglicherweise weiter mindestens eine weitere auf der ersten Seite des Nacktchips 206 gebildete Kontaktfläche 214 und mindestens eine Kontaktstruktur 246, die mindestens eine weitere Kontaktfläche 214 kontaktiert, wobei mindestens eine Kontaktstruktur 246 möglicherweise an eine weitere Kontaktstelle 464 der äußeren Leiterplatte 462 gekoppelt ist. Zum Beispiel ist die Kontaktstruktur 246 durch die über der Kontaktstruktur 246 aufgebrachte Lötschicht 248 möglicherweise direkt an die weitere Kontaktstelle 464 der äußeren Leiterplatte 462 gekoppelt.
  • 5 zeigt eine Querschnittsansicht 510 einer Abbildung einer integrierten Schaltung 502 nach verschiedenen Ausführungsformen.
  • Die integrierte Schaltung 502 entspricht möglicherweise der integrierten Schaltung 202 und der Halbleiternacktchipanordnung 402 und beinhaltet möglicherweise ein oder mehrere oder alle der mit Bezug auf die integrierten Schaltungen 202, 302 und 402 oben bereits beschriebenen Merkmale.
  • Die integrierte Schaltung 502 beinhaltet möglicherweise einen Chip 204, der eine erste Chipseite 206 und eine zweite Chipseite 208 gegenüber der ersten Chipseite 206 aufweist. Der Chip 204 beinhaltet möglicherweise eine Verarmungszone 216 zwischen der ersten Chipseite 206 und der zweiten Chipseite 208 und mindestens eine auf der zweiten Chipseite 208 gebildete Kontaktfläche 212. Das Verkapselungsmaterial 224 kann den Chip 204 mindestens teilweise bedecken; und mindestens ein Kontaktloch 236, das elektrisch leitfähiges Material beinhaltet, kann mit der Kontaktfläche 212 verbunden sein und sieh durch die Verarmungszone 216 erstrecken.
  • Das Kontaktloch 236 erstreckt sich möglicherweise durch das Verkapselungsmaterial 224 und durch den Chip 204 zwischen der ersten Chipseite 206 und der zweiten Chipseite 208.
  • Das Kontaktloch 236 beinhaltet möglicherweise mindestens einen über dem Verkapselungsmaterial 224 gebildeten elektrisch leitfähigen Abschnitt 232. Das Kontaktloch 236 beinhaltet möglicherweise eine ausgedehnte Kontaktstelle und/oder eine Pilzkontaktstelle. Eine Pilzkontaktstelle kann durch (Über-)Metallisierung erzeugt werden. Zuerst kann das Metall im Durchkontakt anwachsen; oben im Durchkontakt kann es lateral und vertikal anwachsen, um eine Pilzform zu bilden. Eine ausgedehnte Kontaktstelle ist eventuell größer als die anfängliche IS-Metallisierung oder der Durchkontaktdurchmesser.
  • Verschiedene Ausführungsformen lassen eventuell zu, dass integrierte Schaltungen auf der Waferebene gefertigt werden und die Kosten hierfür sich annähernd auf weniger als 100 € pro 200 mm Wafer belaufen. Zusätzlicher Flächenbedarf macht gegebenenfalls einen Bruchteil des Nacktchips aus, z. B. etwa 1/4 des Nacktchips, und kostet eventuell unter 1 c€. Des Weiteren können Teile direkt als Nacktchipkomponenten genutzt werden.
  • Wenngleich die Erfindung vor allem mit Bezug auf konkrete Ausführungsformen gezeigt und beschrieben wurde, sollte es für den Fachmann verständlich sein, dass darin verschiedene Änderungen hinsichtlich der Form und der Einzelheiten vorgenommen werden können, ohne vom Gedanken und vom Schutzbereich der Erfindung, wie von den beigefügten Ansprüchen definiert, abzuweichen. Der Schutzbereich der Erfindung wird daher von den beigefügten Ansprüchen angezeigt und alle Änderungen, die mit dem Sinngehalt der Ansprüche vereinbar sind und in ihrem Äquivalenzbereich liegen, sind deshalb als darin einbezogen anzusehen.

Claims (29)

  1. Integrierte Schaltung (302), die Folgendes aufweist: einen Chip (204), der eine erste Chipseite (206) und eine zweite Chipseite (208) gegenüber der ersten Chipseite (206) aufweist, wobei der Chip (204) mindestens eine Kontaktfläche (212) auf der zweiten Chipseite (208) aufweist; Verkapselungsmaterial (224), das den Chip (204) mindestens teilweise bedeckt; und mindestens ein Kontaktloch (236), das elektrisch leitfähiges Material aufweist, das die mindestens eine Kontaktfläche (212) kontaktiert und sich durch das Verkapselungsmaterial (224) und durch den Chip (204) zwischen der ersten Chipseite (206) und der zweiten Chipseite (208) erstreckt.
  2. Integrierte Schaltung (302) nach Anspruch 1, wobei der Chip (204) einen Halbleiternacktchip (204) aufweist.
  3. Integrierte Schaltung (302) nach Anspruch 1 oder 2, wobei der Chip (204) eine oder mehrere im Chip (204) gebildete elektronische Schaltungen aufweist, wobei die eine oder die mehreren elektronischen Schaltungen elektrisch an die mindestens eine weitere Kontaktfläche (214), die auf der ersten Chipseite (206) gebildet wird, gekoppelt sind.
  4. Integrierte Schaltung (302) nach einem der Ansprüche 1 bis 3, wobei der Chip (204) einen Leistungshalbleiterchip (204) aufweist.
  5. Integrierte Schaltung (302) nach einem der Ansprüche 1 bis 4, wobei das Verkapselungsmaterial (224) eine Mischung oder mindestens eines aus der folgenden Gruppe von Materialien aufweist, wobei die Gruppe von Materialien aus Folgendem besteht: Polymer, Epoxid, Acrylat, Silizium und Hochtemperatur-Thermoplast.
  6. Integrierte Schaltung (302) nach einem der Ansprüche 1 bis 5, wobei das elektrisch leitfähige Material eine elektrische Leitfähigkeit von über 105 (1/Ωm) aufweist.
  7. Integrierte Schaltung (302) nach einem der Ansprüche 1 bis 6, wobei das Verkapselungsmaterial (224) einen ersten Verkapselungsabschnitt (2241), der über der ersten Chipseite (206) aufgebracht ist, und einen zweiten Verkapselungsabschnitt (2242), der über der zweiten Chipseite (208) aufgebracht ist, aufweist.
  8. Integrierte Schaltung (302) nach einem der Ansprüche 1 bis 7, wobei mindestens ein Teil der mindestens einen Kontaktfläche (212) nicht durch das Verkapselungsmaterial (224) bedeckt wird.
  9. Integrierte Schaltung (302) nach einem der Ansprüche 1 bis 8, wobei das mindestens eine Kontaktloch (236) einen ersten elektrisch leitfähigen Abschnitt, der über der mindestens einen Kontaktfläche (212) aufgebracht ist, und einen zweiten elektrisch leitfähigen Abschnitt, der über dem Verkapselungsmaterial (224) aufgebracht ist, aufweist.
  10. Integrierte Schaltung (302) nach einem der Ansprüche 1 bis 9, wobei das mindestens eine Kontaktloch (236) einen ersten elektrisch leitfähigen Abschnitt, der über der mindestens einen Kontaktfläche (212) aufgebracht ist, und einen zweiten elektrisch leitfähigen Abschnitt, der über dem zweiten Verkapselungsabschnitt (2242) aufgebracht ist, aufweist.
  11. Integrierte Schaltung (302) nach Anspruch 10, wobei das mindestens eine Kontaktloch (236) einen elektrisch leitfähigen Kontaktabschnitt, der sich durch den ersten Verkapselungsabschnitt (2241) erstreckt, aufweist; wobei vorzugsweise der elektrisch leitfähige Kontaktabschnitt vom Verkapselungsmaterial (224) vorsteht; oder wobei vorzugsweise der mindestens eine elektrisch leitfähige Kontaktabschnitt als eine ausgedehnte Kontaktstelle und/oder eine Pilzkontaktstelle gebildet wird.
  12. Integrierte Schaltung (302) nach einem der Ansprüche 7 bis 11, wobei das mindestens eine Kontaktloch (236) durch den ersten Verkapselungsabschnitt (2241) und den zweiten Verkapselungsabschnitt (2242) mindestens teilweise umgeben wird.
  13. Integrierte Schaltung (302) nach einem der Ansprüche 1 bis 12, die weiter ein Lötmaterial aufweist, das über der ersten Chipseite (206) und der zweiten Chipseite (208) gebildet wird, wobei das Lötmaterial auf dem mindestens einen Kontaktloch (236) aufgebracht ist.
  14. Integrierte Schaltung (302) nach einem der Ansprüche 7 bis 13, wobei das mindestens eine Kontaktloch (236) eine einzelne durchgehende elektrisch leitfähige Struktur ist, die sich durch den Chip (204), den ersten Verkapselungsabschnitt (2241) und den zweiten Verkapselungsabschnitt (2242) erstreckt.
  15. Integrierte Schaltung (302) nach einem der Ansprüche 1 bis 14, wobei das mindestens eine Kontaktloch (236) einen elektrischen Widerstand von weniger als oder gleich 1 Milliohm aufweist.
  16. Integrierte Schaltung (302) nach einem der Ansprüche 1 bis 15, wobei der mindestens eine Kontakt mehrere mit einem gemeinsamen Knotenpunkt elektrisch verbundene Kontaktlöcher aufweist.
  17. Integrierte Schaltung (302) nach einem der Ansprüche 1 bis 16, wobei der mindestens eine Kontakt eine Durchkontaktgröße von mindestens 100 μm aufweist.
  18. Halbleiternacktchipanordnung, die Folgendes aufweist: einen Halbleiternacktchip (204); mindestens ein Kontaktloch (236), das elektrisch leitfähiges Material aufweist, das sich durch den Halbleiternacktchip (204) zwischen einer ersten Seite (206) des Nacktchips (204) und einer zweiten Seite (208) des Nacktchips (204) erstreckt; wobei das mindestens eine Kontaktloch (236) eine Kontaktfläche (212) auf der zweiten Seite des Nacktchips (204) elektrisch kontaktiert; und wobei das mindestens eine Kontaktloch (236) an eine Kontaktstelle einer äußeren Leiterplatte gekoppelt ist.
  19. Halbleiternacktchipanordnung nach Anspruch 18, die weiter Verkapselungsmaterial (224) aufweist, das über der ersten Seite (206) des Nacktchips (204) und der zweiten Seite (208) des Nacktchips (204) gebildet wird, und wobei sich das mindestens eine Kontaktloch (236) durch das Verkapselungsmaterial (224) erstreckt.
  20. Halbleiternacktchipanordnung nach Anspruch 18 oder 19, die weiter eine Lötschicht aufweist, die auf dem mindestens einen Kontaktloch (236) aufgebracht ist, wobei das mindestens eine Kontaktloch (236) über die Lötschicht an die Kontaktstelle der äußeren Leiterplatte gekoppelt ist.
  21. Halbleiternacktchipanordnung nach einem der Ansprüche 18 bis 20, die weiter Folgendes aufweist: mindestens eine weitere Kontaktfläche (214), die auf der ersten Seite (206) des Nacktchips (204) gebildet wird, und mindestens eine Kontaktstruktur, die die mindestens eine weitere Kontaktfläche (214) kontaktiert, wobei die mindestens eine Kontaktstruktur an eine weitere Kontaktstelle der äußeren Leiterplatte gekoppelt ist; wobei vorzugsweise die mindestens eine Kontaktstruktur durch eine weitere Lötschicht, die über der mindestens einen Kontaktstruktur aufgebracht ist, direkt an die weitere Kontaktstelle der äußeren Leiterplatte gekoppelt ist.
  22. Verfahren zum Fertigen einer integrierten Schaltung (302), wobei das Verfahren Folgendes aufweist: mindestens teilweises Bedecken eines Chips (204) mit Verkapselungsmaterial (224), wobei der Chip (204) eine erste Chipseite (206) und eine zweite Chipseite (208) gegenüber der ersten Chipseite (206) aufweist, wobei der Chip (204) mindestens eine Kontaktfläche (212) auf der zweiten Chipseite (208) aufweist; und Bilden mindestens eines Kontaktlochs (236), das sich durch das Verkapselungsmaterial (224) und durch den Chip (204) zwischen der ersten Chipseite (206) und der zweiten Chipseite (208) erstreckt, wobei das mindestens eine Kontaktloch (236) die mindestens eine Kontaktfläche (212) kontaktiert.
  23. Verfahren nach Anspruch 22, wobei Bilden des mindestens einen Kontaktlochs (236) Folgendes aufweist: Bilden eines Kanals durch den Chip (204), wobei sich der Kanal zwischen der ersten Chipseite (206) und der zweiten Chipseite (208) erstreckt; und Auftragen von elektrisch leitfähigem Material im Kanal, um das mindestens eine Kontaktloch (236) zu bilden; wobei vorzugsweise das Bilden des mindestens einen Kontaktlochs (236) weiter Folgendes aufweist: Auftragen von elektrisch leitfähigem Material auf der mindestens einen Kontaktfläche (212) und über mindestens einem Teil des über der zweiten Chipseite (208) aufgebrachten Verkapselungsmaterials (224).
  24. Verfahren nach Anspruch 23, wobei Bilden des mindestens einen Kontaktlochs (236) weiter Folgendes aufweist: Auftragen des elektrisch leitfähigen Materials im Kanal, wobei das elektrisch leitfähige Material durch das Verkapselungsmaterial (224) mindestens teilweise umgeben wird.
  25. Verfahren nach einem der Ansprüche 22 bis 24, wobei Bilden des mindestens einen Kontaktlochs (236) Folgendes aufweist: Bilden eines Kanals durch den Chip (204), wobei sich der Kanal zwischen der ersten Chipseite (206) und der zweiten Chipseite (208) erstreckt; und mindestens teilweises Füllen des Kanals mit einer einzelnen durchgehenden elektrisch leitfähigen Struktur, wobei die einzelne durchgehende elektrisch leitfähige Struktur die mindestens eine Kontaktfläche (212) kontaktiert und sich zwischen der ersten Chipseite (206) und der zweiten Chipseite (208) erstreckt.
  26. Integrierte Schaltung (302), die Folgendes aufweist: einen Chip (204), der eine erste Chipseite (206) und eine zweite Chipseite (208) gegenüber der ersten Chipseite (206), wobei der Chip (204) eine Verarmungszone zwischen der ersten Chipseite (206) und der zweiten Chipseite (208) aufweist, und mindestens eine auf der zweiten Chipseite (208) gebildete Kontaktfläche (212) aufweist; Verkapselungsmaterial (224), das den Chip (204) mindestens teilweise bedeckt; und mindestens ein Kontaktloch (236), das elektrisch leitfähiges Material aufweist, das mindestens eine Kontaktfläche (212) kontaktiert und sich durch die Verarmungszone erstreckt.
  27. Integrierte Schaltung (302) nach Anspruch 26, wobei sich das mindestens eine Kontaktloch (236) durch das Verkapselungsmaterial (224) und durch den Chip (204) zwischen der ersten Chipseite (206) und der zweiten Chipseite (208) erstreckt.
  28. Integrierte Schaltung (302) nach Anspruch 26 oder 27, wobei das mindestens eine Kontaktloch (236) mindestens einen elektrisch leitfähigen Abschnitt, der über dem Verkapselungsmaterial (224) gebildet wird, aufweist.
  29. Integrierte Schaltung (302) nach einem der Ansprüche 26 bis 28, wobei das mindestens eine Kontaktloch (236) eine ausgedehnte Kontaktstelle und/oder eine Pilzkontaktstelle aufweist.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150147850A1 (en) * 2013-11-25 2015-05-28 Infineon Technologies Ag Methods for processing a semiconductor workpiece
DE102015110490A1 (de) * 2015-06-30 2017-01-05 Infineon Technologies Austria Ag Halbleiterbauelemente und ein Verfahren zum Bilden eines Halbleiterbauelements
KR20190092407A (ko) 2016-12-29 2019-08-07 인텔 코포레이션 하이퍼칩

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100827437B1 (ko) * 2006-05-22 2008-05-06 삼성전자주식회사 Ｍｉｍ 커패시터를 구비하는 반도체 집적 회로 장치 및이의 제조 방법
US7803714B2 (en) 2008-03-31 2010-09-28 Freescale Semiconductor, Inc. Semiconductor through silicon vias of variable size and method of formation
US8178976B2 (en) * 2008-05-12 2012-05-15 Texas Instruments Incorporated IC device having low resistance TSV comprising ground connection
US8674482B2 (en) * 2008-11-18 2014-03-18 Hong Kong Applied Science And Technology Research Institute Co. Ltd. Semiconductor chip with through-silicon-via and sidewall pad
US8552563B2 (en) * 2009-04-07 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional semiconductor architecture
US8466060B2 (en) 2010-04-30 2013-06-18 Alpha & Omega Semiconductor, Inc. Stackable power MOSFET, power MOSFET stack, and process of manufacture
US8492272B2 (en) * 2011-07-29 2013-07-23 International Business Machines Corporation Passivated through wafer vias in low-doped semiconductor substrates
US9059306B2 (en) * 2011-10-11 2015-06-16 Maxim Integrated Products, Inc. Semiconductor device having DMOS integration

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