DE102017105330B4 - Leistungshalbleiterbauelement-Package und Verfahren zum Einbetten eines Leistungshalbleiter-Dies - Google Patents

Leistungshalbleiterbauelement-Package und Verfahren zum Einbetten eines Leistungshalbleiter-Dies Download PDF

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Abstract

Verfahren (3) zum Einbetten eines Leistungshalbleiter-Dies (1) in einem Package (2), wobei das Die (1) einen ersten Lastanschluss (11), der auf einer Die-Vorderseite (101) angeordnet ist, und einen zweiten Lastanschluss (12), der auf einer Die-Rückseite (102) angeordnet ist, umfasst, und wobei das Package (2) eine Package-Oberseite (201) und eine Package-Unterseite (202) aufweist und eine erste Anschlussschnittstelle (231) und eine zweite Anschlussschnittstelle (232) umfasst, die beide auf der Package-Unterseite (202) angeordnet sind, wobei die erste Anschlussschnittstelle (231) für eine elektrische Verbindung mit dem ersten Lastanschluss (11) bestimmt ist; wobei das Verfahren (3) Folgendes umfasst:- Bereitstellen (30) einer Isolierkernschicht (21), wobei die Isolierkernschicht (21) eine Hauptkavität (211) aufweist, die dazu konfiguriert ist, das Die (1) darin aufzunehmen, wobei die Hauptkavität (211) eine Kavitätsseitenwand (212) aufweist;- Bereitstellen (32) eines leitenden Materials (23) an der Kavitätsseitenwand (212);- Anordnen (34) des Dies (1) in der Hauptkavität (211), wobei die Die-Rückseite (102) zu der Package-Oberseite (201) weist, und Bereitstellen (34) einer Isolierungsstruktur (22) in der Hauptkavität (211), wobei die Isolierungsstruktur (22) das Die (1) einbettet;- Bereitstellen (36) einer elektrischen Verbindung zwischen dem zweiten Lastanschluss (12) und der zweiten Anschlussschnittstelle (232) über mindestens das an der Kavitätsseitenwand (212) vorgesehene leitende Material (23); und- Bereitstellen einer elektrisch leitenden Oberseitenschicht (235) auf der Package-Oberseite (201), wobei die Isolierungsstruktur (22) mindestens einen Oberseitendurchgang (228) aufweist, wobei der mindestens eine Oberseitendurchgang (228) mit einem leitenden Material (23) gefüllt wird, das eine elektrische Verbindung zwischen dem zweiten Lastanschluss (12) und der leitenden Oberseitenschicht (235) bereitstellt.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Patentschrift bezieht sich auf Ausführungsformen eines Verfahrens zum Einbetten eines Leistungshalbleiter-Dies in einem Package und auf Ausführungsformen eines Leistungshalbleiterbauelement-Package, das ein eingebettetes Leistungshalbleiter-Die enthält.
  • HINTERGRUND
  • Viele Funktionen moderner Bauelemente in Kraftfahrzeug-, Verbraucher- und Industrieanwendungen, wie zum Beispiel Umwandlung von elektrischer Energie und Antrieb eines Elektromotors oder einer elektrischen Maschine, beruhen auf Leistungshalbleiterbauelementen.
  • Bipolartransistoren mit isoliertem Gate (IGBTs), Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET) und Dioden, um nur ein paar zu nennen, werden zum Beispiel für verschiedene Anwendungen, einschließlich, ohne darauf beschränkt zu sein, Schaltern in Energieversorgungen und Leistungsumsetzern, verwendet.
  • Ein Leistungshalbleiterbauelement umfasst in der Regel ein Leistungshalbleiter-Die, das dazu konfiguriert ist, einen Laststrom entlang einem Laststrompfad zwischen zwei Lastanschlüssen des Dies zu leiten. Ferner kann der Laststrompfad mittels einer isolierten Elektrode, die manchmal als Gate-Elektrode bezeichnet wird, gesteuert werden. Bei Empfang eines entsprechenden Steuersignals von beispielsweise einer Treibereinheit kann die Steuerelektrode zum Beispiel das Leistungshalbleiterbauelement in einen leitenden Zustand oder einen sperrenden Zustand einstellen.
  • Nach der Herstellung des Leistungshalbleiter-Dies muss er in ein Package aufgenommen werden, zum Beispiel auf eine Weise, die die Installation des Dies in einer Anwendung, zum Beispiel in einem Leistungsumsetzer, beispielsweise derart, dass das Die mit einer Leiterplatte (PCB) gekoppelt werden kann, gestattet.
  • Die mögliche Montage des Dies oben auf einer Kernschicht und die Verwendung von Bonddrähten, die eine elektrische Verbindung zwischen den Die-Lastanschlüssen und Anschlussschnittstellen des Packages bereitstellen, sind beispielsweise bekannt. Ferner können das Die und die Bonddrähte dann in ein Gehäuse des Packages aufgenommen werden. Dieser Ansatz ist auch als Chipand-Wire-Ansatz bekannt. Dadurch können zum Beispiel drahtgebondete Leistungs-Dies auf Leiterplatten (Direct Copper Bonded, DCB) bereitgestellt werden.
  • Als eine Alternative kann das Die mittels der so genannten Flipchip-Technologie auf einer Kernschicht montiert werden, wodurch die Verwendung von Bonddrähten vermieden werden kann.
  • Ein noch weiterer Ansatz besteht darin, dass Die vollständig in der Kernschicht einzubetten und eine Seite (die sogenannte „Unterseite“) zur Bereitstellung von elektrischen Verbindungen für beide Lastanschlüsse des Dies zu verwenden und die andere Seite (die sogenannte „Oberseite“) in erster Linie für Wärmeableitung zu verwenden. Dieser Ansatz ist auch als der „Chip-Einbettungs“-Ansatz bekannt.
  • Ferner werden einige Grundzüge des Die-Einbettungsansatzes durch A. Ostmann et al. in „Industrial and technical aspects of the embedding technology", veröffentlicht auf der 2. IEEE Electronics System-Integration Technology Conference, 1. - 4. Sept. 2008, DOI: 10.1109/ESTC.2008.4684368 behandelt.
  • Die US 5 296 736 A beschreibt das Vorsehen einer elektrisch leitfähigen Schicht an Seitenwänden einer Ausbuchtung, in welche ein Die eingebettet wird. Diese Schicht dient zur Kontaktierung eines in die Ausbuchtung weisenden Lastkontakts des Dies. Ein ähnlicher Ansatz ist aus der US 2005/0124232 A1 bekannt.
  • Die Veröffentlichungen DE 10 2013 114 472 A1 und US 2002/0137263 A1 beschreiben beide Verfahren zum Einbetten eines Dies in einem Package.
  • KURZFASSUNG
  • Bestimmte Aspekte der vorliegenden Patentschrift betreffen die Die-Einbettungstechnologie.
  • Vorgeschlagen werden die Gegenstände der unabhängigen Ansprüche. Merkmale vorteilhafter Ausführungen sind auch in den Unteransprüchen angegeben.
  • Beispielsweise wird ein Verfahren zum Einbetten eines Leistungshalbleiter-Dies in einem Package dargelegt. Das Die umfasst einen ersten Lastanschluss, der auf einer Die-Vorderseite angeordnet ist, und einen zweiten Lastanschluss, der auf einer Die-Rückseite angeordnet ist. Das Package weist eine Package-Oberseite und eine Package-Unterseite auf und umfasst eine erste Anschlussschnittstelle und eine zweite Anschlussschnittstelle, die beide auf der Package-Unterseite angeordnet sind, wobei die erste Anschlussschnittstelle für eine elektrische Verbindung mit dem ersten Lastanschluss bestimmt ist. Das Verfahren umfasst: Bereitstellen einer Isolierkernschicht, wobei die Isolierkernschicht eine Hauptkavität aufweist, die dazu konfiguriert ist, das Die darin aufzunehmen, wobei die Hauptkavität eine Kavitätsseitenwand aufweist; Bereitstellen eines leitenden Materials an der Kavitätsseitenwand; Anordnen des Dies in der Hauptkavität, wobei die Die-Rückseite zu der Package-Oberseite weist, und Bereitstellen einer Isolierungsstruktur in der Hauptkavität, wobei die Isolierungsstruktur das Die einbettet; und Bereitstellen einer elektrischen Verbindung zwischen dem zweiten Lastanschluss und der zweiten Anschlussschnittstelle über mindestens das an der Kavitätsseitenwand vorgesehene leitende Material.
  • Gemäß einem weiteren Beispiel enthält ein Leistungshalbleiterbauelement-Package ein eingebettetes Leistungshalbleiter-Die, wobei das Die einen ersten Lastanschluss auf einer Die-Vorderseite und einen zweiten Lastanschluss auf einer Die-Rückseite umfasst, und wobei das Package eine Package-Oberseite und eine Package-Unterseite aufweist. Ferner umfasst das Package: eine erste Anschlussschnittstelle und eine zweite Anschlussschnittstelle, die beide auf der Package-Unterseite angeordnet sind, wobei die erste Anschlussschnittstelle mit dem ersten Lastanschluss elektrisch verbunden ist; eine Isolierkernschicht mit einer Hauptkavität, wobei das Die in der Hauptkavität vorgesehen ist, und wobei die Hauptkavität eine Kavitätsseitenwand aufweist; ein leitendes Material an der Kavitätsseitenwand; eine Isolierungsstruktur in der Hauptkavität, wobei die Isolierungsstruktur das Die einbettet, wobei die Die-Rückseite zu der Package-Oberseite weist; und eine elektrische Verbindung dem zweiten Lastanschluss und der zweiten Anschlussschnittstelle, wobei die elektrische Verbindung über mindestens das leitende Material an der Kavitätsseitenwand gebildet wird.
  • Der Fachmann wird bei Lektüre der folgenden detaillierten Beschreibung und bei Ansicht der beigefügten Zeichnungen zusätzliche Merkmale und Vorteile erkennen.
  • Figurenliste
  • Die Teile in den Figuren sind nicht notwendigerweise maßstabsgetreu, stattdessen wird Wert auf veranschaulichende Grundzüge der Erfindung gelegt. Darüber hinaus bezeichnen in den Figuren gleiche Bezugszeichen entsprechende Teile. In den Zeichnungen zeigen:
    • 1A-B jeweils schematisch und beispielhaft einen Abschnitt eines vertikalen Querschnitts eines Leistungshalbleiterbauelement-Packages gemäß einigen Ausführungsformen;
    • 2 schematisch und beispielhaft einen Abschnitt einer perspektivischen Ansicht auf eine Kernschicht eines Leistungshalbleiterbauelement-Packages gemäß einer oder mehreren Ausführungsformen;
    • 3 schematisch und beispielhaft einen Abschnitt eines vertikalen Querschnitts eines Leistungshalbleiterbauelement-Packages gemäß einer oder mehreren Ausführungsformen;
    • 4 schematisch und beispielhaft einen Abschnitt eines vertikalen Querschnitts eines Leistungshalbleiterbauelement-Packages gemäß einer oder mehreren Ausführungsformen;
    • 5-6 jeweils schematisch und beispielhaft Schritte eines Verfahrens zum Einbetten eines Leistungshalbleiter-Dies in einem Package gemäß einigen Ausführungsformen; und
    • 7-8 jeweils schematisch und beispielhaft Aspekte eines bekannten Leistungshalbleiterbauelement-Packages.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden detaillierten Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, in denen spezielle Ausführungsformen als Veranschaulichung gezeigt werden, in denen die Erfindung ausgeübt werden kann.
  • In dieser Hinsicht kann Richtungsterminologie, wie zum Beispiel „oben“, „unten“, „unter“, „vorne“, „hinten“, „rück“, „führender“, „nachlaufender“, „unterhalb“, „oberhalb“ usw., mit Bezug auf die Ausrichtung der gerade beschriebenen Figuren verwendet werden. Da Teile von Ausführungsformen in einer Vielzahl von verschiedenen Ausrichtungen positioniert werden können, wird die Richtungsterminologie zu Zwecken der Veranschaulichung verwendet und ist keineswegs einschränkend.
  • Es wird nunmehr ausführlich auf verschiedene Ausführungsformen Bezug genommen, von welchen ein oder mehrere Beispiele in den Figuren dargestellt werden. Jedes Beispiel wird als Erklärung bereitgestellt und soll die Erfindung nicht einschränken. Merkmale, die als Teil einer Ausführungsform dargestellt oder beschrieben werden, können beispielsweise bei oder kombiniert mit anderen Ausführungsformen verwendet werden, um eine weitere Ausführungsform zu erhalten. Die vorliegende Erfindung soll solche Modifikationen und Variationen mit einschließen. Die Beispiele werden unter Verwendung einer speziellen Ausdrucksweise beschrieben, die nicht als den Schutzumfang der beiliegenden Ansprüche einschränkend ausgelegt werden soll. Die Zeichnungen sind nicht maßstabsgetreu und dienen lediglich veranschaulichenden Zwecken. Der Übersicht halber wurden in den verschiedenen Zeichnungen die gleichen Elemente oder Herstellungsschritte mit denselben Bezugszeichen bezeichnet, sofern nichts anderes angegeben ist.
  • Der Begriff „horizontal“, wie er in dieser Beschreibung verwendet wird, soll eine Ausrichtung im Wesentlichen parallel zu einer horizontalen Fläche eines Halbleitersubstrats oder einer Halbleiterstruktur beschreiben. Dies kann zum Beispiel die Fläche eines Halbleiterwafers oder eines Dies oder eines Chips sein. Zum Beispiel können sowohl die (erste) laterale Richtung X als auch die (zweite) laterale Richtung Y, die nachstehend erwähnt werden, horizontale Richtungen sein, wobei die erste laterale Richtung X und die zweite laterale Richtung Y senkrecht zueinander sein können.
  • Der Begriff „vertikal“, wie er in dieser Beschreibung verwendet wird, soll eine Ausrichtung beschreiben, die im Wesentlichen senkrecht zu der horizontalen Fläche, das heißt, parallel zu der normalen Richtung der Fläche des Halbleiterwafers/-Chips/-Dies, angeordnet ist. Zum Beispiel kann die nachstehend erwähnte Erstreckungsrichtung Z eine Erstreckungsrichtung sein, die sowohl zu der ersten lateralen Richtung X als auch der zweiten lateralen Richtung Y senkrecht ist.
  • Im Rahmen der vorliegenden Patentschrift sollen die Begriffe „im ohmschen Kontakt“, „im elektrischen Kontakt“, „in ohmscher Verbindung“ und „elektrisch verbunden“ beschreiben, dass eine niederohmige elektrische Verbindung oder ein niederohmiger Strompfad zwischen zwei Gebieten, Bereichen, Zonen, Abschnitten oder Teilen des hierin beschriebenen Bauelements besteht. Außerdem soll im Rahmen der vorliegenden Patentschrift der Begriff „in Kontakt“ beschreiben, dass eine direkte physische Verbindung zwischen zwei Elementen des entsprechenden Halbleiterbauelements besteht; zum Beispiel umfasst ein Übergang zwischen zwei in Kontakt miteinander befindlichen Elementen möglicherweise keine weiteren Zwischenelemente oder dergleichen.
  • Darüber hinaus wird im Rahmen der vorliegenden Patentschrift der Begriff „elektrische Isolierung“, wenn nicht anders angegeben, im Rahmen seines allgemein gültigen Verständnisses verwendet und soll somit beschreiben, dass zwei oder mehr Komponenten separat voneinander angeordnet sind und dass keine ohmsche Verbindung besteht, die jene Komponenten verbindet. Jedoch können elektrisch voneinander isolierte Komponenten nichtsdestotrotz miteinander gekoppelt, zum Beispiel mechanisch gekoppelt und/oder kapazitativ gekoppelt und/oder induktiv gekoppelt, sein. Um ein Beispiel anzugeben, können zwei Elektroden eines Kondensators elektrisch voneinander isoliert, und gleichzeitig mechanisch und kapazitiv, zum Beispiel mit Hilfe einer Isolierung, zum Beispiel eines Dielektrikums, miteinander gekoppelt sein.
  • Konkrete in dieser Beschreibung erörterte Ausführungsformen betreffen ein Leistungshalbleiter-Die, zum Beispiel ein Leistungshalbleiter-Die, das innerhalb eines Leistungsumsetzers oder eines Netzteils verwendet werden kann, sind aber nicht darauf beschränkt. Somit kann ein solches Die bei einer Ausführungsform dazu ausgelegt sein, einen Laststrom zu führen, der jeweils einer Last zugeführt werden soll und/oder von einem Netzteil bereitgestellt wird. Zum Beispiel kann das Die (1) eine oder mehrere von aktiven Leistungshalbleiterzellen, wie zum Beispiel einer monolithisch integrierten Diodenzelle, einer monolithisch integrierten Transistorzelle, einer monolithisch integrierten IGBT-Zelle, einer monolithisch integrierten RC-IGBT-Zelle, einer monolithisch integrierten MGD-Zelle (MOS Gated Diode), einer monolithisch integrierten MOSFET-Zelle und/oder Abwandlungen davon umfassen. Mehrere solche Diodenzellen und/oder solche Transistorzellen können in dem Die integriert sein.
  • Der Begriff „Leistungshalbleiter-Die“, wie er in dieser Patentschrift verwendet wird, soll ein einziges Die mit Möglichkeiten zum Sperren einer hohen Spannung und/oder Führen eines hohen Stroms beschreiben. Mit anderen Worten ist ein solches Leistungshalbleiter-Die für einen hohen Strom, typischerweise im Ampere-Bereich, zum Beispiel bis zu 5 oder 100 Ampere, und/oder Spannungen, typischerweise über 15 V, besonders typisch bis zu 40 V und darüber, zum Beispiel bis zu mindestens 500 V oder mehr als 500 V, zum Beispiel mindestens 600 V, bestimmt.
  • Zum Beispiel kann das unten beschriebene Leistungshalbleiter-Die ein Die sein, das dazu konfiguriert ist, als ein Leistungsbauelement in einer Nieder-, Mittel- und/oder Hochspannungsanwendung eingesetzt zu werden. Zum Beispiel ist der Begriff „Leistungshalbleiter-Die“, wie er in dieser Patentschrift verwendet wird, nicht auf logische Halbleiterbauelemente ausgerichtet, die zum Beispiel zum Speichern von Daten, Berechnen von Daten und/oder andere Arten von halbleiterbasierter Datenverarbeitung verwendet werden.
  • Bevor das Leistungshalbleiter-Die in einer Anwendung eingesetzt werden kann, wird es in der Regel in einem Package gehäust, das eine mechanische Montage und elektrische Verbindung des Dies in der Anwendung gestatten kann, zum Beispiel auch für Wärmeverteilungszwecke. Wie eingangs erwähnt worden ist, kann dies Einbetten des Dies in einem Package umfassen.
  • Unter Bezugnahme auf die 7-8, die jeweils schematisch und beispielhaft Aspekte eines bekannten Leistungshalbleiterbauelement-Packages darstellen, soll eine Art und Weise der Einbettung eines Leistungshalbleiter-Dies 1 (hierin auch einfach als Die 1 bezeichnet) in einem Package 7 erläutert werden. Zum Beispiel kann eine Kernschicht 71 vorgesehen sein, wobei solch eine Kernschicht zum Beispiel eine Schicht aus einer Leiterplatte sein kann. Die Kernschicht 71 kann eine Hauptkavität 711 aufweisen, die eine Kavitätsseitenwand 712 aufweisen kann. Zum Beispiel begrenzt die Kavitätsseitenwand 712 die Hauptkavität 711 räumlich. Die Hauptkavität 711 kann so dimensioniert sein, dass das Die 1 darin angeordnet werden kann. Das Die 1 kann zwei Lastanschlüsse 11 und 12 aufweisen, die auf einander gegenüberliegenden Seiten des Dies 1 angeordnet sind. Zum Beispiel ist ein erster Lastanschluss 11 auf der Die-Vorderseite 101 angeordnet, und ein zweiter Lastanschluss 12 ist auf einer Die-Rückseite 102 angeordnet. Das Die 1 kann zum Leiten eines Laststroms zwischen diesen Lastanschlüssen 11, 12 konfiguriert sein.
  • Es kann wünschenswert sein, wenn bei dem Package 7 ein paar Anschlussverbindungen auf einer Package-Unterseite 702 gesammelt sind und eine gegenüberliegende Package-Oberseite 701 für einen anderen Zweck, zum Beispiel zum Ableiten von während des Betriebs des Leistungshalbleiter-Dies 1 erzeugter Wärme, verwendet wird. Zum Beispiel kann die Kernschicht 71 mit mehreren Durchgangslöchern 731 versehen sein, die von der Hauptkavität 711 getrennt, das heißt in einem Abstand zur Kavitätsseitenwand 712 positioniert, angeordnet sind. Zum Beispiel können die Durchgangslöcher 731 durch Bohren oder Laserschneiden hergestellt sein.
  • Während des Verkapselungsverfahrens können solche Durchgangslöcher 731 mit einem leitenden Material 73 gefüllt werden, um zwischen dem zweiten Lastanschluss 12, der auf der Die-Rückseite 102 angeordnet ist, und der Package-Unterseite 702 einen elektrisch leitenden Pfad herzustellen. Die Löcher 731 können auch als „durchmetallisierte Löcher“ (PTH, plated through holes) bezeichnet werden, da das Füllen der Löcher mit dem leitenden Material 73 einen Galvanisierungsschritt umfasst.
  • Unter Bezugnahme auf 8 kann eine Isolierungsstruktur 22 eingesetzt werden, um das Leistungshalbleiter-Die 1 in der Kavität 711 einzubetten. Die Isolierungsstruktur 22 kann zum Beispiel einen mechanischen Träger (zum Beispiel Halter) für das Die 1 bereitstellen und das Ausbreiten des leitenden Materials 73 auf die dargestellte Weise gestatten, um zum Beispiel sowohl die leitende Oberseitenschicht 735 auf der Package-Oberseite 701 als auch die Anschlussschnittstellen 731, 732 und 733 auf der Package-Unterseite 702, die eine elektrische Verbindung mit den Anschlüssen des Leistungshalbleiter-Dies 1 gestatten, zu bilden.
  • Gemäß einer oder mehreren hierin beschriebenen Ausführungsformen, wird eine Technologie der Die-Einbettung dargelegt, bei der möglicherweise die Durchgangslöcher 731 in der Kernschicht vermieden werden können und zum Beispiel durch Sammeln aller Anschlussschnittstellen auf der Package-Unterseite bei Verwendung der Package-Oberseite für einen anderen Zweck, zum Beispiel zum Kühlen des eingebetteten Dies, Anschlussschnittstellen auf der Package-Unterseite bereitgestellt werden können.
  • Im Folgenden werden ein neues Package mit einem darin eingebetteten Die und ein Verfahren zum Einbetten des Dies zum Bilden des Packages bereitgestellt. Gemäß dem neuen Konzept stellt zum Beispiel eine Seitenwand einer Hauptkavität zur Aufnahme des Dies in einer Isolierkernschicht eine elektrische Verbindung zwischen einer oberen Fläche des (eingebetteten) Dies und einer unteren Fläche des Packages bereit.
  • Die 1A und 1B stellen jeweils schematisch und beispielhaft einen Abschnitt eines vertikalen Querschnitts eines Leistungshalbleiterbauelement-Packages 2 (hierin auch einfach als Package 2 bezeichnet) gemäß einer oder mehreren Ausführungsformen bereit. Im Folgenden wird auf 1A bzw. 1B verwiesen.
  • Das Leistungshalbleiterbauelement-Package 2 enthält ein eingebettetes Leistungshalbleiter-Die 1, wobei das Die 1 einen ersten Lastanschluss 11, der auf einer Die-Vorderseite 101 angeordnet ist, und einen zweiten Lastanschluss 12, der auf einer Die-Rückseite 102 angeordnet ist, umfasst. Das Die 1 kann somit eine vertikale Konfiguration aufweisen, gemäß der die beiden Lastanschlüsse 11 und 12 auf einander gegenüberliegenden Seiten des Dies 1 angeordnet sind.
  • In lateralen Richtungen, zum Beispiel in den lateralen Richtungen X und Y und linearen Kombinationen davon, kann das Die 1 durch einen Die-Rand 15, der sich in der vertikalen Richtung Z erstreckt, abgeschlossen sein.
  • Zum Beispiel kann das Die 1 dahingehend konfiguriert sein, einen Laststrom zwischen den Anschlüssen 11 und 12, zum Beispiel einen Laststrom von über 5 A, über 10 A oder einen Laststrom von mehr als 100 A, zu leiten. Der maximale Laststrom, der kontinuierlich durch das Die geleitet werden kann, wird zum Beispiel durch einen Laststromnennwert auf dem Die angezeigt.
  • Bei einer Ausführungsform kann das Die 1 dazu konfiguriert sein, eine zwischen den Anschlüssen 11 und 12 angelegte Spannung, zum Beispiel eine Spannung von über 30 V, über 50 V oder eine Sperrspannung von mehr als 500 V, zu sperren.
  • Bei einer Ausführungsform kann das Die 1 eine Leistungsdiode sein, in welchem Fall der erste Lastanschluss 11 ein Anodenport sein kann und der zweite Lastanschluss 12 ein Kathodenport sein kann, oder eine Leistungs-IGBT, in welchem Fall der erste Lastanschluss 11 ein Emitteranschluss und der zweite Lastanschluss 12 ein Kollektoranschluss sein kann, oder ein MOSFET, in welchem Fall der erste Lastanschluss 11 ein Source-Anschluss und der zweite Lastanschluss 12 ein Drain-Anschluss sein kann, oder ein von einer oder mehreren dieser Grundkonfigurationen abgeleitetes Leistungsbauelement, zum Beispiel ein JFET (Junction Field Effect Transistor / Sperrschichtfeldeffekttransistor (SFET)) sein.
  • Zum Beispiel kann der zweite Lastanschluss 12, der auf der Die-Rückseite 102 angeordnet ist, mittels einer Rückseitenmetallisierung gebildet sein. Bei einer Ausführungsform enthält das Die 1 nur den zweiten Lastanschluss 12 auf der Die-Rückseite 102, und es ist kein anderer Anschluss auf der Die-Rückseite 102 angeordnet. Ferner kann auf der Die-Vorderseite 101, auf der der erste Lastanschluss 11 angeordnet ist, zusätzlich ein Steueranschluss (vgl. zum Beispiel Bezugszahl 13 in 1B und 3) angeordnet sein, zum Beispiel ein Gate-Anschluss, falls das Die 1 als steuerbares Bauelement, wie zum Beispiel eine MGD oder ein Transistor, zum Beispiel ein MOSFET oder ein IGBT, implementiert ist. Zum Beispiel kann der Steueranschluss (vgl. zum Beispiel Bezugszahl 13 in 3) von dem ersten Lastanschluss 11 elektrisch isoliert sein.
  • Das Package 2 weist eine Package-Oberseite 201 und eine Package-Unterseite 202 auf. Bei einer Ausführungsform wird die Package-Oberseite 701 zum Ableiten von während des Betriebs des Leistungshalbleiter-Dies 1 erzeugter Wärme (Leistungsverluste) verwendet, wobei auf der Package-Unterseite 702 Anschlussschnittstellen vorgesehen sein können, die eine elektrische Verbindung mit den Anschlüssen 11, 12 des Leistungshalbleiter-Dies 1, zum Beispiel durch Sammeln aller Anschlussschnittstellen auf der Package-Unterseite 702 und keine auf der Package-Oberseite 701, gestatten.
  • Bei einer Ausführungsform umfasst das Package 2 eine erste Anschlussschnittstelle 231 für eine elektrische Verbindung mit dem ersten Lastanschluss 11 und eine zweite Anschlussschnittstelle 232, wobei die erste Anschlussschnittstelle 231 und die zweite Anschlussschnittstelle 232 auf der Package-Unterseite 202 angeordnet sind. Aus der anschließenden Erläuterung geht hervor, dass die zweite Anschlussschnittstelle 232 für eine elektrische Verbindung mit dem zweiten Lastanschluss 12, der auf der Die-Rückseite 102 angeordnet ist, verwendet werden kann.
  • Das Package 2 kann ferner eine Isolierkernschicht 21 (hier auch einfach als Kernschicht 21 bezeichnet) umfassen. Die Kernschicht 21 kann zwischen der Package-Oberseite 201 und der Package-Unterseite 202 angeordnet sein. Die Kernschicht 21 kann ein Bauteil der Leiterplatte bilden. Die Kernschicht 21 kann aus einem elektrisch isolierenden Material hergestellt sein, zum Beispiel aus einem Polymer, einem PCB-Laminat, einem flammenhemmenden Material (FR-Material, FR - flame retardant; zum Beispiel FR4), einem Epoxid-Verbundwerkstoff (CEM - composite epoxy material), wie zum Beispiel CEM1 oder CEM3, einem Bismaleimid-Triazin-Harzmaterial (BT-Material), einem Imid, einem Polyimid, ABF oder aus einer Kombination der oben genannten beispielhaften Materialien hergestellt sein.
  • Zum Beispiel ist die Kernschicht 21 eine monolithische Kernschicht. Die Kernschicht 21 kann eine Dicke in Z-Richtung aufweisen, die innerhalb des Bereichs von 20 bis 800 µm, innerhalb des Bereichs von 40 bis 300 µm oder innerhalb des Bereichs von 60 bis 140 µm liegt. Bei einer Ausführungsform können eine Dicke des Dies 1 und die Dicke der Kernschicht 21 identisch bzw. zumindest im Wesentlichen identisch sein.
  • Die Kernschicht 21 kann eine Hauptkavität 211 aufweisen, die das Die 1 darin aufnehmen (zum Beispiel häusen) kann. Die Hauptkavität 211 weist eine Kavitätsseitenwand 212 auf. Zum Beispiel beschränkt die Kavitätsseitenwand 212 räumlich die Hauptkavität 211. Bei einer Ausführungsform, zum Beispiel bei einem Querschnitt, wie in 1A gezeigt, kann die Kavitätsseitenwand 212 parallel zu dem Die-Rand 15 sein. Bei einer Ausführungsform sind die Kernschicht 21 und das Die 1 im Wesentlichen koplanar miteinander in dem Package, zum Beispiel bezüglich einer oberen Fläche 215 und/oder einer unteren Fläche 216.
  • Bei einer Ausführungsform ist an der Kavitätsseitenwand 212 ein leitendes Material 23 vorgesehen. Zum Beispiel ist das leitende Material 23 an der Kavitätsseitenwand 212 beispielsweise so vorgesehen, dass es die Kavitätsseitenwand 212 zumindest teilweise bedeckt. Bei einer Ausführungsform ist das leitende Material 23 so angeordnet, dass es die Kavitätsseitenwand 212 zumindest in einem vertikalen Querschnitt, wie in 1A dargestellt, vollständig bedeckt. Ferner können gemäß einer Ausführungsform auch Teile der oberen Fläche 215 und/oder der unteren Fläche 216 der Kernschicht 21 und/oder Ränder zwischen der Kavitätsseitenwand 212 und mindestens einer der Flächen 215 und 216 mit dem leitenden Material 23 bedeckt sein.
  • Das leitende Material 23 kann Kupfer und/oder Nickel und/oder Silber und/oder Gold und/oder Zinn und/oder eine Kombination aus diesen Materialien umfassen. Zum Beispiel weist das leitende Material 23 eine Leitfähigkeit von über 106 * 1/Qm auf. Gemäß einer Ausführungsform kann eine Dicke entlang der ersten lateralen Richtung X des leitenden Materials 23 an der Kavitätsseitenwand 212 in Abhängigkeit von dem Laststromnennwert des Dies 1 gewählt werden. Zum Beispiel kann das leitende Material 23 so dimensioniert sein, dass es zum Führen mindestens des Laststroms, für den das Die 1 ausgelegt worden ist, konfiguriert ist.
  • Somit kann bei einer Ausführungsform das Halbleiter-Die 1 dazu konfiguriert sein, einen Laststrom zwischen dem ersten Lastanschluss 11 und dem zweiten Lastanschluss 12 zu leiten, wobei das Package 2 dazu konfiguriert sein kann, den Laststrom über das vorgesehene leitende Material 23 entlang der Kavitätsseitenwand 212 zu leiten. Zum Beispiel ist das leitende Material 23 so an der Seitenwand 212 vorgesehen, dass es auch zum Leiten eines Laststroms gemäß dem Laststromnennwert des Dies 1 konfiguriert ist.
  • Das Package 2 kann ferner eine Isolierungsstruktur 22 umfassen, die in der Hauptkavität 211 enthalten sein kann. Die Isolierungsstruktur 22 kann sich von der Kernschicht 21 unterscheiden, zum Beispiel können die Isolierungsstruktur 22 und die Kernschicht 21 getrennte Komponenten/Elemente des Packages 2 sein, die zum Beispiel aus verschiedenen Materialien hergestellt sein können. Ferner kann die Isolierungsstruktur22 das Die 1, beispielsweise innerhalb der Hauptkavität 212, wie in 1 schematisch und beispielhaft dargestellt, einbetten. Bei einer Ausführungsform sind das leitende Material 23 an der Kavitätsseitenwand 212 und der Die-Rand 15 mittels der Isolierungsstruktur 22 gegeneinander elektrisch isoliert. Zum Beispiel wirkt die Isolierungsstruktur 22 auf einer Seite mit dem Die-Rand 15 zusammen, und auf der anderen Seite wirkt die Isolierungsstruktur 22 mit dem leitenden Material 23 zusammen (kontaktiert es zum Beispiel). Mit anderen Worten, das an der Kavitätsseitenwand 212 angeordnete leitende Material 23 kann die Kernschicht 21 (zum Beispiel mechanisch) mit der Isolierungsstruktur 22 koppeln.
  • Demgemäß ist das Die 1 zum Beispiel mittels der Isolierungsstruktur 22 in der Hauptkavität 211 eingebettet. Zum Beispiel kann die Isolierungsstruktur 22 den Die-Rand 15 teilweise oder vollständig umgeben. Zusätzlich oder als Alternative dazu kann die Isolierungsstruktur 22 den Die-Rand 15 teilweise oder vollständig bedecken.
  • Das Die 1 kann so angeordnet sein, dass die Die-Rückseite 102 zu der Package-Oberseite 201 weist. Ferner kann die Die-Vorderseite 101 zu der Package-Unterseite 202 weisen. Des Weiteren kann die Die-Rückseite 102 parallel zur oberen Fläche 215 der Kernschicht 21 angeordnet sein, und die Die-Vorderseite 101 kann parallel zur unteren Fläche 216 der Kernschicht 21 angeordnet sein. Bei einer Ausführungsform verlaufen die Die-Vorderseite 101 und die Die-Rückseite 102 parallel zueinander, und die Package-Oberseite 201 und die Package-Unterseite 202 können auch parallel zueinander verlaufen.
  • Bei einer Ausführungsform umfasst das Package 2 ferner eine elektrische Verbindung zwischen dem zweiten Lastanschluss 12 und der zweiten Anschlussschnittstelle 232. Diese elektrische Verbindung wird über mindestens das leitende Material 23 an der Kavitätsseitenwand 212 gebildet. Zur Bereitstellung der elektrischen Verbindung zwischen der zweiten Anschlussschnittstelle 232, die auf der Package-Unterseite 22 angeordnet ist, und dem zweiten Lastanschluss, der zu der Package-Oberseite 201 weist, sind zum Beispiel möglicherweise Durchgangslöcher in der Kernschicht nicht erforderlich, da ein elektrischer Pfad entlang der vertikalen Richtung mittels des an der Kavitätsseitenwand 212 angeordneten leitende Materials 23 gebildet werden kann.
  • Bei einer Ausführungsform kann das Package 2 ferner eine elektrisch leitende Oberseitenschicht 235 auf der Package-Oberseite 201 enthalten, wobei die Isolierungsstruktur 22 mindestens einen Oberseitendurchgang 228 aufweisen kann, und wobei der mindestens eine Oberseitendurchgang 228 mit einem leitenden Material, zum Beispiel mit dem gleichen leitenden Material 23, das an der Kavitätsseitenwand 212 vorgesehen ist, gefüllt sein kann, wodurch eine elektrische Verbindung zwischen dem zweiten Lastanschluss 12 und der leitenden Oberseitenschicht 235 bereitgestellt wird.
  • Die elektrische Verbindung zwischen der zweiten Anschlussschnittstelle 232 und dem zweiten Lastanschluss 12 wird ferner beispielsweise mittels der Oberseitenschicht 235 hergestellt. Die leitende Oberseitenschicht 235 kann sich lateral so erstrecken, dass sie zum Beispiel auf das an der Kavitätsseitenwand 212 vorgesehene leitende Material 23 trifft. Die leitende Oberseitenschicht 235 kann aus dem gleichen Material 23 bestehen, das an der Kavitätsseitenwand 212 vorgesehen ist.
  • Bei einer Ausführungsform enthält das Package 2, in dem das Die 1 gehäust sein kann, keinerlei Drähte, wie zum Beispiel Bonddrähte oder dergleichen. Somit können die elektrischen Verbindungen zwischen den Anschlussschnittstelle 231, 232 und den Lastanschlüssen 11 bzw. 12 zum Beispiel (nur) mittels des leitenden Materials 23 realisiert werden. Beispielhafte Weisen der Bereitstellung solch eines leitenden Materials 23 werden unten weiter erläutert.
  • Weitere optionale Aspekte des Leistungshalbleiterbauelement-Packages 2 sollen unter Bezugnahme auf die 2 bis 4 erläutert werden, wobei 2 schematisch und beispielhaft einen Abschnitt einer perspektivischen Ansicht einer Ausführungsform der Kernschicht 21 darstellt, und wobei sowohl 3 als auch 4 einen Abschnitt eines vertikalen Querschnitts einer jeweiligen Ausführungsform des Leistungshalbleiterbauelement-Packages 2 darstellen.
  • Wie in 2 dargestellt, kann die gesamte Kavitätsseitenwand 212 zum Beispiel mit dem leitenden Material 23 bedeckt sein, und/oder Teile der oberen Fläche 215 und der unteren Fläche 216 (in 2 nicht zu sehen) der Kernschicht 21 können mit dem leitenden Material 23 bedeckt sein. Ferner kann das leitende Material 23 so angeordnet sein, dass es eine oder mehrere Landeflächen 234 bereitstellt, die für die Realisierung weiterer elektrischer Pfade in dem Package 2, zum Beispiel für die Realisierung so genannter Mikro-Durchkontaktierungen (auch als „µ-Vias“ bezeichnet) in dem Package 2, verwendet werden können. Zum Beispiel kann jede der einen oder mehreren Landeflächen 234 zumindest durch eine klar detektierbare lokal vergrößerte Oberfläche des leitenden Materials 23 gebildet werden, wie beispielhaft dargestellt ist.
  • Auf 3 Bezug nehmend, kann das Package eine dritte Anschlussschnittstelle 233 enthalten, die auf der Package-Unterseite 202 angeordnet ist, wobei das Die 1 ferner einen Steueranschluss 13 umfassen kann (wie bereits oben unter Bezugnahme auf 1B angedeutet worden ist), der auf der Die-Vorderseite 101 angeordnet ist und mit der dritten Anschlussschnittstelle 233 elektrisch verbunden ist. Ferner können die erste Anschlussschnittstelle 231, die zweite Anschlussschnittstelle 232 und die dritte Anschlussschnittstelle 233 jeweils gegeneinander elektrisch isoliert sein.
  • Bei einer Ausführungsform kann die Isolierungsstruktur 22 mehr als einen Oberseitendurchgang 228, zum Beispiel zwei, drei, vier oder mehr Oberseitendurchgänge 228, umfassen, und das leitende Material 23 kann sich in jeden der Oberseitendurchgänge 228 und auch (lateral) unter den Oberseitendurchgängen 228 erstrecken, um zum Beispiel mit dem zweiten Lastanschluss 12 zusammenzuwirken, und auch oberhalb der Oberseitendurchgänge 228 erstrecken, um zum Beispiel die leitende Oberseitenschicht 235 zu bilden.
  • Die oben genannten Aspekte hinsichtlich der dritten Anschlussschnittstelle 233 und der mehreren Oberseitendurchgänge 228 sind in 4 auch schematisch dargestellt. Das Package 2 kann darüber hinaus eine Pad-Struktur umfassen, die auf der Package-Unterseite 202 angeordnet ist und ein erstes Pad 251, das mit der ersten Anschlussschnittstelle 231 elektrisch verbunden sein kann, ein zweites Pad 252, das mit der zweiten Anschlussschnittstelle 232 elektrisch verbunden sein kann, und wahlweise (zum Beispiel, wenn das Leistungshalbleiter-Die 1 einen Steueranschluss 13 umfasst, wie beispielhaft dargestellt ist) ein drittes Pad 253, das mit der dritten Anschlussschnittstelle 233 elektrisch verbunden sein kann, umfasst. Das erste Pad 251 kann zum Beispiel ein Source-Pad bilden, das zweite Pad 252 kann ein Drain-Pad bilden und das dritte Pad 253 kann ein Gate-Pad bilden. Bei einer Ausführungsform des Packages 2 sind diese Pads 251 bis 253 nicht weiter verkapselt, stellen jedoch eine Kontaktfläche bereit, die durch sich außerhalb des Packages 2 befindende Mittel, zum Beispiel durch Mittel, die nicht Teil des Packages 2 sind, kontaktiert sein kann.
  • Es sollte auf der Hand liegen, dass bei anderen Ausführungsformen, die hier nicht dargestellt werden, das Leistungshalbleiter-Die 1 mehr als einen Anschluss auf seiner Rückseite 102 enthalten kann bzw. auf entgegengesetzte Weise im Package 2 angeordnet sein kann, derart, dass seine Vorderseite 101 (in einem Beispiel) den ersten Lastanschluss 11 enthält und der Steueranschluss 13 zu der Package-Oberseite weist. Dann können verschiedene Abschnitte der Kavitätsseitenwand 212 verwendet werden, um die elektrische Verbindung entlang der vertikalen Richtung Z zu implementieren, um getrennte elektrische Verbindungen zwischen den zwei oder mehr Die-Anschlüssen auf der Die-Seite, die zu der Package-Oberseite 201 weist, bereitzustellen, wobei entsprechende Anschlussschnittstellen auf der Package-Unterseite 202 angeordnet sind.
  • Hinsichtlich beispielhafter Abmessungen kann das Die 1 eine laterale Gesamterstreckung entlang der ersten lateralen Richtung X von einem oder mehreren Millimetern, zum Beispiel von 2 mm, und eine laterale Gesamterstreckung entlang der zweiten lateralen Richtung Y auch von einem oder mehreren Millimetern, zum Beispiel von 2 mm, aufweisen. Die Hauptkavität 211 kann etwas größer dimensioniert sein, so dass sowohl die Isolierungsstruktur 22 als auch das Die 1 dort hineinpassen können. Wie oben angedeutet, kann sich in einem Beispiel die Dicke des Dies 1 in einem Bereich von mehreren µm, zum Beispiel bei ca. 100 µm, befinden.
  • Ferner sei darauf hingewiesen, dass die Kernschicht 21 mehr als eine Hauptkavität 211 umfassen kann und dementsprechend mehr als ein Die 1 aufnehmen kann. Bei einer Ausführungsform sind jedoch in jeder Hauptkavität 211 nicht mehr als ein Die 1 enthalten.
  • Wie bei mindestens einer oder mehreren Ausführungsformen kann die Verwendung von Durchgangslöchern aufgrund der Bereitstellung des leitenden Materials 23 an der Kavitätsseitenwand 212 vermieden werden, die lateralen Gesamtabmessungen des Packages 2 können reduziert werden bzw. kann eine Kernschicht 21 mit gegebenen Abmessungen mehr und/oder eine oder mehrere größere Dies im Vergleich zu der Variante, die die Durchgangslöcher verwendet (vgl. Bezugszahl 731 in 7) aufnehmen. Als Ergebnis kann dies eine Vergrößerung der Leistungsdichte des gesamten Packages 2 gestatten.
  • Die 5-6 zeigen jeweils schematisch und beispielhaft Schritte eines Verfahrens 3 zum Einbetten eines Leistungshalbleiter-Dies in einem Package gemäß einigen Ausführungsformen. Zum Beispiel kann das unten beschriebene Verfahren 3 zum Erzeugen einer oder mehrerer Ausführungsformen des oben beschriebenen Packages 2 verwendet werden. Somit sollte auf der Hand liegen, dass oben beschriebene beispielhafte Aspekte des Packages 2 analog auf das im Folgenden beschriebene Verfahren 3 angewendet werden können und umgekehrt.
  • Das Verfahren 3 kann in einem Schritt 30 Bereitstellen der Isolierkernschicht 21 umfassen, wobei die Isolierkernschicht 21 die Hauptkavität 211 aufweist, die zum Häusen des Dies 1 darin konfiguriert ist, wobei die Hauptkavität 211 die Kavitätsseitenwand 212 aufweist.
  • Schritt 30 kann die Schritte 300 bis 303 umfassen, die in 6 dargestellt werden. Zum Beispiel wird die vorgesehene Kernschicht 21 Schritt 300 mit einer Metallschicht (zum Beispiel Kupferschicht) 218 bedeckt. In Schritt 301 können Löcher 217 vorgesehen, zum Beispiel gebohrt, werden, um zum Beispiel Halterungslöcher, die bei nachfolgenden Verarbeitungsschritten, zum Beispiel für Ausrichtungszwecke, verwendet werden können, bereitzustellen. Ferner kann in Schritt 301 eine Ausrichtungsmarkierung vorgenommen werden. In Schritt 302 kann die Metallschicht 218 teilweise entfernt werden, zum Beispiel in einem Abschnitt, in dem die Hauptkavitäten vorgesehen werden sollen. Dieses teilweise Entfernen der Metallschicht 218 kann Flächenabschnitte 2181 der Kernschicht 21 freilegen. Solch ein Entfernen kann durch standardmäßige Lithographie- und Ätzverarbeitungsschritte durchgeführt werden. In diesen Abschnitten 2181 kann die Kernschicht 21 dem weiteren Entfernungsschritt 303 unterzogen werden, in dem die Hauptkavitäten 211, zum Beispiel mittels Laserschneiden, gebildet werden. Statt des Laserschneidens könnte auch mechanisches Fräsen durchgeführt werden, um die Hauptkavitäten 211 zu bilden.
  • Im Anschluss an das Bilden der Hauptkavitäten 211 kann in Schritt 32 das leitende Material 23 an der Kavitätsseitenwand 212 der Hauptkavitäten 211 vorgesehen werden. Das leitende Material kann mit einer Dicke von mindestens 5 µm vorgesehen werden, wobei die gewählte Dicke von der Laststromfähigkeit des Dies 1 abhängig sein kann, wie oben erläutert wurde. Zum Beispiel werden die gesamten Seitenwände 212, zum Beispiel mindestens innerhalb eines vertikalen Querschnitts des Packages 2, wie in 3 dargestellt, sowie wahlweise mindestens Teile der oberen Fläche 215 und der unteren Fläche 216 der Kernschicht 21 bedeckt. Das Bereitstellen des leitenden Materials 23 kann in einem Beispiel mittels eines Galvanisierungsschritts, zum Beispiel eines Verkupferungsschritts, durchgeführt werden.
  • Danach kann in Schritt 33 das vorgesehene leitende Material 23 strukturiert werden, zum Beispiel auf eine Weise der Gewährleistung, dass die benachbarten Hauptkavitäten 211 elektrische Pfade aufweisen können, die gegeneinander elektrisch isoliert sind. Zum Beispiel wird eine Seitenwand 212, die räumlich eine der Hauptkavitäten 211 beschränkt, mit einem Abschnitt des leitenden Materials 23 bedeckt, der gegen einen anderen Abschnitt des leitenden Materials 23 elektrisch isoliert ist, der an einer anderen Seitenwand 212 vorgesehen ist, die eine andere der Hauptkavitäten 211 räumlich beschränkt, wie in 6 schematisch dargestellt ist. Bei einer Ausführungsform kann solch eine Strukturierung des vorgesehenen leitenden Materials 23 mittels standardmäßiger Lithographie- und Ätzverarbeitungsschritte durchgeführt werden. Bei einer anderen Ausführungsform kann solch eine Strukturierung des bereitgestellten leitenden Materials 23 mittels mechanischer Bearbeitungsschritte, zum Beispiel durch Schneiden, durchgeführt werden.
  • Erneut auf 5 Bezug nehmend, kann das Die 1 in Schritt 34 in der Hauptkavität 211 vorgesehen, zum Beispiel angeordnet, werden, wobei die Die-Rückseite 102 bei einer Ausführungsform zu der Package-Oberseite 201 weisen kann. Ferner kann die Isolierungsstruktur 22 in der Hauptkavität 211 vorgesehen, zum Beispiel angeordnet, werden, wobei die Isolierungsstruktur 22 das Die 1 einbettet. Diese beiden Vorsehungsschritte müssen nicht zwangsweise gleichzeitig durchgeführt werden. Zum Beispiel werden bei einer Ausführungsform die Isolierungsstruktur 22 und das Die 1 in der Hauptkavität 211 gleichzeitig vorgesehen, und bei einer anderen Ausführungsform werden Teile der Isolierungsstruktur 22 zunächst in der Hauptkavität 211 vorgesehen, danach das Die 1, und danach werden verbleibende Teile der Isolierungsstruktur 22 in der Hauptkavität 211 vorgesehen. Die Isolierungsstruktur 22 kann eine elektrische Isolierung zwischen dem an der Kavitätsseitenwand 212 und am Die-Rand 15 vorgesehenen leitenden Material 23 gewährleisten.
  • In Schritt 36 kann die elektrische Verbindung zwischen dem zweiten Lastanschluss 12 und der zweiten Anschlussschnittstelle 232 über mindestens das an der Kavitätsseitenwand 212 vorgesehene leitende Material 23 hergestellt werden. Zum Beispiel kann dies Bilden der oben genannten leitenden Oberseitenschicht 235 bezüglich der beispielhaften Ausführungsformen des Packages 2 umfassen.
  • Bei einer Ausführungsform bildet das Verfahren 3 einen Teil eines Leiterplatten(PCB-)Herstellungsprozesses. Somit werden gemäß einer oder mehreren hierin beschriebenen Ausführungsformen ein Verfahren zum Erzeugen einer PCB und ein Verfahren zur Aufnahme des Leistungshalbleiter-Dies in einem Package zu einem einzigen Prozess kombiniert/vereinigt.
  • Das Verfahren 3 umfasst zum Beispiel ferner, beispielsweise nach dem Vorsehen (in Schritt 32) des leitenden Materials 23 an der Kavitätsseitenwand 212 und als Teil des Vorsehens (in Schritt 34) des Dies 1 in der Hauptkavität 211: Laminieren eines Bands an die untere Fläche 216 der Kernschicht 21, wodurch eine untere Öffnung der Hauptkavität 211 zumindest teilweise bedeckt wird, zum Beispiel um einen vorübergehenden Die-Träger bereitzustellen. Dann, das heißt danach, kann das Die 1 auf dem Band vorgesehen werden, zum Beispiel indem das Die 1 auf das Band angeordnet, zum Beispiel gebondet, wird. Zum Beispiel kann das Band danach von der Kernschicht 21 entfernt werden, nachdem die Isolierungsstruktur 22 in der Hauptkavität 211 vorgesehen worden ist.
  • Gemäß einer oder mehreren hierin beschriebenen Ausführungsformen wird das Leistungshalbleiter-Die 1 als ein bare Die, das heißt als ein ungehäustes Die, vorgesehen, und ist somit innerhalb der Hauptkavität 211 der Kernschicht 21 eingebettet, das heißt, statt oben auf der oberen Fläche 215 oder der unteren Fläche 216 der Kernschicht 21 montiert zu sein. Mit anderen Worten, das Package 2 kann um das Die 1 „herum“ gefertigt sein, anstatt dass das Die (1) an einem vorgefertigten Package montiert ist. Zum Beispiel kann das Package „um“ das Die 1 herum gefertigt werden, indem das Die 1 in die Hauptkavität 211 vorgesehen wird und danach die Teile der Isolierungsschicht 22 zumindest an einer Seitenfläche des Dies vorgesehen werden, um das Die in das Package einzubetten. Dabei kann das Die nicht an/in ein vorgefertigtes Package montiert werden. Wie oben aufgezeigt worden ist, werden gemäß einer oder mehreren Ausführungsformen ein Package-Herstellungsverfahren, zum Beispiel ein PCB-Herstellungsverfahren, und ein Verfahren zur Aufnahme eines Leistungshalbleiter-Dies 1 in das Package zu einem einzigen Prozess kombiniert.
  • Räumlich relative Begriffe, wie zum Beispiel „unter“, „unterhalb“, „niedriger“, „über“, „oberer“, und dergleichen werden der Einfachheit der Beschreibung halber dazu verwendet, die Positionierung eines Elements relativ zu einem zweiten Element zu beschreiben. Diese Begriffe sollen zusätzlich zu Ausrichtungen, die von jenen, die in den Figuren veranschaulicht sind, verschiedenen sind, verschiedene Ausrichtungen des jeweiligen Bauelements mit einschließen. Ferner werden Begriffe, wie „erster“, „zweiter“ und dergleichen auch zum Beschreiben verschiedener Elemente, Gebiete, Abschnitte usw. verwendet und sollen ebenfalls nicht einschränkend sein. Gleiche Begriffe beziehen sich in der gesamten Beschreibung auf gleiche Elemente.
  • Wie hierin verwendet, sind die Begriffe „aufweisen“, „beinhalten“, „enthalten“, „umfassen“, „zeigen“ und dergleichen offene Begriffe und geben das Vorhandensein der angegebenen Elemente oder Merkmale an, schließen aber zusätzlichen Elemente oder Merkmale nicht aus.

Claims (19)

  1. Verfahren (3) zum Einbetten eines Leistungshalbleiter-Dies (1) in einem Package (2), wobei das Die (1) einen ersten Lastanschluss (11), der auf einer Die-Vorderseite (101) angeordnet ist, und einen zweiten Lastanschluss (12), der auf einer Die-Rückseite (102) angeordnet ist, umfasst, und wobei das Package (2) eine Package-Oberseite (201) und eine Package-Unterseite (202) aufweist und eine erste Anschlussschnittstelle (231) und eine zweite Anschlussschnittstelle (232) umfasst, die beide auf der Package-Unterseite (202) angeordnet sind, wobei die erste Anschlussschnittstelle (231) für eine elektrische Verbindung mit dem ersten Lastanschluss (11) bestimmt ist; wobei das Verfahren (3) Folgendes umfasst: - Bereitstellen (30) einer Isolierkernschicht (21), wobei die Isolierkernschicht (21) eine Hauptkavität (211) aufweist, die dazu konfiguriert ist, das Die (1) darin aufzunehmen, wobei die Hauptkavität (211) eine Kavitätsseitenwand (212) aufweist; - Bereitstellen (32) eines leitenden Materials (23) an der Kavitätsseitenwand (212); - Anordnen (34) des Dies (1) in der Hauptkavität (211), wobei die Die-Rückseite (102) zu der Package-Oberseite (201) weist, und Bereitstellen (34) einer Isolierungsstruktur (22) in der Hauptkavität (211), wobei die Isolierungsstruktur (22) das Die (1) einbettet; - Bereitstellen (36) einer elektrischen Verbindung zwischen dem zweiten Lastanschluss (12) und der zweiten Anschlussschnittstelle (232) über mindestens das an der Kavitätsseitenwand (212) vorgesehene leitende Material (23); und - Bereitstellen einer elektrisch leitenden Oberseitenschicht (235) auf der Package-Oberseite (201), wobei die Isolierungsstruktur (22) mindestens einen Oberseitendurchgang (228) aufweist, wobei der mindestens eine Oberseitendurchgang (228) mit einem leitenden Material (23) gefüllt wird, das eine elektrische Verbindung zwischen dem zweiten Lastanschluss (12) und der leitenden Oberseitenschicht (235) bereitstellt.
  2. Verfahren (3) nach Anspruch 1, wobei das Bereitstellen (32) des leitenden Materials an der Kavitätsseitenwand (212) ein Durchführen eines Galvanisierungsschritts umfasst.
  3. Verfahren (3) nach Anspruch 1 oder 2, wobei das vorgesehene leitende Material (23) Kupfer und/oder Nickel und/oder Silber und/oder Gold und/oder Zinn umfasst.
  4. Verfahren (3) nach einem der vorhergehenden Ansprüche, wobei das vorgesehene leitende Material (23) die gesamte Kavitätsseitenwand (212) bedeckt.
  5. Verfahren (3) nach einem der vorhergehenden Ansprüche, ferner umfassend Strukturieren (33) des vorgesehenen leitenden Materials (23).
  6. Verfahren (3) nach einem der vorhergehenden Ansprüche, wobei das leitende Material mit einer Dicke von mindestens 5 µm bereitgestellt wird.
  7. Verfahren (3) nach einem der vorhergehenden Ansprüche, wobei das Leistungshalbleiter-Die (1) zum Leiten eines Laststroms zwischen dem ersten Lastanschluss (11) und dem zweiten Lastanschluss (12) konfiguriert ist, und wobei das Package (2) zum Leiten des Laststroms entlang der Kavitätsseitenwand (212) über das vorgesehene leitende Material (23) konfiguriert ist.
  8. Verfahren (3) nach einem der vorhergehenden Ansprüche, wobei die Isolierungsstruktur (22) eine elektrische Isolierung zwischen dem an der Kavitätsseitenwand (212) vorgesehenen leitenden Material (23) und einem Rand (15) des Dies (1) gewährleistet.
  9. Verfahren (3) nach einem der vorhergehenden Ansprüche, wobei das Verfahren (3) einen Teil eines Leiterplattenherstellungsprozesses bildet.
  10. Verfahren (3) nach einem der vorhergehenden Ansprüche, wobei Anordnen (34) des Dies (1) in der Hauptkavität (211) Folgendes umfasst: - Laminieren eines Bands an eine untere Fläche (216) der Kernschicht (21), wodurch eine untere Öffnung der Hauptkavität (211) zumindest teilweise bedeckt wird; und - Bereitstellen des Dies (1) an dem Band; wobei das Band nach Vorsehen der Isolierungsstruktur in der Hauptkavität von der Kernschicht entfernt wird.
  11. Leistungshalbleiterbauelement-Package (2), das ein eingebettetes Leistungshalbleiter-Die (1) umfasst, wobei das Die (1) einen ersten Lastanschluss (11) auf einer Die-Vorderseite (101) und einen zweiten Lastanschluss (12) auf einer Die-Rückseite (102) umfasst, und wobei das Package (2) eine Package-Oberseite (201) und eine Package-Unterseite (202) aufweist, wobei das Package (2) Folgendes umfasst: - eine erste Anschlussschnittstelle (231) und eine zweite Anschlussschnittstelle (232), die beide auf der Package-Unterseite (202) angeordnet sind, wobei die erste Anschlussschnittstelle (231) mit dem ersten Lastanschluss (11) elektrisch verbunden ist; - eine Isolierkernschicht (21) mit einer Hauptkavität (211), wobei das Die (1) in der Hauptkavität (211) vorgesehen ist und wobei die Hauptkavität (211) eine Kavitätsseitenwand (212) aufweist; - ein leitendes Material (23) an der Kavitätsseitenwand (212); - eine Isolierungsstruktur (22) in der Hauptkavität (211), wobei die Isolierungsstruktur (22) das Die (10) einbettet, wobei die Die-Rückseite (102) zu der Package-Oberseite (201) weist; und - eine elektrische Verbindung (23, 235) zwischen dem zweiten Lastanschluss (12) und der zweiten Anschlussschnittstelle (232), wobei die elektrische Verbindung (23, 235) über mindestens das leitende Material (23) an der Kavitätsseitenwand (212) gebildet wird; und - eine elektrisch leitende Oberseitenschicht (235) auf der Package-Oberseite (201), wobei die Isolierungsstruktur (22) mindestens einen Oberseitendurchgang (228) aufweist, wobei der mindestens eine Oberseitendurchgang (228) mit einem leitenden Material (23) gefüllt ist, das eine elektrische Verbindung zwischen dem zweiten Lastanschluss (12) und der leitenden Oberseitenschicht (235) bereitstellt.
  12. Leistungshalbleiterbauelement-Package (2) nach Anspruch 11, wobei die Kernschicht (21) eine monolithische Kernschicht ist.
  13. Leistungshalbleiterbauelement-Package (2) nach Anspruch 11 oder 12, wobei die Isolierungsstruktur (22) von der Kernschicht (21) verschieden ist.
  14. Leistungshalbleiterbauelement-Package (2) nach einem der Ansprüche 11 bis 13, wobei das leitende Material (23) an der Kavitätsseitenwand (212) und ein Rand (15) des Dies (1) mittels der Isolierungsstruktur (22) gegeneinander elektrisch isoliert sind.
  15. Leistungshalbleiterbauelement-Package (2) nach einem der Ansprüche 11 bis 14, wobei die Isolierungsstruktur (22) einen Rand (15) des Dies (1) umgibt.
  16. Leistungshalbleiterbauelement-Package (2) nach einem der Ansprüche 11 bis 15, wobei die elektrische Verbindung (23, 235) zwischen der zweiten Anschlussschnittstelle (232) und dem zweiten Lastanschluss (12) weiter mittels der Oberseitenschicht (235) hergestellt wird.
  17. Leistungshalbleiterbauelement-Package (2) nach einem der Ansprüche 11 bis 16, wobei das Halbleiter-Die (1) dazu konfiguriert ist, einen Laststrom zwischen dem ersten Lastanschluss (11) und dem zweiten Lastanschluss (12) zu leiten, und wobei das Package (2) dazu konfiguriert ist, den Laststrom über das leitende Material (23) entlang der Kavitätsseitenwand (212) zu leiten.
  18. Leistungshalbleiterbauelement-Package (2) nach einem der Ansprüche 11 bis 17, wobei der zweite Lastanschluss (12) durch eine Rückseitenmetallisierung des Dies (1) gebildet wird.
  19. Leistungshalbleiterbauelement-Package (2) nach einem der Ansprüche 11 bis 18, ferner umfassend eine dritte Anschlussschnittstelle (233), die auf der Package-Unterseite (202) angeordnet ist, wobei das Die (1) ferner einen Steueranschluss (13) umfasst, der auf der Die-Vorderseite (101) angeordnet ist und mit der dritten Anschlussschnittstelle (233) elektrisch verbunden ist, und wobei die erste Anschlussschnittstelle (231), die zweite Anschlussschnittstelle (232) und die dritte Anschlussschnittstelle (233) jeweils gegeneinander elektrisch isoliert sind.
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