CN108573880B - 管芯嵌入 - Google Patents

管芯嵌入 Download PDF

Info

Publication number
CN108573880B
CN108573880B CN201810208402.9A CN201810208402A CN108573880B CN 108573880 B CN108573880 B CN 108573880B CN 201810208402 A CN201810208402 A CN 201810208402A CN 108573880 B CN108573880 B CN 108573880B
Authority
CN
China
Prior art keywords
die
package
cavity
conductive material
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810208402.9A
Other languages
English (en)
Other versions
CN108573880A (zh
Inventor
P·帕尔姆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of CN108573880A publication Critical patent/CN108573880A/zh
Application granted granted Critical
Publication of CN108573880B publication Critical patent/CN108573880B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本文提供了管芯嵌入。一种功率半导体器件封装件包括嵌入式功率半导体管芯，其中管芯包括位于管芯正面的第一负载端子和位于管芯背面的第二负载端子，并且其中封装件具有封装件顶侧和封装件占地侧。封装件包括：布置在封装件占地侧处的第一端子接口和第二端子接口，第一端子接口与第一负载端子电连接；具有主腔体的绝缘核心层，其中管芯设置在主腔体中，并且其中主腔体具有腔体侧壁；在腔体侧壁处的导电材料；在主腔体中的绝缘结构，绝缘结构嵌入管芯，其中管芯背面面向封装件顶侧；以及在第二负载端子与第二端子接口之间的电连接，电连接经由在腔体侧壁处的至少导电材料来形成。

Description

管芯嵌入
技术领域
本说明书涉及将功率半导体管芯嵌入封装件中的方法的实施例和包括嵌入式功率半导体管芯的功率半导体器件封装件的实施例。
背景技术
汽车、消费和工业应用中的现代设备的很多功能(诸如转换电能并且驱动电动机或电机)依赖于功率半导体器件。
例如，绝缘栅双极晶体管(IGBT)、金属氧化物半导体场效应晶体管(MOSFET)和二极管(仅举几例)已经被用于各种应用，包括但不限于电源和功率转换器中的开关。
功率半导体器件通常包括被配置为沿着管芯的两个负载端子之间的负载电流路径传导负载电流的功率半导体管芯。此外，负载电流路径可以借助于绝缘电极(有时被称为栅电极)来被控制。例如，在从例如驱动器单元接收到相应的控制信号时，控制电极可以将功率半导体器件设置为导通状态和阻断状态之一。
在功率半导体管芯已经被制造之后，它必须被包括在封装件中，例如以允许管芯被安装在应用中(例如，在功率转换器中)的方式，例如，使得管芯可以耦合到印刷电路板(PCB)。
例如，已知的是，管芯可以安装在核心层之上并且使用键合线，键合线提供封装件的管芯负载端子与端子接口之间的电连接。此外，管芯和键合线然后可以被包括在封装件的壳体内。这种方法也被称为“芯片和导线”方法。例如，由此，可以提供印刷电路板上的引线键合电源管芯(直接铜键合，DCB)。
作为替代，管芯可以借助于所谓的“倒装芯片”技术来安装在核心层上，这可以避免使用键合线。
另一种方法是将管芯完全嵌入核心层内并且使用一侧(所谓的“占地(footprint)侧”)用于提供与管芯的两个负载端子的电连接，并且使用另一侧(所谓的“顶侧”)主要用于散热。这种方法也被称为“芯片嵌入”方法。
另外，A.Ostmann等人于2008年9月1至4日在第二届IEEE电子系统集成技术会议上发表的“Industrial and technical aspects of die embedding technology”(DOI：10.1109/ESTC.2008.4684368)中概述了管芯嵌入方法的一些原理。
发明内容
本说明书的某些方面涉及管芯嵌入技术。
根据一个实施例，提出了一种将功率半导体管芯嵌入封装件中的方法。管芯包括布置在管芯正面处的第一负载端子和布置在管芯背面处的第二负载端子。封装件具有封装件顶侧和封装件占地侧，并且包括均布置在封装件占地侧处的第一端子接口和第二端子接口，第一端子接口用于与第一负载端子的电连接。该方法包括：设置绝缘核心层，绝缘核心层具有被配置为将管芯容纳在其中的主腔体，其中主腔体具有腔体侧壁；在腔体侧壁处设置导电材料；将管芯布置在主腔体中，管芯背面面向封装件顶侧，并且在主腔体中设置绝缘结构，其中绝缘结构嵌入管芯；以及经由设置在腔体侧壁处的至少导电材料来在第二负载端子与第二端子接口之间提供电连接。
根据另外的实施例，一种功率半导体器件封装件包括嵌入式功率半导体管芯，其中管芯包括位于管芯正面处的第一负载端子和位于管芯背面处的第二负载端子，并且其中封装件具有封装件顶侧和封装件占地侧。封装件进一步包括：均布置在封装件占地侧处的第一端子接口和第二端子接口，第一端子接口与第一负载端子电连接；具有主腔体的绝缘核心层，其中管芯设置在主腔体中，并且其中主腔体具有腔体侧壁；在腔体侧壁处的导电材料；在主腔体中的绝缘结构，绝缘结构嵌入管芯，其中管芯背面面向封装件顶侧；以及在第二负载端子与第二端子接口之间的电连接，电连接是经由在腔体侧壁处的至少导电材料而形成的。
本领域技术人员在阅读下面的详细描述以及查看附图之后将认识到附加的特征和优点。
附图说明
附图中的各部分不一定按比例绘制，而是将重点放在说明本发明的原理上。而且，在附图中，相同的附图标记可以表示相应的部分。在附图中：
图1A至图1B每个示意性和示例性地示出了根据一些实施例的功率半导体器件封装件的垂直截面的一部分；
图2示意性和示例性地示出了根据一个或多个实施例的功率半导体器件封装件的核心层上的透视图的一部分；
图3示意性和示例性地示出了根据一个或多个实施例的功率半导体器件封装件的垂直截面的一部分；
图4示意性和示例性地示出了根据一个或多个实施例的功率半导体器件封装件的垂直截面的一部分；
图5至图6每个示意性和示例性地示出了根据一些实施例的将功率半导体管芯嵌入封装件中的方法的步骤；以及
图7至图8每个示意性和示例性地示出了已知的功率半导体器件封装件的各方面。
具体实施方式
在下面的详细说明中，参考了形成该说明的一部分的附图，在附图中通过图示的方式示出了可以实践本发明的特定实施例。
在这点上，诸如“顶部”、“底部”、“下方”、“前”、“后”、“背”、“在前”、“在后”、“下方”、“上方”等方向术语可以参考所描述的附图的取向来使用。因为实施例的各部分可以被定位在多个不同的取向上，方向术语用于说明的目的并且决不是限制性的。应当理解，可以利用其他实施例并且可以在不脱离本发明的范围的情况下进行结构或逻辑上的改变。因此，以下详细描述不应当被视为具有限制意义，并且本发明的范围由所附权利要求来限定。
现在将详细参考各种实施例，这些实施例的一个或多个示例在附图中示出。每个示例以解释的方式提供，并且不表示对本发明的限制。例如，作为一个实施例的一部分而示出或描述的特征可以用在其他实施例上或与其他实施例结合使用，以产生又一实施例。意图在于，本发明包括这样的修改和变化。这些示例使用特定的语言来描述，这不应当被解释为限制所附权利要求的范围。附图没有按比例，并且仅用于说明目的。为了清楚起见，如果没有另外说明，则相同的元件或制造步骤在不同附图中用相同的附图标记指定。
本说明书中使用的术语“水平”旨在描述实质上平行于半导体衬底或半导体结构的水平表面的取向。这例如可以是半导体晶片或管芯或芯片的表面。例如，下面提到的(第一)横向方向X和(第二)横向方向Y均可以是水平方向，其中第一横向方向X和第二横向方向Y可以彼此垂直。
本说明书中使用的术语“垂直”旨在描述实质上垂直于水平表面(即，平行于半导体晶片/芯片/管芯的表面的法线方向)布置的取向。例如，下面提到的延伸方向Z可以是垂直于第一横向方向X和第二横向方向Y两者的延伸方向。
在本说明书的上下文中，术语“欧姆接触”、“电接触”、“欧姆连接”和“电连接”旨在描述在本文中描述的器件的两个区域、区段、区、部或部分之间存在低欧姆电连接或低欧姆电流路径。此外，在本说明书的上下文中，术语“接触”旨在描述在相应半导体器件的两个元件之间存在直接物理连接；例如，彼此接触的两个元件之间的过渡可以不包括另外的中间元件等。
另外，在本说明书的上下文中，如果没有另外说明，则术语“电绝缘”在其一般有效理解的上下文中使用并且因此旨在描述两个或更多个部件彼此分离定位并且没有连接这些部件的欧姆连接。然而，彼此电绝缘的部件仍然可以彼此耦合，例如机械耦合和/或电容耦合和/或电感耦合。举例来说，电容器的两个电极可以彼此电绝缘，并且同时，例如借助于绝缘体(例如，电介质)彼此机械和电容耦合。
本说明书中描述的具体实施例涉及(不限于此)功率半导体管芯，例如可以用于功率转换器或电源内的功率半导体管芯。因此，在一个实施例中，这样的管芯可以被配置为承载要被馈送到负载的负载电流和/或各自地由电源提供的负载电流。例如，管芯可以包括一个或多个有源功率半导体单元，诸如单片集成的二极管单元和/或单片集成的晶体管单元和/或单片集成的IGBT单元和/或单片集成的RC-IGBT单元和/或单片集成的MOS栅极二极管(MGD)单元和/或单片集成的MOSFET单元和/或其衍生物。多个这样的二极管单元和/或这样的晶体管单元可以集成在管芯中。
本说明书中使用的术语“功率半导体管芯”旨在描述具有高电压阻断和/或高电流承载能力的单个管芯。换言之，这样的功率半导体管芯旨在用于大电流，典型地在安培范围内，例如高达5或100安培，和/或用于典型地高于15V、更典型地高达40V和更高的电压，例如，高达至少500V或高于500V，例如，至少600V。
例如，下面描述的功率半导体管芯可以是被配置为用作低、中和/或高电压应用中的功率部件的管芯。例如，本说明书中使用的术语“功率半导体管芯”不涉及用于例如存储数据、计算数据和/或其他类型的基于半导体的数据处理的逻辑半导体器件。
在能够被使用在应用内之前，功率半导体管芯通常被包括在封装件内，封装件可以允许在应用内机械安装和电连接管芯，例如也用于热量分配目的。如已经介绍，这可以包括将管芯嵌入封装件中。
关于图7至图8，其每个示意性和示例性地示出了已知的功率半导体器件封装件的各方面，将解释在封装件7中嵌入功率半导体管芯1(本文中也简称为管芯1)的方式。例如，可以设置核心层71，其中这样的核心层例如可以是印刷电路板的层。核心层71可以具有主腔体711，其可以具有腔体侧壁712。例如，腔体侧壁712在空间上限制主腔体711。主腔体711的尺寸可以被设计为与将管芯1装配在其中。管芯1可以具有布置在管芯1的相对侧的两个负载端子11和12。例如，第一负载端子11布置在管芯正面101，并且第二负载端子12布置在管芯背面102。管芯1可以被配置为在这些负载端子11、12之间传导负载电流。
可能期望使封装件7在封装件占地侧702上收集一些端子连接并且使用相对的封装件顶侧701用于另一目的，例如用于耗散在功率半导体管芯1的操作期间生成的热。例如，核心层71可以设置有与主腔体711分开布置的(即，与腔体侧壁712一定距离地被定位的)多个通孔。例如，通孔731可以通过钻孔或激光切割来制造。
在封装件处理方法期间，这样的通孔731可以填充有导电材料73，以便在布置在管芯背面102的第二负载端子12与封装件占地侧702之间建立导电路径。孔731也可以被称为“电镀通孔”(PTH)，因为用导电材料73填充孔可以涉及电镀处理步骤。
关于图8，可以采用绝缘结构22以便将功率半导体管芯1嵌入腔体711内。例如，绝缘结构22可以针对管芯1提供机械支撑(例如，固定件)并且允许导电材料73以图示的方式延伸，例如以便形成封装件顶侧701处的导电顶侧层735以及封装件占地侧702处的端子接口731、732和733中的每一个，允许与功率半导体管芯1的端子的电连接。
根据本文中描述的一个或多个实施例，提出了一种管芯嵌入技术，其可以允许在核心层中避免通孔731并且在封装件占地侧上提供端子接口，例如通过在封装件占地侧上收集所有端子，同时使用封装件顶侧用于另一目的，例如用于冷却嵌入式管芯。
在下文中，提供了其中嵌入有管芯的新的封装件以及用于嵌入管芯以形成封装件的方法。根据新的概念，例如，用于在绝缘核心层中容纳管芯的主腔体的侧壁提供(嵌入式)管芯的上表面与封装件的下表面之间的电连接。
图1A和图1B每个示意性和示例性地示出了根据一个或多个实施例的功率半导体器件封装件2(本文中也简称为封装件2)的垂直截面的一部分。在下文中，将参考图1A和图1B中的每一个。
功率半导体器件封装件2包括嵌入式功率半导体管芯1，其中管芯1包括布置在管芯正面101处的第一负载端子11和布置在管芯背面102处的第二负载端子12。管芯1因此可以呈现垂直配置，根据这个垂直配置，两个负载端子11和12布置在管芯1的相对侧上。
在横向方向上，例如，在横向方向X和Y以及它们的线性组合上，管芯1可以通过在竖直方向Z上延伸的管芯边缘15来终止。
例如，管芯1可以被配置为在端子11和12之间传导负载电流，例如大于5A、大于10A的负载电流或大于100A的负载电流。例如，可以由管芯连续地传导的最大负载电流通过管芯的负载电流额定值来指示。
在一个实施例中，管芯1可以被配置为阻断施加在端子11和12之间的电压，例如，大于30V、大于50V的电压或大于500V的阻断电压。
在一个实施例中，管芯1可以是以下之一：功率二极管，在这种情况下，第一负载端子11可以是阳极端口，并且第二负载端子12可以是阴极端口；功率IGBT，在这种情况下，第一负载端子11可以是发射极端子，并且第二负载端子12可以是集电极端子；MOSFET，在这种情况下，第一负载端子11可以是源极端子，并且第二负载端子12可以是漏极端子；或者从这些基本配置中的一个或多个获得的功率器件，例如JFET(结型场效应晶体管)，有时称为SFET(德语：Sperrschicht Feld Effekt Transistor)。
例如，布置在管芯背面102处的第二负载端子12可以借助于背面金属化来形成。在一个实施例中，管芯1在管芯背面102处包括仅第二负载端子12，并且在管芯背面102上没有布置其他端子。此外，在布置有第一负载端子11的管芯正面101，可以另外地布置有控制端子(例如，参考图1B和图3中的附图标记13)，例如在管芯1被实现为可控器件(诸如MGD或晶体管，例如MOSFET或IGBT)的情况下的栅极端子。例如，控制端子(例如，参考图3中的附图标记13)可以与第一负载端子11电绝缘。
封装件2具有封装件顶侧201和封装件占地侧202。在一个实施例中，封装件顶侧201用于耗散在功率半导体管芯1的操作期间产生的热(功率损耗)，其中在封装件占地侧202处，可以设置有端子接口以允许与功率半导体管芯1的端子11、12的电连接，例如通过在封装件占地侧202处收集所有端子接口而不在封装件顶侧201处收集端子接口。
在一个实施例中，封装件2包括用于与第一负载端子11电连接的第一端子接口231和第二端子接口232，其中第一端子接口231和第二端子接口232布置在封装件占地侧202处。根据随后的解释将变得明显的是，第二端子接口232可以用于与布置在管芯背面102处的第二负载端子12的电连接。
封装件2可以进一步包括绝缘核心层21(在本文中也简称为核心层21)。核心层21可以布置在封装件顶侧201与封装件占地侧202之间。核心层21可以形成印刷电路板的部件。核心层21可以由电绝缘材料制成，例如由聚合物、PCB层压材料、阻燃(FR)材料(例如FR4)、复合环氧材料(CEM)(诸如CEM1或CEM3)、双马来酰亚胺-三嗪树脂(BT)材料、酰亚胺、聚酰亚胺、ABF制成或者由上述示例性材料的组合制成。
例如，核心层21是单片核心层。在Z方向上，核心层21可以呈现在20至800μm范围内、在40至300μm范围内或在60至140μm范围内的厚度。在一个实施例中，管芯1的厚度和核心层21的厚度可以彼此相同或者分别至少实质上彼此相同。
核心层21可以具有主腔体211，主腔体211可以将管芯1容纳(例如，安置)在其中。主腔体211具有腔体侧壁212。例如，腔体侧壁212在空间上限制主腔体211。在一个实施例中，例如，在如图1A所示的截面中，腔体侧壁212可以平行于管芯边缘15。在一个实施例中，核心层21和管芯1在封装件中例如相对于上表面215和/或下表面216实质上彼此共面。
在一个实施例中，导电材料23设置在腔体侧壁212处。例如，导电材料23设置在腔体侧壁212上，例如以便至少部分地覆盖腔体侧壁212。在一个实施例中，导电材料23被布置为至少在如图1A所示的垂直截面中完全覆盖腔体侧壁212。此外，根据一个实施例，核心层21的上表面215和/或下表面216的部分和/或在腔体侧壁212与表面215和216中的至少一个表面之间的边缘也可以被导电材料23覆盖。
导电材料23可以包括铜、镍、银、金、锡或这些材料的组合中的至少一种。例如，导电材料23呈现大于106*1/Ωm的电导率。根据一个实施例，可以根据管芯1的负载电流额定值来选择腔体侧壁212处的导电材料23沿着第一横向方向X的厚度。例如，导电材料23的尺寸可以被设计为使得其被配置为至少承载管芯1已经被额定的负载电流。
因此，在一个实施例中，半导体管芯1可以被配置为在第一负载端子11与第二负载端子12之间传导负载电流，其中封装件2可以被配置为经由所设置的导电材料23沿着腔体侧壁212传导负载电流。例如，导电材料23以这样的方式设置在侧壁212处，使得其也被配置用于根据管芯1的负载电流额定值来传导负载电流。
封装件2可以进一步包括可以被包括在主腔体211中的绝缘结构22。绝缘结构22可以与核心层21不同，例如，绝缘结构22和核心层21可以是封装件2的分离的部件/元件，其可以例如由不同的材料制成。此外，如图1中示意性和示例性地示出，绝缘结构22可以将管芯1嵌入例如主腔体212内。在一个实施例中，腔体侧壁212处的导电材料23与管芯边缘15借助于绝缘结构22彼此电绝缘。例如，在一侧，绝缘结构22与管芯边缘15对接，并且在另一侧，绝缘结构22与导电材料23对接(例如，接触)。换言之，布置在腔体侧壁212处的导电材料23可以将核心层21(例如，机械地)耦合到绝缘结构22。
因此，例如，管芯1借助于绝缘结构22嵌入主腔体211内。例如，绝缘结构22可以部分地或完全地围绕管芯边缘15。另外地或替代地，绝缘结构22可以部分地或完全地覆盖管芯边缘15。
管芯1可以被布置为使得管芯背面102面向封装件顶侧201。此外，管芯正面101可以面向封装件占地侧202。此外，管芯背面102可以被布置为平行于核心层21的上表面215，并且管芯正面101可以被布置为平行于核心层21的下表面216。在一个实施例中，管芯正面101和管芯背面102彼此平行，并且封装件顶侧201和封装件占地侧202也可以彼此平行。
在一个实施例中，封装件2进一步包括在第二负载端子12与第二端子接口232之间的电连接。这个电连接至少经由腔体侧壁212处的导电材料23形成。例如，为了在布置在封装件占地侧202处的第二端子接口232与面向封装件顶侧201的第二负载端子之间提供电连接，核心层中的通孔可以是不需要的，因为沿着竖直方向的电路经可以借助于布置在腔体侧壁212处的导电材料23来形成。
在一个实施例中，封装件2可以进一步包括在封装件顶侧201处的导电顶侧层235，其中绝缘结构22可以具有至少一个顶侧通道228，并且其中至少一个顶侧通道228可以填充有导电材料，例如设置在腔体侧壁212处的相同的导电材料23，从而在第二负载端子12与导电顶侧层235之间提供电连接。
例如，第二端子接口232与第二负载端子12之间的电连接进一步借助于顶侧层235来建立。导电顶侧层235可以横向延伸，例如以便与设置在腔体侧壁212处的导电材料23结合。导电顶侧层235可以由设置在腔体侧壁212处的相同的材料23制成。
在一个实施例中，可以安置管芯1的封装件2不包括任何导线，诸如接合线等。因此，例如，端子接口231、232分别与负载端子11、12之间的电连接可以(仅)借助于导电材料23来实现。设置这样的导电材料23的示例性方式将在下面进一步解释。
功率半导体器件封装件2的另外的可选方面将参考图2至图4来解释，其中图2示意性和示例性地示出了核心层21的实施例上的透视图的一部分，并且其中图3和图4中的每一个示出了功率半导体器件封装件2的相应实施例的垂直截面的一部分。
例如，如图2所示，整个腔体侧壁212可以覆盖有导电材料23，以及/或者核心层21的上表面215和下表面216(在图2中不可见)的部分可以覆盖有导电材料23。此外，导电材料23可以被布置为提供一个或多个着陆区域234，一个或多个着陆区域234可以用于在封装件2内实现另外的电路径，例如用于在封装件2内实现所谓的微通孔(也被称为“μvias”)。例如，一个或多个着陆区域234中的每一个可以至少通过导电材料23的明显可检测的局部增大的表面区域来形成，如示例性地说明。
参考图3，封装件可以包括布置在封装件占地侧202处的第三端子接口233，其中管芯1可以进一步包括布置在管芯正面101处并且电连接到第三端子接口233的控制端子13(如上面已经关于图1B指示)。此外，第一端子接口231、第二端子接口232和第三端子接口233中的每一个可以彼此电绝缘。
在一个实施例中，绝缘结构22可以包括多于一个顶侧通道228，例如两个、三个、四个或更多个顶侧通道228，并且导电材料23可以延伸到每个顶侧通道228中并且也延伸到顶侧通道228(横向)下方以便例如与第二负载端子12对接以及也延伸到顶侧通道228上方以便例如形成导电顶侧层235。
关于第三端子接口233和多个顶侧通道228的上述方面也在图4中示意性地示出。封装件2可以另外地包括焊盘结构，焊盘结构布置在封装件占地侧202处并且包括第一焊盘251、第二焊盘252和可选的(例如，如果功率半导体管芯1如示例性示出地包括控制端子13)第三焊盘253，第一焊盘251可以电连接到第一端子接口231，第二焊盘252可以电连接到第二端子接口232，第三焊盘253可以与第三端子接口233电连接。例如，第一焊盘251可以构成源极焊盘，第二焊盘252可以构成漏极焊盘，并且第三焊盘253可以构成栅极焊盘。在封装件2的一个实施例中，这些焊盘251至253不被进一步封装，而是提供可以借助于封装件2外部的部件被接触的接触区域，例如借助于不是封装件2的一部分的方式。
应当理解，在本文中未示出的其他实施例中，功率半导体管芯1可以在其背面102处包括多于一个端子，或者分别可以以相反的方式布置在封装件2内，使得其正面101包括(在一个示例中)第一负载端子11并且控制端子13面向封装件顶侧。然后，腔体侧壁212的不同部分可以用来沿着竖直方向Z实现电连接，以便利用布置在封装件占地侧202处的相应的端子接口来在面向封装件顶侧201的管芯侧的两个或更多个管芯端子之间提供单独的电连接。
关于示例性尺寸，管芯1可以具有沿着第一横向方向X的一个或多个mm例如2mm的总横向延伸、以及沿着第二横向方向Y的也是一个或多个mm例如2mm的总横向延伸。主腔体211的尺寸可以稍大一些，以便能够将绝缘结构22和管芯1中的每一个装配在其中。如上所述，在一个示例中，管芯1的厚度可以在若干μm例如大约100μm的范围内。
此外，应当理解，核心层21可以包括多于一个主腔体211并且可以相应地容纳多于一个管芯1。然而，在一个实施例中，在每个主腔体211中，包括不超过一个管芯1。
至少在一个或多个实施例中，由于在腔体侧壁211处设置导电材料23可以避免使用通孔，可以减小封装件2的总横向尺寸，或者具有给定尺寸的核心层21与采用通孔(参考图7中的参考标记731)的变体相比可以容纳更多和/或一个或多个更大的管芯。结果，这可以允许增加整个封装件2的功率密度。
图5至图6每个示意性和示例性地示出了根据一些实施例的将功率半导体管芯嵌入封装件中的方法3的步骤。例如，下面描述的方法3可以用来产生上述封装件2的一个或多个实施例。因此，应当理解，上述封装件2的示例性方面可以类似地应用于下文中描述的方法3，反之亦然。
方法3可以包括在步骤30中设置绝缘核心层21，绝缘核心层21具有主腔体211，主腔体211被配置为将管芯1容纳在其中，其中主腔体211具有腔体侧壁212。
步骤30可以包括图6所示的步骤300至步骤303。例如，所设置的核心层21(步骤300)被金属(例如，铜)层218覆盖。在步骤301中，可以设置(例如，钻取)孔217，例如以提供夹具孔，其可以在随后的处理步骤期间使用，例如用于对准目的。此外，在步骤301中，可以执行对准标记。在步骤302中，可以部分地去除金属层218，例如，在将要设置主腔体的部分中。金属层218的这种部分去除可以暴露核心层21的表面部分2181。这种去除可以通过标准光刻和蚀刻处理步骤来执行。在这些部分2181中，核心层21可以经受另外的去除步骤303，其中例如借助于激光切割形成主腔体211。代替激光切割，也可以执行机械布线以便形成主腔体211。
在形成主腔体211之后，在步骤32中，可以在主腔体211的腔体侧壁212处设置导电材料23。导电材料可以设置有至少5μm的厚度，其中所选择的厚度可以取决于管芯1的负载电流能力，如上所述。例如，整个侧壁212被覆盖，例如至少在封装件2的垂直截面内，如图3所示，以及可选地在核心层21的上表面215和下表面216的至少部分处。在一个示例中，可以借助于电镀处理步骤(例如，铜电镀处理步骤)来执行设置导电材料23。
之后，在步骤33中，可以例如以以下方式构造所设置的导电材料23，以便确保相邻主腔体211可以具有彼此电绝缘的电路径。例如，在空间上限制主腔体211中的一个主腔体的侧壁212被导电材料23的一部分覆盖，该导电材料23的一部分与在空间上限制主腔体211中的另一主腔体的另一侧壁212处设置的导电材料23的另一部分电绝缘，如图6中示意性地示出。在一个实施例中，所设置的导电材料23的这种结构化可以借助于标准光刻和蚀刻处理步骤来执行。在另一实施例中，所设置的导电材料23的这种结构化可以借助于机械处理步骤(例如通过切割)来进行。
回到图5，在一个实施例中，在步骤34中，管芯1可以设置(例如，布置)在主腔体211中，其中管芯背面102可以面向封装件顶侧201。此外，绝缘结构22可以设置(例如，布置)在主腔体211中，其中绝缘结构22嵌入管芯1。这两个设置步骤不一定必须同时进行。例如，在一个实施例中，绝缘结构22和管芯1同时设置在主腔体211中，以及在另一实施例中，绝缘结构22的部分首先设置在主腔体211内，然后是管芯1以及然后是绝缘结构22的其余部分设置在主腔体211中。绝缘结构22可以确保设置在腔体侧壁212处的导电材料23与管芯边缘15之间的电绝缘。
在步骤36中，可以至少经由设置在腔体侧壁212处的导电材料23来在第二负载端子12与第二端子接口232之间建立电连接。例如，这可以包括形成以上关于封装件2的示例性实施例提及的导电顶侧层235。
在一个实施例中，方法3形成印刷电路板(PCB)制造过程的一部分。因此，根据本文中描述的一个或多个实施例，生产PCB的方法和将功率半导体管芯包括在封装件中的方法被组合/合并成单个过程。
例如，在腔体侧壁212处设置(在步骤32中)导电材料23之后并且作为在主腔体211中设置(在步骤34中)管芯1的一部分，方法3例如进一步包括：向核心层21的下表面216层压条带，从而至少部分地覆盖主腔体211的下部开口，例如以便提供临时管芯支撑。然后，即，之后，可以在条带上设置管芯1，例如通过在条带上布置(例如，接合)管芯1。例如，在将绝缘结构22设置在主腔体211中之后，可以将条带从核心层21移除。
根据本文中描述的一个或多个实施例，功率半导体管芯1被设置为裸管芯，即，作为未封装的管芯，并且被如此嵌入核心层21的主腔体211内，即，不是安装在核心层21的上表面215或下表面216之上。换言之，封装件2可以制造在管芯1“周围”，而不是将管芯安装在预先制造的封装件上。例如，封装件可以通过以下方式制造在管芯1“周围”：通过将管芯1设置到主腔体211中并且随后在管芯的至少一个侧表面处设置绝缘结构22的部分以将管芯嵌入封装件中。在这样做时，芯片可以不安装在预先制造的封装件上/中。如上所述，根据一个或多个实施例，封装件制造方法(例如，PCB制造方法)和将功率半导体管芯1包括在封装件内的方法被组合为单个过程。
诸如“下方”、“下面”、“下部”、“上方”、“上部”等空间相关术语用于便于描述以解释一个元件相对于第二元件的定位。这些术语旨在包含除了在附图中描绘的不同定向之外的相应装置的不同定向。此外，诸如“第一”、“第二”等术语也用于描述各种元件、区域、部分等，并且也不旨在限制。在整个说明书中，相同的术语指代相同的元件。
如本文中使用的，术语“具有”、“包含”、“包括”、“呈现”等是开放式术语，其指示所述元件或特征的存在，但是不排除其他元件或特征。
考虑到上述范围的变化和应用，应当理解，本发明不受以上描述的限制，也不受附图的限制。相反，本发明仅由所附权利要求及其合法等同物限制。

Claims (20)

1.一种将功率半导体管芯(1)嵌入封装件(2)中的方法(3)，其中所述管芯(1)包括布置在管芯正面(101)处的第一负载端子(11)和布置在管芯背面(102)处的第二负载端子(12)，并且其中所述封装件(2)具有封装件顶侧(201)和封装件占地侧(202)，并且包括均布置在所述封装件占地侧(202)处的第一端子接口(231)和第二端子接口(232)，所述第一端子接口(231)用于与所述第一负载端子(11)的电连接；所述方法(3)包括：
-设置绝缘核心层(21)，所述绝缘核心层(21)具有主腔体(211)，所述主腔体(211)被配置为将所述管芯(1)容纳在所述主腔体(211)中，其中所述主腔体(211)具有腔体侧壁(212)；
-在所述腔体侧壁(212)处设置导电材料(23)；
-将所述管芯(1)布置在所述主腔体(211)中，所述管芯背面(102)面向所述封装件顶侧(201)，以及在所述主腔体(211)中设置绝缘结构(22)，其中所述绝缘结构(22)将所述管芯(1)嵌入所述封装件(2)中；以及
-经由设置在所述腔体侧壁(212)处的至少所述导电材料(23)来在所述第二负载端子(12)与所述第二端子接口(232)之间设置电连接。
2.根据权利要求1所述的方法(3)，其中在所述腔体侧壁(212)处设置所述导电材料包括执行电镀处理步骤。
3.根据权利要求1或2所述的方法(3)，其中设置的所述导电材料(23)包括铜、镍、银、金和锡中的至少一种。
4.根据权利要求1或2所述的方法(3)，其中设置的所述导电材料(23)覆盖整个所述腔体侧壁(212)。
5.根据权利要求1或2所述的方法(3)，进一步包括对设置的所述导电材料(23)进行构造(33)。
6.根据权利要求1或2所述的方法(3)，其中所述导电材料设置有至少5μm的厚度。
7.根据权利要求1或2所述的方法(3)，其中所述半导体管芯(1)被配置为在所述第一负载端子(11)与所述第二负载端子(12)之间传导负载电流，并且其中所述封装件(2)被配置为经由设置的所述导电材料(23)沿着所述腔体侧壁(212)传导所述负载电流。
8.根据权利要求1或2所述的方法(3)，其中所述绝缘结构(22)确保设置在所述腔体侧壁(212)处的所述导电材料(23)与所述管芯(1)的边缘(15)之间的电绝缘。
9.根据权利要求1或2所述的方法(3)，其中所述方法(3)形成印刷电路板制造工艺的一部分。
10.根据权利要求1或2所述的方法(3)，其中将所述管芯(1)设置在所述主腔体(211)中包括：
-将条带层压到所述核心层(21)的下表面(216)，由此至少部分地覆盖所述主腔体(211)的下部开口；以及
-向所述条带设置所述管芯(1)；其中在将所述绝缘结构设置在所述主腔体中之后将所述条带从所述核心层移除。
11.一种功率半导体器件封装件(2)，包括嵌入式功率半导体管芯(1)，其中所述管芯(1)包括位于管芯正面(101)处的第一负载端子(11)和位于管芯背面(102)处的第二负载端子(12)，并且其中所述封装件(2)具有封装件顶侧(201)和封装件占地侧(202)，所述封装件(2)包括：
-第一端子接口(231)和第二端子接口(232)，均布置在所述封装件占地侧(202)处，所述第一端子接口(231)与所述第一负载端子(11)电连接；
-绝缘核心层(21)，具有主腔体(211)，其中所述管芯(1)设置在所述主腔体(211)中，并且其中所述主腔体(211)具有腔体侧壁(212)；
-导电材料(23)，在所述腔体侧壁(212)处；
-绝缘结构(22)，在所述主腔体(211)中，所述绝缘结构(22)将所述管芯(1)嵌入所述封装件(2)中，其中所述管芯背面(102)面向所述封装件顶侧(201)；以及
-电连接(23，235)，在所述第二负载端子(12)与所述第二端子接口(232)之间，所述电连接(23，235)经由在所述腔体侧壁(212)处的至少所述导电材料(23)来形成。
12.根据权利要求11所述的功率半导体器件封装件(2)，其中所述核心层(21)是单片核心层。
13.根据权利要求11或12所述的功率半导体器件封装件(2)，其中所述绝缘结构(22)不同于所述核心层(21)。
14.根据权利要求11或12所述的功率半导体器件封装件(2)，其中在所述腔体侧壁(212)处的所述导电材料(23)和所述管芯(1)的边缘(15)借助于所述绝缘结构(22)彼此电绝缘。
15.根据权利要求11或12所述的功率半导体器件封装件(2)，其中所述绝缘结构(22)围绕所述管芯(1)的边缘(15)。
16.根据权利要求11或12所述的功率半导体器件封装件(2)，进一步包括在所述封装件顶侧(201)处的导电顶侧层(235)，其中所述绝缘结构(22)具有至少一个顶侧通道(228)，其中所述至少一个顶侧通道(228)被填充有导电材料(23)，所述导电材料(23)提供所述第二负载端子(12)与所述导电顶侧层(235)之间的电连接。
17.根据权利要求16所述的功率半导体器件封装件(2)，其中所述第二端子接口(232)与所述第二负载端子(12)之间的所述电连接(23，235)进一步借助于所述顶侧层(235)来被建立。
18.根据权利要求11、12和17中任一项所述的功率半导体器件封装件(2)，其中所述半导体管芯(1)被配置为在所述第一负载端子(11)与所述第二负载端子(12)之间传导负载电流，并且其中所述封装件(2)被配置为经由所述导电材料(23)沿着所述腔体侧壁(212)传导所述负载电流。
19.根据权利要求11、12和17中任一项所述的功率半导体器件封装件(2)，其中所述第二负载端子(12)由所述管芯(1)的背面金属化来形成。
20.根据权利要求11、12和17中任一项所述的功率半导体器件封装件(2)，进一步包括布置在所述封装件占地侧(202)处的第三端子接口(233)，其中所述管芯(1)进一步包括布置在所述管芯正面(101)处并且电连接到所述第三端子接口(233)的控制端子(13)，并且其中第一端子接口(231)、所述第二端子接口(232)和所述第三端子接口(233)中的每一个彼此电绝缘。
CN201810208402.9A 2017-03-14 2018-03-14 管芯嵌入 Active CN108573880B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102017105330.1A DE102017105330B4 (de) 2017-03-14 2017-03-14 Leistungshalbleiterbauelement-Package und Verfahren zum Einbetten eines Leistungshalbleiter-Dies
DE102017105330.1 2017-03-14

Publications (2)

Publication Number Publication Date
CN108573880A CN108573880A (zh) 2018-09-25
CN108573880B true CN108573880B (zh) 2022-04-15

Family

ID=63371892

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810208402.9A Active CN108573880B (zh) 2017-03-14 2018-03-14 管芯嵌入

Country Status (3)

Country Link
US (1) US10692803B2 (zh)
CN (1) CN108573880B (zh)
DE (1) DE102017105330B4 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3648159B1 (en) 2018-10-31 2021-12-15 Infineon Technologies Austria AG Semiconductor package and method of fabricating a semiconductor package
CN109727969A (zh) * 2018-12-29 2019-05-07 华进半导体封装先导技术研发中心有限公司 一种基板埋入式功率器件封装结构及其制造方法
WO2020146282A1 (en) * 2019-01-07 2020-07-16 Tesla, Inc. Packaged device having embedded array of components
US11532541B2 (en) 2020-01-28 2022-12-20 Infineon Technologies Ag Semiconductor package having a solderable contact pad formed by a load terminal bond pad of a power semiconductor die
US11502012B2 (en) 2020-01-28 2022-11-15 Infineon Technologies Ag Semiconductor packages and methods of manufacturing thereof
EP3869923A1 (en) * 2020-02-20 2021-08-25 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Cooling profile integration for embedded power systems
DE102020120139B4 (de) * 2020-07-30 2022-12-29 Infineon Technologies Ag Ein halbleiterbauelementpackage mit seitenwänden, die mit kontaktpads eines halbleiterdies verbunden sind und ein verfahren zu seiner herstellung
EP4016618A1 (en) 2020-12-21 2022-06-22 Hamilton Sundstrand Corporation Power device packaging
US20230148220A1 (en) * 2021-11-11 2023-05-11 Applied Materials, Inc. Semiconductor device packages
EP4216271A1 (en) * 2022-01-21 2023-07-26 Infineon Technologies Austria AG Semiconductor package including a chip-substrate composite semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8736033B1 (en) * 2013-03-13 2014-05-27 Unimicron Technology Corp. Embedded electronic device package structure
CN104900606A (zh) * 2014-03-04 2015-09-09 通用电气公司 超薄嵌入半导体装置封装及其制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5296736A (en) * 1992-12-21 1994-03-22 Motorola, Inc. Leveled non-coplanar semiconductor die contacts
US6867499B1 (en) * 1999-09-30 2005-03-15 Skyworks Solutions, Inc. Semiconductor packaging
US6706553B2 (en) * 2001-03-26 2004-03-16 Intel Corporation Dispensing process for fabrication of microelectronic packages
US6506632B1 (en) * 2002-02-15 2003-01-14 Unimicron Technology Corp. Method of forming IC package having downward-facing chip cavity
KR20120026855A (ko) * 2010-09-10 2012-03-20 삼성전기주식회사 임베디드 볼 그리드 어레이 기판 및 그 제조 방법
US8956918B2 (en) * 2012-12-20 2015-02-17 Infineon Technologies Ag Method of manufacturing a chip arrangement comprising disposing a metal structure over a carrier
DE102013102542A1 (de) * 2013-03-13 2014-09-18 Schweizer Electronic Ag Elektronisches Bauteil und Verfahren zum Herstellen eines elektronischen Bauteils

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8736033B1 (en) * 2013-03-13 2014-05-27 Unimicron Technology Corp. Embedded electronic device package structure
CN104900606A (zh) * 2014-03-04 2015-09-09 通用电气公司 超薄嵌入半导体装置封装及其制造方法

Also Published As

Publication number Publication date
DE102017105330B4 (de) 2020-10-15
DE102017105330A1 (de) 2018-09-20
US10692803B2 (en) 2020-06-23
CN108573880A (zh) 2018-09-25
US20180269146A1 (en) 2018-09-20

Similar Documents

Publication Publication Date Title
CN108573880B (zh) 管芯嵌入
US9147649B2 (en) Multi-chip module
US8324726B2 (en) Semiconductor device, electrode member and electrode member fabrication method
US10242969B2 (en) Semiconductor package comprising a transistor chip module and a driver chip module and a method for fabricating the same
CN101419964B (zh) 具有多个半导体芯片的装置
US10636732B2 (en) Power module based on multi-layer circuit board
US10903133B2 (en) Method of producing an SMD package with top side cooling
CN109473415B (zh) 具有顶侧冷却部的smd封装
US9129960B2 (en) Semiconductor device and manufacturing method thereof
CN116798967A (zh) 一种高频大功率封装模组、模组的制作方法及混合基板
US20180040562A1 (en) Elektronisches modul und verfahren zu seiner herstellung
US10699987B2 (en) SMD package with flat contacts to prevent bottleneck
US11329000B2 (en) Package for a multi-chip power semiconductor device
EP3654373B1 (en) Multi-chip-package
CN112713120A (zh) 功率电子组件及其产生方法
CN112582386B (zh) 功率模块及其制备方法、电器设备
CN110364499B (zh) 多封装顶侧冷却
CN108987368B (zh) 具有由钢制成的绝缘金属基板的印刷电路板
US11355424B2 (en) Multi-chip package
US20230197577A1 (en) Semiconductor Devices Including a Premolded Leadframe and a Semiconductor Package
US20240186225A1 (en) Method for fabricating a semiconductor device package comprising a pin in the form of a drilling screw
EP3933915A1 (en) A semiconductor device package comprising a pin in the form of a drilling screw
CN116978881A (zh) 封装结构及内埋功率芯片的电路板组件
CN117293118A (zh) 功率模块及其制作方法
CN114334933A (zh) 半导体装置和制造半导体装置的对应方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant