CN109727969A - 一种基板埋入式功率器件封装结构及其制造方法 - Google Patents

一种基板埋入式功率器件封装结构及其制造方法 Download PDF

Info

Publication number
CN109727969A
CN109727969A CN201811641590.0A CN201811641590A CN109727969A CN 109727969 A CN109727969 A CN 109727969A CN 201811641590 A CN201811641590 A CN 201811641590A CN 109727969 A CN109727969 A CN 109727969A
Authority
CN
China
Prior art keywords
power chip
metal layer
substrate
power
flush type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811641590.0A
Other languages
English (en)
Inventor
侯峰泽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Center for Advanced Packaging Co Ltd
Original Assignee
National Center for Advanced Packaging Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Center for Advanced Packaging Co Ltd filed Critical National Center for Advanced Packaging Co Ltd
Priority to CN201811641590.0A priority Critical patent/CN109727969A/zh
Publication of CN109727969A publication Critical patent/CN109727969A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种基板埋入式功率器件封装结构，包括：基板，所述基板具有金属化通孔和第一功率芯片嵌入槽；第一功率芯片，所述第一功率芯片设置在所述第一功率芯片嵌入槽内；光可成像电介质PID，所述光可成像电介质PID覆盖所述基板的上下两面，且在所述金属化通孔和所述第一功率芯片的电极的对应位置设置有上开口和下开口；上金属层，所述上金属层设置在所述光可成像电介质PID的上面和所述上开口中，与所述第一功率芯片的第一面电极以及所述金属化通孔形成电互连；下金属层，所述下金属层设置在所述光可成像电介质PID的下面和所述下开口中，与所述第一功率芯片的第二面电极以及所述金属化通孔形成电互连；上阻焊层，所述上阻焊层覆盖所述上金属层；下阻焊层，所述下阻焊层覆盖所述下金属层；以及金属化焊盘。

Description

一种基板埋入式功率器件封装结构及其制造方法
技术领域
本发明涉及功率器件封装技术领域，尤其涉及一种基板埋入式功率器件封装结构及其制造方法。
背景技术
传统的铝线键合式封装是功率器件最常用、技术最成熟的一种封装技术，其封装结构如图1所示。然而，铝线键合式封装存在若干技术瓶颈制约着功率器件的性能提升。其存在的主要问题有：功率器件铝线键合式封装采用的大多数封装材料，诸如锡基无铅焊料、塑封料等，无法长时间承受200摄氏度以上的高温环境；金基焊料价格昂贵；有铅焊料被禁用；高熔点焊料需要更高的工艺温度，这不仅耗能还会导致更高的残余应力。
相比相同规格的硅基器件，SiC、GaN器件的尺寸更小，功率密度更大，因此，它的散热是一个挑战。传统的铝线键合式封装的散热只能通过单面进行散热，散热能力有限。传统的铝线键合式封装最常见的失效模式主要有铝线剥离、根部断裂以及焊料分层等。在高速开关过程中，功率器件和铝线的温度随器件不断开通和关断而发生变化。在恶劣的工作环境下，如经历高低温差变化、150摄氏度以上的高温等，由于铝线和器件的热膨胀系数不匹配，会导致铝线和芯片界面应力集中，进而产生诸如铝线剥离、根部断裂等失效，因此铝线的可靠性依然是一个挑战。另外，在高温应用环境下，铝线的电阻会明显增大，会限制大电流的应用；在高频应用环境下，铝线键合封装的寄生电感也很大，可达10nH以上，很难满足SiC、GaN等宽禁带半导体器件的需求，寄生电感过大容易产生电压过冲，严重时会损坏器件。因此亟需新的封装技术来解决这些问题。
此外，由于现有功率器件金属焊盘多为铝焊盘，适用于铝线键合式封装，这与PCB埋入封装的部分工艺不兼容，因此必须对功率器件金属焊盘做一层金属化处理，功率器件金属化处理通常采用晶圆级工艺，因为单颗裸芯片很难进行金属化处理且不污染芯片。另一方面，功率器件电极与外层线路的互连通常采用激光打孔、电镀等工艺来实现，然而，对于芯片电极金属化很薄的功率器件，如果激光能量控制不当，激光打孔很容易击穿电极，从而损坏芯片。
针对现有的功率器件铝线键合式封装存在的寄生电感大可能引起电压过冲，散热效果较差，无法进行单颗裸芯片金属化处理，工艺复杂，成本较高等问题，本发明提出了一种新型的基板埋入式功率器件封装结构及其制造方法至少部分的克服了上述问题。
发明内容
针对现有的功率器件铝线键合式封装存在的寄生电感大可能引起电压过冲，散热效果较差，无法进行单颗裸芯片金属化处理，工艺复杂，成本较好等问题，根据本发明的一个方面，提供一种基板埋入式功率器件封装结构，包括：
基板，所述基板具有金属化通孔和第一功率芯片嵌入槽；
第一功率芯片，所述第一功率芯片设置在所述第一功率芯片嵌入槽内；
光可成像电介质PID，所述光可成像电介质PID覆盖所述基板的上下两面，且在所述金属化通孔和所述第一功率芯片的电极的对应位置设置有上开口和下开口；
上金属层，所述上金属层设置在所述光可成像电介质PID的上面和所述上开口中，与所述第一功率芯片的第一面电极以及所述金属化通孔形成电互连；
下金属层，所述下金属层设置在所述光可成像电介质PID的下面和所述下开口中，与所述第一功率芯片的第二面电极以及所述金属化通孔形成电互连；
上阻焊层，所述上阻焊层覆盖所述上金属层；
下阻焊层，所述下阻焊层覆盖所述下金属层；以及
金属化焊盘。
在本发明的一个实施例中，所述基板为PCB芯板。
在本发明的一个实施例中，所述基板还包括第二功率芯片嵌入槽。
在本发明的一个实施例中，该基板埋入式功率器件封装结构还包括第二功率芯片，所述第二功率芯片设置在所述第二功率芯片嵌入槽内。
在本发明的一个实施例中，所述光可成像电介质PID进入所述金属化通孔的中空部、第一功率芯片与第一功率芯片嵌入槽之间的间隙以及第二功率芯片与第二功率芯片嵌入槽之间的间隙。
在本发明的一个实施例中，所述第一功率芯片的第一面电极为第一功率芯片漏极；所述第一功率芯片的第二面电极为第一功率芯片的源极和栅极。
在本发明的一个实施例中，所述金属化焊盘设置成与上金属层和/或下金属层电连接。
根据本发明的另一个实施例，提供一种基板埋入式功率器件封装结构的制造方法，包括：
在PCB芯板上形成金属化通孔和芯片嵌入槽；
在PCB芯板的芯片嵌入槽能埋置功率芯片；
双面层压光敏介质材料形成光可成像电介质PID；
形成功率芯片电极和金属化通孔的电镀窗口；
形成双面电镀种子层；
图形化电镀形成上金属层和下金属层；
去除裸露的电镀种子层；
形成双面阻焊层；以及
形成金属化焊盘。
在本发明的另一个实施例中，所述上金属层电互连至所述功率芯片第一面电极；所述下金属层电互连至所述功率芯片的第二面电极。
在本发明的另一个实施例中，所述功率芯片的第一面电极为功率芯片的漏极；所述功率芯片的第二面电极为功率芯片的源极和栅极。
本发明提供一种基板埋入式功率器件封装结构及其制造方法，通过在有芯基板上形成金属通孔和功率芯片埋入槽，然后在功率芯片埋入槽中进行功率芯片的对准埋入，再采用光敏材料进行双面层压作为介质层，然后通过光刻工艺形成功率芯片双面电极和有芯基板上金属通孔的电镀窗口，再通过双面图形化光刻、电镀，形成与功率芯片双面电极、有芯基板的金属通孔电连接的双面金属层及焊盘。基于本发明的该种基板埋入式功率器件封装结构及其制造方法与铝线键合式封装相比，具有寄生电感较小，散热效率更高，可针对单颗裸片进行金属化处理，制造工艺灵活、简单，成本较低等优点。
附图说明
为了进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。
图1示出现有的功率器件铝线键合式封装的示意图。
图2示出根据本发明的一个实施例形成的一种基板埋入式功率器件封装结构200的剖面示意图。
图3A至图3I示出根据本发明的一个实施例形成该种基板埋入式功率器件封装结构200的过程剖面示意图。
图4示出的是根据本发明的一个实施例形成该种基板埋入式功率器件封装结构200的流程图400。
具体实施方式
在以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明可在没有特定细节的情况下实施。此外，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。
在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。
需要说明的是，本发明的实施例以特定顺序对工艺步骤进行描述，然而这只是为了方便区分各步骤，而并不是限定各步骤的先后顺序，在本发明的不同实施例中，可根据工艺的调节来调整各步骤的先后顺序。
本发明提供一种基板埋入式功率器件封装结构及其制造方法，通过在有芯基板上形成金属通孔和功率芯片埋入槽，然后在功率芯片埋入槽中进行功率芯片的对准埋入，再采用光敏材料进行双面层压作为介质层，然后通过光刻工艺形成功率芯片双面电极和有芯基板上金属通孔的电镀窗口，再通过双面图形化光刻、电镀，形成与功率芯片双面电极、有芯基板的金属通孔电连接的双面金属层及焊盘。基于本发明的该种基板埋入式功率器件封装结构及其制造方法与铝线键合式封装相比，具有寄生电感较小，散热效率更高，可针对单颗裸片进行金属化处理，制造工艺灵活、简单，成本较低等优点。
下面结合图2来详细介绍根据本发明的一个实施例的一种基板埋入式功率器件封装结构。图2示出根据本发明的一个实施例形成的一种基板埋入式功率器件封装结构200的剖面示意图。如图2所示，该基板埋入式功率器件封装结构200进一步包括基板210、第一功率芯片220、第二功率芯片230、光可成像电介质PID240、上金属层250、下金属层260、上阻焊层270、下阻焊层280以及金属化焊盘290。
基板210进一步包括多个贯穿基板210的金属化通孔211、第一功率芯片嵌入槽212、第二功率芯片嵌入槽213。其中，金属化通孔211为侧壁金属化的中空通孔，侧壁金属延展到进班210的上下表面一定距离以形成导电通路。在本发明的一个实施例中，金属化通孔211的侧壁金属为铜金属。在本发明的又一实施例中基板210为PCB基板。
第一功率芯片220设置在基板210的第一功率芯片嵌入槽212中；第二功率芯片230设置在基板210的第二功率芯片嵌入槽213中。其中第一功率芯片220进一步包括设置在第一功率芯片220背面的第一功率芯片漏极221、设置在第一功率芯片220正面的第一功率芯片源极222以及设置在第一功率芯片220正面的第一功率芯片栅极223；第二功率芯片230进一步包括设置在第二功率芯片230背面的第二功率芯片漏极231、设置在第二功率芯片230正面的第二功率芯片源极232以及设置在第二功率芯片230正面的第二功率芯片栅极233。第一功率芯片220、第二功率芯片230以及基板210的厚度接近；第一功率芯片220的尺寸略小于第一功率芯片嵌入槽212的尺寸，第二功率芯片230的尺寸略小于第二功率芯片嵌入槽213的尺寸。在本发明的一个实施例中，第一功率芯片220背面朝下设置在第一功率芯片嵌入槽212中，第二功率芯片230也背面朝下设置在第二功率芯片嵌入槽213中。在本发明的又一实施例中，第一功率芯片220和第二功率芯片230的设置方向可以不同，例如一个背面朝上，另一个背面朝下；或者两个都背面朝上，具体可根据设计需要确定。
光可成像电介质PID240覆盖基板210的上下两个表面，并进入金属化通孔211的中空部分、第一功率芯片220与第一功率芯片嵌入槽212之间的间隙以及第二功率芯片230与第二功率芯片嵌入槽213之间的间隙，同时在基板210的金属化通孔211和功率芯片的电极的对应位置设置有开口。在本发明的一个实施例中，通过高温层压工艺形成光可成像电介质PID240。光可成像电介质PID240可以通过图形化曝光、显影获得窗口，从而相对于其他介质材料需要通过激光通孔或者机械通孔，可以防止器件电极的损失，提高封装工艺的良率。
上金属层250设置在光可成像电介质PID240的上面，通过光可成像电介质PID240的开口电连接至基板210的金属化通孔211和功率芯片一个表面的电极。在本发明的一个实施例中，上金属层250电连接至第一功率芯片220背面的第一功率芯片漏极221、第二功率芯片230背面的第二功率芯片漏极231以及基板210的金属化通孔211。在本发明的又一实施例中，光可成像电介质PID240在功率芯片电极位置设置较大面积的开口，从而使上金属层250与功率芯片电极有较大面积接触，从而提高功率器件的散热效果。开口的形状可以是孔状、条状或块状。
下金属层260设置在光可成像电介质PID240的下面，通过光可成像电介质PID240的开口电连接至基板210的金属化通孔211和功率芯片另一表面的电极。在本发明的一个实施例中，下金属层260电连接至第一功率芯片220正面的第一功率芯片源极222和第一功率芯片栅极223、第二功率芯片230正面的第二功率芯片源极232和第二功率芯片栅极233以及基板210的金属化通孔211。在本发明的又一实施例中，光可成像电介质PID240在功率芯片电极位置设置较大面积的开口，从而使下金属层260与功率芯片电极有较大面积接触，从而提高功率器件的散热效果。开口的形状可以是孔状、条状或块状。
上阻焊层270设置在上金属层250的上方，包覆上金属层250，起到绝缘和保护作用。在本发明的一个实施例中，可以通过减薄上金属层250上方的上阻焊层270的厚度，从而实现更好的散热效果。
下阻焊层280设置在下金属层260的下方，包覆下金属层260，起到绝缘和保护作用，同时在下阻焊层280的对应位置，设置有下金属层260的焊盘开口。在本发明的一个实施例中，可以通过减薄下金属层260下方的下阻焊层280的厚度，从而实现更好的散热效果。
金属化焊盘290设置在下阻焊层280的焊盘开口处，与下金属层260电连接，实现封装体与外部电路和器件的电互连。
下面结合图3A至图3I以及图4来详细描述形成该种基板埋入式功率器件封装结构200的过程。图3A至图3I示出根据本发明的一个实施例形成该种基板埋入式功率器件封装结构200的过程剖面示意图；图4示出的是根据本发明的一个实施例形成该种基板埋入式功率器件封装结构200的流程图400。
首先，在步骤410，如图3A所示，在PCB芯板310上形成金属化通孔311和芯片嵌入槽。在本发明的一个实施例中，可以通过在PCB芯板310上打孔、电镀形成金属化通孔311，打孔工艺可以选自激光通孔或机械通孔等方式，电镀工艺进一步包括形成电镀种子层(如通过化学镀、溅射等方式形成)、形成电镀掩膜、电镀、去除掩膜、去除电镀种子层等步骤。在本发明的又一实施例中，芯片嵌入槽可以通过机械挖槽、激光刻蚀挖槽等方式形成，具体包括形成第一功率芯片嵌入槽312、第二功率芯片嵌入槽313。
接下来，在步骤420，如图3B所示，在PCB芯板310的芯片嵌入槽内埋置功率芯片。在本发明的一个实施例中，在PCB芯板310的第一功率芯片嵌入槽312中埋置第一功率芯片320；在PCB芯板310的第二功率芯片嵌入槽313中埋置第二功率芯片330。第一功率芯片320进一步包括设置在第一功率芯片320背面的第一功率芯片漏极321、设置在第一功率芯片320正面的第一功率芯片源极322以及设置在第一功率芯片320正面的第一功率芯片栅极323；第二功率芯片330进一步包括设置在第二功率芯片330背面的第二功率芯片漏极331、设置在第二功率芯片330正面的第二功率芯片源极332以及设置在第二功率芯片330正面的第二功率芯片栅极333。其中第一功率芯片320、第二功率芯片330以及PCB芯板310的厚度接近；第一功率芯片320的尺寸略小于第一功率芯片嵌入槽312的尺寸，第二功率芯片330的尺寸略小于第二功率芯片嵌入槽313的尺寸。在本发明的一个实施例中，第一功率芯片320背面朝下设置在第一功率芯片嵌入槽312中，第二功率芯片330也背面朝下设置在第二功率芯片嵌入槽313中。在本发明的又一实施例中，第一功率芯片320和第二功率芯片330的设置方向可以不同，例如一个背面朝上，另一个背面朝下；或者两个都背面朝上，具体可根据设计需要确定。
然后，在步骤430，如图3C所示，双面层压光可成像电介质材料形成光可成像电介质PID340。在本发明的一个实施例中，通过高温层压后，光可成像电介质PID340覆盖PCB芯板310的上下两个表面，并进入金属化通孔311的中空部分、第一功率芯片320与第一功率芯片嵌入槽312之间的间隙以及第二功率芯片330与第二功率芯片嵌入槽313之间的间隙。
接下来，在步骤440，如图3D所示，形成功率芯片电极和金属化通孔的电镀窗口。在本发明的一个实施例中，通过两次光刻工艺形成，第一次对光可成像电介质PID340的上表面进行图形化曝光、显影获得上表面电镀窗口；第二次对光可成像电介质PID340的下表面进行图形化曝光、显影获得下表面电镀窗口。
然后，在步骤450，如图3E所示，形成双面电镀种子层350。电镀种子层350可以通过化学镀或者PVD沉积形成。在本发明的一个实施例中，可以通过两次PVD沉积分别形成上下两面的电镀种子层。
接下来，在步骤460，如图3F所示，图形化电镀形成上金属层360和下金属层370。图形化电镀工艺进一步包括通过旋涂或者贴胶形成光刻胶，光刻、显影形成电镀窗口和电镀掩膜，电镀以及去除电镀掩膜光刻胶。在本发明的一个实施例中，通过上下表面两次电镀分别形成上金属层360和下金属层370。
然后，在步骤470，如图3G所示，去除裸露的电镀种子层350。去除裸露电镀种子层350的方法可以通过湿法或干法刻蚀工艺形成。在本发明的一个实施例中，通过湿法刻蚀去除电镀种子层350，在具体工艺中，为了防止上金属层360和/或下金属层370的过刻从而导致结合力缺陷，可以采用闪蚀法来实现裸露电镀种子层350的去除。
接下来，在步骤480，如图3H所示，形成双面阻焊层380。具体可以通过印刷、旋涂等工艺形成。在本发明的一个具体实施例中，阻焊层380的材料为阻焊绿油层。
最后，在步骤490，如图3I所示，形成金属化焊盘390，金属化焊盘390设置成与下金属层370电连接，实现封装体与外部电路和器件的电互连。
在上文中参考图2至图4介绍了根据本发明的基板埋入式功率器件封装结构，然而本领域的技术人员应该理解，图2至图4作为示例仅仅示出了本发明的一些实施例，本发明的保护范围不限于图2至图4所示的实施例。在本发明的其他实施例中，基板埋入式功率器件封装结构内可仅包含一个芯片，或者基板埋入式功率器件封装结构内可包含三个或以上的芯片。本领域的技术人员可根据需求设定待封装芯片的数量。
另外，上述实施例中待封装芯片具有双面电极，然而本发明的保护范围不限于此，本发明的封装方案还可适用于具有单面电极的芯片。
基于本发明提供的该种基板埋入式功率器件封装结构及其制造方法，通过在有芯基板上形成金属通孔和功率芯片埋入槽，然后在功率芯片埋入槽中进行功率芯片的对准埋入，再采用光敏材料进行双面层压作为介质层，然后通过光刻工艺形成功率芯片双面电极和有芯基板上金属通孔的电镀窗口，再通过双面图形化光刻、电镀，形成与功率芯片双面电极、有芯基板的金属通孔电连接的双面金属层及焊盘。基于本发明的该种基板埋入式功率器件封装结构及其制造方法与铝线键合式封装相比，具有寄生电感较小，散热效率更高，可针对单颗裸片进行金属化处理，制造工艺灵活、简单，成本较低等优点。
尽管上文描述了本发明的各实施例，但是，应该理解，它们只是作为示例来呈现的，而不作为限制。对于相关领域的技术人员显而易见的是，可以对其做出各种组合、变型和改变而不背离本发明的精神和范围。因此，此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制，而应当仅根据所附权利要求书及其等同替换来定义。

Claims (10)

1.一种基板埋入式功率器件封装结构，包括：
基板，所述基板具有金属化通孔和第一功率芯片嵌入槽；
第一功率芯片，所述第一功率芯片设置在所述第一功率芯片嵌入槽内；
光可成像电介质PID，所述光可成像电介质PID覆盖所述基板的上下两面，且在所述金属化通孔和所述第一功率芯片的电极的对应位置设置有上开口和下开口；
上金属层，所述上金属层设置在所述光可成像电介质PID的上面和所述上开口中，与所述第一功率芯片的第一面电极以及所述金属化通孔形成电互连；
下金属层，所述下金属层设置在所述光可成像电介质PID的下面和所述下开口中，与所述第一功率芯片的第二面电极以及所述金属化通孔形成电互连；
上阻焊层，所述上阻焊层覆盖所述上金属层；
下阻焊层，所述下阻焊层覆盖所述下金属层；以及
金属化焊盘。
2.如权利要求1所述的基板埋入式功率器件封装结构，其特征在于，所述基板为PCB芯板。
3.如权利要求1所述的基板埋入式功率器件封装结构，其特征在于，所述基板还包括第二功率芯片嵌入槽。
4.如权利要求3所述的基板埋入式功率器件封装结构，其特征在于，还包括第二功率芯片，所述第二功率芯片设置在所述第二功率芯片嵌入槽内。
5.如权利要求1或4所述的基板埋入式功率器件封装结构，其特征在于，所述光可成像电介质PID进入所述金属化通孔的中空部、第一功率芯片与第一功率芯片嵌入槽之间的间隙以及第二功率芯片与第二功率芯片嵌入槽之间的间隙。
6.如权利要求1所述的基板埋入式功率器件封装结构，其特征在于，所述第一功率芯片的第一面电极为第一功率芯片漏极；所述第一功率芯片的第二面电极为第一功率芯片的源极和栅极。
7.如权利要求1所述的基板埋入式功率器件封装结构，其特征在于，所述金属化焊盘设置成与上金属层和/或下金属层电连接。
8.如权利要求1所述的基板埋入式功率器件封装结构，其特征在于，所述上开口和下开口是孔状、条状或块状。
9.一种基板埋入式功率器件封装结构的制造方法，包括：
在PCB芯板上形成金属化通孔和芯片嵌入槽；
在PCB芯板的芯片嵌入槽能埋置功率芯片；
双面层压光敏介质材料形成光可成像电介质PID；
形成功率芯片电极和金属化通孔的电镀窗口；
形成双面电镀种子层；
图形化电镀形成上金属层和下金属层；
去除裸露的电镀种子层；
形成双面阻焊层；以及
形成金属化焊盘。
10.如权利要求9所述的基板埋入式功率器件封装结构的制造方法，其特征在于，所述上金属层电互连至所述功率芯片第一面电极；所述下金属层电互连至所述功率芯片的第二面电极。
CN201811641590.0A 2018-12-29 2018-12-29 一种基板埋入式功率器件封装结构及其制造方法 Pending CN109727969A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811641590.0A CN109727969A (zh) 2018-12-29 2018-12-29 一种基板埋入式功率器件封装结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811641590.0A CN109727969A (zh) 2018-12-29 2018-12-29 一种基板埋入式功率器件封装结构及其制造方法

Publications (1)

Publication Number Publication Date
CN109727969A true CN109727969A (zh) 2019-05-07

Family

ID=66299369

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811641590.0A Pending CN109727969A (zh) 2018-12-29 2018-12-29 一种基板埋入式功率器件封装结构及其制造方法

Country Status (1)

Country Link
CN (1) CN109727969A (zh)

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110828396A (zh) * 2019-11-20 2020-02-21 江苏上达电子有限公司 一种多芯片集成内嵌式封装方法
CN111010801A (zh) * 2019-12-30 2020-04-14 安捷利（番禺）电子实业有限公司 一种双面散热的芯片封装结构及方法、装置
CN111785645A (zh) * 2020-07-13 2020-10-16 珠海越亚半导体股份有限公司 封装基板及其制作方法
CN111987088A (zh) * 2019-05-23 2020-11-24 中国科学院微电子研究所 集成天线和射频前端的有机基板埋入封装结构
CN112071808A (zh) * 2019-05-23 2020-12-11 中国科学院微电子研究所 集成天线和射频前端的有机基板埋入封装结构
CN112103193A (zh) * 2020-08-21 2020-12-18 珠海越亚半导体股份有限公司 一种嵌埋结构及制备方法、基板
CN112687639A (zh) * 2020-12-28 2021-04-20 华进半导体封装先导技术研发中心有限公司 防烧损功率sip模块封装结构及其封装方法
CN112768362A (zh) * 2019-11-05 2021-05-07 深圳第三代半导体研究院 一种嵌入式封装器件制备方法
CN112786455A (zh) * 2019-11-07 2021-05-11 深圳第三代半导体研究院 一种嵌入式封装模块化制备方法
CN112908943A (zh) * 2021-01-12 2021-06-04 华为技术有限公司 一种埋入式封装结构及其制备方法、终端设备
CN113644139A (zh) * 2020-04-23 2021-11-12 华为技术有限公司 一种芯片封装结构、电子设备及芯片封装结构的制备方法
US11302610B2 (en) 2018-10-31 2022-04-12 Infineon Technologies Austria Ag Semiconductor package and method of fabricating a semiconductor package
CN114334676A (zh) * 2021-12-22 2022-04-12 深圳市沃芯半导体技术有限公司 电源芯片的封装方法及相应的封装结构
CN115290713A (zh) * 2022-07-15 2022-11-04 广东芯阅科技有限公司 一种基于金属化通孔衬底技术的电化学敏感芯片及其制备方法
US11502012B2 (en) 2020-01-28 2022-11-15 Infineon Technologies Ag Semiconductor packages and methods of manufacturing thereof
US11532541B2 (en) 2020-01-28 2022-12-20 Infineon Technologies Ag Semiconductor package having a solderable contact pad formed by a load terminal bond pad of a power semiconductor die
CN116072558A (zh) * 2023-02-20 2023-05-05 纳宇半导体材料(宁波)有限责任公司 一种新型嵌入式封装结构及其制备方法
CN117440601A (zh) * 2023-10-23 2024-01-23 无锡芯动半导体科技有限公司 一种功率模块
WO2024016517A1 (zh) * 2022-07-21 2024-01-25 深南电路股份有限公司 立体封装结构及其制作方法
WO2024120422A1 (zh) * 2022-12-06 2024-06-13 武汉新创元半导体有限公司 具有转接板功能的新型封装基板及其制作方法
US12014964B2 (en) 2022-11-14 2024-06-18 Infineon Technologies Ag Semiconductor package having an electrically insulating core with exposed glass fibres

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060145328A1 (en) * 2005-01-06 2006-07-06 Shih-Ping Hsu Three dimensional package structure with semiconductor chip embedded in substrate and method for fabricating the same
JP2015070269A (ja) * 2013-09-26 2015-04-13 ゼネラル・エレクトリック・カンパニイ 埋め込み型半導体デバイスパッケージおよびその製造方法
CN106531711A (zh) * 2016-12-07 2017-03-22 华进半导体封装先导技术研发中心有限公司 一种芯片的板级封装结构及制作方法
CN108347820A (zh) * 2017-01-25 2018-07-31 奥特斯(中国)有限公司 容纳部件的基底结构上的高导热涂层
US20180269146A1 (en) * 2017-03-14 2018-09-20 Infineon Technologies Austria Ag Die Embedding

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060145328A1 (en) * 2005-01-06 2006-07-06 Shih-Ping Hsu Three dimensional package structure with semiconductor chip embedded in substrate and method for fabricating the same
JP2015070269A (ja) * 2013-09-26 2015-04-13 ゼネラル・エレクトリック・カンパニイ 埋め込み型半導体デバイスパッケージおよびその製造方法
CN106531711A (zh) * 2016-12-07 2017-03-22 华进半导体封装先导技术研发中心有限公司 一种芯片的板级封装结构及制作方法
CN108347820A (zh) * 2017-01-25 2018-07-31 奥特斯(中国)有限公司 容纳部件的基底结构上的高导热涂层
US20180269146A1 (en) * 2017-03-14 2018-09-20 Infineon Technologies Austria Ag Die Embedding

Cited By (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11302610B2 (en) 2018-10-31 2022-04-12 Infineon Technologies Austria Ag Semiconductor package and method of fabricating a semiconductor package
US11776882B2 (en) 2018-10-31 2023-10-03 Infineon Technologies Austria Ag Method of fabricating a semiconductor package
CN111987088A (zh) * 2019-05-23 2020-11-24 中国科学院微电子研究所 集成天线和射频前端的有机基板埋入封装结构
CN112071808A (zh) * 2019-05-23 2020-12-11 中国科学院微电子研究所 集成天线和射频前端的有机基板埋入封装结构
CN112071808B (zh) * 2019-05-23 2022-10-21 中国科学院微电子研究所 集成天线和射频前端的有机基板埋入封装结构
CN112768362A (zh) * 2019-11-05 2021-05-07 深圳第三代半导体研究院 一种嵌入式封装器件制备方法
CN112786455A (zh) * 2019-11-07 2021-05-11 深圳第三代半导体研究院 一种嵌入式封装模块化制备方法
CN110828396A (zh) * 2019-11-20 2020-02-21 江苏上达电子有限公司 一种多芯片集成内嵌式封装方法
CN111010801A (zh) * 2019-12-30 2020-04-14 安捷利（番禺）电子实业有限公司 一种双面散热的芯片封装结构及方法、装置
US11502012B2 (en) 2020-01-28 2022-11-15 Infineon Technologies Ag Semiconductor packages and methods of manufacturing thereof
US11532541B2 (en) 2020-01-28 2022-12-20 Infineon Technologies Ag Semiconductor package having a solderable contact pad formed by a load terminal bond pad of a power semiconductor die
CN113644139A (zh) * 2020-04-23 2021-11-12 华为技术有限公司 一种芯片封装结构、电子设备及芯片封装结构的制备方法
US11769733B2 (en) 2020-07-13 2023-09-26 Zhuhai Access Semiconductor Co., Ltd Package substrate
JP7038169B2 (ja) 2020-07-13 2022-03-17 珠海越亜半導体股▲分▼有限公司 パッケージ基板及びその製造方法
JP2022017148A (ja) * 2020-07-13 2022-01-25 珠海越亜半導体股▲分▼有限公司 パッケージ基板及びその製造方法
CN111785645B (zh) * 2020-07-13 2021-12-03 珠海越亚半导体股份有限公司 封装基板及其制作方法
TWI796595B (zh) * 2020-07-13 2023-03-21 大陸商珠海越亞半導體股份有限公司 封裝基板及其製作方法
CN111785645A (zh) * 2020-07-13 2020-10-16 珠海越亚半导体股份有限公司 封装基板及其制作方法
US11515258B2 (en) 2020-07-13 2022-11-29 Zhuhai Access Semiconductor Co., Ltd Package substrate and manufacturing method thereof
US11942465B2 (en) 2020-08-21 2024-03-26 Zhuhai Access Semiconductor Co., Ltd. Embedded structure, manufacturing method thereof and substrate
CN112103193A (zh) * 2020-08-21 2020-12-18 珠海越亚半导体股份有限公司 一种嵌埋结构及制备方法、基板
CN112687639B (zh) * 2020-12-28 2022-07-26 华进半导体封装先导技术研发中心有限公司 防烧损功率sip模块封装结构及其封装方法
CN112687639A (zh) * 2020-12-28 2021-04-20 华进半导体封装先导技术研发中心有限公司 防烧损功率sip模块封装结构及其封装方法
CN112908943A (zh) * 2021-01-12 2021-06-04 华为技术有限公司 一种埋入式封装结构及其制备方法、终端设备
CN114334676A (zh) * 2021-12-22 2022-04-12 深圳市沃芯半导体技术有限公司 电源芯片的封装方法及相应的封装结构
CN114334676B (zh) * 2021-12-22 2023-11-21 深圳市沃芯半导体技术有限公司 电源芯片的封装方法及相应的封装结构
CN115290713A (zh) * 2022-07-15 2022-11-04 广东芯阅科技有限公司 一种基于金属化通孔衬底技术的电化学敏感芯片及其制备方法
CN115290713B (zh) * 2022-07-15 2023-08-22 广东芯阅科技有限公司 一种基于金属化通孔衬底技术的电化学敏感芯片及其制备方法
WO2024016517A1 (zh) * 2022-07-21 2024-01-25 深南电路股份有限公司 立体封装结构及其制作方法
US12014964B2 (en) 2022-11-14 2024-06-18 Infineon Technologies Ag Semiconductor package having an electrically insulating core with exposed glass fibres
WO2024120422A1 (zh) * 2022-12-06 2024-06-13 武汉新创元半导体有限公司 具有转接板功能的新型封装基板及其制作方法
CN116072558A (zh) * 2023-02-20 2023-05-05 纳宇半导体材料(宁波)有限责任公司 一种新型嵌入式封装结构及其制备方法
CN116072558B (zh) * 2023-02-20 2023-09-29 纳宇半导体材料(宁波)有限责任公司 一种新型嵌入式封装结构及其制备方法
CN117440601A (zh) * 2023-10-23 2024-01-23 无锡芯动半导体科技有限公司 一种功率模块

Similar Documents

Publication Publication Date Title
CN109727969A (zh) 一种基板埋入式功率器件封装结构及其制造方法
CN104576421B (zh) 半导体器件和用于制造半导体器件的方法
US8203167B2 (en) Semiconductor chip assembly with post/base heat spreader and adhesive between base and terminal
US8304292B1 (en) Method of making a semiconductor chip assembly with a ceramic/metal substrate
CN102629560A (zh) 封装载板及其制作方法
CN106208623B (zh) 电源模块
JP2007535156A (ja) 埋込み構成要素からの熱伝導
CN102263194A (zh) 半导体封装与制造半导体封装的方法
JP2015041773A (ja) インターポーザ基板およびその製造方法
CN102709439A (zh) Led陶瓷支架及其制备方法
CN110211931A (zh) 一种三维封装结构及其制造方法
CN110211946A (zh) 一种芯片封装结构及其制造方法
US8541881B2 (en) Package structure and manufacturing method thereof
CN103887256A (zh) 一种高散热芯片嵌入式电磁屏蔽封装结构及其制作方法
CN114005812A (zh) 一种扇出型封装结构及其构造方法
CN105895536B (zh) 电子元件的封装方法
CN208923094U (zh) 一种多层功率器件叠层封装结构
CN103824829A (zh) 非焊接掩膜限定的铜焊盘和嵌入式铜焊盘
KR20140044061A (ko) 전력 모듈용 기판 및 그 제조방법
JP2017059798A (ja) 配線基板およびその製造方法
CN209169125U (zh) 封装结构
CN106158787B (zh) 封装装置与其制作方法
US20170170377A1 (en) High Heat-dissipation LED Substrate and High Heat-dissipation LED Package
CN103280438B (zh) 具有准确芯片附着层的大功率介电载体
CN105914283A (zh) 散热基板、功率模块及制备散热基板的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20190507