JP2022017148A - パッケージ基板及びその製造方法 - Google Patents

パッケージ基板及びその製造方法 Download PDF

Info

Publication number
JP2022017148A
JP2022017148A JP2020151964A JP2020151964A JP2022017148A JP 2022017148 A JP2022017148 A JP 2022017148A JP 2020151964 A JP2020151964 A JP 2020151964A JP 2020151964 A JP2020151964 A JP 2020151964A JP 2022017148 A JP2022017148 A JP 2022017148A
Authority
JP
Japan
Prior art keywords
layer
package substrate
electronic component
manufacturing
glass frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020151964A
Other languages
English (en)
Other versions
JP7038169B2 (ja
Inventor
先 明 陳
Xian Ming Chen
業 傑 洪
Ye Jie Hong
本 霞 黄
Ben Xia Huang
磊 馮
Lei Feng
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhuhai Access Semiconductor Co Ltd
Original Assignee
Zhuhai Access Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhuhai Access Semiconductor Co Ltd filed Critical Zhuhai Access Semiconductor Co Ltd
Publication of JP2022017148A publication Critical patent/JP2022017148A/ja
Application granted granted Critical
Publication of JP7038169B2 publication Critical patent/JP7038169B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Packaging For Recording Disks (AREA)

Abstract

【課題】半導体パッケージ基板及びその製造方法を提供する。【解決手段】パッケージ基板の製造方法は、スルーホール１１０及びチップ埋め込みキャビティ１２０が設けられるガラスフレーム１００を提供するステップと、チップ埋め込みキャビティ内部に電子部品２００を固定するステップと、媒質層３００をガラスフレーム上面、スルーホール及びチップ埋め込みキャビティに塗布して硬化させるステップと、媒質層にフォトリソグラフィを行い、スルーホール上方に設けられるウィンドウを形成スルーホールするステップと、ウィンドウを介して金属を堆積させてパターニングすることで、スルーホールを貫通した金属柱４１０及びガラスフレームの上、下面に設けられ、電子部品及び金属柱に接続される配線層４２０を形成するステップと、配線層表面にソルダーレジスト層５００を形成してパターニングして、配線層に接続されるパッド５１０を形成するステップと、を含む。【選択図】図９

Description

本願は半導体パッケージの技術分野に関し、特にパッケージ基板及びその製造方法に関する。
エレクトロニクス産業の活発な発展に伴い、電子製品はますます軽量化・薄型化になり、集積度がますます高まり、埋め込みパッケージ基板を使用したパッケージ方式は盛んに発展している。現在、埋め込みパッケージ基板の応用では、パッケージ方式は通常、電子部品を実装した後、有機媒質材料を圧着することによってパッケージを実現することである。
しかしながら、現在、有機媒質材料は主にポリイミド、エポキシ樹脂又はビスマレイミド－トリアジン樹脂又はそれらとガラス繊維とのブレンドであり、このような材料は誘電率（Ｄｋ）、誘電損失（Ｄｆ）が比較的大きく、製品の電気信号伝達中、遅延時間が長く、電気信号損失が大きい等の欠点を引き起こし、高周波製品の応用が大幅に制限されてしまい、それに加えて、有機媒質と埋め込まれた電子部品又はチップとの熱膨張係数（ＣＴＥ）の差が大きく、極端な条件では、膨張・収縮の不一致による信頼性の課題が生じやすい。また、パッケージプロセスで従来の圧着方式を使用すると、チップが圧着中に割れるリスクがある。
本願は、関連技術の技術的課題の一つを少なくともある程度解決することを目的とする。このために、本願はパッケージ基板及びその製造方法を提案し、以下、本明細書に詳細説明されるテーマの概要を説明する。本概要は特許請求の範囲を限定するものではない。前記技術案は以下の通りである。
第１態様によれば、本願の実施例は、
スルーホール及びチップ埋め込みキャビティが設けられるガラスフレームを提供するステップと、
前記チップ埋め込みキャビティの内部に電子部品を固定するステップと、
媒質層を前記ガラスフレームの上面、前記スルーホール及び前記チップ埋め込みキャビティに塗布して硬化させるステップと、
前記媒質層に対してフォトリソグラフィを行い、前記スルーホール及び前記電子部品の上方に設けられるウィンドウを形成するステップと、
前記ウィンドウを介して金属を堆積させ、前記金属をパターニングすることにより、前記スルーホールを貫通した金属柱と、前記ガラスフレームの上面及び下面に設けられ、前記電子部品及び前記金属柱に接続される配線層とを形成するステップと、
前記配線層の表面にソルダーレジスト層を形成し、前記ソルダーレジスト層をパターニングして、前記配線層に接続されるパッドを形成するステップと、を含むパッケージ基板の製造方法を提供する。
本願の第１態様の実施例のパッケージ基板の製造方法によれば、少なくとも以下の有益な効果を有する。第１に、本願に提案されたパッケージ基板は有機マトリックスフレームの代わりにガラスフレームを使用し、ガラスの低誘電率及び低誘電損失の材料特性によって電子部品の電気信号伝送損失を低減させ、電気信号伝送速度を高め、それによって電気信号伝送性能を向上させる。第２に、ガラスフレームは広い熱膨張係数（ＣＴＥ）を有し、埋め込まれた電子部品基材にマッチングする時に選択範囲が広く、極端な条件でも製品の設計ニーズ及び信頼性を満たすことができる。第３に、圧着パッケージの代わりにパッケージ媒質材料を塗布することで、電子部品がパッケージ中に受ける圧着力を低減させ、埋め込み製品の製造中、電子部品が割れるリスクを低減させる。第４に、ガラス基板の加工コストが低く、製品の製造コストを効果的に削減させることができる。
任意選択で、本願の一実施例では、前記ウィンドウは前記電子部品の上方に設けられてもよい。
任意選択で、本願の一実施例では、金属シード層を堆積させるステップをさらに含み、前記金属シード層は前記スルーホールの側壁及び前記媒質層と前記電子部品の表面に貼着される。
任意選択で、本願の一実施例では、前記金属シード層材料は金属チタン及び金属銅を含む。
任意選択で、本願の一実施例では、前記パッドの表面に保護層を形成するステップをさらに含む。
任意選択で、本願の一実施例では、前記保護層材料はニッケル・パラジウム・金、ニッケル金、錫、銀、水溶性プリフラックスを含む。
任意選択で、本願の一実施例では、前記スルーホール及び前記チップ埋め込みキャビティの数は少なくとも１個であり、複数の前記チップ埋め込みキャビティの体積は同じであってもよく、異なってもよい。
任意選択で、本願の一実施例では、前記媒質層は流動性を有する感光性樹脂材料である。
第２態様によれば、本願の実施例は、
スルーホール及びチップ埋め込みキャビティが設けられるガラスフレームと、
前記チップ埋め込みキャビティの内部に設けられる電子部品と、
前記ガラスフレームの上面及び前記チップ埋め込みキャビティ内に充填される媒質層と、
前記スルーホールを貫通する金属柱と、
前記ガラスフレームの上面及び／又は下面に設けられ、前記電子部品及び前記金属柱に接続される配線層と、
前記配線層の表面に設けられ、パッドが設けられ、前記パッドが前記配線層に接続されるソルダーレジスト層と、を備えるパッケージ基板を提供する。
本願の第２態様の実施例のパッケージ基板によれば、少なくとも以下の有益な効果を有する。第１に、本願に提案されたパッケージ基板は有機マトリックスフレームの代わりにガラスフレームを使用し、ガラスの低誘電率及び低誘電損失の材料特性によって電子部品の電気信号伝送損失を低減させ、電気信号伝送速度を高め、それによって電気信号伝送性能を向上させる。第２に、ガラスフレームは広い熱膨張係数（ＣＴＥ）を有し、埋め込まれた電子部品基材にマッチングする時に選択範囲が広く、極端な条件でも製品の設計ニーズ及び信頼性を満たすことができる。第３に、圧着パッケージの代わりにパッケージ媒質材料を塗布することで、電子部品がパッケージ中に受ける圧着力を低減させ、埋め込み製品の製造中、電子部品が割れるリスクを低減させる。第４に、ガラス基板の加工コストが低く、製品の製造コストを効果的に削減させることができる。
任意選択で、本願の一実施例では、前記スルーホールの側壁及び前記媒質層と前記電子部品の表面に貼着される金属シード層をさらに備える。
任意選択で、本願の一実施例では、前記パッドの上面に設けられる保護層をさらに備える。
本願のほかの構成要素及び利点について、後述する明細書では説明され、且つ、その一部は明細書から明らかになり、又は本願を実施することで把握される。本願の目的及びほかの利点は明細書、特許請求の範囲及び図面に特に示される構造によって実現及び達成できる。
図面は本願の技術案をさらに理解するためのものであり、明細書の一部として組み込まれており、本願の実施例とともに本願の技術案を説明するが、本願の技術案を限定するものではない。
図１は本願の一実施例に係るパッケージ基板の製造方法のフローチャートである。 図２は本願の別の実施例に係るパッケージ基板の製造方法のステップに対応する断面図である。 図３は本願の別の実施例に係るパッケージ基板の製造方法のステップに対応する断面図である。 図４は本願の別の実施例に係るパッケージ基板の製造方法のステップに対応する断面図である。 図５は本願の別の実施例に係るパッケージ基板の製造方法のステップに対応する断面図である。 図６は本願の別の実施例に係るパッケージ基板の製造方法のステップに対応する断面図である。 図７は本願の別の実施例に係るパッケージ基板の製造方法のステップに対応する断面図である。 図８は本願の別の実施例に係るパッケージ基板の製造方法のステップに対応する断面図である。 図９は本願の別の実施例に係るパッケージ基板の断面図である。
本願の目的、技術案及び利点をより明瞭にするために、以下、図面及び実施例を参照しながら本願をさらに詳細説明する。なお、ここで説明される具体的な実施例は単に本願を説明するためのものであり、本願を限定するわけではないため、技術的な実質的意味がなく、構造の修飾、比例関係の変更又はサイズの調整は、本願で達成可能な効果及び達成可能な目的に影響しない限り、本願に開示されている技術的な内容の範囲に属すべきである。
本部分は本願の具体的な実施例を詳細説明し、本願の好適実施例は図面に示され、図面は本願の各構成要素及び技術案全体を直感的かつ鮮明に理解できるように、図を用いて明細書のテキスト部分の説明を補足するためのものであるが、本願の保護範囲を限定するものではないと理解すべきである。
明細書において、若干の意味は１個又は複数であり、複数の意味は２つ以上であり、「より大きい」、「未満」、「超え」等はその数を含まないと理解すべき、「以上」、「以下」、「以内」等はその数を含むと理解すべきである。第１、第２について、構成要素を区別するためのものであり、相対的な重要性を指示もしくは示唆する、又は、示された構成要素の数もしくは示された構成要素の順番を暗黙的に示すものではないと理解すべきである。
図１に示すように、本願の一実施例に係るパッケージ基板の製造方法はステップＳ１００～Ｓ６００を含む。
Ｓ１００では、スルーホール１１０及びチップ埋め込みキャビティ１２０が設けられるガラスフレーム１００を提供した。具体的には、図２に示すように、まずガラス基板を準備し、通常、透明なガラスであり、ガラス基板の厚さは埋め込み構造のニーズに応じて設定でき、ガラス基板にレーザーを照射し、レーザー経路のガラス性質の変更にはエッチングを行ってもよく、エッチング液によってレーザー経路をエッチングし、スルーホール１１０及びチップ埋め込みキャビティ１２０の構造を有するガラスフレーム１００を形成した。エッチング液は主にフッ化水素酸溶液であり、濃度がエッチング速度及びエッチング厚さの要件に応じて調整可能である。なお、レーザー加工は、ｌａｓｅｒ加工とも呼び、高エネルギー密度のビームを材料の表面に照射して、材料を気化させ又は色を変化させる加工プロセスであり、レーザー加工は、レーザービームのエネルギー密度が高く、加工速度が速く、且つ局所加工であり、非レーザー照射部位への影響がなく又は極めて小さく、マイクロエレクトロニクス産業では半導体素子及びチップの加工にも使用でき、精密光学素子の加工にも使用できる。レーザーによるチップ埋め込みキャビティ１２０及びスルーホール１１０はそれぞれ少なくとも１個であり、電子部品２００の埋め込み及び電子部品２００の電極の引出及び放熱に用いられる。本願の一実施例では、チップ埋め込みキャビティ１２０は２個であり、２個のチップ埋め込みキャビティ１２０は体積が異なり、異なる型番やサイズの電子部品２００を同時に実装でき、スルーホール１１０は２個であり、それぞれ２個のチップ埋め込みキャビティ１２０の一側に対応して設けられた。
Ｓ２００では、チップ埋め込みキャビティ１２０の内部に電子部品２００を固定した。具体的には、図３に示すように、ガラスフレーム１００の底部にテープ９００を貼り付けて、スルーホール１１０及びチップ埋め込みキャビティ１２０の底部を一時的に閉鎖し、テープ９００は後続で実装される電子部品２００を仮固定することができる。それぞれ体積が異なる２個のチップ埋め込みキャビティ１２０内に電子部品２００を実装し、電子部品２００の一端をテープ９００に接触固定した。なお、電子部品２００は配線端子の有無に応じて表面及び裏面に分けられ、電子部品２００は素子、チップを含むが、これらに限定されず、アクティブ素子であってもよくパッシブ素子であってもよく、独立したチップ又は素子であってもよく、複数のチップ又は素子の組合せであってもよく、用途に応じて分類すると、異なる電力素子であってもよく、ＲＦ又はロジックチップであってもよく、チップ又は素子の種類及び数は実際のニーズに応じて、３Ｄ背中合わせに積層されたチップの組合せであってもよく、上下左右の単層アレイ組合せ設計であってもよい。電子部品２００は表面が下向きとなるようにチップ埋め込みキャビティ１２０内に取り付けられてもよく、裏面がチップ埋め込みキャビティ１２０内に取り付けられてもよく、電子部品２００の具体的な取り付け方向、取り付け数量及び取り付け種類は設計ニーズに応じて設定でき、いずれも本願の保護範囲に属する。
Ｓ３００では、媒質層３００をガラスフレーム１００の上面、スルーホール１１０及びチップ埋め込みキャビティ１２０に塗布して仮硬化させた。具体的には、図４に示すように、電子部品２００を実装した後、ガラスフレーム１００の上面に媒質層３００を塗布し、媒質層３００の材料は流動性を有する感光性樹脂材料であり、樹脂材料の流動性によって、スルーホール１１０及び電子部品２００を実装したチップ埋め込みキャビティ１２０の隙間を充填し、樹脂材料を塗布した後、仮ベークして樹脂媒質を仮硬化状態にした。なお、感光性樹脂材料は熱硬化性樹脂材料であり、ＪＳＲ ＷＰＲ（水溶性フェノール樹脂）系、Ｈｉｔａｃｈｉ ＡＲ－５１００（アクリレート類）系、Ａｓａｈｉ ＬＶ（ポリオキシメチレン）系等を含み、塗布時、粘度範囲が１０Ｐａ．ｓ～１００００Ｐａ．ｓである。
Ｓ４００では、媒質層３００に対してフォトリソグラフィを行い、スルーホール１１０及び電子部品２００の上端に設けられるウィンドウ３１０を形成した。具体的には、図５に示すように、感光性樹脂材料に対して露光、現像を行い、パターニングを行ってスルーホール１１０の上方位置にウィンドウ３１０構造を形成し、ガラスフレーム１００のスルーホール１１０を露出させた。また、電子部品２００を放熱する必要があるか否かに応じて、フォトリソグラフィを行って電子部品２００の裏面にウィンドウ３１０を形成し、後続では、電子部品２００の裏面に金属を電気メッキして放熱を行うようにしてもよい。露光現像後、本ベークして樹脂材料を完全に硬化させた。なお、電子部品２００のサイズ及び放熱要求に応じて裏面に対してウィンドウを選択的に形成してもよい。面積が大きく、放熱要求が高い電子部品２００の場合、ウィンドウ３１０を形成した後、裏面に金属を堆積させることで放熱を行うようにしてもよい。面積が小さく、放熱要求が低い電子部品２００の場合、ウィンドウ３１０を形成せずに、媒質層３００によって直接放熱を行うだけでよい。
Ｓ５００では、ウィンドウ３１０を介して金属を堆積させ、金属をパターニングして、スルーホール１１０を貫通した金属柱４１０、及びガラスフレーム１００の上面及び下面に設けられ、電子部品２００に接続される配線層４２０を形成した。具体的には、図６に示すように、ガラスフレーム１００の下面に貼り付けられたテープ９００を除去し、ガラスフレーム１００の上下面に、スルーホール１１０の側壁、電子部品２００のウィンドウ露出面及びガラスフレーム１００全体の周囲を被覆するように金属シード層６００を製造した。金属シード層６００を製造するには、無電解銅メッキ、及び金属チタン／金属銅（Ｔｉ／Ｃｕ）の物理的スパッタリング等の方式を選択できる。本願の実施例では、好ましくは、Ｔｉ／Ｃｕの物理的スパッタリングの方式を採用した。Ｔｉ／Ｃｕの厚さはプロセス能力に応じて総合的に調整でき、Ｔｉの厚さは通常５０～１５０ｎｍ、Ｃｕの厚さは通常０．５～１．５ｕｍである。図７に示すように、シード層を製造した後、シード層の表面に感光バリア層８００を貼着し、感光バリア層８００をパターニングし、配線層４２０及びスルーホール１１０の位置を露出させ、金属を電気メッキし、具体的には、金属銅を電気メッキし、銅金属でスルーホール１１０及び特定位置の金属シード層６００の上面を被覆し、金属柱４１０及び配線層４２０を形成し、配線層４２０の一部が金属シード層６００によって電子部品２００に接続され、放熱及び電極引出の作用を実現した。図８に示すように、有機又は無機剥離液により剥離を行い、感光バリア層８００を除去し、金属シード層６００をエッチングし、金属シード層６００と配線層４２０を一致させた。なお、配線層４２０及び金属柱４１０の形成は、さらに別のプロセスによって製造されてもよい。具体的には、ガラスフレーム１００全体の周囲に金属銅を電気メッキし、金属柱４１０を形成し、表面の金属銅をパターニングし、エッチングして配線層４２０を形成し、さらに剥離して金属シード層６００のエッチングを行った。また、本願のいくつかの実施例では、多層のガラスフレーム１００のパッケージを行ってもよく、２層であってもよく、多層であってもよく、実際の製品の配線ニーズに応じて設計パッケージを行う。
Ｓ６００では、配線層４２０の表面にソルダーレジスト層５００を形成し、ソルダーレジスト層５００に、配線層４２０に接続されるパッド５１０を形成した。具体的には、図９に示すように、図８に示される構造の上下面にソルダーレジスト層５００を製造し、ソルダーレジスト層５００の厚さは実際のニーズに応じて定義され、電極位置のニーズに応じてパターニングしてパッド５１０を形成した。具体的には、金属柱４１０の上下面、電子部品２００の表面にパッド５１０をそれぞれ形成した。本願の一実施例では、配線層４２０の一部が電子部品２００のリード端子に接続され、配線層４２０を介して金属柱４１０及び金属柱４１０の表面のパッド５１０に接続され、電極引出及び電子部品２００の放熱を行い、配線層４２０の一部が電子部品２００の表面を直接被覆し、配線層４２０及びパッド５１０によって放熱を行い、さらにパッド５１０の表面に保護層を形成し、保護層を被覆することでパッド５１０の酸化を防止し、基板の信頼性を向上させることができる。保護層はニッケル・パラジウム・金、ニッケル金、錫、銀など化学的に安定した金属を堆積させることによって形成されてもよく、水溶性プリフラックスを被覆して表面処理を行うことをさらに含む。
図９に示すように、本願は、スルーホール１１０及びチップ埋め込みキャビティ１２０が設けられるガラスフレーム１００と、チップ埋め込みキャビティ１２０の内部に設けられる電子部品２００と、ガラスフレーム１００の上面及びチップ埋め込みキャビティ１２０内に充填される媒質層３００と、スルーホール１１０を貫通する金属柱４１０と、ガラスフレーム１００の上面及び下面に設けられ、電子部品２００及び金属柱４１０に接続される配線層４２０と、配線層４２０の表面に設けられ、パッド５１０が設けられ、パッド５１０が配線層４２０に接続されるソルダーレジスト層５００と、を備えるパッケージ基板構造を提供する。
一実施例では、ガラスフレーム１００は透明材質であり、ガラスフレーム１００内に１個又は複数個のスルーホール１１０及びチップ埋め込みキャビティ１２０が設けられ、チップ埋め込みキャビティ１２０は電子部品２００を実装し、チップ埋め込みキャビティ１２０の体積及び数は基板の内部に予め埋め込まれた電子部品２００の種類及び数に応じて適宜設定できる。ガラスフレーム１００の上面に媒質層３００が設けられ、媒質層３００がチップ埋め込みキャビティ１２０内に充填され、電子部品２００を包んで固定し且つガラスフレーム１００の上面に敷設した。媒質層３００によって、一方では、電子部品２００とガラスフレーム１００を固定することができ、他方では、ガラス基板を保護し、ガラス基板の割れを防止することができる。ガラス基板の内部に金属柱４１０がさらに設けられ、金属柱４１０がスルーホール１１０構造を貫通してガラスフレーム１００の上下面から延出して配線層４２０に接続され、配線層４２０が同時に電子部品２００に接続された。電子部品２００は、一方では、生じる熱を配線層４２０を介して金属柱４１０に伝達して放熱を行い、他方では、配線層４２０によって電極を引き出し、ほかの素子又は基板と接続し易くなる。配線層４２０の最外層に基板絶縁用のソルダーレジスト層５００が設けられ、ソルダーレジスト層５００の金属柱４１０及び配線層４２０に対応する位置に、電気的接続又はテスト用のパッド５１０が設けられた。
図９に示すように、本願の一実施例は、スルーホール１１０の側壁及び媒質層３００と電子部品２００の表面に貼着される金属シード層６００をさらに備えるパッケージ基板構造を提供する。
一実施例では、ガラスフレーム１００の上下面に、スルーホール１１０の側壁を被覆する金属シード層６００がさらに設けられた。電子素子の金属シード層６００の厚さはプロセス能力に応じて総合的に調整可能であり、本願の実施例では、好ましくは、金属チタンの厚さは通常５０～１５０ｎｍ、金属銅の厚さは通常０．５～１．５ｕｍである。
図９に示すように、本願の一実施例は、パッド５１０の上面（図示せず）に設けられる保護層をさらに備えるパッケージ基板構造を提供する。一実施例では、保護層は、パッド５１０の酸化を防止し、基板の信頼性を向上させることができる。保護層材料はニッケル・パラジウム・金、ニッケル金、錫、銀など化学的に安定した金属又は水溶性プリフラックスを含む。
以上、本願の好適実施例を詳細説明したが、本願は上記実施形態に限定されるものではなく、当業者が本願の精神を逸脱せずに種々の同等変形や置換を行うことができ、これらの同等変形や置換はすべて本願の特許請求の範囲により限定される範囲に属する。
ガラスフレーム１００、スルーホール１１０、チップ埋め込みキャビティ１２０、電子部品２００、媒質層３００、ウィンドウ３１０、金属柱４１０、配線層４２０、ソルダーレジスト層５００、パッド５１０、金属シード層６００、感光バリア層８００、テープ９００。

Claims (10)

  1. パッケージ基板の製造方法であって、
    スルーホール及びチップ埋め込みキャビティが設けられるガラスフレームを提供するステップと、
    前記チップ埋め込みキャビティの内部に電子部品を固定するステップと、
    媒質層を前記ガラスフレームの上面、前記スルーホール及び前記チップ埋め込みキャビティに塗布して硬化させるステップと、
    前記媒質層に対してフォトリソグラフィを行い、前記スルーホールに設けられるウィンドウを形成するステップと、
    前記ウィンドウを介して金属を堆積させ、前記金属をパターニングすることにより、前記スルーホールを貫通した金属柱と、前記ガラスフレームの上面及び／又は下面に設けられ、前記電子部品及び前記金属柱に接続される配線層とを形成するステップと、
    前記配線層の表面にソルダーレジスト層を形成し、前記ソルダーレジスト層をパターニングして、前記配線層に接続されるパッドを形成するステップと、を含む、ことを特徴とするパッケージ基板の製造方法。
  2. 前記ウィンドウは前記電子部品の上方に設けられる、ことを特徴とする請求項１に記載のパッケージ基板の製造方法。
  3. 前記スルーホールの側壁及び前記媒質層と前記電子部品の表面に貼着される金属シード層を堆積させるステップをさらに含む、ことを特徴とする請求項１に記載のパッケージ基板の製造方法。
  4. 前記パッドの表面に保護層を形成するステップをさらに含む、ことを特徴とする請求項１に記載のパッケージ基板の製造方法。
  5. 前記保護層材料はニッケル・パラジウム・金、ニッケル金、錫、銀、水溶性プリフラックスを含む、請求項４に記載のパッケージ基板の製造方法。
  6. 前記スルーホール及び前記チップ埋め込みキャビティの数は少なくとも１個であり、複数の前記チップ埋め込みキャビティの体積は同じ又は異なる、ことを特徴とする請求項１に記載のパッケージ基板の製造方法。
  7. 前記媒質層は流動性を有する感光性樹脂材料である、ことを特徴とする請求項１に記載のパッケージ基板の製造方法。
  8. パッケージ基板であって、
    スルーホール及びチップ埋め込みキャビティが設けられるガラスフレームと、
    前記チップ埋め込みキャビティの内部に設けられる電子部品と、
    前記ガラスフレームの上面及び前記チップ埋め込みキャビティ内に充填される媒質層と、
    前記スルーホールを貫通する金属柱と、
    前記ガラスフレームの上面及び／又は下面に設けられ、前記電子部品及び前記金属柱に接続される配線層と、
    前記配線層の表面に設けられ、パッドが設けられ、前記パッドが前記配線層に接続されるソルダーレジスト層と、を備える、ことを特徴とするパッケージ基板。
  9. 前記スルーホールの側壁及び前記媒質層と前記電子部品の表面に貼着される金属シード層をさらに備える、ことを特徴とする請求項８に記載のパッケージ基板。
  10. 前記パッドの上面に設けられる保護層をさらに備える、ことを特徴とする請求項８に記載のパッケージ基板。
JP2020151964A 2020-07-13 2020-09-10 パッケージ基板及びその製造方法 Active JP7038169B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202010667146.7A CN111785645B (zh) 2020-07-13 2020-07-13 封装基板及其制作方法
CN202010667146.7 2020-07-13

Publications (2)

Publication Number Publication Date
JP2022017148A true JP2022017148A (ja) 2022-01-25
JP7038169B2 JP7038169B2 (ja) 2022-03-17

Family

ID=72768421

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020151964A Active JP7038169B2 (ja) 2020-07-13 2020-09-10 パッケージ基板及びその製造方法

Country Status (4)

Country Link
US (2) US11515258B2 (ja)
JP (1) JP7038169B2 (ja)
CN (1) CN111785645B (ja)
TW (1) TWI796595B (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112992839B (zh) * 2021-02-05 2024-02-20 江西鼎华芯泰科技有限公司 一种用于芯片封装的引线框架及制备方法
CN113471347A (zh) * 2021-05-14 2021-10-01 南通越亚半导体有限公司 Led嵌埋封装基板及其制造方法
CN113451259B (zh) * 2021-05-14 2023-04-25 珠海越亚半导体股份有限公司 一种多器件分次嵌埋封装基板及其制造方法
CN113658936A (zh) * 2021-08-16 2021-11-16 浙江水晶光电科技股份有限公司 一种金属化玻璃及其制备方法
CN116666232B (zh) * 2023-08-01 2024-02-23 广东佛智芯微电子技术研究有限公司 全玻璃堆叠封装结构及其制备方法
CN116666231A (zh) * 2023-08-01 2023-08-29 广东佛智芯微电子技术研究有限公司 嵌入式芯片扇出型封装结构及其制备方法
CN116682741A (zh) * 2023-08-01 2023-09-01 广东佛智芯微电子技术研究有限公司 嵌入式芯片扇出型封装结构及其制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050161833A1 (en) * 2004-01-20 2005-07-28 Shinko Electric Industries Co., Ltd. Semiconductor device and method of manufacturing the same
CN101789380A (zh) * 2009-01-23 2010-07-28 日月光半导体制造股份有限公司 内埋芯片封装的结构及工艺
CN103367658A (zh) * 2013-07-17 2013-10-23 深圳市华星光电技术有限公司 一种玻璃封装结构和封装方法
CN103904054A (zh) * 2014-03-31 2014-07-02 华进半导体封装先导技术研发中心有限公司 基于玻璃基板的互连结构及方法
CN106997870A (zh) * 2016-01-26 2017-08-01 珠海越亚封装基板技术股份有限公司 新型嵌入式封装
CN107919334A (zh) * 2016-10-07 2018-04-17 南亚电路板股份有限公司 组件埋入式电路板结构及其制造方法
CN109727969A (zh) * 2018-12-29 2019-05-07 华进半导体封装先导技术研发中心有限公司 一种基板埋入式功率器件封装结构及其制造方法
CN111293098A (zh) * 2018-12-06 2020-06-16 欣兴电子股份有限公司 内埋式芯片封装及其制作方法与叠层封装结构

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI355060B (en) * 2008-03-27 2011-12-21 Package substrate having semiconductor component e
US8835217B2 (en) * 2010-12-22 2014-09-16 Intel Corporation Device packaging with substrates having embedded lines and metal defined pads
US9554469B2 (en) * 2014-12-05 2017-01-24 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Method of fabricating a polymer frame with a rectangular array of cavities
IT201900006736A1 (it) * 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050161833A1 (en) * 2004-01-20 2005-07-28 Shinko Electric Industries Co., Ltd. Semiconductor device and method of manufacturing the same
CN101789380A (zh) * 2009-01-23 2010-07-28 日月光半导体制造股份有限公司 内埋芯片封装的结构及工艺
CN103367658A (zh) * 2013-07-17 2013-10-23 深圳市华星光电技术有限公司 一种玻璃封装结构和封装方法
CN103904054A (zh) * 2014-03-31 2014-07-02 华进半导体封装先导技术研发中心有限公司 基于玻璃基板的互连结构及方法
CN106997870A (zh) * 2016-01-26 2017-08-01 珠海越亚封装基板技术股份有限公司 新型嵌入式封装
CN107919334A (zh) * 2016-10-07 2018-04-17 南亚电路板股份有限公司 组件埋入式电路板结构及其制造方法
CN111293098A (zh) * 2018-12-06 2020-06-16 欣兴电子股份有限公司 内埋式芯片封装及其制作方法与叠层封装结构
CN109727969A (zh) * 2018-12-29 2019-05-07 华进半导体封装先导技术研发中心有限公司 一种基板埋入式功率器件封装结构及其制造方法

Also Published As

Publication number Publication date
TWI796595B (zh) 2023-03-21
US11515258B2 (en) 2022-11-29
CN111785645B (zh) 2021-12-03
JP7038169B2 (ja) 2022-03-17
US11769733B2 (en) 2023-09-26
TW202203331A (zh) 2022-01-16
US20220013462A1 (en) 2022-01-13
US20230051730A1 (en) 2023-02-16
CN111785645A (zh) 2020-10-16

Similar Documents

Publication Publication Date Title
JP7038169B2 (ja) パッケージ基板及びその製造方法
JP3297879B2 (ja) 連続して形成した集積回路パッケージ
US9338886B2 (en) Substrate for mounting semiconductor, semiconductor device and method for manufacturing semiconductor device
JP2016096262A (ja) 配線回路基板、半導体装置、配線回路基板の製造方法、半導体装置の製造方法
JP2007535156A (ja) 埋込み構成要素からの熱伝導
JPH08241936A (ja) ワイヤ・ボンド・タイプのチップ用の有機チップ・キャリア
JP2009194322A (ja) 半導体装置の製造方法、半導体装置及び配線基板
TW200921819A (en) Method of producing multi-layer package substrate having a high thermal dissipation capacity
KR20140021910A (ko) 코어기판 및 이를 이용한 인쇄회로기판
JP2015510686A (ja) 基板コア層に関する方法及び装置
JP2022002287A (ja) 放熱埋め込みパッケージング方法
JP7333454B2 (ja) モールド成形プロセスに基づくパッケージ基板及びその製造方法
KR100827315B1 (ko) 전자소자 내장 인쇄회로기판 제조방법
US11570905B2 (en) Method of manufacturing component carrier and component carrier
JP5599860B2 (ja) 半導体パッケージ基板の製造方法
CN112820713A (zh) 一种金属框架封装基板及其制造方法
CN110993508A (zh) 封装结构及其制作方法、以及电子设备
JP7058310B2 (ja) 集積パッシブデバイスパッケージ構造及びその製造方法、基板
TW201639089A (zh) 晶片封裝結構的製作方法
KR20120039163A (ko) 인쇄회로기판 및 그 제조방법
US8125074B2 (en) Laminated substrate for an integrated circuit BGA package and printed circuit boards
CN112599493A (zh) 一种两面嵌埋玻璃基板及其制造方法
CN210167326U (zh) 玻璃基板结构
CN110858548A (zh) 埋入式芯片及其制造方法
KR100694668B1 (ko) 도금 인입선 없는 패키지 기판 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200910

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211109

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220131

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220208

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220307

R150 Certificate of patent or registration of utility model

Ref document number: 7038169

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150