CN106997870A - 新型嵌入式封装 - Google Patents

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Abstract

本申请涉及一种新型嵌入式封装。一种结构，包括嵌入在聚合物基质中并被该基质包围的至少一个芯片，还包括从围绕芯片周边的聚合物基质中穿过的至少一个通孔，其中通常至少一个通孔具有暴露的两个端部，其中所述芯片被第一聚合物基体的框架围绕，并且所述至少一个通孔穿过所述框架；所述芯片定位为在下表面上具有端子，使得芯片的下表面与框架的下表面共平面，所述框架具有大于所述芯片的厚度，并且金属直接附接到并覆盖所述芯片的上表面的至少一部分。

Description

新型嵌入式封装
技术领域
本发明涉及芯片封装，具体涉及嵌入式芯片。
背景技术
将芯片嵌入连接外界的中介层(interposer)内能够实现缩小芯片封装，缩短与外界的连接，制造工艺的简化以提供成本节省，这种制造工艺消除了芯片到基板的组装过程并且潜在地提高了可靠性。
基本上，嵌入诸如模拟、数字和MEMS芯片等有源部件的概念涉及构建在芯片周围具有通孔的芯片支撑结构或基板。
实现嵌入式芯片的一种方式是在晶圆的芯片阵列上制造芯片支撑结构，其中支撑结构的电路大于芯片单元尺寸。这被称为扇出晶圆层封装(FOWLP)。尽管硅晶圆的尺寸正在增长，但是昂贵的材料组和制造工艺仍然将直径尺寸限制在12"，从而限制了可以设置在晶圆上的FOWLP单元数量。尽管18"晶圆正在受到关注，但是所需投资、材料组和设备仍然未知。可以同时处理的芯片支撑结构的数量受到限制使得FOWLP单位成本上升，并且对于需要高度竞争性定价的市场(例如无线通信、家用电器和汽车市场)而言过于昂贵。
FOWLP也代表着性能的限制，因为放置在硅晶圆上作为扇出或扇入电路的金属特征结构的厚度被限制在几微米。这产生了电阻挑战。
替代的制造路线包括切割晶圆分离芯片并将芯片嵌入由具有铜互连的电介质层组成的面板内。这种替代路线的一个优点是，面板可以非常大，在单次过程中可以嵌入非常多的芯片。例如，12"晶圆能够一次处理2,500个5mm×5mm尺寸的FOWLP芯片，而本申请人“珠海越亚”目前使用的面板是25"×21"，能够一次处理10,000个芯片。因为这种面板处理工艺的价格比晶圆上工艺的价格明显更便宜，并且由于每个面板的吞吐量比晶圆上的吞吐量要高4倍，所以单位成本可以显著下降，从而开辟新的市场。
在这两种技术中，工业中使用的迹线的线间距和宽度随着时间的推移而缩小，对于面板是从15微米降至标准的10微米，对于晶圆是从5微米降至2微米。
嵌入的优点很多。消除了第一级装配成本，例如引线接合、倒装芯片或SMD(表面贴装器件)焊接。由于芯片和基板在单一产品内无缝连接，因此改善了电性能。封装的芯片更薄，提供了改进的形状因子，并且嵌入式芯片封装的上表面被释放用于包括堆叠芯片和PoP(封装上封装)技术的其他用途。
在基于FOWLP和面板的嵌入式芯片技术中，芯片被封装为阵列(在晶圆或面板上)，并且在制成后通过切割进行分离。Yang(US 2008/0157336)公开了一种晶圆上封装的方法，其中将具有导电通孔的栅格放置在具有芯片的晶圆上并与其接合。随后切割晶圆。
Yang的方法的问题在于，硅、金属和聚合物之间的热膨胀系数(CTE)的差异导致需要在再分配层(RDL)下方的电介质层以及其上的保护层。这增加了成本并且需要在再分配层下方的电介质层中产生通孔，以允许在芯片焊盘和RDL之间形成金属接触，由于需要在通孔和芯片焊盘之间的精确对准，导致制造工艺复杂化并降低了良率。
制造Yang所需的通孔需要复杂的激光钻孔或光刻技术以暴露出芯片上方的附加电介质层。这需要对准步骤，导致降低良率、增加单位成本并限制可以以此方式封装的芯片的范围。应当理解的是，随着芯片焊盘触点变得更小，电介质通孔需要相应地按比例缩小以允许对准而通孔不会失效。此外，Yang的附加电介质层覆盖芯片端子和PCB连接端子，这要求该电介质层满足尺寸不同的z轴形貌。例如，在PCB框架中，通常需要电介质层覆盖10～20微米直径的Cu焊盘端子，而芯片自身也需要被覆盖的端子的尺寸量级通常更小，只有1～2微米厚。因为电介质层需要在PCB焊盘端子上方至少10微米以覆盖它们的形貌，所以它将在更小的芯片端子上方20微米。在技术上具有挑战性的是，在10至20微米厚的电介质层中形成直径小于50微米的通孔。可靠性要求将迫使芯片端子保持大于50um+10微米(为了最佳对准)，因此需要60微米直径的芯片焊盘。由于芯片的几何形状及其端子的尺寸二者都正在缩小，因此Young提出的结构受到的限制是清楚的。
因此，在许多情况下出于工艺考虑，附加电介质层中的通孔尺寸将具有最小直径，从而限制将该结构应用于宽范围的芯片。
Yang(US 2008/0157336)公开了一种封装结构，包括：具有芯片容纳通孔、连接通孔结构和第一接触焊盘；设置在所述芯片容纳通孔内的芯片；形成在芯片下方并填充在芯片和芯片容纳通孔的侧壁之间的间隙中的周围材料；形成在芯片和基板上的电介质层；形成在电介质层上并且连接到第一接触焊盘的再分配层(RDL)；在RDL上形成的保护层；以及形成在基板下表面和连接通孔结构下方的第二接触焊盘。
本申请人的题为“Embedded Chips(嵌入式芯片)”的未决美国专利申请US 2015/279,814描述了一种结构，包括：设置在第一聚合物基质的框架内的通孔中的至少一个芯片，该芯片嵌入在第二聚合物基质中并被该基质包围，其中芯片设置为其端子位于下表面上，使得所述芯片的下表面与框架的下表面共平面。框架厚于芯片，并且其中所述芯片在除下表面之外的所有表面上都被包括第二聚合物基质的封装材料所包围，其中在芯片和框架的共平面的下表面上沉积导体焊盘的第一特征层。尽管US 2015/279,814中描述的嵌入式芯片具有优点，但是这种芯片的散热性较差，这是因为与端子面相对的芯片上表面被导热性差的封装材料所覆盖。
发明内容
本发明的实施方案克服了US 2015/279,814中描述的嵌入式芯片的一些缺点，并且具有不同的技术特征。
第一实施方案涉及一种用于将芯片连接到PCB的嵌入式芯片封装，所述芯片封装包括芯片，所述芯片具有被芯片高度所分隔的端子面和背面，所述芯片被包括第一聚合物基质的框架所围绕，所述框架具有在第一框架面和第二框架面之间延伸的框架高度，所述框架高度等于或大于所述芯片高度，其中所述芯片和所述框架之间的间隙被包括第二聚合物基质的封装材料所填充，其中所述芯片和所述封装材料的一个面与所述第一框架面共平面，以及上金属层，所述上金属层具有至少4微米的厚度并且至少部分地覆盖与所述芯片的共平面的面相对的面并且至少部分地填充所述芯片高度与所述框架高度之间的高度差。
优选地，上金属层的外表面是平坦的。
通常，嵌入式芯片封装还包括下金属层，所述下金属层具有至少4微米的厚度并且至少部分地覆盖所述芯片的一个面以及共平面的框架面和填料，并且直接附接到所述芯片的一个面和周围聚合物上。
优选地，下金属层的外表面是平坦的。
在一些实施方案中，在与芯片的共平面的面相对的表面上沉积的上金属层具有与第二框架面共平面的上表面。
在一些实施方案中，沉积在与芯片的共平面的面相对的表面上的上金属层具有延伸超出上框架表面至少4微米的上表面。上金属层的厚度小于200微米。
通常，所述框架高度比所述芯片高度高出至多250微米，并且所述第二框架面比所述芯片和所述封装材料的相对面高出至少15微米且不大于50微米。
第一聚合物基质和第二聚合物基质可以包含不同的聚合物。
优选地，在相同的干蚀刻条件下，第一聚合物基质具有比第二聚合物基质更慢的干蚀刻速率。
在一些实施方案中，框架还包含陶瓷颗粒填料和玻璃纤维织物中的至少一种。
在一些实施方案中，框架还包括至少一个金属通孔，所述金属通孔延伸穿过框架高度，从所述框架的第一框架面延伸到框架的第二框架面。
封装材料还可以包含陶瓷颗粒填料和短切玻璃纤维中的至少一种。
通常，芯片端子面包含由电介质钝化层包围的金属端子触点，其中所述金属端子触点和所述电介质钝化层与第一框架面和中介封装材料面共平面。
可选地，所述金属端子触点包括选自Al、Cu、Au、W的金属，并且所述钝化层选自聚酰亚胺和氮化硅。
可选地，金属端子触点连接到第一框架面，其中至少一个金属互连特征层以扇出配置直接沉积到芯片的一个面和第一框架面上，从端子触点扇出到第一框架面。
可选地，其中所述金属互连特征层连接到第一框架面上的至少一个通孔的表面；所述通孔穿过所述框架延伸到第二框架面。
另外或可替代地，直接附接到芯片背面的金属层中的至少一部分用作在将芯片背面连接到第二框架面的扇出配置中的金属互连特征层。
优选地，至少一个金属互连特征层连接到从第二框架面延伸穿过框架到达第一框架面的至少一个通孔。
在一些嵌入式芯片封装中，芯片的背面是所述芯片的所述一个面。
可选地，芯片端子面与从芯片金属触点扇出到第二框架面的扇出配置中的至少一个金属互连特征层连接。
可选地，金属互连特征层还连接到第二框架面中的至少一个通孔的端部；所述通孔从第一框架面延伸穿过框架高度到达第二框架面。
可选地，芯片的背面、第一框架面和封装材料还与从芯片背面到芯片底表面的扇出配置中的至少一个附加金属互连特征层连接。
在一些实施方案中，至少一个附加金属互连特征层将芯片的背面连接到第一框架面中的至少一个通孔的端面，所述通孔延伸穿过第一和第二框架面之间的框架。
在一些这样的实施方案中，芯片包括在其背面上的至少一个金属焊盘，所述金属焊盘通过至少一个硅通孔(TSV)电连接到芯片的端子面上的金属触点。
可选地，芯片的背面、第一框架面和中介封装材料的共平面的面通过直接附接到其上的至少一个金属互连特征层进一步连接。
可选地，所述金属通孔包括铜。
通常，所述至少一个金属互连特征层包括铜或铝。
通常，所述上金属层包括铜或铝。
通常，所述下金属层包括铜或铝。
可选地，所述上金属层还包括夹在所述铜或铝与所述芯片面之间的粘附/阻挡金属层，其中所述粘附/阻挡层选自Ti、Ta、Cr、Ti/Ta和Ti/W。
可选地，所述下金属层还包括夹在所述铜或铝与所述芯片面之间的粘附/阻挡金属层，其中粘附/阻挡层选自Ti、Ta、Cr、Ti/Ta和Ti/W。
通常，芯片包括选自集成电路、数字集成电路、电阻器、电容器、电感器、闪存和集成无源器件中的至少一个组件。
在一些实施方案中，所述嵌入式芯片封装包括在同一框架内的多个芯片，所述芯片由聚合物封装材料分隔开。
在一些实施方案中，所述嵌入式芯片封装包括在同一框架内的多个芯片，所述芯片由聚合物封装材料和电介质框架条分隔开。
附图说明
为了更好地理解本发明并示出本发明的实施方式，纯粹以举例的方式参照附图。
现在具体参照附图，必须强调的是，具体图示仅为示例且出于示意性讨论本发明优选实施方案的目的，提供图示的原因是确信附图是最有用且易于理解本发明的原理和概念的说明。就此而言，没有试图将本发明的结构细节以超出对本发明基本理解所必需的详细程度来图示；参照附图的说明使本领域技术人员能够知晓本发明的几种实施方式可如何实施。在附图中：
图1是第一嵌入式芯片结构的侧视示意图；
图2是第二嵌入式芯片结构的侧视示意图；
图3是第三嵌入式芯片结构的侧视示意图；
图4是第四嵌入式芯片结构的侧视示意图；
图5是聚合物或复合材料栅格的一部分的示意图，所述栅格具有用于芯片的插座并且还具有围绕所述插座的通孔；
图6是用于制造具有周围通孔的嵌入式芯片的面板的示意图，示出面板的一部分，例如一个栅格可以具有用于不同类型芯片的插座；
图7是图5的聚合物或复合材料框架的一部分的示意图，其中每个插座内具有芯片，通过聚合物封装材料例如模塑料将芯片保持在原位，其中聚合物封装材料包围芯片的边缘，填充在芯片和框架之间的空隙中，但是不覆盖芯片，框架突出超过凹入的芯片和封装材料；
图8是框架一部分的截面示意图，示出通过覆盖芯片并填充框架的聚合物封装材料而保持在每个插座内的嵌入式芯片；
图9是嵌入式芯片的截面示意图，其中扇出配置将嵌入式芯片的端子连接到第一表面上的通孔，并且从芯片的背面移除封装材料；
图10是如图1所示的封装的示意性仰视图；
图11是具有沉积在芯片上的铜层用作接触散热器的封装阵列的侧视图；
图12是示出如何在面板中制造插座以及如何将芯片插入插座，连接到外界，然后切割成具有在任一或两个面上具有铜布线层的嵌入式芯片的单独封装的流程图；
图12(a)至12(aa)示意性地示出通过图12的步骤所获得的中间结构。
具体实施方式
本发明涉及嵌入式芯片封装，其特征在于在芯片背面上直接沉积金属，通常是铜。通常，金属直接沉积在芯片的两面上。
直接沉积在端子侧上的金属连接到端子，并且通常提供用于将嵌入式芯片连接到印刷电路板等的扇出配置。位于远离端子面的远侧面上的铜通常用作散热器，并且使得在诸如题为“Embedded Chips(嵌入式芯片)”的美国待审专利申请US 2015/279,814的封装解决方案中覆盖芯片远侧面的聚合物填料能够更有效地散热。这使得本文公开的封装方案适合用于快速开关芯片。
在存在贯穿芯片通孔的情况下，芯片背面上的铜可提供电连接。
此外，在理论上，本文所讨论的技术可以用于嵌入双面芯片，其在晶圆的两面上均具有电路和端子。
参考图1，示出嵌入式芯片封装10。嵌入式芯片封装10包括芯片12，其具有由芯片高度10分隔开的的端子面14和背面16。芯片12被框架18包围，框架18具有与芯片12的一个面22共面的第一框架面20，在这种情况下，该芯片12的一个面22为端子面14。框架18的厚度大于芯片12的高度，通常高出15微米至50微米，使得第二框架面24高于芯片12的背面。芯片12和周围框架18之间的空隙填充有封装材料26，封装材料的底表面与所述一个面22即芯片12的端子面14以及第一框架面20共面。特征层28直接附接到端子面14，并且从端子面14的端子触点30扇出并延伸到第一框架面20的至少一部分上。
芯片12的端子面14包含由电介质钝化层32包围的金属端子触点30，其中所述金属端子触点和所述电介质钝化层与第一框架面20和中介封装材料的一个面共面。一个或多个导电通孔34可以是铜并且可以设置为穿过框架18的厚度。这些通孔34连接第一框架面20和第二框架面24。
直接沉积到芯片和周围共面电介质上的特征层28可以延伸到一个或多个通孔34。
与许多嵌入式芯片封装不同，在嵌入式芯片封装10中，电介质封装材料26不覆盖芯片12的背面16。相反，可以提供铜特征层36，其直接附接并且至少部分地覆盖芯片的背面16。这可以填充芯片12的背面16和第二框架面24之间的凹部。
框架18具有第一聚合物基质，封装材料26具有第二聚合物基质。通过具有不同的分子量和/或不同的分子基团，框架18的第一聚合物基质可以不同于封装材料26的第二聚合物基质。
优选地，在相同的干蚀刻条件下，第一聚合物基质具有比第二聚合物基质更慢的干蚀刻速率。因此，在制造期间，在背面16上施加封装材料26，并且凹部用也可以覆盖第二框架面24的封装材料填充，可以通过例如化学机械抛光CMP进行减薄以暴露出第二框架面24，并且可以利用干蚀刻来移除覆盖背面16的封装材料26。
除了第一聚合物基质之外，框架18还可以包括玻璃纤维和陶瓷填料。在一些实施方案中，框架18由浸渍有聚合物的编织玻璃纤维的预浸料制成。
封装材料26主要是第二聚合物基质，但是可以进一步包括填料，例如陶瓷颗粒填料和/或短切玻璃纤维。
沉积在芯片背面上的金属可以被减薄化并平坦化。
虽然在图1中示出芯片12的端面14与第一框架面20共线，但是因为上金属层36将芯片16的第二面连接到第二框架面24，所以应当理解的是，芯片12可以处理为使端子面14向上，使得芯片12的背面16与第一框架面20共线。
还应该理解的是，可以在框架的两面上同时进行加工。还应当理解的是，一旦在基板的一面或两面上存在导体特征结构28或36的布线层后，就可以利用球栅阵列(BGA)或触点栅格阵列(LGA)技术将其它芯片附接到导体特征结构28、36上。
此外，可以建立附加布线层。在所描述的结构中，在芯片的每一面上存在导体焊盘或特征结构28、36的布线层。因此，可以在任一面或两面上建立附加层，从而实现封装上封装“PoP”及其类似结构。
参照图1，嵌入式芯片封装10示出为具有1.5个铜层，即扇出下金属层，其是直接附接到芯片端子的铜特征层28，随后是用于安装的铜柱38，其连接在芯片下方，连接至芯片12的第一面14上的端子30。作为至少4微米厚的铜层36的重上金属层直接附接并覆盖芯片12的相对面16。
在图2中，示出了具有1.5个铜层的第二嵌入式芯片封装40，所述铜层是直接附接到芯片12的扇出铜特征层28，之后是用于安装的铜柱38。扇出铜特征层28附接在芯片12下方并且连接到芯片12的第一面14上的端子30。在这种情况下，上金属层是铜层42，其厚度为至少4微米，通常为15至50微米，再次覆盖芯片的相对面。然而，在图2的第二嵌入式芯片封装40中，没有穿过框架的通孔，因此重铜层42与芯片30的触点隔离，并且完全用作散热器。可以使用导电粘合剂将另外的散热器粘附到其上。
在图3中，示出了第三嵌入式芯片封装50，其中穿过框架18的通孔34使得能够从背面16以及从正面14进行电接触，并且上金属层是在芯片16的背面上的铜特征层52，其不仅允许连接，而且允许散热。背面52上的特征层可以是扇出或扇入的，并且可以在芯片12的背面16上提供到达封装50的顶表面的一个或多个附加特征层54。
参照图4，示出了第四嵌入式芯片封装60，其中芯片62可以定位在框架18中，使得芯片12的背面16与框架的底表面20对齐，并且芯片62的接触面14在最上面。扇出铜特征层28设置在芯片的背面上并且直接附接到其上，其后是由通孔14分隔的一个或多个附加铜特征层68，以及用于表面安装的铜柱38。如果芯片本身包括硅通孔TSV，那么这是特别有用的。
图1-4所示的结构的相同之处在于，芯片12的两面可以互连。框架18可以被减薄到芯片12的厚度，或者可以保持更厚，然而，对封装材料26进行等离子体蚀刻以暴露出芯片12的上表面，该上表面可以是连接面14或背面16，这取决于芯片在进行加工时是端子面向下(倒装芯片取向)还是端子面向上。
由于可以在芯片的背面16上溅射种子层，因此可以在两面上构建附加的金属通孔和特征结构，通常使用铜或铝，并且最一般是使用铜。如果框架18包括嵌入的通孔柱34，则芯片12的每一面上的层可以连接在一起。
尽管当前不可用，但应当理解的是，本文所讨论的封装技术可用于封装在两面上具有电路的芯片。这使得晶圆能够被两面加工，例如一面上是处理器芯片，另一面上是存储器芯片。本文所述的封装技术可用于封装这样的芯片并且使得扇出铜特征结构能够被应用于芯片的两面并且选择性地将两面上的电路连接在一起。
这是如在Hurwitz等人的US 7,682,972、US 7,669,320和US 7,635,641中所述的珠海越亚的光刻胶以及图案或面板镀覆和层压技术的特征，它们通过引用并入本文，其中可以制造包括具有非常多通孔柱的极大基板阵列的大面板。这种面板是基本平坦的并且是基本平滑的。
珠海越亚技术的另一个特征是通过使用光刻胶进行电镀制造的通孔可以比通过钻填方法产生的通孔更窄。目前，最窄的钻填通孔约为60微米。通过利用光刻胶进行电镀，可实现小于50微米，甚至小至30微米的分辨率。将IC连接到这种基板上是具有挑战性的。一种用于倒装芯片连接的方法是提供与电介质的表面齐平的铜焊盘。这种方法描述在本发明人的USSN 13/912,652中。
用于将芯片附接到中介层(interposer)的所有方法都是昂贵的。引线键合和倒装芯片技术不仅昂贵，而且连接断开将导致失效。
参照图5，示出了芯片插座72的阵列70的一部分，每个插座被框架18包围，由此提供框架74，其包括聚合物基质和穿过聚合物基质框架74的金属通孔34的阵列。芯片插座72是贯通插座，这意味着框架74是开放框架，其中芯片插座72穿过框架74的厚度，在框架74的两面上都有开孔。
金属通孔34是使得能够从框架74的任一面进行导电连接的方便便利附件，但是这不是在所有实施方案中都需要的，因此不是必要技术特征。
阵列70可以是包括芯片插座72阵列的面板的一部分，每个芯片插座72被聚合物基质框架74包围和限定，聚合物基质框架74包括穿过聚合物基质框架74的铜通孔34的栅格。
因此，每个芯片插座72是被聚合物框架18围绕的通孔，聚合物框架18任选地用陶瓷填料和/或玻璃纤维增强，并且任选地具有围绕插座72'布置的穿过框架18的多个铜通孔34。
框架74可以由作为聚合物片材应用的聚合物制成，或者可以是作为预浸料应用的玻璃纤维增强聚合物。它可以具有一个或多个层。
参照图6，本申请人的珠海越亚面板80通常被分成通过主框架彼此分离的块81、82、83、84的2x2阵列，主框架由水平条85、垂直条86和外框87组成。这些块包括芯片插座阵列12。1)假设芯片尺寸为5mm×5mm并且珠海越亚面板为21"×25"，该制造技术能够实现在每个面板上封装10,000个芯片。相比之下，作为当前在工业中使用的最大晶圆的12"晶圆上制造芯片封装仅能够一次处理2,500个芯片，因此应当认识到在大面板上制造的规模经济性。
然而，适合于该技术的面板可以在一定程度上改变尺寸。通常，面板尺寸在约12"×12"和约24"×30"之间变化。当前使用的一些标准尺寸是20"×16"和25"×21"。
面板80的所有块不需要具有相同尺寸的芯片插座72。例如，在图2的示意图中，右上块82的芯片插座88大于其它块81、83、84的芯片插座89。此外，不仅一个或多个块82可用于不同尺寸的插座以容纳不同尺寸的芯片，但是任何尺寸的任何子阵列可以用于制造任何特定的芯片封装，因此尽管具有大的吞吐量，但也可以制造小批量的芯片封装，使得能够为特定客户同时处理不同的芯片封装，或者为不同客户制造不同的封装。因此，面板80可以包括具有用于容纳一种类型芯片的第一组尺寸的插座88的至少一个区域82和具有用于容纳第二类型的芯片的第二组尺寸的插座89的第二区域81。
如上文参照图5所述，每个芯片插座72(图6的88、89)被聚合物框架18包围，并且在每个块(81、82、83、84-图2)中，以定位插座72的阵列(88、89)。参照图7，芯片12可以位于每个插座72中，并且芯片12周围的空间可以填充封装材料26，封装材料26可以是或可以不是与用于制造框架86的聚合物相同的聚合物，封装材料26可以是例如模塑料。在一些实施方案中，封装材料26的基质和框架18的基质可以使用类似的聚合物。在优选的实施方案中，框架18的聚合物基质和封装材料26的聚合物基质包含不同的聚合物树脂，并且在相同的干蚀刻条件下，框架18的第一聚合物基质具有比同一封装材料26的第二聚合物基质更慢的干蚀刻速率。
框18的聚合物基质可以包括连续的增强纤维，而用于填充在插座中的封装材料26的聚合物不能包括连续纤维。然而，封装材料26可以包括可包含例如短切纤维和/或陶瓷颗粒的填料。
通常，芯片尺寸可以是约1mm×1mm至约60×60mm的任何尺寸，其中插座在芯片的每一侧都略大0.1mm至2.0mm，以容纳具有间隙的预期芯片。芯片自身厚度可以为25微米至400微米，典型值为约100微米。框架的厚度必须至少等于芯片的厚度，并且优选的是厚度为至多200微米。
由于芯片12嵌入插座72中，所以每个单独的芯片被框架18包围，框架18可以具有围绕每个芯片12的边缘布置的通孔34。
不同于在题为“Embedded Chips(嵌入式芯片)”的待审美国专利申请US 2015/279,814中所描述的芯片封装，其中聚合物封装材料不仅填充芯片12的边缘和框架18的边缘之间的间隙，而且覆盖芯片12的背面，而在本发明的实施方案中，覆盖芯片12的背面的聚合物封装材料26通过干法等离子体蚀刻被蚀刻掉，并且在芯片的背面16上直接沉积铜特征层。
如果提供的话，使用珠海越亚的通孔柱技术，通过图案镀覆或面板镀覆然后选择性蚀刻，则通孔34可以被制造为通孔柱，并且随后层压电介质材料，可以使用聚合物膜，或者为了增加稳定性，使用由聚合物基质中的编织玻璃纤维束构成的预浸料。在一个实施例中，电介质材料是Hitachi 705G。在另一个实施例中，使用MGC 832NXA NSFLCA。在第三实施例中，可以使用Sumitomo GT-K。在另一个实施例中，使用Sumitomo LAZ-4785系列膜。在另一个实施例中，使用Sumitomo LAZ-6785系列。替代材料包括Taiyo HBI和Zaristo-125或Ajinomoto ABF GX材料系列。
或者，可使用公知的钻填技术来制造通孔34，其中首先制造基板，然后在固化之后通过机械或通过激光来钻孔。然后可以通过电镀铜来填充钻孔。在这种情况下，基板可以是层压板。其通常包含聚合物或纤维增强的聚合物基质。
使用通孔柱而不是钻填技术来制造通孔34具有许多优点。在通孔柱技术中，由于可以同时制造所有通孔，而不必单独钻孔，所以通孔柱技术更快。此外，由于钻孔是圆柱形的，而通孔柱可以具有任何形状。在实践中，所有钻填通孔具有相同的直径(在公差内)，而通孔柱可以具有不同的形状和尺寸。此外，为了增强刚度，优选聚合物基质是纤维增强的，通常具有玻璃纤维编织束。当聚合物预浸料中的纤维铺设在直立的通孔柱上并固化时，柱的特征在于平滑的垂直侧面。然而，钻填通孔通常具有一定程度的锥度，并且在对复合材料钻孔的情况下，通常具有粗糙表面，导致引起噪声的杂散电感。
通常，如果提供的话，通孔34的宽度在25微米至500微米的范围内。如果是圆柱形的，例如钻填所需要的，并且例如通孔柱所常见的情况，每个通孔可以具有25微米至500微米范围内的直径。
进一步参照图7，在制造聚合物基质框架86(具有或不具有嵌入的通孔34)之后，插座72可以通过CNC或冲压制造。或者，使用面板镀覆或图案镀覆，可以沉积牺牲铜块。如果铜通孔柱34被选择性地屏蔽，例如使用光刻胶，则可以蚀刻掉这样的铜块以形成插座72。
在每个插座72周围的框架18中的任选具有通孔34的聚合物框架插座阵列可用于生产单个和多个芯片封装，包括多个芯片封装和构建多层芯片封装。
参照图8，示出了框架86的一部分。芯片12可以定位在插座96中，芯片12的端子面14与框架18的面20共线。然而，框架18比芯片12更高(更厚)并且延伸超过芯片12的背面16(即与共线前表面14相对的面)。芯片12可以利用通常为聚合物的封装材料26固定在适当位置，该聚合物例如为模塑料、干膜B阶聚合物或预浸料。封装材料26填充芯片12和框架18之间的空隙，覆盖芯片12的背面16并且可以覆盖框架18的相对面24。
然而，如图8所示，通过研磨、抛光或化学机械抛光(CMP)可以暴露出框架18的外表面24。然后，框架18可以通过蚀刻屏蔽进行保护，并且利用等离子体蚀刻来蚀刻掉芯片12背面上的封装材料26，以暴露出芯片12的背面16。如果封装材料26比框架材料18更易受蚀刻条件影响，则不需要蚀刻屏蔽。
如图8和9所示，从底部观察，焊盘28的特征层可以在框架18的表面上以扇出结构连接芯片12的端子30，并且如果提供的话，经其连接到通孔36。
参照图10，从下方示出包括在聚合物框架18'中的芯片12'的芯片封装10'，使得芯片12'被框架18'包围，并且提供围绕芯片12'的周边的穿过框架18'的通孔34'。芯片定位在插座中并通过封装材料26'保持在适当位置，封装材料26'通常是与框架18'的聚合物不同的聚合物。框架18'通常由用于稳定性的纤维增强预浸料制成。封装材料26'的第二聚合物可以是聚合物膜或模塑料。其可以包括填料并且还可以包括短切纤维。通常，如图所示，通孔34'是简单的圆柱形通孔，但是它们可以具有不同的形状和尺寸。芯片12'上的一些端子30'通过扇出配置的焊盘28'连接到通孔36'。如图所示，可以有直接连接到芯片12'下方的基板的附加芯片端子30'。在一些实施方案中，对于通信和数据处理，至少一个通孔是同轴通孔。例如，在共同未决的美国专利US9,185,793中给出了用于制造同轴通孔的技术。
参照图11，可以在芯片12的第二面上制造额外的铜布线层36'，例如从通孔34'穿过框架18扇入。
此外，如图4所示，芯片12可以反转。尽管如此，借助于通孔34，上表面上的焊盘36和下表面上的焊盘28，可以通过倒装芯片、引线接合组装工艺或BGA(球栅阵列)焊接工艺来连接另外的芯片IC基板封装，形成所谓的PoP(封装上封装)等。
参照图2，铜片可以直接沉积并且至少部分地覆盖芯片12的第二表面16，用作从芯片12散热的散热器。
厚铜片可以通过贯穿框架通孔34或通过芯片自身的硅通孔连接。
如上所述，在一些实施方案中，相邻芯片插座可以具有不同的外形尺寸，包括不同的尺寸和/或不同的形状。此外，封装可以包括多于一个芯片，并且可以包括不同的芯片。例如，处理器芯片可以定位在一个插座中并且连接到定位在相邻插座中的存储器芯片，这两个芯片被由框架材料构成的条隔开。
布线层28、36的导体可连接到贯通框架通孔34的端子。在当前现有技术中，通孔柱可为约130微米长。在芯片12的厚度大于约130微米的情况下，可能需要将一个通孔柱堆叠在另一个的顶部上。用于堆叠通孔的技术是已知的，尤其在Hurwitz等人的共同待审美国专利申请USSN 13/482,099和USSN 13/483,185中进行了讨论。
除了提供用于芯片堆叠的触点之外，围绕芯片12的通孔34可以用于将芯片与其周围环境隔离并且提供法拉第屏蔽。这种屏蔽通孔可以连接到与芯片上的屏蔽通孔互连的焊盘并且对芯片提供屏蔽。
可以存在围绕芯片的多于一列的通孔34，并且内部列可以用于传送信号，外部列用于屏蔽。通孔34的外部列可以连接到在芯片12上制造的实心铜块上，其可以由此用作散热器以耗散由芯片产生的热量。可以以这种方式封装不同的芯片。
具有本文所述的具有通孔34的框架18的嵌入式芯片技术特别适合于模拟处理，因为触点很短并且每个芯片具有相对少量的触点。
应当理解的是，该技术不限于封装IC芯片。在一些实施方案中，芯片包括选自熔丝、电容器、电感器和滤波器的组件。用于制造电感器和滤波器的技术在Hurwitz等人的共同未决申请USSN 13/962,316中描述。
参照图12、图12(a)至12(aa)，现在描述一种在有机框架中封装芯片的方法，使得特征层可以沉积在芯片的两个面上。
图12(aa)与图1相同。因此，示出一种制造图1结构的制造方法。然而，应当理解的是，该方法可以适于制造其他类似的结构，例如图2、3和4中所示的结构。
参照图12(a)，由于通常在阵列中进行制造，所以示出了显示两个插座126的框架120的一部分。示出了聚合物框架122和其中的通孔124。
该方法包括获得或制造芯片插座126的栅格120，每个插座被有机基质框架122限定，可选地还包括穿过有机基质框架122-12(a)的至少一个通孔124。参见例如图5。
如图所示，有机基质框架122是具有嵌入的通孔柱124的玻璃增强电介质，例如具有冲压出或使用CNC加工出的插座。或者，插座126可以通过将铜块电镀到由图案或通孔柱围绕的图案中，层压以产生框架122，然后蚀刻掉铜块同时保护通孔柱来制造。或者，插座126可以由具有镀覆通孔的层压板冲压而成。应当注意，插座126是贯穿插座。在未决专利公开US2015/279,814中给出了如何制造这种芯片插座120栅格的更多细节，该专利通过引用并入本文。
芯片插座120栅格设置在一次性胶带130上-图12(b)的步骤12(b)。胶带130通常是市售的透明膜，其可以通过加热或暴露于紫外光而分解。
芯片132面朝下(即端子面向下)设置在栅格120的插座126中-12(c)，并且可以通过穿过胶带成像来对准。芯片132在插座126中的定位通常是完全自动的。框架的高度超过芯片132的厚度。如图所示，处理芯片时，端子面与胶带接触。然而，如上所述，作为替代方案，芯片可以将端子面向上进行处理。
将封装材料134放置在芯片132和栅格120上-12(d)。在一个实施方案中，封装材料134是180微米厚的电介质膜，并且芯片132的厚度是100微米。然而，外形尺寸可能有些许变化。封装材料134通常具有约150微米到几百微米的厚度。封装材料134可以是模塑料。芯片132通常具有25微米到数百微米的厚度。重要的是，封装材料134的厚度超过芯片132的厚度几十微米。通常，框架122延伸超过芯片132至多250微米。当应用时，封装材料134通常覆盖框架132。
框架120的电介质材料122和施加在芯片132上的封装材料134可以具有类似的基质，或者聚合物基质可以非常不同。框架122通常包括可以作为预浸料提供的连续增强纤维。封装材料134不包括连续纤维，但可以包括短切纤维和/或颗粒填料。
在这个阶段，如图12(e)所示，当封装材料134覆盖并保护芯片132的背面和通孔124的外端时，载体136可以施加在封装材料134上-步骤12(e)，移除胶带130-12(f)，暴露出芯片132的下表面(如图所示，连接面，但是如上所述，并不一定)用于进一步处理。
在一个实施方案中，封装材料134的聚合物是具有陶瓷颗粒的ABF，并且框架的聚合物是可从Hitachi Chemicals获得的u705g预浸料。
根据所使用的特定胶带，胶带130可以通过暴露于紫外光而被烧掉或移除-步骤12(f)。
在芯片和框架的暴露的共线第一表面上溅射种子层138(通常为钛，然后是铜)-步骤12(g)。用于增强电镀铜与聚合物的粘附性的替代性种子层包括铬和镍铬合金。施加光刻胶层140-步骤12(h)，然后图案化-步骤12(i)。将铜142电镀到图案中-步骤12(j)。剥除光刻胶-步骤12(k)，然后蚀刻掉溅射的种子层138-步骤12(1)。然后，在铜通孔/特征结构上层压聚合物电介质-步骤12(m)。
该结构通常被减薄化和平坦化。通常通过化学机械抛光CMP进行以暴露出层的铜末端-步骤12(n)，如果需要，在重复之前沉积附加层。
通过重复步骤12(h)至12(n)，可以在特征层下方沉积通孔层，并且通过重复步骤12(g)至12(n)，可以在芯片与框架表面共平面的面下方叠加构建附加铜特征层。如果特征层的后面是通孔层，则通常可以在暴露的特征层上施加光刻胶，图案化形成通孔并电镀该通孔，并且在移除光刻胶之后，对特征层和通孔层一口气进行层压(即执行步骤12(h)至12(k)两次)，从而先沉积特征层，接着沉积通孔层。
可选地，可以在芯片下侧和铜上方施加诸如干膜或光刻胶的蚀刻阻挡层144-12(o)。或者，在层压(步骤12(m))之后和减薄之前(步骤12(n))，可以利用例如氯化铜或氢氧化铵蚀刻掉铜载体136-步骤12(p)。
将结构减薄以暴露出框架(和通孔的端部，如果存在的话)-步骤12(q)，任选地，利用等离子体蚀刻，例如比例在1:1至3:1的范围内的CF4和O2。化学机械抛光(CMP)可以在等离子体蚀刻之后进行或替代等离子体蚀刻。
接着，框架的端部可以用等离子体屏蔽物146进行屏蔽-图12(r)，并且利用进一步的等离子体蚀刻移除聚合物封装材料直至芯片背面的水平-12(s)。
然后移除等离子体屏蔽物146(步骤12(t))。如果所选择的封装材料比框架更容易受到等离子体蚀刻的影响，则不需要等离子体屏蔽物。
现在可以重复步骤12(g)至12(n)以沉积特征层，该特征层可以是从芯片背面上的通孔端部扇入的扇入层或芯片背面上的散热层。
因此，可以通过溅射来沉积种子层150-步骤12(u)。光刻胶152可以被沉积和图案化-步骤12(v)，然后可以沉积铜特征层154，例如全铜屏蔽(all over copper shield)-步骤12(w)。
然后，可以移除光刻胶152-步骤12(x)，然后移除种子层蚀刻保护层148-步骤12(y)。然后，从芯片封装阵列的另一面移除屏蔽层144-步骤12(z)。
应当理解的是，如果屏蔽层144是光刻胶，则步骤12(z)可以与步骤12(x)一起完成。
层叠加是柔性的，并且通过重复步骤12(v)至12(x)可以在第一特征层154上叠加构架附加的通孔层和特征层。
然后，将阵列分割-12(aa)。分割或切割可以使用旋转锯片或其它切割技术来实现，例如激光器。
示出了在嵌入式芯片的两面上具有特征层或焊盘的几种结构。在框架中提供通孔的情况下，这些层可以被连接。芯片的嵌入方式可以是接触面向上或向下。芯片本身可以包括将其接触面与其背面连接的硅通孔。也可以端接每一面上都有电路的双面芯片。然而，最重要的是，芯片封装能够实现高性能芯片所需的良好散热，并且封装具有最小数量的层并且是通过特征层而不是通孔柱连接到芯片自身。封装通常在两面都是平坦的。
本领域技术人员将会认识到，本发明不限于上文中具体图示和描述的内容。而且，本发明的范围由所附权利要求限定，包括上文所述的各个技术特征的组合和子组合以及其变化和改进，本领域技术人员在阅读前述说明后将会预见到这样的组合、变化和改进。
在权利要求书中，术语“包括”及其变体例如“包含”、“含有”等是指所列举的组件被包括在内，但一般不排除其他组件。

Claims (35)

1.一种用于将芯片连接到PCB的嵌入式芯片封装，所述芯片封装包括芯片，所述芯片具有被芯片高度分隔开的端子面和背面，所述芯片被包括第一聚合物基质的框架围绕，所述框架具有在第一框架面和第二框架面之间延伸的框架高度，所述框架高度等于或大于所述芯片高度，其中所述芯片和所述框架之间的间隙填充有包括第二聚合物基质的封装材料，其中所述芯片的一个面和所述封装材料的一个面与所述第一框架面共平面，并且在所述芯片的与共平面的面相对的面上直接沉积至少4微米厚的上金属层，所述上金属层至少部分地覆盖所述芯片的与共平面的面相对的面，并且至少部分地填充所述芯片高度与所述框架高度之间的高度差。
2.根据权利要求1所述的嵌入式芯片封装，还包括至少4微米厚的下金属层，所述下金属层至少部分地覆盖所述芯片的所述一个面、共平面的框架面和填料，并且直接附接到所述芯片的所述一个面和周围聚合物上。
3.根据权利要求1所述的嵌入式芯片封装，其中所述上金属层的外表面是平坦的。
4.根据权利要求2所述的嵌入式芯片封装，其中所述下金属层的外表面是平坦的。
5.根据权利要求1所述的嵌入式芯片封装，其中沉积在所述芯片的共平面表面的相对面上的所述上金属层具有与所述第二框架表面共平面的上表面。
6.根据权利要求1所述的嵌入式芯片封装，其中沉积在所述芯片的共平面表面的相对面上的所述上金属层具有在上框架表面上延伸至少四微米的上表面。
7.根据权利要求1所述的嵌入式芯片封装，其中所述上金属层的厚度小于200微米。
8.根据权利要求1所述的嵌入式芯片封装，其中所述框架高度比所述芯片高度高出至多250微米，并且所述第二框架面比所述芯片和所述封装材料的相对面高出至少15微米且不大于50微米。
9.根据权利要求1所述的嵌入式芯片封装，其中所述第一聚合物基质和所述第二聚合物基质包含不同的聚合物。
10.根据权利要求1所述的嵌入式芯片封装，其中在相同的干蚀刻条件下，所述第一聚合物基质的干蚀刻速率低于所述第二聚合物基质的干蚀刻速率。
11.根据权利要求1所述的嵌入式芯片封装，其中所述框架还包含陶瓷颗粒填料和玻璃纤维织物中的至少一种。
12.根据权利要求1所述的嵌入式芯片封装，其中所述框架还包括至少一个金属通孔，所述至少一个金属通孔延伸从所述框架的第一框架面到第二框架面的所述框架高度。
13.根据权利要求1所述的嵌入式芯片封装，其中所述封装材料还包括陶瓷颗粒填料和短切玻璃纤维中的至少一种。
14.根据权利要求1所述的嵌入式芯片封装，其中所述芯片的端子面包含由电介质钝化层包围的金属端子触点，其中所述金属端子触点和所述电介质钝化层与所述第一框架面和中介封装材料的一个面共平面。
15.根据权利要求14所述的嵌入式芯片封装，其中所述金属端子触点包括选自Al、Cu、Au、W的金属，并且所述钝化层选自聚酰亚胺和氮化硅。
16.根据权利要求14所述的嵌入式芯片封装，其中所述金属端子触点连接到所述第一框架面，其中至少一个金属互连特征层以扇出配置直接沉积到所述芯片的所述一个面和所述第一框架面，所述至少一个金属互连特征层从所述金属端子触点扇出到所述第一框架面。
17.根据权利要求16所述的嵌入式芯片封装，其中所述金属互连特征层连接到所述第一框架面上的至少一个通孔的表面，所述通孔穿过所述框架延伸到所述第二框架面。
18.根据权利要求16所述的嵌入式芯片封装，其中直接附接到所述芯片背面的所述金属层中的至少一部分用作将所述芯片背面连接到所述第二框架面的扇出配置的金属互连特征层。
19.根据权利要求16所述的嵌入式芯片封装，其中所述至少一个金属互连特征层连接到从所述第二框架面到所述第一框架面延伸穿过所述框架的至少一个通孔。
20.根据权利要求1所述的嵌入式芯片封装，其中所述芯片的所述背面是所述芯片的所述一个面。
21.根据权利要求20所述的嵌入式芯片封装，其中所述芯片端子面与至少一个金属互连特征层连接，所述至少一个金属互连特征层以扇出配置从所述芯片金属触点扇出到所述第二框架面。
22.根据权利要求21所述的嵌入式芯片封装，其中所述金属互连特征层还连接到所述第二框架面中的至少一个通孔的端部，所述通孔延伸从所述第一框架面到所述第二框架面的所述框架高度。
23.根据权利要求10所述的嵌入式芯片封装，其中所述芯片的背面、第一框架面和封装材料还与至少一个附加金属互连特征层连接，所述至少一个附加金属互连特征层以扇出配置从所述芯片背面扇出到所述芯片底面。
24.根据权利要求23所述的嵌入式芯片封装，其中至少一个附加金属互连特征层将所述芯片背面连接到所述第一框架面中的至少一个通孔的端表面，所述通孔延伸穿过在第一和第二框架面之间的所述框架。
25.根据权利要求24所述的嵌入式芯片封装，其中所述芯片包括在其背面上的至少一个金属焊盘，所述金属焊盘通过至少一个硅通孔电连接到所述芯片的端子面上的金属触点。
26.根据权利要求24所述的嵌入式芯片封装，其中所述芯片包括在其背面上的至少一个金属焊盘，并且还包括将所述金属焊盘与所述端子面上的至少一个触点电连接的至少一个硅通孔。
27.根据权利要求24所述的嵌入式芯片封装，其中所述芯片的背面、第一框架面和中介封装材料的共平面的面通过直接附接到其上的至少一个金属互连特征层进一步连接。
28.根据权利要求12所述的嵌入式芯片封装，其中所述金属通孔包括铜。
29.根据权利要求1所述的嵌入式芯片封装，其中所述上金属层包括铜或铝。
30.根据权利要求29所述的嵌入式芯片封装，其中所述上金属层还包括夹在所述铜或铝和所述芯片之间的粘附/阻挡金属层，所述粘附/阻挡层选自Ti、Ta、Cr、Ti/Ta和Ti/W。
31.根据权利要求2所述的嵌入式芯片封装，其中所述下金属层包括铜或铝。
32.根据权利要求30所述的嵌入式芯片封装，其中所述下金属层还包括夹在所述铜或铝和所述芯片之间的粘附/阻挡金属层，所述粘附/阻挡层选自Ti、Ta、Cr、Ti/Ta和Ti/W。
33.根据权利要求1所述的嵌入式芯片封装，其中所述芯片包括选自集成电路、数字集成电路、电阻器、电容器、电感器、闪存和集成无源器件中的至少一个组件。
34.根据权利要求1所述的嵌入式芯片封装，包括在同一框架内的多个芯片，所述芯片被所述聚合物封装材料分隔开。
35.根据权利要求1所述的嵌入式芯片封装，包括被所述聚合物封装材料和所述电介质框架的条隔开的多个芯片。
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