TW201737437A - 新型嵌入式封裝 - Google Patents

新型嵌入式封裝 Download PDF

Info

Publication number
TW201737437A
TW201737437A TW106102849A TW106102849A TW201737437A TW 201737437 A TW201737437 A TW 201737437A TW 106102849 A TW106102849 A TW 106102849A TW 106102849 A TW106102849 A TW 106102849A TW 201737437 A TW201737437 A TW 201737437A
Authority
TW
Taiwan
Prior art keywords
wafer
frame
face
embedded
package
Prior art date
Application number
TW106102849A
Other languages
English (en)
Other versions
TWI640067B (zh
Inventor
Hurwitz Dror
Alex Shi-Fu Huang
Original Assignee
Zhuhai Advanced Chip Carriers&Electronic Substrate Solutions Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhuhai Advanced Chip Carriers&Electronic Substrate Solutions Technologies Co Ltd filed Critical Zhuhai Advanced Chip Carriers&Electronic Substrate Solutions Technologies Co Ltd
Publication of TW201737437A publication Critical patent/TW201737437A/zh
Application granted granted Critical
Publication of TWI640067B publication Critical patent/TWI640067B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1438—Flash memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Abstract

一種結構，包括嵌入在聚合物基質中並被該基質包圍的至少一個晶片，還包括從圍繞晶片周邊的聚合物基質中穿過的至少一個通孔，其中通常至少一個通孔具有暴露的兩個端部，其中所述晶片被第一聚合物基質的框架圍繞，並且所述至少一個通孔穿過所述框架；所述晶片定位為在下表面上具有端子，使得晶片的下表面與框架的下表面共平面，所述框架具有大於所述晶片的厚度，並且金屬直接附接到並覆蓋所述晶片的上表面的至少一部分。

Description

新型嵌入式封裝
本發明涉及晶片封裝，具體涉及嵌入式晶片。
將晶片嵌入連接外界的中介層(interposer)內能夠實現縮小晶片封裝，縮短與外界的連接，製造工藝的簡化以提供成本節省，這種製造工藝消除了晶片到基板的組裝過程並且潛在地提高了可靠性。
基本上，嵌入諸如模擬、數字和MEMS晶片等有源部件的概念涉及構建在晶片周圍具有通孔的晶片支撐結構或基板。
實現嵌入式晶片的一種方式是在晶圓的晶片陣列上製造晶片支撐結構，其中支撐結構的電路大於晶片單元尺寸。這被稱為扇出晶圓層封裝(FOWLP)。儘管矽晶圓的尺寸正在增長，但是昂貴的材料組和製造工藝仍然將直徑尺寸限制在12"，從而限制了可以設置在晶圓上的FOWLP單元數量。儘管18"晶圓正在受到關注，但是所需投資、材料組和設備仍然未知。可以同時處理的晶片支撐結構的數量受到限制使得FOWLP單位成本上升，並且對於需要高度競爭性定價的市場(例如無線通信、家用電器和汽車市場)而言過於昂貴。
FOWLP也代表著性能的限制，因為放置在矽晶圓上作為扇出或扇入電路的金屬特徵結構的厚度被限制在幾微米。這產生了電阻挑戰。
替代的製造路線包括切割晶圓分離晶片並將晶片嵌入由具 有銅互連的電介質層組成的面板內。這種替代路線的一個優點是，面板可以非常大，在單次過程中可以嵌入非常多的晶片。例如，12"晶圓能夠一次處理2,500個5mm×5mm尺寸的FOWLP晶片，而本申請人“珠海越亞”目前使用的面板是25"×21"，能夠一次處理10,000個晶片。因為這種面板處理工藝的價格比晶圓上工藝的價格明顯更便宜，並且由於每個面板的吞吐量比晶圓上的吞吐量要高4倍，所以單位成本可以顯著下降，從而開闢新的市場。
在這兩種技術中，工業中使用的跡線的線間距和寬度隨著時間的推移而縮小，對於面板是從15微米降至標準的10微米，對於晶圓是從5微米降至2微米。
嵌入的優點很多。消除了第一級裝配成本，例如引線接合、倒裝晶片或SMD(表面貼裝器件)焊接。由於晶片和基板在單一產品內無縫連接，因此改善了電性能。封裝的晶片更薄，提供了改進的形狀因子，並且嵌入式晶片封裝的上表面被釋放用於包括堆疊晶片和PoP(封裝上封裝)技術的其他用途。
在基於FOWLP和麵板的嵌入式晶片技術中，晶片被封裝為陣列(在晶圓或面板上)，並且在製成後通過切割進行分離。Yang(US 2008/0157336)公開了一種晶圓上封裝的方法，其中將具有導電通孔的柵格放置在具有晶片的晶圓上並與其接合。隨後切割晶圓。
Yang的方法的問題在於，矽、金屬和聚合物之間的熱膨脹係數(CTE)的差異導致需要在再分配層(RDL)下方的電介質層以及其上的保護層。這增加了成本並且需要在再分配層下方的電介質層中產生通孔，以允許在晶片焊盤和RDL之間形成金屬接觸，由於需要在通孔和晶片 焊盤之間的精確對準，導致製造工藝複雜化並降低了良率。
製造Yang所需的通孔需要複雜的激光鑽孔或光刻技術以暴露出晶片上方的附加電介質層。這需要對準步驟，導致降低良率、增加單位成本並限制可以以此方式封裝的晶片的範圍。應當理解的是，隨著晶片焊盤觸點變得更小，電介質通孔需要相應地按比例縮小以允許對準而通孔不會失效。此外，Yang的附加電介質層覆蓋晶片端子和PCB連接端子，這要求該電介質層滿足尺寸不同的z軸形貌。例如，在PCB框架中，通常需要電介質層覆蓋10~20微米直徑的Cu焊盤端子，而晶片自身也需要被覆蓋的端子的尺寸量級通常更小，只有1~2微米厚。因為電介質層需要在PCB焊盤端子上方至少10微米以覆蓋它們的形貌，所以它將在更小的晶片端子上方20微米。在技術上具有挑戰性的是，在10至20微米厚的電介質層中形成直徑小於50微米的通孔。可靠性要求將迫使晶片端子保持大於50um+10微米(為了最佳對準)，因此需要60微米直徑的晶片焊盤。由於晶片的幾何形狀及其端子的尺寸二者都正在縮小，因此Young提出的結構受到的限制是清楚的。
因此，在許多情況下出於工藝考慮，附加電介質層中的通孔尺寸將具有最小直徑，從而限制將該結構應用於寬範圍的晶片。
Yang(US 2008/0157336)公開了一種封裝結構，包括：具有晶片容納通孔、連接通孔結構和第一接觸焊盤；設置在所述晶片容納通孔內的晶片；形成在晶片下方並填充在晶片和晶片容納通孔的側壁之間的間隙中的周圍材料；形成在晶片和基板上的電介質層；形成在電介質層上並且連接到第一接觸焊盤的再分配層(RDL)；在RDL上形成的保護層；以及形成在基板下表面和連接通孔結構下方的第二接觸焊盤。
本申請人的題為“Embedded Chips(嵌入式晶片)”的未決美國專利申請US 2015/279,814描述了一種結構，包括：設置在第一聚合物基質的框架內的通孔中的至少一個晶片，該晶片嵌入在第二聚合物基質中並被該基質包圍，其中晶片設置為其端子位於下表面上，使得所述晶片的下表面與框架的下表面共平面。框架厚於晶片，並且其中所述晶片在除下表面之外的所有表面上都被包括第二聚合物基質的封裝材料所包圍，其中在晶片和框架的共平面的下表面上沉積導體焊盤的第一特徵層。儘管US 2015/279,814中描述的嵌入式晶片具有優點，但是這種晶片的散熱性較差，這是因為與端子面相對的晶片上表面被導熱性差的封裝材料所覆蓋。
本發明的實施方案克服了US 2015/279,814中描述的嵌入式晶片的一些缺點，並且具有不同的技術特徵。
第一實施方案涉及一種用於將晶片連接到PCB的嵌入式晶片封裝，所述晶片封裝包括晶片，所述晶片具有被晶片高度所分隔的端子面和背面，所述晶片被包括第一聚合物基質的框架所圍繞，所述框架具有在第一框架面和第二框架面之間延伸的框架高度，所述框架高度等於或大於所述晶片高度，其中所述晶片和所述框架之間的間隙被包括第二聚合物基質的封裝材料所填充，其中所述晶片和所述封裝材料的一個面與所述第一框架面共平面，以及上金屬層，所述上金屬層具有至少4微米的厚度並且至少部分地覆蓋與所述晶片的共平面的面相對的面並且至少部分地填充所述晶片高度與所述框架高度之間的高度差。
優選地，上金屬層的外表面是平坦的。
通常，嵌入式晶片封裝還包括下金屬層，所述下金屬層具有至少4微米的厚度並且至少部分地覆蓋所述晶片的一個面以及共平面的框架面和填料，並且直接附接到所述晶片的一個面和周圍聚合物上。
優選地，下金屬層的外表面是平坦的。
在一些實施方案中，在與晶片的共平面的面相對的表面上沉積的上金屬層具有與第二框架面共平面的上表面。
在一些實施方案中，沉積在與晶片的共平面的面相對的表面上的上金屬層具有延伸超出上框架表面至少4微米的上表面。上金屬層的厚度小於200微米。
通常，所述框架高度比所述晶片高度高出至多250微米，並且所述第二框架面比所述晶片和所述封裝材料的相對面高出至少15微米且不大於50微米。
第一聚合物基質和第二聚合物基質可以包含不同的聚合物。
優選地，在相同的幹蝕刻條件下，第一聚合物基質具有比第二聚合物基質更慢的幹蝕刻速率。
在一些實施方案中，框架還包含陶瓷顆粒填料和玻璃纖維織物中的至少一種。
在一些實施方案中，框架還包括至少一個金屬通孔，所述金屬通孔延伸穿過框架高度，從所述框架的第一框架面延伸到框架的第二框架面。
封裝材料還可以包含陶瓷顆粒填料和短切玻璃纖維中的至少一種。
通常，晶片端子面包含由電介質鈍化層包圍的金屬端子觸點，其中所述金屬端子觸點和所述電介質鈍化層與第一框架面和中介封裝材料面共平面。
可選地，所述金屬端子觸點包括選自Al、Cu、Au、W的金屬，並且所述鈍化層選自聚醯亞胺和氮化矽。
可選地，金屬端子觸點連接到第一框架面，其中至少一個金屬互連特徵層以扇出配置直接沉積到晶片的一個面和第一框架面上，從端子觸點扇出到第一框架面。
可選地，其中所述金屬互連特徵層連接到第一框架面上的至少一個通孔的表面；所述通孔穿過所述框架延伸到第二框架面。
另外或可替代地，直接附接到晶片背面的金屬層中的至少一部分用作在將晶片背面連接到第二框架面的扇出配置中的金屬互連特徵層。
優選地，至少一個金屬互連特徵層連接到從第二框架面延伸穿過框架到達第一框架面的至少一個通孔。
在一些嵌入式晶片封裝中，晶片的背面是所述晶片的所述一個面。
可選地，晶片端子面與從晶片金屬觸點扇出到第二框架面的扇出配置中的至少一個金屬互連特徵層連接。
可選地，金屬互連特徵層還連接到第二框架面中的至少一個通孔的端部；所述通孔從第一框架面延伸穿過框架高度到達第二框架面。
可選地，晶片的背面、第一框架面和封裝材料還與從晶片背 面到晶片底表面的扇出配置中的至少一個附加金屬互連特徵層連接。
在一些實施方案中，至少一個附加金屬互連特徵層將晶片的背面連接到第一框架面中的至少一個通孔的端面，所述通孔延伸穿過第一和第二框架面之間的框架。
在一些這樣的實施方案中，晶片包括在其背面上的至少一個金屬焊盤，所述金屬焊盤通過至少一個矽通孔(TSV)電連接到晶片的端子面上的金屬觸點。
可選地，晶片的背面、第一框架面和中介封裝材料的共平面的面通過直接附接到其上的至少一個金屬互連特徵層進一步連接。
可選地，所述金屬通孔包括銅。
通常，所述至少一個金屬互連特徵層包括銅或鋁。
通常，所述上金屬層包括銅或鋁。
通常，所述下金屬層包括銅或鋁。
可選地，所述上金屬層還包括夾在所述銅或鋁與所述晶片面之間的粘附/阻擋金屬層，其中所述粘附/阻擋層選自Ti、Ta、Cr、Ti/Ta和Ti/W。
可選地，所述下金屬層還包括夾在所述銅或鋁與所述晶片面之間的粘附/阻擋金屬層，其中粘附/阻擋層選自Ti、Ta、Cr、Ti/Ta和Ti/W。
通常，晶片包括選自集成電路、數字集成電路、電阻器、電容器、電感器、閃存和集成無源器件中的至少一個組件。
在一些實施方案中，所述嵌入式晶片封裝包括在同一框架內的多個晶片，所述晶片由聚合物封裝材料分隔開。
在一些實施方案中，所述嵌入式晶片封裝包括在同一框架內的多個晶片，所述晶片由聚合物封裝材料和電介質框架條分隔開。
10‧‧‧嵌入式晶片封裝
12‧‧‧晶片
14‧‧‧端子面
16‧‧‧背面
18‧‧‧框架
20‧‧‧第一框架面
22‧‧‧面
24‧‧‧第二框架面、外表面
26‧‧‧封裝材料
28‧‧‧特徵層、特徵結構、焊盤
30‧‧‧端子觸點、端子
32‧‧‧介質鈍化層
34‧‧‧通孔
36‧‧‧銅特徵層、金屬層、特徵結構、通孔
38‧‧‧銅柱
40‧‧‧第二嵌入式晶片封裝
42‧‧‧銅層
50‧‧‧第三嵌入式晶片封裝
52‧‧‧銅特徵層
54‧‧‧附加特徵層
60‧‧‧第四嵌入式晶片封裝
62‧‧‧晶片
68‧‧‧銅特徵層
70‧‧‧陣列
72‧‧‧晶片插座
74‧‧‧框架
80‧‧‧珠海越亞面板
81、82、83、84‧‧‧塊
85‧‧‧水平條
86‧‧‧垂直條、聚合物基質框架、框架
87‧‧‧外框
88‧‧‧晶片插座
89‧‧‧晶片插座
96‧‧‧插座
10'‧‧‧晶片封裝
12'‧‧‧晶片
18'‧‧‧框架
26'‧‧‧封裝材料
28'‧‧‧焊盤
30'‧‧‧端子
34'‧‧‧通孔
36'‧‧‧通孔
120‧‧‧框架、柵格、晶片插座
122‧‧‧框架
124‧‧‧通孔
126‧‧‧插座
130‧‧‧一次性膠帶
132‧‧‧晶片
134‧‧‧封裝材料
138‧‧‧種子層
144‧‧‧蝕刻阻擋層、屏蔽層
146‧‧‧等離子體屏蔽物
152‧‧‧光刻膠
154‧‧‧第一特徵層
11(a)~11(aa)‧‧‧步驟
12(a)~12(aa)‧‧‧步驟
圖1是第一嵌入式晶片結構的側視示意圖；圖2是第二嵌入式晶片結構的側視示意圖；圖3是第三嵌入式晶片結構的側視示意圖；圖4是第四嵌入式晶片結構的側視示意圖；圖5是聚合物或複合材料柵格的一部分的示意圖，所述柵格具有用於晶片的插座並且還具有圍繞所述插座的通孔；圖6是用於製造具有周圍通孔的嵌入式晶片的面板的示意圖，示出面板的一部分，例如一個柵格可以具有用於不同類型晶片的插座；圖7是圖5的聚合物或複合材料框架的一部分的示意圖，其中每個插座內具有晶片，通過聚合物封裝材料例如模塑料將晶片保持在原位，其中聚合物封裝材料包圍晶片的邊緣，填充在晶片和框架之間的空隙中，但是不覆蓋晶片，框架突出超過凹入的晶片和封裝材料；圖8是框架一部分的截面示意圖，示出通過覆蓋晶片並填充框架的聚合物封裝材料而保持在每個插座內的嵌入式晶片；圖9是嵌入式晶片的截面示意圖，其中扇出配置將嵌入式晶片的端子連接到第一表面上的通孔，並且從晶片的背面移除封裝材料；圖10是如圖1所示的封裝的示意性仰視圖；圖11是具有沉積在晶片上的銅層用作接觸散熱器的封裝陣列的側視圖； 圖12是示出如何在面板中製造插座以及如何將晶片插入插座，連接到外界，然後切割成具有在任一或兩個面上具有銅佈線層的嵌入式晶片的單獨封裝的流程圖；圖12(a)至12(aa)示意性地示出通過圖12的步驟所獲得的中間結構。
為了更好地理解本發明並示出本發明的實施方式，純粹以舉例的方式參照附圖。
現在具體參照附圖，必須強調的是，具體圖示僅為示例且出於示意性討論本發明優選實施方案的目的，提供圖示的原因是確信附圖是最有用且易於理解本發明的原理和概念的說明。就此而言，沒有試圖將本發明的結構細節以超出對本發明基本理解所必需的詳細程度來圖示；參照附圖的說明使本領域技術人員能夠知曉本發明的幾種實施方式可如何實施。
本發明涉及嵌入式晶片封裝，其特徵在於在晶片背面上直接沉積金屬，通常是銅。通常，金屬直接沉積在晶片的兩面上。
直接沉積在端子側上的金屬連接到端子，並且通常提供用於將嵌入式晶片連接到印刷電路板等的扇出配置。位於遠離端子面的遠側面上的銅通常用作散熱器，並且使得在諸如題為“Embedded Chips(嵌入式晶片)”的美國待審專利申請US 2015/279,814的封裝解決方案中覆蓋晶片遠側面的聚合物填料能夠更有效地散熱。這使得本文公開的封裝方案適合用於快速開關晶片。
在存在貫穿晶片通孔的情況下，晶片背面上的銅可提供電連接。
此外，在理論上，本文所討論的技術可以用於嵌入雙面晶片，其在晶圓的兩面上均具有電路和端子。
參考圖1，示出嵌入式晶片封裝10。嵌入式晶片封裝10包括晶片12，其具有由晶片高度10分隔開的的端子面14和背面16。晶片12被框架18包圍，框架18具有與晶片12的一個面22共面的第一框架面20，在這種情況下，該晶片12的一個面22為端子面14。框架18的厚度大於晶片12的高度，通常高出15微米至50微米，使得第二框架面24高於晶片12的背面。晶片12和周圍框架18之間的空隙填充有封裝材料26，封裝材料的底表面與所述一個面22即晶片12的端子面14以及第一框架面20共面。特徵層28直接附接到端子面14，並且從端子面14的端子觸點30扇出並延伸到第一框架面20的至少一部分上。
晶片12的端子面14包含由電介質鈍化層32包圍的金屬端子觸點30，其中所述金屬端子觸點和所述電介質鈍化層與第一框架面20和中介封裝材料的一個面共面。一個或多個導電通孔34可以是銅並且可以設置為穿過框架18的厚度。這些通孔34連接第一框架面20和第二框架面24。
直接沉積到晶片和周圍共面電介質上的特徵層28可以延伸到一個或多個通孔34。
與許多嵌入式晶片封裝不同，在嵌入式晶片封裝10中，電介質封裝材料26不覆蓋晶片12的背面16。相反，可以提供銅特徵層36，其直接附接並且至少部分地覆蓋晶片的背面16。這可以填充晶片12的背面16和 第二框架面24之間的凹部。
框架18具有第一聚合物基質，封裝材料26具有第二聚合物基質。通過具有不同的分子量和/或不同的分子基團，框架18的第一聚合物基質可以不同于封裝材料26的第二聚合物基質。
優選地，在相同的幹蝕刻條件下，第一聚合物基質具有比第二聚合物基質更慢的幹蝕刻速率。因此，在製造期間，在背面16上施加封裝材料26，並且凹部用也可以覆蓋第二框架面24的封裝材料填充，可以通過例如化學機械拋光CMP進行減薄以暴露出第二框架面24，並且可以利用幹蝕刻來移除覆蓋背面16的封裝材料26。
除了第一聚合物基質之外，框架18還可以包括玻璃纖維和陶瓷填料。在一些實施方案中，框架18由浸漬有聚合物的編織玻璃纖維的預浸料製成。
封裝材料26主要是第二聚合物基質，但是可以進一步包括填料，例如陶瓷顆粒填料和/或短切玻璃纖維。
沉積在晶片背面上的金屬可以被減薄化並平坦化。
雖然在圖1中示出晶片12的端面14與第一框架面20共線，但是因為上金屬層36將晶片16的第二面連接到第二框架面24，所以應當理解的是，晶片12可以處理為使端子面14向上，使得晶片12的背面16與第一框架面20共線。
還應該理解的是，可以在框架的兩面上同時進行加工。還應當理解的是，一旦在基板的一面或兩面上存在導體特徵結構28或36的佈線層後，就可以利用球柵陣列(BGA)或觸點柵格陣列(LGA)技術將其它 晶片附接到導體特徵結構28、36上。
此外，可以建立附加佈線層。在所描述的結構中，在晶片的每一面上存在導體焊盤或特徵結構28、36的佈線層。因此，可以在任一面或兩面上建立附加層，從而實現封裝上封裝“PoP”及其類似結構。
參照圖1，嵌入式晶片封裝10示出為具有1.5個銅層，即扇出下金屬層，其是直接附接到晶片端子的銅特徵層28，隨後是用於安裝的銅柱38，其連接在晶片下方，連接至晶片12的第一面14上的端子30。作為至少4微米厚的銅層36的重上金屬層直接附接並覆蓋晶片12的相對面16。
在圖2中，示出了具有1.5個銅層的第二嵌入式晶片封裝40，所述銅層是直接附接到晶片12的扇出銅特徵層28，之後是用於安裝的銅柱38。扇出銅特徵層28附接在晶片12下方並且連接到晶片12的第一面14上的端子30。在這種情況下，上金屬層是銅層42，其厚度為至少4微米，通常為15至50微米，再次覆蓋晶片的相對面。然而，在圖2的第二嵌入式晶片封裝40中，沒有穿過框架的通孔，因此重銅層42與晶片30的觸點隔離，並且完全用作散熱器。可以使用導電粘合劑將另外的散熱器粘附到其上。
在圖3中，示出了第三嵌入式晶片封裝50，其中穿過框架18的通孔34使得能夠從背面16以及從正面14進行電接觸，並且上金屬層是在晶片16的背面上的銅特徵層52，其不僅允許連接，而且允許散熱。背面52上的特徵層可以是扇出或扇入的，並且可以在晶片12的背面16上提供到達封裝50的頂表面的一個或多個附加特徵層54。
參照圖4，示出了第四嵌入式晶片封裝60，其中晶片62可以定位在框架18中，使得晶片12的背面16與框架的底表面20對齊，並且晶片 62的接觸面14在最上面。扇出銅特徵層28設置在晶片的背面上並且直接附接到其上，其後是由通孔14分隔的一個或多個附加銅特徵層68，以及用於表面安裝的銅柱38。如果晶片本身包括矽通孔TSV，那麼這是特別有用的。
圖1-4所示的結構的相同之處在於，晶片12的兩面可以互連。框架18可以被減薄到晶片12的厚度，或者可以保持更厚，然而，對封裝材料26進行等離子體蝕刻以暴露出晶片12的上表面，該上表面可以是連接面14或背面16，這取決於晶片在進行加工時是端子面向下(倒裝晶片取向)還是端子面向上。
由於可以在晶片的背面16上濺射種子層，因此可以在兩面上構建附加的金屬通孔和特徵結構，通常使用銅或鋁，並且最一般是使用銅。如果框架18包括嵌入的通孔柱34，則晶片12的每一面上的層可以連接在一起。
儘管當前不可用，但應當理解的是，本文所討論的封裝技術可用于封裝在兩面上具有電路的晶片。這使得晶圓能夠被兩面加工，例如一面上是處理器晶片，另一面上是存儲器晶片。本文所述的封裝技術可用于封裝這樣的晶片並且使得扇出銅特徵結構能夠被應用於晶片的兩面並且選擇性地將兩面上的電路連接在一起。
這是如在Hurwitz等人的US 7,682,972、US 7,669,320和US 7,635,641中所述的珠海越亞的光刻膠以及圖案或面板鍍覆和層壓技術的特徵，它們通過引用併入本文，其中可以製造包括具有非常多通孔柱的極大基板陣列的大面板。這種面板是基本平坦的並且是基本平滑的。
珠海越亞技術的另一個特徵是通過使用光刻膠進行電鍍製 造的通孔可以比通過鑽填方法產生的通孔更窄。目前，最窄的鑽填通孔約為60微米。通過利用光刻膠進行電鍍，可實現小於50微米，甚至小至30微米的分辨率。將IC連接到這種基板上是具有挑戰性的。一種用於倒裝晶片連接的方法是提供與電介質的表面齊平的銅焊盤。這種方法描述在本發明人的USSN 13/912,652中。
用於將晶片附接到中介層(interposer)的所有方法都是昂貴的。引線鍵合和倒裝晶片技術不僅昂貴，而且連接斷開將導致失效。
參照圖5，示出了晶片插座72的陣列70的一部分，每個插座被框架18包圍，由此提供框架74，其包括聚合物基質和穿過聚合物基質框架74的金屬通孔34的陣列。晶片插座72是貫通插座，這意味著框架74是開放框架，其中晶片插座72穿過框架74的厚度，在框架74的兩面上都有開孔。
金屬通孔34是使得能夠從框架74的任一面進行導電連接的方便便利附件，但是這不是在所有實施方案中都需要的，因此不是必要技術特徵。
陣列70可以是包括晶片插座72陣列的面板的一部分，每個晶片插座72被聚合物基質框架74包圍和限定，聚合物基質框架74包括穿過聚合物基質框架74的銅通孔34的柵格。
因此，每個晶片插座72是被聚合物框架18圍繞的通孔，聚合物框架18任選地用陶瓷填料和/或玻璃纖維增強，並且任選地具有圍繞插座72'佈置的穿過框架18的多個銅通孔34。
框架74可以由作為聚合物片材應用的聚合物製成，或者可以是作為預浸料應用的玻璃纖維增強聚合物。它可以具有一個或多個層。
參照圖6，本申請人的珠海越亞面板80通常被分成通過主框架彼此分離的塊81、82、83、84的2x2陣列，主框架由水平條85、垂直條86和外框87組成。這些塊包括晶片插座陣列12。1)假設晶片尺寸為5mm×5mm並且珠海越亞面板為21"×25"，該製造技術能夠實現在每個面板上封裝10,000個晶片。相比之下，作為當前在工業中使用的最大晶圓的12"晶圓上製造晶片封裝僅能夠一次處理2,500個晶片，因此應當認識到在大面板上製造的規模經濟性。
然而，適合於該技術的面板可以在一定程度上改變尺寸。通常，面板尺寸在約12"×12"和約24"×30"之間變化。當前使用的一些標準尺寸是20"×16"和25"×21"。
面板80的所有塊不需要具有相同尺寸的晶片插座72。例如，在圖2的示意圖中，右上塊82的晶片插座88大於其它塊81、83、84的晶片插座89。此外，不僅一個或多個塊82可用於不同尺寸的插座以容納不同尺寸的晶片，但是任何尺寸的任何子陣列可以用於製造任何特定的晶片封裝，因此儘管具有大的吞吐量，但也可以製造小批量的晶片封裝，使得能夠為特定客戶同時處理不同的晶片封裝，或者為不同客戶製造不同的封裝。因此，面板80可以包括具有用於容納一種類型晶片的第一組尺寸的插座88的至少一個區域82和具有用於容納第二類型的晶片的第二組尺寸的插座89的第二區域81。
如上文參照圖5所述，每個晶片插座72(圖6的88、89)被聚合物框架18包圍，並且在每個塊(81、82、83、84-圖2)中，以定位插座72的陣列(88、89)。參照圖7，晶片12可以位於每個插座72中，並且晶片12 周圍的空間可以填充封裝材料26，封裝材料26可以是或可以不是與用於製造框架86的聚合物相同的聚合物，封裝材料26可以是例如模塑料。在一些實施方案中，封裝材料26的基質和框架18的基質可以使用類似的聚合物。在優選的實施方案中，框架18的聚合物基質和封裝材料26的聚合物基質包含不同的聚合物樹脂，並且在相同的幹蝕刻條件下，框架18的第一聚合物基質具有比同一封裝材料26的第二聚合物基質更慢的幹蝕刻速率。
框18的聚合物基質可以包括連續的增強纖維，而用於填充在插座中的封裝材料26的聚合物不能包括連續纖維。然而，封裝材料26可以包括可包含例如短切纖維和/或陶瓷顆粒的填料。
通常，晶片尺寸可以是約1mm×1mm至約60×60mm的任何尺寸，其中插座在晶片的每一側都略大0.1mm至2.0mm，以容納具有間隙的預期晶片。晶片自身厚度可以為25微米至400微米，典型值為約100微米。框架的厚度必須至少等於晶片的厚度，並且優選的是厚度為至多200微米。
由於晶片12嵌入插座72中，所以每個單獨的晶片被框架18包圍，框架18可以具有圍繞每個晶片12的邊緣佈置的通孔34。
不同於在題為“Embedded Chips(嵌入式晶片)”的待審美國專利申請US 2015/279,814中所描述的晶片封裝，其中聚合物封裝材料不僅填充晶片12的邊緣和框架18的邊緣之間的間隙，而且覆蓋晶片12的背面，而在本發明的實施方案中，覆蓋晶片12的背面的聚合物封裝材料26通過幹法等離子體蝕刻被蝕刻掉，並且在晶片的背面16上直接沉積銅特徵層。
如果提供的話，使用珠海越亞的通孔柱技術，通過圖案鍍覆或面板鍍覆然後選擇性蝕刻，則通孔34可以被製造為通孔柱，並且隨後層 壓電介質材料，可以使用聚合物膜，或者為了增加穩定性，使用由聚合物基質中的編織玻璃纖維束構成的預浸料。在一個實施例中，電介質材料是Hitachi 705G。在另一個實施例中，使用MGC 832 NXA NSFLCA。在第三實施例中，可以使用Sumitomo GT-K。在另一個實施例中，使用Sumitomo LAZ-4785系列膜。在另一個實施例中，使用Sumitomo LAZ-6785系列。替代材料包括Taiyo HBI和Zaristo-125或Ajinomoto ABF GX材料系列。
或者，可使用公知的鑽填技術來製造通孔34，其中首先製造基板，然後在固化之後通過機械或通過激光來鑽孔。然後可以通過電鍍銅來填充鑽孔。在這種情況下，基板可以是層壓板。其通常包含聚合物或纖維增強的聚合物基質。
使用通孔柱而不是鑽填技術來製造通孔34具有許多優點。在通孔柱技術中，由於可以同時製造所有通孔，而不必單獨鑽孔，所以通孔柱技術更快。此外，由於鑽孔是圓柱形的，而通孔柱可以具有任何形狀。在實踐中，所有鑽填通孔具有相同的直徑(在公差內)，而通孔柱可以具有不同的形狀和尺寸。此外，為了增強剛度，優選聚合物基質是纖維增強的，通常具有玻璃纖維編織束。當聚合物預浸料中的纖維鋪設在直立的通孔柱上並固化時，柱的特徵在於平滑的垂直側面。然而，鑽填通孔通常具有一定程度的錐度，並且在對複合材料鑽孔的情況下，通常具有粗糙表面，導致引起噪聲的雜散電感。
通常，如果提供的話，通孔34的寬度在25微米至500微米的範圍內。如果是圓柱形的，例如鑽填所需要的，並且例如通孔柱所常見的情況，每個通孔可以具有25微米至500微米範圍內的直徑。
進一步參照圖7，在製造聚合物基質框架86(具有或不具有嵌入的通孔34)之後，插座72可以通過CNC或衝壓製造。或者，使用面板鍍覆或圖案鍍覆，可以沉積犧牲銅塊。如果銅通孔柱34被選擇性地屏蔽，例如使用光刻膠，則可以蝕刻掉這樣的銅塊以形成插座72。
在每個插座72周圍的框架18中的任選具有通孔34的聚合物框架插座陣列可用於生產單個和多個晶片封裝，包括多個晶片封裝和構建多層晶片封裝。
參照圖8，示出了框架86的一部分。晶片12可以定位在插座96中，晶片12的端子面14與框架18的面20共線。然而，框架18比晶片12更高(更厚)並且延伸超過晶片12的背面16(即與共線前表面14相對的面)。晶片12可以利用通常為聚合物的封裝材料26固定在適當位置，該聚合物例如為模塑料、幹膜B階聚合物或預浸料。封裝材料26填充晶片12和框架18之間的空隙，覆蓋晶片12的背面16並且可以覆蓋框架18的相對面24。
然而，如圖8所示，通過研磨、拋光或化學機械拋光(CMP)可以暴露出框架18的外表面24。然後，框架18可以通過蝕刻屏蔽進行保護，並且利用等離子體蝕刻來蝕刻掉晶片12背面上的封裝材料26，以暴露出晶片12的背面16。如果封裝材料26比框架材料18更易受蝕刻條件影響，則不需要蝕刻屏蔽。
如圖8和9所示，從底部觀察，焊盤28的特徵層可以在框架18的表面上以扇出結構連接晶片12的端子30，並且如果提供的話，經其連接到通孔36。
參照圖10，從下方示出包括在聚合物框架18'中的晶片12'的 晶片封裝10'，使得晶片12'被框架18'包圍，並且提供圍繞晶片12'的周邊的穿過框架18'的通孔34'。晶片定位在插座中並通過封裝材料26'保持在適當位置，封裝材料26'通常是與框架18'的聚合物不同的聚合物。框架18'通常由用於穩定性的纖維增強預浸料製成。封裝材料26'的第二聚合物可以是聚合物膜或模塑料。其可以包括填料並且還可以包括短切纖維。通常，如圖所示，通孔34'是簡單的圓柱形通孔，但是它們可以具有不同的形狀和尺寸。晶片12'上的一些端子30'通過扇出配置的焊盤28'連接到通孔36'。如圖所示，可以有直接連接到晶片12'下方的基板的附加晶片端子30'。在一些實施方案中，對於通信和數據處理，至少一個通孔是同軸通孔。例如，在共同未決的美國專利US 9,185,793中給出了用於製造同軸通孔的技術。
參照圖11，可以在晶片12的第二面上製造額外的銅佈線層36'，例如從通孔34'穿過框架18扇入。
此外，如圖4所示，晶片12可以反轉。儘管如此，借助于通孔34，上表面上的焊盤36和下表面上的焊盤28，可以通過倒裝晶片、引線接合組裝工藝或BGA(球柵陣列)焊接工藝來連接另外的晶片IC基板封裝，形成所謂的PoP(封裝上封裝)等。
參照圖2，銅片可以直接沉積並且至少部分地覆蓋晶片12的第二表面16，用作從晶片12散熱的散熱器。
厚銅片可以通過貫穿框架通孔34或通過晶片自身的矽通孔連接。
如上所述，在一些實施方案中，相鄰晶片插座可以具有不同的外形尺寸，包括不同的尺寸和/或不同的形狀。此外，封裝可以包括多於 一個晶片，並且可以包括不同的晶片。例如，處理器晶片可以定位在一個插座中並且連接到定位在相鄰插座中的存儲器晶片，這兩個晶片被由框架材料構成的條隔開。
佈線層28、36的導體可連接到貫通框架通孔34的端子。在當前現有技術中，通孔柱可為約130微米長。在晶片12的厚度大於約130微米的情況下，可能需要將一個通孔柱堆疊在另一個的頂部上。用於堆疊通孔的技術是已知的，尤其在Hurwitz等人的共同待審美國專利申請USSN 13/482,099和USSN 13/483,185中進行了討論。
除了提供用於晶片堆疊的觸點之外，圍繞晶片12的通孔34可以用於將晶片與其周圍環境隔離並且提供法拉第屏蔽。這種屏蔽通孔可以連接到與晶片上的屏蔽通孔互連的焊盤並且對晶片提供屏蔽。
可以存在圍繞晶片的多於一列的通孔34，並且內部列可以用於傳送信號，外部列用於屏蔽。通孔34的外部列可以連接到在晶片12上製造的實心銅塊上，其可以由此用作散熱器以耗散由晶片產生的熱量。可以以這種方式封裝不同的晶片。
具有本文所述的具有通孔34的框架18的嵌入式晶片技術特別適合於模擬處理，因為觸點很短並且每個晶片具有相對少量的觸點。
應當理解的是，該技術不限於封裝IC晶片。在一些實施方案中，晶片包括選自熔絲、電容器、電感器和濾波器的組件。用於製造電感器和濾波器的技術在Hurwitz等人的共同未決申請USSN 13/962,316中描述。
參照圖12、圖12(a)至12(aa)，現在描述一種在有機框架中封裝晶片的方法，使得特徵層可以沉積在晶片的兩個面上。
圖12(aa)與圖1相同。因此，示出一種製造圖1結構的製造方法。然而，應當理解的是，該方法可以適於製造其他類似的結構，例如圖2、3和4中所示的結構。
參照圖12(a)，由於通常在陣列中進行製造，所以示出了顯示兩個插座126的框架120的一部分。示出了聚合物框架122和其中的通孔124。
該方法包括獲得或製造晶片插座126的柵格120，每個插座被有機基質框架122限定，可選地還包括穿過有機基質框架122-12(a)的至少一個通孔124。參見例如圖5。
如圖所示，有機基質框架122是具有嵌入的通孔柱124的玻璃增強電介質，例如具有衝壓出或使用CNC加工出的插座。或者，插座126可以通過將銅塊電鍍到由圖案或通孔柱圍繞的圖案中，層壓以產生框架122，然後蝕刻掉銅塊同時保護通孔柱來製造。或者，插座126可以由具有鍍覆通孔的層壓板衝壓而成。應當注意，插座126是貫穿插座。在未決專利公開US 2015/279,814中給出了如何製造這種晶片插座120柵格的更多細節，該專利通過引用併入本文。
晶片插座120柵格設置在一次性膠帶130上-圖12(b)的步驟12(b)。膠帶130通常是市售的透明膜，其可以通過加熱或暴露於紫外光而分解。
晶片132面朝下(即端子面向下)設置在柵格120的插座126中-12(c)，並且可以通過穿過膠帶成像來對準。晶片132在插座126中的定位通常是完全自動的。框架的高度超過晶片132的厚度。如圖所示，處理晶 片時，端子面與膠帶接觸。然而，如上所述，作為替代方案，晶片可以將端子面向上進行處理。
將封裝材料134放置在晶片132和柵格120上-12(d)。在一個實施方案中，封裝材料134是180微米厚的電介質膜，並且晶片132的厚度是100微米。然而，外形尺寸可能有些許變化。封裝材料134通常具有約150微米到幾百微米的厚度。封裝材料134可以是模塑料。晶片132通常具有25微米到數百微米的厚度。重要的是，封裝材料134的厚度超過晶片132的厚度幾十微米。通常，框架122延伸超過晶片132至多250微米。當應用時，封裝材料134通常覆蓋框架132。
框架120的電介質材料122和施加在晶片132上的封裝材料134可以具有類似的基質，或者聚合物基質可以非常不同。框架122通常包括可以作為預浸料提供的連續增強纖維。封裝材料134不包括連續纖維，但可以包括短切纖維和/或顆粒填料。
在這個階段，如圖12(e)所示，當封裝材料134覆蓋並保護晶片132的背面和通孔124的外端時，載體136可以施加在封裝材料134上-步驟12(e)，移除膠帶130-12(f)，暴露出晶片132的下表面(如圖所示，連接面，但是如上所述，並不一定)用於進一步處理。
在一個實施方案中，封裝材料134的聚合物是具有陶瓷顆粒的ABF，並且框架的聚合物是可從Hitachi Chemicals獲得的u705g預浸料。
根據所使用的特定膠帶，膠帶130可以通過暴露於紫外光而被燒掉或移除-步驟12(f)。
在晶片和框架的暴露的共線第一表面上濺射種子層138(通 常為鈦，然後是銅)-步驟12(g)。用於增強電鍍銅與聚合物的粘附性的替代性種子層包括鉻和鎳鉻合金。施加光刻膠層140-步驟12(h)，然後圖案化-步驟12(i)。將銅142電鍍到圖案中-步驟12(j)。剝除光刻膠-步驟12(k)，然後蝕刻掉濺射的種子層138-步驟12(l)。然後，在銅通孔/特徵結構上層壓聚合物電介質-步驟12(m)。
該結構通常被減薄化和平坦化。通常通過化學機械拋光CMP進行以暴露出層的銅末端-步驟12(n)，如果需要，在重複之前沉積附加層。
通過重複步驟12(h)至12(n)，可以在特徵層下方沉積通孔層，並且通過重複步驟12(g)至12(n)，可以在晶片與框架表面共平面的面下方疊加構建附加銅特徵層。如果特徵層的後面是通孔層，則通常可以在暴露的特徵層上施加光刻膠，圖案化形成通孔並電鍍該通孔，並且在移除光刻膠之後，對特徵層和通孔層一口氣進行層壓(即執行步驟12(h)至12(k)兩次)，從而先沉積特徵層，接著沉積通孔層。
可選地，可以在晶片下側和銅上方施加諸如幹膜或光刻膠的蝕刻阻擋層144-12(o)。或者，在層壓(步驟12(m))之後和減薄之前(步驟12(n))，可以利用例如氯化銅或氫氧化銨蝕刻掉銅載體136-步驟12(p)。
將結構減薄以暴露出框架(和通孔的端部，如果存在的話)-步驟12(q)，任選地，利用等離子體蝕刻，例如比例在1：1至3：1的範圍內的CF4和O2。化學機械拋光(CMP)可以在等離子體蝕刻之後進行或替代等離子體蝕刻。
接著，框架的端部可以用等離子體屏蔽物146進行屏蔽-圖 12(r)，並且利用進一步的等離子體蝕刻移除聚合物封裝材料直至晶片背面的水平-12(s)。
然後移除等離子體屏蔽物146(步驟12(t))。如果所選擇的封裝材料比框架更容易受到等離子體蝕刻的影響，則不需要等離子體屏蔽物。
現在可以重複步驟12(g)至12(n)以沉積特徵層，該特徵層可以是從晶片背面上的通孔端部扇入的扇入層或晶片背面上的散熱層。
因此，可以通過濺射來沉積種子層150-步驟12(u)。光刻膠152可以被沉積和圖案化-步驟12(v)，然後可以沉積銅特徵層154，例如全銅屏蔽(all over copper shield)-步驟12(w)。
然後，可以移除光刻膠152-步驟12(x)，然後移除種子層蝕刻保護層148-步驟12(y)。然後，從晶片封裝陣列的另一面移除屏蔽層144-步驟12(z)。
應當理解的是，如果屏蔽層144是光刻膠，則步驟12(z)可以與步驟12(x)一起完成。
層疊加是柔性的，並且通過重複步驟12(v)至12(x)可以在第一特徵層154上疊加構架附加的通孔層和特徵層。
然後，將陣列分割-12(aa)。分割或切割可以使用旋轉鋸片或其它切割技術來實現，例如激光器。
示出了在嵌入式晶片的兩面上具有特徵層或焊盤的幾種結構。在框架中提供通孔的情況下，這些層可以被連接。晶片的嵌入方式可以是接觸面向上或向下。晶片本身可以包括將其接觸面與其背面連接的矽通孔。也可以端接每一面上都有電路的雙面晶片。然而，最重要的是，晶 片封裝能夠實現高性能晶片所需的良好散熱，並且封裝具有最小數量的層並且是通過特徵層而不是通孔柱連接到晶片自身。封裝通常在兩面都是平坦的。
本領域技術人員將會認識到，本發明不限於上文中具體圖示和描述的內容。而且，本發明的範圍由所附權利要求限定，包括上文所述的各個技術特徵的組合和子組合以及其變化和改進，本領域技術人員在閱讀前述說明後將會預見到這樣的組合、變化和改進。
在權利要求書中，術語“包括”及其變體例如“包含”、“含有”等是指所列舉的組件被包括在內，但一般不排除其他組件。
10‧‧‧嵌入式晶片封裝
12‧‧‧晶片
14‧‧‧端子面
16‧‧‧背面
18‧‧‧框架
20‧‧‧第一框架面
22‧‧‧面
24‧‧‧第二框架面、外表面
26‧‧‧封裝材料
28‧‧‧特徵層、特徵結構、焊盤
30‧‧‧端子觸點、端子
32‧‧‧介質鈍化層
34‧‧‧通孔
36‧‧‧銅特徵層、金屬層、特徵結構、通孔
38‧‧‧銅柱

Claims (35)

  1. 一種用於將晶片連接到PCB的嵌入式晶片封裝，所述晶片封裝包括晶片，所述晶片具有被晶片高度分隔開的端子面和背面，所述晶片被包括第一聚合物基質的框架圍繞，所述框架具有在第一框架面和第二框架面之間延伸的框架高度，所述框架高度等於或大於所述晶片高度，其中所述晶片和所述框架之間的間隙填充有包括第二聚合物基質的封裝材料，其中所述晶片的一個面和所述封裝材料的一個面與所述第一框架面共平面，並且在所述晶片的與共平面的面相對的面上直接沉積至少4微米厚的上金屬層，所述上金屬層至少部分地覆蓋所述晶片的與共平面的面相對的面，並且至少部分地填充所述晶片高度與所述框架高度之間的高度差。
  2. 根據請求項請求項1所述的嵌入式晶片封裝，還包括至少4微米厚的下金屬層，所述下金屬層至少部分地覆蓋所述晶片的所述一個面、共平面的框架面和填料，並且直接附接到所述晶片的所述一個面和周圍聚合物上。
  3. 根據請求項1所述的嵌入式晶片封裝，其中所述上金屬層的外表面是平坦的。
  4. 根據請求項2所述的嵌入式晶片封裝，其中所述下金屬層的外表面是平坦的。
  5. 根據請求項1所述的嵌入式晶片封裝，其中沉積在所述晶片的共平面表面的相對面上的所述上金屬層具有與所述第二框架表面共平面的上表面。
  6. 根據請求項1所述的嵌入式晶片封裝，其中沉積在所述晶片的共平面表面的相對面上的所述上金屬層具有在上框架表面上延伸至少四微米的上表面。
  7. 根據請求項1所述的嵌入式晶片封裝，其中所述上金屬層的厚度小於200微米。
  8. 根據請求項1所述的嵌入式晶片封裝，其中所述框架高度比所述晶片高度高出至多250微米，並且所述第二框架面比所述晶片和所述封裝材料的相對面高出至少15微米且不大於50微米。
  9. 根據請求項1所述的嵌入式晶片封裝，其中所述第一聚合物基質和 所述第二聚合物基質包含不同的聚合物。
  10. 根據請求項1所述的嵌入式晶片封裝，其中在相同的幹蝕刻條件下，所述第一聚合物基質的幹蝕刻速率低於所述第二聚合物基質的幹蝕刻速率。
  11. 根據請求項1所述的嵌入式晶片封裝，其中所述框架還包含陶瓷顆粒填料和玻璃纖維織物中的至少一種。
  12. 根據請求項1所述的嵌入式晶片封裝，其中所述框架還包括至少一個金屬通孔，所述至少一個金屬通孔延伸從所述框架的第一框架面到第二框架面的所述框架高度。
  13. 根據請求項1所述的嵌入式晶片封裝，其中所述封裝材料還包括陶瓷顆粒填料和短切玻璃纖維中的至少一種。
  14. 根據請求項1所述的嵌入式晶片封裝，其中所述晶片的端子面包含由電介質鈍化層包圍的金屬端子觸點，其中所述金屬端子觸點和所述電介質鈍化層與所述第一框架面和中介封裝材料的一個面共平面。
  15. 根據請求項14所述的嵌入式晶片封裝，其中所述金屬端子觸點包括選自Al、Cu、Au、W的金屬，並且所述鈍化層選自聚醯亞胺和氮化矽。
  16. 根據請求項14所述的嵌入式晶片封裝，其中所述金屬端子觸點連接到所述第一框架面，其中至少一個金屬互連特徵層以扇出配置直接沉積到所述晶片的所述一個面和所述第一框架面，所述至少一個金屬互連特徵層從所述金屬端子觸點扇出到所述第一框架面。
  17. 根據請求項16所述的嵌入式晶片封裝，其中所述金屬互連特徵層連接到所述第一框架面上的至少一個通孔的表面，所述通孔穿過所述框架延伸到所述第二框架面。
  18. 根據請求項16所述的嵌入式晶片封裝，其中直接附接到所述晶片背面的所述金屬層中的至少一部分用作將所述晶片背面連接到所述第二框架面的扇出配置的金屬互連特徵層。
  19. 根據請求項16所述的嵌入式晶片封裝，其中所述至少一個金屬互連特徵層連接到從所述第二框架面到所述第一框架面延伸穿過所述框架的至少一個通孔。
  20. 根據請求項1所述的嵌入式晶片封裝，其中所述晶片的所述背面是 所述晶片的所述一個面。
  21. 根據請求項20所述的嵌入式晶片封裝，其中所述晶片端子面與至少一個金屬互連特徵層連接，所述至少一個金屬互連特徵層以扇出配置從所述晶片金屬觸點扇出到所述第二框架面。
  22. 根據請求項21所述的嵌入式晶片封裝，其中所述金屬互連特徵層還連接到所述第二框架面中的至少一個通孔的端部，所述通孔延伸從所述第一框架面到所述第二框架面的所述框架高度。
  23. 根據請求項10所述的嵌入式晶片封裝，其中所述晶片的背面、第一框架面和封裝材料還與至少一個附加金屬互連特徵層連接，所述至少一個附加金屬互連特徵層以扇出配置從所述晶片背面扇出到所述晶片底面。
  24. 根據請求項23所述的嵌入式晶片封裝，其中至少一個附加金屬互連特徵層將所述晶片背面連接到所述第一框架面中的至少一個通孔的端表面，所述通孔延伸穿過在第一和第二框架面之間的所述框架。
  25. 根據請求項24所述的嵌入式晶片封裝，其中所述晶片包括在其背面上的至少一個金屬焊盤，所述金屬焊盤通過至少一個矽通孔電連接到所述晶片的端子面上的金屬觸點。
  26. 根據請求項24所述的嵌入式晶片封裝，其中所述晶片包括在其背面上的至少一個金屬焊盤，並且還包括將所述金屬焊盤與所述端子面上的至少一個觸點電連接的至少一個矽通孔。
  27. 根據請求項24所述的嵌入式晶片封裝，其中所述晶片的背面、第一框架面和中介封裝材料的共平面的面通過直接附接到其上的至少一個金屬互連特徵層進一步連接。
  28. 根據請求項12所述的嵌入式晶片封裝，其中所述金屬通孔包括銅。
  29. 根據請求項1所述的嵌入式晶片封裝，其中所述上金屬層包括銅或鋁。
  30. 根據請求項29所述的嵌入式晶片封裝，其中所述上金屬層還包括夾在所述銅或鋁和所述晶片之間的粘附/阻擋金屬層，所述粘附/阻擋層選自Ti、Ta、Cr、Ti/Ta和Ti/W。
  31. 根據請求項2所述的嵌入式晶片封裝，其中所述下金屬層包括銅或鋁。
  32. 根據請求項30所述的嵌入式晶片封裝，其中所述下金屬層還包括夾在所述銅或鋁和所述晶片之間的粘附/阻擋金屬層，所述粘附/阻擋層選自Ti、Ta、Cr、Ti/Ta和Ti/W。
  33. 根據請求項1所述的嵌入式晶片封裝，其中所述晶片包括選自集成電路、數字集成電路、電阻器、電容器、電感器、閃存和集成無源器件中的至少一個組件。
  34. 根據請求項1所述的嵌入式晶片封裝，包括在同一框架內的多個晶片，所述晶片被所述聚合物封裝材料分隔開。
  35. 根據請求項1所述的嵌入式晶片封裝，包括被所述聚合物封裝材料和所述電介質框架的條隔開的多個晶片。
TW106102849A 2016-01-26 2017-01-25 New embedded package TWI640067B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15006805 2016-01-26
US15/006,805 US9911700B2 (en) 2016-01-26 2016-01-26 Embedded packages

Publications (2)

Publication Number Publication Date
TW201737437A true TW201737437A (zh) 2017-10-16
TWI640067B TWI640067B (zh) 2018-11-01

Family

ID=59359115

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106102849A TWI640067B (zh) 2016-01-26 2017-01-25 New embedded package

Country Status (4)

Country Link
US (1) US9911700B2 (zh)
KR (2) KR101912868B1 (zh)
CN (1) CN106997870B (zh)
TW (1) TWI640067B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI711134B (zh) * 2019-05-15 2020-11-21 力成科技股份有限公司 半導體封裝及其製造方法
TWI723936B (zh) * 2020-06-16 2021-04-01 大陸商珠海越亞半導體股份有限公司 散熱兼電磁屏蔽嵌埋封裝結構、製作方法和基板
TWI728914B (zh) * 2020-06-22 2021-05-21 大陸商珠海越亞半導體股份有限公司 散熱嵌埋封裝方法
TWI744830B (zh) * 2019-07-31 2021-11-01 台灣積體電路製造股份有限公司 堆疊結構
TWI766164B (zh) * 2019-05-28 2022-06-01 力成科技股份有限公司 封裝結構
TWI839601B (zh) 2021-03-23 2024-04-21 何崇文 晶片封裝結構及其製作方法

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10291973B2 (en) * 2015-05-14 2019-05-14 Knowles Electronics, Llc Sensor device with ingress protection
US10607958B2 (en) * 2015-08-28 2020-03-31 Texas Instruments Incorporated Flip chip backside die grounding techniques
KR102015335B1 (ko) * 2016-03-15 2019-08-28 삼성전자주식회사 전자부품 패키지 및 그 제조방법
KR20190013051A (ko) * 2017-07-31 2019-02-11 삼성전기주식회사 팬-아웃 반도체 패키지
US10347574B2 (en) * 2017-09-28 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out packages
JP6798472B2 (ja) * 2017-11-15 2020-12-09 オムロン株式会社 電子装置およびその製造方法
US10957626B2 (en) 2017-12-19 2021-03-23 Thermo Electron Scientific Instruments Llc Sensor device with carbon nanotube sensor positioned on first and second substrates
US11011502B2 (en) * 2018-01-19 2021-05-18 Nepes Co., Ltd. Semiconductor package
KR102492796B1 (ko) * 2018-01-29 2023-01-30 삼성전자주식회사 반도체 패키지
US10573618B1 (en) * 2018-07-31 2020-02-25 Delta Electronics, Inc. Package structures and methods for fabricating the same
KR102427643B1 (ko) * 2018-09-27 2022-08-01 삼성전자주식회사 팬-아웃 반도체 패키지
WO2020103147A1 (zh) * 2018-11-23 2020-05-28 北京比特大陆科技有限公司 芯片散热结构、芯片结构、电路板和超算设备
US10892250B2 (en) * 2018-12-21 2021-01-12 Powertech Technology Inc. Stacked package structure with encapsulation and redistribution layer and fabricating method thereof
CN109686697A (zh) * 2018-12-24 2019-04-26 中国电子科技集团公司第五十八研究所 一种多芯片扇出型结构的封装方法及其结构
CN109987571A (zh) * 2019-04-29 2019-07-09 宁波石墨烯创新中心有限公司 传感器阵列系统及制造方法
KR102653499B1 (ko) 2019-06-28 2024-03-29 삼성전자주식회사 반도체 패키지
CN110662352A (zh) * 2019-10-28 2020-01-07 维沃移动通信有限公司 一种电路板装置及其加工方法和移动终端
US11145610B2 (en) * 2019-12-30 2021-10-12 Unimicron Technology Corp. Chip package structure having at least one chip and at least one thermally conductive element and manufacturing method thereof
CN111554639A (zh) * 2020-04-02 2020-08-18 珠海越亚半导体股份有限公司 嵌入式芯片封装及其制造方法
KR102566363B1 (ko) * 2020-06-16 2023-08-10 주하이 엑세스 세미컨덕터 컴퍼니., 리미티드 방열 겸 전자기 차폐 임베디드 패키징 구조의 제조방법
CN111863626B (zh) * 2020-06-28 2021-12-07 珠海越亚半导体股份有限公司 支撑框架结构及其制作方法
CN111755340A (zh) * 2020-06-30 2020-10-09 矽磐微电子(重庆)有限公司 半导体封装方法及半导体封装结构
CN111785645B (zh) 2020-07-13 2021-12-03 珠海越亚半导体股份有限公司 封装基板及其制作方法
CN111952201B (zh) * 2020-07-14 2022-02-18 珠海越亚半导体股份有限公司 一种嵌入式封装基板的制造方法
CN111564374A (zh) * 2020-07-15 2020-08-21 珠海越亚半导体股份有限公司 封装基板制作方法
CN112103268B (zh) * 2020-08-05 2021-08-03 珠海越亚半导体股份有限公司 一种嵌入式封装结构及其制造方法
CN112103193B (zh) * 2020-08-21 2021-12-03 珠海越亚半导体股份有限公司 一种嵌埋结构及制备方法、基板
CN112164677A (zh) * 2020-08-25 2021-01-01 珠海越亚半导体股份有限公司 一种线路预排布散热嵌埋封装结构及其制造方法
US11830842B2 (en) 2020-10-22 2023-11-28 NXP USA., Inc. Hybrid device assemblies and method of fabrication
TWI828054B (zh) * 2022-01-28 2024-01-01 群創光電股份有限公司 電子裝置
CN114784479B (zh) * 2022-04-11 2023-07-14 成都宏明电子股份有限公司 一种超小型焊接式滤波器的制造方法
CN115274572A (zh) * 2022-07-21 2022-11-01 深南电路股份有限公司 底部封装体及其制作方法以及堆叠封装结构及其制作方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3615651B2 (ja) * 1998-03-06 2005-02-02 株式会社ルネサステクノロジ 半導体装置
JP3189270B2 (ja) * 1998-12-15 2001-07-16 日本電気株式会社 接着方法
TWI370515B (en) * 2006-09-29 2012-08-11 Megica Corp Circuit component
US7888184B2 (en) * 2008-06-20 2011-02-15 Stats Chippac Ltd. Integrated circuit packaging system with embedded circuitry and post, and method of manufacture thereof
US8293572B2 (en) * 2011-01-20 2012-10-23 ADL Engineering Inc. Injection molding system and method of chip package
JP5729290B2 (ja) * 2011-12-16 2015-06-03 富士通株式会社 半導体装置の製造方法、電子装置の製造方法及び基板
US9691636B2 (en) * 2012-02-02 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Interposer frame and method of manufacturing the same
US9735087B2 (en) * 2012-09-20 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level embedded heat spreader
US9508674B2 (en) * 2012-11-14 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control of semiconductor die package
KR102107038B1 (ko) * 2012-12-11 2020-05-07 삼성전기주식회사 칩 내장형 인쇄회로기판과 그를 이용한 반도체 패키지 및 칩 내장형 인쇄회로기판의 제조방법
US9425121B2 (en) * 2013-09-11 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure with guiding trenches in buffer layer
US9111870B2 (en) * 2013-10-17 2015-08-18 Freescale Semiconductor Inc. Microelectronic packages containing stacked microelectronic devices and methods for the fabrication thereof
KR102335853B1 (ko) * 2014-01-14 2021-12-07 아피쿠 야마다 가부시키가이샤 수지 몰드 금형 및 수지 몰드 방법
US20150279814A1 (en) * 2014-04-01 2015-10-01 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Embedded chips
US9240392B2 (en) * 2014-04-09 2016-01-19 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co., Ltd. Method for fabricating embedded chips

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI711134B (zh) * 2019-05-15 2020-11-21 力成科技股份有限公司 半導體封裝及其製造方法
US11289401B2 (en) 2019-05-15 2022-03-29 Powertech Technology Inc. Semiconductor package
TWI766164B (zh) * 2019-05-28 2022-06-01 力成科技股份有限公司 封裝結構
TWI744830B (zh) * 2019-07-31 2021-11-01 台灣積體電路製造股份有限公司 堆疊結構
US11670562B2 (en) 2019-07-31 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Heat dissipation structures
TWI723936B (zh) * 2020-06-16 2021-04-01 大陸商珠海越亞半導體股份有限公司 散熱兼電磁屏蔽嵌埋封裝結構、製作方法和基板
TWI728914B (zh) * 2020-06-22 2021-05-21 大陸商珠海越亞半導體股份有限公司 散熱嵌埋封裝方法
TWI839601B (zh) 2021-03-23 2024-04-21 何崇文 晶片封裝結構及其製作方法

Also Published As

Publication number Publication date
KR101912868B1 (ko) 2018-10-30
CN106997870B (zh) 2019-11-05
KR101925372B1 (ko) 2018-12-05
US9911700B2 (en) 2018-03-06
KR20180062999A (ko) 2018-06-11
CN106997870A (zh) 2017-08-01
US20170213793A1 (en) 2017-07-27
KR20170089397A (ko) 2017-08-03
TWI640067B (zh) 2018-11-01

Similar Documents

Publication Publication Date Title
TWI640067B (zh) New embedded package
US9240392B2 (en) Method for fabricating embedded chips
US9554469B2 (en) Method of fabricating a polymer frame with a rectangular array of cavities
US7245021B2 (en) Micropede stacked die component assembly
KR101680593B1 (ko) 내장형 칩 패키지 구조물
CN106328604B (zh) 芯片封装
US9949373B2 (en) Interposer frame with polymer matrix and methods of fabrication
KR101770148B1 (ko) 폴리머 매트릭스를 가진 인터포저 프레임
US9842827B2 (en) Wafer level system in package (SiP) using a reconstituted wafer and method of making