CN109686697A - 一种多芯片扇出型结构的封装方法及其结构 - Google Patents

一种多芯片扇出型结构的封装方法及其结构 Download PDF

Info

Publication number
CN109686697A
CN109686697A CN201811580860.1A CN201811580860A CN109686697A CN 109686697 A CN109686697 A CN 109686697A CN 201811580860 A CN201811580860 A CN 201811580860A CN 109686697 A CN109686697 A CN 109686697A
Authority
CN
China
Prior art keywords
chip
support frame
packaging method
silicon wafer
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811580860.1A
Other languages
English (en)
Inventor
张爱兵
李杨
高娜燕
吉勇
明雪飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 58 Research Institute
Original Assignee
CETC 58 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 58 Research Institute filed Critical CETC 58 Research Institute
Priority to CN201811580860.1A priority Critical patent/CN109686697A/zh
Publication of CN109686697A publication Critical patent/CN109686697A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明公开一种多芯片扇出型结构的封装方法及其结构，属于半导体封装技术领域。包括如下步骤：首先，提供支撑架，所述支撑架的中间区域为镂空，边缘区域存在通孔；将支撑架与A芯片分次装片至带有热剥离膜的载具上；用包覆膜将支撑架与A芯片包覆，并去除热剥离膜和载具，形成新的晶圆载体；在新的晶圆载体的底部表面形成钝化层和布线层；将带有金属凸块的B芯片倒装到所述布线层上；通过包覆料对B芯片、金属凸块和布线层进行包覆保护；在新的晶圆载体顶部表面依次形成钝化层、再布线层、再钝化层；在再钝化层的开口上方生长焊球凸点，生成最终的封装体。

Description

一种多芯片扇出型结构的封装方法及其结构
技术领域
本发明涉及半导体封装技术领域，特别涉及一种多芯片扇出型结构的封装方法及其结构。
背景技术
随着电子技术的发展，半导体封装趋于向高密度、多功能、低功耗、小型化的方向发展。为了满足产品愈加复杂的系统功能，多芯片互联集成的封装技术得到了较快的发展。目前主流的多芯片封装方案有如下两种：
一、采用SIP封装方案：如图1（a）所示，将若干个芯片103进行水平并排分布，芯片103通过凸块焊接至基板101；或者，如图1（b）所示，将若干个芯片103进行垂直堆叠排布，底层的芯片103通过凸块焊接至基板101，其余的芯片103通过打线工艺连接至基板101。
结合图1（a）和图1（b），通过基板101的内部线路实现各个芯片之间的信号互联，在芯片103与基板101间填充有包覆材料102，并对其通过塑封104进行保护，将此模块整体最终焊接到印刷电路板，来实现产品的互联集成。该方案中需要通过多层的布线转接来实现芯片之间的互联，且基板金属层与介电层厚度较厚，会存在信号传输延迟的问题；且由于增加了基板来实现芯片间的互联集成，封装成本相对较高。
二、采用扇出型互联方案：如图2所示，将若干个芯片201进行水平并排分布，并使用包覆材料202将芯片201进行包覆形成新的晶圆载体，将此新的晶圆载体进行再布线和凸块工艺，最终形成封装体，可将此封装体直接焊接到印刷电路板。由于省去了基板部分，相对方案一成本较低；且采用了晶圆级工艺，产品布线能力更强，芯片互联路径更短，具有更好的电学性能。但该方案仍存在如下问题：
a.芯片之间水平排布，芯片扇出区域较大，导致最终的封装尺寸较大，每张晶圆封装体的数量较少，一定程度增加了产品成本；
b.由于包覆料与芯片Si存在CTE不匹配的问题，包覆后形成的晶圆载体在后续的高温工艺过程中会产生较大的翘曲，易导致芯片与包覆料之间存在分层、芯片crack等问题；且由于是单面布线，随着布线层数的增加，圆片翘曲逐渐增大，设备及工艺无法保证正常作业，相应布线层数及能力受限较大；
c.由于封装体中包覆材料的材料特性，形成的封装体结构通常会存在强度不足的问题，在焊接到印刷电路板后，封装体在热循环可靠性试验中焊球位置承受了较多的应力，易出现断裂等情况，产品可靠性结果不佳；
d.包覆材料在成型液化过程中由于存在水平方向的流动，芯片会被包覆材料挤偏，导致后续的光刻等工艺存在对位难度。
发明内容
本发明的目的在于提供一种多芯片扇出型结构及其封装方法，以解决现有的封装方案成本较高、产品可靠性不佳的问题。
为解决上述技术问题，本发明提供一种多芯片扇出型结构的封装方法，包括如下步骤：
步骤一、提供支撑架，所述支撑架的中间区域为镂空，边缘区域存在通孔；
步骤二、将支撑架与A芯片分次装片至带有热剥离膜的载具上；
步骤三、用包覆膜将支撑架与A芯片包覆，并去除热剥离膜和载具，形成新的晶圆载体；
步骤四、在新的晶圆载体的底部表面形成钝化层和布线层；
步骤五、将带有金属凸块的B芯片倒装到所述布线层上；
步骤六、通过包覆料对B芯片、金属凸块和布线层进行包覆保护；
步骤七、在新的晶圆载体顶部表面依次形成钝化层、再布线层、再钝化层；
步骤八、在再钝化层的开口上方生长焊球凸点，生成最终的封装体。
可选的，在新的晶圆载体的底部表面形成钝化层和布线层之前，所述封装方法还包括：
去除新的晶圆载体底部的包覆膜，直至露出支撑架。
可选的，所述支撑架的厚度大于所述A芯片的厚度。
可选的，所述支撑架内边缘距离相邻A芯片边缘距离大于50um。
可选的，所述A芯片的厚度为50~200um。
可选的，所述支撑架中通孔的侧壁由绝缘材料覆盖，所述绝缘材料为SMF或SiO2；通孔的中间区域填充有金属材料。
可选的，所述支撑架的中间区域填充有金属材料，所述金属材料的直径最小为15um。
可选的，所述金属凸块的材料为Sn，或CuSn，或CuNiSn，或CuNiSnAg。
可选的，所述包覆膜的材料为模塑料；所述包覆料的材料为模塑料，或模塑料与填充料的结合体。
本发明还提供一种通过上述封装方法制备出的多芯片扇出型结构。
本发明具有以下有益效果：
（1）封装体边缘区域由支撑架进行支撑，较好的提升了封装体的结构强度，且通过该支撑架，有效的控制了封装体在晶圆布线等工艺过程高温带来的翘曲问题，提升了产品的良率及可靠性；同时通过增加支撑架，可有效的降低包覆成型过程中包覆材料液化流动与固化等工艺带来的圆片收缩和芯片偏移等问题；
（2）多芯片之间互联通过TSV+RDL+Flipchip bump模块构成，相比水平分布的多芯片扇出方案，该方案互联模块中RDL为Know good RDL，部分芯片为Know good die，可有效的降低产品成本及良率损失；
（3）采用了双面布线方案，可以较好的平衡单面多次布线带来的翘曲问题，同时极大的提升了产品的布线能力。
附图说明
图1（a）和图1（b）是现有采用SIP封装方案的示意图；
图2是现有采用扇出型互连方案的示意图；
图3是本发明提供的支撑架的平面示意图；
图4是本发明提供的支撑架的切面示意图；
图5是支撑架与A芯片装片至载具上的示意图；
图6是用包覆膜包覆支撑架和A芯片的示意图；
图7是去除新的晶圆载体底部包覆膜的示意图；
图8是在新的晶圆载体的底部表面形成钝化层和布线层的示意图；
图9是在B芯片表面生长出金属凸块的示意图；
图10是将B芯片倒装到布线层上的示意图；
图11是对B芯片、金属凸块和布线层进行包覆的示意图；
图12是最终形成的多芯片扇出型结构的示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种多芯片扇出型结构的封装方法及其结构作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
本发明提供了一种多芯片扇出型结构的封装方法，首先，通过晶圆级光刻、刻蚀、薄膜沉积、研磨等工艺制出支撑架303，其平面如图3所示，所述支撑架303的中间区域为镂空，边缘区域存在通孔。其中，通孔的侧壁由绝缘材料304覆盖，所述绝缘材料304为SMF或SiO2；通孔的中间区域填充有金属材料305，所述金属材料305的直径最小为15um；所述支撑架303的切面图如图4所示。
接着，如图5所示，将支撑架303与A芯片302A分次装片至带有热剥离膜401的载具402上，优选的，所述支撑架303的厚度大于所述A芯片302A的厚度；并通过对位来控制支撑架303与A芯片302A的相对位置，使支撑架303内边缘距离相邻A芯片302A边缘距离d大于50um。进一步的，所述A芯片302A的厚度为50~200um。
请参阅图6，通过压膜或注塑等包覆工艺，用包覆膜301将支撑架303与A芯片302A包覆，并通过热解工艺去除热剥离膜401和载具402，形成新的晶圆载体，此时支撑架303与A芯片302A的背面及侧面被所述包覆膜301完全包覆。其中，所述包覆膜301的材料为模塑料。
通过磨片等工艺，去除新的晶圆载体底部的包覆膜301，直至露出支撑架303，即同时露出支撑架303底部的金属材料305和绝缘材料304，如图7。
通过晶圆级布线工艺，在新的晶圆载体的底部表面形成钝化层306和布线层307，如图8，所述钝化层306包覆所述支撑架303的底部和所述包覆膜301的底部。
通过晶圆级凸块工艺，在B芯片302B表面生长出如图9所示的金属凸块308，所述金属凸块308的材料为Sn，或CuSn，或CuNiSn，或CuNiSnAg；再通过倒装焊工艺，将带有金属凸块308的B芯片302B倒装到所述布线层307上，请参阅图10。
继续参阅图11，通过包覆料309对B芯片203B、金属凸块308和布线层307进行包覆保护，其中，所述包覆料309的材料为模塑料，或模塑料与填充料的结合体。
最后，通过晶圆级布线工艺在晶圆载体的顶部表面依次形成钝化层310、再布线层311、再钝化层312，在所述再钝化层312的开口上方生长焊球凸点313，生成最终如图12所示的封装体。
本发明还提供了一种多芯片扇出型结构，通过上述的封装方法制备而成，该多芯片扇出型结构的具体结构如图12所示。该结构采用扇出型封装方式，能够使芯片之间呈垂直分布，极大的减小了最终封装体的尺寸，增加每张晶圆的封装体数量，从而有效的降低了产品成本。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种多芯片扇出型结构的封装方法，其特征在于，包括如下步骤：
步骤一、提供支撑架（303），所述支撑架（303）的中间区域为镂空，边缘区域存在通孔；
步骤二、将支撑架（303）与A芯片（302A）分次装片至带有热剥离膜（401）的载具（402）上；
步骤三、用包覆膜（301）将支撑架（303）与A芯片（302A）包覆，并去除热剥离膜（401）和载具（402），形成新的晶圆载体；
步骤四、在新的晶圆载体的底部表面形成钝化层（306）和布线层（307）；
步骤五、将带有金属凸块（308）的B芯片（302B）倒装到所述布线层（307）上；
步骤六、通过包覆料（309）对B芯片（203B）、金属凸块（308）和布线层（307）进行包覆保护；
步骤七、在新的晶圆载体顶部表面依次形成钝化层（310）、再布线层（311）、再钝化层（312）；
步骤八、在再钝化层（312）的开口上方生长焊球凸点（313），生成最终的封装体。
2.如权利要求1所述的封装方法，其特征在于，在新的晶圆载体的底部表面形成钝化层（306）和布线层（307）之前，所述封装方法还包括：
去除新的晶圆载体底部的包覆膜（301），直至露出支撑架（303）。
3.如权利要求1所述的封装方法，其特征在于，所述支撑架（303）的厚度大于所述A芯片（302A）的厚度。
4.如权利要求1所述的封装方法，其特征在于，所述支撑架（303）内边缘距离相邻A芯片（302A）边缘距离大于50um。
5.如权利要求1所述的封装方法，其特征在于，所述A芯片（302A）的厚度为50~200um。
6.如权利要求1所述的封装方法，其特征在于，所述支撑架（303）中通孔的侧壁由绝缘材料（304）覆盖，所述绝缘材料（304）为SMF或SiO2；通孔的中间区域填充有金属材料（305）。
7.如权利要求6所述的封装方法，其特征在于，所述金属材料（305）的直径最小为15um。
8.如权利要求1所述的封装方法，其特征在于，所述金属凸块（308）的材料为Sn，或CuSn，或CuNiSn，或CuNiSnAg。
9.如权利要求1所述的封装方法，其特征在于，所述包覆膜（301）的材料为模塑料；所述包覆料（309）的材料为模塑料，或模塑料与填充料的结合体。
10.一种根据权利要求1-9任一所述的封装方法制备出的多芯片扇出型结构。
CN201811580860.1A 2018-12-24 2018-12-24 一种多芯片扇出型结构的封装方法及其结构 Pending CN109686697A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811580860.1A CN109686697A (zh) 2018-12-24 2018-12-24 一种多芯片扇出型结构的封装方法及其结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811580860.1A CN109686697A (zh) 2018-12-24 2018-12-24 一种多芯片扇出型结构的封装方法及其结构

Publications (1)

Publication Number Publication Date
CN109686697A true CN109686697A (zh) 2019-04-26

Family

ID=66188975

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811580860.1A Pending CN109686697A (zh) 2018-12-24 2018-12-24 一种多芯片扇出型结构的封装方法及其结构

Country Status (1)

Country Link
CN (1) CN109686697A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114975398A (zh) * 2021-10-12 2022-08-30 盛合晶微半导体(江阴)有限公司 一种封装结构及其芯片封装方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1499622A (zh) * 2002-11-01 2004-05-26 ���µ�����ҵ��ʽ���� 引线框及制造方法以及树脂密封型半导体器件及制造方法
US20120104562A1 (en) * 2010-08-27 2012-05-03 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Stepped Interconnect Layer for Stacked Semiconductor Die
CN105529276A (zh) * 2015-12-22 2016-04-27 华进半导体封装先导技术研发中心有限公司 低成本多层堆叠扇出型封装结构及其制备方法
CN105575832A (zh) * 2015-12-22 2016-05-11 华进半导体封装先导技术研发中心有限公司 一种多层堆叠扇出型封装结构及制备方法
CN105679682A (zh) * 2014-12-05 2016-06-15 珠海越亚封装基板技术股份有限公司 具有矩形空腔阵列的聚合物框架的制造方法
CN106057768A (zh) * 2015-04-17 2016-10-26 台湾积体电路制造股份有限公司 具有不连续聚合物层的扇出pop结构
CN106997870A (zh) * 2016-01-26 2017-08-01 珠海越亚封装基板技术股份有限公司 新型嵌入式封装
CN107742778A (zh) * 2017-10-25 2018-02-27 中芯长电半导体（江阴）有限公司 扇出型天线封装结构及其制备方法
US20180063963A1 (en) * 2016-08-29 2018-03-01 Brewer Science Inc. Polymer film stencil process for fan-out wafer-level packaging of semiconductor devices
CN108389823A (zh) * 2018-01-31 2018-08-10 浙江卓晶科技有限公司 用于多芯片晶圆级扇出型三维立体封装结构及其封装工艺

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1499622A (zh) * 2002-11-01 2004-05-26 ���µ�����ҵ��ʽ���� 引线框及制造方法以及树脂密封型半导体器件及制造方法
US20120104562A1 (en) * 2010-08-27 2012-05-03 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Stepped Interconnect Layer for Stacked Semiconductor Die
CN105679682A (zh) * 2014-12-05 2016-06-15 珠海越亚封装基板技术股份有限公司 具有矩形空腔阵列的聚合物框架的制造方法
CN106057768A (zh) * 2015-04-17 2016-10-26 台湾积体电路制造股份有限公司 具有不连续聚合物层的扇出pop结构
CN105529276A (zh) * 2015-12-22 2016-04-27 华进半导体封装先导技术研发中心有限公司 低成本多层堆叠扇出型封装结构及其制备方法
CN105575832A (zh) * 2015-12-22 2016-05-11 华进半导体封装先导技术研发中心有限公司 一种多层堆叠扇出型封装结构及制备方法
CN106997870A (zh) * 2016-01-26 2017-08-01 珠海越亚封装基板技术股份有限公司 新型嵌入式封装
US20180063963A1 (en) * 2016-08-29 2018-03-01 Brewer Science Inc. Polymer film stencil process for fan-out wafer-level packaging of semiconductor devices
CN107742778A (zh) * 2017-10-25 2018-02-27 中芯长电半导体（江阴）有限公司 扇出型天线封装结构及其制备方法
CN108389823A (zh) * 2018-01-31 2018-08-10 浙江卓晶科技有限公司 用于多芯片晶圆级扇出型三维立体封装结构及其封装工艺

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114975398A (zh) * 2021-10-12 2022-08-30 盛合晶微半导体(江阴)有限公司 一种封装结构及其芯片封装方法
CN114975398B (zh) * 2021-10-12 2023-08-01 盛合晶微半导体(江阴)有限公司 一种封装结构及其芯片封装方法

Similar Documents

Publication Publication Date Title
US11276645B2 (en) Encapsulation of a substrate electrically connected to a plurality of pin arrays
US10559525B2 (en) Embedded silicon substrate fan-out type 3D packaging structure
US8178963B2 (en) Wafer level package with die receiving through-hole and method of the same
US8178964B2 (en) Semiconductor device package with die receiving through-hole and dual build-up layers over both side-surfaces for WLP and method of the same
WO2017024892A1 (zh) 埋入硅基板扇出型封装结构及其制造方法
TWI533412B (zh) 半導體元件封裝結構及其形成方法
US7459729B2 (en) Semiconductor image device package with die receiving through-hole and method of the same
TWI417995B (zh) 具有晶粒埋入式以及雙面覆蓋重增層之基板結構及其方法
US8704383B2 (en) Silicon-based thin substrate and packaging schemes
US20080157396A1 (en) Wafer level package with die receiving through-hole and method of the same
US20080157358A1 (en) Wafer level package with die receiving through-hole and method of the same
KR20080089311A (ko) Ｗｌｐ용 다이 수용 스루홀 및 양 표면 위에 이중 사이드빌드업층들을 갖는 반도체 디바이스 패키지 및 그 방법
CN105118823A (zh) 一种堆叠型芯片封装结构及封装方法
KR20080082545A (ko) 반도체 디바이스 패키지 구조 및 그 방법
TWI409923B (zh) 具有晶粒埋入式以及雙面覆蓋重增層之基板結構及其方法
US20080211075A1 (en) Image sensor chip scale package having inter-adhesion with gap and method of the same
CN102034768B (zh) 具有晶粒埋入式以及双面覆盖重增层的基板结构及其方法
CN101335265A (zh) 具有晶粒功能之半导体封装结构
CN207743214U (zh) 多芯片并排式封装结构
CN109686697A (zh) 一种多芯片扇出型结构的封装方法及其结构
CN116130457A (zh) 具有硅桥互连结构的2.5d封装结构及其制作方法
CN106373939B (zh) 一种封装基板的结构及其封装方法
CN104393009B (zh) 包含硅通孔的高可靠性影像传感器封装
CN110211954A (zh) 一种多芯片封装结构及其制造方法
CN210743932U (zh) 一种扇出型双面布线的封装结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20190426