KR20080082545A - 반도체 디바이스 패키지 구조 및 그 방법 - Google Patents

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KR20080082545A
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die
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dielectric layer
layer
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웬-쿤 양
흐시엔-웬 흐수
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어드벤스드 칩 엔지니어링 테크놀로지, 인크.
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Abstract

본 발명은 적어도 미리 형성된 다이 수용 캐비티 및 상부 표면 내에 형성된 단자 접점 금속 패드들을 갖는 기판을 포함하는 반도체 디바이스 패키지를 제공한다. 적어도 제1 다이는 다이 수용 캐비티 내에 배치된다. 제1 유전체층은 제1 다이 및 기판 상에 형성되며 이들 사이의 열적 기계적 응력을 흡수하기 위하여 제1 다이 및 기판 사이의 갭으로 재충진된다. 제1 재배선층(RDL)은 제1 유전체층 상에 형성되고 제1 다이에 결합된다. 제2 유전체층은 제1 RDL 상에 형성되며, 이후 제2 다이가 제2 유전체층 상에 배치되며 위에 스루홀들이 위에 형성된 코어 페이스트들에 의하여 둘러싸인다. 제2 재배선층(RDL)은 스루홀들을 충진하기 위해 코어 페이스트들 상에 형성되며 이후 제3 유전체층이 제2 RDL 상에 형성된다.

Description

반도체 디바이스 패키지 구조 및 그 방법{Structure of semiconductor device package and the method of the same}
본 발명은 반도체 디바이스 패키지에 관련되며, 더욱 상세하게는 양호한 CTE 매칭 및 그 방법을 갖는 반도체 디바이스 멀티칩 패키지 구조에 관련되며 멀티칩 패키지 구조는 공정 중 다이 시프트 및 뒤틀림 문제를 회피하기 위하여 공정을 단순화시킬 수 있다.
최근, 하이테크놀로지 전자제품 제조 산업들은 더욱 피처 팩되고(feature-packed) 인간화된 전자 제품들을 런칭한다. 반도체 기술의 급속한 발전은 반도체 패키지들 크기의 감소, 멀티핀의 채용, 핀 피치의 채용, 전자 구성요소들의 최소화 등의 급속한 진전으로 이끌었다. 웨이퍼 레벨 패키지의 목적 및 이점들은 생산 비용을 감소시키고, 더 짧은 전도성 라인 패스를 이용함으로써 기생 커패시턴스 및 기생 인덕턴스에 의해 유발된 효과를 감소시키며 더 나은 SNR(즉, 신호대 잡음비)을 획득하는 것을 포함한다.
반도체 디바이스 분야에 있어서, 계속적으로 디바이스 밀도는 증가되고 디바이스 크기는 감소되고 있다. 이러한 고밀도 디바이스들에서 패키징 또는 상호접 속(interconnecting) 기술들에 대한 요구는 상기한 상황에 맞추기 위해 또한 증가되고 있다. 종래에는, 플립칩 부착 방법에 있어서, 솔더 범프들의 배열은 다이의 표면 상에 형성된다. 솔더 범프들의 형성은 원하는 패턴의 솔더 범프들을 생성하기 위하여 솔더 마스크를 통해 솔더 복합 재료를 이용하여 수행될 수 있다. 칩 패키지의 기능은 전력 분배(distribution), 신호 분배, 열 소산(heat dissipation), 보호 및 서포트 등을 포함한다. 반도체가 더 복잡해짐에 따라 전통적인 패키지 기술 예를 들면, 리드 프레임 패키지, 플렉스 패키지, 리지드 패키지 기술은 칩 상에 고밀도 요소들을 갖는 더 작은 칩을 생성하는 것에 대한 요구를 충족시킬 수가 없다.
제조방법에 있어서, 웨이퍼 레벨 칩 스케일 패키지(WLCSP)는 진화된 패키징 기술로, 이에 의하여 다이가 웨이퍼 상에서 제조되고 테스트되며, 이후 표면 마운트 라인에서 조립을 위하여 다이싱함으로써 개별분리된다(singulated). 종래의 패키지 기술들은 웨이퍼 상의 다이스(dice)를 각각의 다이들(dies)로 분할하고 이후 다이 각각을 패키지하여야만 하기 때문에, 이들 기술들은 제조 공정에 대하여 시간 소모적이다. 칩 패키지 기술은 집적 회로들의 개발에 의해 매우 영향을 받기 때문에, 전자 제품의 크기에 대한 요구는 점점 더 커지고 있으며, 패키지 기술에 대해서도 마찬가지이다. 상기한 이유들로 인하여 패키지 기술의 경향은 오늘날 볼 그리드 어레이(BGA), 플립칩(FC-BGA), 칩 스케일 패키지(CSP), 웨이퍼 레벨 패키지(WLP)를 향하고 있다. "웨이퍼 레벨 패키지"는 다른 공정 단계들 뿐만 아니라 전체 패키징 및 웨이퍼 상의 모든 상호접속들이 칩들(다이들(dies))로 싱귤레이션(다이싱)하기 전에 수행되는 것을 의미하는 것으로 이해되어야 한다. 일반적으로 모든 조립 공정들 또는 패키징 공정들의 완료 이후에 개별 반도체 패키지들이 복수의 반도체 다이들을 갖는 웨이퍼로부터 분리된다. 웨이퍼 레벨 패키지는 극도로 양호한 전기적 특성들을 갖고 결합된 극히 작은 디멘젼들(dimensions)을 갖는다.
WLP 기술은 진화된 패키징 기술이며, 이에 의하여 다이가 웨이퍼 상에서 제조되고 테스트되며, 이후 표면 마운트 라인에서 조립을 위하여 다이싱함으로써 개별 분리된다(singulated). 웨이퍼 레벨 패키지 기술은 단일 칩 또는 다이를 이용하지 않고 하나의 오브젝트로서 전체의 웨이퍼를 이용하며, 그러므로, 스크라이빙(scribing) 공정을 수행하기 전에 패키징 및 테스팅이 완료되었다; 나아가 WLP는 이러한 진화된 기술이어서 와이어 본딩, 다이 마운트 및 언더필 공정이 생략될 수 있다. WLP 기술을 이용함으로써, 비용 및 제조 시간이 감소될 수 있으며, WLP의 결과적인 구조는 다이와 동일하게 될 수 있다; 그러므로 이 기술은 전자 디바이스들의 소형화 요구들을 충족시킬 수 있다.
상기한 WLP 기술의 이점들에도 불구하고 몇 가지 문제점이 WLP 기술의 수용에 영향을 미치며 여전히 존재한다. 예를 들어, WLP 구조의 재료들 사이의 열팽창계수(CTE) 차이(오매칭)는 구조의 기계적 불안정성에 대한 또 다른 결정적인 요인이 된다. 미국특허출원 제2005/0124093에 의해 개시된 패키지 구조는 CTE 오매칭나문제를 겪는다. 이것은 종래기술이 몰딩 콤파운드에 의해 인캡슐레이트된 실리콘 다이를 이용하기 때문이다. 알려진 것처럼, 실리콘 재료의 CTE는 2.3이나 몰딩 콤파운드의 CTE는 약 20-180이다. 이 배열은 콤파운드 및 유전체 재료들의 경화 온도가 더 높음으로 인하여 공정 중 칩 위치가 시프트되도록 하며, 상호 접속 패드들이 시프트되어 생산성 및 성능 문제를 야기한다. 온도 사이클링 중 원래의 위치로 되돌아오기는 어렵다(이것은 Tg에 가깝거나/높은 경화 온도라면 에폭시 수지 특성에 의해 야기된다). 이것은 종래 구조의 패키지가 대형 사이즈로 가공될 수 없다는 것을 의미하며 이것은 더 높은 제조 비용을 유발한다.
나아가, 몇가지 기술들은 기판의 상부 표면 상에 직접 형성된 다이의 이용을 포함한다. 알려진 것처럼, 반도체 다이의 패드들은 재배선층(redistribution layer; RDL)을 포함하는 재배선 공정들을 통해 영역 어레이 타입에서 복수의 금속 패드들로 재배선될 것이다. 빌드업층은 패키지의 사이즈를 증가시킬 것이다. 그러므로 패키지의 두께가 증가된다. 이것은 칩의 크기를 감소시키려는 요구와 충돌할 것이다.
나아가 종래기술은 "패널" 타입 패키지를 형성하기 위해 복잡해진 공정을 거친다. 인캡슐레이션 및 몰드 재료의 주입을 위한 몰드툴을 요한다. 이것은 콤파운드를 열 경화한 이후 뒤틀림으로 인하여 동일 레벨로 다이의 표면 및 콤파운드를 제어하기 쉽지 않으며, CMP 공정이 평평하지 않은 표면을 연마하기 위해 요구될 수 있다. 그러므로 비용이 증가한다.
상기한 관점에서, 본 발명은 상기한 문제점을 극복하기 위하여 양호한 CTE 성능 및 축소 크기를 갖는 반도체 디바이스 패키지의 구조를 제공하며 또한 더 나은 보드 레벨 온도 사이클링의 신뢰성 테스트를 제공한다.
본 발명은 몇개의 바람직한 실시예들을 설명할 것이다. 그러나 본 발명은 이러한 상세한 설명들을 제외하고도 다른 실시예들에서 확장적으로 수행될 수 있다는 것이 이해된다. 본 발명의 범위는 이들 실시예들로 제한되지 않으며 다음의 청구항들에 따라야 한다.
본 발명의 하나의 목적은 반도체 디바이스 멀티칩 패키지 구조 및 그 방법을 제공하는 것이며, 이는 공정을 단순화시킬 수 있으며, 디바이스 표면의 거칠기 및 다이 부착 재료의 두께를 제어하기 쉽다.
본 발명의 또 다른 목적은 반도체 디바이스 멀티칩 패키지 구조 및 그 방법을 제공하는 것이며 이는 공정 중 다이 시프트 문제를 회피할 수 있다.
본 발명의 또 다른 목적은 반도체 디바이스 멀티칩 패키지 구조 및 그 방법을 제공하는 것이며 이는 공정 중 주입 몰드 툴을 허용하지 않을 수 있다.
본 발명의 또 다른 목적은 반도체 디바이스 멀티칩 패키지 구조 및 그 방법을 제공하는 것이며 이는 공정 중 뒤틀림을 회피할 수 있다.
본 발명의 또 다른 목적은 반도체 디바이스 멀티칩 패키지 구조 및 그 방법을 제공하는 것이며 이는 디바이스 표면 상의 CMP(Chemical Mechanical Polish) 공정을 회피할 수 있다.
본 발명은 적어도 미리 형성된 다이 수용 캐비티 및 상부 표면 내에 형성된 단자 접점 패드들을 갖는 기판; 적어도 부착에 의해 상기 다이 수용 캐비티 내에 배치된 제1 다이; 상기 제1 다이 및 상기 기판 상에 형성되며 그 사이의 열적 기계 적 응력을 흡수하기 위하여 상기 다이 및 상기 기판의 수용 캐비티의 측벽 사이의 갭으로 재충진되는 제1 유전체층; 상기 제1 유전체층 상에 형성되며 상기 제1 다이에 결합되는 제1 재배선층(RDL); 상기 제1 RDL 상에 형성된 제2 유전체층; 상기 제2 유전체층 상에 배치되며 스루홀들이 위에 형성된 코어 페이스트들에 의하여 둘러싸여지는 제2 다이; 상기 스루홀들을 충진하기 위해 상기 코어 페이스트들 상에 형성되고 상기 제2 다이에 결합되는 제2 재배선층(RDL); 및 상기 제2 RDL 상에 형성된 제3 유전체층을 포함하며, 상기 제1 다이 및 상기 제2 다이는 각각 상기 스루홀들에 의하여 서로와의 전기적 연결을 위해 상기 제1 RDL 및 상기 제2 RDL에 결합되는 복수의 패드들을 구비하는 반도체 디바이스 멀티칩 패키지의 구조를 제공한다.
본 발명은 미리 형성된 다이 수용 캐비티 및 상부 표면 내에 형성된 단자 접점 패드들을 갖는 기판을 제공하는 단계; 원하는 피치로 다이 재배선툴 상에 공지의 양호한 다이스를 재배선시키기 위하여 피크앤 플레이스 미세 정렬 시스템을 이용하는 단계로 상기 다이 재배선툴은 그 위에 정렬 패턴, 패턴 글루들을 포함하며, 상기 제1 다이의 활성 표면은 상기 패턴 글루들에 접착되는, 단계; 다이의 후면 상에 제1 다이 부착 재료를 부착하는 단계; 상기 다이 후면으로 상기 기판을 본딩하고, 경화하며 이후 상기 기판을 부착하기 위해 상기 캐리어 툴의 주변 영역에 부착 재료를 프린팅하는 단계; 이후 상기 기판으로부터 상기 다이 툴을 분리하는 단계; 상기 제1 다이 및 다이 수용 캐비티의 상기 측벽 사이의 갭으로 충진하기 위해 진공 공정을 수행하는 단계가 뒤따르는, 상기 제1 다이 및 상기 기판 상에 제1 유전체층을 코팅하는 단계; 상기 제1 다이의 I/O 패드들 및 기판의 상부 표면의 접점 패드들 모두 상에 오프닝을 형성하는 단계; 상기 제1 유전체층 상에 제1 재배선층(RDL)을 형성하고 상기 제1 다이에 결합하는 단계; 상기 제1 RDL을 덮도록 제2 유전체층을 형성하는 단계; 스루홀을 갖는 코어 페이스트들에 의해 덮여진 상기 제2 유전체층 상에 제2 다이를 부착하는 단계; 상기 제2 다이를 결합시키고 상기 제1 RDL에 전기적으로 연결하기 위하여 상기 스루홀을 충진하기 위해 제2 재배선층(RDL)을 형성하는 단계; 및 상기 제2 RDL 위에 제3 유전체층을 형성하는 단계를 포함하며, 상기 제1 다이 및 상기 제2 다이는 각각 상기 스루홀에 의하여 서로와 전기적으로 연결될 수 있도록 상기 제1 RDL 및 상기 제2 RDL에 결합되는 복수의 패드들을 구비하는 반도체 디바이스 멀티칩 패키지 형성방법을 제공한다.
본 발명은 첨부되는 도면과 결합하여 다음의 상세한 설명을 참조함으로써 더 잘 이해될 것이므로 상기한 측면들 및 본 발명의 많은 이점들이 더 쉽게 이해될 것이다.
다음의 설명에서, 많은 구체적 설명들은 본 발명의 실시예들의 완전한 이해를 위하여 제공된다. 본 발명의 바람직한 실시예들을 제한하려는 목적이 아니라 예시하려는 목적을 위해 다음의 설명을 이제부터 참조한다. 그러나 관련분야에서 통상의 지식을 가진 자는 본 발명이 하나 또는 그 이상의 구체적 기재사항들 없이 또는 다른 방법들, 구성성분들, 재료들 등으로 실시될 수 있다는 것을 인식할 것이다.
본 발명은 기판 위에 형성된 기설정의 단자 접점 금속 패드들 및 기판 내에 미리 형성된 캐비티를 갖는 기판을 이용하는 반도체 디바이스 패키지 구조를 개시한다. 다이는 접착(adhesion)에 의하여 다이 수용 캐비티 내에 배치된다. 포토센시티브 재료가 다이 및 미리 형성된 기판 위에 코팅된다. 바람직하게 포토센시티브 재료의 물질은 탄성 재료로 형성된다.
도 1을 참조하면, 본 발명에 따른 반도체 디바이스 패키지의 횡단면도가 도시된다. 반도체 디바이스 패키지(100)는 기판(102), 제1 다이(104) 및 제2 다이(120), 다이 수용 캐비티(105), 제1 다이 부착재료(106) 및 제2 다이 부착 재료(118), 제1, 제2, 제3 유전체층(110, 116, 130), 코어 페이스트들(124), 스루홀(126), 제1 재배선층(RDL)(114), 제2 재배선층(RDL)(128), 덮개층(134), 단자 패드들(132) 및 복수의 솔더링 범프들(138)을 포함한다.
도 1에서, 기판(102)은 제1 다이(104)를 수용하기 위해 기판(102)의 상부 표면 내에 미리 형성된 다이 수용 캐비티(105)를 구비한다. 덮개층(134)은 레이저 마크 또는 보호를 위해 기판(102)의 하부 표면 아래에 형성된다. 덮개층(134)의 재료는 에폭시를 포함한다.
제1 다이(104)는 기판(102) 상의 다이 수용 캐비티(105) 내에 배치되며, 제1 다이 부착 재료(106)(바람직하게, 탄성 기반 재료들)에 의해 고정된다. 아는 바와 같이, 복수의 본딩 패드들(108)이 제1 다이(104)의 상부 표면 내에 형성된다. 제1 유전체층(110)은 제1 다이(104) 위에 형성되며 제1 다이(104) 및 다이 수용 캐비티(105)의 측벽들 사이의 공간에 충진된다. 복수의 오프닝들이 리소그래피 공정 또는 노광 및 현상 공정을 통해 제1 유전체층(110) 내에 형성된다. 복수의 오프닝들 은 본딩 패드들 또는 I/O 패드들(108) 및 단자 접점 금속 패드들(112) 각각에 정렬된다.
제1 RDL(re-distribution layer)(114)는 또한 전도성 트레이스(114)로 언급되는데, 이는 제1 유전체층(110) 위에 형성된 금속층의 선택된 부분들(시드 금속층들)을 제거함으로써 제1 유전체층(110) 상에 형성되며, 제1 RDL(114)은 I/O 패드들(108) 및 단자 접점 금속 패드들(112)을 통해 제1 다이(104)와 전기적 연결을 유지한다. 제1 RDL(114)의 재료의 일부는 제1 유전체층(110) 내의 오프닝들로 재충진될 것이다. 이후 제2 유전체층(116)이 제1 유전체층(110) 및 제1 RDL(114) 상에 형성되는데, 다시말해, 제2 유전체층(116)은 제1 RDL(114) 사이의 공간으로 충진된다.
제2 다이(120)는 제1 다이(104)에 대략적으로 정렬시킴으로써 제1 유전체층(116) 상에 제2 다이 부착층(118)을 부착한 이후에 제2 유전체층(116) 상에 배치되며, 이것은 다이 부착층(118) 및 제2 유전체층(116) 모두에 대해 동일한 종류의 재료일 수 있다. 아는 바와 같이 복수의 본딩 패드들(122)이 제2 다이(120)의 상부 표면 내에 형성된다. 코어 페이스트들(124)은 제2 다이(120) 위에 형성되며 제2 다이 부착 재료(118)를 제외한 제2 다이(120)의 하부면의 공간 내로 충진된다. 복수의 오프닝들이 리소그래피 공정 또는 노광 및 현상 공정 또는 레이저 드릴 공정을 통해 형성되며 본딩 패드들 또는 I/O 패드들(122)에 정렬된다. 코어 페이스트들(124)은 또한 위에 형성된 스루홀(126)을 구비하며 제1 RDL(114)과 소통될 수 있다는 것이 인지된다. 제2 RDL(128)은 코어 페이스트들(124) 상에 형성되며 제1 RDL(114)에 결합하기 위하여 스루홀(126) 내로 충진된다. 다른 말로 하면, 제1 RDL(114) 및 제2 RDL(128)은 제2 RDL(128)에 의해 충진된 스루홀(126)에 의해 서로 전기적으로 연결될 수 있다. 제1 RDL(114) 및 제2 RDL(128)은 각각 제1 다이(104) 및 제2 다이(120)에 결합되어, 제1 다이(104) 및 제2 다이(120)는 스루홀(126)에 의해 제1 RDL(114) 및 제2 RDL(128)에 결합될 수 있다.
제3 유전체층(130)은 제2 RDL(128) 상에 이후 코어 페이스트들(124) 상에 형성되며, 복수의 오프닝이 제2 RDL(128) 상에 형성된다. 단자 패드들(132)은 제3 유전체층(130) 상에 위치되며 제2 RDL(128)에 결합되고 제1 RDL(114) 및 기판(102)의 단자 접점 금속 패드들(112)에 연결된다. 스크라이브 라인(136)은 각 유닛을 분리시키기 위해 패키지(100)의 각 유닛 사이에 형성된다.
하나의 실시예에 있어서, 제1 유전체층(100), 제2 유전체층(116) 및 제3 유전체층(130)은 탄성 유전체층, 포토센시티브층, 실리콘 유전체 기반층, 실록산 폴리머(SINR)층, 폴리이미드(PI)층 또는 실리콘 수지층을 포함한다. 재료들은 바람직하게 실록산 폴리머(SINR), 다우 코닝 WL5000 시리즈 및 그 화합물들을 포함하는 실리콘 유전체 기반 재료들에 의하여 만들어지는 탄성 유전체 재료이다. 또 다른 실시예에 있어서, 제1, 제2, 제3 유전체층(110, 116, 130)은 폴리이미드(PI) 또는 실리콘 수지를 포함하는 재료로 이루어진다. 바람직하게 이는 간단한 공정을 위하여 포토센시티브층이다.
하나의 실시예에 있어서, 제1 RDL(114) 및 제2 RDL(128)의 재료들은 Ti/Cu/Au 합금 또는 Ti/Cu/Ni/Au 합금을 포함하는 합금으로 형성된다. 나아가 시드 금속층(미도시)은 제1 RDL(114)(의 일부) 및 제2 RDL(128)(RDL의 일부) 내에 스퍼터링된다.
제1 유전체층(110)은 제1 다이(104) 및 기판(102)의 꼭대기에 형성되며 제1 다이(104)를 둘러싸는 공간을 충진한다; 제1 유전체층(110)이 탄성 특성임으로 인하여 온도 사이클링 중 제1 다이(104) 및 기판(102) 사이의 열적 기계적 응력을 흡수할 수 있는 버퍼 영역으로서 기능한다. 상기한 적층(stacking) 구조는 랜드 그리드 어레이(LGA) 타입 패키지를 구축한다. 택일적인 실시예가 도 2에서 보여질 수 있는데, 전도성 볼들 또는 솔더링 범프들(138)이 단자 패드들(132) 상에 형성된다. 이러한 형태는 볼 그리드 어레이(BGA) 타입 패키지로 불린다. 다른 부분들은 도 1과 유사하며, 그러므로 상세한 설명은 생략된다. 단자 패드들(132)은 BGA 구조하에서 UBM(under ball metal)으로 기능한다. 복수의 단자 접점 전도성 패드들(132)이 제2 RDL(128) 상에 형성된다.
바람직하게 기판(102)의 재료는 FR4, FR5, BT와 같은 유기기판, 형성된 캐비티를 갖는 인쇄회로기판(PCB) 또는 사전 에칭 회로(pre etching circuit)를 갖는 합금42이다. 바람직하게 높은 유리 전이 온도(Tg)를 갖는 유기 기판은 에폭시 타입 FR5 또는 BT(비스말레이미드 트리아진) 타입 기판이다. 기판(102)의 재료는 또한 금속, 합금, 유리, 실리콘, 세라믹일 수 있다. 합금 42는 42%Ni 및 58%Fe로 구성된다. 코바(Kovar)가 또한 사용될 수 있으며, 이는 29%Ni, 17%Co, 54%Fe로 구성된다. 유리, 세라믹, 실리콘은 기판으로 이용될 수 있다. 본 발명의 재료들은 본 발명을 제한하는 것이라기보다는 오히려 단지 예시하기 위해 이용된다는 것이 인지된다.
이는 에폭시 타입 유기 기판(FR5/BT)의 열팽창계수(CTE)(X/Y방향)는 약 16이며 칩 재배선의 툴의 CTE는 툴로서 유리 재료들을 이용함으로써 약 5 내지 8이라는 것 때문이다. 그러나 FR5/BT를 다이 재배선 툴의 재료로 사용하면, 이후 CTE가 기판과 다이 재배선 툴 양자 상에서 동일함으로 인하여 다이 시프트가 문제되지 않을 것이다. FR5/BT는 몇 개의 고온 공정을 요하는 WLP 공정 중 패널폼(panel form)에서의 다이 시프트(die shift)를 야기하는 (유리 전이 온도 Tg에 가까운) 온도 사이클링 이후 원래의 위치로 되돌아 올 수 없다. 예를 들어, 유전체층들 형성, 열 경화 다이 부착 재료들 등이다. 다음의 공정 단계들 및 툴은 유기 기판이 원래의 위치를 유지할 수 있으며 유리를 툴로 이용함으로써 공정 중 어떠한 뒤틀림도 발생하지 않는다는 것을 확실히하기 위한 것이다.
도 3을 참조하면, 본 발명의 일 실시예에 따라 나란히 배치된(side-by-side) 구조를 가진 반도체 디바이스 패키지의 횡단면도가 도시된다. 본 발명은 서로 나란히 배열된 복수의 다이스를 갖는 사이드 바이 사이드 구조(300)를 더 제공한다.
도 4를 참조하면, 본 발명의 또 다른 실시예에 따라 사이드 바이 사이드 및 적층(stacking) 구조를 갖는 반도체 디바이스 패키지의 횡단면도가 도시된다. 본 발명은 또한 서로 나란히 그리고 적층하여 배열된 복수의 다이스를 갖는 사이드 바이 사이드 및 적층 구조(400)를 제공한다.
도 5a에 도시된 바와 같이 기판(102)은 웨이퍼 타입과 같은 라운드형일 수 있으며, 직경은 200, 300 또는 그 이상일 수 있다. 이것은 패널폼과 같은 장방형 타입을 위해 이용될 수 있다. 도 5a는 공정 이후 그러나 싱귤레이션(singulation) 이전의 패널 웨이퍼 폼을 위한 기판(102)을 도시한다. 도면들로부터 볼 수 있는 바와 같이 기판(102)은 다이 수용 캐비티들(105)을 갖고 미리 형성된다. 도 5a에서 도 1의 패키지 유닛들은 매트릭스 형태로 배열된다. 도 5b를 참조하면, 미리 형성된 다이 수용 캐비티(105)를 구비한 기판(102)을 갖는 반도체 디바이스 패키지가 도시되며, 덮개층(134)은 기판(102)의 하부 표면 상에 형성된다.
도 6a를 참조하면, 기판(102)의 주변(에지) 영역(600)에 형성된 다이 수용 캐비티(105)는 없다. 도 6b, 도 6c에 도시된 바와 같이 WLP 공정 중 유기 기판(102)을 (부착) 핸들링하기 위해 글래스 툴(glass tool)(602)의 주변 영역(600)에 형성된 부착 재료(바람직하게 UV 경화 타입)(604)를 가진, 글래스 캐리어 툴과 같은 다이 재배선툴(602)은 진공 본딩 및 UV 경화 이후 글래스 캐리어 툴(602) 및 기판(102)의 결합이다.
도 7을 참조하면, 기판(102)의 에지 영역은 다이 수용 캐비티(105)를 포함하지 않는다는 것이 도시되며, 주변 영역(600)은 WLP 공정 중 글래스 캐리어 툴(602)을 부착하기 위해 이용될 것이다(여기서 캐리어 툴의 재료들은 다이 재배선툴에 CTE 매칭하는 유리, 실리콘, 세라믹, PCB 및 합금42일 수 있으며, 높은 온도 경화로 인한 다이 시프트 문제를 극복하기 위해 기판 및 다이 재배선 툴 양자에 대하여 동일한 종류의 재료를 사용하는 것이 바람직하다). 기판(102)은 글래스 캐리어툴(602)과 접착될 것이며, 이는 공정중 기판을 부착하여 홀딩할 것이다. WLP 공정이 완료된 이후, 점선에 의하여 지시된 영역(600)은 글래스 캐리어 툴(602)로부터 절단될 것이며, 이는 점선에 의하여 정의된 내부 영역이 패키지 싱귤레이션을 위하 여 절단 공정을 수행하게 될 것이라는 것을 의미한다.
본 발명의 일 실시예에 있어서, 탄성 유전체층은 100(ppm/℃)보다 큰 CTE, 약 40퍼센트(바람직하게 30퍼센트-50퍼센트)인 연신률 및 플라스틱과 고무 사이의 재료 경도를 갖는 종류의 재료이다. 탄성 유전체층의 두께는 온도 사이클링 테스트 중 RDL/유전체층 인터페이스에 축적된 응력에 따라 달라진다.
도 8은 PCB 또는 마더 보드(840) 상에 부착된 패키지(800)의 조합의 횡단면도를 도시한다. 도 8에서 CTE 문제와 연관되는 주요부들이 도시된다. 실리콘 다이(804)(CTE는 2.3이다)는 패키지 내부에서 패키지된다. FR5 또는 BT 유기 에폭시 타입 재료(CTE는 대략 16이다)가 기판(802)으로 이용되며 그 CTE는 PCB 또는 마더 보드(840)와 같다. 다이(804) 및 기판(802) 사이의 갭(824)은 (다이와 FR5/BT 사이의)CTE 오매칭으로 인한 열적 기계적 응력을 흡수하기 위하여 탄성 재료들로 충진된다. 나아가, 유전체층들(810)은 다이 패드들(838) 및 PCB(840) 사이의 응력을 흡수하기 위하여 탄성 재료들을 포함한다. RDL 금속(814)은 Cu/Au 재료들이며 CTE는 PCB(840) 및 유기 기판(802)과 동일한 약 16이며, 접점 범프의 UBM(832)은 기판(802)의 단자 접점 금속 패드들 상에 위치된다. PCB(842)의 금속 랜드는 Cu이며, Cu의 CTE는 PCB(840) 중 하나에 매치하는 약 16이다. 상기한 설명으로부터 본 발명은 팬 아웃 WLP에 대한 뛰어난 CTE 솔루션을 제공할 수 있다.
명백하게, 빌드업층들(PCB 및 기판) 아래의 CTE 매칭 문제는 본 발명의 구조에 의해 해결되며 이는 더 나은 신뢰성(보드 상에서 X/Y 방향으로 어떠한 열적 응력도 없음)을 제공하며 탄성 DL이 Z방향 응력을 흡수하기 위해 이용된다. 오직 하 나의 재료(에폭시 타입)만이 싱귤레이션에 관련된다. 칩 에지와 캐비티 측벽 사이의 갭(824)은 기계적/열적 응력을 흡수하기 위해 탄성 유전체 물질들을 충진하기 위해 이용될 수 있다.
하나의 실시예에서, 제1 RDL(114) 및 제2 RDL(128)의 두께는 2㎛ 및 15㎛ 사이이다. Ti/Cu 합금이 시드 금속층들로서 또한 스퍼터링 테크닉에 의하여 형성되며, Cu/Au 또는 Cu/Ni/Au 합금이 전기도금에 의하여 형성된다; 제1 RDL(114) 및 제2 RDL(128)을 형성하기 위하여 전기 도금 공정을 이용하는 것은 온도 사이클링 중 CTE 오매칭을 견디기에 충분히 두꺼운 제1 RDL(114) 및 제2 RDL(128)을 만들 수 있다. 금속 패드들(138)은 Al 또는 Cu 또는 그 조합이 될 수 있다. 반도체 디바이스의 구조가 탄성 유전체층으로서 SINR을, RDL로서 Cu를 이용한다면, 여기에 도시되지는 않은 응력 분석에 따르면, RDL/유전체층 인터페이스에 축적된 응력은 감소된다.
도 1-5a에 도시된 바와 같이, 제1 RDL(114) 및 제2 RDL(128)은 각각 제1 다이(104) 및 제2 다이(120)로부터 팬아웃하며 단자 패드들(132)을 향하여 소통하도록 스루홀(126)에 의하여 서로 결합한다. 이는 종래 기술과 다르며, 제1 다이(104)는 기판(102)의 미리 형성된 캐비티(105) 내에 수용되고 그럼으로써 패키지의 두께를 감소시킨다. 종래기술은 다이 패키지 두께를 감소시키려는 규칙을 위반한다. 본 발명의 패키지는 종래 기술보다 더 얇아질 것이다. 나아가 기판(102)은 패키지 전에 미리 준비된다. 다이 수용 캐비티(105)는 기설정된다. 따라서 수득율은 더 증가될 것이다. 본 발명은 감소된 두께와 양호한 CTE 성능을 가진 팬 아웃 WLP를 개시 한다.
본 발명의 일측면에 따르면, 본 발명은 반도체 디바이스 멀티칩 패키지를 형성하는 방법을 제공한다. 그 단계들은 다음과 같이 예시된다.
미리 형성된 다이 수용 캐비티(105) 및 기판(102)의 상부 표면 내에 형성된 단자 접점 패드들(112)을 갖는 기판(102)이 제공된다. 이후 원하는 피치로 다이 재배선툴(도시되지 않는다)(정렬 패턴과 제1 다이(104)의 활성 표면을 접착하기 위한 패터닝된 글루들(patterned glues)을 가진 다이 재배선툴) 상에 적어도 제1 다이(104)를 재배선시키기 위하여 피크앤플레이스 미세 정렬 시스템(pick and place fine alignment system)을 이용하는 단계이다. 캐리어 툴(602)은 기판(102)을 부착하기 위하여 캐리어 툴(602)의 주변 영역(600)에 접착 재료(604)를 포함한다. 다음으로, 제1 다이(104)의 후면 상에 부착 재료(106)를 프린팅하는 단계이다. 캐리어 툴(602)을 가진 기판(102)이 제1 다이(104)의 후면 상으로 본딩되고 진공 경화되며 이후 제1 다이(104)와 캐리어 툴(602)을 가진 기판(102)으로부터 다이 재배선툴을 분리하는 단계이다. 제1 유전체층(110)은 제1 다이(104) 및 기판(102) 상에 코팅되며 진공 공정을 수행하는 단계가 뒤따른다. 제1 재배선층(RDL)(114)은 제1 유전체층(110) 상에 형성되며 제1 다이(104)에 결합된다. 제2 유전체층(116)은 제1 RDL(114) 및 제1 유전체층(110)을 덮도록 형성된다.
이어서, 적어도 제2 다이(120)가 스루홀들(126)을 갖는 코어 페이스트들(124)에 의해 덮여진 제2 유전체층(116) 상에 배치된다. 제2 재배선층(RDL)(128)은 제2 다이(12)를 결합시키기 위해 형성되며 제1 RDL(114)에 전기적으로 연결하기 위해 스루홀들(126)을 충진한다. 제3 유전체층(130)은 제2 RDL(128) 위에 형성된다. 제1 다이(104) 및 제2 다이(120)는 각각 복수의 패드들(108, 122)을 구비하며 제1 RDL(114)에 결합되고 제2 RDL(128)은 스루홀들(126)에 의해 서로 전기적으로 연결된다. 이후 복수의 솔더링 볼들(138)이 제2 RDL(128) 상에 용접된다.
제1 RDL(114)을 형성하기 전에, 시드금속층(미도시)이 제1 유전체층(110), 접점 금속 패드들(112) 및 본딩 패드들(108)의 표면들 상에 스퍼터링된다. 유사하게, 시드금속층이 또한 제2 RDL(128)을 형성하기 전에 코어 페이스트들(124), 본딩 패드들(122)의 포면들 및 스루홀들(126)의 내부 측 표면들 상에 스퍼터링된다. 시드 금속층의 재료는 Ti/Cu를 포함한다. 다음으로 시드 금속층 상에 포토 레지스트층(미도시)을 코팅하는 단계와 제1 RDL(114) 및 제2 RDL(128)을 형성하기 위하여 포토 레지스트층을 포토 마스킹하는 단계이다. Cu/Au 또는 Cu/Ni/Au 필름은 패키지의 표면 상의 전기도금이다. 이후 포토 레지스트층이 벗겨지고 시드 금속층은 패키지의 표면 상에 RDL을 형성하기 위하여 습식 에칭(wet etching) 방법에 의하여 제거된다.
이 구조의 재료 및 배열은 설명을 위하여 예시되고 본 발명을 제한하는 것은 아니라는 것이 인지된다. 이 구조의 재료 및 배열은 다른 조건의 요구사항에 따라 수정될 수 있다.
본 발명의 공정은 위에 정렬 패턴이 형성된 다이 재배선툴을 제공하는 단계를 포함한다. 이후 패터닝된 글루들은 (다이스의 표면을 접착하기 위해 사용되는)툴 상에 프린트되며 원하는 피치로 툴 상에 공지의 양호한 다이들을 재배션시키기 위하여 플립칩 기능을 가진 피크앤플레이스 미세 정렬 시스템을 이용하는 단계가 뒤따른다. 패턴 글루들은 툴 상에 칩들을 접착할 것이다. 이어서, 제1 다이 부착 재료들(바람직하게 탄성 기반 재료들)이 제1 다이의 후면 상에 프린트된다. 이후 패널 본더(panel bonder)가 다이 후면 상으로 기판을 본딩하기 위해 이용된다; 다이 수용 캐비티들을 제외한 기판의 상부 표면은 또한 패턴 글루들 상에 접착되며 이후 진공 경화 및 툴을 패널 웨이퍼로 분리한다.
택일적으로, 미세 정렬을 가진 다이 본더 머신(die bonder machine)이 이용되며 제1 다이 부착 재료들은 기판의 다이 수용 캐비티(105) 또는 후면 상에 부착된 테이프를 가진 제1 다이(104) 상에 디스펜스된다. 제1 다이(104)는 기판(102)의 다이 수용 캐비티(105) 상으로 배치된다. 제1 다이 부착 재료들(106)은 기판(102) 상에 제1 다이(104)가 부착되는 것을 확실히하기 위하여 열적으로 경화된다.
다이가 기판 상에 재배선되면, 이후 클린업 공정이 습식 및/또는 건식 클린에 의하여 다이스 표면을 클린하기 위해 수행된다. 다음 단계는 패널 상에 제1 유전체 재료들을 코팅하는 것이며, 패널 내에 버블이 없도록 하기 위해 진공 공정을 수행하는 단계가 뒤따른다. 이어서, 리소그래피 공정이 비어(접점 금속 패드들), Al 본딩 패드들 및/또는 스크라이브 라인을 오픈시키기 위하여 수행되며(선택적), 또는 레이저 드릴 방법이 또한 수행될 수 있다. 이후 플라즈마 클린 단계가 비어홀들의 표면 및 Al 본딩 패드들을 클린하기 위해 수행된다. 다음 단계는 시드 금속층들로서 Ti/Cu를 스퍼터링하는 것이며, 이후 포토 레지스터(PR)가 재배선된 금속층들(RDL)의 패턴들을 형성하기 위해 유전체층 및 시드금속층들 위에 코팅된다. 이후 전기 도금이 RDL 금속으로서 Cu/Au 또는 Cu/Ni/Au를 형성하기 위해 처리되며, PR을 스트립핑(stripping)하고 RDL 금속 트레이스를 형성하기 위해 습식 에칭을 수행한다. 이어서, 다음 단계는 상부 유전체층을 코팅 또는 프린트하고 UBM을 형성하기 위하여 및/또는 스크라이브 라인을 오픈하기 위하여(선택적) 접점 범프 비어를 오픈하는 것이다.
볼 배치 또는 솔더 페이스트 프린팅 이후, (BGA 타입에 대하여) 열 리플로우 공정이 기판 면 상에 리플로우하도록 수행된다. 테스팅이 수행된다. 패널 웨이퍼 레벨 최종 테스팅이 수직 프로브 카드를 이용하여 수행된다. 테스팅 이후 기판은 개별 유닛들로 패키지를 개별분리하기(singular) 위해 절단된다. 이후 패키지들은 각각 트레이 또는 테이프 및 릴 상에서 피크 앤 플레이스된다.
본 발명의 일측면에 따르면, 본 발명의 이점들은 다음과 같다. 공정은 패널 웨이퍼 타입을 형성하기 위해 간단하며 웨이퍼 레벨 공정을 위해 패널 표면의 거칠기를 제어하기 쉽다. 패널(다이 부착된)의 두께는 제어되기 쉬우며 다이 시프트 문제는 공정 중 일어나지 않을 것이다. 주입 몰드 툴이 생략되며 뒤틀림 및 CMP 연마 공정은 도입되지 않을 것이다. 나아가 기판은 미리 형성된 캐비티 및 단자 접점 금속 패드들(유기 기판용)을 갖고 미리 준비된다; 캐비티의 크기는 다이 크기 플러스 면당 약 50㎛ 내지 100㎛와 같다; 이것은 실리콘 다이와 기판(FR5/BT) 사이의 CTE 차이로 인한 열적 응력을 흡수하기 위하여 탄성 유전체 재료들을 충진함으로써 응력 버퍼 해제 영역으로 이용될 수 있다. 패키징 수득률은 다이의 상부 표면 상에 간단한 빌드업 층들을 적용함으로 인하여 증가될 것이다(제조 사이클 타임은 감소 되었다). 단자 패드들은 다이스 활성 표면과 동일 표면 상에 형성된다.
나아가 다이스 적용 공정은 현재 공정과 동일하다. 어떠한 코어 페이스트(수지, 에폭시 콤파운드, 실리콘 고무 등) 충진도 본 발명에 대하여 필요치 않다. CTE 오매칭 문제는 패널폼 공정 중 극복되며, 다이와 기판(FR4) 사이의 깊이는 단지 약 20㎛-30㎛(다이 부착 두께로 기능하는)이며, 다이와 기판의 표면 레벨은 다이가 기판의 다이 수용 캐비티들 상에 부착된 이후에 동일해질 수 있다. 단지 실리콘 유전체 재료(바람직하게 실리콘 기반 - SINR)만이 활성 표면 및 기판(바람직하게 FR5 또는 BT) 표면 상에 코팅된다. 접점 패드들은 유전체층(SINR)이 접촉하는 오픈을 오픈하기 위하여 포토센시티브층임으로 인하여 포토 마스크 공정만을 이용함으로써 오픈된다. SINR 코팅 중 진공 공정이 다이와 기판의 캐비티의 측벽 사이의 갭을 충진하는 동안 버블 문제를 제거하기 위해 이용된다. 다이 부착 재료는 기판이 다이스(칩들)와 함께 접착되기 전에 다이스의 후면 상에 프린트된다. 패키지 및 보드 레벨 양자에 대한 신뢰성은 더 좋아지며, 특히 보드 레벨 온도 사이클링 테스트에 대하여 그러하며, 이것은 기판과 PCB 마더 보드의 CTE가 동일한 것에 기인하며, 따라서, 어떠한 열적 기계적 응력도 솔더 범프들/볼들 상에 가해지지 않는다; 보드 테스트 시 온도 사이클링 중 이전의 실패 모드(솔더볼 크랙)는 두드러지지 않았다) 비용은 낮아지고 공정은 단순해진다. 멀티칩 패키지를 형성하기가 쉽다.
따라서 본 발명에 의해 개시된 반도체 디바이스 멀티칩 패키지 구조 및 그 방법은 종래기술보다 예기치 못한 효과를 제공할 수 있으며 종래기술의 문제점들을 해결할 수 있다. 이 방법은 웨이퍼 또는 패널(LCD 디스플레이, 인쇄회로 기 판(board/substrate)) 산업에 적용할 수 있으며 또한 다른 관련된 응용들에 적용될 수 있으며 수정될 수 있다는 것이 인지된다.
본 기술분야의 통상의 지식을 가진 자에게 이해되는 것처럼, 상기한 본 발명의 바람직한 실시예들은 본 발명을 제한하는 것이라기보다는 본 발명을 예시하는 것이다. 바람직한 실시예와 관련하여 본 발명을 기술한 이후 수정이 본 기술분야의 숙련자들에게 떠오를 것이다. 따라서 본 발명은 이 실시예로 제한되지 않아야 한다. 오히려 본 발명은 첨부된 청구항의 정신 및 범위 내에 포함되는 다양한 수정들 및 유사한 배열들을 커버하도록 의도되며, 본 발명의 범위는 모든 이러한 수정들 및 유사한 구조들을 포괄하도록 가장 넓은 해석에 따라야 한다.
도 1은 본 발명에 따라 적층 칩들을 가진 반도체 디바이스 패키지의 횡단면도를 도시한다.
도 2는 본 발명에 따라 적측 칩들 및 복수의 솔더링 볼들을 갖는 반도체 디바이스 패키지의 횡단면도를 도시한다.
도 3은 본 발명의 일 실시예에 따라 사이드 바이 사이드 구조를 가진 반도체 디바이스 패키지의 횡단면도를 도시한다.
도 4는 본 발명의 또 다른 실시예에 따라 사이드 바이 사이드 및 적층 구조를 가진 반도체 디바이스 패키지의 횡단면도를 도시한다.
도 5a는 본 발명의 일 실시예에 따라 반도체 디바이스 멀티 칩 패키지의 횡단면도를 도시한다.
도 5b는 본 발명에 따라 미리 형성된 다이 수용 캐비티를 구비하는 기판을 갖는 반도체 디바이스 멀티칩 패키지의 횡당면도를 도시한다.
도 6a-6c는 본 발명에 따라 기판과 툴의 조합에 대한 횡단면도를 도시한다.
도 7은 본 발명에 따라 기판과 툴의 조합에 대한 상면도를 도시한다.
도 8은 본 발명에 따라 PCB 또는 마더 보드 상에 부착된 멀티칩 패키지의 조합에 대한 횡단면도를 도시한다.

Claims (8)

  1. 적어도 미리 형성된 다이 수용 캐비티 및 상부 표면 내에 형성된 단자 접점 패드들을 갖는 기판;
    적어도 상기 다이 수용 캐비티 내에 배치된 제1 다이;
    상기 제1 다이 및 상기 기판 상에 형성되며 그 사이의 열적 기계적 응력을 흡수하기 위하여 상기 다이 및 상기 기판 사이의 갭으로 재충진되는 제1 유전체층;
    상기 제1 유전체층 상에 형성되며 상기 제1 다이에 결합되는 제1 재배선층(RDL);
    적어도 상기 제1 RDL 상에 형성된 제2 유전체층;
    상기 제2 유전체층 상에 배치되며 스루홀들이 위에 형성된 코어 페이스트들에 의하여 둘러싸이는 제2 다이;
    상기 스루홀들을 충진하기 위해 상기 코어 페이스트들 상에 형성된 제2 재배선층(RDL); 및
    상기 제2 RDL 상에 형성된 제3 유전체층을 포함하며,
    상기 제1 다이 및 상기 제2 다이는 각각 상기 스루홀들에 의하여 서로와의 전기적 연결을 위해 상기 제1 RDL 및 상기 제2 RDL에 결합되는 복수의 패드들을 구비하는 반도체 디바이스 패키지 구조.
  2. 제1항에 있어서, 상기 제1 RDL 및 상기 제2 RDL을 통해 상기 제1 다이 및 상 기 제2 다이에 결합되는 접점 금속들을 더 포함하는 구조.
  3. 청구항 1에 있어서, 상기 기판의 하부 표면 상에 형성된 덮개층을 더 포함하는 구조.
  4. 청구항 1에 있어서, 상기 접점 금속들 상에 형성된 복수의 솔더링 범프들을 더 포함하는 구조.
  5. 청구항 1에 있어서, 상기 제1 다이 및 상기 기판 사이에 형성된 제1 다이 부착 재료를 더 포함하는 구조.
  6. 청구항 1에 잇어서, 상기 제2 다이 및 상기 제2 유전체층 사이에 형성된 제2 다이 부착 재료를 더 포함하는 구조.
  7. 청구항 1에 있어서, 상기 제1 RDL 및 상기 제2 RDL 내에 스퍼터링된 시드금속층을 더 포함하는 구조.
  8. 적어도 미리 형성된 다이 수용 캐비티 및 상부 표면 내에 형성된 단자 접점 패드들을 갖는 기판을 제공하는 단계;
    원하는 피치로 다이 재배선 툴 상에 적어도 제1 다이를 재배선시키기 위하여 피크앤 플레이스 미세 정렬 시스템(pick and place fine alignment system)을 이용하는 단계로 상기 다이 재배선 툴은 상기 기판을 부착하기 위하여 상기 다이 재배선 툴의 주변 영역에 접착 재료를 포함하는, 단계;
    상기 제1 다이의 후면 상에 부착 재료를 부착하는 단계;
    상기 다이 후면으로 상기 기판을 본딩하고 경화하며 이후 상기 기판으로부터 상기 다이 재배선 툴을 분리하는 단계;
    진공 공정을 수행하는 단계가 뒤따르는, 상기 제1 다이 및 상기 기판 상에 제1 유전체층을 코팅하는 단계;
    상기 제1 유전체층 상에 제1 재배선층(RDL)을 형성하고 상기 제1 다이에 결합하는 단계;
    상기 제1 RDL을 덮도록 제2 유전체층을 형성하는 단계;
    스루홀들을 갖는 코어 페이스트들에 의해 덮여진 상기 제2 유전체층 상에 제2 다이를 부착하는 단계;
    상기 제2 다이를 결합시키고 상기 제1 RDL에 전기적으로 연결하도록 상기 스루홀들을 충진하기 위해 제2 재배선층(RDL)을 형성하는 단계; 및
    상기 제2 RDL 위에 제3 유전체층을 형성하는 단계를 포함하며,
    상기 제1 다이 및 상기 제2 다이는 각각 상기 스루홀들에 의하여 서로와 전기적으로 연결될 수 있도록 상기 제1 RDL 및 상기 제2 RDL에 결합되는 복수의 패드들을 구비하는 반도체 디바이스 패키지 형성방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150060102A (ko) * 2013-11-25 2015-06-03 에스케이하이닉스 주식회사 얇은 두께의 칩 내장형 패키지 및 그 제조 방법
US9508674B2 (en) 2012-11-14 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control of semiconductor die package
KR20190055694A (ko) * 2017-11-15 2019-05-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 리세스를 가진 금속 본드 형성

Families Citing this family (87)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080157398A1 (en) * 2007-01-03 2008-07-03 Advanced Chip Engineering Technology Inc. Semiconductor device package having pseudo chips
US8049323B2 (en) * 2007-02-16 2011-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Chip holder with wafer level redistribution layer
US7994622B2 (en) 2007-04-16 2011-08-09 Tessera, Inc. Microelectronic packages having cavities for receiving microelectric elements
US8536692B2 (en) * 2007-12-12 2013-09-17 Stats Chippac Ltd. Mountable integrated circuit package system with mountable integrated circuit die
US8183095B2 (en) 2010-03-12 2012-05-22 Stats Chippac, Ltd. Semiconductor device and method of forming sacrificial protective layer to protect semiconductor die edge during singulation
US8343809B2 (en) 2010-03-15 2013-01-01 Stats Chippac, Ltd. Semiconductor device and method of forming repassivation layer with reduced opening to contact pad of semiconductor die
US9318441B2 (en) 2007-12-14 2016-04-19 Stats Chippac, Ltd. Semiconductor device and method of forming sacrificial adhesive over contact pads of semiconductor die
US8456002B2 (en) 2007-12-14 2013-06-04 Stats Chippac Ltd. Semiconductor device and method of forming insulating layer disposed over the semiconductor die for stress relief
US7767496B2 (en) 2007-12-14 2010-08-03 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure for encapsulated die having pre-applied protective layer
US20090243069A1 (en) * 2008-03-26 2009-10-01 Zigmund Ramirez Camacho Integrated circuit package system with redistribution
US9293385B2 (en) * 2008-07-30 2016-03-22 Stats Chippac Ltd. RDL patterning with package on package system
US8350377B2 (en) * 2008-09-25 2013-01-08 Wen-Kun Yang Semiconductor device package structure and method for the same
US8232633B2 (en) * 2008-09-25 2012-07-31 King Dragon International Inc. Image sensor package with dual substrates and the method of the same
KR101003678B1 (ko) * 2008-12-03 2010-12-23 삼성전기주식회사 웨이퍼 레벨 패키지와 그 제조방법 및 칩 재활용방법
TWM362572U (en) * 2009-04-13 2009-08-01 Phytrex Technology Corp Signal convertor
TWI521670B (zh) * 2009-05-14 2016-02-11 高通公司 系統級封裝
TWI455215B (zh) * 2009-06-11 2014-10-01 Advanced Semiconductor Eng 半導體封裝件及其之製造方法
CN101924041B (zh) * 2009-06-16 2015-05-13 飞思卡尔半导体公司 用于装配可堆叠半导体封装的方法
US8518749B2 (en) 2009-06-22 2013-08-27 Stats Chippac, Ltd. Semiconductor device and method of forming prefabricated heat spreader frame with embedded semiconductor die
TWI421992B (zh) * 2009-08-05 2014-01-01 Unimicron Technology Corp 封裝基板及其製法
TWI528514B (zh) * 2009-08-20 2016-04-01 精材科技股份有限公司 晶片封裝體及其製造方法
US8476750B2 (en) * 2009-12-10 2013-07-02 Qualcomm Incorporated Printed circuit board having embedded dies and method of forming same
US20110147910A1 (en) * 2009-12-21 2011-06-23 Micron Technology, Inc. Method for stacking die in thin, small-outline package
US9548240B2 (en) 2010-03-15 2017-01-17 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming repassivation layer for robust low cost fan-out semiconductor package
FR2960095A1 (fr) * 2010-05-17 2011-11-18 St Microelectronics Grenoble 2 Procede de fabrication des dispositifs semi-conducteurs et dispositif semi-conducteur comprenant une puce a vias traversants
JP5702675B2 (ja) 2010-06-18 2015-04-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8492911B2 (en) * 2010-07-20 2013-07-23 Lsi Corporation Stacked interconnect heat sink
JP5703010B2 (ja) * 2010-12-16 2015-04-15 新光電気工業株式会社 半導体パッケージ及びその製造方法
US8736065B2 (en) * 2010-12-22 2014-05-27 Intel Corporation Multi-chip package having a substrate with a plurality of vertically embedded die and a process of forming the same
TWI528466B (zh) * 2011-01-21 2016-04-01 史達晶片有限公司 形成沈積在半導體晶粒上用於應力緩和之絕緣層的半導體裝置及方法
US8647796B2 (en) * 2011-07-27 2014-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Photoactive compound gradient photoresist
WO2013057617A1 (en) 2011-10-21 2013-04-25 Koninklijke Philips Electronics N.V. Low warpage wafer bonding through use of slotted substrates
CN103546803B (zh) 2012-07-11 2016-09-21 腾讯科技（深圳）有限公司 一种图像处理的方法、客户端和图像处理的系统
US8878360B2 (en) * 2012-07-13 2014-11-04 Intel Mobile Communications GmbH Stacked fan-out semiconductor chip
TWI540768B (zh) * 2012-12-21 2016-07-01 鴻海精密工業股份有限公司 發光晶片組合及其製造方法
CN108807348A (zh) * 2013-01-28 2018-11-13 晟碟信息科技（上海）有限公司 包括嵌入式控制器裸芯的半导体器件和其制造方法
US20140264831A1 (en) * 2013-03-14 2014-09-18 Thorsten Meyer Chip arrangement and a method for manufacturing a chip arrangement
US8912663B1 (en) * 2013-06-28 2014-12-16 Delta Electronics, Inc. Embedded package structure and method for manufacturing thereof
CN103646881A (zh) * 2013-09-30 2014-03-19 南通富士通微电子股份有限公司 晶圆封装方法
EP2947692B1 (en) * 2013-12-20 2020-09-23 Analog Devices, Inc. Integrated device die and package with stress reduction features
CN104793026B (zh) * 2014-01-20 2018-09-28 旺矽科技股份有限公司 应用于探针测试装置的支撑结构及其制作方法
CN103985650B (zh) * 2014-06-03 2017-01-11 杭州大立微电子有限公司 封装模具及封装方法
KR20150144416A (ko) * 2014-06-16 2015-12-28 한국전자통신연구원 적층 모듈 패키지 및 그 제조 방법
DE102014008839B4 (de) 2014-06-20 2021-09-30 Kunststoff-Zentrum In Leipzig Gemeinnützige Gmbh Dehnungskompensierendes Verbindungselement für ein Mikroelektroniksystem
DE102014008838B4 (de) 2014-06-20 2021-09-30 Kunststoff-Zentrum In Leipzig Gemeinnützige Gmbh Spannungsreduzierendes flexibles Verbindungselement für ein Mikroelektroniksystem
US9589915B2 (en) * 2014-07-17 2017-03-07 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
TWI581387B (zh) 2014-09-11 2017-05-01 矽品精密工業股份有限公司 封裝結構及其製法
US20160240457A1 (en) * 2015-02-18 2016-08-18 Altera Corporation Integrated circuit packages with dual-sided stacking structure
CN104795380A (zh) * 2015-03-27 2015-07-22 江阴长电先进封装有限公司 一种三维封装结构
US9461018B1 (en) * 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US10287161B2 (en) 2015-07-23 2019-05-14 Analog Devices, Inc. Stress isolation features for stacked dies
TWI634629B (zh) * 2015-08-20 2018-09-01 矽品精密工業股份有限公司 電子封裝件及其製法
CN105261627A (zh) * 2015-10-19 2016-01-20 格科微电子（上海）有限公司 图像传感器芯片的csp封装方法及封装件
DE102015118664A1 (de) * 2015-10-30 2017-05-04 Infineon Technologies Ag Verfahren zur herstellung eines leistungshalbleitermoduls
US9859254B1 (en) * 2016-06-30 2018-01-02 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and a manufacturing method thereof
KR102549402B1 (ko) 2016-08-04 2023-06-28 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US20180166419A1 (en) * 2016-12-12 2018-06-14 Nanya Technology Corporation Semiconductor package
US20180166356A1 (en) * 2016-12-13 2018-06-14 Globalfoundries Inc. Fan-out circuit packaging with integrated lid
US10529671B2 (en) 2016-12-13 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method for forming the same
US10381301B2 (en) * 2017-02-08 2019-08-13 Micro Technology, Inc. Semiconductor package and method for fabricating the same
CN107393836B (zh) * 2017-06-19 2020-04-10 矽力杰半导体技术(杭州)有限公司 芯片封装方法及封装结构
US20180374717A1 (en) * 2017-06-23 2018-12-27 Powertech Technology Inc. Semiconductor package and method of forming the same
CN109425810B (zh) * 2017-08-18 2021-08-24 台湾积体电路制造股份有限公司 半导体测试装置、半导体测试系统以及半导体测试方法
US10290678B2 (en) * 2017-09-26 2019-05-14 Globalfoundries Singapore Pte. Ltd. Magnetic shielding package structure for MRAM device and method for producing the same
CN109786362B (zh) * 2017-11-14 2021-01-05 旺宏电子股份有限公司 无焊垫外扇晶粒叠层结构及其制作方法
KR101933425B1 (ko) * 2017-11-30 2018-12-28 삼성전기 주식회사 반도체 패키지
US10665522B2 (en) * 2017-12-22 2020-05-26 Intel IP Corporation Package including an integrated routing layer and a molded routing layer
US11127716B2 (en) 2018-04-12 2021-09-21 Analog Devices International Unlimited Company Mounting structures for integrated device packages
KR102081088B1 (ko) * 2018-08-29 2020-02-25 삼성전자주식회사 반도체 패키지
CN110010479B (zh) * 2018-10-10 2021-04-06 浙江集迈科微电子有限公司 一种射频芯片的Fan-out封装工艺
KR102653023B1 (ko) 2019-03-12 2024-03-28 앱솔릭스 인코포레이티드 패키징 기판 및 이를 포함하는 반도체 장치
JP7254930B2 (ja) 2019-03-12 2023-04-10 アブソリックス インコーポレイテッド パッケージング基板及びこれを含む半導体装置
US11981501B2 (en) 2019-03-12 2024-05-14 Absolics Inc. Loading cassette for substrate including glass and substrate loading method to which same is applied
JP7087205B2 (ja) 2019-03-29 2022-06-20 アブソリックス インコーポレイテッド 半導体用パッケージングガラス基板、半導体用パッケージング基板及び半導体装置
US11380620B2 (en) * 2019-06-14 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package including cavity-mounted device
WO2021040178A1 (ko) 2019-08-23 2021-03-04 에스케이씨 주식회사 패키징 기판 및 이를 포함하는 반도체 장치
US11462509B2 (en) * 2019-10-29 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure with electronic device in cavity substrate and method for forming the same
CN110828496B (zh) * 2019-11-15 2022-10-11 华天科技（昆山）电子有限公司 半导体器件及其制造方法
DE102020200817B3 (de) * 2020-01-23 2021-06-17 Lpkf Laser & Electronics Aktiengesellschaft Montageverfahren für eine integrierte Halbleiter-Waver-Vorrichtung und dafür verwendbare Montagevorrichtung
TWI747261B (zh) * 2020-04-29 2021-11-21 典琦科技股份有限公司 晶粒封裝結構的製造方法
US11664340B2 (en) 2020-07-13 2023-05-30 Analog Devices, Inc. Negative fillet for mounting an integrated device die to a carrier
CN111958078B (zh) * 2020-09-27 2021-08-27 淄博晨启电子有限公司 一种高可靠性高浪涌冲击能力半导体防护器件的焊接工艺
TWI756000B (zh) * 2020-12-28 2022-02-21 欣興電子股份有限公司 晶片封裝結構及其製作方法
CN113078149B (zh) * 2021-03-12 2023-11-10 上海易卜半导体有限公司 半导体封装结构、方法、器件和电子产品
CN113471160A (zh) * 2021-06-29 2021-10-01 矽磐微电子(重庆)有限公司 芯片封装结构及其制作方法
US11810895B2 (en) * 2021-10-14 2023-11-07 Honeywell Federal Manufacturing & Technologies, Llc Electrical interconnect structure using metal bridges to interconnect die
CN113782509B (zh) * 2021-11-12 2022-02-15 深圳市时代速信科技有限公司 一种半导体器件及其制备方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7459781B2 (en) 2003-12-03 2008-12-02 Wen-Kun Yang Fan out type wafer level package structure and method of the same

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9508674B2 (en) 2012-11-14 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control of semiconductor die package
US9773749B2 (en) 2012-11-14 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control of semiconductor die package
US10134706B2 (en) 2012-11-14 2018-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control of semiconductor die package
KR20150060102A (ko) * 2013-11-25 2015-06-03 에스케이하이닉스 주식회사 얇은 두께의 칩 내장형 패키지 및 그 제조 방법
KR20190055694A (ko) * 2017-11-15 2019-05-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 리세스를 가진 금속 본드 형성
US10685935B2 (en) 2017-11-15 2020-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Forming metal bonds with recesses
US10854574B2 (en) 2017-11-15 2020-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Forming metal bonds with recesses

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