TWI521670B - 系統級封裝 - Google Patents

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TWI521670B
TWI521670B TW099143384A TW99143384A TWI521670B TW I521670 B TWI521670 B TW I521670B TW 099143384 A TW099143384 A TW 099143384A TW 99143384 A TW99143384 A TW 99143384A TW I521670 B TWI521670 B TW I521670B
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wafer
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林茂雄
李進源
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高通公司
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Description

系統級封裝
本發明係關於系統級封裝，且更特定言之，係關於利用晶片上的金屬凸塊及晶片間的金屬凸塊以在堆疊晶片之間達成電互連的系統級封裝。
本申請案主張2009年5月14日申請之美國臨時申請案第61/178,493號之優先權，該案以全文引用的方式併入本文中。
半導體晶圓經加工以製成器件密度不斷增加且特徵幾何形狀不斷縮小之IC(積體電路)晶片。需要多個導電層及絕緣層以使位於不同層中之大量半導體器件(例如主動及被動器件，諸如TFT、CMOS、電容器、電感器、電阻器等)能夠互連及隔離。該大規模整合使各個層及半導體器件之間的電連接數目增加。其亦使所得IC晶片之引線數目增加。此等引線經暴露穿過IC晶片之保護層，終止於允許連接至晶片封裝中之外部接觸結構的輸入/輸出(I/O)接墊。
晶圓級封裝(WLP)通常係指在晶圓級上封裝IC晶片之技術，而非在晶圓切塊之後裝配各個別單元之封裝的傳統製程。WLP允許在藉由將最終總成切塊成晶片載體封裝(例如球柵陣列(BGA)封裝)進行單切之前，在晶圓級上整合晶圓製造、封裝、測試及預燒。WLP所提供之優勢包括尺寸較小(佔據面積及厚度減小)、重量較輕、裝配製程相對較簡易、總生產成本較低及電效能有所改良。因此，WLP使器件所歷經的自矽起始至用戶出貨之製造製程成流水線作業。雖然WLP為IC晶片封裝之高產量及低成本途徑，但其在可製造性及結構可靠性方面提出重大挑戰。
本發明係有關系統級封裝或多晶片模組(MCM)，其包括位於多層聚合物結構中之多層晶片、位於該等多層晶片上之晶片上金屬凸塊、位於該多層聚合物結構中之晶片間金屬凸塊及位於該多層聚合物結構中之圖案化金屬層。位於該多層聚合物結構中之多層晶片可經由該等晶片上金屬凸塊、該等晶片間金屬凸塊及該等圖案化金屬層連接至彼此或連接至外部電路或結構，諸如母板、球柵陣列(BGA)基板、印刷電路板、金屬基板、玻璃基板或陶瓷基板。該等系統級封裝或多晶片模組可經由焊料凸塊(solder bump)、金屬凸塊或打線導線(wirebonded wire)連接至外部電路或結構。
本發明之例示性實施例提供系統級封裝或多晶片模組，其具有位於多層聚合物結構中之多層晶片且使用位於該等多層晶片上及該多層聚合物結構中之金屬凸塊以在晶片之間達成電互連。
本發明之例示性實施例提供一種方法，其包括將具有晶片上金屬凸塊之晶片黏接至具有晶片間金屬凸塊之基板，接著囊封該等晶片及該基板，隨後進行拋光或研磨以暴露晶片上金屬凸塊與晶片間金屬凸塊，接著在經拋光或研磨之表面上形成金屬互連結構，且接著重複上述製程以整合第二、第三、第四等層晶片。
此外，例示性實施例可為製造因晶片間金屬凸塊及晶片上金屬凸塊之精細間距而在晶片之間具有良好電磁場屏蔽及高佈線密度的多層晶片整合提供便利。
此外，例示性實施例可在高矽利用率下製造多層晶片整合。
現將經由對說明性實施例、隨附圖式及申請專利範圍之以下詳細描述的評述，使本發明之此等以及其他組件、步驟、特徵、效益及優勢變得明朗。
圖式揭示本發明之說明性實施例。其並未闡述所有實施例。可另外或替代使用其他實施例。為節省空間或更有效地說明，可省略顯而易見或不必要之細節。相反，可實施一些實施例而不揭示所有細節。當相同數字出現在不同圖式中時，其係指相同或類似組件或步驟。
當以下描述連同隨附圖式一起閱讀時，可更充分地理解本發明之態樣，該等隨附圖式之性質應視為說明性而非限制性的。該等圖式未必按比例繪製，而是強調本發明之原理。
現描述說明性實施例。可另外或替代使用其他實施例。為節省空間或更有效地呈現，可省略顯而易見或不必要之細節。相反，可實施一些實施例而不揭示所有細節。
本發明之態樣係有關系統級封裝或多晶片模組(MCM)，其包括位於多層聚合物結構中之多層晶片、位於該等多層晶片上之晶片上金屬凸塊、位於該多層聚合物結構中之晶片間金屬凸塊及位於該多層聚合物結構中之圖案化金屬層。位於該多層聚合物結構中之多層晶片可經由該等晶片上金屬凸塊、該等晶片間金屬凸塊及/或該等圖案化金屬層連接至彼此或連接至外部電路或結構，諸如母板、球柵陣列(BGA)基板、印刷電路板、金屬基板、玻璃基板及/或陶瓷基板。該等系統級封裝或多晶片模組可經由焊料凸塊(solder bump)、金屬凸塊及/或打線導線(wirebonded wire)連接至外部電路或結構。
圖1-52展示根據本發明之一例示性實施例形成系統級封裝或多晶片模組之製程。
參看圖1，可藉由使用化學氣相沈積(CVD)製程、旋塗製程或疊層製程在基板110之頂部表面上形成具有例如介於0.3微米與30微米之間且較佳介於1微米與10微米之間之適合厚度的介電或絕緣層10。隨後，可藉由使用物理氣相沈積(PVD)製程(諸如濺鍍製程或蒸發製程)或化學氣相沈積(CVD)製程在介電或絕緣層10上形成厚度例如小於1微米，諸如介於1奈米與0.5微米之間的黏著層11。隨後，可藉由使用物理氣相沈積(PVD)製程(諸如濺鍍製程或蒸發製程)、化學氣相沈積(CVD)製程或無電極電鍍製程在黏著層11上形成厚度例如小於1微米，諸如介於10奈米與0.8微米之間的種子層12。
基板110可具有適合之厚度T1，例如介於約10微米與約1,000微米之間，介於10微米與100微米之間，或介於100微米與500微米之間。基板110可由適合材料製成，其實例包括(但不限於)矽、玻璃、陶瓷、鋁、銅或有機聚合物。舉例而言，基板110可為矽基板、玻璃基板、陶瓷基板、金屬基板、有機基板或聚合物基板，其厚度T1例如介於10微米與1,000微米之間，介於10微米與100微米之間，或介於100微米與500微米之間。或者，基板110可為包括下層晶片之晶圓，諸如矽晶圓。
介電或絕緣層10可由適合材料製成。舉例而言，介電或絕緣層10可由二氧化矽(SiO2)、氮化矽、氮氧化矽、碳氮化矽、聚醯亞胺、環氧樹脂、苯并環丁烷(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、矽氧烷或SU-8製成，其具有適合之厚度，例如介於0.3微米與30微米之間且較佳介於1微米與10微米之間。
黏著層11可由適合材料製成。舉例而言，黏著層11之材料可包括鈦、鈦鎢合金、氮化鈦、鉻、鉭、氮化鉭、鎳或鎳釩。種子層可由適合材料製成。舉例而言，種子層12之材料可包括銅、鈦銅合金、銀、金、鎳、鋁、鉑或鈀。
舉例而言，當藉由在介電或絕緣層10上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鈦層(諸如鈦鎢合金、鈦或氮化鈦之單一層)而形成黏著層11時，可藉由在該含鈦層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層、金層、鎳層、鋁層、鉑層或鈀層來形成種子層12。
或者，當藉由在介電或絕緣層10上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鉭層(諸如鉭或氮化鉭之單一層)而形成黏著層11時，可藉由在該含鉭層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層、金層、鎳層、鋁層、鉑層或鈀層來形成種子層12。
或者，當藉由在介電或絕緣層10上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鉻層(諸如單鉻層)而形成黏著層11時，可藉由在該含鉻層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層、金層、鎳層、鋁層、鉑層或鈀層來形成種子層12。
或者，當藉由在介電或絕緣層10上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鎳層(諸如鎳或鎳釩之單一層)而形成黏著層11時，可藉由在該含鎳層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層、金層、鎳層、鋁層、鉑層或鈀層來形成種子層12。
參看圖2，在形成種子層12後，可藉由使用旋塗式塗覆製程或疊層製程在具有任何先前所述材料之種子層12上形成光阻層90，諸如正型光阻層或負型光阻層(較佳)。隨後，利用微影、曝光及顯影製程使光阻層90圖案化以在光阻層90中形成多個開口90a，從而暴露具有任何先前所述材料之種子層12。
接著，參看圖3，可藉由使用電鍍或無電極電鍍製程在經開口90a暴露之種子層12上及在開口90a中形成金屬層13(導電層)，其具有適合之厚度，例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間。金屬層13可為銅、銀、金、鈀、鉑、銠、釕、錸或鎳之單一層，或由先前所述金屬製成之複合層。
舉例而言，金屬層13可為如下形成之單金屬層：在開口90a中及在經開口90a暴露之種子層12(較佳為先前所述之銅或鈦銅合金種子層12)上電鍍銅層，所要厚度達到例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間。
或者，金屬層13可為如下形成之單金屬層：在開口90a中及在經開口90a暴露之種子層12(較佳為先前所述之金種子層12)上電鍍金層，所要厚度達到例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間。
或者，金屬層13可為如下形成之單金屬層：在開口90a中及在經開口90a暴露之種子層12(較佳為先前所述之銅、鎳或鈦銅合金種子層12)上電鍍鎳層，適合厚度達到例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間。
或者，金屬層13可由如下形成之兩個金屬層(或雙金屬層)構成：在開口90a中及在經開口90a暴露之種子層12(較佳為先前所述之銅、鎳或鈦銅合金種子層12)上電鍍鎳層，適合厚度達到例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間；且接著在開口90a中及在開口90a中之電鍍鎳層上電鍍或無電極電鍍金層或鈀層，適合厚度達到例如介於0.005微米與10微米之間且較佳介於0.05微米與1微米之間。
或者，金屬層13可由如下形成之三個金屬層(或三金屬層)構成：在開口90a中及在經開口90a暴露之種子層12(較佳為先前所述之銅或鈦銅合金種子層12)上電鍍銅層，厚度達到例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間；隨後在開口90a中及在開口90a中之電鍍銅層上電鍍或無電極電鍍鎳層，厚度達到例如介於1微米與15微米之間或介於0.3微米與1微米之間；且接著在開口90a中及在開口90a中之電鍍或無電極電鍍鎳層上電鍍或無電極電鍍金層或鈀層，厚度達到例如介於0.005微米與1微米之間且較佳介於0.05微米與0.1微米之間。
參看圖4，在形成金屬層13後，可藉由旋塗式塗覆製程或疊層製程在光阻層90上及金屬層13上形成厚度例如大於1微米之光阻層91，諸如正型光阻層或負型光阻層(較佳)。隨後，利用微影、曝光及顯影製程使光阻層91圖案化以在光阻層91中形成多個圓筒形開口91a，從而暴露金屬層13之多個接點。
接著，參看圖5，使用電鍍或無電極電鍍製程在圓筒形開口91a中及在金屬層13之經圓筒形開口91a暴露之接點上形成厚度或高度例如大於15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間的多個金屬柱或金屬凸塊14(晶片間金屬柱或金屬凸塊)。金屬柱或金屬凸塊14可由例如銅、銀、金、鈀、鉑、銠、釕、錸或鎳之單一層，或由先前所述金屬製成之複合層構成。
舉例而言，金屬柱或金屬凸塊14可由如下形成之單金屬層構成：在圓筒形開口91a中及在金屬層13(較佳為先前所述之銅層13)之經圓筒形開口91a暴露之接點上電鍍銅層，厚度達到例如大於15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間。
或者，金屬柱或金屬凸塊14可由如下形成之單金屬層構成：在圓筒形開口91a中及在金屬層13(較佳為先前所述之金層13)之經圓筒形開口91a暴露之接點上電鍍金層，厚度達到例如大於15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間。
或者，金屬柱或金屬凸塊14可由如下形成之單金屬層構成：在圓筒形開口91a中及在金屬層13(較佳為先前所述之鎳或銅層13)之經圓筒形開口91a暴露之接點上電鍍鎳層，厚度達到例如大於15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間。
或者，金屬柱或金屬凸塊14可由如下形成之三個金屬層(或三金屬層)構成：在圓筒形開口91a中及在金屬層13(較佳為先前所述之銅層13)之經圓筒形開口91a暴露之接點上電鍍銅層，厚度達到例如大於10微米，諸如介於15微米與500微米之間且較佳介於20微米與100微米之間；隨後在圓筒形開口91a中及在圓筒形開口91a中之電鍍銅層上電鍍或無電極電鍍鎳層，厚度達到例如介於1微米與15微米之間或介於0.3微米與1微米之間；且接著在圓筒形開口91a中及在圓筒形開口91a中之電鍍或無電極電鍍鎳層上電鍍或無電極電鍍金層或鈀層，厚度達到例如介於0.005微米與1微米之間且較佳介於0.05微米與0.1微米之間。
參看圖6，在形成金屬柱或金屬凸塊14後，使用含有胺或NaCO3之化學溶液移除光阻層90及91。因此，可在移除光阻層90及91後於金屬層13上形成金屬柱或金屬凸塊14。
或者，可按以下步驟進行在金屬層13上形成金屬柱或金屬凸塊14之另一製程。首先，在形成圖3中所說明之金屬層13後，使用含有胺或NaCO3之化學溶液移除光阻層90。接著，可藉由旋塗式塗覆製程或疊層製程在金屬層13上及種子層12上形成圖4中所說明之光阻層91。隨後，利用微影、曝光及顯影製程使光阻層91圖案化以在光阻層91中形成圓筒形開口91a，從而暴露金屬層13之接點。接著，使用電鍍或無電極電鍍製程在圓筒形開口91a中及在金屬層13之經圓筒形開口91a暴露之接點上形成金屬柱或金屬凸塊14，即為圖5中所說明之步驟。隨後，可使用含有胺或NaCO3之化學溶液移除光阻層91。因此，可在移除光阻層91後於金屬層13上形成金屬柱或金屬凸塊14。
或者，必要時，可重複(例如再一次重複)圖4及圖5中所說明之製程步驟以製成更高之金屬凸塊。亦即，可使用旋塗式塗覆製程或疊層製程在光阻層91上形成另一光阻層，隨後在該另一光阻層中形成多個圓筒形開口且暴露金屬柱或金屬凸塊14，隨後使用電鍍或無電極電鍍製程在經另一光阻層中之圓筒形開口暴露之金屬柱或金屬凸塊14上及在另一光阻層中之圓筒形開口中形成額外金屬凸塊，且接著使用含有胺或NaCO3之化學溶液移除另一光阻層以及光阻層90及91。該等額外金屬凸塊可由銅、銀、金、鈀、鉑、銠、釕、錸或鎳之單一層，或由先前所述金屬製成之複合層構成。
參看圖7，在移除光阻層90及91後，可藉由使用濕式化學蝕刻製程或反應性離子蝕刻(RIE)製程移除不在金屬層13下方之種子層12，且接著藉由適合製程，諸如藉由使用濕式化學蝕刻製程或反應性離子蝕刻(RIE)製程移除不在金屬層13下方之黏著層11。
因此，黏著層11、種子層12及金屬層13可在介電或絕緣層10上形成圖案化金屬層1。金屬柱或金屬凸塊14形成於圖案化金屬層1之金屬層13上。可根據需要設計鄰近或相鄰對之金屬柱或金屬凸塊14之間的間距，例如大於100微米，諸如介於100微米與250微米之間，或小於100微米，諸如介於5微米與50微米之間或介於50微米與100微米之間。各金屬柱或金屬凸塊14可具有適合之寬度或直徑，例如大於5微米，諸如介於5微米與300微米之間且較佳介於5微米與50微米之間。圖案化金屬層1可包括連接多個金屬柱或金屬凸塊14之訊號線路、電源互連結構(例如電源平面、電源匯流排或電源線路)或接地互連結構(例如接地平面、接地匯流排或接地線路)。覆蓋介電或絕緣層10之頂部表面之圖案化金屬層1之面積對頂部表面之面積的覆蓋率在50%至95%之範圍內，且較佳在60%至90%之範圍內。
接著，參看圖8及圖9，可藉由使用施配製程(dispensing process)、疊層製程或網版印刷製程使膠(或黏接劑)材料80形成於或將膠(或黏接劑)材料80塗佈至圖案化金屬層1之金屬層13上及介電或絕緣層10上，且接著可經由膠材料80使一或多個晶片120(展示其中之一)附接至圖案化金屬層1之金屬層13且附接至介電或絕緣層10。
或者，附接晶片120之另一技術為首先使膠材料80形成於或將膠材料80塗佈至晶片120之底部表面上，且接著使用例如熱壓製程經由膠材料80使晶片120附接至圖案化金屬層1之金屬層13且附接至介電或絕緣層10。
或者，繼圖7中所說明之步驟之後，可在圖案化金屬層1之金屬層13上及在介電或絕緣層10上形成聚合物層，且接著可經由膠材料80使晶片120附接至該聚合物層。聚合物層可為具有例如介於2微米與30微米之間之適合厚度的聚醯亞胺層或苯并環丁烯層。膠材料80可形成於聚合物層上，且晶片120可形成於膠材料80上。
適合之膠或黏接劑材料80之實例包括(但不限於)環氧樹脂、聚醯亞胺、苯并環丁烷(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、矽氧烷或SU-8，且可具有適合之厚度，例如大於或等於3微米，諸如介於3微米與100微米之間，且較佳介於5微米與50微米之間或介於10微米與30微米之間。
各晶片120可包括半導體基板20；多個位於半導體基板20中及/或半導體基板20上方之電晶體，諸如NMOS電晶體、PMOS電晶體或雙極電晶體；多個位於半導體基板20上方之細線路金屬層；多個位於半導體基板20上方且介於細線路金屬層之間的介電層；多個位於介電層中之銅或鎢介層插塞(via plug)；位於半導體基板20上方、電晶體上方、介電層上方及細線路金屬層上方之保護層25；位於保護層25上之圖案化金屬層2；及多個位於圖案化金屬層2上之金屬柱或金屬凸塊24(晶片上金屬柱或金屬凸塊)。在各晶片120中，覆蓋保護層25之頂部表面之圖案化金屬層2之面積對頂部表面之面積的覆蓋率可在例如50%至95%之範圍內，且較佳在60%至90%之範圍內。電晶體可提供有反或閘(NOR gate)、反及閘(NAND gate)、及閘(AND gate)、或閘(OR gate)、快閃記憶體單元、靜態隨機存取記憶體(SRAM)單元、動態隨機存取記憶體(DRAM)單元、非揮發性記憶體單元、可抹除可程式化唯讀記憶體(EPROM)單元、唯獨記憶體(ROM)單元、磁性隨機存取記憶體(MRAM)單元、感測放大器、反相器、運算放大器、加法器、多工器、雙工器、倍增器、類比/數位(A/D)轉換器、數位/類比(D/A)轉換器、類比電路、互補金屬氧化物半導體(CMOS)感測器及/或電荷耦合器件(CCD)或其類似者。介電層可由氧化矽、氮化矽、氮氧化矽、碳氮化矽或碳氧化矽之單一層，或由先前所述材料製成之複合層構成。細線路金屬層可包括鋁、鋁-銅合金、電鍍銅或其他適合之金屬材料。
在各晶片120中，多個由最頂部細線路金屬層提供之金屬線路或金屬接墊26形成於半導體基板20上方、一個介電層上及保護層25下方。保護層25中之多個開口25a位於金屬線路或金屬接墊26之多個接點上方且暴露該等接點，且金屬線路或金屬接墊26之接點位於開口25a之底部。各開口25a可具有適合之寬度或直徑，例如介於0.5微米與100微米之間且較佳介於1微米與20微米之間。各晶片120之圖案化金屬層2可形成於金屬線路或金屬接墊26之經開口25a暴露之接點上及保護層25上，且可經由開口25a連接至金屬線路或金屬接墊26之經開口25a暴露之接點。金屬線路或金屬接墊26可包括鋁、鋁-銅合金或電鍍銅。
各晶片120可具有多個介於半導體基板20與保護層25之間由細線路金屬層及介層插塞提供之電路互連結構。電路互連結構可具有適合之厚度，例如介於10奈米與2微米之間，且可包括例如鋁、鋁-銅合金、電鍍銅或鎢。
或者，各晶片120可進一步包括多個介於半導體基板20與保護層25之間的奈米碳管(carbon nanotube)互連結構以及一位於保護層25上的有機聚合物層，該有機聚合物層具有適合之厚度，例如大於3微米，諸如介於3微米與20微米之間且較佳介於5微米與12微米之間。有機聚合物層中之多個開口位於金屬線路或金屬接墊26之經保護層25中開口25a暴露之接點上方且暴露該等接點。有機聚合物層可由適合材料製成，其實例包括(但不限於)聚醯亞胺、苯并環丁烷(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、矽氧烷、SU-8或環氧樹脂。在此狀況下，各晶片120具有形成於金屬線路或金屬接墊26之接點上、有機聚合物層上及保護層25上方，且經由有機聚合物層中之開口並經由保護層25中之開口25a連接至金屬線路或金屬接墊26之接點的圖案化金屬層2。各晶片120可具有經由奈米碳管互連結構連接至電晶體之電路互連結構。
半導體基板20可由適合基板製成，諸如矽基板或砷化鎵(GaAs)基板。基板20可具有適合之厚度，例如大於1微米，諸如介於1微米與30微米之間，介於2微米與10微米之間，介於5微米與50微米之間，介於10微米與100微米之間或介於10微米與500微米之間。
可藉由適合製程(例如化學氣相沈積(CVD)方法)形成保護層25。保護層25可具有適合之厚度，例如大於0.2微米，諸如介於0.3微米與1.5微米之間。保護層25可由氧化矽(諸如SiO2)、氮化矽(諸如Si3N4)、氮氧化矽、碳氧化矽、磷矽酸鹽玻璃(PSG)、碳氮化矽，或先前所述材料之複合物製成。保護層25可包括一或多個無機層或由一或多個無機層構成。舉例而言，保護層25可由厚度例如介於0.2微米與1.2微米之間的氧化物層(諸如氧化矽或碳氧化矽)及位於該氧化物層上且厚度例如介於0.2微米與1.2微米之間的氮化物層(諸如氮化矽、氮氧化矽或碳氮化矽)構成。或者，保護層25可為厚度例如介於0.3微米與1.5微米之間的氮化矽、氮氧化矽或碳氮化矽之單一層。對於例示性實施例，一個晶片120中之保護層25可包括該一個晶片120之最頂部無機層。舉例而言，該一個晶片120之最頂部無機層可為具有例如大於0.2微米，諸如介於0.2微米與1.5微米之間之適合厚度的含氮化合物(諸如氮化矽、氮氧化矽、碳氮化矽或碳氮氧化矽)層，或具有例如大於0.2微米，諸如介於0.2微米與1.5微米之間之適合厚度的含氧化合物(諸如氧化矽、氮氧化矽、碳氧化矽或碳氮氧化矽)層。
各晶片120可具有多個由圖案化金屬層2提供且形成於金屬線路或金屬接墊26之接點上及保護層25上之金屬互連結構或金屬線路。又，各晶片120具有形成於金屬互連結構或金屬線路上且經由金屬互連結構或金屬線路並經由保護層25中之開口25a連接至金屬線路或金屬接墊26之接點的金屬柱或金屬凸塊24。金屬互連結構或金屬線路可為訊號線路、電源平面、電源匯流排、電源線路、接地平面、接地匯流排或接地線路。舉例而言，在各晶片120中，金屬線路或金屬接墊26之一個接點可經由一個金屬互連結構或金屬線路連接至金屬線路或金屬接墊26之另一個接點，且一個金屬互連結構或金屬線路上之一或多個金屬柱或金屬凸塊14可經由一個金屬互連結構或金屬線路連接至兩個金屬線路或金屬接墊26之兩個接點。又，在兩個金屬線路或金屬接墊26之間存在間隙，以提供兩個經由一個由圖案化金屬層2提供之金屬互連結構或金屬線路連接至彼此的接點。
各晶片120可具有由位於金屬線路或金屬接墊26之接點上及保護層25或有機聚合物層上之黏著層21、位於黏著層21上之種子層22及位於種子層22上之金屬層23構成的圖案化金屬層2，且具有形成於圖案化金屬層2之金屬層23上且經由圖案化金屬層2並經由保護層25中之開口25a連接至金屬線路或金屬接墊26之接點的金屬柱或金屬凸塊24。
黏著層21可具有適合之厚度，例如小於1微米，諸如介於1奈米與0.5微米之間且較佳介於1奈米與0.1微米之間。種子層22之厚度可例如小於1微米，諸如介於10奈米與0.8微米之間且較佳介於20奈米與0.5微米之間。黏著層21之材料可包括鈦、鈦鎢合金、氮化鈦、鉻、鉭、氮化鉭、鎳或鎳釩。種子層22之材料可包括銅、鈦銅合金、銀、金、鎳、鋁、鉑或鈀。
舉例而言，當黏著層21為位於金屬線路或金屬接墊26之接點上及保護層25或有機聚合物層上且厚度例如小於1微米，諸如介於1奈米與0.5微米之間且較佳介於1奈米與0.1微米之間的含鈦層(諸如鈦鎢合金、鈦或氮化鈦之單一層)時，種子層22可為位於該含鈦層上且厚度例如小於1微米，諸如介於10奈米與0.8微米之間且較佳介於20奈米與0.5微米之間的銅層、銀層、鈦銅合金層、金層、鎳層、鋁層、鉑層或鈀層。
或者，當黏著層21為位於金屬線路或金屬接墊26之接點上及保護層25或有機聚合物層上且厚度例如小於1微米，諸如介於1奈米與0.5微米之間且較佳介於1奈米與0.1微米之間的含鉭層(諸如鉭或氮化鉭之單一層)時，種子層22可為位於該含鉭層上且厚度例如小於1微米，諸如介於10奈米與0.8微米之間且較佳介於20奈米與0.5微米之間的銅層、銀層、鈦銅合金層、金層、鎳層、鋁層、鉑層或鈀層。
或者，當黏著層21為位於金屬線路或金屬接墊26之接點上及保護層25或有機聚合物層上且厚度例如小於1微米，諸如介於1奈米與0.5微米之間且較佳介於1奈米與0.1微米之間的含鉻層(諸如單鉻層)時，種子層22可為位於該含鉻層上且厚度例如小於1微米，諸如介於10奈米與0.8微米之間且較佳介於20奈米與0.5微米之間的銅層、銀層、鈦銅合金層、金層、鎳層、鋁層、鉑層或鈀層。
或者，當黏著層21為位於金屬線路或金屬接墊26之接點上及保護層25或有機聚合物層上且厚度例如小於1微米，諸如介於1奈米與0.5微米之間且較佳介於1奈米與0.1微米之間的含鎳層(諸如鎳或鎳釩之單一層)時，種子層22可為位於該含鎳層上且厚度例如小於1微米，諸如介於10奈米與0.8微米之間且較佳介於20奈米與0.5微米之間的銅層、銀層、鈦銅合金層、金層、鎳層、鋁層、鉑層或鈀層。
金屬層23之厚度可例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間。金屬層23之側壁未經黏著層21及種子層22覆蓋。金屬層23可為銅、銀、金、鈀、鉑、銠、釕、錸或鎳之單一層，或由先前所述金屬製成之複合層。
舉例而言，金屬層23可為位於種子層22(較佳為先前所述之銅或鈦銅合金種子層22)上且厚度例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的單銅層。
或者，金屬層23可為位於種子層22(較佳為先前所述之銀種子層22)上且厚度例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的單銀層。
或者，金屬層23可為位於種子層22(較佳為先前所述之金種子層22)上且厚度例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的單金層。
或者，金屬層23可為位於種子層22(較佳為先前所述之銅、鎳或鈦銅合金種子層22)上且厚度例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的單鎳層。
或者，金屬層23可由以下構成：位於種子層22(較佳為先前所述之銅或鈦銅合金種子層22)上且厚度例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的電鍍銅層；位於該電鍍銅層上且厚度例如大於1微米，諸如介於1微米與15微米之間且較佳介於2微米與5微米之間的鎳層；及位於該鎳層上且厚度例如介於0.005微米與1微米之間且較佳介於0.05微米與0.1微米之間的金或鈀層。
各金屬柱或金屬凸塊24具有適合之厚度或高度，例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間，且小於各金屬柱或金屬凸塊14之厚度或高度；且具有適合之寬度或直徑，例如介於5微米與100微米之間且較佳介於5微米與50微米之間。金屬柱或金屬凸塊24可由銅、銀、金、鈀、鉑、銠、釕、錸或鎳之單一層，或由先前所述金屬製成之複合層構成。
舉例而言，各晶片120具有由位於金屬層23(較佳為先前所述之銅層23)上且厚度例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間的單銅層構成之金屬柱或金屬凸塊24。
或者，各晶片120具有由位於金屬層23(較佳為先前所述之銀層23)上且厚度例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間的單銀層構成之金屬柱或金屬凸塊24。
或者，各晶片120具有由位於金屬層23(較佳為先前所述之金層23)上且厚度例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間的單金層構成之金屬柱或金屬凸塊24。
或者，各晶片120具有由位於金屬層23(較佳為先前所述之銅或鎳層23)上且厚度例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間的單鎳層構成之金屬柱或金屬凸塊24。
或者，各晶片120具有可由以下構成之金屬柱或金屬凸塊24：位於金屬層23(較佳為先前所述之銅層23)上且厚度例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間的電鍍銅層；位於該電鍍銅層上且厚度例如大於1微米，諸如介於1微米與5微米之間的鎳層；及位於該鎳層上且厚度例如介於0.005微米與1微米之間且較佳介於0.05微米與0.1微米之間的金或鈀層。
各晶片120可包括用於晶片探測測試(CP測試)、用於內建式自我測試或用於外部訊號連接之輸入/輸出(I/O)電路，且一個I/O電路之總負載(總電容)可介於15 pF(微微法拉(pico farad))與50 pF之間。各I/O電路可包括驅動器、接收器及/或靜電放電(ESD)電路。各晶片120可具有用於降低系統級封裝或多晶片模組之測試時間的內建式自我測試(BIST)電路。
無論何處提供晶片120，任一晶片120可為由x86架構設計之中央處理單元(CPU)晶片；由非x86架構(諸如ARM、Strong ARM或MIP)設計之中央處理單元(CPU)晶片；基頻晶片；圖形處理單元(GPU)晶片；數位訊號處理(DSP)晶片；無線區域網路(WLAN)晶片；記憶體晶片，諸如快閃記憶體晶片、動態隨機存取記憶體(DRAM)晶片或靜態隨機存取記憶體(SRAM)晶片；邏輯晶片；類比晶片；電源器件；調節器；電源管理器件；全球定位系統(GPS)晶片；「藍芽」晶片；包括圖形處理單元(GPU)電路區塊、無線區域網路(WLAN)電路區塊及由x86架構或由非x86架構設計之中央處理單元(CPU)電路區塊，但不包括任何基頻電路區塊的晶片上系統(system-on chip，SOC)；包括基頻電路區塊、無線區域網路(WLAN)電路區塊及由x86架構或由非x86架構設計之中央處理單元(CPU)電路區塊，但不包括任何圖形處理單元(GPU)電路區塊的晶片上系統(SOC)；包括基頻電路區塊、圖形處理單元(GPU)電路區塊及由x86架構或由非x86架構設計之中央處理單元(CPU)電路區塊，但不包括任何無線區域網路(WLAN)電路區塊的晶片上系統(SOC)；包括基頻電路區塊及無線區域網路(WLAN)電路區塊，但不包括任何圖形處理單元(GPU)電路區塊及任何中央處理單元(CPU)電路區塊的晶片上系統(SOC)；或包括圖形處理單元(GPU)電路區塊及無線區域網路(WLAN)電路區塊，但不包括任何基頻電路區塊及任何中央處理單元(CPU)電路區塊的晶片上系統(SOC)。或者，任一晶片120可為包括由x86架構或由非x86架構設計之中央處理單元(CPU)電路區塊、圖形處理單元(GPU)電路區塊、基頻電路區塊、數位訊號處理(DSP)電路區塊、記憶體電路區塊、藍芽電路區塊、全球定位系統(GPS)電路區塊、無線區域網路(WLAN)電路區塊及/或數據機電路區塊的晶片。
圖10為圖9中所示之半成品器件之示意性俯視透視圖，且圖9為沿圖10中所示之線A-A'切割之橫截面視圖。參看圖10，包封斜線之圓圈24表示如圖9中所示，在將半導體晶圓切割成晶片120之前預先形成於圖案化金屬層2上之金屬柱或金屬凸塊24。未包封斜線之圓圈14表示如圖9中所示，在使晶片120附接至圖案化金屬層1且附接至介電或絕緣層10之前預先形成於圖案化金屬層1上之金屬柱或金屬凸塊14。
參看圖9及圖10，多個由圖案化金屬層1提供之金屬互連結構或金屬線路1a可位於介電或絕緣層10上或上方。金屬柱或金屬凸塊14可位於金屬互連結構或金屬線路1a上或上方。金屬互連結構或金屬線路1a可為訊號線路、電源平面、電源匯流排、電源線路、接地平面、接地匯流排、接地線路或其類似者。可存在若干(例如2個)經由膠/黏接劑材料80附接至金屬互連結構或金屬線路1a且附接至介電或絕緣層10之晶片120。各晶片120可具有多個由圖案化金屬層2提供且形成於金屬線路或金屬接墊26之經開口25a暴露之接點上及保護層25上之金屬互連結構或金屬線路2a，且可具有形成於金屬互連結構或金屬線路2a上之金屬柱或金屬凸塊24。金屬互連結構或金屬線路2a可為訊號線路、電源平面、電源匯流排、電源線路、接地平面、接地匯流排、接地線路或其類似者。各金屬互連結構或金屬線路2a可經由保護層25中之一或多個開口25a連接至一或多個金屬線路或金屬接墊26，諸如兩個金屬線路或金屬接墊26。舉例而言，在兩個晶片120中之每一者中，一個金屬線路或金屬接墊26可經由一個金屬互連結構或金屬線路2a連接至另一個金屬線路或金屬接墊26。各金屬柱或金屬凸塊24可經由一個金屬互連結構或金屬線路2a連接至一或多個金屬線路或金屬接墊26，諸如兩個金屬線路或金屬接墊26。圖10中所示之兩個晶片120之一可包括由圖案化金屬層2提供且形成於金屬線路或金屬接墊26之經開口25a暴露之接點上及保護層25上之金屬互連結構或金屬線路2b。金屬互連結構或金屬線路2b可為訊號線路、時脈線路、電源平面、電源匯流排、電源線路、接地平面、接地匯流排、接地線路或其類似者。在例示性實施例中，金屬互連結構或金屬線路2b可無任何金屬柱或金屬凸塊。同樣地，在金屬互連結構或金屬線路2b與圖案化金屬層3(例如，如下文進一步詳述)之間可略去將金屬互連結構或金屬線路2b連接至圖案化金屬層3之金屬柱或金屬凸塊。金屬互連結構或金屬線路2b可將一個金屬線路或金屬接墊26連接至另一個金屬線路或金屬接墊26。金屬互連結構或金屬線路2b可由一個金屬互連結構或金屬線路2a包封。
參看圖11，在使晶片120附接至圖案化金屬層1之金屬層13且附接至介電或絕緣層10之後，可藉由使用適合製程，例如鑄模製程(molding process)、旋塗製程(spin coating process)、疊層製程(lamination process)或印刷製程(printing process)在基板110上方、介電或絕緣層10上、圖案化金屬層1之金屬層13上、晶片120上、圖案化金屬層2之金屬層23上以及金屬柱或金屬凸塊14及24之頂部形成填充或封裝層85。填充或封裝層85可由適合材料製成。囊封層85之適合材料之實例可包括聚合物層，諸如環氧樹脂層、聚醯亞胺層、苯并環丁烷(BCB)層、聚苯并噁唑(PBO)層、聚苯醚(PPO)層、矽氧烷層或SU-8層，其具有適合之厚度，例如介於約20微米與約500微米之間且較佳介於30微米與100微米之間。
接著，參看圖12，可藉由研磨或拋光製程，諸如機械研磨製程、機械拋光製程或化學機械拋光(CMP)製程來研磨或拋光填充或封裝層85。由此暴露金屬柱或金屬凸塊14之頂部表面14a及金屬柱或金屬凸塊24之頂部表面24a且其未經填充或封裝層85覆蓋，且金屬柱或金屬凸塊24之頂部表面24a實質上與金屬柱或金屬凸塊14之頂部表面14a及填充或封裝層85之頂部表面85a共平面。
在研磨或拋光製程後，各金屬柱或金屬凸塊24具有適合之厚度或高度，例如大於約5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間；且各金屬柱或金屬凸塊14具有適合之厚度或高度，例如大於約15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間，且大於各金屬柱或金屬凸塊24之厚度或高度。
在研磨或拋光製程後，各金屬柱或金屬凸塊24具有適合之寬度或直徑，例如介於5微米與100微米之間且較佳介於5微米與50微米之間；且各金屬柱或金屬凸塊14具有適合之寬度或直徑，例如大於5微米，諸如介於5微米與300微米之間且較佳介於5微米與50微米之間。
在研磨或拋光製程後，金屬柱或金屬凸塊24可由銅、銀、金、鈀、鉑、銠、釕、錸或鎳之單一層，或由先前所述金屬製成之複合層構成。
舉例而言，各晶片120可具有在研磨或拋光製程後由位於金屬層23(較佳為先前所述之銅層23)上且具有例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間之所要厚度的單銅層構成之金屬柱或金屬凸塊24。
或者，各晶片120可具有在研磨或拋光製程後由位於金屬層23(較佳為先前所述之銀層23)上且具有例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間之所要厚度的單銀層構成之金屬柱或金屬凸塊24。
或者，各晶片120具有在研磨或拋光製程後由位於金屬層23(較佳為先前所述之金層23)上且厚度例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間的單金層構成之金屬柱或金屬凸塊24。
或者，各晶片120具有在研磨或拋光製程後由位於金屬層23(較佳為先前所述之銅或鎳層23)上且厚度例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間的單鎳層構成之金屬柱或金屬凸塊24。
或者，各晶片120具有在研磨或拋光製程後由以下構成之金屬柱或金屬凸塊24：位於金屬層23(較佳為先前所述之銅層23)上且厚度例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間的電鍍銅層；位於該電鍍銅層上且厚度例如大於1微米，諸如介於1微米與5微米之間的電鍍或無電極電鍍鎳層；及位於該電鍍或無電極電鍍鎳層上且厚度例如介於0.005微米與1微米之間且較佳介於0.05微米與0.1微米之間的電鍍或無電極電鍍金層。
或者，各晶片120具有在研磨或拋光製程後由以下構成之金屬柱或金屬凸塊24：位於金屬層23(較佳為先前所述之銅層23)上且厚度例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間的電鍍銅層；位於該電鍍銅層上且厚度例如大於1微米，諸如介於1微米與5微米之間的電鍍或無電極電鍍鎳層；及位於該電鍍或無電極電鍍鎳層上且厚度例如介於0.005微米與1微米之間且較佳介於0.05微米與0.1微米之間的電鍍或無電極電鍍鈀層。
在研磨或拋光製程後，金屬柱或金屬凸塊14可由銅、銀、金、鈀、鉑、銠、釕、錸或鎳之單一層，或由先前所述金屬製成之複合層構成。
舉例而言，在研磨或拋光製程後，金屬柱或金屬凸塊14可由位於金屬層13(較佳為先前所述之銅層13)上且厚度例如大於15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間的單銅層構成。
或者，在研磨或拋光製程後，金屬柱或金屬凸塊14可由位於金屬層13(較佳為先前所述之銀層13)上且厚度例如大於15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間的單銀層構成。
或者，在研磨或拋光製程後，金屬柱或金屬凸塊14可由位於金屬層13(較佳為先前所述之金層13)上且厚度例如大於15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間的單金層構成。
或者，在研磨或拋光製程後，金屬柱或金屬凸塊14可由位於金屬層13(較佳為先前所述之鎳或銅層13)上且厚度例如大於15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間的單鎳層構成。
或者，在研磨或拋光製程後，金屬柱或金屬凸塊14可由以下構成：位於金屬層13(較佳為先前所述之銅層13)上且厚度例如大於10微米，諸如介於15微米與500微米之間且較佳介於20微米與100微米之間的電鍍銅層；位於該電鍍銅層上且厚度例如大於1微米，諸如介於1微米與15微米之間且較佳介於2微米與10微米之間的電鍍或無電極電鍍鎳層；及位於該電鍍或無電極電鍍鎳層上且厚度例如介於0.005微米與1微米之間且較佳介於0.05微米與0.1微米之間的電鍍或無電極電鍍金層。
或者，在研磨或拋光製程後，金屬柱或金屬凸塊14可由以下構成：位於金屬層13(較佳為先前所述之銅層13)上且厚度例如大於10微米，諸如介於15微米與500微米之間且較佳介於20微米與100微米之間的電鍍銅層；位於該電鍍銅層上且厚度例如大於1微米，諸如介於1微米與15微米之間且較佳介於2微米與10微米之間的電鍍或無電極電鍍鎳層；及位於該電鍍或無電極電鍍鎳層上且厚度例如介於0.005微米與1微米之間且較佳介於0.05微米與0.1微米之間的電鍍或無電極電鍍鈀層。
接著，參看圖13，可藉由使用物理氣相沈積(PVD)製程(諸如濺鍍製程或蒸發製程)或化學氣相沈積(CVD)製程在填充或封裝層85之頂部表面85a上、金屬柱或金屬凸塊24之頂部表面24a上及金屬柱或金屬凸塊14之頂部表面14a上形成厚度例如小於1微米，諸如介於1奈米與0.5微米之間的黏著層31。隨後，可藉由使用物理氣相沈積(PVD)製程(諸如濺鍍製程或蒸發製程)、化學氣相沈積(CVD)製程或無電極電鍍製程在黏著層31上形成厚度例如小於1微米，諸如介於10奈米與0.8微米之間的種子層32。接著，可藉由使用旋塗式塗覆製程或疊層製程在種子層32上形成厚度例如大於1微米之光阻層92，諸如正型光阻層或負型光阻層(較佳)。隨後，利用微影、曝光及顯影製程使光阻層92圖案化以在光阻層92中形成多個開口92a，從而暴露種子層32。
黏著層31之材料可包括鈦、鈦鎢合金、氮化鈦、鉻、鉭、氮化鉭、鎳或鎳釩。種子層32之材料可包括銅、鈦銅合金、銀、金、鎳、鋁、鉑或鈀。
舉例而言，當藉由在填充或封裝層85之頂部表面85a上、金屬柱或金屬凸塊24之頂部表面24a上及金屬柱或金屬凸塊14之頂部表面14a上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鈦層(諸如鈦鎢合金、鈦或氮化鈦之單一層)而形成黏著層31時，可藉由在該含鈦層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層、金層、鎳層、鋁層、鉑層或鈀層來形成種子層32。
或者，當藉由在填充或封裝層85之頂部表面85a上、金屬柱或金屬凸塊24之頂部表面24a上及金屬柱或金屬凸塊14之頂部表面14a上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鉭層(諸如鉭或氮化鉭之單一層)而形成黏著層31時，可藉由在該含鉭層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層、金層、鎳層、鋁層、鉑層或鈀層來形成種子層32。
或者，當藉由在填充或封裝層85之頂部表面85a上、金屬柱或金屬凸塊24之頂部表面24a上及金屬柱或金屬凸塊14之頂部表面14a上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鉻層(諸如單鉻層)而形成黏著層31時，可藉由在該含鉻層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層、金層、鎳層、鋁層、鉑層或鈀層來形成種子層32。
或者，當藉由在填充或封裝層85之頂部表面85a上、金屬柱或金屬凸塊24之頂部表面24a上及金屬柱或金屬凸塊14之頂部表面14a上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鎳層(諸如鎳或鎳釩之單一層)而形成黏著層31時，可藉由在該含鎳層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層、金層、鎳層、鋁層、鉑層或鈀層來形成種子層32。
接著，參看圖14，可藉由使用電鍍或無電極電鍍製程在經開口92a暴露之種子層32上及在開口92a中形成厚度例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的金屬層33(導電層)。金屬層33可為銅、銀、金、鈀、鉑、銠、釕、錸或鎳之單一層，或由先前所述金屬製成之複合層。
舉例而言，金屬層33可為如下形成之單金屬層：在開口92a中及在經開口92a暴露之種子層32(較佳為先前所述之銅或鈦銅合金種子層32)上電鍍銅層，厚度達到例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間。
或者，金屬層33可為如下形成之單金屬層：在開口92a中及在經開口92a暴露之種子層32(較佳為先前所述之金種子層32)上電鍍金層，厚度達到例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間。
或者，金屬層33可由如下形成之雙金屬層構成：在開口92a中及在經開口92a暴露之種子層32(較佳為先前所述之銅、鎳或鈦銅合金種子層32)上電鍍鎳層，厚度達到例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間；且接著在開口92a中及在開口92a中之電鍍鎳層上電鍍或無電極電鍍金層或鈀層，厚度達到例如介於0.005微米與10微米之間且較佳介於0.05微米與1微米之間。
或者，金屬層33可由如下形成之三金屬層構成：在開口92a中及在經開口92a暴露之種子層32(較佳為先前所述之銅或鈦銅合金種子層32)上電鍍銅層，厚度達到例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間；隨後在開口92a中及在開口92a中之電鍍銅層上電鍍或無電極電鍍鎳層，厚度達到例如介於1微米與15微米之間或介於0.3微米與1微米之間；且接著在開口92a中及在開口92a中之電鍍或無電極電鍍鎳層上電鍍或無電極電鍍金層或鈀層，厚度達到例如介於0.005微米與1微米之間且較佳介於0.05微米與0.1微米之間。
參看圖15，在形成圖14中所說明之金屬層33後，可藉由旋塗式塗覆製程或疊層製程在光阻層92上及金屬層33上形成厚度例如大於1微米之光阻層93，諸如正型光阻層或負型光阻層(較佳)。隨後，利用微影、曝光及顯影製程使光阻層93圖案化以在光阻層93中形成多個圓筒形開口93a，從而暴露金屬層33之多個接點。
接著，參看圖16，使用電鍍或無電極電鍍製程在圓筒形開口93a中及在金屬層33之經圓筒形開口93a暴露之接點上形成厚度或高度例如大於15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間的多個金屬柱或金屬凸塊34(晶片間金屬柱或金屬凸塊)。金屬柱或金屬凸塊34可由銅、銀、金、鈀、鉑、銠、釕、錸或鎳之單一層，或由先前所述金屬製成之複合層構成。
舉例而言，金屬柱或金屬凸塊34可由如下形成之單金屬層構成：在圓筒形開口93a中及在金屬層33(較佳為先前所述之銅層33)之經圓筒形開口93a暴露之接點上電鍍銅層，厚度達到例如大於15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間。
或者，金屬柱或金屬凸塊34可由如下形成之單金屬層構成：在圓筒形開口93a中及在金屬層33(較佳為先前所述之金層33)之經圓筒形開口93a暴露之接點上電鍍金層，厚度達到例如大於15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間。
或者，金屬柱或金屬凸塊34可由如下形成之單金屬層構成：在圓筒形開口93a中及在金屬層33(較佳為先前所述之鎳或銅層33)之經圓筒形開口93a暴露之接點上電鍍鎳層，厚度達到例如大於15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間。
或者，金屬柱或金屬凸塊34可由如下形成之三金屬層構成：在圓筒形開口93a中及在金屬層33(較佳為先前所述之銅層33)之經圓筒形開口93a暴露之接點上電鍍銅層，厚度達到例如大於10微米，諸如介於15微米與500微米之間且較佳介於20微米與100微米之間；隨後在圓筒形開口93a中及在圓筒形開口93a中之電鍍銅層上電鍍或無電極電鍍鎳層，厚度達到例如介於1微米與15微米之間或介於0.3微米與1微米之間；且接著在圓筒形開口93a中及在圓筒形開口93a中之電鍍或無電極電鍍鎳層上電鍍或無電極電鍍金層或鈀層，厚度達到例如介於0.005微米與1微米之間且較佳介於0.05微.米與0.1微米之間。
參看圖17，在形成金屬柱或金屬凸塊34後，使用含有胺或NaCO3之化學溶液移除光阻層92及93。因此，可在移除光阻層92及93後於金屬層33上形成金屬柱或金屬凸塊34。
或者，可按以下步驟進行在金屬層33上形成金屬柱或金屬凸塊34之另一製程。首先，在形成圖14中所說明之金屬層33後，使用含有胺或NaCO3之化學溶液移除光阻層92。接著，可藉由旋塗式塗覆製程或疊層製程在金屬層33上及種子層32上形成圖15中所說明之光阻層93。隨後，利用微影、曝光及顯影製程使光阻層93圖案化以在光阻層93中形成圓筒形開口93a，從而暴露金屬層33之接點。接著，使用電鍍或無電極電鍍製程在圓筒形開口93a中及在金屬層33之經圓筒形開口93a暴露之接點上形成金屬柱或金屬凸塊34，即為圖16中所說明之步驟。隨後，使用含有胺或NaCO3之化學溶液移除光阻層93。因此，可在移除光阻層93後於金屬層33上形成金屬柱或金屬凸塊34。
或者，必要時，可再一次重複圖15及圖16中所說明之製程步驟以製成更高之金屬柱或金屬凸塊，亦即，使用旋塗式塗覆製程或疊層製程在光阻層93上形成另一光阻層，隨後在該另一光阻層中形成多個圓筒形開口且暴露金屬柱或金屬凸塊34，隨後使用電鍍或無電極電鍍製程在經另一光阻層中之圓筒形開口暴露之金屬柱或金屬凸塊34上及在另一光阻層中之圓筒形開口中形成額外金屬柱或金屬凸塊，且接著使用含有胺或NaCO3之化學溶液移除另一光阻層以及光阻層92及93。該等額外金屬凸塊可由銅、銀、金、鈀、鉑、銠、釕、錸或鎳之單一層，或由先前所述金屬製成之複合層構成。
參看圖18，在移除光阻層92及93後，藉由使用濕式化學蝕刻製程或反應性離子蝕刻(RIE)製程移除不在金屬層33下方之種子層32，且接著藉由使用濕式化學蝕刻製程或反應性離子蝕刻(RIE)製程移除不在金屬層33下方之黏著層31。
因此，黏著層31、種子層32及金屬層33構成形成於填充或封裝層85之頂部表面85a上、金屬柱或金屬凸塊24之頂部表面24a上及金屬柱或金屬凸塊14之頂部表面14a上的圖案化金屬層3。金屬柱或金屬凸塊34可形成於圖案化金屬層3之金屬層33上，且鄰近或相鄰對之金屬柱或金屬凸塊34之間的間距可例如大於100微米，諸如介於100微米與250微米之間，或小於100微米，諸如介於5微米與50微米之間或介於50微米與100微米之間。各金屬柱或金屬凸塊34可具有適合之寬度或直徑，例如大於5微米，諸如介於5微米與300微米之間且較佳介於5微米與50微米之間。圖案化金屬層3可包括將一或多個金屬柱或金屬凸塊34連接至一或多個金屬柱或金屬凸塊14、連接至一或多個金屬柱或金屬凸塊24或連接至多個金屬柱或金屬凸塊14及24的金屬平面、匯流排或線路，例如訊號線路、時脈匯流排、時脈線路、電源平面、電源匯流排、電源線路、接地平面、接地匯流排或接地線路。覆蓋圖12中所示之經研磨或拋光表面(包括頂部表面14a、24a及85a)之圖案化金屬層3之面積對經研磨或拋光表面之面積的覆蓋率在50%至95%之範圍內，且較佳在60%至90%之範圍內。
接著，參看圖19及圖20，可藉由使用施配製程、疊層製程或網版印刷製程在圖案化金屬層3之金屬層33上及在填充或封裝層85之頂部表面85a上形成膠(或黏接劑)材料81，且接著可經由膠材料81使多個晶片130(展示其中兩者)附接至圖案化金屬層3之金屬層33且附接至填充或封裝層85之頂部表面85a。
或者，附接晶片130之另一技術為首先使膠材料81形成於晶片130之底部表面上，且接著使用例如熱壓製程經由膠材料81使晶片130附接至圖案化金屬層3之金屬層33且附接至填充或封裝層85之頂部表面85a。
或者，繼圖18中所說明之步驟之後，可在圖案化金屬層3之金屬層33上及在填充或封裝層85之頂部表面85a上形成聚合物層，且接著可經由膠材料81使晶片130附接至該聚合物層。聚合物層可為具有例如介於2微米與30微米之間之適合厚度的聚醯亞胺層或苯并環丁烯層。可在聚合物層上形成膠材料81，且可在膠材料81上形成晶片130。
適合膠材料81之實例包括(但不限於)環氧樹脂、聚醯亞胺、苯并環丁烷(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、矽氧烷或SU-8，且介於圖案化金屬層3之金屬層33與任一晶片130之間可具有大於3微米，諸如介於3微米與100微米之間且較佳介於5微米與50微米之間或介於10微米與30微米之間的適合厚度。
各晶片130包括半導體基板40；多個位於半導體基板40中及/或半導體基板40上方之電晶體，諸如NMOS電晶體、PMOS電晶體或雙極電晶體；多個位於半導體基板40上方之細線路金屬層；多個位於半導體基板40上方且介於細線路金屬層之間的介電層；多個位於介電層中之銅或鎢介層插塞；位於半導體基板40上方、電晶體上方、介電層上方及細線路金屬層上方之保護層45；位於保護層45上之圖案化金屬層4；及多個位於圖案化金屬層4上之金屬柱或金屬凸塊44(晶片上金屬柱或金屬凸塊)。在各晶片130中，覆蓋保護層45之頂部表面的圖案化金屬層4之面積對頂部表面之面積的覆蓋率在50%至95%之範圍內，且較佳可在例如60%至90%之範圍內。電晶體可提供有反或閘、反及閘、及閘、或閘、快閃記憶體單元、靜態隨機存取記憶體(SRAM)單元、動態隨機存取記憶體(DRAM)單元、非揮發性記憶體單元、可抹除可程式化唯讀記憶體(EPROM)單元、唯獨記憶體(ROM)單元、磁性隨機存取記憶體(MRAM)單元、感測放大器、反相器、運算放大器、加法器、多工器、雙工器、倍增器、類比/數位(A/D)轉換器、數位/類比(D/A)轉換器、類比電路、互補金屬氧化物半導體(CMOS)感測器及/或電荷耦合器件(CCD)或其類似者。介電層可由氧化矽、氮化矽、氮氧化矽、碳氮化矽或碳氧化矽之單一層，或由先前所述材料製成之複合層構成。細線路金屬層可包括鋁、鋁-銅合金或電鍍銅或其他適合之金屬材料。
在各晶片130中，多個由最頂部細線路金屬層提供之金屬線路或金屬接墊46形成於半導體基板40上方、一個介電層上及保護層45下方。保護層45中之多個開口45a位於金屬線路或金屬接墊46之多個接點上方且暴露該等接點，且金屬線路或金屬接墊46之接點位於開口45a之底部。各開口45a具有適合之寬度或直徑，例如介於0.5微米與100微米之間且較佳介於1微米與20微米之間。各晶片130之圖案化金屬層4可形成於金屬線路或金屬接墊46之經開口45a暴露之接點上及保護層45上，且可經由開口45a連接至金屬線路或金屬接墊46之經開口45a暴露之接點。金屬線路或金屬接墊46可包括鋁、鋁-銅合金或電鍍銅。
各晶片130可具有多個介於半導體基板40與保護層45之間由細線路金屬層及介層插塞提供之電路互連結構。電路互連結構可具有適合之厚度，例如介於10奈米與2微米之間，且可包括例如鋁、鋁-銅合金、電鍍銅或鎢。
或者，各晶片130可進一步包括多個介於半導體基板40與保護層45之間的奈米碳管(carbon nanotube)互連結構以及一位於保護層45上的有機聚合物層，該有機聚合物層具有適合之厚度，例如大於3微米，諸如介於3微米與20微米之間且較佳介於5微米與12微米之間。有機聚合物層中之多個開口位於金屬線路或金屬接墊46之經保護層45中開口45a暴露之接點上方且暴露該等接點。有機聚合物層可由適合材料製成，其實例包括(但不限於)聚醯亞胺、苯并環丁烷(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、矽氧烷、SU-8或環氧樹脂。在此狀況下，各晶片130具有形成於金屬線路或金屬接墊46之接點上、有機聚合物層上及保護層45上方，且經由有機聚合物層中之開口並經由保護層45中之開口45a連接至金屬線路或金屬接墊46之接點的圖案化金屬層4。各晶片130可具有經由奈米碳管互連結構連接至電晶體之電路互連結構。
半導體基板40可為矽基板或砷化鎵(GaAs)基板，且其厚度可例如大於1微米，諸如介於1微米與30微米之間，介於2微米與10微米之間，介於5微米與50微米之間，介於10微米與100微米之間或介於10微米與500微米之間。
可藉由適合製程(例如化學氣相沈積(CVD)方法)形成保護層45。保護層45之厚度可例如大於0.2微米，諸如介於0.3微米與1.5微米之間。保護層45可由氧化矽(諸如SiO2)、氮化矽(諸如Si3N4)、氮氧化矽、碳氧化矽、磷矽酸鹽玻璃(PSG)、碳氮化矽，或先前所述材料之複合物製成。保護層45可包括一或多個無機層或由一或多個無機層構成。舉例而言，保護層45可由厚度例如介於0.2微米與1.2微米之間的氧化物層(諸如氧化矽或碳氧化矽)及位於該氧化物層上且厚度例如介於0.2微米與1.2微米之間的氮化物層(諸如氮化矽、氮氧化矽或碳氮化矽)構成。或者，保護層45可為厚度例如介於0.3微米與1.5微米之間的氮化矽、氮氧化矽或碳氮化矽之單一層。對於例示性實施例，一個晶片130中之保護層45可包括該一個晶片130之最頂部無機層。舉例而言，該一個晶片130之最頂部無機層可為具有例如大於0.2微米，諸如介於0.2微米與1.5微米之間之適合厚度的含氮化合物(諸如氮化矽、氮氧化矽、碳氮化矽或碳氮氧化矽)層，或具有例如大於0.2微米，諸如介於0.2微米與1.5微米之間之適合厚度的含氧化合物(諸如氧化矽、氮氧化矽、碳氧化矽或碳氮氧化矽)層。
各晶片130具有多個由圖案化金屬層4提供且形成於金屬線路或金屬接墊46之接點上及保護層45上之金屬互連結構或金屬線路。又，各晶片130具有形成於金屬互連結構或金屬線路上且經由金屬互連結構或金屬線路並經由保護層45中之開口45a連接至金屬線路或金屬接墊46之接點的金屬柱或金屬凸塊44。金屬互連結構或金屬線路可為訊號線路、電源平面、電源匯流排、電源線路、接地平面、接地匯流排或接地線路。舉例而言，在各晶片130中，金屬線路或金屬接墊46之一個接點可經由一個金屬互連結構或金屬線路連接至金屬線路或金屬接墊46之另一個接點，且一個金屬互連結構或金屬線路上之一或多個金屬柱或金屬凸塊44可經由一個金屬互連結構或金屬線路連接至兩個金屬線路或金屬接墊46之兩個接點。又，在兩個金屬線路或金屬接墊46之間存在間隙以提供兩個經由一個由圖案化金屬層4提供之金屬互連結構或金屬線路連接至彼此的接點。
各晶片130具有由位於金屬線路或金屬接墊46之接點上及保護層45或有機聚合物層上之黏著層41、位於黏著層41上之種子層42及位於種子層42上之金屬層43構成的圖案化金屬層4，且具有形成於圖案化金屬層4之金屬層43上且經由圖案化金屬層4並經由保護層45中之開口45a連接至金屬線路或金屬接墊46之接點的金屬柱或金屬凸塊44。
黏著層41之厚度可例如小於1微米，諸如介於1奈米與0.5微米之間且較佳介於1奈米與0.1微米之間。種子層42之厚度可例如小於1微米，諸如介於10奈米與0.8微米之間且較佳介於20奈米與0.5微米之間。黏著層41之材料可包括鈦、鈦鎢合金、氮化鈦、鉻、鉭、氮化鉭、鎳或鎳釩。種子層42之材料可包括銅、鈦銅合金、銀、金、鎳、鋁、鉑或鈀。
舉例而言，當黏著層41為位於金屬線路或金屬接墊46之接點上及保護層45或有機聚合物層上且厚度例如小於1微米，諸如介於1奈米與0.5微米之間且較佳介於1奈米與0.1微米之間的含鈦層(諸如鈦鎢合金、鈦或氮化鈦之單一層)時，種子層42可為位於該含鈦層上且厚度例如小於1微米，諸如介於10奈米與0.8微米之間且較佳介於20奈米與0.5微米之間的銅層、銀層、鈦銅合金層、金層、鎳層、鋁層、鉑層或鈀層。
或者，當黏著層41為位於金屬線路或金屬接墊46之接點上及保護層45或有機聚合物層上且厚度例如小於1微米，諸如介於1奈米與0.5微米之間且較佳介於1奈米與0.1微米之間的含鉭層(諸如鉭或氮化鉭之單一層)時，種子層42可為位於該含鉭層上且厚度例如小於1微米，諸如介於10奈米與0.8微米之間且較佳介於20奈米與0.5微米之間的銅層、銀層、鈦銅合金層、金層、鎳層、鋁層、鉑層或鈀層。
或者，當黏著層41為位於金屬線路或金屬接墊46之接點上及保護層45或有機聚合物層上且厚度例如小於1微米，諸如介於1奈米與0.5微米之間且較佳介於1奈米與0.1微米之間的含鉻層(諸如單鉻層)時，種子層42可為位於該含鉻層上且厚度例如小於1微米，諸如介於10奈米與0.8微米之間且較佳介於20奈米與0.5微米之間的銅層、銀層、鈦銅合金層、金層、鎳層、鋁層、鉑層或鈀層。
或者，當黏著層41為位於金屬線路或金屬接墊46之接點上及保護層45或有機聚合物層上且厚度例如小於1微米，諸如介於1奈米與0.5微米之間且較佳介於1奈米與0.1微米之間的含鎳層(諸如鎳或鎳釩之單一層)時，種子層42可為位於該含鎳層上且厚度例如小於1微米，諸如介於10奈米與0.8微米之間且較佳介於20奈米與0.5微米之間的銅層、銀層、鈦銅合金層、金層、鎳層、鋁層、鉑層或鈀層。
金屬層43之厚度可例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間。金屬層43之側壁未經黏著層41及種子層42覆蓋。金屬層43可為銅、銀、金、鈀、鉑、銠、釕、錸或鎳之單一層，或由先前所述金屬製成之複合層。
舉例而言，金屬層43可為位於種子層42(較佳為先前所述之銅或鈦銅合金種子層42)上且厚度例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的單銅層。
或者，金屬層43可為位於種子層42(較佳為先前所述之銀種子層42)上且厚度例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的單銀層。
或者，金屬層43可為位於種子層42(較佳為先前所述之金種子層42)上且厚度例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的單金層。
或者，金屬層43可為位於種子層42(較佳為先前所述之銅、鎳或鈦銅合金種子層42)上且厚度例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的單鎳層。
或者，金屬層43可由以下構成：位於種子層42(較佳為先前所述之銅或鈦銅合金種子層42)上且厚度例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的電鍍銅層；位於該電鍍銅層上且厚度例如大於1微米，諸如介於1微米與15微米之間且較佳介於2微米與5微米之間的鎳層；及位於該鎳層上且厚度例如介於0.005微米與1微米之間且較佳介於0.05微米與0.1微米之間的金或鈀層。
各金屬柱或金屬凸塊44具有適合之厚度或高度，例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間，且較佳小於各金屬柱或金屬凸塊34之厚度或高度；且具有適合之寬度或直徑，例如介於5微米與100微米之間且較佳介於5微米與50微米之間。金屬柱或金屬凸塊44可由銅、銀、金、鈀、鉑、銠、釕、錸或鎳之單一層，或由先前所述金屬製成之複合層構成。
各晶片130可包括用於晶片探測測試(CP測試)、用於內建式自我測試或用於外部訊號連接之輸入/輸出(I/O)電路，且一個I/O電路之總負載(總電容)可介於15 pF與50 pF之間。各I/O電路可包括驅動器、接收器及/或靜電放電(ESD)電路。各晶片130可具有用於降低系統級封裝或多晶片模組之測試時間的內建式自我測試(BIST)電路。
無論何處提供晶片130，任一晶片130可為由x86架構設計之中央處理單元(CPU)晶片；由非x86架構(諸如ARM、Strong ARM或MIP)設計之中央處理單元(CPU)晶片；基頻晶片；圖形處理單元(GPU)晶片；數位訊號處理(DSP)晶片；無線區域網路(WLAN)晶片；記憶體晶片，諸如快閃記憶體晶片、動態隨機存取記憶體(DRAM)晶片或靜態隨機存取記憶體(SRAM)晶片；邏輯晶片；類比晶片；電源器件；調節器；電源管理器件；全球定位系統(GPS)晶片；藍芽晶片；包括圖形處理單元(GPU)電路區塊、無線區域網路(WLAN)電路區塊及由x86架構或由非x86架構設計之中央處理單元(CPU)電路區塊，但不包括任何基頻電路區塊的晶片上系統(SOC)；包括基頻電路區塊、無線區域網路(WLAN)電路區塊及由x86架構或由非x86架構設計之中央處理單元(CPU)電路區塊，但不包括任何圖形處理單元(GPU)電路區塊的晶片上系統(SOC)；包括基頻電路區塊、圖形處理單元(GPU)電路區塊及由x86架構或由非x86架構設計之中央處理單元(CPU)電路區塊，但不包括任何無線區域網路(WLAN)電路區塊的晶片上系統(SOC)；包括基頻電路區塊及無線區域網路(WLAN)電路區塊，但不包括任何圖形處理單元(GPU)電路區塊及任何中央處理單元(CPU)電路區塊的晶片上系統(SOC)；或包括圖形處理單元(GPU)電路區塊及無線區域網路(WLAN)電路區塊，但不包括任何基頻電路區塊及任何中央處理單元(CPU)電路區塊的晶片上系統(SOC)。或者，任一晶片130可為包括由x86架構或由非x86架構設計之中央處理單元(CPU)電路區塊、圖形處理單元(GPU)電路區塊、基頻電路區塊、數位訊號處理(DSP)電路區塊、記憶體電路區塊、藍芽電路區塊、全球定位系統(GPS)電路區塊、無線區域網路(WLAN)電路區塊及/或數據機電路區塊的晶片。
參看圖21，在使晶片130附接至圖案化金屬層3之金屬層33且附接至填充或封裝層85之頂部表面85a之後，藉由使用鑄模製程、旋塗製程、疊層製程或印刷製程在填充或封裝層85之頂部表面85a上、圖案化金屬層3之金屬層33上、晶片130上、圖案化金屬層4之金屬層43上以及金屬柱或金屬凸塊34及44之頂部形成填充或封裝層86。填充或封裝層86可為厚度例如介於20微米與500微米之間且較佳介於30微米與100微米之間的聚合物層，諸如環氧樹脂層、聚醯亞胺層、苯并環丁烷(BCB)層、聚苯并噁唑(PBO)層、聚苯醚(PPO)層、矽氧烷層或SU-8層。
接著，參看圖22，藉由研磨或拋光製程，諸如機械研磨製程、機械拋光製程或化學機械拋光(CMP)製程來研磨或拋光填充或封裝層86。由此暴露金屬柱或金屬凸塊34之頂部表面34a及金屬柱或金屬凸塊44之頂部表面44a且其未經填充或封裝層86覆蓋，且金屬柱或金屬凸塊44之頂部表面44a實質上與金屬柱或金屬凸塊34之頂部表面34a及填充或封裝層86之頂部表面86a共平面。
在研磨或拋光製程後，各金屬柱或金屬凸塊44之厚度或高度例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間；且各金屬柱或金屬凸塊34之厚度或高度例如大於15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間，且大於各金屬柱或金屬凸塊44之厚度或高度。
在研磨或拋光製程後，各金屬柱或金屬凸塊44具有適合之寬度或直徑，例如介於5微米與100微米之間且較佳介於5微米與50微米之間。各金屬柱或金屬凸塊34可具有適合之寬度或直徑，例如大於5微米，諸如介於5微米與300微米之間且較佳介於5微米與50微米之間。
在研磨或拋光製程後，金屬柱或金屬凸塊44可由銅、銀、金、鈀、鉑、銠、釕、錸或鎳之單一層，或由先前所述金屬製成之複合層構成。
舉例而言，各晶片130具有在研磨或拋光製程後由位於金屬層43(較佳為先前所述之銅層43)上且厚度例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間的單銅層構成之金屬柱或金屬凸塊44。
或者，各晶片130具有在研磨或拋光製程後由位於金屬層43(較佳為先前所述之銀層43)上且厚度例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間的單銀層構成之金屬柱或金屬凸塊44。
或者，各晶片130具有在研磨或拋光製程後由位於金屬層43(較佳為先前所述之金層43)上且厚度例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間的單金層構成之金屬柱或金屬凸塊44。
或者，各晶片130具有在研磨或拋光製程後由位於金屬層43(較佳為先前所述之銅或鎳層43)上且厚度例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間的單鎳層構成之金屬柱或金屬凸塊44。
或者，各晶片130具有在研磨或拋光製程後由以下構成之金屬柱或金屬凸塊44：位於金屬層43(較佳為先前所述之銅層43)上且厚度例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間的電鍍銅層；位於該電鍍銅層上且厚度例如大於1微米，諸如介於1微米與5微米之間的電鍍或無電極電鍍鎳層；及位於該電鍍或無電極電鍍鎳層上且厚度例如介於0.005微米與1微米之間且較佳介於0.05微米與0.1微米之間的電鍍或無電極電鍍金層。
或者，各晶片130具有在研磨或拋光製程後由以下構成之金屬柱或金屬凸塊44：位於金屬層43(較佳為先前所述之銅層43)上且厚度例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間的電鍍銅層；位於該電鍍銅層上且厚度例如大於1微米，諸如介於1微米與5微米之間的電鍍或無電極電鍍鎳層；及位於該電鍍或無電極電鍍鎳層上且厚度例如介於0.005微米與1微米之間且較佳介於0.05微米與0.1微米之間的電鍍或無電極電鍍鈀層。
在研磨或拋光製程後，金屬柱或金屬凸塊34可由銅、銀、金、鈀、鉑、銠、釕、錸或鎳之單一層，或由先前所述金屬製成之複合層構成。
舉例而言，在研磨或拋光製程後，金屬柱或金屬凸塊34可由位於金屬層33(較佳為先前所述之銅層33)上且厚度例如大於15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間的單銅層構成。
或者，在研磨或拋光製程後，金屬柱或金屬凸塊34可由位於金屬層33(較佳為先前所述之銀層33)上且厚度例如大於15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間的單銀層構成。
或者，在研磨或拋光製程後，金屬柱或金屬凸塊34可由位於金屬層33(較佳為先前所述之金層33)上且厚度例如大於15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間的單金層構成。
或者，在研磨或拋光製程後，金屬柱或金屬凸塊34可由位於金屬層33(較佳為先前所述之鎳或銅層33)上且厚度例如大於15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間的單鎳層構成。
或者，在研磨或拋光製程後，金屬柱或金屬凸塊34可由以下構成：位於金屬層33(較佳為先前所述之銅層33)上且厚度例如大於10微米，諸如介於15微米與500微米之間且較佳介於20微米與100微米之間的電鍍銅層；位於該電鍍銅層上且厚度例如大於1微米，諸如介於1微米與15微米之間且較佳介於2微米與10微米之間的電鍍或無電極電鍍鎳層；及位於該電鍍或無電極電鍍鎳層上且厚度例如介於0.005微米與1微米之間且較佳介於0.05微米與0.1微米之間的電鍍或無電極電鍍金層。
或者，在研磨或拋光製程後，金屬柱或金屬凸塊34可由以下構成：位於金屬層33(較佳為先前所述之銅層33)上且厚度例如大於10微米，諸如介於15微米與500微米之間且較佳介於20微米與100微米之間的電鍍銅層；位於該電鍍銅層上且厚度例如大於1微米，諸如介於1微米與15微米之間且較佳介於2微米與10微米之間的電鍍或無電極電鍍鎳層；及位於該電鍍或無電極電鍍鎳層上且厚度例如介於0.005微米與1微米之間且較佳介於0.05微米與0.1微米之間的電鍍或無電極電鍍鈀層。
接著，參看圖23，可藉由使用物理氣相沈積(PVD)製程(諸如濺鍍製程或蒸發製程)或化學氣相沈積(CVD)製程在填充或封裝層86之頂部表面86a上、金屬柱或金屬凸塊44之頂部表面44a上及金屬柱或金屬凸塊34之頂部表面34a上形成厚度例如小於1微米，諸如介於1奈米與0.5微米之間的黏著層51。隨後，可藉由使用物理氣相沈積(PVD)製程(諸如濺鍍製程或蒸發製程)、化學氣相沈積(CVD)製程或無電極電鍍製程在黏著層51上形成厚度例如小於1微米，諸如介於10奈米與0.8微米之間的種子層52。接著，可藉由使用旋塗式塗覆製程或疊層製程在種子層52上形成厚度例如大於1微米之光阻層94，諸如正型光阻層或負型光阻層(較佳)。隨後，利用微影、曝光及顯影製程使光阻層94圖案化以在光阻層94中形成多個開口94a，從而暴露種子層52。
黏著層51之材料可包括鈦、鈦鎢合金、氮化鈦、鉻、鉭、氮化鉭、鎳或鎳釩。種子層52之材料可包括銅、鈦銅合金、銀、金、鎳、鋁、鉑或鈀。
舉例而言，當藉由在填充或封裝層86之頂部表面86a上、金屬柱或金屬凸塊44之頂部表面44a上及金屬柱或金屬凸塊34之頂部表面34a上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鈦層(諸如鈦鎢合金、鈦或氮化鈦之單一層)而形成黏著層51時，可藉由在該含鈦層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層、金層、鎳層、鋁層、鉑層或鈀層來形成種子層52。
或者，當藉由在填充或封裝層86之頂部表面86a上、金屬柱或金屬凸塊44之頂部表面44a上及金屬柱或金屬凸塊34之頂部表面34a上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鉭層(諸如鉭或氮化鉭之單一層)而形成黏著層51時，可藉由在該含鉭層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層、金層、鎳層、鋁層、鉑層或鈀層來形成種子層52。
或者，當藉由在填充或封裝層86之頂部表面86a上、金屬柱或金屬凸塊44之頂部表面44a上及金屬柱或金屬凸塊34之頂部表面34a上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鉻層(諸如單鉻層)而形成黏著層51時，可藉由在該含鉻層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層、金層、鎳層、鋁層、鉑層或鈀層來形成種子層52。
或者，當藉由在填充或封裝層86之頂部表面86a上、金屬柱或金屬凸塊44之頂部表面44a上及金屬柱或金屬凸塊34之頂部表面34a上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鎳層(諸如鎳或鎳釩之單一層)而形成黏著層51時，可藉由在該含鎳層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層、金層、鎳層、鋁層、鉑層或鈀層來形成種子層52。
接著，參看圖24，可藉由使用電鍍或無電極電鍍製程在經開口94a暴露之種子層52上及在開口94a中形成厚度例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的金屬層53(導電層)。金屬層53可為銅、銀、金、鈀、鉑、銠、釕、錸或鎳之單一層，或由先前所述金屬製成之複合層。
舉例而言，金屬層53可為如下形成之單金屬層：在開口94a中及在經開口94a暴露之種子層52(較佳為先前所述之銅或鈦銅合金種子層52)上電鍍銅層，厚度達到例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間。
或者，金屬層53可為如下形成之單金屬層：在開口94a中及在經開口94a暴露之種子層52(較佳為先前所述之金種子層52)上電鍍金層，厚度達到例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間。
或者，金屬層53可由如下形成之雙金屬層構成：在開口94a中及在經開口94a暴露之種子層52(較佳為先前所述之銅、鎳或鈦銅合金種子層52)上電鍍鎳層，厚度達到例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間；且接著在開口94a中及在開口94a中之電鍍鎳層上電鍍或無電極電鍍金層或鈀層，厚度達到例如介於0.005微米與10微米之間且較佳介於0.05微米與1微米之間。
或者，金屬層53可由如下形成之三金屬層構成：在開口94a中及在經開口94a暴露之種子層52(較佳為先前所述之銅或鈦銅合金種子層52)上電鍍銅層，厚度達到例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間；隨後在開口94a中及在開口94a中之電鍍銅層上電鍍或無電極電鍍鎳層，厚度達到例如介於1微米與15微米之間或介於0.3微米與1微米之間；且接著在開口94a中及在開口94a中之電鍍或無電極電鍍鎳層上電鍍或無電極電鍍金層或鈀層，厚度達到例如介於0.005微米與1微米之間且較佳介於0.05微米與0.1微米之間。
參看圖25，在形成圖24中所說明之金屬層53後，可藉由旋塗式塗覆製程或疊層製程在光阻層94上及金屬層53上形成厚度例如大於1微米之光阻層95，諸如正型光阻層或負型光阻層(較佳)。隨後，利用微影、曝光及顯影製程使光阻層95圖案化以在光阻層95中形成多個圓筒形開口95a，從而暴露金屬層53之多個接點。
接著，參看圖26，使用電鍍或無電極電鍍製程在圓筒形開口95a中及在金屬層53之經圓筒形開口95a暴露之接點上形成厚度或高度例如大於15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間的多個金屬柱或金屬凸塊54(晶片間金屬柱或金屬凸塊)。金屬柱或金屬凸塊54可由銅、銀、金、鈀、鉑、銠、釕、錸或鎳之單一層，或由先前所述金屬製成之複合層構成。
舉例而言，金屬柱或金屬凸塊54可由如下形成之單金屬層構成：在圓筒形開口95a中及在金屬層53(較佳為先前所述之銅層53)之經圓筒形開口95a暴露之接點上電鍍銅層，厚度達到例如大於15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間。
或者，金屬柱或金屬凸塊54可由如下形成之單金屬層構成：在圓筒形開口95a中及在金屬層53(較佳為先前所述之金層53)之經圓筒形開口95a暴露之接點上電鍍金層，厚度達到例如大於15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間。
或者，金屬柱或金屬凸塊54可由如下形成之單金屬層構成：在圓筒形開口95a中及在金屬層53(較佳為先前所述之鎳或銅層53)之經圓筒形開口95a暴露之接點上電鍍鎳層，厚度達到例如大於15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間。
或者，金屬柱或金屬凸塊54可由如下形成之三金屬層構成：在圓筒形開口95a中及在金屬層53(較佳為先前所述之銅層53)之經圓筒形開口95a暴露之接點上電鍍銅層，厚度達到例如大於10微米，諸如介於15微米與500微米之間且較佳介於20微米與100微米之間；隨後在圓筒形開口95a中及在圓筒形開口95a中之電鍍銅層上電鍍或無電極電鍍鎳層，厚度達到例如介於1微米與15微米之間或介於0.3微米與1微米之間；且接著在圓筒形開口95a中及在圓筒形開口95a中之電鍍或無電極電鍍鎳層上電鍍或無電極電鍍金層或鈀層，厚度達到例如介於0.005微米與1微米之間且較佳介於0.05微米與0.1微米之間。
參看圖27，在形成金屬柱或金屬凸塊54後，使用含有胺或NaCO3之化學溶液移除光阻層94及95。因此，可在移除光阻層94及95後於金屬層53上形成金屬柱或金屬凸塊54。
或者，可按以下步驟進行在金屬層53上形成金屬柱或金屬凸塊54之另一製程。首先，在形成圖24中所說明之金屬層53後，使用含有胺或NaCO3之化學溶液移除光阻層94。接著，可藉由旋塗式塗覆製程或疊層製程在金屬層53上及種子層52上形成圖25中所說明之光阻層95。隨後，利用微影、曝光及顯影製程使光阻層95圖案化以在光阻層95中形成圓筒形開口95a，從而暴露金屬層53之接點。接著，使用電鍍或無電極電鍍製程在圓筒形開口95a中及在金屬層53之經圓筒形開口95a暴露之接點上形成金屬柱或金屬凸塊54，即為圖26中所說明之步驟。隨後，使用含有胺或NaCO3之化學溶液移除光阻層95。因此，可在移除光阻層95後於金屬層53上形成金屬柱或金屬凸塊54。
或者，必要時，可再一次重複圖25及圖26中所說明之製程步驟以製成更高之金屬柱或金屬凸塊，亦即，使用旋塗式塗覆製程或疊層製程在光阻層95上形成另一光阻層，隨後在該另一光阻層中形成多個圓筒形開口且暴露金屬柱或金屬凸塊54，隨後使用電鍍或無電極電鍍製程在經另一光阻層中之圓筒形開口暴露之金屬柱或金屬凸塊54上及在另一光阻層中之圓筒形開口中形成額外金屬柱或金屬凸塊，且接著使用含有胺或NaCO3之化學溶液移除另一光阻層以及光阻層94及95。該等額外金屬凸塊可由銅、銀、金、鈀、鉑、銠、釕、錸或鎳之單一層，或由先前所述金屬製成之複合層構成。
參看圖28，在移除光阻層94及95後，藉由使用濕式化學蝕刻製程或反應性離子蝕刻(RIE)製程移除不在金屬層53下方之種子層52，且接著藉由使用濕式化學蝕刻製程或反應性離子蝕刻(RIE)製程移除不在金屬層53下方之黏著層51。
因此，黏著層51、種子層52及金屬層53構成形成於填充或封裝層86之頂部表面86a上、金屬柱或金屬凸塊44之頂部表面44a上及金屬柱或金屬凸塊34之頂部表面34a上的圖案化金屬層5。金屬柱或金屬凸塊54形成於圖案化金屬層5之金屬層53上，且鄰近或相鄰對之金屬柱或金屬凸塊54之間的間距可例如大於100微米，諸如介於100微米與250微米之間，或小於100微米，諸如介於5微米與50微米之間或介於50微米與100微米之間。各金屬柱或金屬凸塊54可具有適合之寬度或直徑，例如大於5微米，諸如介於5微米與300微米之間且較佳介於5微米與50微米之間。圖案化金屬層5可包括將一或多個金屬柱或金屬凸塊54連接至一或多個金屬柱或金屬凸塊34、連接至一或多個金屬柱或金屬凸塊44或連接至多個金屬柱或金屬凸塊34及多個金屬柱或金屬凸塊44的金屬互連結構或金屬線路，諸如訊號線路、時脈匯流排、時脈線路、電源平面、電源匯流排、電源線路、接地平面、接地匯流排或接地線路。覆蓋圖22中所示之經研磨或拋光表面(包括頂部表面34a、44a及86a)之圖案化金屬層5之面積對經研磨或拋光表面之面積的覆蓋率在50%至95%之範圍內，且較佳在60%至90%之範圍內。各晶片130可具有一個依序經由圖案化金屬層4、一個金屬柱或金屬凸塊44、圖案化金屬層5、一或多個金屬柱或金屬凸塊34、圖案化金屬層3、多個金屬柱或金屬凸塊24、及圖案化金屬層2連接至一或多個晶片120中之多個金屬線路或金屬接墊26的金屬線路或金屬接墊46。
接著，參看圖29及圖30，可藉由使用施配製程、疊層製程或網版印刷製程在圖案化金屬層5之金屬層53上及在填充或封裝層86之頂部表面86a上形成膠(或黏接劑)材料82，且接著可經由膠材料82使多個晶片140附接至圖案化金屬層5之金屬層53且附接至填充或封裝層86之頂部表面86a。
或者，附接晶片140之另一技術為首先使膠材料82形成於晶片140之底部表面上，且接著使用例如熱壓製程經由膠材料82使晶片140附接至圖案化金屬層5之金屬層53且附接至填充或封裝層86之頂部表面86a。
或者，繼圖28中所說明之步驟之後，可在圖案化金屬層5之金屬層53上及在填充或封裝層86之頂部表面86a上形成聚合物層，且接著可經由膠材料82使晶片140附接至該聚合物層。聚合物層可為具有例如介於2微米與30微米之間之適合厚度的聚醯亞胺層或苯并環丁烯層。可在聚合物層上形成膠材料82，且可在膠材料82上形成晶片140。
適合膠材料82之實例包括(但不限於)環氧樹脂、聚醯亞胺、苯并環丁烷(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、矽氧烷或SU-8，且介於圖案化金屬層5之金屬層53與任一晶片140之間可具有大於3微米，諸如介於3微米與100微米之間且較佳介於5微米與50微米之間或介於10微米與30微米之間的適合厚度。
各晶片140包括半導體基板60；多個位於半導體基板60中及/或半導體基板60上方之電晶體，諸如NMOS電晶體、PMOS電晶體或雙極電晶體；多個位於半導體基板60上方之細線路金屬層；多個位於半導體基板60上方且介於細線路金屬層之間的介電層；多個位於介電層中之銅或鎢介層插塞；位於半導體基板60上方、電晶體上方、介電層上方及細線路金屬層上方之保護層65；位於保護層65上之圖案化金屬層6；及多個位於圖案化金屬層6上之金屬柱或金屬凸塊64(晶片上金屬柱或金屬凸塊)。在各晶片140中，覆蓋保護層65之頂部表面的圖案化金屬層6之面積對頂部表面之面積的覆蓋率在50%至95%之範圍內，且較佳可在例如60%至90%之範圍內。電晶體可提供有反或閘、反及閘、及閘、或閘、快閃記憶體單元、靜態隨機存取記憶體(SRAM)單元、動態隨機存取記憶體(DRAM)單元、非揮發性記憶體單元、可抹除可程式化唯讀記憶體(EPROM)單元、唯獨記憶體(ROM)單元、磁性隨機存取記憶體(MRAM)單元、感測放大器、運算放大器、加法器、多工器、雙工器、倍增器、類比電路、類比/數位(A/D)轉換器、數位/類比(D/A)轉換器、反相器、互補金屬氧化物半導體(CMOS)感測器及/或電荷耦合器件(CCD)或其類似者。介電層可由氧化矽、氮化矽、氮氧化矽、碳氮化矽或碳氧化矽之單一層，或由先前所述材料製成之複合層構成。細線路金屬層可包括鋁、鋁-銅合金或電鍍銅或其他適合之金屬材料。
在各晶片140中，多個由最頂部細線路金屬層提供之金屬線路或金屬接墊66形成於半導體基板60上方、一個介電層上及保護層65下方。保護層65中之多個開口65a位於金屬線路或金屬接墊66之多個接點上方且暴露該等接點，且金屬線路或金屬接墊66之接點位於開口65a之底部。各開口65a具有適合之寬度或直徑，例如介於0.5微米與100微米之間且較佳介於1微米與20微米之間。各晶片140之圖案化金屬層6可形成於金屬線路或金屬接墊66之經開口65a暴露之接點上及保護層65上，且可經由開口65a連接至金屬線路或金屬接墊66之經開口65a暴露之接點。金屬線路或金屬接墊66可包括鋁、鋁-銅合金或電鍍銅。
各晶片140可具有多個介於半導體基板60與保護層65之間由細線路金屬層及介層插塞提供之電路互連結構。電路互連結構可具有適合之厚度，例如介於10奈米與2微米之間，且可包括例如鋁、鋁-銅合金、電鍍銅或鎢。
或者，各晶片140可進一步包括多個介於半導體基板60與保護層65之間的奈米碳管(carbon nanotube)互連結構以及一位於保護層65上的有機聚合物層，該有機聚合物層具有適合之厚度，例如大於3微米，諸如介於3微米與20微米之間且較佳介於5微米與12微米之間。有機聚合物層中之多個開口位於金屬線路或金屬接墊66之經保護層65中開口65a暴露之接點上方且暴露該等接點。有機聚合物層可由適合材料製成，其實例包括(但不限於)聚醯亞胺、苯并環丁烷(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、矽氧烷、SU-8或環氧樹脂。在此狀況下，各晶片140具有形成於金屬線路或金屬接墊66之接點上、有機聚合物層上及保護層65上方，且經由有機聚合物層中之開口並經由保護層65中之開口65a連接至金屬線路或金屬接墊66之接點的圖案化金屬層6。各晶片140可具有經由奈米碳管互連結構連接至電晶體之電路互連結構。
半導體基板60可為矽基板或砷化鎵(GaAs)基板，且其厚度可例如大於1微米，諸如介於1微米與30微米之間，介於2微米與10微米之間，介於5微米與50微米之間，介於10微米與100微米之間或介於10微米與500微米之間。
可藉由適合製程(例如化學氣相沈積(CVD)方法)形成保護層65。保護層65之厚度可例如大於0.2微米，諸如介於0.3微米與1.5微米之間。保護層65可由氧化矽(諸如SiO2)、氮化矽(諸如Si3N4)、氮氧化矽、碳氧化矽、磷矽酸鹽玻璃(PSG)、碳氮化矽，或先前所述材料之複合物製成。保護層65可包括一或多個無機層或由一或多個無機層構成。舉例而言，保護層65可由厚度例如介於0.2微米與1.2微米之間的氧化物層(諸如氧化矽或碳氧化矽)及位於該氧化物層上且厚度例如介於0.2微米與1.2微米之間的氮化物層(諸如氮化矽、氮氧化矽或碳氮化矽)構成。或者，保護層65可為厚度例如介於0.3微米與1.5微米之間的氮化矽、氮氧化矽或碳氮化矽之單一層。對於例示性實施例，一個晶片140中之保護層65可包括該一個晶片140之最頂部無機層。舉例而言，該一個晶片140之最頂部無機層可為具有例如大於0.2微米，諸如介於0.2微米與1.5微米之間之適合厚度的含氮化合物(諸如氮化矽、氮氧化矽、碳氮化矽或碳氮氧化矽)層，或具有例如大於0.2微米，諸如介於0.2微米與1.5微米之間之適合厚度的含氧化合物(諸如氧化矽、氮氧化矽、碳氧化矽或碳氮氧化矽)層。
各晶片140具有多個由圖案化金屬層6提供且形成於金屬線路或金屬接墊66之接點上及保護層65上之金屬互連結構或金屬線路。又，各晶片140具有形成於金屬互連結構或金屬線路上且經由金屬互連結構或金屬線路並經由保護層65中之開口65a連接至金屬線路或金屬接墊66之接點的金屬柱或金屬凸塊64。金屬互連結構或金屬線路可為訊號線路、電源平面、電源匯流排、電源線路、接地平面、接地匯流排或接地線路。舉例而言，在各晶片140中，金屬線路或金屬接墊66之一個接點可經由一個金屬互連結構或金屬線路連接至金屬線路或金屬接墊66之另一個接點，且一個金屬互連結構或金屬線路上之一或多個金屬柱或金屬凸塊64可經由一個金屬互連結構或金屬線路連接至兩個金屬線路或金屬接墊66之兩個接點。又，在兩個金屬線路或金屬接墊66之間存在間隙以提供兩個經由一個由圖案化金屬層6提供之金屬互連結構或金屬線路連接至彼此的接點。
各晶片140具有由位於金屬線路或金屬接墊66之接點上及保護層65或有機聚合物層上之黏著層61、位於黏著層61上之種子層62及位於種子層62上之金屬層63構成的圖案化金屬層6，且具有形成於圖案化金屬層6之金屬層63上且經由圖案化金屬層6並經由保護層65中之開口65a連接至金屬線路或金屬接墊66之接點的金屬柱或金屬凸塊64。
黏著層61之厚度可例如小於1微米，諸如介於1奈米與0.5微米之間且較佳介於1奈米與0.1微米之間。種子層62之厚度可例如小於1微米，諸如介於10奈米與0.8微米之間且較佳介於20奈米與0.5微米之間。黏著層61之材料可包括鈦、鈦鎢合金、氮化鈦、鉻、鉭、氮化鉭、鎳或鎳釩。種子層62之材料可包括銅、鈦銅合金、銀、金、鎳、鋁、鉑或鈀。
舉例而言，當黏著層61為位於金屬線路或金屬接墊66之接點上及保護層65或有機聚合物層上且厚度例如小於1微米，諸如介於1奈米與0.5微米之間且較佳介於1奈米與0.1微米之間的含鈦層(諸如鈦鎢合金、鈦或氮化鈦之單一層)時，種子層62可為位於該含鈦層上且厚度例如小於1微米，諸如介於10奈米與0.8微米之間且較佳介於20奈米與0.5微米之間的銅層、銀層、鈦銅合金層、金層、鎳層、鋁層、鉑層或鈀層。
或者，當黏著層61為位於金屬線路或金屬接墊66之接點上及保護層65或有機聚合物層上且厚度例如小於1微米，諸如介於1奈米與0.5微米之間且較佳介於1奈米與0.1微米之間的含鉭層(諸如鉭或氮化鉭之單一層)時，種子層62可為位於該含鉭層上且厚度例如小於1微米，諸如介於10奈米與0.8微米之間且較佳介於20奈米與0.5微米之間的銅層、銀層、鈦銅合金層、金層、鎳層、鋁層、鉑層或鈀層。
或者，當黏著層61為位於金屬線路或金屬接墊66之接點上及保護層65或有機聚合物層上且厚度例如小於1微米，諸如介於1奈米與0.5微米之間且較佳介於1奈米與0.1微米之間的含鉻層(諸如單鉻層)時，種子層62可為位於該含鉻層上且厚度例如小於1微米，諸如介於10奈米與0.8微米之間且較佳介於20奈米與0.5微米之間的銅層、銀層、鈦銅合金層、金層、鎳層、鋁層、鉑層或鈀層。
或者，當黏著層61為位於金屬線路或金屬接墊66之接點上及保護層65或有機聚合物層上且厚度例如小於1微米，諸如介於1奈米與0.5微米之間且較佳介於1奈米與0.1微米之間的含鎳層(諸如鎳或鎳釩之單一層)時，種子層62可為位於該含鎳層上且厚度例如小於1微米，諸如介於10奈米與0.8微米之間且較佳介於20奈米與0.5微米之間的銅層、銀層、鈦銅合金層、金層、鎳層、鋁層、鉑層或鈀層。
金屬層63之厚度可例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間。金屬層63之側壁未經黏著層61及種子層62覆蓋。金屬層63可為銅、銀、金、鈀、鉑、銠、釕、錸或鎳之單一層，或由先前所述金屬製成之複合層。
舉例而言，金屬層63可為位於種子層62(較佳為先前所述之銅或鈦銅合金種子層62)上且厚度例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的單銅層。
或者，金屬層63可為位於種子層62(較佳為先前所述之銀種子層62)上且厚度例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的單銀層。
或者，金屬層63可為位於種子層62(較佳為先前所述之金種子層62)上且厚度例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的單金層。
或者，金屬層63可為位於種子層62(較佳為先前所述之銅、鎳或鈦銅合金種子層62)上且厚度例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的單鎳層。
或者，金屬層63可由以下構成：位於種子層62(較佳為先前所述之銅或鈦銅合金種子層62)上且厚度例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的電鍍銅層；位於該電鍍銅層上且厚度例如大於1微米，諸如介於1微米與15微米之間且較佳介於2微米與5微米之間的鎳層；及位於該鎳層上且厚度例如介於0.005微米與1微米之間且較佳介於0.05微米與0.1微米之間的金或鈀層。
各金屬柱或金屬凸塊64之厚度或高度例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間，且小於各金屬柱或金屬凸塊54之厚度或高度；且其具有適合之寬度或直徑，例如介於5微米與100微米之間且較佳介於5微米與50微米之間。金屬柱或金屬凸塊64可由銅、銀、金、鈀、鉑、銠、釕、錸或鎳之單一層，或由先前所述金屬製成之複合層構成。
各晶片140可包括用於晶片探測測試(CP測試)、用於內建式自我測試或用於外部訊號連接之輸入/輸出(I/O)電路，且一個I/O電路之總負載(總電容)可介於15 pF與50 pF之間。各I/O電路可包括驅動器、接收器及/或靜電放電(ESD)電路。各晶片140可具有用於降低系統級封裝或多晶片模組之測試時間的內建式自我測試(BIST)電路。
無論何處提供晶片140，任一晶片140可為由x86架構設計之中央處理單元(CPU)晶片；由非x86架構(諸如ARM、Strong ARM或MIP)設計之中央處理單元(CPU)晶片；基頻晶片；圖形處理單元(GPU)晶片；數位訊號處理(DSP)晶片；無線區域網路(WLAN)晶片；記憶體晶片，諸如快閃記憶體晶片、動態隨機存取記憶體(DRAM)晶片或靜態隨機存取記憶體(SRAM)晶片；邏輯晶片；類比晶片；電源器件；調節器；電源管理器件；全球定位系統(GPS)晶片；藍芽晶片；包括圖形處理單元(GPU)電路區塊、無線區域網路(WLAN)電路區塊及由x86架構或由非x86架構設計之中央處理單元(CPU)電路區塊，但不包括任何基頻電路區塊的晶片上系統(SOC)；包括基頻電路區塊、無線區域網路(WLAN)電路區塊及由x86架構或由非x86架構設計之中央處理單元(CPU)電路區塊，但不包括任何圖形處理單元(GPU)電路區塊的晶片上系統(SOC)；包括基頻電路區塊、圖形處理單元(GPU)電路區塊及由x86架構或由非x86架構設計之中央處理單元(CPU)電路區塊，但不包括任何無線區域網路(WLAN)電路區塊的晶片上系統(SOC)；包括基頻電路區塊及無線區域網路(WLAN)電路區塊，但不包括任何圖形處理單元(GPU)電路區塊及任何中央處理單元(CPU)電路區塊的晶片上系統(SOC)；或包括圖形處理單元(GPU)電路區塊及無線區域網路(WLAN)電路區塊，但不包括任何基頻電路區塊及任何中央處理單元(CPU)電路區塊的晶片上系統(SOC)。或者，任一晶片140可為包括由x86架構或由非x86架構設計之中央處理單元(CPU)電路區塊、圖形處理單元(GPU)電路區塊、基頻電路區塊、數位訊號處理(DSP)電路區塊、記憶體電路區塊、藍芽電路區塊、全球定位系統(GPS)電路區塊、無線區域網路(WLAN)電路區塊及/或數據機電路區塊的晶片。
參看圖31，在使晶片140附接至圖案化金屬層5之金屬層53且附接至填充或封裝層86之頂部表面86a之後，藉由使用鑄模製程、旋塗製程、疊層製程或印刷製程在填充或封裝層86之頂部表面86a上、圖案化金屬層5之金屬層53上、晶片140上、圖案化金屬層6之金屬層63上以及金屬柱或金屬凸塊54及64之頂部形成填充或封裝層87。填充或封裝層87可為厚度例如介於20微米與500微米之間且較佳介於30微米與100微米之間的聚合物層，諸如環氧樹脂層、聚醯亞胺層、苯并環丁烷(BCB)層、聚苯并噁唑(PBO)層、聚苯醚(PPO)層、矽氧烷層或SU-8層。
接著，參看圖32，藉由研磨或拋光製程，諸如機械研磨製程、機械拋光製程或化學機械拋光(CMP)製程來研磨或拋光填充或封裝層87。由此暴露金屬柱或金屬凸塊54之頂部表面54a及金屬柱或金屬凸塊64之頂部表面64a且其未經填充或封裝層87覆蓋，且金屬柱或金屬凸塊64之頂部表面64a實質上與金屬柱或金屬凸塊54之頂部表面54a及填充或封裝層87之頂部表面87a共平面。
在研磨或拋光製程後，各金屬柱或金屬凸塊64之厚度或高度例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間；且各金屬柱或金屬凸塊54之厚度或高度例如大於15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間，且大於各金屬柱或金屬凸塊64之厚度或高度。
在研磨或拋光製程後，各金屬柱或金屬凸塊64具有適合之寬度或直徑，例如介於5微米與100微米之間且較佳介於5微米與50微米之間。各金屬柱或金屬凸塊54具有適合之寬度或直徑，例如大於5微米，諸如介於5微米與300微米之間且較佳介於5微米與50微米之間。
在研磨或拋光製程後，金屬柱或金屬凸塊64可由銅、銀、金、鈀、鉑、銠、釕、錸或鎳之單一層，或由先前所述金屬製成之複合層構成。
舉例而言，各晶片140具有在研磨或拋光製程後由位於金屬層63(較佳為先前所述之銅層63)上且厚度例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間的單銅層構成之金屬柱或金屬凸塊64。
或者，各晶片140具有在研磨或拋光製程後由位於金屬層63(較佳為先前所述之銀層63)上且厚度例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間的單銀層構成之金屬柱或金屬凸塊64。
或者，各晶片140具有在研磨或拋光製程後由位於金屬層63(較佳為先前所述之金層63)上且厚度例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間的單金層構成之金屬柱或金屬凸塊64。
或者，各晶片140具有在研磨或拋光製程後由位於金屬層63(較佳為先前所述之銅或鎳層63)上且厚度例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間的單鎳層構成之金屬柱或金屬凸塊64。
或者，各晶片140具有在研磨或拋光製程後由以下構成之金屬柱或金屬凸塊64：位於金屬層63(較佳為先前所述之銅層63)上且厚度例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間的電鍍銅層；位於該電鍍銅層上且厚度例如大於1微米，諸如介於1微米與5微米之間的電鍍或無電極電鍍鎳層；及位於該電鍍或無電極電鍍鎳層上且厚度例如介於0.005微米與1微米之間且較佳介於0.05微米與0.1微米之間的電鍍或無電極電鍍金層。
或者，各晶片140具有在研磨或拋光製程後由以下構成之金屬柱或金屬凸塊64：位於金屬層63(較佳為先前所述之銅層63)上且厚度例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間的電鍍銅層；位於該電鍍銅層上且厚度例如大於1微米，諸如介於1微米與5微米之間的電鍍或無電極電鍍鎳層；及位於該電鍍或無電極電鍍鎳層上且厚度例如介於0.005微米與1微米之間且較佳介於0.05微米與0.1微米之間的電鍍或無電極電鍍鈀層。
在研磨或拋光製程後，金屬柱或金屬凸塊54可由銅、銀、金、鈀、鉑、銠、釕、錸或鎳之單一層，或由先前所述金屬製成之複合層構成。
舉例而言，在研磨或拋光製程後，金屬柱或金屬凸塊54可由位於金屬層53(較佳為先前所述之銅層53)上且厚度例如大於15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間的單銅層構成。
或者，在研磨或拋光製程後，金屬柱或金屬凸塊54可由位於金屬層53(較佳為先前所述之銀層53)上且厚度例如大於15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間的單銀層構成。
或者，在研磨或拋光製程後，金屬柱或金屬凸塊54可由位於金屬層53(較佳為先前所述之金層53)上且厚度例如大於15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間的單金層構成。
或者，在研磨或拋光製程後，金屬柱或金屬凸塊54可由位於金屬層53(較佳為先前所述之鎳或銅層53)上且厚度例如大於15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間的單鎳層構成。
或者，在研磨或拋光製程後，金屬柱或金屬凸塊54可由以下構成：位於金屬層53(較佳為先前所述之銅層53)上且厚度例如大於10微米，諸如介於15微米與500微米之間且較佳介於20微米與100微米之間的電鍍銅層；位於該電鍍銅層上且厚度例如大於1微米，諸如介於1微米與15微米之間且較佳介於2微米與10微米之間的電鍍或無電極電鍍鎳層；及位於該電鍍或無電極電鍍鎳層上且厚度例如介於0.005微米與1微米之間且較佳介於0.05微米與0.1微米之間的電鍍或無電極電鍍金層。
或者，在研磨或拋光製程後，金屬柱或金屬凸塊54可由以下構成：位於金屬層53(較佳為先前所述之銅層53)上且厚度例如大於10微米，諸如介於15微米與500微米之間且較佳介於20微米與100微米之間的電鍍銅層；位於該電鍍銅層上且厚度例如大於1微米，諸如介於1微米與15微米之間且較佳介於2微米與10微米之間的電鍍或無電極電鍍鎳層；及位於該電鍍或無電極電鍍鎳層上且厚度例如介於0.005微米與1微米之間且較佳介於0.05微米與0.1微米之間的電鍍或無電極電鍍鈀層。
接著，參看圖33，可藉由使用物理氣相沈積(PVD)製程(諸如濺鍍製程或蒸發製程)或化學氣相沈積(CVD)製程在填充或封裝層87之頂部表面87a上、金屬柱或金屬凸塊54之頂部表面54a上及金屬柱或金屬凸塊64之頂部表面64a上形成厚度例如小於1微米，諸如介於1奈米與0.5微米之間的黏著層71。隨後，可藉由使用物理氣相沈積(PVD)製程(諸如濺鍍製程或蒸發製程)、化學氣相沈積(CVD)製程或無電極電鍍製程在黏著層71上形成厚度例如小於1微米，諸如介於10奈米與0.8微米之間的種子層72。接著，可藉由使用旋塗式塗覆製程或疊層製程在種子層72上形成厚度例如大於1微米之光阻層96，諸如正型光阻層或負型光阻層(較佳)。隨後，利用微影、曝光及顯影製程使光阻層96圖案化以在光阻層96中形成多個開口96a，從而暴露種子層72。
黏著層71之材料可包括鈦、鈦鎢合金、氮化鈦、鉻、鉭、氮化鉭、鎳或鎳釩。種子層72之材料可包括銅、鈦銅合金、銀、金、鎳、鋁、鉑或鈀。
舉例而言，當藉由在填充或封裝層87之頂部表面87a上、金屬柱或金屬凸塊54之頂部表面54a上及金屬柱或金屬凸塊64之頂部表面64a上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鈦層(諸如鈦鎢合金、鈦或氮化鈦之單一層)而形成黏著層71時，可藉由在該含鈦層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層、金層、鎳層、鋁層、鉑層或鈀層來形成種子層72。
或者，當藉由在填充或封裝層87之頂部表面87a上、金屬柱或金屬凸塊54之頂部表面54a上及金屬柱或金屬凸塊64之頂部表面64a上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鉭層(諸如鉭或氮化鉭之單一層)而形成黏著層71時，可藉由在該含鉭層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層、金層、鎳層、鋁層、鉑層或鈀層來形成種子層72。
或者，當藉由在填充或封裝層87之頂部表面87a上、金屬柱或金屬凸塊54之頂部表面54a上及金屬柱或金屬凸塊64之頂部表面64a上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鉻層(諸如單鉻層)而形成黏著層71時，可藉由在該含鉻層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層、金層、鎳層、鋁層、鉑層或鈀層來形成種子層72。
或者，當藉由在填充或封裝層87之頂部表面87a上、金屬柱或金屬凸塊54之頂部表面54a上及金屬柱或金屬凸塊64之頂部表面64a上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鎳層(諸如鎳或鎳釩之單一層)而形成黏著層71時，可藉由在該含鎳層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層、金層、鎳層、鋁層、鉑層或鈀層來形成種子層72。
接著，參看圖34，可藉由使用電鍍或無電極電鍍製程在經開口96a暴露之種子層72上及在開口96a中形成厚度例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的金屬層73(導電層)。金屬層73可為銅、銀、金、鈀、鉑、銠、釕、錸或鎳之單一層，或由先前所述金屬製成之複合層。
舉例而言，金屬層73可為如下形成之單金屬層：在開口96a中及在經開口96a暴露之種子層72(較佳為先前所述之銅或鈦銅合金種子層72)上電鍍銅層，厚度達到例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間。
或者，金屬層73可為如下形成之單金屬層：在開口96a中及在經開口96a暴露之種子層72(較佳為先前所述之金種子層72)上電鍍金層，厚度達到例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間。
或者，金屬層73可由如下形成之雙金屬層構成：在開口96a中及在經開口96a暴露之種子層72(較佳為先前所述之銅、鎳或鈦銅合金種子層72)上電鍍鎳層，厚度達到例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間；且接著在開口96a中及在開口96a中之電鍍鎳層上電鍍或無電極電鍍金層或鈀層，厚度達到例如介於0.005微米與10微米之間且較佳介於0.05微米與1微米之間。
或者，金屬層73可由如下形成之三金屬層構成：在開口96a中及在經開口96a暴露之種子層72(較佳為先前所述之銅或鈦銅合金種子層72)上電鍍銅層，厚度達到例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間；隨後在開口96a中及在開口96a中之電鍍銅層上電鍍或無電極電鍍鎳層，厚度達到例如介於1微米與15微米之間或介於0.3微米與1微米之間；且接著在開口96a中及在開口96a中之電鍍或無電極電鍍鎳層上電鍍或無電極電鍍金層或鈀層，厚度達到例如介於0.005微米與1微米之間且較佳介於0.05微米與0.1微米之間。
參看圖35，在形成圖34中所說明之金屬層73後，使用含有胺或NaCO3之化學溶液移除光阻層96。接著，參看圖36，藉由使用濕式化學蝕刻製程或反應性離子蝕刻(RIE)製程移除不在金屬層73下方之種子層72，且接著藉由使用濕式化學蝕刻製程或反應性離子蝕刻(RIE)製程移除不在金屬層73下方之黏著層71。
因此，黏著層71、種子層72及金屬層77構成形成於填充或封裝層87之頂部表面87a上、金屬柱或金屬凸塊54之頂部表面54a上及金屬柱或金屬凸塊64之頂部表面64a上的圖案化金屬層7。圖案化金屬層7可包括連接一或多個金屬柱或金屬凸塊54、連接一或多個金屬柱或金屬凸塊64或將一或多個金屬柱或金屬凸塊54連接至一或多個金屬柱或金屬凸塊64的金屬平面、匯流排或線路，例如訊號線路、時脈匯流排、時脈線路、電源平面、電源匯流排、電源線路、接地平面、接地匯流排或接地線路。覆蓋圖32中所示之經研磨或拋光表面(包括頂部表面54a、64a及87a)之圖案化金屬層7之面積對經研磨或拋光表面之面積的覆蓋率在50%至95%之範圍內，且較佳在60%至90%之範圍內。
圖37為圖36中所示之半成品器件之示意性俯視透視圖。參看圖37，包封斜線之圓圈64表示如圖36中所示，在將半導體晶圓切割成晶片140之前預先形成於圖案化金屬層6上之金屬柱或金屬凸塊64。未包封斜線之圓圈54表示如圖36中所示，在使晶片140附接至圖案化金屬層5且附接至填充或封裝層86之頂部表面86a之前預先形成於圖案化金屬層5上之金屬柱或金屬凸塊54。
參看圖36及圖37，圖案化金屬層7包括時脈互連結構、匯流排或線路7c；接地平面、匯流排或線路7g；多個電源平面、匯流排或線路7p；及多個訊號互連結構或訊號線路7s。一或多個金屬柱或金屬凸塊54可經由時脈互連結構、匯流排或線路7c，經由接地平面、匯流排或線路7g，經由一個電源平面、匯流排或線路7p，或經由一個訊號互連結構或訊號線路7s連接至一或多個金屬柱或金屬凸塊64。各晶片140可經由一或多個金屬柱或金屬凸塊64連接至時脈互連結構、匯流排或線路7c，連接至接地平面、匯流排或線路7g，連接至一或多個電源平面、匯流排或線路7p，或連接至一或多個訊號互連結構或訊號線路7s。各晶片140具有一個依序經由圖案化金屬層6、一個金屬柱或金屬凸塊64、圖案化金屬層7(例如時脈互連結構、匯流排或線路7c；接地平面、匯流排或線路7g；電源平面、匯流排或線路7p；或訊號互連結構或訊號線路7s)、一或多個金屬柱或金屬凸塊54、圖案化金屬層5、一或多個金屬柱或金屬凸塊44、及圖案化金屬層4連接至一或多個晶片130中之一或多個金屬線路或金屬接墊46的金屬線路或金屬接墊66。各晶片140具有另一個依序經由圖案化金屬層6、一個金屬柱或金屬凸塊64、圖案化金屬層7(如時脈互連結構、匯流排或線路7c；接地平面、匯流排或線路7g；電源平面、匯流排或線路7p；或訊號互連結構或訊號線路7s)、一或多個金屬柱或金屬凸塊54、圖案化金屬層5、一或多個金屬柱或金屬凸塊34、圖案化金屬層3、一或多個金屬柱或金屬凸塊24、及圖案化金屬層2連接至一或多個晶片120中之一或多個金屬線路或金屬接墊26的金屬線路或金屬接墊66。各晶片140具有另一個依序經由圖案化金屬層6、一個金屬柱或金屬凸塊64、圖案化金屬層7(如時脈互連結構、匯流排或線路7c；接地平面、匯流排或線路7g；電源平面、匯流排或線路7p；或訊號互連結構或訊號線路7s)、一個金屬柱或金屬凸塊54、圖案化金屬層5、一個金屬柱或金屬凸塊34、圖案化金屬層3、及一個金屬柱或金屬凸塊14連接至圖案化金屬層1的金屬線路或金屬接墊66。一個晶片140之一個金屬柱或金屬凸塊64可經由時脈互連結構、匯流排或線路7c，經由接地平面、匯流排或線路7g，經由一個電源平面、匯流排或線路7p，或經由一個訊號互連結構或訊號線路7s連接至另一個晶片140之另一個金屬柱或金屬凸塊64。各晶片140可具有兩個經由接地平面、匯流排或線路7g，經由一個電源平面、匯流排或線路7p，或經由一個訊號互連結構或訊號線路7s連接至彼此的金屬柱或金屬凸塊64。
參看圖38，繼圖36中所說明之步驟之後，可藉由使用旋塗製程或疊層製程在圖案化金屬層7之金屬層73上及在填充或封裝層87之頂部表面87a上形成聚合物層98，諸如正型感光性聚合物層或負型感光性聚合物層(較佳)。隨後，利用微影、曝光及顯影製程使聚合物層98圖案化以在聚合物層98中形成多個開口98a，從而暴露金屬層73之多個接點。隨後，在130℃與400℃之間的溫度下固化或加熱聚合物層98。因此，可在圖案化金屬層7之金屬層73上及在填充或封裝層87之頂部表面87a上形成厚度例如介於1微米與20微米之間且較佳介於2微米與15微米之間或介於5微米與10微米之間的聚合物層98，且聚合物層98中之開口98a位於金屬層73之接點上方且暴露該等接點。聚合物層98可為聚醯亞胺層、聚苯并噁唑(PBO)層、苯并環丁烷(BCB)層、環氧樹脂層、聚苯醚(PPO)層、矽氧烷層或SU-8層。
接著，參看圖39，可藉由使用物理氣相沈積(PVD)製程(諸如濺鍍製程或蒸發製程)或化學氣相沈積(CVD)製程在聚合物層98上及在金屬層73之經開口98a暴露之接點上形成厚度例如小於1微米，諸如介於1奈米與0.5微米之間的黏著層8a。隨後，可藉由使用物理氣相沈積(PVD)製程(諸如濺鍍製程或蒸發製程)、化學氣相沈積(CVD)製程或無電極電鍍製程在黏著層8a上形成厚度例如小於1微米，諸如介於10奈米與0.8微米之間的種子層8b。接著，可藉由使用電鍍或無電極電鍍製程在種子層8b上形成厚度例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的金屬層8c(導電層)。隨後，可藉由使用電鍍或無電極電鍍製程在金屬層8c上形成厚度例如介於0.2微米與20微米之間且較佳介於1微米與10微米之間的金屬層8d(保護層)。
黏著層8a之材料可包括鈦、鈦鎢合金、氮化鈦、鉻、鉭、氮化鉭、鎳或鎳釩。種子層8b之材料可包括銅、銀、金或鈦銅合金。
舉例而言，當藉由在聚合物層98上及在金屬層73之經開口98a暴露之接點上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鈦層(諸如鈦鎢合金、鈦或氮化鈦之單一層)而形成黏著層8a時，可藉由在該含鈦層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層或金層來形成種子層8b。
或者，當藉由在聚合物層98上及在金屬層73之經開口98a暴露之接點上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鉭層(諸如鉭或氮化鉭之單一層)而形成黏著層8a時，可藉由在該含鉭層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層或金層來形成種子層8b。
或者，當藉由在聚合物層98上及在金屬層73之經開口98a暴露之接點上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鉻層(諸如單鉻層)而形成黏著層8a時，可藉由在該含鉻層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層或金層來形成種子層8b。
或者，當藉由在聚合物層98上及在金屬層73之經開口98a暴露之接點上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鎳層(諸如鎳或鎳釩之單一層)而形成黏著層8a時，可藉由在該含鎳層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層或金層來形成種子層8b。
金屬層8c可為銅、銀或金之單一層。金屬層8d可為鎳或鉻之單一層，或由位於金屬層8c上之鎳層及位於該鎳層上之金層構成之雙層。
舉例而言，當金屬層8c為藉由在種子層8b(較佳為先前所述之銅或鈦銅合金種子層8b)上電鍍銅層，厚度達到例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間而形成之單金屬層時，金屬層8d可為藉由在該電鍍銅層上電鍍或無電極電鍍鎳或鉻層，厚度達到例如介於0.2微米與20微米之間且較佳介於1微米與10微米之間而形成之單金屬層。
或者，當金屬層8c為藉由在種子層8b(較佳為先前所述之銀種子層8b)上電鍍銀層，厚度達到例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間而形成之單金屬層時，金屬層8d可為藉由在該電鍍銀層上電鍍或無電極電鍍鎳或鉻層，厚度達到例如介於0.2微米與20微米之間且較佳介於1微米與10微米之間而形成之單金屬層。
或者，當金屬層8c為藉由在種子層8b(較佳為先前所述之金種子層8b)上電鍍金層，厚度達到例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間而形成之單金屬層時，金屬層8d可為藉由在該電鍍金層上電鍍或無電極電鍍鎳或鉻層，厚度達到例如介於0.2微米與20微米之間且較佳介於1微米與10微米之間而形成之單金屬層。
因此，黏著層8a、種子層8b以及金屬層8c及8d構成形成於聚合物層98上及金屬層73之經開口98a暴露之接點上的金屬層8。
或者，可藉由在聚合物層98上及在金屬層73之經開口98a暴露之接點上無電極電鍍厚度例如介於50奈米與0.5微米之間的第一銅層，隨後在該第一銅層上電鍍厚度例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的第二銅層，且接著在該第二銅層上電鍍或無電極電鍍先前所述之金屬層8d來形成金屬層8。舉例而言，金屬層8d可為位於第二銅層上且厚度例如介於0.2微米與20微米之間且較佳介於1微米與10微米之間的鎳或鉻之單一層，或可為由位於第二銅層上之鎳層及位於該鎳層上之金層構成之雙層。因此，金屬層8可由位於聚合物層98上及金屬層73之經開口98a暴露之接點上的無電極電鍍銅層、位於該無電極電鍍銅層上之電鍍銅層及位於該電鍍銅層上之先前所述金屬層8d構成。
金屬層8可用作散熱平面(thermal spreading plane/heat spreading plane)，且晶片120、130及140所產生之熱可經由金屬柱或金屬凸塊24、34、44、54及64傳遞至金屬層8。
金屬層8可經由聚合物層98中之一或多個開口98a連接至圖37中所示之一或多個電源平面、匯流排或線路7p，或經由聚合物層98中之一或多個開口98a連接至圖37中所示之接地平面、匯流排或線路7g。各晶片140可具有一個依序經由圖案化金屬層6、一個金屬柱或金屬凸塊64、及圖案化金屬層7(例如電源平面、匯流排或線路7p，或接地平面、匯流排或線路7g)連接至金屬層8之金屬線路或金屬接墊66。
金屬層8可依序經由圖案化金屬層7(例如時脈互連結構、匯流排或線路7c；接地平面、匯流排或線路7g；電源平面、匯流排或線路7p；或訊號互連結構或訊號線路7s)、一個金屬柱或金屬凸塊54、圖案化金屬層5、一個金屬柱或金屬凸塊44、及圖案化金屬層4連接至一個晶片130之一個金屬線路或金屬接墊46；可依序經由圖案化金屬層7(例如時脈互連結構、匯流排或線路7c；接地平面、匯流排或線路7g；電源平面、匯流排或線路7p；或訊號互連結構或訊號線路7s)、一個金屬柱或金屬凸塊54、圖案化金屬層5、一個金屬柱或金屬凸塊34、圖案化金屬層3、一個金屬柱或金屬凸塊24、及圖案化金屬層2連接至一個晶片120之一個金屬線路或金屬接墊26；且可依序經由圖案化金屬層7(例如時脈互連結構、匯流排或線路7c；接地平面、匯流排或線路7g；電源平面、匯流排或線路7p；或訊號互連結構或訊號線路7s)、一個金屬柱或金屬凸塊54、圖案化金屬層5、一個金屬柱或金屬凸塊34、圖案化金屬層3、及一個金屬柱或金屬凸塊14連接至圖案化金屬層1。
參看圖40，在形成圖39中所說明之金屬層8後，藉由機械研磨或化學機械拋光(CMP)基板110之背面使基板110變薄至厚度T2例如介於1微米與10微米之間，介於3微米與50微米之間或介於10微米與150微米之間。
接著，參看圖41，為便於說明以倒置圖式來闡述步驟，可藉由化學氣相沈積(CVD)製程、旋塗製程或疊層製程在變薄之基板110背面上形成厚度例如介於1微米與20微米之間且較佳介於3微米與15微米之間或介於5微米與10微米之間的絕緣層15。絕緣層15可為二氧化矽(SiO2)、氮化矽、氮氧化矽、碳氮化矽、聚醯亞胺、環氧樹脂、苯并環丁烷(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、矽氧烷或SU-8。
接著，參看圖42，為便於說明以倒置圖式來闡述步驟，使用微影及蝕刻製程或使用雷射鑽孔製程形成多個穿過絕緣層15、穿過基板110且穿過介電或絕緣層10之貫穿孔16。因此，貫穿孔16形成於基板110中以及圖案化金屬層1之黏著層11之多個接點上方，且暴露圖案化金屬層1之黏著層11之接點。各貫穿孔16可具有適合之寬度或直徑，例如介於2微米與200微米之間，且較佳介於5微米與100微米之間或介於5微米與20微米之間。在形成貫穿孔16後，可視情況在貫穿孔16之側壁上形成介電層(未圖示)。
接著，參看圖43，為便於說明以倒置圖式來闡述步驟，使用適合製程(包括例如濺鍍製程、電鍍製程及化學機械拋光(CMP)製程)在貫穿孔16中及在黏著層11之接點上形成具有例如介於2微米與200微米之間且較佳介於5微米與100微米之間或介於5微米與20微米之間之適合寬度或直徑的多個貫穿孔連接體17。貫穿孔連接體17可包括銅、Sn-Ag合金、Sn-Ag-Cu合金或Sn-Au合金。各貫穿孔連接體17可具有實質上與絕緣層15之表面15a共平面之表面17a。
接著，參看圖44，為便於說明以倒置圖式來闡述步驟，可藉由使用物理氣相沈積(PVD)製程(諸如濺鍍製程或蒸發製程)或化學氣相沈積(CVD)製程在貫穿孔連接體17之表面17a上及在絕緣層15之表面15a上形成厚度例如小於1微米，諸如介於1奈米與0.5微米之間的黏著層9a。隨後，可藉由使用物理氣相沈積(PVD)製程(諸如濺鍍製程或蒸發製程)在黏著層9a上形成厚度例如小於1微米，諸如介於10奈米與0.8微米之間的種子層9b。接著，可藉由使用旋塗式塗覆製程或疊層製程在種子層9b上形成厚度例如大於1微米之光阻層97，例如正型光阻層或負型光阻層(較佳)。隨後，利用微影、曝光及顯影製程使光阻層97圖案化以在光阻層97中形成多個線路形狀的開口97a，從而暴露種子層9b。
黏著層9a之材料可包括鈦、鈦鎢合金、氮化鈦、鉻、鉭、氮化鉭、鎳或鎳釩。種子層9b之材料可包括銅、銀、金或鈦銅合金。
舉例而言，當藉由在貫穿孔連接體17之表面17a上及在絕緣層15之表面15a上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鈦層(諸如鈦鎢合金、鈦或氮化鈦之單一層)而形成黏著層9a時，可藉由在該含鈦層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層或金層來形成種子層9b。
或者，當藉由在貫穿孔連接體17之表面17a上及在絕緣層15之表面15a上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鉭層(諸如鉭或氮化鉭之單一層)而形成黏著層9a時，可藉由在該含鉭層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層或金層來形成種子層9b。
或者，當藉由在貫穿孔連接體17之表面17a上及在絕緣層15之表面15a上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鉻層(諸如單鉻層)而形成黏著層9a時，可藉由在該含鉻層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層或金層來形成種子層9b。
或者，當藉由在貫穿孔連接體17之表面17a上及在絕緣層15之表面15a上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鎳層(諸如鎳或鎳釩之單一層)而形成黏著層9a時，可藉由在該含鎳層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層或金層來形成種子層9b。
接著，參看圖45，為便於說明以倒置圖式來闡述步驟，可藉由使用電鍍製程或藉由使用電鍍製程及無電極電鍍製程在經線路形狀的開口97a暴露之種子層9b上及在線路形狀的開口97a中形成厚度例如大於1微米，例如介於2微米與30微米之間且較佳介於3微米與10微米之間的金屬層9c(導電層)。金屬層9c可為銅、銀、金或鎳之單一層，或由先前所述金屬製成之複合層。
舉例而言，金屬層9c可為如下形成之單金屬層：在線路形狀的開口97a中及在經線路形狀的開口97a暴露之種子層9b(較佳為先前所述之銅或鈦銅合金種子層9b)上電鍍銅層，厚度達到例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間。
或者，金屬層9c可為如下形成之單金屬層：在線路形狀的開口97a中及在經線路形狀的開口97a暴露之種子層9b(較佳為先前所述之金種子層9b)上電鍍金層，厚度達到例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間。
或者，金屬層9c可由如下形成之雙金屬層構成：在線路形狀的開口97a中及在經線路形狀的開口97a暴露之種子層9b(較佳為先前所述之銅或鈦銅合金種子層9b)上電鍍銅層，厚度達到例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間；且接著在線路形狀的開口97a中及在線路形狀的開口97a中之電鍍銅層上電鍍或無電極電鍍鎳層，厚度達到例如大於1微米，諸如介於1微米與15微米之間且較佳介於2微米與5微米之間。
參看圖46，為便於說明以倒置圖式來闡述步驟，在形成金屬層9c後，使用含有胺或NaCO3之化學溶液移除光阻層97。接著，參看圖47，為便於說明以倒置圖式來闡述步驟，藉由使用濕式化學蝕刻製程或反應性離子蝕刻(RIE)製程移除不在金屬層9c下方之種子層9b，且接著藉由使用濕式化學蝕刻製程或反應性離子蝕刻(RIE)製程移除不在金屬層9c下方之黏著層9a。
因此，黏著層9a、種子層9b及金屬層9c構成形成於貫穿孔連接體17之表面17a上及絕緣層15之表面15a上的圖案化金屬層9。圖案化金屬層9可包括經由一或多個貫穿孔連接體17連接至圖案化金屬層1之金屬互連結構或金屬線路，諸如訊號線路、時脈匯流排、時脈線路、電源平面、電源匯流排、電源線路、接地平面、接地匯流排或接地線路。覆蓋圖43中所示之底部表面(包括表面15a及17a)之圖案化金屬層9之面積對底部表面之面積的覆蓋率在50%至95%之範圍內，且較佳在60%至90%之範圍內。
接著，參看圖48，為便於說明以倒置圖式來闡述步驟，可藉由使用旋塗製程、疊層製程、印刷製程或噴霧製程在圖案化金屬層9之金屬層9c上及在絕緣層15之表面15a上形成聚合物層99。隨後，利用微影、曝光(用1X步進機)及顯影製程使聚合物層99圖案化以形成多個開口99a，從而暴露圖案化金屬層9之金屬層9c之多個接點。隨後，在130℃與400℃之間的溫度下固化或加熱聚合物層99。因此，可在圖案化金屬層9之金屬層9c上及在絕緣層15之表面15a上形成聚合物層99，且聚合物層99中之開口99a位於金屬層9c之接點上方且暴露該等接點。聚合物層99可為聚醯亞胺層、聚苯并噁唑(PBO)層、苯并環丁烷(BCB)層、環氧樹脂層、聚苯醚(PPO)層、矽氧烷層或SU-8層。覆蓋金屬層9c表面之聚合物層99的厚度可例如介於1微米與20微米之間，且較佳介於5微米與25微米之間或介於5微米與10微米之間。
接著，參看圖49，為便於說明以倒置圖式來闡述步驟，可藉由使用物理氣相沈積(PVD)製程(諸如濺鍍製程或蒸發製程)或化學氣相沈積(CVD)製程在金屬層9c之接點上及在聚合物層99上形成厚度例如小於1微米，諸如介於1奈米與0.5微米之間的黏著層18。隨後，可藉由使用物理氣相沈積(PVD)製程(諸如濺鍍製程或蒸發製程)、化學氣相沈積(CVD)製程或無電極電鍍製程在黏著層18上形成厚度例如小於1微米，諸如介於10奈米與0.8微米之間的種子層19。接著，可藉由使用旋塗式塗覆製程或疊層製程在種子層19上形成厚度例如大於1微米之光阻層89，諸如正型光阻層或負型光阻層(較佳)。隨後，利用微影、曝光及顯影製程使光阻層89圖案化以在光阻層89中形成多個圓筒形開口89a，從而暴露種子層19。
黏著層18之材料可包括鈦、鈦鎢合金、氮化鈦、鉻、鉭、氮化鉭、鎳或鎳釩。種子層19之材料可包括銅、銀、金或鈦銅合金。
舉例而言，當藉由在金屬層9c之接點上及在聚合物層99上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鈦層(諸如鈦鎢合金、鈦或氮化鈦之單一層)而形成黏著層18時，可藉由在該含鈦層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層或金層來形成種子層19。
或者，當藉由在金屬層9c之接點上及在聚合物層99上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鉭層(諸如鉭或氮化鉭之單一層)而形成黏著層18時，可藉由在該含鉭層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層或金層來形成種子層19。
或者，當藉由在金屬層9c之接點上及在聚合物層99上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鉻層(諸如單鉻層)而形成黏著層18時，可藉由在該含鉻層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層或金層來形成種子層19。
或者，當藉由在金屬層9c之接點上及在聚合物層99上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鎳層(諸如鎳或鎳釩之單一層)而形成黏著層18時，可藉由在該含鎳層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層或金層來形成種子層19。
接著，參看圖50，為便於說明以倒置圖式來闡述步驟，可藉由使用電鍍製程及/或無電極電鍍製程在經圓筒形開口89a暴露之種子層19上及在圓筒形開口89a中形成厚度例如大於1微米，諸如介於2微米與100微米之間，且較佳介於5微米與60微米之間或介於10微米與50微米之間的金屬層27(導電層)。金屬層27可為銅、銀或金之單一層。
舉例而言，金屬層27可為如下形成之單金屬層：在圓筒形開口89a中及在經圓筒形開口89a暴露之種子層19(較佳為先前所述之銅或鈦銅合金種子層19)上電鍍銅層，厚度達到例如大於1微米，諸如介於2微米與100微米之間，且較佳介於5微米與60微米之間或介於10微米與50微米之間。
或者，金屬層27可為如下形成之單金屬層：在圓筒形開口89a中及在經圓筒形開口89a暴露之種子層19(較佳為先前所述之銀種子層19)上電鍍銀層，厚度達到例如大於1微米，諸如介於2微米與100微米之間，且較佳介於5微米與60微米之間或介於10微米與50微米之間。
或者，金屬層27可為如下形成之單金屬層：在圓筒形開口89a中及在經圓筒形開口89a暴露之種子層19(較佳為先前所述之金種子層19)上電鍍金層，厚度達到例如大於1微米，諸如介於2微米與100微米之間，且較佳介於5微米與60微米之間或介於10微米與50微米之間。
在形成金屬層27後，可藉由使用電鍍製程及/或無電極電鍍製程在圓筒形開口89a中及在圓筒形開口89a中之金屬層27上形成厚度例如介於0.2微米與10微米之間且較佳介於1微米與5微米之間的金屬層28(阻障層)。金屬層28可為鎳、鎳釩或金之單一層，或由先前所述金屬製成之複合層。
舉例而言，金屬層28可為如下形成之單金屬層：在圓筒形開口89a中及在圓筒形開口89a中之金屬層27(較佳為先前所述之電鍍銅層27)上電鍍或無電極電鍍鎳層或鎳釩層，厚度達到例如介於0.2微米與10微米之間且較佳介於1微米與5微米之間。
或者，金屬層28可由如下形成之雙金屬層構成：在圓筒形開口89a中及在圓筒形開口89a中之金屬層27(較佳為先前所述之電鍍銅層27)上電鍍或無電極電鍍鎳層，厚度達到例如介於0.2微米與10微米之間且較佳介於1微米與5微米之間；且接著在圓筒形開口89a中及在圓筒形開口89a中之電鍍或無電極電鍍鎳層上電鍍或無電極電鍍金層，厚度達到例如介於0.005微米與1微米之間且較佳介於0.05微米與0.1微米之間。
在形成金屬層28後，可藉由使用電鍍製程及/或無電極電鍍製程在圓筒形開口89a中及在圓筒形開口89a中之金屬層28上形成厚度例如大於5微米，諸如介於5微米與400微米之間且較佳介於10微米與100微米之間的焊料層(solder 1ayer)29。焊料層29可為含鉍層，含銦層，或錫-鉛合金、錫-銀合金、錫-銀-銅合金或錫-金合金之含錫層。
舉例而言，焊料層29可為如下形成之單金屬層：在圓筒形開口89a中及在圓筒形開口89a中之金屬層28(較佳為先前所述之電鍍或無電極電鍍鎳層28)上電鍍含鉍層，含銦層，或錫-鉛合金、錫-銀合金、錫-銀-銅合金或錫-金合金之含錫層，厚度達到例如大於5微米，諸如介於5微米與400微米之間且較佳介於10微米與100微米之間。
參看圖51，為便於說明以倒置圖式來闡述步驟，在形成圖50中所說明之焊料層29後，使用含有胺或NaCO3之化學溶液移除光阻層89。隨後，藉由使用濕式化學蝕刻製程或反應性離子蝕刻(RIE)製程移除不在金屬層27下方之種子層19，且接著藉由使用濕式化學蝕刻製程或反應性離子蝕刻(RIE)製程移除不在金屬層27下方之黏著層18。
因此，黏著層18、種子層19以及金屬層27及28構成形成於金屬層9c之接點上及聚合物層99上的凸塊下金屬(under bump metallurgic，UBM)層，且焊料層29形成於凸塊下金屬(UBM)層之金屬層28(較佳為先前所述之電鍍或無電極電鍍鎳層28)上。
接著，參看圖52，對焊料層29進行回焊以在凸塊下金屬(UBM)層之金屬層28(較佳為先前所述之電鍍或無電極電鍍鎳層28)上形成多個實心焊料凸塊(solder bump)或焊料球(solder ball)29a，且接著可進行單切製程以切割基板110、填充或封裝層85、86及87以及散熱平面8且單切圖52中所示之複數個系統級封裝或多晶片模組。可使用焊料凸塊或焊料球29a將系統級封裝或多晶片模組連接至母板、印刷電路板、金屬基板、玻璃基板或陶瓷基板。
焊料凸塊或焊料球29a具有例如大於5微米，諸如介於5微米與400微米之間且較佳介於10微米與100微米之間的所要凸塊高度，以及例如介於20微米與400微米之間且較佳介於50微米與100微米之間的適合寬度或直徑。焊料凸塊或焊料球29a可為含鉍的凸塊或球、含銦的凸塊或球或是錫-鉛合金、錫-銀合金、錫-銀-銅合金或錫-金合金之含錫的凸塊或球。或者，可藉由包括網版印刷製程及回焊製程或包括植球製程(ball-mounting process)及回焊製程之製程來形成焊料凸塊或焊料球29a。
焊料凸塊或焊料球29a可依序經由凸塊下金屬(UBM)層、圖案化金屬層9及貫穿孔連接體17連接至圖案化金屬層1。
一個焊料凸塊或焊料球29a可依序經由凸塊下金屬(UBM)層、圖案化金屬層9、一個貫穿孔連接體17、圖案化金屬層1、一個金屬柱或金屬凸塊14、圖案化金屬層3、一或多個金屬柱或金屬凸塊24、及圖案化金屬層2連接至一個晶片120之一或多個金屬線路或金屬接墊26。
另一個焊料凸塊或焊料球29a可依序經由凸塊下金屬(UBM)層、圖案化金屬層9、一個貫穿孔連接體17、圖案化金屬層1、一個金屬柱或金屬凸塊14、圖案化金屬層3、一個金屬柱或金屬凸塊34、圖案化金屬層5、一或多個金屬柱或金屬凸塊44、及圖案化金屬層4連接至一個晶片130之一或多個金屬線路或金屬接墊46。
另一個焊料凸塊或焊料球29a可依序經由凸塊下金屬(UBM)層、圖案化金屬層9、一個貫穿孔連接體17、圖案化金屬層1、一個金屬柱或金屬凸塊14、圖案化金屬層3、一個金屬柱或金屬凸塊34、圖案化金屬層5、一個金屬柱或金屬凸塊54、圖案化金屬層7、一或多個金屬柱或金屬凸塊64、及圖案化金屬層6連接至一個晶片140之一或多個金屬線路或金屬接墊66。
或者，可在圖48中所說明之金屬層9c的經開口99a暴露之接點上形成另一種金屬凸塊，即為圖53及圖54中所說明之以下步驟。
圖53及圖54展示根據本發明之另一實施例形成另一系統級封裝或多晶片模組之製程。參看圖53，為便於說明以倒置圖式來闡述步驟，繼圖49中所說明之步驟之後，可藉由使用電鍍製程或藉由使用電鍍製程及無電極電鍍製程在經圓筒形開口89a暴露之種子層19上及在圓筒形開口89a中形成厚度例如大於10微米，諸如介於10微米與100微米之間且較佳介於20微米與60微米之間的金屬層36。隨後，可藉由使用電鍍製程或無電極電鍍製程在圓筒形開口89a中及在圓筒形開口89a中之金屬層36上形成厚度例如介於0.2微米與10微米之間且較佳介於1微米與5微米之間的阻障層37(金屬層)。最後，可藉由使用電鍍製程或無電極電鍍製程在圓筒形開口89a中及在圓筒形開口89a中之阻障層37上形成厚度例如介於0.02微米與5微米之間且較佳介於0.1微米與1微米之間的焊料潤濕層38(金屬層)。
金屬層36可包括銅、銀、金或鎳。舉例而言，金屬層36可為如下形成之單金屬層：在圓筒形開口89a中及在經圓筒形開口89a暴露之種子層19(較佳為先前所述之銅種子層19)上電鍍銅層或鎳層，厚度達到例如大於10微米，諸如介於10微米與100微米之間且較佳介於20微米與60微米之間。或者，金屬層36可為如下形成之單金屬層：在圓筒形開口89a中及在經圓筒形開口89a暴露之種子層19(較佳為先前所述之銀種子層19)上電鍍銀層，厚度達到例如大於10微米，諸如介於10微米與100微米之間且較佳介於20微米與60微米之間。或者，金屬層36可為如下形成之單金屬層：在圓筒形開口89a中及在經圓筒形開口89a暴露之種子層19(較佳為先前所述之金種子層19)上電鍍金層，厚度達到例如大於10微米，諸如介於10微米與100微米之間且較佳介於20微米與60微米之間。
阻障層37可包括鎳或鎳釩。舉例而言，阻障層37可為如下形成之單金屬層：在圓筒形開口89a中及在圓筒形開口89a中之金屬層36(較佳為先前所述之電鍍銅層36)上電鍍或無電極電鍍鎳或鎳釩層，厚度達到例如介於0.2微米與10微米之間且較佳介於1微米與5微米之間。
焊料潤濕層38可包括金、銀、銅、焊料、鉍、銦、錫-鉛合金、錫-銀合金、錫-銀-銅合金或錫-金合金。舉例而言，焊料潤濕層38可為如下形成之單金屬層：在圓筒形開口89a中及在圓筒形開口89a中之阻障層37(較佳為先前所述之電鍍或無電極電鍍鎳層37)上電鍍或無電極電鍍金層，含鉍層，含銦層，或錫-鉛合金、錫-銀合金、錫-銀-銅合金或錫-金合金之含錫層，厚度達到例如介於0.02微米與5微米之間且較佳介於0.1微米與1微米之間。
參看圖54，為便於說明以倒置圖式來闡述步驟，在形成圖53中所說明之焊料潤濕層38後，使用含有胺或NaCO3之化學溶液移除光阻層89，隨後藉由使用濕式化學蝕刻製程或反應性離子蝕刻(RIE)製程移除不在金屬層36下方之種子層19，且接著藉由使用濕式化學蝕刻製程或反應性離子蝕刻(RIE)製程移除不在金屬層36下方之黏著層18。
因此，黏著層18、種子層19、金屬層36、阻障層37及焊料潤濕層38構成多個形成於金屬層9c之經開口99a暴露之接點上及聚合物層99上的金屬柱或金屬凸塊39。各金屬柱或金屬凸塊39可具有例如介於20微米與400微米之間且較佳介於50微米與100微米之間的適合寬度，以及大於10微米，諸如介於10微米與115微米之間且較佳介於20微米與65微米之間的凸塊高度。
或者，金屬柱或金屬凸塊39可略去阻障層37，亦即，金屬柱或金屬凸塊39可由位於金屬層9c之經開口99a暴露之接點上及聚合物層99上的黏著層18、位於黏著層18上之種子層19、位於種子層19上之金屬層36及位於金屬層36上之焊料潤濕層38構成。舉例而言，當金屬層36為藉由電鍍製程而形成於種子層19(較佳為先前所述之銅種子層19)上且厚度例如大於10微米，諸如介於10微米與100微米之間且較佳介於20微米與60微米之間的含鎳層(諸如鎳或鎳釩之單一層)時，焊料潤濕層38可為藉由電鍍製程或無電極電鍍製程而形成於電鍍含鎳層36上且厚度例如介於0.02微米與5微米之間且較佳介於0.1微米與1微米之間的金層、含鉍層、含銦層或含錫層。
在形成金屬柱或金屬凸塊39後，可進行單切製程以切割基板110、填充或封裝層85、86及87以及散熱平面8且單切圖54中所示之複數個系統級封裝或多晶片模組。可使用金屬柱或金屬凸塊39將系統級封裝或多晶片模組連接至母板、印刷電路板、金屬基板、玻璃基板或陶瓷基板。
圖104展示根據本發明之另一實施例的另一系統級封裝或多晶片模組。當基板110為球柵陣列(BGA)基板或印製電路板(PCB)時，可繼圖1-39中所說明之先前所述步驟之後於基板110之底部表面上形成多個焊料凸塊或焊料球845，且接著可進行單切製程以切割基板110、填充或封裝層85、86及87以及散熱平面8且單切圖104中所示之複數個系統級封裝或多晶片模組。圖104中所示之系統級封裝或多晶片模組之圖案化金屬層1可經由基板110中之多個金屬層連接至焊料凸塊或焊料球845。可使用焊料凸塊或焊料球845將圖104中所示之系統級封裝或多晶片模組連接至母板、印刷電路板、金屬基板、玻璃基板或陶瓷基板。焊料凸塊或焊料球845具有大於5微米，諸如介於5微米與400微米之間且較佳介於10微米與100微米之間的凸塊高度，以及例如介於20微米與400微米之間且較佳介於50微米與100微米之間的適合寬度或直徑。焊料凸塊或焊料球845可包括例如鉍、銦、錫-鉛合金、錫-銀合金、錫-銀-銅合金及/或錫-金合金。
圖55展示根據本發明之另一實施例的另一系統級封裝或多晶片模組。在此實施例中，圖52中所說明之系統級封裝或多晶片模組中之一個晶片140可由被動元件67(諸如電容器、電感器或電阻器)置換。圖55中由與指示圖1-52中之元件相同的參考數字指示之元件具有與圖1-52中所說明之元件相同的材料及規格。被動元件67可經由兩個焊接點68連接至圖案化金屬層5之金屬層53。焊接點68可包括鉍、銦、錫-鉛合金、錫-銀合金、錫-銀-銅合金或錫-金。
被動元件67可具有第一端點及第二端點。被動元件67之第一端點可依序經由一個焊接點68、圖案化金屬層5、一或多個金屬柱或金屬凸塊44、及圖案化金屬層4連接至一或多個晶片130之一或多個金屬線路或金屬接墊46。被動元件67之第二端點可依序經由另一個焊接點68、圖案化金屬層5、一或多個金屬柱或金屬凸塊34、圖案化金屬層3、一或多個金屬柱或金屬凸塊24、及圖案化金屬層2連接至一或多個晶片120之一或多個金屬線路或金屬接墊26。或者，被動元件67之第二端點可依序經由另一個焊接點68、圖案化金屬層5、一或多個金屬柱或金屬凸塊34、圖案化金屬層3、一或多個金屬柱或金屬凸塊14、圖案化金屬層1、一或多個貫穿孔連接體17、圖案化金屬層9，及由黏著層18、種子層19以及金屬層27及28構成之凸塊下金屬(UBM)層連接至一或多個焊料凸塊或焊料球29a。
此外，被動元件67之第一端點可經由一個焊接點68連接至由圖案化金屬層5提供之第一訊號互連結構或訊號線路，且被動元件67之第二端點可經由另一個焊接點68連接至由圖案化金屬層5提供之第二訊號互連結構或訊號線路。或者，被動元件67之第一端點可經由一個焊接點68連接至由圖案化金屬層5提供之訊號互連結構或訊號線路，且被動元件67之第二端點可經由另一個焊接點68連接至由圖案化金屬層5提供之接地互連結構或接地線路。或者，被動元件67之第一端點可經由一個焊接點68連接至由圖案化金屬層5提供之電源互連結構或線路，且被動元件67之第二端點可經由另一個焊接點68連接至由圖案化金屬層5提供之接地互連結構或線路。
圖55中所說明之系統級封裝或多晶片模組可按以下步驟形成。首先，繼圖30中所說明之步驟之後，使用焊接點68將被動元件67安裝於圖案化金屬層5之金屬層53上。隨後，藉由使用鑄模製程、旋塗製程、疊層製程或印刷製程在填充或封裝層86之頂部表面86a上、圖案化金屬層5之金屬層53上、晶片140上、被動元件67上、圖案化金屬層6之金屬層63上以及金屬柱或金屬凸塊54及64之頂部形成填充或封裝層87。隨後，可進行圖32-52中所說明之步驟以形成圖55中所說明之系統級封裝或多晶片模組。可使用焊料凸塊或焊料球29a將圖55中所說明之系統級封裝或多晶片模組連接至母板、印刷電路板、金屬基板、玻璃基板或陶瓷基板。
圖56為圖55中所說明之圖案化金屬層7之示意性俯視透視圖。包封斜線之圓圈64表示如圖55中所示，在將半導體晶圓切割成晶片140之前預先形成於圖案化金屬層6上之金屬柱或金屬凸塊64。未包封斜線之圓圈54表示如圖55中所示，在將晶片140及被動元件67安裝於圖案化金屬層5上之前預先形成於圖案化金屬層5上之金屬柱或金屬凸塊54。
圖57-67展示根據本發明之另一實施例形成另一系統級封裝或多晶片模組之製程。參看圖57，在進行圖1-24中所說明之步驟之後，藉由使用含有胺或NaCO3之化學溶液移除光阻層94。隨後，藉由使用濕式化學蝕刻製程或反應性離子蝕刻(RIE)製程移除不在金屬層53下方之種子層52。隨後，藉由使用濕式化學蝕刻製程或反應性離子蝕刻(RIE)製程移除不在金屬層53下方之黏著層51。因此，黏著層51、種子層52及金屬層53構成形成於填充或封裝層86之頂部表面86a上、金屬柱或金屬凸塊44之頂部表面44a上及金屬柱或金屬凸塊34之頂部表面34a上的圖案化金屬層5。覆蓋經研磨或拋光表面(包括頂部表面34a、44a及86a)之圖案化金屬層5之面積對經研磨或拋光表面之面積的覆蓋率在50%至95%之範圍內，且較佳在60%至90%之範圍內。圖案化金屬層5可包括連接多個金屬柱或金屬凸塊34、連接多個金屬柱或金屬凸塊44或將一或多個金屬柱或金屬凸塊34連接至一或多個金屬柱或金屬凸塊44的金屬互連結構或金屬線路，諸如訊號線路、時脈匯流排、時脈線路、電源平面、電源匯流排、電源線路、接地平面、接地匯流排或接地線路。各晶片130可具有一個依序經由圖案化金屬層4、一個金屬柱或金屬凸塊44、圖案化金屬層5、一或多個金屬柱或金屬凸塊34、圖案化金屬層3、多個金屬柱或金屬凸塊24、及圖案化金屬層2連接至一或多個晶片120中之多個金屬線路或金屬接墊26的金屬線路或金屬接墊46。
參看圖58，繼圖57中所說明之步驟之後，在圖案化金屬層5之金屬層53上及在填充或封裝層86之頂部表面86a上形成聚合物層415，且聚合物層415中之多個開口415a位於金屬層53之多個接點上方且暴露該等接點。聚合物層415之厚度可例如介於1微米與20微米之間且較佳介於2微米與15微米之間或介於5微米與10微米之間，且可為聚醯亞胺層、聚苯并噁唑(PBO)層、苯并環丁烷(BCB)層、環氧樹脂層、聚苯醚(PPO)層、矽氧烷層或SU-8層。
接著，參看圖59，可藉由使用物理氣相沈積(PVD)製程(諸如濺鍍製程或蒸發製程)在金屬層53之經開口415a暴露之接點上及在聚合物層415上形成厚度例如小於1微米，諸如介於1奈米與0.5微米之間的黏著層5b。隨後，可藉由使用物理氣相沈積(PVD)製程(諸如濺鍍製程或蒸發製程)或無電極電鍍製程在黏著層5b上形成厚度例如小於1微米，諸如介於10奈米與0.8微米之間的種子層5c。接著，可藉由使用旋塗式塗覆製程或疊層製程在種子層5c上形成光阻層101。隨後，利用微影、曝光及顯影製程使光阻層101圖案化以在光阻層101中形成多個開口101a，從而暴露種子層5c。
黏著層5b之材料可包括鈦、鈦鎢合金、氮化鈦、鉻、鉭、氮化鉭、鎳或鎳釩。種子層5c之材料可包括銅、銀、金或鈦銅合金。
舉例而言，當藉由在金屬層53之經開口415a暴露之接點上及在聚合物層415上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鈦層(諸如鈦鎢合金、鈦或氮化鈦之單一層)而形成黏著層5b時，可藉由在該含鈦層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層或金層來形成種子層5c。
或者，當藉由在金屬層53之經開口415a暴露之接點上及在聚合物層415上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鉭層(諸如鉭或氮化鉭之單一層)而形成黏著層5b時，可藉由在該含鉭層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層或金層來形成種子層5c。
或者，當藉由在金屬層53之經開口415a暴露之接點上及在聚合物層415上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鉻層(諸如單鉻層)而形成黏著層5b時，可藉由在該含鉻層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層或金層來形成種子層5c。
或者，當藉由在金屬層53之經開口415a暴露之接點上及在聚合物層415上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鎳層(諸如鎳或鎳釩之單一層)而形成黏著層5b時，可藉由在該含鎳層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層或金層來形成種子層5c。
參看圖60，繼圖59中所說明之步驟之後，可藉由使用包括電鍍製程之製程在經開口101a暴露之種子層5c上及在開口101a中形成厚度例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的金屬層5d(導電層)。金屬層5d可為銅、銀、金、鈀、鉑、銠、釕、錸或鎳之單一層，或由先前所述金屬製成之複合層。
舉例而言，金屬層5d可為如下形成之單金屬層：在開口101a中及在經開口101a暴露之種子層5c(較佳為先前所述之銅或鈦銅合金種子層5c)上電鍍銅層，厚度達到例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間。
或者，金屬層5d可為如下形成之單金屬層：在開口101a中及在經開口101a暴露之種子層5c(較佳為先前所述之金種子層5c)上電鍍金層，厚度達到例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間。
接著，參看圖61，可在光阻層101上及金屬層5d上形成光阻層95，且光阻層95中之多個圓筒形開口95a位於金屬層5d之多個接點上方且暴露該等接點。隨後，藉由使用包括電鍍製程之製程在圓筒形開口95a中及在金屬層5d之經圓筒形開口95a暴露之接點上形成厚度或高度例如大於15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間的多個金屬柱或金屬凸塊54，即為圖26中所說明之步驟。圖61中所示之金屬柱或金屬凸塊54之規格即為圖26中所說明之金屬柱或金屬凸塊54之規格。
參看圖62，在形成圖61中所說明之金屬柱或金屬凸塊54後，使用含有胺或NaCO3之化學溶液移除光阻層95及101。隨後，藉由使用濕式化學蝕刻製程或反應性離子蝕刻(RIE)製程移除不在金屬層5d下方之種子層5c。隨後，藉由使用濕式化學蝕刻製程或反應性離子蝕刻(RIE)製程移除不在金屬層5d下方之黏著層5b。
因此，黏著層5b、種子層5c及金屬層5d構成形成於金屬層53之經開口415a暴露之接點上及聚合物層415上的圖案化金屬層5a，且金屬柱或金屬凸塊54形成於圖案化金屬層5a之金屬層5d上。鄰近或相鄰對之金屬柱或金屬凸塊54之間的間距可例如大於100微米，諸如介於100微米與250微米之間，或小於100微米，諸如介於5微米與50微米之間或介於50微米與100微米之間。各金屬柱或金屬凸塊54可具有適合之寬度或直徑，例如大於5微米，諸如介於5微米與300微米之間且較佳介於5微米與50微米之間。圖案化金屬層5a可包括將一或多個金屬柱或金屬凸塊54連接至圖案化金屬層5之金屬互連結構或金屬線路，諸如訊號線路、時脈匯流排、時脈線路、電源平面、電源匯流排、電源線路、接地平面、接地匯流排或接地線路。金屬柱或金屬凸塊54可經由圖案化金屬層5及5a連接至金屬柱或金屬凸塊34及44。
或者，可按以下步驟進行在金屬層5d上形成金屬柱或金屬凸塊54之另一製程。首先，在形成圖60中所說明之金屬層5d後，使用含有胺或NaCO3之化學溶液移除光阻層101。接著，可藉由旋塗式塗覆製程或疊層製程在金屬層5d上及種子層5c上形成圖61中所說明之光阻層95。隨後，利用微影、曝光及顯影製程使光阻層95圖案化以在光阻層95中形成圓筒形開口95a，從而暴露金屬層5d之接點。隨後，使用包括電鍍製程之製程在圓筒形開口95a中及在金屬層5d之經圓筒形開口95a暴露之接點上形成金屬柱或金屬凸塊54，即為圖26中所說明之步驟。隨後，使用含有胺或NaCO3之化學溶液移除光阻層95。因此，可在移除光阻層95後於金屬層5d上形成金屬柱或金屬凸塊54。
接著，參看圖63，藉由使用先前所述之膠材料82使圖29及圖30中所說明之晶片140附接至圖案化金屬層5a之金屬層5d，隨後藉由使用鑄模製程、旋塗製程、疊層製程或印刷製程在聚合物層415上、圖案化金屬層5a之金屬層5d上、晶片140上、圖案化金屬層6之金屬層63上以及金屬柱或金屬凸塊54及64之頂部形成先前所述之填充或封裝層87，且接著藉由研磨或拋光製程(諸如機械研磨製程、機械拋光製程或化學機械拋光(CMP)製程)研磨或拋光填充或封裝層87。
或者，繼圖62中所說明之步驟之後，可在圖案化金屬層5a之金屬層5d上及在聚合物層415上形成厚度例如介於2微米與30微米之間的聚合物層(諸如聚醯亞胺層)，隨後可藉由使用膠材料82使晶片140附接至該聚合物層，隨後可在聚合物層上、晶片140上、圖案化金屬層6之金屬層63上以及金屬柱或金屬凸塊54及64之頂部形成填充或封裝層87，且接著藉由研磨或拋光製程來研磨或拋光填充或封裝層87。在此狀況下，膠材料82位於聚合物層上，且晶片140位於膠材料82上。
在研磨或拋光製程後，暴露金屬柱或金屬凸塊54之頂部表面54a及金屬柱或金屬凸塊64之頂部表面64a且其未經填充或封裝層87覆蓋，且金屬柱或金屬凸塊64之頂部表面64a實質上與金屬柱或金屬凸塊54之頂部表面54a及填充或封裝層87之頂部表面87a共平面。
在研磨或拋光製程後，各金屬柱或金屬凸塊64之厚度或高度例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間；且各金屬柱或金屬凸塊54之厚度或高度例如大於15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間，且大於各金屬柱或金屬凸塊64之厚度或高度。圖63中所示之研磨或拋光製程後金屬柱或金屬凸塊54之規格即為圖32中所說明之研磨或拋光製程後金屬柱或金屬凸塊54之規格。圖63中所示之研磨或拋光製程後金屬柱或金屬凸塊64之規格即為圖32中所說明之研磨或拋光製程後金屬柱或金屬凸塊64之規格。
參看圖64，在圖63中所說明之研磨或拋光製程後，可進行圖33-36中所說明之步驟以提供形成於填充或封裝層87之頂部表面87a上、金屬柱或金屬凸塊54之頂部表面54a上及金屬柱或金屬凸塊64之頂部表面64a上的先前所述圖案化金屬層7。隨後，在圖案化金屬層7之金屬層73上及在填充或封裝層87之頂部表面87a上形成聚合物層98，且聚合物層98中之多個開口98a位於金屬層73之多個接點上方且暴露該等接點。隨後，經由包括鉍、銦、錫-鉛合金、錫-銀合金、錫-銀-銅合金或錫-金之多個焊接點915將多個離散(預先形成)之被動元件910(諸如電容器、電感器或電阻器)安裝於金屬層73之經一些開口98a暴露之一些接點上。
各離散被動元件910例如可以具有依序經由一個焊接點915、由圖案化金屬層7提供之第一訊號互連結構或訊號線路、一個金屬柱或金屬凸塊64以及圖案化金屬層6連接至一個晶片140中之一個金屬線路或金屬接墊66的第一端點，以及具有依序經由另一個焊接點915、由圖案化金屬層7提供之第二訊號互連結構或訊號線路、另一個金屬柱或金屬凸塊64以及圖案化金屬層6連接至另一個晶片140中之另一個金屬線路或金屬接墊66的第二端點。
或者，各離散被動元件910可以具有依序經由一個焊接點915、由圖案化金屬層7提供之訊號互連結構或訊號線路、一個金屬柱或金屬凸塊64以及圖案化金屬層6連接至一個晶片140中之一個金屬線路或金屬接墊66的第一端點，以及具有依序經由另一個焊接點915、由圖案化金屬層7提供之接地互連結構或線路、另一個金屬柱或金屬凸塊64以及圖案化金屬層6連接至另一個晶片140中之另一個金屬線路或金屬接墊66的第二端點。
或者，各離散被動元件910可以具有依序經由一個焊接點915、由圖案化金屬層7提供之電源互連結構或線路、一個金屬柱或金屬凸塊64以及圖案化金屬層6連接至一個晶片140中之一個金屬線路或金屬接墊66的第一端點，以及具有依序經由另一個焊接點915、由圖案化金屬層7提供之接地互連結構或線路、另一個金屬柱或金屬凸塊64以及圖案化金屬層6連接至另一個晶片140中之另一個金屬線路或金屬接墊66的第二端點。
參看圖65，繼圖64中所說明之步驟之後，可在聚合物層78上及離散被動元件910上形成厚度例如介於5微米與50微米之間且較佳介於5微米與15微米之間或介於5微米與10微米之間的聚合物層78，且聚合物層78中之多個開口78a位於金屬層73之經其他開口98a暴露且未經由焊接點與任何被動元件接合的其他接點上方且暴露該等接點。聚合物層78可包括苯并環丁烷(BCB)、環氧樹脂、聚醯亞胺、聚苯并噁唑(PBO)、聚苯醚(PPO)、矽氧烷或SU-8。
接著，參看圖66，可進行圖39中所說明之步驟以提供形成於聚合物層78上及金屬層73之經開口78a暴露之接點上的先前所述金屬層8。圖66中所說明之金屬層8由位於聚合物層78上及金屬層73之經開口78a暴露之接點上的先前所述黏著層8a、位於黏著層8a上之先前所述種子層8b、位於種子層8b上之先前所述金屬層8c及位於金屬層8c上之先前所述金屬層8d構成。在形成金屬層8後，可進行圖40-52中所說明之步驟以提供系統級封裝或多晶片模組，且可使用焊料凸塊或焊料球29a將該系統級封裝或多晶片模組連接至母板、印刷電路板、金屬基板、玻璃基板或陶瓷基板。
或者，參看圖67，在形成金屬層8後，可進行圖40-49、圖53及圖54中所說明之步驟以提供系統級封裝或多晶片模組，且可使用金屬柱或金屬凸塊39將該系統級封裝或多晶片模組連接至母板、印刷電路板、金屬基板、玻璃基板或陶瓷基板。
關於圖66或圖67中所說明之系統級封裝或多晶片模組，圖案化金屬層7之俯視透視圖可參看圖37，且圖案化金屬層7可包括圖37中所示之時脈互連結構、匯流排或線路7c；接地平面、匯流排或線路7g；電源平面、匯流排或線路7p；及訊號互連結構或訊號線路7s。
圖66或圖67中所示之系統級封裝或多晶片模組之金屬層8可經由聚合物層78中之一或多個開口78a連接至圖37中所示之一或多個電源平面、匯流排或線路7p，或經由聚合物層78中之一或多個開口78a連接至圖37中所示之接地平面、匯流排或線路7g。圖66或圖67中所示之系統級封裝或多晶片模組之各晶片140可具有一個依序經由圖案化金屬層6、一個金屬柱或金屬凸塊64、及圖案化金屬層7(諸如電源平面、匯流排或線路7p，或接地平面、匯流排或線路7g)連接至金屬層8之金屬線路或金屬接墊66。
關於圖66或圖67中所示之系統級封裝或多晶片模組，所有被動元件910以及所有晶片120、130及140皆由提供電源電壓之電源系統及提供接地電壓之接地系統圍繞。電源系統可由位於晶片120下方之圖案化金屬層1以及最左邊之金屬柱或金屬凸塊14、34及54提供，且接地系統可由最右邊之金屬柱或金屬凸塊14、34及54以及用作散熱平面之金屬層8提供。或者，接地系統可由位於晶片120下方之圖案化金屬層1以及最左邊之金屬柱或金屬凸塊14、34及54提供，且電源系統可由最右邊之金屬柱或金屬凸塊14、34及54以及用作散熱平面之金屬層8提供。
圖66或圖67中所說明之系統級封裝或多晶片模組的覆蓋經研磨或拋光表面(包括頂部表面54a、64a及87a)之圖案化金屬層7之整個面積對經研磨或拋光表面之整個面積的覆蓋率在50%至95%之範圍內，且較佳在60%至90%之範圍內。
圖68-73展示根據本發明之另一實施例形成另一系統級封裝或多晶片模組之製程。參看圖68，在進行圖1-34中所說明之步驟之後，可藉由使用電鍍或無電極電鍍製程在開口96a中及在開口96a中之金屬層73上形成厚度例如介於0.2微米與10微米之間且較佳介於1微米與5微米之間的阻障/潤濕層74。阻障/潤濕層74可為鎳、金、銀、錫、鈀、鉑、銠、釕或錸之單一層，或由先前所述金屬製成之複合層。
舉例而言，阻障/潤濕層74可為如下形成之單金屬層：在開口96a中及在開口96a中之金屬層73(較佳為先前所述之銅層73)上電鍍或無電極電鍍鎳層，厚度達到例如介於0.2微米與10微米之間且較佳介於1微米與5微米之間。
或者，阻障/潤濕層74可由如下形成之雙金屬層構成：在開口96a中及在開口96a中之金屬層73(較佳為先前所述之銅層73)上電鍍或無電極電鍍鎳層，且接著在開口96a中及在開口96a中之電鍍或無電極電鍍鎳層上電鍍或無電極電鍍金層、鈀層、錫層或銀層。
參看圖69，在形成阻障/潤濕層74後，使用含有胺或NaCO3之化學溶液移除光阻層96。隨後，藉由使用濕式化學蝕刻製程或反應性離子蝕刻(RIE)製程移除不在金屬層73下方之種子層72。隨後，藉由使用濕式化學蝕刻製程或反應性離子蝕刻(RIE)製程移除不在金屬層73下方之黏著層71。
因此，黏著層71、種子層72、金屬層73及阻障/潤濕層74構成形成於填充或封裝層87之頂部表面87a上、金屬柱或金屬凸塊54之頂部表面54a上及金屬柱或金屬凸塊64之頂部表面64a上的圖案化金屬層7。圖69中所說明之圖案化金屬層7可包括連接一或多個金屬柱或金屬凸塊54、連接一或多個金屬柱或金屬凸塊64或將一或多個金屬柱或金屬凸塊54連接至一或多個金屬柱或金屬凸塊64的金屬平面、匯流排或線路，例如訊號線路、時脈匯流排、時脈線路、電源平面、電源匯流排、電源線路、接地平面、接地匯流排或接地線路。
參看圖70，繼圖69中所說明之步驟之後，可在圖案化金屬層7之阻障/潤濕層74上及在填充或封裝層87之頂部表面87a上形成厚度例如介於1微米與20微米之間且較佳介於2微米與15微米之間或介於5微米與10微米之間的聚合物層98，且聚合物層98中之多個開口98a位於阻障/潤濕層74之多個接點上方且暴露該等接點。聚合物層98可為聚醯亞胺層、聚苯并噁唑(PBO)層、苯并環丁烷(BCB)層、環氧樹脂層、聚苯醚(PPO)層、矽氧烷層或SU-8層。
接著，參看圖71，可藉由使晶片160之多個金屬柱或金屬凸塊710與多個形成於阻障/潤濕層74之經開口98a暴露之接點上的焊接點720接合而將晶片160安裝於阻障/潤濕層74之經開口98a暴露之接點上。隨後，可將底膠730(諸如環氧樹脂、聚醯亞胺、苯并環丁烷(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、矽氧烷或SU-8)填充於晶片160與聚合物層98之間的間隙中，從而包封金屬柱或金屬凸塊710。
晶片160可為由x86架構設計之中央處理單元(CPU)晶片；由非x86架構(諸如ARM、Strong ARM或MIP)設計之中央處理單元(CPU)晶片；基頻晶片；圖形處理單元(GPU)晶片；數位訊號處理(DSP)晶片；無線區域網路(WLAN)晶片；記憶體晶片，諸如快閃記憶體晶片、動態隨機存取記憶體(DRAM)晶片或靜態隨機存取記憶體(SRAM)晶片；邏輯晶片；類比晶片；電源器件；調節器；電源管理器件；全球定位系統(GPS)晶片；藍芽晶片；包括圖形處理單元(GPU)電路區塊、無線區域網路(WLAN)電路區塊及由x86架構或由非x86架構設計之中央處理單元(CPU)電路區塊，但不包括任何基頻電路區塊的晶片上系統(SOC)；包括基頻電路區塊、無線區域網路(WLAN)電路區塊及由x86架構或由非x86架構設計之中央處理單元(CPU)電路區塊，但不包括任何圖形處理單元(GPU)電路區塊的晶片上系統(SOC)；包括基頻電路區塊、圖形處理單元(GPU)電路區塊及由x86架構或由非x86架構設計之中央處理單元(CPU)電路區塊，但不包括任何無線區域網路(WLAN)電路區塊的晶片上系統(SOC)；包括基頻電路區塊及無線區域網路(WLAN)電路區塊，但不包括任何圖形處理單元(GPU)電路區塊及任何中央處理單元(CPU)電路區塊的晶片上系統(SOC)；或包括圖形處理單元(GPU)電路區塊及無線區域網路(WLAN)電路區塊，但不包括任何基頻電路區塊及任何中央處理單元(CPU)電路區塊的晶片上系統(SOC)。或者，晶片160可為包括由x86架構或由非x86架構設計之中央處理單元(CPU)電路區塊、圖形處理單元(GPU)電路區塊、基頻電路區塊、數位訊號處理(DSP)電路區塊、記憶體電路區塊、藍芽電路區塊、全球定位系統(GPS)電路區塊、無線區域網路(WLAN)電路區塊及/或數據機電路區塊的晶片。
如圖71中所示，晶片160包括含有電晶體之半導體基板164、位於半導體基板164下方之保護層162、多個介於半導體基板164與保護層162之間的金屬互連結構、多個介於半導體基板164與保護層162之間的介電層、多個介於半導體基板164與保護層162之間的金屬線路或金屬接墊163，以及位於金屬線路或金屬接墊163之經保護層162中多個開口162a暴露之多個接點下方的金屬柱或金屬凸塊710。電晶體可為NMOS電晶體、PMOS電晶體或雙極電晶體。介電層可由氧化矽、氮化矽、氮氧化矽、碳氮化矽或碳氧化矽之單一層，或由先前所述材料製成之複合層構成。金屬互連結構之厚度可例如介於10奈米與2微米之間，且包括電鍍銅、鋁、鋁-銅合金或鎢。
金屬線路或金屬接墊163之經保護層162中開口162a暴露之接點位於開口162a之頂部，且保護層162中之開口162a位於金屬線路或金屬接墊163之接點下方。各開口162a可具有適合之寬度或直徑，例如介於0.5微米與100微米之間且較佳介於1微米至20微米之間。金屬柱或金屬凸塊710可經由開口162a連接至金屬線路或金屬接墊163之經開口162a暴露之接點。金屬線路或金屬接墊163可包括鋁、鋁-銅合金或電鍍銅。
或者，圖71中所示之晶片160可進一步包括多個介於半導體基板164與保護層162之間的奈米碳管(carbon nanotube)互連結構以及一位於保護層162下方的有機聚合物層，該有機聚合物層之厚度例如大於3微米，諸如介於3微米與20微米之間且較佳介於5微米與12微米之間。有機聚合物層中之多個開口位於金屬線路或金屬接墊163之經保護層162中開口162a暴露之接點下方且暴露該等接點。有機聚合物層可為聚醯亞胺、苯并環丁烷(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、矽氧烷、SU-8或環氧樹脂。在此狀況下，金屬柱或金屬凸塊710可經由有機聚合物層中之開口連接至金屬線路或金屬接墊163之經開口162a暴露之接點。晶片160可具有經由奈米碳管互連結構連接至電晶體之金屬互連結構。
半導體基板164之厚度可例如大於5微米，諸如介於5微米與50微米之間，介於10微米與100微米之間或介於10微米與500微米之間。半導體基板164可為矽基板或砷化鎵(GaAs)基板。
可藉由適合製程(例如化學氣相沈積(CVD)方法)形成保護層162。保護層162之厚度可例如大於0.2微米，諸如介於0.3微米與1.5微米之間。保護層162可由氧化矽(諸如SiO2)、氮化矽(諸如Si3N4)、氮氧化矽、碳氧化矽、磷矽酸鹽玻璃(PSG)、碳氮化矽，或先前所述材料之複合物製成。舉例而言，保護層162可包括兩個無機層，且該兩個無機層可為具有例如介於0.3微米與1.5微米之間之適合厚度的氧化物層(諸如氧化矽或碳氧化矽)及具有例如介於0.3微米與1.5微米之間之適合厚度的氮化物層(諸如氮化矽、氮氧化矽或碳氮化矽)。
金屬柱或金屬凸塊710在與焊接點720接合後可具有例如大於10微米，諸如介於10微米與100微米之間且較佳介於10微米與30微米之間的厚度或高度，以及例如大於5微米，諸如介於10微米與100微米之間且較佳介於10微米與30微米之間的適合寬度或直徑。可根據需要選擇鄰近或相鄰對之金屬柱或金屬凸塊710之間的間距，例如大於80微米，諸如介於80微米與150微米之間或介於150微米與300微米之間，或小於80微米，諸如介於5微米與50微米之間或介於50微米與80微米之間。
介於焊接點720與金屬線路或金屬接墊163之經開口162a暴露之接點之間的金屬柱或金屬凸塊710由位於金屬線路或金屬接墊163之經開口162a暴露之接點下方及保護層162下方之黏著層711、位於黏著層711下方之種子層712以及位於種子層712下方及焊接點720上方之金屬層713構成。金屬層713可經由種子層712及黏著層711連接至金屬線路或金屬接墊163之經保護層162中開口162a暴露之接點，且經由焊接點720連接至阻障/潤濕層74之經聚合物層98中開口98a暴露之接點。
黏著層711之厚度可例如小於1微米，諸如介於1奈米與0.5微米之間。種子層712之厚度可例如小於1微米，諸如介於10奈米與0.8微米之間。黏著層711之材料可包括鈦、鈦鎢合金、氮化鈦、鉻、鉭、氮化鉭、鎳或鎳釩。種子層712之材料可包括銅、銀、金、鎳或鈦銅合金。
舉例而言，當黏著層711為位於金屬線路或金屬接墊163之經開口162a暴露之接點下方及保護層162下方且厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鈦層(諸如鈦鎢合金、鈦或氮化鈦之單一層)時，種子層712可為位於該含鈦層下方且厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層、金層或鎳層。
或者，當黏著層711為位於金屬線路或金屬接墊163之經開口162a暴露之接點下方及保護層162下方且厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鉭層(諸如鉭或氮化鉭之單一層)時，種子層712可為位於該含鉭層下方且厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層、金層或鎳層。
或者，當黏著層711為位於金屬線路或金屬接墊163之經開口162a暴露之接點下方及保護層162下方且厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鉻層(諸如單鉻層)時，種子層712可為位於該含鉻層下方且厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層、金層或鎳層。
或者，當黏著層711為位於金屬線路或金屬接墊163之經開口162a暴露之接點下方及保護層162下方且厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鎳層(諸如鎳或鎳釩之單一層)時，種子層712可為位於該含鎳層下方且厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層、金層或鎳層。
金屬層713之厚度可例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間。金屬層713之側壁未經黏著層711及種子層712覆蓋。金屬層713可為銅、銀、金、鈀或鎳之單一層，或由先前所述金屬製成之複合層。
舉例而言，金屬層713可為位於種子層712(較佳為先前所述之銅或鈦銅合金種子層712)下方及焊接點720上方且厚度例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的單銅層。
或者，金屬層713可為位於種子層712(較佳為先前所述之銀種子層712)下方及焊接點720上方且厚度例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的單銀層。
或者，金屬層713可為位於種子層712(較佳為先前所述之金種子層712)下方及焊接點720上方且厚度例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的單金層。
或者，金屬層713可為位於種子層712(較佳為先前所述之銅、鎳或或鈦銅合金種子層712)下方及焊接點720上方且厚度例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的單鎳層。
或者，金屬層713可由以下構成：位於種子層712(較佳為先前所述之銅或鈦銅合金種子層712)下方且厚度例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與35微米之間的電鍍銅層；位於該電鍍銅層下方且厚度例如介於0.5微米與10微米之間且較佳介於1微米與5微米之間的含鎳層；以及位於該含鎳層下方及焊接點720上方且厚度例如介於0.05微米與2微米之間且較佳介於0.5微米與1微米之間的含金層。
晶片160可包括用於晶片探測測試(CP測試)、用於內建式自我測試或用於外部訊號連接之輸入/輸出(I/O)電路。各輸入/輸出(I/O)電路可包括驅動器、接收器及/或靜電放電(ESD)電路。一個輸入/輸出(I/O)電路之總負載(總電容)介於15 pF(微微法拉)與50 pF之間。晶片160可具有用於降低系統級封裝或多晶片模組之測試時間的內建式自我測試(BIST)電路。
焊接點720在與金屬柱或金屬凸塊710接合後之厚度可例如大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與30微米之間，且可包括鉍、銦、錫-鉛合金、錫-金、錫-銀合金或錫-銀-銅合金。
參看圖72，繼圖71中所說明之步驟之後，可進行圖40-52中所說明之步驟以提供系統級封裝或多晶片模組，且可使用焊料凸塊或焊料球29a將該系統級封裝或多晶片模組連接至母板、印刷電路板、金屬基板、玻璃基板或陶瓷基板。
或者，參看圖73，繼圖71中所說明之步驟之後，可進行圖40-49、圖53及圖54中所說明之步驟以提供系統級封裝或多晶片模組，且可使用金屬柱或金屬凸塊39將該系統級封裝或多晶片模組連接至母板、印刷電路板、金屬基板、玻璃基板或陶瓷基板。
關於圖72或圖73中所說明之系統級封裝或多晶片模組，圖案化金屬層7之俯視透視圖可參看圖37，且圖案化金屬層7可包括圖37中所示之時脈互連結構、匯流排或線路7c；接地平面、匯流排或線路7g；電源平面、匯流排或線路7p；及訊號互連結構或訊號線路7s。圖72或圖73中所說明之系統級封裝或多晶片模組之覆蓋經研磨或拋光表面(包括頂部表面54a、64a及87a)之圖案化金屬層7之整個面積對經研磨或拋光表面之整個面積的覆蓋率在50%至95%之範圍內，且較佳在60%至90%之範圍內。
圖72或圖73中所說明之系統級封裝或多晶片模組之晶片160可具有一個依序經由一個金屬柱或金屬凸塊710、一個焊接點720、圖案化金屬層7(諸如時脈互連結構、匯流排或線路7c；接地平面、匯流排或線路7g；電源平面、匯流排或線路7p；或訊號互連結構或訊號線路7s)、一或多個金屬柱或金屬凸塊64、及圖案化金屬層6連接至一或多個晶片140中之一或多個金屬線路或金屬接墊66的金屬線路或金屬接墊163。
圖72或圖73中所說明之系統級封裝或多晶片模組之晶片160可具有另一個依序經由一個金屬柱或金屬凸塊710、一個焊接點720、圖案化金屬層7(諸如時脈互連結構、匯流排或線路7c；接地平面、匯流排或線路7g；電源平面、匯流排或線路7p；或訊號互連結構或訊號線路7s)、一或多個金屬柱或金屬凸塊54、圖案化金屬層5、一或多個金屬柱或金屬凸塊44、及圖案化金屬層4連接至一或多個晶片130中之一或多個金屬線路或金屬接墊46的金屬線路或金屬接墊163。
圖72或圖73中所說明之系統級封裝或多晶片模組之晶片160可具有另一個依序經由一個金屬柱或金屬凸塊710、一個焊接點720、圖案化金屬層7(諸如時脈互連結構、匯流排或線路7c；接地平面、匯流排或線路7g；電源平面、匯流排或線路7p；或訊號互連結構或訊號線路7s)、一或多個金屬柱或金屬凸塊54、圖案化金屬層5、一或多個金屬柱或金屬凸塊34、圖案化金屬層3、一或多個金屬柱或金屬凸塊24、及圖案化金屬層2連接至一或多個晶片120(在圖72或圖73中展示其中之一)中之一或多個金屬線路或金屬接墊26的金屬線路或金屬接墊163。
圖72或圖73中所示之晶片120、130、140及160中之一者可包括用於達成晶片間訊號連接至晶片120、130、140及160中之另一者且資料位元寬度例如等於或大於128、等於或大於512、介於32與2048之間、介於128與2048之間、介於256與1024之間或介於512與1024之間的小型輸入/輸出(I/O)電路。各小型I/O電路可由小型驅動器及小型ESD(靜電放電)電路構成或無ESD電路，或可由小型接收器及小型ESD電路構成或無ESD電路。對於例示性實施例，一個小型I/O電路之總負載(總電容)可介於0.1 pF與10 pF之間且較佳介於0.1 pF與2 pF之間。對於例示性實施例，小型驅動器之輸出電容(負載)可介於0.01 pF與10 pF之間，介於0.1 pF與10 pF之間，介於0.1 pF與5 pF之間，介於0.1 pF與2 pF之間，介於0.1 pF與1 pF之間或介於0.01 pF與1 pF之間。對於例示性實施例，小型接收器之輸入電容(負載)可介於0.01 pF與10 pF之間，介於0.1 pF與10 pF之間，介於0.1 pF與5 pF之間，介於0.1 pF與2 pF之間，介於0.1 pF與1 pF之間或介於0.01 pF與1 pF之間。
圖74展示根據本發明之一實施例之模組，其可按以下步驟形成。繼圖1-38中所說明之步驟之後，可進行單切製程以切割基板110、填充或封裝層85、86及87以及聚合物層98且提供系統級封裝或多晶片模組。隨後，經由膠材料820使該系統級封裝或多晶片模組附接至球柵陣列(BGA)基板810之頂面。接著，使用打線製程(wire-bonding process)，可使各打線導線830之一端與系統級封裝或多晶片模組之金屬層73之經聚合物層98中開口98a暴露之一個接點球形接合，且可使各打線導線830之另一端與球柵陣列(BGA)基板810之頂面之一個接點楔形接合。隨後，在球柵陣列(BGA)基板810之頂面上、系統級封裝或多晶片模組上及打線導線830上形成囊封系統級封裝或多晶片模組及打線導線830的封膠(molding compound)850，包括環氧樹脂及碳填料。接著，在球柵陣列(BGA)基板810之底面上形成直徑介於250微米與1000微米之間的多個焊料球840。隨後，可進行單切製程以切割球柵陣列(BGA)基板810及封膠850且提供圖74中所示之模組。可使用焊料球840將圖74中所示之模組連接至母板、印刷電路板、金屬基板、玻璃基板或陶瓷基板。
球柵陣列(BGA)基板810可包括雙順丁烯二醯亞胺三嗪(BT)、玻璃纖維或陶瓷。膠材料820可為聚醯亞胺、苯并環丁烷(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、環氧樹脂、矽氧烷或SU-8，且其厚度可例如大於3微米，諸如介於3微米與100微米之間，且較佳介於5微米與50微米之間或介於10微米與30微米之間。系統級封裝或多晶片模組之金屬層73之經聚合物層98中開口98a暴露之接點可經由打線導線830連接至球柵陣列(BGA)基板810頂面之接點。打線導線830可為金導線、銅導線或鋁導線，各者之直徑介於5微米與50微米之間且較佳介於10微米與35微米之間。焊料球840可包括鉍、銦、錫-鉛合金、錫-銀合金、錫-銀-銅合金或錫-金。
圖75展示圖74中所說明之模組之圖案化金屬層7的示意性俯視透視圖。參看圖74及圖75，圖案化金屬層7可包括先前所述之時脈互連結構、匯流排或線路7c；先前所述之接地平面、匯流排或線路7g；先前所述之電源平面、匯流排或線路7p；及先前所述之訊號互連結構或訊號線路7s。打線導線830可與時脈互連結構、匯流排或線路7c，接地平面、匯流排或線路7g，電源平面、匯流排或線路7p，及訊號互連結構或訊號線路7s接合。關於圖74及圖75之更詳細描述，請參看圖36及圖37之說明。
圖76-84展示根據本發明之另一實施例形成另一系統級封裝或多晶片模組之製程。參看圖76，在進行圖1-38中所說明之步驟之後，可藉由使用物理氣相沈積(PVD)製程(諸如濺鍍製程或蒸發製程)在聚合物層98上及在金屬層73之經開口98a暴露之接點上形成厚度例如小於1微米，諸如介於1奈米與0.5微米之間的黏著層531。隨後，可藉由使用物理氣相沈積(PVD)製程(諸如濺鍍製程或蒸發製程)或無電極電鍍製程在黏著層531上形成厚度例如小於1微米，諸如介於10奈米與0.8微米之間的種子層532。接著，可藉由使用旋塗式塗覆製程或疊層製程在種子層532上形成光阻層103。隨後，利用微影、曝光及顯影製程使光阻層103圖案化以在光阻層103中形成多個開口103a，從而暴露種子層532。
黏著層531之材料可包括鈦、鈦鎢合金、氮化鈦、鉻、鉭、氮化鉭、鎳或鎳釩。種子層532之材料可包括銅、銀、金或鈦銅合金。
舉例而言，當藉由在聚合物層98上及在金屬層73之經開口98a暴露之接點上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鈦層(諸如鈦鎢合金、鈦或氮化鈦之單一層)而形成黏著層531時，可藉由在該含鈦層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層或金層來形成種子層532。
或者，當藉由在聚合物層98上及在金屬層73之經開口98a暴露之接點上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鉭層(諸如鉭或氮化鉭之單一層)而形成黏著層531時，可藉由在該含鉭層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層或金層來形成種子層532。
或者，當藉由在聚合物層98上及在金屬層73之經開口98a暴露之接點上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鉻層(諸如單鉻層)而形成黏著層531時，可藉由在該含鉻層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層或金層來形成種子層532。
或者，當藉由在聚合物層98上及在金屬層73之經開口98a暴露之接點上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鎳層(諸如鎳或鎳釩之單一層)而形成黏著層531時，可藉由在該含鎳層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層或金層來形成種子層532。
參看圖77，繼圖76中所說明之步驟之後，可藉由使用包括電鍍製程之製程在經開口103a暴露之種子層532上及在開口103a中形成厚度例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的金屬層533(導電層)。金屬層533可為銅、銀、金、鈀、鉑、銠、釕、錸或鎳之單一層，或由先前所述金屬製成之複合層。
舉例而言，金屬層533可為如下形成之單金屬層：在開口103a中及在經開口103a暴露之種子層532(較佳為先前所述之銅或鈦銅合金種子層532)上電鍍銅層，厚度達到例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間。
或者，金屬層533可為如下形成之單金屬層：在開口103a中及在經開口103a暴露之種子層532(較佳為先前所述之金種子層532)上電鍍金層，厚度達到例如大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間。
參看圖78，在形成金屬層533後，使用含有胺或NaCO3之化學溶液移除光阻層103。隨後，藉由使用濕式化學蝕刻製程或反應性離子蝕刻(RIE)製程移除不在金屬層533下方之種子層532。隨後，藉由使用濕式化學蝕刻製程或反應性離子蝕刻(RIE)製程移除不在金屬層533下方之黏著層531。
因此，黏著層531、種子層532及金屬層533構成形成於聚合物層98上及金屬層73之經開口98a暴露之接點上的圖案化金屬層530。圖案化金屬層530可經由聚合物層98中之開口98a連接至圖案化金屬層7。圖案化金屬層530可包括連接至圖案化金屬層7之金屬平面、匯流排或線路，例如訊號線路、時脈匯流排、時脈線路、電源平面、電源匯流排、電源線路、接地平面、接地匯流排或接地線路。
接著，參看圖79，可在圖案化金屬層530之金屬層533上及在聚合物層98上形成聚合物層540，且聚合物層540中之多個開口540a位於圖案化金屬層530之金屬層533之多個接點上方且暴露該等接點。聚合物層540可為聚醯亞胺層、聚苯并噁唑(PBO)層、苯并環丁烷(BCB)層、環氧樹脂層、聚苯醚(PPO)層、矽氧烷層或SU-8層，且其厚度可例如大於5微米，諸如介於5微米與50微米之間，且較佳介於5微米與15微米之間或介於5微米與10微米之間。
接著，參看圖80，可藉由使用物理氣相沈積(PVD)製程(諸如濺鍍製程或蒸發製程)在金屬層533之經開口540a暴露之接點上及在聚合物層540上形成厚度例如小於1微米，諸如介於1奈米與0.5微米之間的黏著層18。隨後，可藉由使用物理氣相沈積(PVD)製程(諸如濺鍍製程或蒸發製程)或無電極電鍍製程在黏著層18上形成厚度例如小於1微米，諸如介於10奈米與0.8微米之間的種子層19。接著，可藉由使用旋塗式塗覆製程或疊層製程在種子層19上形成光阻層89。隨後，利用微影、曝光及顯影製程使光阻層89圖案化以在光阻層89中形成多個開口89b，從而暴露種子層19。
黏著層18之材料可包括鈦、鈦鎢合金、氮化鈦、鉻、鉭、氮化鉭、鎳或鎳釩。種子層19之材料可包括銅、銀、金或鈦銅合金。
舉例而言，當藉由在金屬層533之經開口540a暴露之接點上及在聚合物層540上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鈦層(諸如鈦鎢合金、鈦或氮化鈦之單一層)而形成黏著層18時，可藉由在該含鈦層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層或金層來形成種子層19。
或者，當藉由在金屬層533之經開口540a暴露之接點上及在聚合物層540上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鉭層(諸如鉭或氮化鉭之單一層)而形成黏著層18時，可藉由在該含鉭層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層或金層來形成種子層19。
或者，當藉由在金屬層533之經開口540a暴露之接點上及在聚合物層540上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鉻層(諸如單鉻層)而形成黏著層18時，可藉由在該含鉻層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層或金層來形成種子層19。
或者，當藉由在金屬層533之經開口540a暴露之接點上及在聚合物層540上濺鍍厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鎳層(諸如鎳或鎳釩之單一層)而形成黏著層18時，可藉由在該含鎳層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層或金層來形成種子層19。
接著，參看圖81，可藉由使用電鍍製程在經開口89b暴露之種子層19上及在開口89b中形成厚度例如大於1微米，諸如介於2微米與100微米之間且較佳介於5微米與60微米之間或介於10微米與50微米之間的金屬層27(導電層)。隨後，可藉由使用電鍍或無電極電鍍製程在開口89b中及在開口89b中之金屬層27上形成厚度例如介於0.2微米與10微米之間且較佳介於1微米與5微米之間的金屬層28(阻障層)。隨後，可藉由使用電鍍或無電極電鍍製程在開口89b中及在開口89b中之金屬層28上形成厚度例如大於5微米，諸如介於5微米與400微米之間且較佳介於10微米與100微米之間的焊料層29。
金屬層27可包括銅、銀或金。舉例而言，金屬層27可為如下形成之單金屬層：在開口89b中及在經開口89b暴露之種子層19(較佳為先前所述之銅或鈦銅合金種子層19)上電鍍銅層，厚度達到例如大於1微米，諸如介於2微米與100微米之間，且較佳介於5微米與60微米之間或介於10微米與50微米之間。
金屬層28可包括鎳、鎳釩或金。舉例而言，金屬層28可為如下形成之單金屬層：在開口89b中及在開口89b中之金屬層27(較佳為先前所述之電鍍銅層27)上電鍍或無電極電鍍鎳層或鎳釩層，厚度達到例如介於0.2微米與10微米之間且較佳介於1微米與5微米之間。或者，金屬層28可由如下形成之雙金屬層構成：在開口89b中及在開口89b中之金屬層27(較佳為先前所述之電鍍銅層27)上電鍍或無電極電鍍鎳層，厚度達到例如介於0.2微米與10微米之間且較佳介於1微米與5微米之間；且接著在開口89b中及在開口89b中之電鍍或無電極電鍍鎳層上電鍍或無電極電鍍金層，厚度達到例如介於0.005微米與1微米之間且較佳介於0.05微米與0.1微米之間。
焊料層29可包括鉍、銦、錫、錫-鉛合金、錫-銀合金、錫-銀-銅合金或錫-金合金。舉例而言，焊料層29可為如下形成之單金屬層：在開口89b中及在開口89b中之金屬層28(較佳為先前所述之電鍍或無電極電鍍鎳或金層28)上電鍍含鉍層，含銦層，或錫-鉛合金、錫-銀合金、錫-銀-銅合金或錫-金合金之含錫層，厚度達到例如大於5微米，諸如介於5微米與400微米之間且較佳介於10微米與100微米之間。
參看圖82，在形成圖81中所說明之焊料層29後，使用含有胺或NaCO3之化學溶液移除光阻層89。隨後，藉由使用濕式化學蝕刻製程或反應性離子蝕刻(RIE)製程移除不在金屬層27下方之種子層19。隨後，藉由使用濕式化學蝕刻製程或反應性離子蝕刻(RIE)製程移除不在金屬層27下方之黏著層18。
因此，黏著層18、種子層19以及金屬層27及28構成形成於金屬層533之經開口540a暴露之接點上及聚合物層540上的凸塊下金屬(UBM)層，且焊料層29形成於凸塊下金屬(UBM)層之金屬層28(較佳為先前所述之電鍍或無電極電鍍鎳或金層28)上。
參看圖83，繼圖82中所說明之步驟之後，藉由使用回焊製程對焊料層29進行回焊以在凸塊下金屬(UBM)層之金屬層28(較佳為先前所述之電鍍或無電極電鍍鎳或金層28)上形成多個實心焊料凸塊或焊料球29a。隨後，可視情況在基板110之底面上形成厚度例如大於5微米，諸如介於10微米與100微米之間且較佳介於20微米與50微米之間的保護層107。隨後，可進行單切製程以切割基板110、填充或封裝層85、86及87以及聚合物層98及540且單切圖83中所示之複數個系統級封裝或多晶片模組。可使用焊料凸塊或焊料球29a將圖83中所示之系統級封裝或多晶片模組連接至母板、印刷電路板、金屬基板、玻璃基板或陶瓷基板。
保護層107可為聚合物層，諸如聚醯亞胺層、聚苯并噁唑(PBO)層、苯并環丁烷(BCB)層、環氧樹脂層、聚苯醚(PPO)層、矽氧烷層或SU-8層。
或者，參看圖84，繼圖82中所說明之步驟之後，可藉由使用回焊製程(reflowing process)對焊料層29進行回焊以在凸塊下金屬(UBM)層之金屬層28(較佳為先前所述之電鍍或無電極電鍍鎳或金層28)上形成多個實心焊料凸塊或焊料球29a。隨後，可進行圖40-48中所說明之步驟。接著，經由包括鉍、銦、錫-鉛合金、錫-銀合金、錫-銀-銅合金或錫-金之多個焊接點915將多個離散(預先形成)之被動元件910(諸如電容器、電感器或電阻器)安裝於金屬層9c之經聚合物層99中開口99a暴露之接點上。隨後，可進行單切製程以切割基板110、填充或封裝層85、86及87以及聚合物層98及540且單切圖84中所示之複數個系統級封裝或多晶片模組。可使用焊料凸塊或焊料球29a將圖84中所示之系統級封裝或多晶片模組連接至母板、印刷電路板、金屬基板、玻璃基板或陶瓷基板。
圖83或圖84中所示之系統級封裝或多晶片模組之圖案化金屬層1可包括多個時脈互連結構、匯流排或線路；多個接地平面、匯流排或線路；多個電源平面、匯流排或線路；及多個訊號互連結構或訊號線路。
舉例而言，圖84中所示之一個離散被動元件910可以具有依序經由一個焊接點915、圖案化金屬層9及一個貫穿孔連接體17連接至一個由圖案化金屬層1提供之訊號互連結構或訊號線路的第一端點，以及具有依序經由另一個焊接點915、圖案化金屬層9及另一個貫穿孔連接體17連接至另一個由圖案化金屬層1提供之訊號互連結構或訊號線路的第二端點。
或者，圖84中所示之一個離散被動元件910可以具有依序經由一個焊接點915、圖案化金屬層9及一個貫穿孔連接體17連接至一個由圖案化金屬層1提供之訊號互連結構或訊號線路的第一端點，以及具有依序經由另一個焊接點915、圖案化金屬層9及另一個貫穿孔連接體17連接至一個由圖案化金屬層1提供之接地平面、匯流排或線路的第二端點。
或者，圖84中所示之一個離散被動元件910可以具有依序經由一個焊接點915、圖案化金屬層9及一個貫穿孔連接體17連接至一個由圖案化金屬層1提供之電源平面、匯流排或線路的第一端點，以及具有依序經由另一個焊接點915、圖案化金屬層9及另一個貫穿孔連接體17連接至一個由圖案化金屬層1提供之接地平面、匯流排或線路的第二端點。
關於圖83或圖84中所說明之系統級封裝或多晶片模組，圖案化金屬層7之俯視透視圖可參看圖37，且圖案化金屬層7可包括圖37中所示之時脈互連結構、匯流排或線路7c；接地平面、匯流排或線路7g；電源平面、匯流排或線路7p；及訊號互連結構或訊號線路7s。舉例而言，圖83或圖84中所示之一個焊料凸塊或焊料球29a可經由凸塊下金屬(UBM)層及圖案化金屬層530連接至時脈互連結構、匯流排或線路7c，接地平面、匯流排或線路7g，一個電源平面、匯流排或線路7p，或一個訊號互連結構或訊號線路7s。
圖83或圖84中所示之焊料凸塊或焊料球29a具有大於5微米，諸如介於5微米與400微米之間且較佳介於10微米與100微米之間的凸塊高度，以及例如介於20微米與400微米之間且較佳介於50微米與100微米之間的適合寬度或直徑。圖83或圖84中所示之焊料凸塊或焊料球29a可為含鉍的凸塊或球，含銦的凸塊或球或錫-鉛合金、錫-銀合金、錫-銀-銅合金或錫-金合金之含錫的凸塊或球。
圖52、圖54、圖55、圖66、圖67、圖74、圖83、圖84或圖104中所示之晶片120、130及140中之一者可包括用於達成晶片間訊號連接至晶片120、130及140中之另一者且資料位元寬度例如等於或大於128、等於或大於512、介於32與2048之間、介於128與2048之間、介於256與1024之間或介於512與1024之間的小型輸入/輸出(I/O)電路。各小型I/O電路可由小型驅動器及小型ESD(靜電放電)電路構成或無ESD電路，或可由小型接收器及小型ESD電路構成或無ESD電路。對於某種應用，一個小型I/O電路之總負載(總電容)可介於0.1 pF與10 pF之間且較佳介於0.1 pF與2 pF之間。在一些情況下，小型驅動器之輸出電容(負載)可介於0.01 pF與10 pF之間，介於0.1 pF與10 pF之間，介於0.1 pF與5 pF之間，介於0.1 pF與2 pF之間，介於0.1 pF與1 pF之間或介於0.01 pF與1 pF之間。對於例示性實施例，小型接收器之輸入電容(負載)可介於0.01 pF與10 pF之間，介於0.1 pF與10 pF之間，介於0.1 pF與5 pF之間，介於0.1 pF與2 pF之間，介於0.1 pF與1 pF之間或介於0.01 pF與1 pF之間。
圖85展示根據本發明之一例示性實施例之電子器件。該電子器件可包括電路板999及系統級封裝或多晶片模組777。電路板999可為母板、印刷電路板、金屬基板、玻璃基板或陶瓷基板。系統級封裝或多晶片模組777可包括支撐基板811；經由膠材料79附接至支撐基板811之先前所述晶片140；位於支撐基板811上及晶片140上之先前所述填充或封裝層87；複數個位於晶片140上方及填充或封裝層87上方之先前所述聚合物層98；複數個位於晶片140上方、填充或封裝層87上方及聚合物層98中之先前所述圖案化金屬層7；以及多個位於最頂部聚合物層98上及經最頂部聚合物層98中多個開口98a暴露之最頂部圖案化金屬層7上的金屬凸塊640。或者，可移除支撐基板811，亦即，系統級封裝或多晶片模組777可能不包括位於晶片140及填充或封裝層87下方之支撐基板811。
系統級封裝或多晶片模組777可經由多個焊料凸塊650連接至電路板999。焊料凸塊650介於電路板999之多個接點201與系統級封裝或多晶片模組777之金屬凸塊640之間。可在系統級封裝或多晶片模組777之金屬凸塊640上預先形成焊料凸塊650，且接著可使系統級封裝或多晶片模組777之焊料凸塊650與電路板999之接點201接合。或者，可在電路板999之接點201上預先形成焊料凸塊650，且接著可使系統級封裝或多晶片模組777之金屬凸塊640與電路板999之焊料凸塊650接合。
焊料凸塊650可具有大於5微米，諸如介於5微米與400微米之間且較佳介於10微米與100微米之間的凸塊高度，以及例如介於20微米與400微米之間且較佳介於50微米與100微米之間的適合寬度或直徑。焊料凸塊650可包括鉍、銦、錫-鉛合金、錫-銀合金、錫-銀-銅合金或錫-金合金或其他適合材料。
系統級封裝或多晶片模組777之支撐基板811可包括雙順丁烯二醯亞胺三嗪(BT)、玻璃纖維、陶瓷、玻璃、矽、銅或鋁。舉例而言，支撐基板811可為印製電路板(PCB)、矽基板、玻璃基板、陶瓷基板或金屬基板。
膠材料79可為聚醯亞胺、苯并環丁烷(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、環氧樹脂、矽氧烷或SU-8，且其厚度可例如大於3微米，諸如介於3微米與100微米之間且較佳介於5微米與50微米之間或介於10微米與30微米之間。
系統級封裝或多晶片模組777中之晶片140之各金屬柱或金屬凸塊64具有未經填充或封裝層87覆蓋之頂部表面，且金屬柱或金屬凸塊64之頂部表面可實質上與填充或封裝層87之頂部表面共平面。
各圖案化金屬層7可由先前所述之黏著層71、位於黏著層71上之先前所述種子層72及位於種子層72上之先前所述金屬層73構成。最底部圖案化金屬層7形成於填充或封裝層87之頂部表面上及金屬柱或金屬凸塊64之頂部表面上。最底部圖案化金屬層7之黏著層71形成於填充或封裝層87之頂部表面上及金屬柱或金屬凸塊64之頂部表面上。最底部聚合物層98形成於填充或封裝層87之頂部表面上及最底部圖案化金屬層7之金屬層73上，且最底部聚合物層98中之多個開口98a位於最底部圖案化金屬層7之金屬層73之多個接點上方且暴露該等接點。中間圖案化金屬層7形成於最底部聚合物層98上以及最底部圖案化金屬層7之金屬層73的經最底部聚合物層98中開口98a暴露之接點上。中間圖案化金屬層7之黏著層71形成於最底部聚合物層98上以及最底部圖案化金屬層7之金屬層73的經最底部聚合物層98中開口98a暴露之接點上。中間聚合物層98形成於最底部聚合物層98上及中間圖案化金屬層7上，且中間聚合物層98中之多個開口98a位於中間圖案化金屬層7之金屬層73之多個接點上方且暴露該等接點。最頂部圖案化金屬層7形成於中間聚合物層98上以及中間圖案化金屬層7之金屬層73的經中間聚合物層98中開口98a暴露之接點上。最頂部圖案化金屬層7之黏著層71形成於中間聚合物層98上以及中間圖案化金屬層7之金屬層73的經中間聚合物層98中開口98a暴露之接點上。最頂部聚合物層98形成於中間聚合物層98上以及最頂部圖案化金屬層7之金屬層73上，且最頂部聚合物層98中之開口98a位於最頂部圖案化金屬層7之金屬層73之多個接點上方且暴露該等接點。形成圖85中所示之圖案化金屬層7之製程即為形成圖33-36中所說明之圖案化金屬層7之製程。
金屬凸塊640可由黏著層641、種子層642以及兩個金屬層643及644構成。厚度可例如小於1微米，諸如介於1奈米與0.5微米之間的黏著層641形成於最頂部聚合物層98上以及最頂部圖案化金屬層7之金屬層73的經最頂部聚合物層98中開口98a暴露之接點上。厚度可例如小於1微米，諸如介於10奈米與0.8微米之間的種子層642形成於黏著層641上。黏著層641之材料可包括鈦、鈦鎢合金、氮化鈦、鉻、鉭、氮化鉭、鎳或鎳釩。種子層642之材料可包括銅、銀、金或鈦銅合金。舉例而言，當黏著層641為位於最頂部聚合物層98上以及最頂部圖案化金屬層7之金屬層73的經最頂部聚合物層98中開口98a暴露之接點上且厚度例如小於1微米，諸如介於1奈米與0.5微米之間的含鈦層(諸如鈦鎢合金、鈦或氮化鈦之單一層)時，可藉由在該含鈦層上濺鍍厚度例如小於1微米，諸如介於10奈米與0.8微米之間的銅層、銀層、鈦銅合金層或金層來形成種子層642。
金屬層643形成於種子層642上，且其厚度例如大於1微米，諸如介於2微米與100微米之間，且較佳介於5微米與60微米之間或介於10微米與50微米之間。金屬層643可包括銅、銀或金。舉例而言，金屬層643可為如下形成之單金屬層：在種子層642(較佳為先前所述之銅或鈦銅合金種子層642)上電鍍銅層，厚度達到例如大於1微米，諸如介於2微米與100微米之間，且較佳介於5微米與60微米之間或介於10微米與50微米之間。
用作阻障層或焊料潤濕層之金屬層644形成於金屬層643上，且其厚度例如介於0.2微米與10微米之間且較佳介於1微米與5微米之間。金屬層644可為鎳、鎳釩或金之單一層，或由先前所述金屬製成之複合層。舉例而言，金屬層644可為位於金屬層643(較佳為先前所述之電鍍銅層643)上及焊料凸塊650下方且厚度例如介於0.2微米與10微米之間且較佳介於1微米與5微米之間的含鎳層(諸如鎳或鎳釩之單一層)。或者，金屬層644可為位於金屬層643(較佳為先前所述之電鍍銅層643)上及焊料凸塊650下方且厚度例如介於0.2微米與10微米之間且較佳介於1微米與5微米之間的含金層(諸如單金層)。或者，金屬層644可包括位於金屬層643(較佳為先前所述之電鍍銅層643)上且厚度例如介於0.2微米與10微米之間且較佳介於1微米與5微米之間的含鎳層；以及位於該含鎳層上及焊料凸塊650下方且厚度例如介於0.2微米與10微米之間且較佳介於1微米與5微米之間的含金層。
在圖85中，一個晶片140(諸如一個晶片140a)具有一個經由由最底部圖案化金屬層7提供之金屬互連結構或金屬線路(如電源平面、電源線路、接地平面、接地線路或訊號線路)連接至另一個晶片140(如一個晶片140b)之一個金屬柱或金屬凸塊64的金屬柱或金屬凸塊64。一個晶片140a具有另一個經由最底部圖案化金屬層7並經由由中間圖案化金屬層7提供之金屬互連結構或金屬線路(例如電源平面、電源線路、接地平面、接地線路或訊號線路)連接至一個晶片140b之另一個金屬柱或金屬凸塊64的金屬柱或金屬凸塊64。各晶片140a具有另一個經由圖案化金屬層7及一個金屬凸塊640連接至一個垂直位於或不垂直位於所連接之金屬柱或金屬凸塊64上方之焊料凸塊650的金屬柱或金屬凸塊64。
圖85中所示之一個晶片140可包括用於達成晶片間訊號連接至另一個晶片140且資料位元寬度例如等於或大於128、等於或大於512、介於32與2048之間、介於128與2048之間、介於256與1024之間或介於512與1024之間的小型輸入/輸出(I/O)電路。各小型I/O電路可由小型驅動器及小型ESD(靜電放電)電路構成或無ESD電路，或可由小型接收器及小型ESD電路構成或無ESD電路。在例示性實施例中，一個小型I/O電路之總負載(總電容)可介於0.1 pF與10 pF之間且較佳介於0.1 pF與2 pF之間。在例示性實施例中，小型驅動器之輸出電容(負載)可介於0.01 pF與10 pF之間，介於0.1 pF與10 pF之間，介於0.1 pF與5 pF之間，介於0.1 pF與2 pF之間，介於0.1 pF與1 pF之間或介於0.01 pF與1 pF之間。對於一些應用，小型接收器之輸入電容(負載)可介於0.01 pF與10 pF之間，介於0.1 pF與10 pF之間，介於0.1 pF與5 pF之間，介於0.1 pF與2 pF之間，介於0.1 pF與1 pF之間或介於0.01 pF與1 pF之間。
圖86為展示介於兩個晶片700與800之間的介面電路之電路圖之一實例。兩個晶片700及800可為圖52、圖54、圖55、圖66、圖67、圖74、圖83、圖84、圖85或圖104中所說明之先前所述晶片120、130及140中之任兩者。或者，兩個晶片700及800可為圖72或圖73中所說明之先前所述晶片120、130、140及160中之任兩者。或者，兩個晶片700及800可為圖107K、圖107L、圖108F或圖109T中所說明之下文所述晶片120、130及140中之任兩者。
舉例而言，晶片700為圖52、圖54、圖55、圖66、圖67、圖72、圖73、圖74、圖83、圖84、圖104、圖107K、圖107L、圖108F或圖109T中所示之一個晶片120，而晶片800可為圖52、圖54、圖55、圖66、圖67、圖72、圖73、圖74、圖83、圖84、圖104、圖107K、圖107L、圖108F或圖109T中所示之晶片130及140之一。或者，晶片700為圖72或圖73中所示之晶片120、130及140之一，而晶片800可為圖72或圖73中所示之晶片160。或者，晶片700為圖52、圖54、圖55、圖66、圖67、圖72、圖73、圖74、圖83、圖84、圖104、圖107K、圖107L、圖108F或圖109T中所示之一個晶片120，而晶片800可為圖52、圖54、圖55、圖66、圖67、圖72、圖73、圖74、圖83、圖84、圖104、圖107K、圖107L、圖108F或圖109T中所示之另一個晶片120。或者，晶片700為圖52、圖54、圖55、圖66、圖67、圖72、圖73、圖74、圖83、圖84、圖104、圖107K、圖107L、圖108F或圖109T中所示之一個晶片130，而晶片800可為圖52、圖54、圖55、圖66、圖67、圖72、圖73、圖74、圖83、圖84、圖104、圖107K、圖107L、圖108F或圖109T中所示之另一個晶片130。或者，晶片700為圖52、圖54、圖55、圖66、圖67、圖72、圖73、圖74、圖83、圖84、圖85、圖104、圖107K、圖107L、圖108F或圖109T中所示之一個晶片140，而晶片800可為圖52、圖54、圖55、圖66、圖67、圖72、圖73、圖74、圖83、圖84、圖85、圖104、圖107K、圖107L、圖108F或圖109T中所示之另一個晶片140。
若晶片700或800為記憶體晶片，諸如靜態隨機存取記憶體(SRAM)晶片或動態隨機存取記憶體(DRAM)晶片，則晶片700或800之記憶體大小可大於10兆位元組(megabyte，MB)，諸如介於10兆位元組與32千兆位元組(gigabyte)之間且較佳介於100兆位元組與4千兆位元組之間。
參看圖86，晶片700可包括兩個晶片間電路200a及200b、兩個內部電路200c及200d、兩個晶片連外電路57a及57b，以及兩個測試介面電路333a及333b。晶片800可包括兩個晶片間電路200e及200f、兩個內部電路200g及200h、兩個晶片連外電路57c及57d，以及兩個測試介面電路333c及333d。晶片700經由多個金屬互連結構350(展示其中兩者)連接至晶片800。當晶片700為一個晶片120且晶片800為一個晶片130時，金屬互連結構350例如可包括圖案化金屬層2、3、4及5以及金屬柱或金屬凸塊24、34及44。或者，當晶片700為一個晶片130且晶片800為一個晶片140時，金屬互連結構350可包括圖案化金屬層4、5、6及7以及金屬柱或金屬凸塊44、54及64。或者，當晶片700為一個晶片120且晶片800為一個晶片140時，金屬互連結構350可包括圖案化金屬層2、3、5、6及7以及金屬柱或金屬凸塊24、34、54及64。或者，當晶片700及800為兩個晶片120時，金屬互連結構350可包括圖案化金屬層2及3以及金屬柱或金屬凸塊24。或者，當晶片700及800為兩個晶片130時，金屬互連結構350可包括圖案化金屬層4及5以及金屬柱或金屬凸塊44。或者，當晶片700及800為兩個晶片140時，金屬互連結構350可包括圖案化金屬層6及7以及金屬柱或金屬凸塊64。
晶片700之晶片間電路200a可包括晶片間緩衝器701a及晶片間ESD(靜電放電)電路701b。晶片間緩衝器701a具有第一節點FN1及第二節點SN1，且晶片間ESD電路701b具有連接至第一節點FN1之節點En。晶片間緩衝器701a可為晶片間接收器，該晶片間接收器可為由NMOS電晶體751a及PMOS電晶體751b構成之反相器。NMOS電晶體751a及PMOS電晶體751b之閘極用作輸入節點，該輸入節點為晶片間緩衝器701a之第一節點FN1。NMOS電晶體751a及PMOS電晶體751b之汲極用作輸出節點，該輸出節點為晶片間緩衝器701a之第二節點SN1。
或者，晶片間緩衝器701a可為包括若干級反相器之多級級聯晶片間接收器。舉例而言，參看圖87，晶片間緩衝器701a可為兩級級聯晶片間接收器。兩級級聯晶片間接收器之第一級584a為由NMOS電晶體751a及PMOS電晶體751b構成之反相器，且該兩級級聯晶片間接收器之第二級584b(末級)為由NMOS電晶體751c及PMOS電晶體751d構成之反相器。NMOS電晶體751c之尺寸大於NMOS電晶體751a之尺寸，且PMOS電晶體751d之尺寸大於PMOS電晶體751b之尺寸。NMOS電晶體751a及PMOS電晶體751b之閘極用作輸入節點，該輸入節點為晶片間緩衝器701a之第一節點FN1。NMOS電晶體751c及PMOS電晶體751d之汲極用作輸出節點，該輸出節點為晶片間緩衝器701a之第二節點SN1。NMOS電晶體751a及PMOS電晶體751b之汲極連接至NMOS電晶體751c及PMOS電晶體751d之閘極。
參看圖86，晶片700之晶片間電路200b可包括晶片間緩衝器702a及晶片間ESD(靜電放電)電路702b。晶片間緩衝器702a具有第一節點FN2及第二節點SN2，且晶片間ESD電路702b具有連接至第二節點SN2之節點En。晶片間緩衝器702a可為晶片間驅動器，該晶片間驅動器可為由NMOS電晶體752a及PMOS電晶體752b構成之反相器。NMOS電晶體752a及PMOS電晶體752b之閘極用作輸入節點，該輸入節點為晶片間緩衝器702a之第一節點FN2。NMOS電晶體752a及PMOS電晶體752b之汲極用作輸出節點，該輸出節點為晶片間緩衝器702a之第二節點SN2。
或者，晶片間緩衝器702a可為包括若干級反相器之多級級聯晶片間驅動器。舉例而言，參看圖88，晶片間緩衝器702a可為兩級級聯晶片間驅動器。兩級級聯晶片間驅動器之第一級585a為由NMOS電晶體752c及PMOS電晶體752d構成之反相器，且該兩級級聯晶片間驅動器之第二級585b(末級)為由NMOS電晶體752a及PMOS電晶體752b構成之反相器。NMOS電晶體752a之尺寸大於NMOS電晶體752c之尺寸，且PMOS電晶體752b之尺寸大於PMOS電晶體752d之尺寸。NMOS電晶體752c及PMOS電晶體752d之閘極用作輸入節點，該輸入節點為晶片間緩衝器702a之第一節點FN2。NMOS電晶體752a及PMOS電晶體752b之汲極用作輸出節點，該輸出節點為晶片間緩衝器702a之第二節點SN2。NMOS電晶體752c及PMOS電晶體752d之汲極連接至NMOS電晶體752a及PMOS電晶體752b之閘極。
參看圖86，晶片800之晶片間電路200e可包括晶片間緩衝器703a及晶片間ESD(靜電放電)電路703b。晶片間緩衝器703a具有第一節點FN3及第二節點SN3，且晶片間ESD電路703b具有連接至第二節點SN3之節點En。晶片間緩衝器703a可為晶片間驅動器，該晶片間驅動器可為由NMOS電晶體753a及PMOS電晶體753b構成之反相器。NMOS電晶體753a及PMOS電晶體753b之閘極用作輸入節點，該輸入節點為晶片間緩衝器703a之第一節點FN3。NMOS電晶體753a及PMOS電晶體753b之汲極用作輸出節點，該輸出節點為晶片間緩衝器703a之第二節點SN3。
或者，晶片間緩衝器703a可為包括若干級反相器之多級級聯晶片間驅動器。舉例而言，參看圖89，晶片間緩衝器703a可為兩級級聯晶片間驅動器。兩級級聯晶片間驅動器之第一級586a為由NMOS電晶體753c及PMOS電晶體753d構成之反相器，且該兩級級聯晶片間驅動器之第二級586b(末級)為由NMOS電晶體753a及PMOS電晶體753b構成之反相器。NMOS電晶體753a之尺寸大於NMOS電晶體753c之尺寸，且PMOS電晶體753b之尺寸大於PMOS電晶體753d之尺寸。NMOS電晶體753c及PMOS電晶體753d之閘極用作輸入節點，該輸入節點為晶片間緩衝器703a之第一節點FN3。NMOS電晶體753a及PMOS電晶體753b之汲極用作輸出節點，該輸出節點為晶片間緩衝器703a之第二節點SN3。NMOS電晶體753c及PMOS電晶體753d之汲極連接至NMOS電晶體753a及PMOS電晶體753b之閘極。
參看圖86，晶片800之晶片間電路200f可包括晶片間緩衝器704a及晶片間ESD(靜電放電)電路704b。晶片間緩衝器704a具有第一節點FN4及第二節點SN4，且晶片間ESD電路704b具有連接至第一節點FN4之節點En。晶片間緩衝器704a可為晶片間接收器，該晶片間接收器可為由NMOS電晶體754a及PMOS電晶體754b構成之反相器。NMOS電晶體754a及PMOS電晶體754b之閘極用作輸入節點，該輸入節點為晶片間緩衝器704a之第一節點FN4。NMOS電晶體754a及PMOS電晶體754b之汲極用作輸出節點，該輸出節點為晶片間緩衝器704a之第二節點SN4。
或者，晶片間緩衝器704a可為包括若干級反相器之多級級聯晶片間接收器。舉例而言，參看圖90，晶片間緩衝器704a可為兩級級聯晶片間接收器。兩級級聯晶片間接收器之第一級587a為由NMOS電晶體754a及PMOS電晶體754b構成之反相器，且該兩級級聯晶片間接收器之第二級587b(末級)為由NMOS電晶體754c及PMOS電晶體754d構成之反相器。NMOS電晶體754c之尺寸大於NMOS電晶體754a之尺寸，且PMOS電晶體754d之尺寸大於PMOS電晶體754b之尺寸。NMOS電晶體754a及PMOS電晶體754b之閘極用作輸入節點，該輸入節點為晶片間緩衝器704a之第一節點FN4。NMOS電晶體754c及PMOS電晶體754d之汲極用作輸出節點，該輸出節點為晶片間緩衝器704a之第二節點SN4。NMOS電晶體754a及PMOS電晶體754b之汲極連接至NMOS電晶體754c及PMOS電晶體754d之閘極。
參看圖86，晶片700之晶片連外電路57a可包括晶片連外緩衝器58a及晶片連外ESD(靜電放電)電路59a。晶片連外緩衝器58a具有第一節點FN5及第二節點SN5，且晶片連外ESD電路59a具有連接至第一節點FN5之節點En。晶片連外緩衝器58a可為晶片外接收器，該晶片外接收器可為由NMOS電晶體4205及PMOS電晶體4206構成之反相器。NMOS電晶體4205及PMOS電晶體4206之閘極用作輸入節點，該輸入節點為晶片連外緩衝器58a之第一節點FN5。NMOS電晶體4205及PMOS電晶體4206之汲極用作輸出節點，該輸出節點為晶片連外緩衝器58a之第二節點SN5。
或者，晶片連外緩衝器58a可為包括若干級反相器之多級級聯晶片外接收器。舉例而言，參看圖91，晶片連外緩衝器58a可為兩級級聯晶片外接收器。兩級級聯晶片外接收器之第一級425a為由NMOS電晶體4205及PMOS電晶體4206構成之反相器，且該兩級級聯晶片外接收器之第二級425b(末級)為由NMOS電晶體4207及PMOS電晶體4208構成之反相器。NMOS電晶體4207之尺寸大於NMOS電晶體4205之尺寸，且PMOS電晶體4208之尺寸大於PMOS電晶體4206之尺寸。NMOS電晶體4205及PMOS電晶體4206之閘極用作輸入節點，該輸入節點為晶片連外緩衝器58a之第一節點FN5。NMOS電晶體4207及PMOS電晶體4208之汲極用作輸出節點，該輸出節點為晶片連外緩衝器58a之第二節點SN5。NMOS電晶體4205及PMOS電晶體4206之汲極連接至NMOS電晶體4207及PMOS電晶體4208之閘極。
參看圖86，晶片700之晶片連外電路57b可包括晶片連外緩衝器58b及晶片連外ESD(靜電放電)電路59b。晶片連外緩衝器58b具有第一節點FN6及第二節點SN6，且晶片連外ESD電路59b具有連接至第二節點SN6之節點En。晶片連外緩衝器58b可為晶片外驅動器，該晶片外驅動器可為由NMOS電晶體4203及PMOS電晶體4204構成之反相器。NMOS電晶體4203及PMOS電晶體4204之閘極用作輸入節點，該輸入節點為晶片連外緩衝器58b之第一節點FN6；且NMOS電晶體4203及PMOS電晶體4204之汲極用作輸出節點，該輸出節點為晶片連外緩衝器58b之第二節點SN6。
或者，晶片連外緩衝器58b可為包括若干級反相器之多級級聯晶片外驅動器。舉例而言，參看圖92，晶片連外緩衝器58b可為兩級級聯晶片外驅動器。兩級級聯晶片外驅動器之第一級426a為由NMOS電晶體4201及PMOS電晶體4202構成之反相器，且該兩級級聯晶片外驅動器之第二級426b(末級)為由NMOS電晶體4203及PMOS電晶體4204構成之反相器。NMOS電晶體4203之尺寸大於NMOS電晶體4201之尺寸，且PMOS電晶體4204之尺寸大於PMOS電晶體4202之尺寸。NMOS電晶體4201及PMOS電晶體4202之閘極用作輸入節點，該輸入節點為晶片連外緩衝器58b之第一節點FN6。NMOS電晶體4203及PMOS電晶體4204之汲極用作輸出節點，該輸出節點為晶片連外緩衝器58b之第二節點SN6。NMOS電晶體4201及PMOS電晶體4202之汲極連接至NMOS電晶體4203及PMOS電晶體4204之閘極。
參看圖86，晶片800之晶片連外電路57c可包括晶片連外緩衝器58c及晶片連外ESD(靜電放電)電路59c。晶片連外緩衝器58c具有第一節點FN7及第二節點SN7，且晶片連外ESD電路59c具有連接至第二節點SN7之節點En。晶片連外緩衝器58c可為晶片外驅動器，該晶片外驅動器可為由NMOS電晶體4303及PMOS電晶體4304構成之反相器。NMOS電晶體4303及PMOS電晶體4304之閘極用作輸入節點，該輸入節點為晶片連外緩衝器58c之第一節點FN7。NMOS電晶體4303及PMOS電晶體4304之汲極用作輸出節點，該輸出節點為晶片連外緩衝器58c之第二節點SN7。
或者，晶片連外緩衝器58c可為包括若干級反相器之多級級聯晶片外驅動器。舉例而言，參看圖93，晶片連外緩衝器58c可為兩級級聯晶片外驅動器。兩級級聯晶片外驅動器之第一級427a為由NMOS電晶體4301及PMOS電晶體4302構成之反相器，且該兩級級聯晶片外驅動器之第二級427b(末級)為由NMOS電晶體4303及PMOS電晶體4304構成之反相器。NMOS電晶體4303之尺寸大於NMOS電晶體4301之尺寸，且PMOS電晶體4304之尺寸大於PMOS電晶體4302之尺寸。NMOS電晶體4301及PMOS電晶體4302之閘極用作輸入節點，該輸入節點為晶片連外緩衝器58c之第一節點FN7。NMOS電晶體4303及PMOS電晶體4304之汲極用作輸出節點，該輸出節點為晶片連外緩衝器58c之第二節點SN7。NMOS電晶體4301及PMOS電晶體4302之汲極連接至NMOS電晶體4303及PMOS電晶體4304之閘極。
參看圖86，晶片800之晶片連外電路57d可包括晶片連外緩衝器58d及晶片連外ESD(靜電放電)電路59d。晶片連外緩衝器58d具有第一節點FN8及第二節點SN8，且晶片連外ESD電路59d具有連接至第一節點FN8之節點En。晶片連外緩衝器58d可為晶片外接收器，該晶片外接收器可為由NMOS電晶體4305及PMOS電晶體4306構成之反相器。NMOS電晶體4305及PMOS電晶體4306之閘極用作輸入節點，該輸入節點為晶片連外緩衝器58d之第一節點FN8。NMOS電晶體4305及PMOS電晶體4306之汲極用作輸出節點，該輸出節點為晶片連外緩衝器58d之第二節點SN8。
或者，晶片連外緩衝器58d可為包括若干級反相器之多級級聯晶片外接收器。舉例而言，參看圖94，晶片連外緩衝器58d可為兩級級聯晶片外接收器。兩級級聯晶片外接收器之第一級428a為由NMOS電晶體4305及PMOS電晶體4306構成之反相器，且該兩級級聯晶片外接收器之第二級428b(末級)為由NMOS電晶體4307及PMOS電晶體4308構成之反相器。NMOS電晶體4307之尺寸大於NMOS電晶體4305之尺寸，且PMOS電晶體4308之尺寸大於PMOS電晶體4306之尺寸。NMOS電晶體4305及PMOS電晶體4306之閘極用作輸入節點，該輸入節點為晶片連外緩衝器58d之第一節點FN8。NMOS電晶體4307及PMOS電晶體4308之汲極用作輸出節點，該輸出節點為晶片連外緩衝器58d之第二節點SN8。NMOS電晶體4305及PMOS電晶體4306之汲極連接至NMOS電晶體4307及PMOS電晶體4308之閘極。
圖95為展示介於晶片700與800之間的介面電路之電路圖之另一實例。圖95中所示之電路圖類似於圖86中所示者，但晶片間緩衝器701a、702a、703a及704a係設計為晶片間三態緩衝器，該等晶片間三態緩衝器各包括三態驅動器及三態接收器而非晶片間接收器及驅動器，且晶片連外緩衝器58a、58b、58c及58d係設計為晶片外三態緩衝器，該等晶片外三態緩衝器各包括三態驅動器及三態接收器而非晶片外接收器及驅動器。在圖95中，晶片700之晶片間緩衝器701a可為晶片間三態緩衝器，其具有第一I/O(輸入/輸出)節點用作晶片間緩衝器701a之第一節點FN1，且具有第二I/O節點用作晶片間緩衝器701a之第二節點SN1。晶片700之晶片間緩衝器702a可為晶片間三態緩衝器，其具有第一I/O節點用作晶片間緩衝器702a之第一節點FN2，且具有第二I/O節點用作晶片間緩衝器702a之第二節點SN2。晶片800之晶片間緩衝器703a可為晶片間三態緩衝器，其具有第一I/O節點用作晶片間緩衝器703a之第一節點FN3，且具有第二I/O節點用作晶片間緩衝器703a之第二節點SN3。晶片800之晶片間緩衝器704a可為晶片間三態緩衝器，其具有第一I/O節點用作晶片間緩衝器704a之第一節點FN4，且具有第二I/O節點用作晶片間緩衝器704a之第二節點SN4。晶片700之晶片連外緩衝器58a可為晶片外三態緩衝器，其具有第一I/O節點用作晶片連外緩衝器58a之第一節點FN5，且具有第二I/O節點用作晶片連外緩衝器58a之第二節點SN5。晶片700之晶片連外緩衝器58b可為晶片外三態緩衝器，其具有第一I/O節點用作晶片連外緩衝器58b之第一節點FN6，且具有第二I/O節點用作晶片連外緩衝器58b之第二節點SN6。晶片800之晶片連外緩衝器58c可為晶片外三態緩衝器，其具有第一I/O節點用作晶片連外緩衝器58c之第一節點FN7，且具有第二I/O節點用作晶片連外緩衝器58c之第二節點SN7。晶片800之晶片連外緩衝器58d可為晶片外三態緩衝器，其具有第一I/O節點用作晶片連外緩衝器58d之第一節點FN8，且具有第二I/O節點用作晶片連外緩衝器58d之第二節點SN8。
參看圖86或圖95，各內部電路200c、200d、200g及200h可為反或閘、反及閘、及閘、或閘、運算放大器、快閃記憶體單元、靜態隨機存取記憶體(SRAM)單元、動態隨機存取記憶體(DRAM)單元、非揮發性記憶體單元、可抹除可程式化唯讀記憶體(EPROM)單元、唯獨記憶體(ROM)單元、磁性隨機存取記憶體(MRAM)單元、感測放大器、類比/數位(A/D)轉換器、數位/類比(D/A)轉換器、反相器、加法器、多工器、雙工器、倍增器、互補金屬氧化物半導體(CMOS)器件、雙極CMOS器件、雙極電路或類比電路。各內部電路200c、200d、200g及200h可包括實體通道寬度與實體通道長度之比率在例如約0.1至20之範圍內、在例如約0.1至10之範圍內或在例如約0.2至2之範圍內的NMOS電晶體(n型金屬氧化物半導體電晶體)。或者，各內部電路200c、200d、200g及200h可包括實體通道寬度與實體通道長度之比率在例如約0.2至40之範圍內、在例如約0.2至20之範圍內或在例如約0.4至4之範圍內的PMOS電晶體(p型金屬氧化物半導體電晶體)。各晶片間ESD電路701b、702b、703b及704b以及各晶片連外ESD電路59a、59b、59c及59d可包括一或多個ESD(靜電放電)單元，各ESD單元由兩個逆偏壓二極體構成或由PMOS電晶體及NMOS電晶體構成。
晶片間緩衝器701a之第一節點FN1可連接至晶片間ESD電路701b之節點En，經由晶片700之金屬互連結構740b連接至測試介面電路333a之第一端點F1，且經由金屬互連結構740b連接至晶片700之金屬線路或金屬接墊170a。金屬線路或金屬接墊170a經由一個金屬互連結構350連接至晶片800之金屬線路或金屬接墊180a。晶片間緩衝器701a之第二節點SN1可經由晶片700之金屬互連結構740a連接至內部電路200c。
晶片間緩衝器702a之第一節點FN2可經由晶片700之金屬互連結構740c連接至內部電路200d。晶片間緩衝器702a之第二節點SN2可連接至晶片間ESD電路702b之節點En，經由晶片700之金屬互連結構740d連接至測試介面電路333b之第二端點F2，且經由金屬互連結構740d連接至晶片700之金屬線路或金屬接墊170b。金屬線路或金屬接墊170b經由另一個金屬互連結構350連接至晶片800之金屬線路或金屬接墊180b。
晶片間緩衝器703a之第一節點FN3可經由晶片800之金屬互連結構740e連接至內部電路200g。晶片間緩衝器703a之第二節點SN3可連接至晶片間ESD電路703b之節點En，經由晶片800之金屬互連結構740f連接至測試介面電路333c之第一端點F3，且經由金屬互連結構740f連接至晶片800之金屬接墊或金屬線路180a。
晶片間緩衝器704a之第一節點FN4可連接至晶片間ESD電路704b之節點En，經由晶片800之金屬互連結構740h連接至測試介面電路333d之第一端點F4，且經由金屬互連結構740h連接至晶片800之金屬線路或金屬接墊180b。晶片間緩衝器704a之第二節點SN4可經由晶片800之金屬互連線740g連接至內部電路200h。
晶片連外緩衝器58a之第一節點FN5可連接至晶片連外ESD電路59a之節點En，且經由晶片700之金屬互連結構740j連接至晶片700之金屬線路或金屬接墊170c。晶片連外緩衝器58a之第二節點SN5可經由晶片700之金屬互連結構740i連接至測試介面電路333a之第二端點S1。
晶片連外緩衝器58b之第一節點FN6可經由晶片700之金屬互連結構740k連接至測試介面電路333b之第二端點S2。晶片連外緩衝器58b之第二節點SN6可連接至晶片連外ESD電路59b之節點En，且經由晶片700之金屬互連結構740m連接至晶片700之金屬線路或金屬接墊170d。
晶片連外緩衝器58c之第一節點FN7可經由晶片800之金屬互連結構740n連接至測試介面電路333c之第二端點S3。晶片連外緩衝器58c之第二節點SN7可連接至晶片連外ESD電路59c之節點En，且經由晶片800之金屬互連結構740p連接至晶片800之金屬線路或金屬接墊180c。
晶片連外緩衝器58d之第一節點FN8可連接至晶片連外ESD電路59d之節點En，且經由晶片800之金屬互連結構740r連接至晶片800之金屬線路或金屬接墊180d。
晶片700之四個金屬線路或金屬接墊170a-170d可為圖52、圖54、圖55、圖66、圖67、圖72、圖73、圖74、圖83、圖84、圖104、圖107K、圖107L、圖108F或圖109T中所示之一個晶片120之四個金屬線路或金屬接墊26；且晶片800之四個金屬線路或金屬接墊180a-180d可為圖52、圖54、圖55、圖66、圖67、圖72、圖73、圖74、圖83、圖84、圖104、圖107K、圖107L、圖108F或圖109T中所示之另一個晶片120之四個金屬線路或金屬接墊26，可為圖52、圖54、圖55、圖66、圖67、圖72、圖73、圖74、圖83、圖84、圖104、圖107K、圖107L、圖108F或圖109T中所示之一個晶片130之四個金屬線路或金屬接墊46，或可為圖52、圖54、圖55、圖66、圖67、圖72、圖73、圖74、圖83、圖84、圖104、圖107K、圖107L、圖108F或圖109T中所示之一個晶片140之四個金屬線路或金屬接墊66。或者，晶片700之四個金屬線路或金屬接墊170a-170d可為圖52、圖54、圖55、圖66、圖67、圖72、圖73、圖74、圖83、圖84、圖104、圖107K、圖107L、圖108F或圖109T中所示之一個晶片130之四個金屬線路或金屬接墊46；且晶片800之四個金屬線路或金屬接墊180a-180d可為圖52、圖54、圖55、圖66、圖67、圖72、圖73、圖74、圖83、圖84、圖104、圖107K、圖107L、圖108F或圖109T中所示之另一個晶片130之四個金屬線路或金屬接墊46。或者，晶片700之四個金屬線路或金屬接墊170a-170d可為圖52、圖54、圖55、圖66、圖67、圖72、圖73、圖74、圖83、圖84、圖85、圖104、圖107K、圖107L、圖108F或圖109T中所示之一個晶片140之四個金屬線路或金屬接墊66；且晶片800之四個金屬線路或金屬接墊180a-180d可為圖52、圖54、圖55、圖66、圖67、圖72、圖73、圖74、圖83、圖84、圖85、圖104、圖107K、圖107L、圖108F或圖109T中所示之另一個晶片140之四個金屬線路或金屬接墊66。或者，晶片800之四個金屬線路或金屬接墊180a-180d可為圖72或圖73中所示之晶片160之四個金屬線路或金屬接墊163；且晶片700之四個金屬線路或金屬接墊170a-170d可為圖72或圖73中所示之一個晶片120之四個金屬線路或金屬接墊26，圖72或圖73中所示之一個晶片130之四個金屬線路或金屬接墊46，或圖72或圖73中所示之一個晶片140之四個金屬線路或金屬接墊66。
金屬線路或金屬接墊170a-170d及180a-180d可包括鋁或電鍍銅。金屬線路或金屬接墊170c、170d、180c及180d例如可經由圖52、圖55、圖66、圖72、圖83或圖84中所示之焊料凸塊或焊料球29a，經由圖104中所示之焊料凸塊或焊料球845，或經由圖54、圖67或圖73中所示之金屬柱或金屬凸塊39連接至外部電路，諸如母板、印刷電路板、金屬基板、玻璃基板或陶瓷基板。或者，金屬線路或金屬接墊170c、170d、180c及180d可經由圖74中所示之打線導線830連接至圖74中所示之球柵陣列(BGA)基板810。或者，金屬線路或金屬接墊170c、170d、180c及180d可經由圖85中所示之焊料凸塊650連接至圖85中所示之電路板999。
小型晶片間緩衝器701a或702a(諸如晶片間驅動器、晶片間接收器或晶片間三態緩衝器)可分別正如內部緩衝器(諸如內部驅動器、內部接收器或內部三態緩衝器)一般經設計，以用於晶片700內之長程互連，亦即，該長程互連連接晶片700內多個遠距離電晶體。小型晶片間緩衝器703a或704a(諸如晶片間驅動器、晶片間接收器或晶片間三態緩衝器)可分別正如內部緩衝器(諸如內部驅動器、內部接收器或內部三態緩衝器)一般經設計，以用於晶片800內之長程互連，亦即，該長程互連連接晶片800內多個遠距離電晶體。小型晶片間緩衝器701a、702a、703a及704a可經設計而位於晶片700與晶片800上以用於晶片800與晶片700之間的訊號、時脈、電源或接地連接。晶片700上晶片間緩衝器(包括晶片間緩衝器701a及702a)之數目可等於或多於例如512個，且較佳等於或多於例如1024個。晶片800上晶片間緩衝器(包括晶片間緩衝器703a及704a)之數目可等於或多於例如512個，且較佳等於或多於例如1024個。
大型晶片連外緩衝器58a、58b、58c及58d(諸如晶片外驅動器、晶片外接收器或晶片外三態緩衝器)經設計而位於晶片700與晶片800上以用於電路測試及/或用於例如經由圖52、圖55、圖66、圖72、圖83或圖84中所示之焊料凸塊或焊料球29a或經由圖54、圖67或圖73中所示之金屬柱或金屬凸塊39達成訊號、時脈、電源或接地連接至母板、印刷電路板、金屬基板、玻璃基板或陶瓷基板，經由圖74中所示之打線導線830達成訊號、時脈、電源或接地連接至圖74中所示之球柵陣列(BGA)基板810，或經由圖85中所示之焊料凸塊650達成訊號、時脈、電源或接地連接至圖85中所示之電路板999。測試電路為(i)在將晶圓切開或切塊成晶片700或800之前所進行之晶圓級測試，或(ii)在將晶片700與800連接至彼此之後所進行之封裝級測試(最終測試)。
測試介面電路333a及333b經設計而位於晶片700上，且測試介面電路333c及333d經設計而位於晶片800上。圖86中所示之測試介面電路333a或333d之第一端點F1或F4的輸出電容(如自晶片間緩衝器701a或704a所見)小於2 pF，例如小於1 pF或小於0.2 pF。圖86中所示之測試介面電路333a或333d之第一端點F1或F4的輸出負載電容小於2 pF，例如小於1 pF或小於0.2 pF。圖86中所示之測試介面電路333b或333c之第一端點F2或F3的輸入電容(如自晶片間緩衝器702a或703a所見)小於2 pF，例如小於1 pF或小於0.2 pF。圖86中所示之測試介面電路333b或333c之第一端點F2或F3的輸入負載電容小於2 pF，例如小於1 pF或小於0.2 pF。圖95中所示之測試介面電路333a、333b、333c或333d之第一端點F1、F2、F3或F4的輸入或輸出電容(如自晶片間緩衝器701a、702a、703a或704a所見)小於2 pF，例如小於1 pF或小於0.2 pF。圖95中所示之測試介面電路333a、333b、333c或333d之第一端點F1、F2、F3或F4的輸入或輸出負載電容小於2 pF，例如小於1 pF或小於0.2 pF。圖86或圖95中所示之各測試介面電路333a、333b、333c及333d可為掃描測試電路，且該掃描測試電路可用於在將晶圓切開或切塊成晶片700或800之前經由與測試探針連接之金屬線路或金屬接墊170a-170d及180a-180d在晶圓級測試下進行掃描測試，或在將晶片700與800連接至彼此之後在封裝級測試(最終測試)下進行掃描測試。掃描測試電路係用於藉由輸入掃描輸入訊號(scan-in signal)或輸出掃描輸出訊號(scan-out signal)來測試正反器。
參看圖86或圖95，金屬互連結構350可用於時脈線路或互連結構，或是用於訊號線路或互連結構，如位元線、位元互連結構、位址線或位址互連結構。
由兩個金屬互連結構350提供且在晶片700與800之間達成平行資料通信的位元線或位元互連結構之總數可為2個，例如，如圖86或圖95中所示。在此狀況下，晶片700與800之間的平行資料通信之位元寬度為2。或者，由金屬互連結構350提供且在晶片700與800之間達成平行資料通信的位元線或位元互連結構之總數可等於或多於4、8、16、32、64、128、256、512或1024個；意謂平行資料通信之位元寬度可等於或大於4、8、16、32、64、128、256、512或1024。應注意，在此等替代方案中，圖86或圖95中僅展示兩個位元線或位元互連結構350(及其相應晶片間緩衝器701a、702a、703a及704a)，而其他位元線或位元互連結構(及其相應晶片間緩衝器)未展示於圖86或圖95中，但該等其他位元線或位元互連結構(及其相應晶片間緩衝器)經設計而與圖86或圖95中所示之兩個位元線或位元互連結構350(及其相應晶片間緩衝器701a、702a、703a及704a)相同。用於位元線或位元互連結構之各金屬互連結構350將晶片700之晶片間緩衝器701a及702a之一連接至晶片800之晶片間緩衝器703a及704a之一。作為位元寬度為1024之狀況的一實例，晶片700存在1024個晶片間緩衝器(諸如701a或702a)，該等晶片間緩衝器連接至1024個位元線或位元互連結構(諸如350)且接著連接至晶片800之1024個晶片間緩衝器(諸如703a或704a)。因此，與在晶片700與800之間達成平行資料通信之位元線或位元互連結構350連接的晶片間緩衝器701a及702a之總數等於位元線或位元互連結構350之總數，且亦等於與位元線或位元互連結構350連接的晶片間緩衝器703a及704a之總數。由金屬互連結構350提供且介於晶片700與800之間的位元線或位元互連結構之資料通信的資料位元寬度可等於或大於例如2、4、8、16、32、64、128、256、512或1024，且較佳等於或大於512或1024。
參看圖86或圖95，小型晶片間ESD電路701b、702b、703b及704b係用於在晶片封裝或總成製造過程中對晶片700與800之間的小型晶片間緩衝器701a、702a、703a及704a實施靜電荷保護。或者，晶片700與800之間的小型晶片間緩衝器701a、702a、703a及704a可能不需要ESD電路，亦即，可略去晶片間ESD電路701b、702b、703b及704b。換言之，不存在連接至金屬互連結構740b、740d、740f及740h之ESD電路。
大型晶片連外緩衝器58a、58b、58c及58d所需之大型晶片連外ESD電路59a、59b、59c及59d經設計而位於晶片700與晶片800上以用於電路測試及/或用於例如經由圖52、圖55、圖66、圖72、圖83或圖84中所示之焊料凸塊或焊料球29a或經由圖54、圖67或圖73中所示之金屬柱或金屬凸塊39達成訊號、時脈、電源或接地連接至母板、印刷電路板、金屬基板、玻璃基板或陶瓷基板，經由圖74中所示之打線導線830達成訊號、時脈、電源或接地連接至圖74中所示之球柵陣列(BGA)基板810，或經由圖85中所示之焊料凸塊650達成訊號、時脈、電源或接地連接至圖85中所示之電路板999。電路測試為(i)在將晶圓切開或切塊成晶片700或800之前所進行之晶圓級測試，或(ii)在將晶片700與800連接至彼此之後所進行之封裝級測試(最終測試)。大型晶片連外ESD電路59a、59b、59c及59d係用於在電路測試(諸如晶圓級測試或封裝級測試(最終測試))期間實施靜電荷保護。
小型晶片間ESD電路701b、702b、703b或704b之尺寸可分別小於大型晶片連外ESD電路59a、59b、59c或59d之尺寸。舉例而言，晶片間ESD電路701b、702b、703b或704b之尺寸可定義為晶片間ESD電路701b、702b、703b或704b之負載或電容，且晶片連外ESD電路59a、59b、59c或59d之尺寸可定義為晶片連外ESD電路59a、59b、59c或59d之負載或電容。在一種狀況下，各小型晶片間ESD電路701b、702b、703b及704b之尺寸(負載或電容)小於2 pF(微微法拉)，諸如介於0.01 pF與2 pF之間，例如小於0.5 pF，諸如介於0.01 pF與0.5 pF之間；且各大型晶片連外ESD電路59a、59b、59c及59d之尺寸(負載或電容)大於2 pF，諸如介於2 pF與100 pF之間，例如大於5 pF，諸如介於5 pF與100 pF之間。在另一種狀況下，各小型晶片間ESD電路701b、702b、703b及704b之尺寸(負載或電容)小於1 pF，諸如介於0.01 pF與1 pF之間；且各大型晶片連外ESD電路59a、59b、59c及59d之尺寸(負載或電容)大於1 pF，諸如介於1 pF與100 pF之間。
或者，可如下定義小型晶片間ESD電路701b、702b、703b或704b之尺寸或大型晶片連外ESD電路59a、59b、59c或59d之尺寸。ESD(靜電放電)電路(諸如晶片間ESD電路701b、702b、703b或704b，或晶片連外ESD電路59a、59b、59c或59d)可包括一或多個ESD單元，且各ESD單元可包括P+作用區及連接至P+作用區且連接至晶片之I/O(輸入/輸出)金屬接墊或測試金屬接墊(諸如圖86或圖95中所示之金屬接墊170a、170b、170c、170d、180a、180b、180c或180d)的N+作用區。P+作用區之面積加上N+作用區之面積等於各ESD單元之作用面積。ESD單元之總作用面積等於ESD電路之作用面積。若ESD電路由唯一一個ESD單元構成，則該ESD電路之作用面積等於該唯一一個ESD單元之作用面積。若ESD電路由多個ESD單元構成，則該ESD電路之作用面積等於並聯連接之ESD單元之總作用面積。ESD電路之作用面積可用於定義ESD電路之尺寸。圖96-101展示如何計算晶片之ESD單元之作用面積及定義由一或多個ESD單元構成之ESD電路的尺寸。
參看圖96，晶片之靜電放電(ESD)單元759可由兩個逆偏壓二極體5931及5932構成。圖98展示圖96中所示之ESD單元759之橫截面視圖，且圖99為自圖98中所示之p型矽基板401之頂部表面Z-Z'獲得之展示ESD單元759之構形的俯視透視圖。
參看圖96、圖98及圖99，ESD單元759包括兩個P+作用區757a及757b以及兩個N+作用區758a及758b。P+作用區757a位於p型矽基板401中之N型井(N-well)755中，且N+作用區758a位於p型矽基板401中。P+作用區757a經由晶片之金屬互連結構753a連接至晶片之I/O金屬接墊或測試金屬接墊，如圖86或圖95中所示之晶片700之金屬接墊170a、170b、170c或170d，或圖86或圖95中所示之晶片800之金屬接墊180a、180b、180c或180d。N+作用區758a經由金屬互連結構753a連接至P+作用區757a且連接至晶片之I/O金屬接墊或測試金屬接墊。金屬互連結構753a包括形成於p型矽基板401上方之介電層330上的細線路金屬層660a，形成於P+作用區757a之接觸區754a上以及介電層330中的第一介層插塞661，及形成於N+作用區758a之接觸區754b上以及介電層330中的第二介層插塞661。P+作用區757b位於p型矽基板401中，且N+作用區758b位於p型矽基板401中之N型井755中。P+作用區757b經由金屬互連結構753b連接至接地匯流排，且N+作用區758b經由金屬互連結構753c連接至電源匯流排。金屬互連結構753b含有形成於p型矽基板401上方之介電層330上的細線路金屬層660，及形成於P+作用區757b之接觸區754c上以及介電層330中的介層插塞661。金屬互連結構753c含有形成於p型矽基板401上方之介電層330上的細線路金屬層660c，及形成於N+作用區758b之接觸區754d上以及介電層330中的介層插塞661。
參看圖99，自俯視圖可見，連接至晶片之I/O金屬接墊或測試金屬接墊之P+作用區757a具有由p型矽基板401中之場氧化層752包封之面積AR1。自俯視圖可見，連接至晶片之I/O金屬接墊或測試金屬接墊之N+作用區758a具有由p型矽基板401中之場氧化層752包封之面積AR2。ESD單元759之作用面積等於面積AR1加上面積AR2。
或者，參看圖97，晶片之ESD單元759可由PMOS電晶體681及NMOS電晶體682構成。圖100展示圖97中所示之ESD單元759之橫截面視圖，且圖101為自圖100中所示之p型矽基板401之頂部表面Z-Z'獲得之展示ESD單元759之構形的俯視透視圖。
參看圖97、圖100及圖101，ESD單元759之PMOS電晶體681包括閘極751a以及位於閘極751a之兩個對側處的兩個P+作用區757a及757c，且ESD單元759之NMOS電晶體682包括閘極751b以及位於閘極751b之兩個對側處的兩個N+作用區758a及758c。P+作用區757a位於p型矽基板401中之N型井755中，且N+作用區758a位於p型矽基板401中。P+作用區757a經由晶片之金屬互連結構753a連接至晶片之I/O金屬接墊或測試金屬接墊，如圖86或圖95中所示之晶片700之金屬接墊170a、170b、170c或170d，或圖86或圖95中所示之晶片800之金屬接墊180a、180b、180c或180d。N+作用區758a經由金屬互連結構753a連接至P+作用區757a且連接至晶片之I/O金屬接墊或測試金屬接墊。金屬互連結構753a含有形成於p型矽基板401上方之介電層330上的細線路金屬層660a，形成於P+作用區757a之接觸區754a上以及介電層330中之第一介層插塞661，及形成於N+作用區758a之接觸區754b上以及介電層330中之第二介層插塞661。P+作用區757b位於p型矽基板401中，且N+作用區758b位於p型矽基板401中之N型井755中。P+作用區757c位於p型矽基板401中之N型井755中，且N+作用區758c位於p型矽基板401中。N+作用區758c經由晶片之金屬互連結構753b連接至晶片之接地匯流排且經由金屬互連結構753b連接至P+作用區757b，且P+作用區757b經由金屬互連結構753b連接至接地匯流排。P+作用區757c經由晶片之金屬互連結構753c連接至晶片之電源匯流排且經由金屬互連結構753c連接至N+作用區758b，且N+作用區758b經由金屬互連結構753c連接至電源匯流排。金屬互連結構753b含有形成於p型矽基板401上方之介電層330上的細線路金屬層660b，形成於P+作用區757b之接觸區754c上以及介電層330中之第一介層插塞661，及形成於N+作用區758c之接觸區754e上以及介電層330中之第二介層插塞661。金屬互連結構753c含有形成於p型矽基板401上方之介電層330上的線細金屬層660c，形成於N+作用區758b之接觸區754d上的第一介層插塞661，及形成於P+作用區757c之接觸區754f上的第二介層插塞661。閘極751a具有經由金屬互連結構753c連接至晶片之電源匯流排且連接至接觸區754d及754f的接觸區754g。閘極751b具有經由金屬互連結構753b連接至晶片之接地匯流排且連接至接觸區754c及754e的接觸區754h。
參看圖101，自俯視圖可見，連接至晶片之I/O金屬接墊或測試金屬接墊之P+作用區757a具有由閘極751a之側壁748以及介於場氧化層752與P+作用區757a之間的邊緣所界定之邊界包封之面積AR3。自俯視圖可見，連接至晶片之I/O金屬接墊或測試金屬接墊之N+作用區758a具有由閘極751b之側壁749以及介於場氧化層752與N+作用區758a之間的邊緣所界定之邊界包封之面積AR4。ESD單元759之作用面積等於面積AR3加上面積AR4。
基於圖96-101中所說明之先前所述定義或計算，可計算ESD電路之各ESD單元之作用面積，且ESD單元之總作用面積等於ESD電路之作用面積。若ESD電路由唯一一個ESD單元構成，則ESD電路之作用面積等於該唯一一個ESD單元之作用面積。若ESD電路由多個ESD單元構成，則ESD電路之作用面積等於並聯連接之ESD單元之總作用面積。
因此，可計算各晶片間ESD電路701b、702b、703b及704b之作用面積以及各晶片連外ESD電路59a、59b、59c及59d之作用面積。舉例而言，小型晶片間ESD電路701b、702b、703b或704b之作用面積可小於1300平方毫米，諸如介於6.5平方毫米與1300平方毫米之間，例如小於325平方毫米，諸如介於6.5平方毫米與325平方毫米之間；且大型晶片連外ESD電路59a、59b、59c或59d之作用面積可大於1300平方毫米，諸如介於1300平方毫米與65,000平方毫米之間，例如大於3250平方毫米，諸如介於3250平方毫米與65,000平方毫米之間。或者，小型晶片間ESD電路701b、702b、703b或704b之作用面積可小於650平方毫米；且大型晶片連外ESD電路59a、59b、59c或59d之作用面積可大於650平方毫米。
晶片700之大型晶片連外ESD電路59a之尺寸(定義為大型晶片連外ESD電路59a中之一或多個ESD單元之總作用面積，或大型晶片連外ESD電路59a之負載或電容)可為晶片700之小型晶片間ESD電路701b之尺寸(定義為小型晶片間ESD電路701b中之一或多個ESD單元之總作用面積，或小型晶片間ESD電路701b之負載或電容)的3倍以上、10倍以上、25倍以上或50倍以上，諸如介於3倍與50倍之間。
晶片700之大型晶片連外ESD電路59b之尺寸(定義為大型晶片連外ESD電路59b中之一或多個ESD單元之作用區之總數，或大型晶片連外ESD電路59b之負載或電容)可為晶片700之小型晶片間ESD電路702b之尺寸(定義為小型晶片間ESD電路702b中之一或多個ESD單元之作用區之總數，或小型晶片間ESD電路702b之負載或電容)的3倍以上、10倍以上、25倍以上或50倍以上，諸如介於3倍與50倍之間。
晶片800之大型晶片連外ESD電路59c之尺寸(定義為大型晶片連外ESD電路59c中之一或多個ESD單元之作用區之總數，或大型晶片連外ESD電路59c之負載或電容)可為晶片800之小型晶片間ESD電路703b之尺寸(定義為小型晶片間ESD電路703b中之一或多個ESD單元之作用區之總數，或小型晶片間ESD電路703b之負載或電容)的3倍以上、10倍以上、25倍以上或50倍以上，諸如介於3倍與50倍之間。
晶片800之大型晶片連外ESD電路59d之尺寸(定義為大型晶片連外ESD電路59d中之一或多個ESD單元之作用區之總數，或大型晶片連外ESD電路59d之負載或電容)可為晶片800之小型晶片間ESD電路704b之尺寸(定義為小型晶片間ESD電路704b中之一或多個ESD單元之作用區之總數，或小型晶片間ESD電路704b之負載或電容)的3倍以上、10倍以上、25倍以上或50倍以上，諸如介於3倍與50倍之間。
參看圖86，晶片間緩衝器702a或703a之尺寸可由晶片間緩衝器702a或703a之負荷或負載來表徵。晶片間緩衝器702a或703a之負荷或負載為晶片間緩衝器702a或703a之總等效電容負荷。晶片間緩衝器702a或703a之負荷或負載(電容)，諸如圖88或圖89中所示之兩級級聯晶片間驅動器之末級反相器585b或586b(其中NMOS電晶體752a或753a及PMOS電晶體752b或753b之汲極連接至金屬接墊170b或180a)之負荷或負載(電容)，可小於10pF，諸如介於0.01 pF與10 pF之間或介於0.1 pF與5 pF之間；小於2 pF，諸如介於0.001 pF與2 pF之間；或小於1 pF，諸如介於0.01 pF與1 pF之間。晶片間緩衝器701a或704a之尺寸可由晶片間緩衝器701a或704a之輸入電容(負載)來表徵，且晶片間緩衝器701a或704a之輸入電容(負載)可小於10 pF，諸如介於0.01 pF與10 pF之間或介於0.1 pF與5 pF之間；小於2 pF，諸如介於0.001 pF與2 pF之間；或小於1 pF，諸如介於0.01 pF與1 pF之間。
參看圖95，晶片間緩衝器701a、702a、703a或704a之尺寸可由晶片間緩衝器701a、702a、703a或704a之負荷或負載來表徵。晶片間緩衝器701a、702a、703a或704a之負荷或負載為晶片間緩衝器701a、702a、703a或704a之總等效電容負荷。晶片間緩衝器701a、702a、703a或704a之負荷或負載(電容)，諸如多級級聯三態緩衝器之末級三態驅動器(其中NMOS電晶體及PMOS電晶體之汲極連接至金屬接墊170a、170b、180a或180b)之負荷或負載(電容)，可小於10 pF，諸如介於0.01 pF與10 pF之間或介於0.1 pF與5 pF之間；小於2 pF，諸如介於0.001 pF與2 pF之間；或小於1 pF，諸如介於0.01 pF與1 pF之間。
參看圖86，晶片連外緩衝器58b或58c之尺寸可由晶片連外緩衝器58b或58c之負荷或負載來表徵。晶片連外緩衝器58b或58c之負荷或負載為晶片連外緩衝器58b或58c之總等效電容負荷。晶片連外緩衝器58b或58c之負荷或負載(電容)，諸如圖92或圖93中所示之多級級聯晶片外驅動器之末級驅動器426b或427b(其中NMOS電晶體4203或4303及PMOS電晶體4204或4304之汲極連接至金屬接墊170d或180c)之負荷或負載(電容)，可大於10 pF，諸如介於10 pF與100 pF之間；大於2 pF，諸如介於2 pF與100 pF之間；或大於1 pF，諸如介於1 pF與100 pF之間。晶片連外緩衝器58a或58d之尺寸可由晶片連外緩衝器58a或58d之輸入電容(負載)來表徵，且晶片連外緩衝器58a或58d之輸入電容(負載)可大於10 pF，諸如介於10 pF與100 pF之間；大於2 pF，諸如介於2 pF與100 pF之間；或大於1 pF，諸如介於1 pF與100 pF之間。
參看圖95，晶片連外緩衝器58a、58b、58c或58d之尺寸可由晶片連外緩衝器58a、58b、58c或58d之負荷或負載來表徵。晶片連外緩衝器58a、58b、58c或58d之負荷或負載為晶片連外緩衝器58a、58b、58c或58d之總等效電容負荷。晶片連外緩衝器58a、58b、58c或58d之負荷或負載(電容)，諸如多級級聯三態緩衝器之末級三態驅動器(其中NMOS電晶體及PMOS電晶體之汲極連接至金屬接墊170c、170d、180c或180d)之負荷或負載(電容)，可大於10 pF，諸如介於10 pF與100pF之間；大於2 pF，諸如介於2 pF與100 pF之間；或大於1 pF，諸如介於1 pF與100 pF之間。
圖86或圖95中所示之晶片連外緩衝器58b之負荷或負載(電容)為圖86或圖95中所示之晶片間緩衝器702a之負荷或負載(電容)的3倍以上、10倍以上、25倍以上或50倍以上，諸如介於3倍與100倍之間。圖86或圖95中所示之晶片連外緩衝器58c之負荷或負載(電容)為圖86或圖95中所示之晶片間緩衝器703a之負荷或負載(電容)的3倍以上、10倍以上、25倍以上或50倍以上，諸如介於3倍與100倍之間。
參看圖86或圖95，晶片間緩衝器702a或703a之尺寸可由晶片間緩衝器702a或703a之峰值驅動電流來表徵，且晶片連外緩衝器58b或58c之尺寸可由晶片連外緩衝器58b或58c之峰值驅動電流來表徵。晶片連外緩衝器58b或58c之峰值驅動電流為晶片間緩衝器702a或703a之峰值驅動電流的3倍以上、10倍以上、25倍以上或50倍以上，諸如介於3倍與100倍之間。
舉例而言，關於圖86中所示之晶片間緩衝器702a，當PMOS電晶體752b開啟且NMOS電晶體752a關閉時，先前所述之由晶片間緩衝器702a驅動之負荷或負載經充電電流充電。當NMOS電晶體752a開啟且PMOS電晶體752b關閉時，先前所述之由晶片間緩衝器702a驅動之負荷或負載經放電電流放電。NMOS電晶體752a或PMOS電晶體752b之峰值充電或放電電流(隨偏壓電壓而變)可用於定義晶片間緩衝器702a之峰值驅動電流。關於圖86中所示之晶片連外緩衝器58b，當PMOS電晶體4204開啟且NMOS電晶體4203關閉時，先前所述之由晶片連外緩衝器58b驅動之負荷或負載經充電電流充電。當NMOS電晶體4203開啟且PMOS電晶體4204關閉時，先前所述之由晶片連外緩衝器58b驅動之負荷或負載經放電電流放電。NMOS電晶體4203或PMOS電晶體4204之峰值充電或放電電流(隨偏壓電壓而變)可用於定義晶片連外緩衝器58b之峰值驅動電流。晶片連外緩衝器58b之峰值驅動電流為晶片間緩衝器702a之峰值驅動電流的3倍以上、10倍以上、25倍以上或50倍以上，諸如介於3倍與100倍之間。
參看圖86或圖95，晶片間緩衝器702a或703a之尺寸可由晶片間緩衝器702a或703a之末級驅動器中之電晶體的導通電阻來表徵，且晶片連外緩衝器58b或58c之尺寸可由晶片連外緩衝器58b或58c之末級驅動器中之電晶體的導通電阻來表徵。晶片連外緩衝器58b或58c之導通電阻為晶片間緩衝器702a或703a之導通電阻的3倍以上、10倍以上、25倍以上或50倍以上，諸如介於3倍與100倍之間。
舉例而言，關於圖86中所示之晶片間緩衝器702a，當PMOS電晶體752b開啟且NMOS電晶體752a關閉時，先前所述之由晶片間緩衝器702a驅動之負荷或負載經充電，且PMOS電晶體752b等效於具有導通電阻之電阻器。當NMOS電晶體752a開啟且PMOS電晶體752b關閉時，先前所述之由晶片間緩衝器702a驅動之負荷或負載經放電，且NMOS電晶體752a等效於具有導通電阻之電阻的電阻器。NMOS電晶體752a或PMOS電晶體752b之導通電阻(隨偏壓電壓而變)可用於表徵晶片間緩衝器702a之尺寸。關於圖86中所示之晶片連外緩衝器58b，當PMOS電晶體4204開啟且NMOS電晶體4203關閉時，先前所述之由晶片連外緩衝器58b驅動之負荷或負載經充電，且PMOS電晶體4204等效於具有導通電阻之電阻器。當NMOS電晶體4203開啟且PMOS電晶體4204關閉時，先前所述之由晶片連外緩衝器58b驅動之負荷或負載經放電，且NMOS電晶體4203等效於具有導通電阻之電阻器。NMOS電晶體4203或PMOS電晶體4204之導通電阻(隨偏壓電壓而變)可用於表徵晶片連外緩衝器58b之尺寸。
參看圖86或圖95，晶片間緩衝器701a、702a、703a或704a之尺寸或晶片連外緩衝器58a、58b、58c或58d之尺寸可由NMOS電晶體或PMOS電晶體之實體通道寬度與實體通道長度的比率來表徵。圖102或圖103展示如何定義或計算NMOS電晶體或PMOS電晶體之實體通道寬度及實體通道長度。
圖102或圖103展示可為PMOS電晶體或NMOS電晶體之MOS電晶體(金屬氧化物半導體電晶體)的俯視圖。參看圖102，晶片之MOS電晶體包括位於晶片之半導體基板中之作用區600(擴散區)、位於半導體基板中且在作用區600周圍之場氧化區602、位於場氧化區602上且橫越作用區600之閘極604，及介於作用區600與閘極604之間的閘極氧化層(未圖示)。作用區600可定義為位於閘極604一側之源極606及位於閘極604另一側之汲極608。閘極604之材料可為多晶矽、金屬矽化物或上述材料之複合層，且金屬矽化物可為NiSi、CoS、TiSi2或WSi。或者，閘極604之材料可為金屬(諸如W、WN、TiN、Ta、TaN、Mo)或合金，或上述材料之複合層。閘極氧化層之材料可為氧化矽或高k氧化物，諸如含Hf氧化物。含Hf氧化物可為HfO2、HfSiON或HfSiO。參考標記W定義為MOS電晶體之實體通道寬度，即跨越擴散區600之閘極604的長度；參考標記L定義為MOS電晶體之實體通道長度，即位於擴散區600上方之閘極604的寬度。
或者，參看圖103，MOS電晶體可包括具有位於一或多個擴散區600上方之多個部分6041-604n的閘極604。參考標記W1-Wn定義為閘極604之各部分6041-604n之實體通道寬度，即閘極604之跨越擴散區600之各部分6041-604n的長度；參考標記L定義為閘極604之部分6041-604n之一的實體通道長度，即閘極604之位於擴散區600上方之部分6041-604n之一的寬度。在此狀況下，MOS電晶體之實體通道寬度為閘極604之各部分6041-604n之實體通道寬度W1-Wn的總和，且MOS電晶體之實體通道長度為閘極604之部分6041-604n之一的實體通道長度L。
因此，圖102或圖103中所說明之MOS電晶體之實體通道寬度及實體通道長度的定義可適用於本文所述之各種特徵/結構。
圖86中所示之晶片間緩衝器702a之尺寸可由NMOS電晶體752a或PMOS電晶體752b之實體通道寬度與實體通道長度的比率來表徵。如所示，NMOS電晶體752a及PMOS電晶體752b之汲極可經由金屬互連線740d連接至晶片700之金屬接墊170b。若晶片間緩衝器702a為圖88中所示之兩級級聯晶片間驅動器，則晶片間緩衝器702a之尺寸可由末級驅動器585b中之NMOS電晶體752a或PMOS電晶體752b之實體通道寬度與實體通道長度的比率來表徵，且NMOS電晶體752a及PMOS電晶體752b之汲極經由金屬互連結構740d連接至晶片700之金屬接墊170b。NMOS電晶體752a之實體通道寬度與實體通道長度之比率可例如介於1與50之間，且在例示性實施例中，該比率可介於1與20之間。PMOS電晶體752b之實體通道寬度與實體通道長度之比率可為例如介於1與100之間的適合值，且在例示性實施例中，該比率可介於1與40之間。
圖86中所示之晶片間緩衝器703a之尺寸可由NMOS電晶體753a或PMOS電晶體753b之實體通道寬度與實體通道長度的比率來表徵。如所示，NMOS電晶體753a及PMOS電晶體753b之汲極可經由金屬互連結構740f連接至晶片800之金屬接墊180a。若晶片間緩衝器703a為圖89中所示之兩級級聯晶片間驅動器，則晶片間緩衝器703a之尺寸可由末級驅動器586b中之NMOS電晶體753a或PMOS電晶體753b之實體通道寬度與實體通道長度的比率來表徵，且NMOS電晶體753a及PMOS電晶體753b之汲極經由金屬互連結構740f連接至晶片800之金屬接墊180a。NMOS電晶體753a之實體通道寬度與實體通道長度之比率可例如介於1與50之間，且在例示性實施例中，該比率可介於1與20之間。PMOS電晶體753b之實體通道寬度與實體通道長度之比率可例如介於1與100之間，且在例示性實施例中，該比率可介於1與40之間。
圖86中所示之晶片連外緩衝器58b之尺寸可由NMOS電晶體4203或PMOS電晶體4204之實體通道寬度與實體通道長度的比率來表徵。如所示，NMOS電晶體4203及PMOS電晶體4204之汲極可經由金屬互連結構740m連接至晶片700之金屬接墊170d。若晶片連外緩衝器58b為圖92中所示之兩級級聯晶片外驅動器，則晶片連外緩衝器58b之尺寸可由末級驅動器426b中之NMOS電晶體4203或PMOS電晶體4204之實體通道寬度與實體通道長度的比率來表徵，且NMOS電晶體4203及PMOS電晶體4204之汲極經由金屬互連結構740m連接至晶片700之金屬接墊170d。NMOS電晶體4203之實體通道寬度與實體通道長度之比率可例如大於30，諸如介於30與20,000之間，且在例示性實施例中，該比率可大於50，諸如介於50與300之間。PMOS電晶體4204之實體通道寬度與實體通道長度之比率可例如大於60，諸如介於60與40,000之間，且在例示性實施例中，該比率可大於100，諸如介於100與600之間。對於例示性實施例，NMOS電晶體4203之實體通道寬度與實體通道長度之比率可為NMOS電晶體752a之實體通道寬度與實體通道長度之比率的例如3倍以上、10倍以上、25倍以上或50倍以上，諸如介於3倍與100倍之間。此外，對於例示性實施例，PMOS電晶體4204之實體通道寬度與實體通道長度之比率可為PMOS電晶體752b之實體通道寬度與實體通道長度之比率的例如3倍以上、10倍以上、25倍以上或50倍以上，諸如介於3倍與100倍之間。
圖86中所示之晶片連外緩衝器58c之尺寸可由NMOS電晶體4303或PMOS電晶體4304之實體通道寬度與實體通道長度的比率來表徵。如所示，NMOS電晶體4303及PMOS電晶體4304之汲極可經由金屬互連結構740p連接至晶片800之金屬接墊180c。若晶片連外緩衝器58c為圖93中所示之兩級級聯晶片外驅動器，則晶片連外緩衝器58c之尺寸可由末級驅動器427b中之NMOS電晶體4303或PMOS電晶體4304之實體通道寬度與實體通道長度的比率來表徵，且NMOS電晶體4303及PMOS電晶體4304之汲極經由金屬互連結構740p連接至晶片800之金屬接墊180c。NMOS電晶體4303之實體通道寬度與實體通道長度之比率可例如大於30，例如介於30與20,000之間，且在例示性實施例中，該比率可大於50，例如介於50與300之間。PMOS電晶體4304之實體通道寬度與實體通道長度之比率可例如大於60，諸如介於60與40,000之間，且在例示性實施例中，該比率可大於100，諸如介於100與600之間。NMOS電晶體4303之實體通道寬度與實體通道長度之比率可為NMOS電晶體753a之實體通道寬度與實體通道長度之比率的例如3倍以上、10倍以上、25倍以上或50倍以上，諸如介於3倍與100倍之間。PMOS電晶體4304之實體通道寬度與實體通道長度之比率可為PMOS電晶體753b之實體通道寬度與實體通道長度之比率的例如3倍以上、10倍以上、25倍以上或50倍以上，諸如介於3倍與100倍之間。
圖95中所示之晶片間緩衝器701a或702a之尺寸可由晶片間三態緩衝器之三態驅動器的NMOS電晶體或PMOS電晶體之實體通道寬度與實體通道長度的比率來表徵。如所示，三態驅動器可經由金屬互連結構740b或740d連接至晶片700之金屬接墊170a或170b。三態驅動器之NMOS電晶體之實體通道寬度與實體通道長度的比率可例如介於1與50之間，且在例示性實施例中，介於1與20之間。三態驅動器之PMOS電晶體之實體通道寬度與實體通道長度的比率可例如介於1與100之間，且在例示性實施例中，介於1與40之間。
若圖95中所示之晶片間緩衝器701a或702a為多級三態緩衝器，則晶片間緩衝器701a或702a之尺寸可由多級三態緩衝器之末級三態驅動器中之NMOS電晶體或PMOS電晶體之實體通道寬度與實體通道長度的比率來表徵。如所示，末級三態驅動器可經由金屬互連結構740b或740d連接至晶片700之金屬接墊170a或170b。末級三態驅動器之NMOS電晶體之實體通道寬度與實體通道長度的比率可例如介於1與50之間，且在例示性實施例中，該比率可介於1與20之間。末級三態驅動器之PMOS電晶體之實體通道寬度與實體通道長度的比率可介於1與100之間，且在例示性實施例中，該比率可介於1與40之間。
圖95中所示之晶片間緩衝器703a或704a之尺寸可由晶片間三態緩衝器之三態驅動器的NMOS電晶體或PMOS電晶體之實體通道寬度與實體通道長度的比率來表徵。如所示，三態驅動器可經由金屬互連結構740f或740h連接至晶片800之金屬接墊180a或180b。三態驅動器之NMOS電晶體之實體通道寬度與實體通道長度的比率介於1與50之間，且在例示性實施例中，介於1與20之間。三態驅動器之PMOS電晶體之實體通道寬度與實體通道長度的比率介於1與100之間，且在例示性實施例中，可介於1與40之間。
若圖95中所示之晶片間緩衝器703a或704a為多級三態緩衝器，則晶片間緩衝器703a或704a之尺寸可由多級三態緩衝器之末級三態驅動器中之NMOS電晶體或PMOS電晶體之實體通道寬度與實體通道長度的比率來表徵。如所示，末級三態驅動器可經由金屬互連結構740f或740h連接至晶片800之金屬接墊180a或180b。末級三態驅動器之NMOS電晶體之實體通道寬度與實體通道長度的比率可例如介於1與50之間，且在例示性實施例中，可介於1與20之間。末級三態驅動器之PMOS電晶體之實體通道寬度與實體通道長度的比率可例如介於1與100之間，且在例示性實施例中，可介於1與40之間。
圖95中所示之晶片連外緩衝器58a或58b之尺寸可由晶片外三態緩衝器之三態驅動器的NMOS電晶體或PMOS電晶體之實體通道寬度與實體通道長度的比率來表徵。如所示，三態驅動器可經由金屬互連結構740j或740m連接至晶片700之金屬接墊170c或170d。三態驅動器之NMOS電晶體之實體通道寬度與實體通道長度的比率可例如大於30，諸如介於30與20,000之間，且在例示性實施例中，該比率可大於50，諸如介於50與300之間。三態驅動器之PMOS電晶體之實體通道寬度與實體通道長度的比率可例如大於60，諸如介於60與40,000之間，且在例示性實施例中，可大於100，諸如介於100與600之間。
若圖95中所示之晶片連外緩衝器58a或58b為多級三態緩衝器，則晶片連外緩衝器58a或58b之尺寸可由多級三態緩衝器之末級三態驅動器中之NMOS電晶體或PMOS電晶體之實體通道寬度與實體通道長度的比率來表徵。如所示，末級三態驅動器可經由金屬互連結構740j或740m連接至晶片700之金屬接墊170c或170d。末級三態驅動器之NMOS電晶體之實體通道寬度與實體通道長度的比率可例如大於30，諸如介於30與20,000之間，且在例示性實施例中，該比率可大於50，諸如介於50與300之間。末級三態驅動器之PMOS電晶體之實體通道寬度與實體通道長度的比率可大於60，諸如介於60與40,000之間，且在例示性實施例中，可大於100，諸如介於100與600之間。
圖95中所示之晶片外三態緩衝器58a或58b之三態驅動器(位於末級)的NMOS電晶體之實體通道寬度與實體通道長度之比率可為圖95中所示之晶片間三態緩衝器701a或702a之三態驅動器(位於末級)的NMOS電晶體之實體通道寬度與實體通道長度之比率的例如3倍以上、10倍以上、25倍以上或50倍以上，諸如介於3倍與100倍之間。圖95中所示之晶片外三態緩衝器58a或58b之三態驅動器(位於末級)的PMOS電晶體之實體通道寬度與實體通道長度之比率可為圖95中所示之晶片間三態緩衝器701a或702a之三態驅動器(位於末級)的PMOS電晶體之實體通道寬度與實體通道長度之比率的例如3倍以上、10倍以上、25倍以上或50倍以上，諸如介於3倍與100倍之間。
圖95中所示之晶片連外緩衝器58c或58d之尺寸可由晶片外三態緩衝器之三態驅動器的NMOS電晶體或PMOS電晶體之實體通道寬度與實體通道長度的比率來表徵。如所示，三態驅動器可經由金屬互連結構740p或740r連接至晶片800之金屬接墊180c或180d。三態驅動器之NMOS電晶體之實體通道寬度與實體通道長度的比率可例如大於30，諸如介於30與20,000之間，且在例示性實施例中，可大於50，諸如介於50與300之間。三態驅動器之PMOS電晶體之實體通道寬度與實體通道長度的比率可例如大於60，諸如介於60與40,000之間，且在例示性實施例中，該比率可大於100，諸如介於100與600之間。
若圖95中所示之晶片連外緩衝器58c或58d為多級三態緩衝器，則晶片連外緩衝器58c或58d之尺寸可由多級三態緩衝器之末級三態驅動器中之NMOS電晶體或PMOS電晶體之實體通道寬度與實體通道長度的比率來表徵。如所示，末級三態驅動器可經由金屬互連結構740p或740r連接至晶片800之金屬接墊180c或180d。末級三態驅動器之NMOS電晶體之實體通道寬度與實體通道長度的比率可例如大於30，諸如介於30與20,000之間，且在例示性實施例中，該比率可大於50，諸如介於50與300之間。末級三態驅動器之PMOS電晶體之實體通道寬度與實體通道長度的比率可例如大於60，諸如介於60與40,000之間，且在例示性實施例中，可大於100，諸如介於100與600之間。
圖95中所示之晶片外三態緩衝器58c或58d之三態驅動器(位於末級)的NMOS電晶體之實體通道寬度與實體通道長度之比率可為圖95中所示之晶片間三態緩衝器703a或704a之三態驅動器(位於末級)的NMOS電晶體之實體通道寬度與實體通道長度之比率的例如3倍以上、10倍以上、25倍以上或50倍以上，諸如介於3倍與100倍之間。圖95中所示之晶片外三態緩衝器58c或58d之三態驅動器(位於末級)的PMOS電晶體之實體通道寬度與實體通道長度之比率可為圖95中所示之晶片間三態緩衝器703a或704a之三態驅動器(位於末級)的PMOS電晶體之實體通道寬度與實體通道長度之比率的例如3倍以上、10倍以上、25倍以上或50倍以上，諸如介於3倍與100倍之間。
或者，參看圖110A，晶片700之內部電路200c可經由晶片700之金屬互連結構740a連接至晶片連外緩衝器58a之第二節點SN5，而不穿過晶片700之任何晶片間電路及任何測試介面電路。晶片800之內部電路200g可經由晶片800之金屬互連結構740e連接至晶片連外緩衝器58c之第一節點FN7，而不穿過晶片800之任何晶片間電路及任何測試介面電路。與圖86之電路圖相比，可略去圖86中所示之晶片間電路200a及200e以及測試介面電路333a及333c。圖110A中由與指示圖86中之元件相同的參考數字指示之元件具有與圖86中所說明之元件相同的材料及規格。
或者，參看圖110B，晶片700之內部電路200c可經由晶片700之金屬互連結構740a連接至晶片連外緩衝器58a之第二節點SN5，而不穿過晶片700之任何晶片間電路及任何測試介面電路。晶片800之內部電路200g可經由晶片800之金屬互連結構740e連接至晶片連外緩衝器58c之第一節點FN7，而不穿過晶片800之任何晶片間電路及任何測試介面電路。與圖95之電路圖相比，可略去圖95中所示之晶片間電路200a及200e以及測試介面電路333a及333c。圖110B中由與指示圖86及圖95中之元件相同的參考數字指示之元件具有與圖86及圖95中所說明之元件相同的材料及規格。
圖105展示晶片之示意性俯視透視圖。晶片900之電路設計可適用於晶片120、130及140中之任一者。晶片900包括共用記憶體電路區塊901以及多個電路區塊902、903及904。
共用記憶體電路區塊901可為靜態隨機存取記憶體電路區塊，其記憶體大小例如介於256千位元組與16兆位元組之間。或者，共用記憶體電路區塊901可為動態隨機存取記憶體電路區塊，其記憶體大小例如介於1兆位元組與256兆位元組之間。
電路區塊902、903及904中之任一者可為中央處理單元(CPU)電路區塊、圖形處理單元(GPU)電路區塊、數位訊號處理(DSP)電路區塊、基頻電路區塊、無線區域網路(WLAN)電路區塊、邏輯電路區塊、類比電路區塊、全球定位系統(GPS)電路區塊、藍芽電路區塊、射頻(RF)電路區塊或數據機電路區塊。舉例而言，電路區塊902可為中央處理單元(CPU)電路區塊，電路區塊903可為圖形處理單元(GPU)電路區塊，且電路區塊904可為另一中央處理單元(CPU)電路區塊、另一圖形處理單元(GPU)電路區塊、數位訊號處理(DSP)電路區塊、基頻電路區塊、無線區域網路(WLAN)電路區塊、邏輯電路區塊、類比電路區塊、全球定位系統(GPS)電路區塊、藍芽電路區塊、射頻(RF)電路區塊或數據機電路區塊。
晶片900亦包括多個位於晶片900之保護層上方的金屬互連結構或金屬線路171-175、181-185及191-195，以及多個位於金屬互連結構或金屬線路171-175、181-185及191-195上之金屬柱或金屬凸塊922。在晶片900之電路設計適用於圖8、圖52、圖54、圖55、圖66、圖67、圖72、圖73、圖74、圖83、圖84、圖107K或圖107L中所示之任一晶片120的狀況下，如晶片900中所設計之金屬互連結構或金屬線路171-175、181-185及191-195可由圖案化金屬層2提供，且如晶片900中所設計之金屬柱或金屬凸塊922可為金屬柱或金屬凸塊24。在晶片900之電路設計適用於圖19、圖52、圖54、圖55、圖66、圖67、圖72、圖73、圖74、圖83、圖84、圖107K、圖107L、圖108F或圖109T中所示之任一晶片130的狀況下，如晶片900中所設計之金屬互連結構或金屬線路171-175、181-185及191-195可由圖案化金屬層4提供，且如晶片900中所設計之金屬柱或金屬凸塊922可為金屬柱或金屬凸塊44。在晶片900之電路設計適用於圖29、圖52、圖54、圖55、圖66、圖67、圖72、圖73、圖74、圖83、圖84、圖85、圖107K、圖107L、圖108F或圖109T中所示之任一晶片140的狀況下，如晶片900中所設計之金屬互連結構或金屬線路171-175、181-185及191-195可由圖案化金屬層6提供，且如晶片900中所設計之金屬柱或金屬凸塊922可為金屬柱或金屬凸塊64。
共用記憶體電路區塊901可經由金屬互連結構或金屬線路171-175連接至電路區塊902、903及904。金屬互連結構或金屬線路171-175可包括多個電源互連結構、平面、匯流排或線路171及175(展示其中兩者)；多個共用訊號互連結構、匯流排或線路172(展示其中之一)；多個接地互連結構、平面、匯流排或線路173(展示其中之一)；及多個時脈互連結構、匯流排或線路174(展示其中之一)。共用訊號互連結構、匯流排或線路172可包括多個共用位元線或互連結構以及多個共用位址線或互連結構。金屬互連結構或金屬線路171-175可經由晶片900之保護層中之一些開口921連接至共用記憶體電路區塊901以及電路區塊902、903及904。
電路區塊902可經由金屬互連結構或金屬線路181-185連接至電路區塊903。金屬互連結構或金屬線路181-185可包括多個電源互連結構、平面、匯流排或線路181及185(展示其中兩者)；多個訊號互連結構、匯流排或線路182(展示其中之一)；多個接地互連結構、平面、匯流排或線路183(展示其中之一)；及多個時脈互連結構、匯流排或線路184(展示其中之一)。訊號互連結構、匯流排或線路182可包括多個位元線或位元互連結構。金屬互連結構或金屬線路181-185可經由晶片900之保護層中之一些開口921連接至電路區塊902及903。
電路區塊904可經由金屬互連結構或金屬線路191-195連接至電路區塊902及903。金屬互連結構或金屬線路191-195可包括多個電源互連結構、平面、匯流排或線路191及195(展示其中兩者)；多個共用訊號互連結構、匯流排或線路192(展示其中之一)；多個接地互連結構、平面、匯流排或線路193(展示其中之一)；及多個時脈互連結構、匯流排或線路194(展示其中之一)。共用訊號互連結構、匯流排或線路192可包括多個位元線或位元互連結構。金屬互連結構或金屬線路191-195可經由晶片900之保護層中之一些開口921連接至電路區塊902、903及904。
資料可經由例如資料位元寬度等於或大於16、等於或大於32、等於或大於64、等於或大於128、等於或大於512或介於16與128之間的共用訊號互連結構、匯流排或線路172自電路區塊902、903及904傳輸至共用記憶體電路區塊901。資料可經由例如資料位元寬度等於或大於16、等於或大於32、等於或大於64、等於或大於128、等於或大於512或介於16與128之間的共用訊號互連結構、匯流排或線路172自共用記憶體電路區塊901傳輸至電路區塊902、903及904。舉例而言，當共用記憶體電路區塊901與電路區塊902之間的共用訊號匯流排中之訊號路徑開啟時，共用記憶體電路區塊901與電路區塊903之間的共用訊號匯流排中之訊號路徑以及共用記憶體電路區塊901與電路區塊904之間的共用訊號匯流排中之訊號路徑關閉。或者，當共用記憶體電路區塊901與電路區塊903之間的共用訊號匯流排中之訊號路徑開啟時，共用記憶體電路區塊901與電路區塊902之間的共用訊號匯流排中之訊號路徑以及共用記憶體電路區塊901與電路區塊904之間的共用訊號匯流排中之訊號路徑關閉。或者，當共用記憶體電路區塊901與電路區塊904之間的共用訊號匯流排中之訊號路徑開啟時，共用記憶體電路區塊901與電路區塊902之間的共用訊號匯流排中之訊號路徑以及共用記憶體電路區塊901與電路區塊903之間的共用訊號匯流排中之訊號路徑關閉。
或者，用於在電路區塊902與共用記憶體電路區塊901之間傳輸資料之互連結構的資料位元寬度可等於或大於16、等於或大於32、等於或大於64、等於或大於128、等於或大於512或介於16與128之間。用於在電路區塊903與共用記憶體電路區塊901之間傳輸資料之互連結構的資料位元寬度可等於或大於16、等於或大於32、等於或大於64、等於或大於128、等於或大於512或介於16與128之間。用於在電路區塊904與共用記憶體電路區塊901之間傳輸資料之互連結構的資料位元寬度可等於或大於16、等於或大於32、等於或大於64、等於或大於128、等於或大於512或介於16與128之間。
用於在電路區塊902與903之間傳輸訊號之互連結構可為例如資料位元寬度等於或大於16、等於或大於32、等於或大於64、等於或大於128、等於或大於512或介於16與128之間的訊號互連結構、匯流排或線路182。
用於在電路區塊902、903與904之間傳輸訊號之互連結構可為例如資料位元寬度等於或大於16、等於或大於32、等於或大於64、等於或大於128、等於或大於512或介於16與128之間的共用訊號互連結構、匯流排或線路192。或者，用於在電路區塊902與904之間傳輸訊號之互連結構的資料位元寬度可等於或大於16、等於或大於32、等於或大於64、等於或大於128、等於或大於512或介於16與128之間，且用於在電路區塊903與904之間傳輸訊號之互連結構的資料位元寬度可等於或大於16、等於或大於32、等於或大於64、等於或大於128、等於或大於512或介於16與128之間。
圖106A-106H示意性地展示圖105中所說明之晶片900的八個替代物。參看圖106A，晶片900可包括半導體基板601；多個位於半導體基板601中及/或半導體基板601上方之電晶體705，包括電晶體705a及705b；多個位於半導體基板601上方之介電層611；多個位於介電層611中之細線路金屬層923；多個位於介電層611中之介層插塞924及926；多個位於一個介電層611中或一個介電層611上之金屬線路或金屬接墊925；位於半導體基板601上方、電晶體705上方、介電層611上方、細線路金屬層923上方及金屬線路或金屬接墊925上方之保護層501；位於保護層501上之聚合物層502；位於聚合物層502上及金屬線路或金屬接墊925之多個接點上的圖案化金屬層920；位於圖案化金屬層920上及聚合物層502上之聚合物層503；以及多個位於圖案化金屬層920之多個接點上及聚合物層503上的金屬柱或金屬凸塊922(展示其中之一)。
半導體基板601可為矽基板或砷化鎵(GaAs)基板，且其厚度可大於1微米，諸如介於1微米與30微米之間，介於2微米與10微米之間，介於5微米與50微米之間，介於10微米與100微米之間或介於10微米與500微米之間。各介電層611可由氧化矽、氮化矽、氮氧化矽、碳氮化矽或碳氧化矽之單一層，或由先前所述材料製成之複合層構成。
可藉由包括電鍍製程及化學機械拋光(CMP)製程之金屬鑲嵌或雙金屬鑲嵌製程形成細線路金屬層923及金屬線路或金屬接墊925。各細線路金屬層923及金屬線路或金屬接墊925可由以下構成：電鍍銅層743；位於電鍍銅層743底部及電鍍銅層743側壁之黏接/阻障層741；以及介於電鍍銅層743與黏接/阻障層741之間且位於電鍍銅層743底部及電鍍銅層743側壁之種子層742。電鍍銅層743之厚度可例如小於1.5微米，諸如介於0.15微米與1.2微米之間；且寬度可小於1微米，諸如介於0.05微米與1微米之間。種子層742可藉由物理氣相沈積(PVD)製程(諸如濺鍍製程)形成，且可包括銅或鈦銅合金。黏接/阻障層741可藉由物理氣相沈積(PVD)製程(諸如濺鍍製程)形成，且可包括鈦、鈦鎢合金、氮化鈦、鉻、鉭或氮化鉭。電鍍銅層743之側壁經黏接/阻障層741及種子層742覆蓋。
或者，金屬線路或金屬接墊925可藉由包括濺鍍鋁之製程形成。各金屬線路或金屬接墊925例如可由含鈦層(諸如單氮化鈦層)及位於該含鈦層上且厚度介於0.25微米與3微米之間的鋁或鋁合金層構成。
金屬線路或金屬接墊925可經由介層插塞926連接至頂部細線路金屬層923。頂部細線路金屬層923可經由介層插塞924連接至底部細線路金屬層923。底部細線路金屬層923可經由介層插塞924連接至電晶體705。
可藉由化學氣相沈積(CVD)方法形成保護層501，且其厚度可大於0.2微米，諸如介於0.3微米與1.5微米之間。保護層501通常由氧化矽(諸如SiO2)、氮化矽(諸如Si3N4)、氮氧化矽、碳氧化矽、磷矽酸鹽玻璃(PSG)、碳氮化矽，或先前所述材料之複合物製成。保護層501可由一或多個無機層構成。舉例而言，保護層501可由以下構成：厚度介於0.2微米與1.2微米之間的氧化物層，諸如氧化矽或碳氧化矽；以及位於該氧化物層上且厚度介於0.2微米與1.2微米之間的氮化物層，諸如氮化矽、氮氧化矽或碳氮化矽。或者，保護層501可為厚度介於0.3微米與1.5微米之間的氮化矽、氮氧化矽或碳氮化矽之單一層。
保護層501中之多個開口921(展示其中兩者)位於金屬線路或金屬接墊925之接點上方且暴露該等接點，且金屬線路或金屬接墊925之接點位於開口921之底部。
聚合物層502之厚度可介於2微米與30微米之間。聚合物層502中之多個開口502a位於金屬線路或金屬接墊925之經開口921暴露之接點上方且暴露該等接點。聚合物層502之厚度可大於保護層501之厚度且大於各介電層611之厚度。
圖案化金屬層920可由黏著層301、種子層302及金屬層303構成。黏著層301可形成於聚合物層502上及金屬線路或金屬接墊925之經開口502a暴露之接點上。種子層302可形成於黏著層301上、聚合物層502上方及金屬線路或金屬接墊925之經開口502a暴露之接點上方。金屬層303可形成於種子層302上、聚合物層502上方及金屬線路或金屬接墊925之經開口502a暴露之接點上方。金屬層303之側壁未經種子層302及黏著層301覆蓋。金屬層303之厚度可大於各金屬線路或金屬接墊925之厚度且大於各細線路金屬層923之厚度。保護層501介於圖案化金屬層920與金屬線路或金屬接墊925之間。黏著層301、種子層302及金屬層303之規格即分別為圖8、圖19或圖29中所說明之黏著層21、41或61，種子層22、42或62，及金屬層23、43或63之規格。
舉例而言，黏著層301可為位於聚合物層502上及金屬線路或金屬接墊925之經開口502a暴露之接點上且厚度小於1微米，諸如介於1奈米與0.5微米之間且較佳介於1奈米與0.1微米之間的含鈦層，諸如鈦鎢合金、鈦或氮化鈦之單一層。種子層302可為位於該含鈦層上且厚度小於1微米，諸如介於10奈米與0.8微米之間且較佳介於20奈米與0.5微米之間的銅或鈦銅合金單一層。金屬層303可為位於該銅或鈦銅合金單一層上且厚度大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的銅層。
或者，黏著層301可為位於聚合物層502上及金屬線路或金屬接墊925之經開口502a暴露之接點上且厚度小於1微米，諸如介於1奈米與0.5微米之間且較佳介於1奈米與0.1微米之間的含鉭層，諸如鉭或氮化鉭之單一層。種子層302可為位於該含鉭層上且厚度小於1微米，諸如介於10奈米與0.8微米之間且較佳介於20奈米與0.5微米之間的銅或鈦銅合金單一層。金屬層303可為位於該銅或鈦銅合金單一層上且厚度大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的銅層。
圖案化金屬層920可提供圖105中所說明之金屬互連結構或金屬線路171-175、181-185及191-195。舉例而言，位於圖105中所說明之共用記憶體電路區塊901中之電晶體705a可經由圖105中所說明的由圖案化金屬層920提供之金屬互連結構或金屬線路171、172、173、174或175實體連接並電連接至位於圖105中所說明之電路區塊902、903或904中之電晶體705b。或者，位於圖105中所說明之電路區塊902中之電晶體705a可經由圖105中所說明的由圖案化金屬層920提供之金屬互連結構或金屬線路181、182、183、184或185實體連接並電連接至位於圖105中所說明之電路區塊903中之電晶體705b。或者，位於圖105中所說明之電路區塊904中之電晶體705a可經由圖105中所說明的由圖案化金屬層920提供之金屬互連結構或金屬線路191、192、193、194或195實體連接並電連接至位於圖105中所說明之電路區塊902或903中之電晶體705b。
聚合物層503之厚度可介於2微米與30微米之間。聚合物層503中之多個開口503a(展示其中之一)位於圖案化金屬層920之接點(金屬層303之接點)上方且暴露該等接點。聚合物層503之厚度可大於保護層501之厚度且大於各介電層611之厚度。
金屬柱或金屬凸塊922可由黏著層311、種子層312及金屬層313構成。黏著層311可形成於金屬層303之經開口503a暴露之接點上及聚合物層503上。種子層312可形成於黏著層311上。金屬層313可形成於種子層312上。金屬層313之側壁未經種子層312及黏著層311覆蓋。
黏著層311之厚度可小於1微米，諸如介於1奈米與0.5微米之間且較佳介於1奈米與0.1微米之間，且可包括鈦、鈦鎢合金、氮化鈦、鉭、氮化鉭或鉻。種子層312之厚度可小於1微米，諸如介於10奈米與0.8微米之間且較佳介於20奈米與0.5微米之間，且可包括銅、鈦銅合金、金或鎳。金屬層313之厚度可大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間，且可為銅、鎳或金之單一層，或包括以下之複合層：厚度介於5微米與50微米之間的銅層；位於該銅層上且厚度介於0.1微米與10微米之間的鎳層；及位於該鎳層上且厚度介於0.01微米與5微米之間的金層。
舉例而言，黏著層311可為位於金屬層303之經開口503a暴露之接點上及聚合物層503上且厚度小於1微米，諸如介於1奈米與0.5微米之間且較佳介於1奈米與0.1微米之間的含鈦層，諸如鈦鎢合金、鈦或氮化鈦之單一層。種子層312可為位於該含鈦層上且厚度小於1微米，諸如介於10奈米與0.8微米之間且較佳介於20奈米與0.5微米之間的銅或鈦銅合金單一層。金屬層313可為位於該銅或鈦銅合金單一層上且厚度大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間的銅層。
或者，黏著層311可為位於金屬層303之經開口503a暴露之接點上及聚合物層503上且厚度小於1微米，諸如介於1奈米與0.5微米之間且較佳介於1奈米與0.1微米之間的含鉭層，諸如鉭或氮化鉭之單一層。種子層312可為位於該含鉭層上且厚度小於1微米，諸如介於10奈米與0.8微米之間且較佳介於20奈米與0.5微米之間的銅或鈦銅合金單一層。金屬層313可為位於該銅或鈦銅合金單一層上且厚度大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間的銅層。
參看圖106B，晶片900類似於圖106A中所示者，但在聚合物層502上及圖案化金屬層920上未形成聚合物層503，且形成不具有黏著層311及種子層312，而具有直接位於圖案化金屬層920之金屬層303之多個接點上之金屬層313的金屬柱或金屬凸塊922(展示其中之一)。圖106B中所示之金屬層313的厚度可大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間，且可為銅、鎳或金之單一層，或包括以下之複合層：厚度介於5微米與50微米之間的銅層；位於該銅層上且厚度介於0.1微米與10微米之間的鎳層；及位於該鎳層上且厚度介於0.01微米與5微米之間的金層。圖106B中由與指示圖106A中之元件相同的參考數字指示之元件具有與圖106A中所說明之元件相同的材料及規格。
參看圖106C，晶片900類似於圖106A中所示者，但略去聚合物層502，且在保護層501上及金屬線路或金屬接墊925之經開口921暴露之接點上形成圖案化金屬層920之黏著層301。圖106C中由與指示圖106A中之元件相同的參考數字指示之元件具有與圖106A中所說明之元件相同的材料及規格。
參看圖106D，晶片900類似於圖106C中所示者，但在金屬層303上及保護層501上形成絕緣層504，且在絕緣層504上及金屬層303上方形成聚合物層503。圖案化金屬層920經絕緣層504覆蓋，且絕緣層504中之多個開口504a(展示其中之一)位於金屬層303之多個接點上方及開口503a下方且暴露此等接點。絕緣層504之厚度可大於0.1微米，諸如介於0.2微米與1.5微米之間且較佳介於0.3微米與1微米之間，且可為氧化矽、氮氧化矽或氮化矽之單一層，或包括氧化物層(諸如氧化矽)及位於該氧化物層上之氮化物層(諸如氮化矽)的複合層。絕緣層504可藉由化學氣相沈積(CVD)製程形成。圖106D中由與指示圖106A中之元件相同的參考數字指示之元件具有與圖106A中所說明之元件相同的材料及規格。
參看圖106E，晶片900類似於圖106A中所示者，但略去聚合物層502及503，在保護層501上及金屬線路或金屬接墊925之經開口921暴露之接點上形成圖案化金屬層920之黏著層301，且形成不具有黏著層311及種子層312，而具有直接位於圖案化金屬層920之金屬層303之多個接點上之金屬層313的金屬柱或金屬凸塊922(展示其中之一)。圖106E中所示之金屬層313的厚度可大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間，且可為銅、鎳或金之單一層，或包括以下之複合層：厚度介於5微米與50微米之間的銅層；位於該銅層上且厚度介於0.1微米與10微米之間的鎳層；及位於該鎳層上且厚度介於0.01微米與5微米之間的金層。圖106E中由與指示圖106A中之元件相同的參考數字指示之元件具有與圖106A中所說明之元件相同的材料及規格。
參看圖106F，與圖106A中所說明之晶片900相比，圖106F中所示之晶片900進一步包括圖案化金屬層919及聚合物層505。圖106F中由與指示圖106A中之元件相同的參考數字指示之元件具有與圖106A中所說明之元件相同的材料及規格。
圖案化金屬層919可形成於聚合物層503上、圖案化金屬層920上方及圖案化金屬層920之金屬層303的經聚合物層503中開口503a暴露之接點上。圖案化金屬層919可由黏著層321、種子層322及金屬層323構成。
黏著層321可形成於聚合物層503上、圖案化金屬層920上方及金屬層303之經開口503a暴露之接點上。黏著層321之厚度可小於1微米，諸如介於1奈米與0.5微米之間，且可包括鈦、鈦鎢合金、氮化鈦、鉭、氮化鉭或鉻。種子層322可形成於黏著層321上、圖案化金屬層920上方、聚合物層503上方及金屬層303之經開口503a暴露之接點上方。種子層322之厚度可小於1微米，諸如介於10奈米與0.8微米之間，且可包括銅、鈦銅合金、金或鎳。金屬層323可形成於種子層322上、圖案化金屬層920上方、聚合物層503上方及金屬層303之經開口503a暴露之接點上方。金屬層323之側壁未經種子層322及黏著層321覆蓋。金屬層323之厚度可大於各金屬線路或金屬接墊925之厚度且大於各細線路金屬層923之厚度。
舉例而言，黏著層321可為位於聚合物層503上、圖案化金屬層920上方及金屬層303之經開口503a暴露之接點上且厚度小於1微米，諸如介於1奈米與0.5微米之間的含鈦層，諸如鈦鎢合金、鈦或氮化鈦之單一層。種子層322可為位於該含鈦層上、圖案化金屬層920上方、聚合物層503上方及金屬層303之經開口503a暴露之接點上方且厚度小於1微米，諸如介於10奈米與0.8微米之間的銅或鈦銅合金單一層。金屬層323可為位於該銅或鈦銅合金單一層上、圖案化金屬層920上方、聚合物層503上方及金屬層303之經開口503a暴露之接點上方且厚度大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的銅層。
或者，黏著層321可為位於聚合物層503上、圖案化金屬層920上方及金屬層303之經開口503a暴露之接點上且厚度小於1微米，諸如介於1奈米與0.5微米之間的含鉭層，諸如鉭或氮化鉭之單一層。種子層322可為位於該含鉭層上、圖案化金屬層920上方、聚合物層503上方及金屬層303之經開口503a暴露之接點上方且厚度小於1微米，諸如介於10奈米與0.8微米之間的銅或鈦銅合金單一層。金屬層323可為位於該銅或鈦銅合金單一層上、圖案化金屬層920上方、聚合物層503上方及金屬層303之經開口503a暴露之接點上方且厚度大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的銅層。
聚合物層505可形成於圖案化金屬層919之金屬層323上、及聚合物層503上。聚合物層505中之多個開口505a(展示其中之一)位於金屬層323之多個接點上方且暴露該等接點。金屬柱或金屬凸塊922(展示其中之一)可形成於金屬層323之經開口505a暴露之接點上及聚合物層505上。
舉例而言，黏著層311可為位於金屬層323之經開口505a暴露之接點上及聚合物層505上且厚度小於1微米，諸如介於1奈米與0.5微米之間的含鈦層，諸如鈦鎢合金、鈦或氮化鈦之單一層。種子層312可為位於該含鈦層上且厚度小於1微米，諸如介於10奈米與0.8微米之間的銅或鈦銅合金單一層。金屬層313可為位於該銅或鈦銅合金單一層上且厚度大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間的銅層。銅層之側壁未經含鈦層及銅或鈦銅合金單一層覆蓋。
或者，黏著層311可為位於金屬層323之經開口505a暴露之接點上及聚合物層505上且厚度小於1微米，諸如介於1奈米與0.5微米之間的含鉭層，諸如鉭或氮化鉭之單一層。種子層312可為位於該含鉭層上且厚度小於1微米，諸如介於10奈米與0.8微米之間的銅或鈦銅合金單一層。金屬層313可為位於該銅或鈦銅合金單一層上且厚度大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間的銅層。銅層之側壁未經含鉭層及銅或鈦銅合金單一層覆蓋。
圖105中所示之金屬互連結構或金屬線路171-175、181-185或191-195例如可由圖案化金屬層920提供，且經由圖案化金屬層919連接至一些金屬柱或金屬凸塊922。或者，圖105中所示之金屬互連結構或金屬線路171-175、181-185或191-195可由圖案化金屬層919及920提供，且連接至形成於圖案化金屬層919上之一些金屬柱或金屬凸塊922。
在第一種狀況下，位於圖105中所說明之共用記憶體電路區塊901中之電晶體705a可經由圖105中所說明的由圖案化金屬層920提供之金屬互連結構或金屬線路171、172、173、174或175實體連接並電連接至位於圖105中所說明之電路區塊902、903或904中之電晶體705b。位於圖105中所說明之電路區塊904中之電晶體705c可經由圖105中所說明的由圖案化金屬層919及920提供之金屬互連結構或金屬線路191、192、193、194或195實體連接並電連接至位於圖105中所說明之電路區塊902或903中之電晶體705d。
在第二種狀況下，位於圖105中所說明之電路區塊904中之電晶體705a可經由圖105中所說明的由圖案化金屬層920提供之金屬互連結構或金屬線路191、192、193、194或195實體連接並電連接至位於圖105中所說明之電路區塊902或903中之電晶體705b。位於圖105中所說明之共用記憶體電路區塊901中之電晶體705c可經由圖105中所說明的由圖案化金屬層919及920提供之金屬互連結構或金屬線路171、172、173、174或175實體連接並電連接至位於圖105中所說明之電路區塊902、903或904中之電晶體705d。
在第三種狀況下，位於圖105中所說明之共用記憶體電路區塊901中之電晶體705a可經由圖105中所說明的由圖案化金屬層920提供之金屬互連結構或金屬線路171、172、173、174或175實體連接並電連接至位於圖105中所說明之電路區塊902、903或904中之電晶體705b。位於圖105中所說明之電路區塊902中之電晶體705c可經由圖105中所說明的由圖案化金屬層919及920提供之金屬互連結構或金屬線路181、182、183、184或185實體連接並電連接至位於圖105中所說明之電路區塊903中之電晶體705d。
參看圖106G，晶片900類似於圖106F中所示者，但略去聚合物層502，且在保護層501上及圖案化金屬層920上形成聚合物層，且在保護層501上及金屬線路或金屬接墊925之經開口921暴露之接點上形成圖案化金屬層920之黏著層301。圖106G中由與指示圖106A及圖106F中之元件相同的參考數字指示之元件具有與圖106A及圖106F中所說明之元件相同的材料及規格。
參看圖106H，晶片900類似於圖106G中所示者，但在金屬層303上及保護層501上形成絕緣層504，且在絕緣層504上及金屬層303上方形成聚合物層503。圖案化金屬層920經絕緣層504覆蓋，且絕緣層504中之多個開口504a位於金屬層303之多個接點上方及開口503a下方且暴露此等接點。絕緣層504之厚度可大於0.1微米，諸如介於0.2微米與1.5微米之間且較佳介於0.3微米與1微米之間，且可為氧化矽、氮氧化矽或氮化矽之單一層，或包括氧化物層(諸如氧化矽)及位於該氧化物層上之氮化物層(諸如氮化矽)的複合層。絕緣層504可藉由化學氣相沈積(CVD)製程形成。圖106H中由與指示圖106A及圖106F中之元件相同的參考數字指示之元件具有與圖106A及圖106F中所說明之元件相同的材料及規格。
圖106A-106H中所說明之任一晶片900的結構可適用於晶片120、130及140中之一或多者。舉例而言，晶片900之結構可適用於圖8、圖52、圖54、圖55、圖66、圖67、圖72、圖73、圖74、圖83、圖84、圖107K或圖107L中所示之任一晶片120。金屬柱或金屬凸塊922、圖案化金屬層920及金屬線路或金屬接墊925之規格可分別適用作金屬柱或金屬凸塊24、圖案化金屬層2及金屬線路或金屬接墊26之規格，且形成金屬柱或金屬凸塊922、圖案化金屬層920及金屬線路或金屬接墊925之製程可分別適用作形成金屬柱或金屬凸塊24、圖案化金屬層2及金屬線路或金屬接墊26之製程。
或者，晶片900之結構可適用於圖19、圖52、圖54、圖55、圖66、圖67、圖72、圖73、圖74、圖83、圖84、圖107K、圖107L或圖108F中所示之任一晶片130。金屬柱或金屬凸塊922、圖案化金屬層920及金屬線路或金屬接墊925之規格可分別適用作金屬柱或金屬凸塊44、圖案化金屬層4及金屬線路或金屬接墊46之規格，且形成金屬柱或金屬凸塊922、圖案化金屬層920及金屬線路或金屬接墊925之製程可分別適用作形成金屬柱或金屬凸塊44、圖案化金屬層4及金屬線路或金屬接墊46之製程。
或者，晶片900之結構可適用於圖29、圖52、圖54、圖55、圖66、圖67、圖72、圖73、圖74、圖83、圖84、圖85、圖107K、圖107L或圖108F中所示之任一晶片140。金屬柱或金屬凸塊922、圖案化金屬層920及金屬線路或金屬接墊925之規格可分別適用作金屬柱或金屬凸塊64、圖案化金屬層6及金屬線路或金屬接墊66之規格，且形成金屬柱或金屬凸塊922、圖案化金屬層920及金屬線路或金屬接墊925之製程可分別適用作形成金屬柱或金屬凸塊64、圖案化金屬層6及金屬線路或金屬接墊66之製程。
圖107A-107D展示形成晶片120之另一替代物之製程。參看圖107A，半導體晶圓1000可包含半導體基板20；多個位於半導體基板20中及/或半導體基板20上方之電晶體；多個位於半導體基板20上方之細線路金屬層；多個位於半導體基板20上方且介於細線路金屬層之間的介電層；多個位於介電層中之介層插塞；位於半導體基板20上方、電晶體上方、介電層上方及細線路金屬層上方之保護層25；位於保護層25上之圖案化金屬層2；以及多個位於圖案化金屬層2上之金屬柱或金屬凸塊24。介電層可由氧化矽、氮化矽、氮氧化矽、碳氮化矽或碳氧化矽之單一層，或由先前所述材料製成之複合層構成。保護層25之規格即為圖8中所說明之保護層25之規格。在一種狀況下，半導體晶圓1000之保護層25可包括半導體晶圓1000之最頂部無機層，且半導體晶圓1000之最頂部無機層可為厚度大於0.2微米，諸如介於0.2微米與1.5微米之間的含氮化合物(諸如氮化矽、氮氧化矽、碳氮化矽或碳氮氧化矽)層，或厚度大於0.2微米，諸如介於0.2微米與1.5微米之間的含氧化合物(諸如氧化矽、氮氧化矽、碳氧化矽或碳氮氧化矽)層。
在半導體晶圓1000中，多個由最頂部細線路金屬層提供之金屬線路或金屬接墊26形成於半導體基板20上方、一個介電層上及保護層25下方。保護層25中之多個開口25a位於金屬線路或金屬接墊26之多個接點上方且暴露該等接點，且金屬線路或金屬接墊26之接點位於開口25a之底部。各開口25a之寬度或直徑可介於0.5微米與100微米之間且較佳介於1微米與20微米之間。圖案化金屬層2可形成於金屬線路或金屬接墊26之經開口25a暴露之接點上及保護層25上，且可經由開口25a連接至金屬線路或金屬接墊26之經開口25a暴露之接點。
金屬線路或金屬接墊26可包括鋁、鋁-銅合金或電鍍銅。或者，金屬線路或金屬接墊26之結構及電路設計即為圖106A中所說明之金屬線路或金屬接墊925之結構及電路設計，亦即，金屬線路或金屬接墊26例如可藉由包括電鍍製程及化學機械拋光(CMP)製程之金屬鑲嵌或雙金屬鑲嵌製程形成，且可由以下構成：電鍍銅層743；位於電鍍銅層743底部及電鍍銅層743側壁之黏接/阻障層741；以及介於電鍍銅層743與黏接/阻障層741之間且位於電鍍銅層743底部及電鍍銅層743側壁之種子層742。電鍍銅層743之側壁經黏接/阻障層741及種子層742覆蓋。
半導體晶圓1000之半導體基板20可為矽基板或砷化鎵(GaAs)基板，且其厚度T3可大於100微米，諸如介於100微米與300微米之間或介於150微米與250微米之間。
半導體晶圓1000之圖案化金屬層2可由以下構成：位於金屬線路或金屬接墊26之經開口25a暴露之接點上及保護層25上之黏著層21；位於黏著層21上之種子層22；以及位於種子層22上之金屬層23。黏著層21、種子層22及金屬層23之規格即分別為圖8中所說明之黏著層21、種子層22及金屬層23之規格。金屬層23之側壁未經黏著層21及種子層22覆蓋。
金屬柱或金屬凸塊24可形成於圖案化金屬層2之金屬層23上，且可經由圖案化金屬層2並經由保護層25中之開口25a連接至金屬線路或金屬接墊26之經開口25a暴露之接點。各金屬柱或金屬凸塊24之厚度或高度大於5微米，諸如介於5微米與50微米之間且較佳介於10微米與20微米之間。金屬柱或金屬凸塊24之規格即為圖8中所說明之金屬柱或金屬凸塊24之規格。
接著，參看圖107B，可藉由使用鑄模製程或疊層製程在保護層25上、圖案化金屬層2上及金屬柱或金屬凸塊24上形成聚合物層285。圖案化金屬層2及金屬柱或金屬凸塊24經聚合物層285覆蓋。聚合物層285之頂部表面285a為實質上平坦的。聚合物層285可為熱膨脹係數小於15，諸如介於3與6之間、介於2與8之間、介於5與10之間或介於8與15之間的聚醯亞胺或環氧樹脂層。
半導體晶圓1000具有頂面20a及底面20b。金屬線路或金屬接墊26、保護層25、圖案化金屬層2、金屬柱或金屬凸塊24及聚合物層285位於半導體晶圓1000之頂面20a上方。
接著，參看圖107C，藉由機械研磨或化學機械拋光(CMP)半導體基板20之底面20b使半導體晶圓1000之半導體基板20變薄至厚度T4介於1微米與30微米之間，介於2微米與10微米之間，介於5微米與50微米之間或介於10微米與100微米之間。
參看圖107D，繼圖107C中所說明之步驟之後，可藉由晶粒切割製程將半導體晶圓1000切成複數個個別晶片120。與圖8中所說明之晶片120相比，圖107D中所說明之各晶片120(展示其中之一)進一步包括覆蓋圖案化金屬層2及金屬柱或金屬凸塊24且具有第一側壁及與第一側壁相對且實質上平行之第二側壁的聚合物層285。在各晶片120中，聚合物層285之頂部表面為實質上平坦的。
圖107E展示晶片130之另一替代物的橫截面視圖。晶片130可藉由包括圖107A-107D中所說明之步驟的製程形成。與圖19中所說明之晶片130相比，圖107E中所說明之各晶片130進一步包括覆蓋圖案化金屬層4及金屬柱或金屬凸塊44且具有第一側壁及與第一側壁相對且實質上平行之第二側壁的聚合物層285。在各晶片130中，聚合物層285之頂部表面為實質上平坦的，且半導體基板40之厚度T4介於1微米與30微米之間，介於2微米與10微米之間，介於5微米與50微米之間或介於10微米與100微米之間。
圖107F展示晶片140之另一替代物的橫截面視圖。晶片140可藉由包括圖107A-107D中所說明之步驟的製程形成。與圖29中所說明之晶片140相比，圖107F中所說明之各晶片140進一步包括覆蓋圖案化金屬層6及金屬柱或金屬凸塊64且具有第一側壁及與第一側壁相對且實質上平行之第二側壁的聚合物層285。在各晶片140中，聚合物層285之頂部表面為實質上平坦的，且半導體基板60之厚度T4介於1微米與30微米之間，介於2微米與10微米之間，介於5微米與50微米之間或介於10微米與100微米之間。
圖107G-107K展示根據本發明之另一實施例形成另一系統級封裝或多晶片模組之製程。參看圖107G，繼圖1-7中所說明之步驟之後，可經由先前所述之膠材料80使圖107D中所說明之晶片120(展示其中之一)附接至圖案化金屬層1之金屬層13且附接至介電或絕緣層10。
或者，繼圖1-7中所說明之步驟之後，可在圖案化金屬層1之金屬層13上及在介電或絕緣層10上形成聚合物層，且接著可經由膠材料80使圖107D中所說明之晶片120附接至該聚合物層。在此狀況下，膠材料80形成於聚合物層上，且圖107D中所說明之晶片120形成於膠材料80上。聚合物層可為厚度介於2微米與30微米之間的聚醯亞胺層或苯并環丁烯層。
參看圖107H，在使晶片120附接至圖案化金屬層1之金屬層13且附接至介電或絕緣層10之後，可藉由使用鑄模製程、旋塗製程、疊層製程或印刷製程在基板110上方、介電或絕緣層10上、圖案化金屬層1之金屬層13上、金屬柱或金屬凸塊14上及晶片120之聚合物層285上形成先前所述之填充或封裝層85。
接著，參看圖107I，藉由研磨或拋光製程，諸如機械研磨製程、機械拋光製程或化學機械拋光(CMP)製程來研磨或拋光填充或封裝層85及聚合物層285。由此暴露金屬柱或金屬凸塊14之頂部表面14a及金屬柱或金屬凸塊24之頂部表面24a且其未經填充或封裝層85及聚合物層285覆蓋，且金屬柱或金屬凸塊24之頂部表面24a實質上與金屬柱或金屬凸塊14之頂部表面14a、填充或封裝層85之頂部表面85a及聚合物層285之頂部表面285b共平面。圖107I中所說明之研磨或拋光製程後金屬柱或金屬凸塊14及24之規格即分別為圖12中所說明之研磨或拋光製程後金屬柱或金屬凸塊14及24之規格。
接著，參看圖107J，可進行圖13-18中所說明之步驟以提供先前所述之圖案化金屬層3及形成於圖案化金屬層3上之先前所述金屬柱或金屬凸塊34。圖案化金屬層3形成於填充或封裝層85之頂部表面85a上、聚合物層285之頂部表面285b上、金屬柱或金屬凸塊24之頂部表面24a上及金屬柱或金屬凸塊14之頂部表面14a上，且由以下構成：位於頂部表面85a、285b、24a及14a上之先前所述黏著層31；位於黏著層31上之先前所述種子層32；及位於種子層32上之先前所述金屬層33。
隨後，可進行圖19-52中所說明之步驟，但使用圖107E中所說明之晶片130替代圖19中所說明之晶片130，且使用圖107F中所說明之晶片140替代圖29中所說明之晶片140，以提供圖107K中所示之複數個系統級封裝或多晶片模組。可使用焊料凸塊或焊料球29a將圖107K中所示之系統級封裝或多晶片模組連接至母板、印刷電路板、金屬基板、玻璃基板或陶瓷基板。或者，圖107K中所示之系統級封裝或多晶片模組之基板110可由球柵陣列(BGA)基板或印製電路板(PCB)置換，亦即，繼圖39中所說明之步驟之後，可在基板110之底部表面上形成圖104中所說明之焊料凸塊或焊料球845，且接著可進行單切製程以切割基板110、填充或封裝層85、86及87以及散熱平面8且單切圖107L中所示之複數個系統級封裝或多晶片模組。圖107L中所示之系統級封裝或多晶片模組之圖案化金屬層1可經由基板110中之多個金屬層連接至焊料凸塊或焊料球845。可使用焊料凸塊或焊料球845將圖107L中所示之系統級封裝或多晶片模組連接至母板、印刷電路板、金屬基板、玻璃基板或陶瓷基板。
圖108A-108F展示根據本發明之另一實施例形成另一系統級封裝或多晶片模組之製程。參看圖108A，可例如藉由使用基板110a中之真空貫穿孔吸持晶片120，或藉由首先將膠材料塗覆於基板110a之表面111上且接著將晶片120置放於膠材料上而使多個晶片120附接至基板110a之表面111，該膠材料為諸如聚醯亞胺、苯并環丁烷(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、環氧樹脂、矽氧烷或SU-8。
圖108A中所示之晶片120類似於圖8及圖9中所示之晶片120，但未形成圖案化金屬層2及金屬柱或金屬凸塊24。任一晶片120可為中央處理單元(CPU)晶片；基頻晶片；數位訊號處理(DSP)晶片；圖形處理單元(GPU)晶片；記憶體晶片，諸如快閃記憶體晶片、動態隨機存取記憶體(DRAM)晶片或靜態隨機存取記憶體(SRAM)晶片；無線區域網路(WLAN)晶片；邏輯晶片；類比晶片；電源器件；調節器；電源管理器件；全球定位系統(GPS)晶片；藍芽晶片；或包含中央處理單元(CPU)電路區塊、圖形處理單元(GPU)電路區塊、基頻電路區塊、數位訊號處理(DSP)電路區塊、記憶體電路區塊、藍芽電路區塊、全球定位系統(GPS)電路區塊、無線區域網路(WLAN)電路區塊及數據機電路區塊之晶片。
圖108A中所示之各晶片120具有位於半導體基板20之頂部表面下方且位於各晶片120之頂面的保護層25及金屬線路或金屬接墊26。半導體基板20之底部表面位於各晶片120之背面。晶片120之頂面附接至基板110a之表面111。
接著，參看圖108B，藉由使用鑄模製程在基板110a之表面111上、兩個鄰近晶片120之間及晶片120之背面與側壁上形成鑄模層(molding layer)385。晶片120之背面經鑄模層385覆蓋。鑄模層385之頂部表面385a為實質上平坦的。鑄模層385可具有左側壁及與左側壁相對且實質上平行之右側壁。鑄模層385之厚度T5可大於100微米，諸如介於150微米與300微米之間或介於200微米與400微米之間。鑄模層385可為熱膨脹係數介於2與10之間或介於5與15之間的聚合物層，例如聚醯亞胺或環氧樹脂層。
接著，參看圖108C，自晶片120之頂面及自鑄模層385移除基板110a，且接著可翻轉半成品器件以進行以下步驟。鑄模層385可具有與頂部表面385a相對之表面385b。表面385b較佳可實質上與晶片120之保護層25之頂部表面25t共平面。
接著，參看圖108D，可進行圖13-18中所說明之步驟以提供先前所述之圖案化金屬層3及位於圖案化金屬層3上之先前所述金屬柱或金屬凸塊34。圖案化金屬層3可形成於各晶片120之金屬線路或金屬接墊26的經保護層25中開口25a暴露之多個接點上、鑄模層385之表面385b上及各晶片120之保護層25之頂部表面25t上。
圖案化金屬層3可由先前所述之黏著層31、位於黏著層31上之先前所述種子層32及位於種子層32上之先前所述金屬層33構成。金屬層33之側壁未經黏著層31及種子層32覆蓋。黏著層31可形成於各晶片120之金屬線路或金屬接墊26的經保護層25中開口25a暴露之接點上、鑄模層385之表面385b上及各晶片120之保護層25之頂部表面25t上。
舉例而言，黏著層31可為位於各晶片120之金屬線路或金屬接墊26的經保護層25中開口25a暴露之接點上、鑄模層385之表面385b上及各晶片120之保護層25之頂部表面25t上且厚度小於1微米，諸如介於1奈米與0.5微米之間的含鈦層，諸如鈦鎢合金、鈦或氮化鈦之單一層。種子層32可為位於該含鈦層上且厚度小於1微米，諸如介於10奈米與0.8微米之間的銅或鈦銅合金單一層。金屬層33可為位於該銅或鈦銅合金單一層上且厚度介於2微米與30微米之間且較佳介於3微米與10微米之間的電鍍銅層。電鍍銅層之側壁未經含鈦層及銅或鈦銅合金單一層覆蓋。金屬柱或金屬凸塊34可為位於電鍍銅層上且高度或厚度大於15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間的銅柱或凸塊。
或者，黏著層31可為位於各晶片120之金屬線路或金屬接墊26的經保護層25中開口25a暴露之接點上、鑄模層385之表面385b上及各晶片120之保護層25之頂部表面25t上且厚度小於1微米，諸如介於1奈米與0.5微米之間的含鉭層，諸如鉭或氮化鉭之單一層。種子層32可為位於該含鉭層上且厚度小於1微米，諸如介於10奈米與0.8微米之間的銅或鈦銅合金單一層。金屬層33可為位於該銅或鈦銅合金單一層上且厚度介於2微米與30微米之間且較佳介於3微米與10微米之間的電鍍銅層。電鍍銅層之側壁未經含鉭層及銅或鈦銅合金單一層覆蓋。金屬柱或金屬凸塊34可為位於電鍍銅層上且高度或厚度大於15微米，諸如介於15微米與520微米之間且較佳介於20微米與110微米之間的銅柱或凸塊。
接著，參看圖108E，可進行圖19-21中所說明之步驟以提供經由膠材料81附接至圖案化金屬層3之金屬層33的先前所述晶片130，且提供藉由使用鑄模製程、旋塗製程、疊層製程或印刷製程而形成於鑄模層385之表面385b上、各晶片120之保護層25之頂部表面25t上、圖案化金屬層3之金屬層33上、晶片130上、圖案化金屬層4之金屬層43上及金屬柱或金屬凸塊34及44之頂部的先前所述填充或封裝層86。
接著，參看圖108F，可進行圖22-38及圖76-82中所說明之步驟，接著藉由使用回焊製程對焊料層29進行回焊以在凸塊下金屬(UBM)層之金屬層28上形成多個實心焊料凸塊或焊料球29a，且接著可進行單切製程以切割鑄模層385、填充或封裝層86及87以及聚合物層98及540且單切圖108F中所示之複數個系統級封裝或多晶片模組。
圖108F中所示之系統級封裝或多晶片模組之鑄模層385可具有左側壁及與左側壁相對且實質上平行之右側壁。焊料凸塊或焊料球29a可具有大於5微米，諸如介於5微米與400微米之間且較佳介於10微米與100微米之間的凸塊高度，以及介於20微米與400微米之間且較佳介於50微米與100微米之間的寬度或直徑。焊料凸塊或焊料球29a可包括鉍、銦、錫-鉛合金、錫-銀合金、錫-銀-銅合金或錫-金合金。
圖108F中所示之金屬線路或金屬接墊26、46或66之結構及電路設計即為圖106A中所說明之金屬線路或金屬接墊925之結構及電路設計，亦即，金屬線路或金屬接墊26、46或66例如可藉由包括電鍍製程及化學機械拋光(CMP)製程之金屬鑲嵌或雙金屬鑲嵌製程形成，且可由以下構成：電鍍銅層743；位於電鍍銅層743底部及電鍍銅層743側壁之黏接/阻障層741；以及介於電鍍銅層743與黏接/阻障層741之間且位於電鍍銅層743底部及電鍍銅層743側壁之種子層742。電鍍銅層743之側壁經黏接/阻障層741及種子層742覆蓋。
可使用焊料凸塊或焊料球29a將圖108F中所示之系統級封裝或多晶片模組連接至母板、印刷電路板、金屬基板、玻璃基板或陶瓷基板。
圖109A-109T展示根據本發明之另一實施例形成另一系統級封裝或多晶片模組之製程。參看圖109A，可例如藉由使用基板110a中之真空貫穿孔吸持晶片120，或藉由首先將膠材料塗覆於基板110a之表面111上且接著將晶片120置放於膠材料上而使多個晶片120附接至基板110a之表面111，該膠材料為諸如聚醯亞胺、苯并環丁烷(BCB)、聚苯并噁唑(PBO)、聚苯醚(PPO)、環氧樹脂、矽氧烷或SU-8。
圖109A中所示之晶片120類似於圖8及圖9中所示之晶片120，但未形成圖案化金屬層2及金屬柱或金屬凸塊24。任一晶片120可為中央處理單元(CPU)晶片；基頻晶片；數位訊號處理(DSP)晶片；圖形處理單元(GPU)晶片；記憶體晶片，諸如快閃記憶體晶片、動態隨機存取記憶體(DRAM)晶片或靜態隨機存取記憶體(SRAM)晶片；無線區域網路(WLAN)晶片；邏輯晶片；類比晶片；電源器件；調節器；電源管理器件；全球定位系統(GPS)晶片；藍芽晶片；或包含中央處理單元(CPU)電路區塊、圖形處理單元(GPU)電路區塊、基頻電路區塊、數位訊號處理(DSP)電路區塊、記憶體電路區塊、藍芽電路區塊、全球定位系統(GPS)電路區塊、無線區域網路(WLAN)電路區塊及數據機電路區塊之晶片。
圖109A中所示之各晶片120具有位於半導體基板20之頂部表面下方且位於各晶片120之頂面的保護層25及金屬線路或金屬接墊26。半導體基板20之底部表面位於各晶片120之背面。晶片120之頂面附接至基板110a之表面111。
接著，參看圖109B，藉由使用鑄模製程在基板110a之表面111上、兩個鄰近晶片120之間及晶片120之背面與側壁上形成鑄模層385。晶片120之背面經鑄模層385覆蓋。鑄模層385之頂部表面385a為實質上平坦的。鑄模層385可具有左側壁及與左側壁相對且實質上平行之右側壁。鑄模層385之厚度T5可大於100微米，諸如介於150微米與300微米之間或介於200微米與400微米之間。鑄模層385可為熱膨脹係數介於2與10之間或介於5與15之間的聚合物層，諸如聚醯亞胺或環氧樹脂層。
接著，參看圖109C，自晶片120之頂面及自鑄模層385移除基板110a，且接著可翻轉半成品器件以進行以下步驟。鑄模層385可具有與頂部表面385a相對之表面385b。表面385b較佳可實質上與晶片120之保護層25之頂部表面25t共平面。
接著，參看圖109D，可進行圖13及圖14中所說明之步驟，但在各晶片120之金屬線路或金屬接墊26的經保護層25中開口25a暴露之多個接點上、鑄模層385之表面385b上及各晶片120之保護層25之頂部表面25t上形成黏著層31。隨後，使用含有胺或NaCO3之化學溶液移除光阻層92。接著，藉由使用濕式化學蝕刻製程或反應性離子蝕刻(RIE)製程移除不在金屬層33下方之種子層32。隨後，藉由使用濕式化學蝕刻製程或反應性離子蝕刻(RIE)製程移除不在金屬層33下方之黏著層31。因此，黏著層31、種子層32及金屬層33構成形成於各晶片120之金屬線路或金屬接墊26的經保護層25中開口25a暴露之接點上、鑄模層385之表面385b上及各晶片120之保護層25之頂部表面25t上的圖案化金屬層3。圖109D中所示之圖案化金屬層3之規格即為圖18中所說明之圖案化金屬層3之規格。
黏著層31例如可為位於各晶片120之金屬線路或金屬接墊26的經保護層25中開口25a暴露之接點上、鑄模層385之表面385b上及各晶片120之保護層25之頂部表面25t上且厚度小於1微米，諸如介於1奈米與0.5微米之間的含鈦層，諸如鈦鎢合金、鈦或氮化鈦之單一層。種子層32可為位於該含鈦層上且厚度小於1微米，諸如介於10奈米與0.8微米之間的銅或鈦銅合金單一層。金屬層33可為位於該銅或鈦銅合金單一層上且厚度介於2微米與30微米之間且較佳介於3微米與10微米之間的電鍍銅層。電鍍銅層之側壁未經含鈦層及銅或鈦銅合金單一層覆蓋。
或者，黏著層31可為位於各晶片120之金屬線路或金屬接墊26的經保護層25中開口25a暴露之接點上、鑄模層385之表面385b上及各晶片120之保護層25之頂部表面25t上且厚度小於1微米，諸如介於1奈米與0.5微米之間的含鉭層，諸如鉭或氮化鉭之單一層。種子層32可為位於該含鉭層上且厚度小於1微米，諸如介於10奈米與0.8微米之間的銅或鈦銅合金單一層。金屬層33可為位於該銅或鈦銅合金單一層上且厚度介於2微米與30微米之間且較佳介於3微米與10微米之間的電鍍銅層。電鍍銅層之側壁未經含鉭層及銅或鈦銅合金單一層覆蓋。
接著，參看圖109E，可例如藉由使用鑄模製程、旋塗製程、疊層製程或印刷製程在圖案化金屬層3之金屬層33上、鑄模層385之表面385b上及各晶片120之保護層25之頂部表面25t上形成絕緣層386。絕緣層386可為厚度介於2微米與50微米之間且較佳介於5微米與30微米之間的聚合物層，諸如環氧樹脂層、聚醯亞胺層、苯并環丁烷(BCB)層、聚苯并噁唑(PBO)層或聚苯醚(PPO)層。絕緣層386之頂部表面386a可為實質上平坦的。
接著，參看圖109F，可經由膠材料81使多個晶片130附接至絕緣層386之頂部表面386a。圖109F中所說明之晶片130類似於圖19及圖20中所說明之晶片130，但在圖案化金屬層4上未形成金屬柱或金屬凸塊44。膠材料81可為聚合物，諸如環氧樹脂、聚醯亞胺、苯并環丁烷(BCB)、聚苯并噁唑(PBO)或聚苯醚(PPO)，且其厚度可大於1微米，諸如介於3微米與100微米之間且較佳介於5微米與50微米之間。任一晶片130可為中央處理單元(CPU)晶片；基頻晶片；數位訊號處理(DSP)晶片；圖形處理單元(GPU)晶片；記憶體晶片，諸如快閃記憶體晶片、動態隨機存取記憶體(DRAM)晶片或靜態隨機存取記憶體(SRAM)晶片；無線區域網路(WLAN)晶片；全球定位系統(GPS)晶片；邏輯晶片；類比晶片；電源器件；調節器；電源管理器件；藍芽晶片；或包含中央處理單元(CPU)電路區塊、圖形處理單元(GPU)電路區塊、基頻電路區塊、數位訊號處理(DSP)電路區塊、記憶體電路區塊、藍芽電路區塊、全球定位系統(GPS)電路區塊、無線區域網路(WLAN)電路區塊及數據機電路區塊之晶片。
接著，參看圖109G，可例如藉由使用鑄模製程、旋塗製程、疊層製程或印刷製程在絕緣層386之頂部表面386a上、各晶片130之圖案化金屬層4之金屬層43上、晶片130上及兩個鄰近晶片130之間形成絕緣層387。晶片130經絕緣層387覆蓋。絕緣層387可為厚度大於5微米，諸如介於10微米與300微米之間或介於15微米與200微米之間的聚合物層，諸如環氧樹脂層、聚醯亞胺層、苯并環丁烷(BCB)層、聚苯并噁唑(PBO)層或聚苯醚(PPO)層。絕緣層387之頂部表面387a可為實質上平坦的。
接著，參看圖109H，使用雷射鑽孔製程或乾式蝕刻製程形成多個位於絕緣層386及387中且穿過絕緣層386及387之開口(或通孔)138a以暴露圖案化金屬層3之金屬層33之多個接點，且形成多個位於絕緣層387中且穿過絕緣層387之開口(或通孔)138b以暴露圖案化金屬層4之金屬層43之多個接點。
接著，參看圖1091，可藉由使用物理氣相沈積(PVD)製程(諸如濺鍍製程或蒸發製程)在絕緣層387之頂部表面387a上、開口138a及138b中以及金屬層33及43之經開口138a及138b暴露之接點上形成厚度小於1微米，諸如介於1奈米與0.5微米之間的黏著層51。隨後，可藉由使用物理氣相沈積(PVD)製程(諸如濺鍍製程或蒸發製程)在黏著層51上以及開口138a及138b中形成厚度小於1微米，諸如介於10奈米與0.8微米之間的種子層52。接著，可在種子層52上形成光阻層94。隨後，利用微影、曝光及顯影製程使光阻層94圖案化以在光阻層94中形成多個開口94a，從而暴露種子層52。
黏著層51之材料可包括鈦、鈦鎢合金、氮化鈦、鉻、鉭或氮化鉭。種子層52之材料可包括銅、鈦銅合金、金或鎳。
舉例而言，可藉由在絕緣層387之頂部表面387a上、開口138a及138b中以及金屬層33及43之經開口138a及138b暴露之接點上濺鍍厚度小於1微米，諸如介於1奈米與0.5微米之間的含鈦層(諸如鈦鎢合金、鈦或氮化鈦之單一層)來形成黏著層51。又，可藉由在該含鈦層上以及開口138a及138b中濺鍍厚度小於1微米，諸如介於10奈米與0.8微米之間的銅層、鈦銅合金層、金層或鎳層來形成種子層52。
或者，可藉由在絕緣層387之頂部表面387a上、開口138a及138b中以及金屬層33及43之經開口138a及138b暴露之接點上濺鍍厚度小於1微米，諸如介於1奈米與0.5微米之間的含鉭層(諸如鉭或氮化鉭之單一層)來形成黏著層51。又，可藉由在該含鉭層上以及開口138a及138b中濺鍍厚度小於1微米，諸如介於10奈米與0.8微米之間的銅層、鈦銅合金層、金層或鎳層來形成種子層52。
接著，參看圖109J，可藉由使用包括電鍍製程及/或無電極電鍍製程之製程在經開口94a暴露之種子層52上形成厚度大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的金屬層53。或者，可在開口138a及138b中進一步形成金屬層53。金屬層53可為銅、金或鎳之單一層，或包括以下之複合層：厚度介於2微米與30微米之間的銅層；位於該銅層上且厚度介於0.1微米與10微米之間的鎳層；及位於該鎳層上且厚度介於0.01微米與5微米之間的金層。舉例而言，金屬層53可為如下形成之單金屬層：在開口94a中及在經開口94a暴露之種子層52(較佳為先前所述之銅或鈦銅合金種子層52)上電鍍銅層，厚度達到大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間。
接著，參看圖109K，使用含有胺或NaCO3之化學溶液移除光阻層94。隨後，藉由使用濕式化學蝕刻製程或反應性離子蝕刻(RIE)製程移除不在金屬層53下方之種子層52。隨後，藉由使用濕式化學蝕刻製程或反應性離子蝕刻(RIE)製程移除不在金屬層53下方之黏著層51。
因此，黏著層51、種子層52及金屬層53構成圖案化金屬層5、多個金屬插塞(或金屬通道)5m及多個金屬插塞(或金屬通道)5p。由黏著層51、種子層52及金屬層53構成之圖案化金屬層5可形成於絕緣層387之頂部表面387a上。由黏著層51及種子層52構成或由黏著層51、種子層52及金屬層53構成之金屬插塞5m可形成於開口138a中以及圖案化金屬層3之金屬層33之經開口138a暴露之接點上。介於圖案化金屬層5與金屬層33之經開口138a暴露之接點之間的金屬插塞5m可將圖案化金屬層5連接至金屬層33之經開口138a暴露之接點。由黏著層51及種子層52構成或由黏著層51、種子層52及金屬層53構成之金屬插塞5p可形成於開口138b中以及圖案化金屬層4之金屬層43之經開口138b暴露之接點上。介於圖案化金屬層5與金屬層43之經開口138b暴露之接點之間的金屬插塞5p可將圖案化金屬層5連接至金屬層43之經開口138b暴露之接點。
接著，參看圖109L，可例如藉由使用鑄模製程、旋塗製程、疊層製程或印刷製程在圖案化金屬層5之金屬層53上及在絕緣層387之頂部表面387a上形成絕緣層388。絕緣層388可為厚度介於2微米與50微米之間且較佳介於5微米與30微米之間的聚合物層，諸如環氧樹脂層、聚醯亞胺層、苯并環丁烷(BCB)層、聚苯并噁唑(PBO)層或聚苯醚(PPO)層。絕緣層388之頂部表面388a可為實質上平坦的。
接著，參看圖109M，可經由膠材料82使多個晶片140附接至絕緣層388之頂部表面388a。圖109M中所說明之晶片140類似於圖29及圖30中所說明之晶片140，但在圖案化金屬層6上未形成金屬柱或金屬凸塊64。膠材料82可為聚合物，諸如環氧樹脂、聚醯亞胺、苯并環丁烷(BCB)、聚苯并噁唑(PBO)或聚苯醚(PPO)，且其厚度可大於1微米，諸如介於3微米與100微米之間且較佳介於5微米與50微米之間。任一晶片140可為中央處理單元(CPU)晶片；基頻晶片；數位訊號處理(DSP)晶片；圖形處理單元(GPU)晶片；記憶體晶片，諸如快閃記憶體晶片、動態隨機存取記憶體(DRAM)晶片或靜態隨機存取記憶體(SRAM)晶片；無線區域網路(WLAN)晶片；全球定位系統(GPS)晶片；邏輯晶片；類比晶片；電源器件；調節器；電源管理器件；藍芽晶片；或包含中央處理單元(CPU)電路區塊、圖形處理單元(GPU)電路區塊、基頻電路區塊、數位訊號處理(DSP)電路區塊、記憶體電路區塊、藍芽電路區塊、全球定位系統(GPS)電路區塊、無線區域網路(WLAN)電路區塊及數據機電路區塊之晶片。
接著，參看圖109N，可例如藉由使用鑄模製程、旋塗製程、疊層製程或印刷製程在絕緣層388之頂部表面388a上、各晶片140之圖案化金屬層6之金屬層63上、晶片140上及兩個鄰近晶片140之間形成絕緣層389。晶片140經絕緣層389覆蓋。絕緣層389可為厚度大於5微米，諸如介於10微米與300微米之間或介於15微米與200微米之間的聚合物層，諸如環氧樹脂層、聚醯亞胺層、苯并環丁烷(BCB)層、聚苯并噁唑(PBO)層或聚苯醚(PPO)層。絕緣層389之頂部表面389a可為實質上平坦的。
接著，參看圖109O，使用雷射鑽孔製程或乾式蝕刻製程形成多個位於絕緣層388及389中且穿過絕緣層388及389之開口(或通孔)238a以暴露圖案化金屬層5之金屬層53之多個接點，且形成多個位於絕緣層389中且穿過絕緣層389之開口(或通孔)238b以暴露圖案化金屬層6之金屬層63之多個接點。
接著，參看圖109P，可藉由使用物理氣相沈積(PVD)製程(諸如濺鍍製程或蒸發製程)在絕緣層389之頂部表面389a上、開口238a及238b中以及金屬層53及63之經開口238a及238b暴露之接點上形成厚度小於1微米，諸如介於1奈米與0.5微米之間的黏著層71。隨後，可藉由使用物理氣相沈積(PVD)製程(諸如濺鍍製程或蒸發製程)在黏著層71上以及開口238a及238b中形成厚度小於1微米，諸如介於10奈米與0.8微米之間的種子層72。接著，可在種子層72上形成光阻層96。隨後，利用微影、曝光及顯影製程使光阻層96圖案化以在光阻層96中形成多個開口96a，從而暴露種子層72。
黏著層71之材料可包括鈦、鈦鎢合金、氮化鈦、鉻、鉭或氮化鉭。種子層72之材料可包括銅、鈦銅合金、金或鎳。
舉例而言，可藉由在絕緣層389之頂部表面389a上、開口238a及238b中以及金屬層53及63之經開口238a及238b暴露之接點上濺鍍厚度小於1微米，諸如介於1奈米與0.5微米之間的含鈦層(諸如鈦鎢合金、鈦或氮化鈦之單一層)來形成黏著層71。又，可藉由在該含鈦層上以及開口238a及238b中濺鍍厚度小於1微米，諸如介於10奈米與0.8微米之間的銅層、鈦銅合金層、金層或鎳層來形成種子層72。
或者，可藉由在絕緣層389之頂部表面389a上、開口238a及238b中以及金屬層53及63之經開口238a及238b暴露之接點上濺鍍厚度小於1微米，諸如介於1奈米與0.5微米之間的含鉭層(諸如鉭或氮化鉭之單一層)來形成黏著層71。又，可藉由在該含鉭層上以及開口238a及238b中濺鍍厚度小於1微米，諸如介於10奈米與0.8微米之間的銅層、鈦銅合金層、金層或鎳層來形成種子層72。
接著，參看圖109Q，可藉由使用包括電鍍製程及/或無電極電鍍製程之製程在經開口96a暴露之種子層72上形成厚度大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間的金屬層73。或者，可在開口238a及238b中進一步形成金屬層73。金屬層73可為銅、金或鎳之單一層，或包括以下之複合層：厚度介於2微米與30微米之間的銅層；位於該銅層上且厚度介於0.1微米與10微米之間的鎳層；及位於該鎳層上且厚度介於0.01微米與5微米之間的金層。舉例而言，金屬層73可為如下形成之單金屬層：在開口96a中及在經開口96a暴露之種子層72(較佳為先前所述之銅或鈦銅合金種子層72)上電鍍銅層，厚度達到大於1微米，諸如介於2微米與30微米之間且較佳介於3微米與10微米之間。
接著，參看圖109R，使用含有胺或NaCO3之化學溶液移除光阻層96。隨後，藉由使用濕式化學蝕刻製程或反應性離子蝕刻(RIE)製程移除不在金屬層73下方之種子層72。隨後，藉由使用濕式化學蝕刻製程或反應性離子蝕刻(RIE)製程移除不在金屬層73下方之黏著層71。
因此，黏著層71、種子層72及金屬層73構成圖案化金屬層7、多個金屬插塞7m及多個金屬插塞7p。由黏著層71、種子層72及金屬層73構成之圖案化金屬層7可形成於絕緣層389之頂部表面389a上。由黏著層71及種子層72構成或由黏著層71、種子層72及金屬層73構成之金屬插塞7m可形成於開口238a中以及圖案化金屬層5之金屬層53之經開口238a暴露之接點上。介於圖案化金屬層7與金屬層53之經開口238a暴露之接點之間的金屬插塞7m可將圖案化金屬層7連接至金屬層53之經開口238a暴露之接點。由黏著層71及種子層72構成或由黏著層71、種子層72及金屬層73構成之金屬插塞7p可形成於開口238b中以及圖案化金屬層6之金屬層63之經開口238b暴露之接點上。介於圖案化金屬層7與金屬層63之經開口238b暴露之接點之間的金屬插塞7p可將圖案化金屬層7連接至金屬層63之經開口238b暴露之接點。
參看圖109S，繼圖109R中所說明之步驟之後，可在圖案化金屬層7之金屬層73上及在絕緣層389之頂部表面389a上形成聚合物層98，且聚合物層98中之多個開口98a位於圖案化金屬層7之金屬層73之多個接點上方且暴露該等接點。聚合物層98可為聚醯亞胺層、聚苯并噁唑(PBO)層、苯并環丁烷(BCB)層、環氧樹脂層或聚苯醚(PPO)層，且其厚度可介於1微米與30微米之間，且較佳介於2微米與15微米之間或介於5微米與10微米之間。
接著，參看圖109T，在圖案化金屬層7之經開口98a暴露之接點上方形成多個焊料凸塊或焊料球29a以及由先前所述之黏著層18、種子層19及金屬層27及28構成之凸塊下金屬(UBM)層，且接著可進行單切製程以切割鑄模層385、絕緣層386-389及聚合物層98且單切圖109T中所示之複數個系統級封裝或多晶片模組。凸塊下金屬(UBM)層可形成於聚合物層98上及金屬層73之經開口98a暴露之接點上，且焊料凸塊或焊料球29a可形成於凸塊下金屬(UBM)層上。形成圖109T中所說明之凸塊下金屬(UBM)層及焊料凸塊或焊料球29a之製程類似於圖80-83中所說明者，但在聚合物層98上及在金屬層73之經開口98a暴露之接點上形成凸塊下金屬(UBM)層之黏著層18。
圖109T中所示之系統級封裝或多晶片模組之鑄模層385可具有左側壁及與左側壁相對且實質上平行之右側壁。焊料凸塊或焊料球29a可具有大於5微米，諸如介於5微米與400微米之間且較佳介於10微米與100微米之間的凸塊高度，以及介於20微米與400微米之間且較佳介於50微米與100微米之間的寬度或直徑。焊料凸塊或焊料球29a可包括鉍、銦、錫-鉛合金、錫-銀合金、錫-銀-銅合金或錫-金合金。可使用焊料凸塊或焊料球29a將圖109T中所示之系統級封裝或多晶片模組連接至母板、印刷電路板、金屬基板、玻璃基板或陶瓷基板。
關於圖109T中所說明之系統級封裝或多晶片模組，晶片130可經由金屬插塞5p及圖案化金屬層5連接至彼此，且可依序經由金屬插塞5p、圖案化金屬層5、金屬插塞5m及圖案化金屬層3連接至晶片120。晶片120可經由圖案化金屬層3連接至彼此。晶片140可經由金屬插塞7p及圖案化金屬層7連接至彼此，可依序經由金屬插塞7p、圖案化金屬層7、金屬插塞7m、圖案化金屬層5及金屬插塞5p連接至晶片130，且可依序經由金屬插塞7p、圖案化金屬層7、金屬插塞7m、圖案化金屬層5、金屬插塞5m及圖案化金屬層3連接至晶片120。
圖109T中所說明之系統級封裝或多晶片模組之圖案化金屬層3可包括多個金屬互連結構或金屬線路，例如訊號線路、時脈匯流排、時脈線路、電源平面、電源匯流排、電源線路、接地平面、接地匯流排或接地線路。一個晶片120例如可具有一個經由一或多個由圖案化金屬層3提供之金屬互連結構或金屬線路連接至另一個晶片120之一或多個金屬線路或金屬接墊26的金屬線路或金屬接墊26。
圖109T中所說明之系統級封裝或多晶片模組之圖案化金屬層5可包括多個金屬互連結構或金屬線路，例如訊號線路、時脈匯流排、時脈線路、電源平面、電源匯流排、電源線路、接地平面、接地匯流排或接地線路。一個晶片130例如可具有一個依序經由圖案化金屬層4、一個金屬插塞5p、一個由圖案化金屬層5提供之金屬互連結構或金屬線路、一個金屬插塞5m、及圖案化金屬層3連接至一個晶片120之一個金屬線路或金屬接墊26的金屬線路或金屬接墊46，且可具有另一個依序經由圖案化金屬層4、另一個金屬插塞5p、另一個由圖案化金屬層5提供之金屬互連結構或金屬線路、一個金屬插塞7m、圖案化金屬層7、一個金屬插塞7p、及圖案化金屬層6連接至一個晶片140之一個金屬線路或金屬接墊66的金屬線路或金屬接墊46。一個晶片130例如可經由一或多個由圖案化金屬層5提供之金屬互連結構或金屬線路連接至另一個晶片130。
圖109T中所說明之系統級封裝或多晶片模組之圖案化金屬層7可包括多個金屬互連結構或金屬線路，例如訊號線路、時脈匯流排、時脈線路、電源平面、電源匯流排、電源線路、接地平面、接地匯流排或接地線路。一個晶片140例如可具有一個依序經由圖案化金屬層6、一個金屬插塞7p、一個由圖案化金屬層7提供之金屬互連結構或金屬線路、一個金屬插塞7m、圖案化金屬層5、一個金屬插塞5m、及圖案化金屬層3連接至一個晶片120之一個金屬線路或金屬接墊26的金屬線路或金屬接墊66，且可具有另一個依序經由圖案化金屬層6、另一個金屬插塞7p、另一個由圖案化金屬層7提供之金屬互連結構或金屬線路、另一個金屬插塞7m、圖案化金屬層5、一個金屬插塞5p、及圖案化金屬層4連接至一個晶片130之一個金屬線路或金屬接墊46的金屬線路或金屬接墊66。一個晶片140例如可經由一或多個由圖案化金屬層7提供之金屬互連結構或金屬線路連接至另一個晶片140。
圖109U展示圖109T中所示之系統級封裝或多晶片模組之圖案化金屬層5之示意性俯視透視圖，且圖109T可為沿圖109U中所示之線B-B'切割之橫截面視圖。參看圖109T及圖109U，系統級封裝或多晶片模組可包括多個由圖案化金屬層5提供之金屬互連結構或金屬線路5s、5t、5u、5v及5w。無論何處形成金屬互連結構或金屬線路5s、5t、5u、5v及5w，金屬互連結構或金屬線路5s、5t、5u、5v及5w中之任一者可為訊號線路、時脈匯流排、時脈線路、電源平面、電源匯流排、電源線路、接地平面、接地匯流排或接地線路。左側晶片130具有邊緣130a及與邊緣130a相對且實質上平行之邊緣130b。右側晶片130具有邊緣130c及與邊緣130c相對且實質上平行之邊緣130d。金屬互連結構或金屬線路5s可延伸跨越左側晶片130之邊緣130a，且金屬互連結構或金屬線路5t可延伸跨越左側晶片130之邊緣130b。金屬互連結構或金屬線路5u可延伸跨越右側晶片130之邊緣130c，且金屬互連結構或金屬線路5v可延伸跨越右側晶片130之邊緣130d。金屬互連結構或金屬線路5w可延伸跨越左側晶片130之邊緣130b且跨越右側晶片130之邊緣130c。
金屬互連結構或金屬線路5s、5t、5u、5v及5w可連接至金屬插塞5m，且可依序經由金屬插塞5m及圖案化金屬層3連接至晶片120之金屬線路或金屬接墊26。此外，金屬互連結構或金屬線路5s、5t、5u、5v及5w可連接至金屬插塞7m，且可依序經由金屬插塞7m、圖案化金屬層7及金屬插塞7p連接至晶片140之金屬線路或金屬接墊66。
左側晶片130可包括多個由左側晶片130之圖案化金屬層4提供之金屬互連結構或金屬線路4a、4b及4c。無論何處形成金屬互連結構或金屬線路4a、4b及4c，金屬互連結構或金屬線路4a、4b及4c中之任一者可為訊號線路、時脈匯流排、時脈線路、電源平面、電源匯流排、電源線路、接地平面、接地匯流排或接地線路。
右側晶片130可包括多個由右側晶片130之圖案化金屬層4提供之金屬互連結構或金屬線路4d、4e、4f及4g。無論何處形成金屬互連結構或金屬線路4d、4e、4f及4g，金屬互連結構或金屬線路4d、4e、4f及4g中之任一者可為訊號線路、時脈匯流排、時脈線路、電源平面、電源匯流排、電源線路、接地平面、接地匯流排或接地線路。
左側晶片130具有多個安置於左側晶片130之中心區域中之接點46a、46b及46g。或者，接點46g可安置於左側晶片130之周邊區域中。接點46a、46b及46g係由左側晶片130之金屬線路或金屬接墊46提供。左側晶片130之保護層45中之開口45a位於接點46a、46b及46g上方且暴露接點46a、46b及46g，且接點46a、46b及46g位於左側晶片130之保護層45中之開口45a底部。
右側晶片130具有多個安置於右側晶片130之中心區域中之接點46c及46d，以及多個安置於右側晶片130之周邊區域中之接點46e、46f及46h。或者，接點46h可安置於右側晶片130之中心區域中。接點46c、46d、46e、46f及46h係由右側晶片130之金屬線路或金屬接墊46提供。右側晶片130之保護層45中之開口45a位於接點46c、46d、46e、46f及46h上方且暴露接點46c、46d、46e、46f及46h，且接點46c、46d、46e、46f及46h位於右側晶片130之保護層45中之開口45a底部。
接點46a可安置於左側晶片130之中心區域中之第一條線上，且接點46b可安置於左側晶片130之中心區域中與第一條線平行之第二條線上。接點46c可安置於右側晶片130之中心區域中之第三條線上，且接點46d可安置於右側晶片130之中心區域中與第三條線平行之第四條線上。接點46e可安置於右側晶片130之周邊區域中與第三條線平行之第五條線上。接點46f可安置於右側晶片130之周邊區域中與第三條線平行之第六條線上。
各接點46a可依序經由一個金屬互連結構或金屬線路4a、一個金屬插塞5p及一個金屬互連結構或金屬線路5s連接至一個金屬插塞5m。自俯視透視圖可見，接點46a之位置不同於與接點46a連接之金屬插塞5m及5p之位置。
各接點46b可依序經由一個金屬互連結構或金屬線路4b、一個金屬插塞5p及一個金屬互連結構或金屬線路5t連接至一個金屬插塞7m。自俯視透視圖可見，接點46b之位置不同於連接接點46b之金屬插塞7m之位置。
各接點46e可依序經由一個金屬互連結構或金屬線路4d、一個金屬插塞5p及一個金屬互連結構或金屬線路5u連接至一個金屬插塞5m。自俯視透視圖可見，接點46e之位置不同於與接點46e連接之金屬插塞5m之位置。
各接點46f可依序經由一個金屬互連結構或金屬線路4e、一個金屬插塞5p及一個金屬互連結構或金屬線路5v連接至一個金屬插塞7m。自俯視透視圖可見，接點46f之位置不同於與接點46f連接之金屬插塞7m之位置。
接點46c可經由金屬互連結構或金屬線路4f連接至接點46d。左側晶片130之接點46g可依序經由金屬互連結構或金屬線路4c、位於左側晶片130上方之金屬插塞5p、金屬互連結構或金屬線路5w、位於右側晶片130上方之金屬插塞5p、及金屬互連結構或金屬線路4g連接至右側晶片130之接點46h。
在一種狀況下，左側晶片130可為動態隨機存取記憶體(DRAM)晶片；且右側晶片130可為另一動態隨機存取記憶體(DRAM)晶片、中央處理單元(CPU)晶片、圖形處理單元(GPU)晶片、數位訊號處理(DSP)晶片，或包括中央處理單元(CPU)電路區塊、圖形處理單元(GPU)電路區塊、數位訊號處理(DSP)電路區塊、基頻電路區塊、藍芽電路區塊、全球定位系統(GPS)電路區塊、記憶體電路區塊、無線區域網路(WLAN)電路區塊及數據機電路區塊之晶片。
在另一種狀況下，左側晶片130可為中央處理單元(CPU)晶片；且右側晶片130可為另一中央處理單元(CPU)晶片、圖形處理單元(GPU)晶片、數位訊號處理(DSP)晶片，或包括中央處理單元(CPU)電路區塊、圖形處理單元(GPU)電路區塊、數位訊號處理(DSP)電路區塊、基頻電路區塊、藍芽電路區塊、全球定位系統(GPS)電路區塊、記憶體電路區塊、無線區域網路(WLAN)電路區塊及數據機電路區塊之晶片。
或者，關於圖109T及圖109U中所示之系統級封裝或多晶片模組，金屬插塞5p可進一步形成於金屬互連結構或金屬線路4f之多個接點上。又，一個互連結構或線路4f可依序經由一個形成於金屬互連結構或金屬線路4f之接點上的金屬插塞5p、多個由圖案化金屬層5提供之金屬互連結構或金屬線路(例如訊號線路、時脈線路、電源匯流排、電源線路、接地匯流排或接地線路)之一、一個金屬插塞5m、及圖案化金屬層3連接至晶片120之一個金屬線路或金屬接墊26，且依序經由一個形成於金屬互連結構或金屬線路4f之接點上的金屬插塞5p、一個由圖案化金屬層5提供之金屬互連結構或金屬線路、一個金屬插塞7m、圖案化金屬層7及一個金屬插塞7p連接至晶片140之一個金屬線路或金屬接墊66。
或者，關於圖109T及圖109U中所示之系統級封裝或多晶片模組，可略去由左側晶片及右側晶片130之圖案化金屬層4提供之金屬互連結構或金屬線路4a、4b、4c、4d、4e、4f及4g，且金屬插塞5p可直接形成於接點46a、46b、46c、46d、46e、46f、46g及46h上。接點46a可經由直接形成於接點46a上之金屬插塞5p連接至金屬互連結構或金屬線路5s。接點46b可經由直接形成於接點46b上之金屬插塞5p連接至金屬互連結構或金屬線路5t。接點46e可經由直接形成於接點46e上之金屬插塞5p連接至金屬互連結構或金屬線路5u。接點46f可經由直接形成於接點46f上之金屬插塞5p連接至金屬互連結構或金屬線路5v。接點46g可經由直接形成於接點46g上之金屬插塞5p連接至金屬互連結構或金屬線路5w，且接點46h可經由直接形成於接點46h上之金屬插塞5p連接至金屬互連結構或金屬線路5w。接點46c可依序經由直接形成於接點46c上之金屬插塞5p、多個由位於右側晶片130上方之圖案化金屬層5提供之金屬互連結構或金屬線路(例如訊號線路、時脈線路、電源匯流排、電源線路、接地匯流排或接地線路)、及直接形成於接點46d上之金屬插塞5p連接至接點46d；且金屬互連結構或金屬線路可經由金屬插塞5m及圖案化金屬層3連接至晶片120之金屬線路或金屬接墊26，且經由金屬插塞7m、圖案化金屬層7及金屬插塞7p連接至晶片140之金屬線路或金屬接墊66。
圖52、圖54、圖55、圖66、圖67、圖72、圖73、圖83、圖84、圖104、圖107K、圖107L、圖108F及圖109T中所示之先前所述系統級封裝或多晶片模組、圖74中所示之先前所述模組以及圖85中所示之先前所述電子器件可用於例如電話、無線電話、行動電話、智慧型手機、迷你筆記型電腦、筆記型電腦、數位相機、數位視訊相機、數位相框、個人數位助理(PDA)、口袋型個人電腦、攜帶型個人電腦、電子書、數位書、桌上型電腦、平板電腦、汽車電子產品、行動網際網路器件(MID)、行動電視、投影儀、行動投影儀、微型投影儀(pico projector)、智慧型投影儀、三維3D視訊顯示器、3D電視(3D TV)、3D視訊遊戲機、行動電腦器件、行動電腦電話(mobile compuphone)(亦稱為行動電話電腦(mobile phoneputer)或行動個人電腦電話，其為組合並提供電腦與電話之功能的器件或系統)，或例如用於雲端計算之高效能及/或低功率電腦或伺服器。
已論述之組件、步驟、特徵、效益及優勢僅為說明性的。其中無一者抑或關於其之論述意欲以任何方式限制本發明之範疇。亦涵蓋眾多其他實施例。此等實施例包括具有較少、額外及/或不同組件、步驟、特徵、效益及優勢之實施例。此等實施例亦包括組件及/或步驟以不同方式安置及/或排序之實施例。在閱讀本發明時，熟習此項技術者應瞭解，可在硬體、軟體、韌體或其任何組合中且在一或多個通信網路上實施本發明之實施例。適合之軟體可包括用於執行設計及/或控制本發明之系統級封裝(SIP)或多晶片模組MCM(或其部分)之實施的方法及技術(及其部分)的電腦可讀指令或機器可讀指令。可利用任何適合之軟體語言(機器相關或機器無關)或電腦可讀儲存媒體。此外，本發明之實施例可包括於各種訊號中或由各種訊號載運，例如在無線RF或IR通信鏈路上傳輸或自網際網路下載。
除非另外說明，否則本說明書中(包括申請專利範圍中)所闡述之所有量度、值、等級、位置、量值、尺寸及其他規格為近似而非精確的。上述者意欲具有與其相關功能且與其所屬技術中慣用者相符的合理範圍。
1．．．圖案化金屬層
1a．．．金屬互連結構或金屬線路
2．．．圖案化金屬層
2a．．．金屬互連結構或金屬線路
2b．．．金屬互連結構或金屬線路
3．．．圖案化金屬層
4．．．圖案化金屬層
4a．．．金屬互連結構或金屬線路
4b．．．金屬互連結構或金屬線路
4c．．．金屬互連結構或金屬線路
4d．．．金屬互連結構或金屬線路
4e．．．金屬互連結構或金屬線路
4f．．．金屬互連結構或金屬線路
4g．．．金屬互連結構或金屬線路
5．．．圖案化金屬層
5a．．．圖案化金屬層
5b．．．黏著層
5c．．．種子層
5d．．．金屬層
5m．．．金屬插塞(或金屬通道)
5p．．．金屬插塞(或金屬通道)
5s．．．金屬互連結構或金屬線路
5t．．．金屬互連結構或金屬線路
5u．．．金屬互連結構或金屬線路
5v．．．金屬互連結構或金屬線路
5w．．．金屬互連結構或金屬線路
6．．．圖案化金屬層
7．．．圖案化金屬層
7c．．．時脈互連結構、匯流排或線路
7g．．．接地平面、匯流排或線路
7m．．．金屬插塞
7p．．．電源平面、匯流排或線路/金屬插塞
7s．．．訊號互連結構或訊號線路
8．．．金屬層
8a．．．黏著層
8b．．．種子層
8c．．．金屬層
8d．．．金屬層
9．．．圖案化金屬層
9a．．．黏著層
9b．．．種子層
9c．．．金屬層
10．．．介電或絕緣層
11．．．黏著層
12．．．種子層
13．．．金屬層
14．．．金屬柱或金屬凸塊/未包封斜線之圓圈
14a．．．頂部表面
15．．．絕緣層
15a．．．表面
16．．．貫穿孔
17．．．貫穿孔連接體
17a．．．表面
18．．．黏著層
19．．．種子層
20．．．半導體基板
20a．．．頂面
20b．．．底面
21．．．黏著層
22．．．種子層
23．．．金屬層
24．．．金屬柱或金屬凸塊/包封斜線之圓圈
24a．．．頂部表面
25．．．保護層
25a．．．開口
25t．．．頂部表面
26．．．金屬線路或金屬接墊
27．．．金屬層
28．．．金屬層
29．．．焊料層
29a．．．焊料凸塊或焊料球
31．．．黏著層
32．．．種子層
33．．．金屬層
34．．．金屬柱或金屬凸塊
34a．．．頂部表面
36．．．金屬層
37．．．阻障層
38．．．焊料潤濕層
39．．．金屬柱或金屬凸塊
40．．．半導體基板
41．．．黏著層
42．．．種子層
43．．．金屬層
44．．．金屬柱或金屬凸塊
44a．．．頂部表面
45．．．保護層
45a．．．開口
46．．．金屬線路或金屬接墊
46a．．．接點
46b．．．接點
46c．．．接點
46d．．．接點
46e．．．接點
46f．．．接點
46g．．．接點
46h．．．接點
51．．．黏著層
52．．．種子層
53．．．金屬層
54．．．金屬柱或金屬凸塊/未包封斜線之圓圈
54a．．．頂部表面
57a．．．晶片連外電路
57b．．．晶片連外電路
57c．．．晶片連外電路
57d．．．晶片連外電路
58a．．．晶片連外緩衝器
58b．．．晶片連外緩衝器
58c．．．晶片連外緩衝器
58d．．．晶片連外緩衝器
59a．．．晶片連外ESD(靜電放電)電路
59b．．．晶片連外ESD(靜電放電)電路
59c．．．晶片連外ESD(靜電放電)電路
59d．．．晶片連外ESD(靜電放電)電路
60．．．半導體基板
61．．．黏著層
62．．．種子層
63．．．金屬層
64．．．金屬柱或金屬凸塊/包封斜線之圓圈
64a．．．頂部表面
65．．．保護層
65a．．．開口
66．．．金屬線路或金屬接墊
67．．．被動元件
68．．．焊接點
71．．．黏著層
72．．．種子層
73．．．金屬層
74．．．阻障/潤濕層
78．．．聚合物層
78a．．．開口
79．．．膠材料
80．．．膠(或黏接劑)材料
81．．．膠(或黏接劑)材料
82．．．膠(或黏接劑)材料
85．．．填充或封裝層
85a．．．頂部表面
86．．．填充或封裝層
86a．．．頂部表面
87．．．填充或封裝層
87a．．．頂部表面
89．．．光阻層
89a．．．圓筒形開口
89b．．．開口
90．．．光阻層
90a．．．開口
91．．．光阻層
91a．．．圓筒形開口
92．．．光阻層
92a．．．開口
93．．．光阻層
93a．．．圓筒形開口
94．．．光阻層
94a．．．開口
95．．．光阻層
95a．．．圓筒形開口
96．．．光阻層
96a．．．開口
97．．．光阻層
97a．．．線路形狀的開口
98．．．聚合物層
98a．．．開口
99．．．聚合物層
99a．．．開口
101．．．光阻層
101a．．．開口
103．．．光阻層
103a．．．開口
107．．．保護層
110．．．基板
110a．．．基板
111．．．表面
120．．．晶片
130．．．晶片
130a．．．邊緣
130b．．．邊緣
130c．．．邊緣
130d．．．邊緣
138a．．．開口(或通孔)
138b．．．開口(或通孔)
140．．．晶片
140a．．．晶片
140b．．．晶片
160．．．晶片
162．．．保護層
162a．．．開口
163．．．金屬線路或金屬接墊
164．．．半導體基板
170a．．．金屬線路或金屬接墊
170b．．．金屬線路或金屬接墊
170c．．．金屬線路或金屬接墊
170d．．．金屬線路或金屬接墊
171．．．金屬互連結構或金屬線路/電源互連結構、平面、匯流排或線路
172．．．金屬互連結構或金屬線路/共用訊號互連結構、匯流排或線路
173．．．金屬互連結構或金屬線路/接地互連結構、平面、匯流排或線路
174．．．金屬互連結構或金屬線路/時脈互連結構、匯流排或線路
175．．．金屬互連結構或金屬線路/電源互連結構、平面、匯流排或線路
180a．．．金屬線路或金屬接墊
180b．．．金屬線路或金屬接墊
180c．．．金屬線路或金屬接墊
180d．．．金屬線路或金屬接墊
181．．．金屬互連結構或金屬線路/電源互連結構、平面、匯流排或線路
182．．．金屬互連結構或金屬線路/訊號互連結構、匯流排或線路
183．．．金屬互連結構或金屬線路/接地互連結構、平面、匯流排或線路
184．．．金屬互連結構或金屬線路/時脈互連結構、匯流排或線路
185．．．金屬互連結構或金屬線路/電源互連結構、平面、匯流排或線路
191．．．金屬互連結構或金屬線路/電源互連結構、平面、匯流排或線路
192．．．金屬互連結構或金屬線路/共用訊號互連結構、匯流排或線路
193．．．金屬互連結構或金屬線路/接地互連結構、平面、匯流排或線路
194．．．金屬互連結構或金屬線路/時脈互連結構、匯流排或線路
195．．．金屬互連結構或金屬線路/電源互連結構、平面、匯流排或線路
200a．．．晶片間電路
200b．．．晶片間電路
200c．．．內部電路
200d．．．內部電路
200e．．．晶片間電路
200f．．．晶片間電路
200g．．．內部電路
200h．．．內部電路
201．．．接點
238a．．．開口(或通孔)
238b．．．開口(或通孔)
285．．．聚合物層
285a．．．頂部表面
285b．．．頂部表面
301．．．黏著層
302．．．種子層
303．．．金屬層
330．．．介電層
311．．．黏著層
312．．．種子層
313．．．金屬層
321．．．黏著層
322．．．種子層
323．．．金屬層
333a．．．測試介面電路
333b．．．測試介面電路
333c．．．測試介面電路
333d．．．測試介面電路
350．．．金屬互連結構
385．．．鑄模層
385a．．．頂部表面
385b．．．表面
386．．．絕緣層
386a．．．頂部表面
387．．．絕緣層
387a．．．頂部表面
388．．．絕緣層
388a．．．頂部表面
389．．．絕緣層
389a．．．頂部表面
401．．．p型矽基板
415．．．聚合物層
415a．．．開口
425a．．．兩級級聯晶片外接收器之第一級
425b．．．兩級級聯晶片外接收器之第二級
426a．．．兩級級聯晶片外驅動器之第一級
426b．．．兩級級聯晶片外驅動器之第二級/末級驅動器
427a．．．兩級級聯晶片外驅動器之第一級
427b．．．兩級級聯晶片外驅動器之第二級/末級驅動器
428a．．．兩級級聯晶片外接收器之第一級
428b．．．兩級級聯晶片外接收器之第二級
501．．．保護層
502．．．聚合物層
502a．．．開口
503．．．聚合物層
503a．．．開口
504．．．絕緣層
504a．．．開口
505．．．聚合物層
505a．．．開口
530．．．圖案化金屬層
531．．．黏著層
532．．．種子層
533．．．金屬層
540．．．聚合物層
540a．．．開口
584a．．．兩級級聯晶片間接收器之第一級
584b．．．兩級級聯晶片間接收器之第二級
585a．．．兩級級聯晶片間驅動器之第一級
585b．．．兩級級聯晶片間驅動器之第二級/末級驅動器
586a．．．兩級級聯晶片間驅動器之第一級
586b．．．兩級級聯晶片間驅動器之第二級/末級驅動器
587a．．．兩級級聯晶片間接收器之第一級
587b．．．兩級級聯晶片間接收器之第二級
600．．．作用區/擴散區
601．．．半導體基板
602．．．場氧化區
604．．．閘極
6041-604n．．．部分
606．．．源極
608．．．汲極
611．．．介電層
640．．．金屬凸塊
641．．．黏著層
642．．．種子層
643．．．金屬層
644．．．金屬層
650．．．焊料凸塊
660．．．細線路金屬層
660a．．．細線路金屬層
660b．．．細線路金屬層
660c．．．細線路金屬層
661．．．介層插塞
681．．．PMOS電晶體
682．．．NMOS電晶體
700．．．晶片
701a．．．晶片間緩衝器
701b．．．晶片間ESD(靜電放電)電路
702a．．．晶片間緩衝器
702b．．．晶片間ESD(靜電放電)電路
703a．．．晶片間緩衝器
703b．．．晶片間ESD(靜電放電)電路
704a．．．晶片間緩衝器
704b．．．晶片間ESD(靜電放電)電路
705．．．電晶體
705a．．．電晶體
705b．．．電晶體
705c．．．電晶體
705d．．．電晶體
710．．．金屬柱或金屬凸塊
711．．．黏著層
712．．．種子層
713．．．金屬層
720．．．焊接點
730．．．底膠
740a．．．金屬互連結構
740b．．．金屬互連結構
740c．．．金屬互連結構
740d．．．金屬互連結構/金屬互連線
740e．．．金屬互連結構
740f．．．金屬互連結構
740g．．．金屬互連線
740h．．．金屬互連結構
740i．．．金屬互連結構
740j．．．金屬互連結構
740k．．．金屬互連結構
740m．．．金屬互連結構
740n．．．金屬互連結構
740p．．．金屬互連結構
740r．．．金屬互連結構
741．．．黏接/阻障層
742．．．種子層
743．．．電鍍銅層
748．．．側壁
749．．．側壁
751a．．．NMOS電晶體/閘極
751b．．．PMOS電晶體/閘極
751c．．．NMOS電晶體
751d．．．PMOS電晶體
752．．．場氧化層
752a．．．NMOS電晶體
752b．．．PMOS電晶體
752c．．．NMOS電晶體
752d．．．PMOS電晶體
753a．．．NMOS電晶體/金屬互連結構
753b．．．PMOS電晶體/金屬互連結構
753c．．．NMOS電晶體/金屬互連結構
753d．．．PMOS電晶體
754a．．．NMOS電晶體/接觸區
754b．．．PMOS電晶體/接觸區
754c．．．NMOS電晶體/接觸區
754d．．．PMOS電晶體/接觸區
754e．．．接觸區
754f．．．接觸區
754g．．．接觸區
754h．．．接觸區
755．．．N型井
757a．．．P+作用區
757b．．．P+作用區
757c．．．P+作用區
758a．．．N+作用區
758b．．．N+作用區
758c．．．N+作用區
759．．．靜電放電(ESD)單元
777．．．系統級封裝或多晶片模組
800．．．晶片
810．．．球柵陣列(BGA)基板
811．．．支撐基板
820．．．膠材料
830．．．打線導線
840．．．焊料球
845．．．焊料凸塊或焊料球
850．．．封膠
900．．．晶片
901．．．共用記憶體電路區塊
902．．．電路區塊
903．．．電路區塊
904．．．電路區塊
910．．．被動元件
915．．．焊接點
919．．．圖案化金屬層
920．．．圖案化金屬層
921．．．開口
922．．．金屬柱或金屬凸塊
923．．．細線路金屬層
924．．．介層插塞
925．．．金屬線路或金屬接墊
926．．．介層插塞
999．．．電路板
1000．．．半導體晶圓
4201．．．NMOS電晶體
4202．．．PMOS電晶體
4203．．．NMOS電晶體
4204．．．PMOS電晶體
4205．．．NMOS電晶體
4206．．．PMOS電晶體
4207．．．NMOS電晶體
4208．．．PMOS電晶體
4301．．．NMOS電晶體
4302．．．PMOS電晶體
4303．．．NMOS電晶體
4304．．．PMOS電晶體
4305．．．NMOS電晶體
4306．．．PMOS電晶體
4307．．．NMOS電晶體
4308．．．PMOS電晶體
5931．．．逆偏壓二極體
5932．．．逆偏壓二極體
A-A'．．．線
AR1．．．面積
AR2．．．面積
AR3．．．面積
AR4．．．面積
B-B'．．．線
En．．．節點
F1．．．第一端點
F2．．．第二端點
F3．．．第一端點
F4．．．第一端點
FN1．．．第一節點
FN2．．．第一節點
FN3．．．第一節點
FN4．．．第一節點
FN5．．．第一節點
FN6．．．第一節點
FN7．．．第一節點
FN8．．．第一節點
L．．．實體通道長度
S1．．．第二端點
S2．．．第二端點
S3．．．第二端點
SN1．．．第二節點
SN2．．．第二節點
SN3．．．第二節點
SN4．．．第二節點
SN5．．．第二節點
SN6．．．第二節點
SN7．．．第二節點
SN8．．．第二節點
T1．．．厚度
T2．．．厚度
T3．．．厚度
T4．．．厚度
T5．．．厚度
W．．．實體通道寬度
W1-Wn．．．實體通道寬度
Z-Z'．．．頂部表面
圖1-9、圖11-36及圖38-52為展示根據本發明之一實施例形成系統級封裝或多晶片模組之製程的橫截面視圖；
圖10為圖9中所示之半成品器件的示意性俯視透視圖；
圖37為圖36之圖案化金屬層7的示意性俯視透視圖；
圖53及圖54為展示根據本發明之一實施例形成系統級封裝或多晶片模組之製程的橫截面視圖；
圖55展示根據本發明之一實施例之系統級封裝或多晶片模組的橫截面視圖；
圖56為圖55中所示之圖案化金屬層7的示意性俯視透視圖；
圖57-67為展示根據本發明之一實施例形成系統級封裝或多晶片模組之製程的橫截面視圖；
圖68-73為展示根據本發明之一實施例形成系統級封裝或多晶片模組之製程的橫截面視圖；
圖74展示根據本發明之一實施例之模組的橫截面視圖；
圖75為圖74中所示之模組之圖案化金屬層7的示意性俯視透視圖；
圖76-84為展示根據本發明之一實施例形成系統級封裝或多晶片模組之製程的橫截面視圖；
圖85展示根據本發明之一實施例之電子器件的橫截面視圖；
圖86及圖95為各展示根據本發明之一實施例，介於兩個晶片之間之介面電路的電路圖；
圖87及圖90展示根據本發明之一實施例，各包括兩級級聯晶片間接收器及晶片間ESD(靜電放電)電路之晶片間電路；
圖88及圖89展示根據本發明之一實施例，各包括兩級級聯晶片間驅動器及晶片間ESD(靜電放電)電路之晶片間電路；
圖91及圖94展示根據本發明之一實施例之兩級級聯晶片外接收器；
圖92及圖93展示根據本發明之一實施例之兩級級聯晶片外驅動器；
圖96-101展示根據本發明之一實施例，如何計算晶片之ESD單元之作用面積及定義由一或多個ESD單元構成之ESD電路的尺寸；
圖102及圖103展示根據本發明之一實施例，如何定義或計算MOS電晶體之實體通道寬度及實體通道長度；
圖104展示根據本發明之一實施例之系統級封裝或多晶片模組的橫截面視圖；
圖105展示根據本發明之一實施例之晶片的示意性俯視透視圖；
圖106A-106H展示圖105中所說明之晶片900之八個替代物的示意性橫截面視圖；
圖107A-107D展示根據本發明之一實施例形成晶片之製程；
圖107E展示根據本發明之一實施例之晶片的橫截面視圖；
圖107F展示根據本發明之一實施例之晶片的橫截面視圖；
圖107G-107K為展示根據本發明之一實施例形成系統級封裝或多晶片模組之製程的橫截面視圖；
圖107L展示根據本發明之一實施例之系統級封裝或多晶片模組的橫截面視圖；
圖108A-108F為展示根據本發明之一實施例形成系統級封裝或多晶片模組之製程的橫截面視圖；
圖109A-109T為展示根據本發明之一實施例形成系統級封裝或多晶片模組之製程的橫截面視圖；
圖109U展示圖109T中所示之系統級封裝或多晶片模組之圖案化金屬層5的示意性俯視透視圖；及
圖110A及圖110B為各展示根據本發明之一實施例，介於兩個晶片之間之介面電路的電路圖。
雖然在圖式中已描繪某些實施例，但熟習此項技術者應瞭解，所描繪之實施例為說明性的，且可在本發明之範疇內構想並實施彼等所示實施例之變化以及本文所述之其他實施例。
1．．．圖案化金屬層
2．．．圖案化金屬層
3．．．圖案化金屬層
4．．．圖案化金屬層
5．．．圖案化金屬層
6．．．圖案化金屬層
7．．．圖案化金屬層
8．．．金屬層
8a．．．黏著層
8b．．．種子層
8c．．．金屬層
8d．．．金屬層
9．．．圖案化金屬層
9a．．．黏著層
9b．．．種子層
9c．．．金屬層
10．．．介電或絕緣層
11．．．黏著層
12．．．種子層
13．．．金屬層
14．．．金屬柱或金屬凸塊
15．．．絕緣層
16．．．貫穿孔
17．．．貫穿孔連接體
18．．．黏著層
19．．．種子層
20．．．半導體基板
23．．．金屬層
24．．．金屬柱或金屬凸塊
25．．．保護層
26．．．金屬線路或金屬接墊
27．．．金屬層
28．．．金屬層
29a．．．焊料凸塊或焊料球
31．．．黏著層
32．．．種子層
33．．．金屬層
34．．．金屬柱或金屬凸塊
40．．．半導體基板
43．．．金屬層
44．．．金屬柱或金屬凸塊
46．．．金屬線路或金屬接墊
51．．．黏著層
52．．．種子層
53．．．金屬層
54．．．金屬柱或金屬凸塊
60．．．半導體基板
63．．．金屬層
64．．．金屬柱或金屬凸塊
66．．．金屬線路或金屬接墊
71．．．黏著層
72．．．種子層
73．．．金屬層
85．．．填充或封裝層
86．．．填充或封裝層
87．．．填充或封裝層
98．．．聚合物層
98a．．．開口
99．．．聚合物層
99a．．．開口
110．．．基板
120．．．晶片
130．．．晶片
140．．．晶片

Claims (10)

  1. 一種系統級封裝，其包含：第一聚合物層；位於該第一聚合物層中之第一晶片；位於該第一晶片上方及該第一聚合物層之頂部表面上方的第一金屬層，其中該第一金屬層連接至該第一晶片，該第一金屬層具有一第一側壁及相對於該第一側壁之第二側壁；位於該第一晶片上方及該第一聚合物層之頂部表面上方的第一金屬柱，該第一金屬柱位於較靠近該第一金屬層之第一側壁處；位於該第一晶片上方及該第一聚合物層之頂部表面上方的第二金屬柱，該第二金屬柱位於較靠近該第一金屬層之第二側壁處；位於該第一聚合物層上方之第二晶片，其中該第二晶片經由該第一金屬層連接該第一晶片；位於該第一聚合物層上方之第三晶片，其中該第三晶片經由該第一金屬層連接該第一晶片，該第二晶片及該第三晶片係於同一層且位於該第一金屬柱及該第二金屬柱之間，該第一及第二金屬柱未電連接至該第二晶片及該第三晶片。
  2. 如請求項1之系統級封裝，其中該第一晶片包含中央處理單元(CPU)晶片、基頻晶片、圖形處理單元(GPU)晶片、數位訊號處理(DSP)晶片、無線區域網路(WLAN)晶 片、記憶體晶片、快閃記憶體晶片、動態隨機存取記憶體(DRAM)晶片、靜態隨機存取記憶體(SRAM)晶片、邏輯晶片、類比晶片、電源器件、調節器、電源管理器件、全球定位系統(GPS)晶片、藍芽晶片，或包含以下之晶片上系統(system-on chip，SOC)：中央處理單元(CPU)電路區塊、圖形處理單元(GPU)電路區塊、基頻電路區塊、數位訊號處理(DSP)電路區塊、記憶體電路區塊、藍芽電路區塊、全球定位系統(GPS)電路區塊、無線區域網路(WLAN)電路區塊及數據機電路區塊。
  3. 如請求項1之系統級封裝，進一步包含一位於該第一聚合物層上方、該第一晶片上方及該第一金屬層上方之第二聚合物層，其中該第二晶片及第三晶片位於該第二聚合物層中，其中該第二晶片包含位於該第二聚合物層中之第一金屬凸塊，其中該第三晶片包含一位於該第二聚合物層中之第二金屬凸塊。
  4. 如請求項1之系統級封裝，進一步包含位於第二聚合物層中及第一金屬層上方之第一金屬凸塊，其中該第一金屬凸塊連接該第一金屬層。
  5. 如請求項1之系統級封裝，進一步包含位於該第一聚合物層下之基板，其中該第一、第二及第三晶片位於該基板之上。
  6. 如請求項1之系統級封裝，，其中該第一金屬柱或該第二金屬柱具有15至520μm之厚度。
  7. 如請求項1之系統級封裝，其中該第二晶片進一步包含 一第一金屬凸塊，其中該第一金屬凸塊包含一具有5至50μm厚度之第一銅層。
  8. 如請求項1之系統級封裝，其中該第一晶片包含一位於第一聚合物層中之第一金屬凸塊，其中該第一金屬凸塊之一頂部表面未經該第一聚合物層覆蓋，其中該第一金屬層進一步位於該第一金屬凸塊之該頂部表面。
  9. 如請求項1之系統級封裝，其中該第一金屬層提供一電源互連結構、接地互連結構或訊號互連結構。
  10. 如請求項1之系統級封裝，其中第一及第二晶片間之平行資料通信的位元線之總數大於128，且位元線中之一者係由該第一及第二金屬層與該第一及第二金屬凸塊所提供。
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