KR101354083B1 - 시스템-인 패키지들 - Google Patents

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KR101354083B1
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모우-시웅 린
진-유안 리
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
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Abstract

다중층(multi-layer) 폴리머 구조 내의 다중층 칩들, 이러한 다중층 칩들 위의 온칩 금속 범프들(on-chip metal bumps), 다중층 폴리머 구조 내의 인트라칩 금속 범프들(intra-chip metal bumps), 및 다중층 폴리머 구조 내의 패터닝된 금속층들(patterned metal layers)을 포함할 수 있는 시스템-인 패키지들(system-in packages) 또는 다중칩 모듈(multichip module, MCM)들이 개시된다. 다중층 폴리머 구조 내의 다중층 칩들은 온칩 금속 범프들, 인트라칩 금속 범프들 및 패터닝된 금속층들을 통해, 서로 연결되거나, 또는 외부 회로에 연결될 수 있다. 이러한 시스템-인 패키지들은 솔더 범프들, 금속 범프들 또는 와이어본딩된 와이어들을 통해 외부 회로들에 연결될 수 있다.

Description

시스템-인 패키지들{SYSTEM-IN PACKAGES}
관련 출원
[0001] 본 출원은, 2009년 5월 14일 출원된 미국 가 특허 출원 번호 제61/178,493호의 우선권을 주장하며, 이는 그 전체가 본원의 참조로서 통합된다.
[0002] 본 개시는 시스템-인 패키지들(system-in packages)에 관한 것으로서, 보다 특정하게는 스택형 칩들(stacked chips) 간의 전기적인 상호접속(interconnection)을 위해 온칩 금속 범프들(on-chip metal bumps) 및 인트라칩 금속 범프들(intra-chip metal bumps)을 이용하는 시스템-인 패키지들에 관한 것이다.
[0003] 반도체 웨이퍼들은 끊임없이 증가하는 디바이스 밀도 및 감소하는 피쳐 지오미트리들을 갖는 IC(집적 회로) 칩들을 제조하도록 처리된다. 다수의 전도성층 및 절연층은 다른 층들 내의 많은 수의 반도체 디바이스들(예를 들어, TFT, CMOS, 캐패시터들, 인덕터들, 저항기들(resistors) 등과 같은 능동 및 수동 디바이스들)의 상호접속 및 절연을 가능하게 할 것이 요구된다. 이러한 큰 규모의 집적은 다양한 층들 및 반도체 디바이스들 간의 전기적인 연결들의 수를 증가시킨다. 이는 또한 결과적인 IC 칩에 대해 도선들(leads)의 수를 증가시키게 된다. 이러한 도선들은 IC 칩의 패시베이션층을 통해 노출됨으로써, 칩 패키지 내의 외부 컨택 구조들에 대한 연결들을 가능하게 하는 I/O 패드들에서 끝나게 된다.
[00004] 웨이퍼 레벨 패키지징(Wafer-Level Packaging, WLP)은 일반적으로, 웨이퍼 다이싱(wafer dicing) 이후 각각의 개별적인 단위의 패키지를 어셈블링하는 전형적인 공정 대신, IC 칩을 웨이퍼 레벨에서 패키징하는 기술을 말한다. WLP는, 최종 어셈블리에 대한 다이싱에 의해, 예를 들어 볼 그리드 어레이(BGA) 패키지와 같은 칩 캐리어 패키지로 싱귤레이트(singulate)되기 전에, 웨이퍼 레벨에서의 웨이퍼 제조, 패키징, 테스트 및 번인(burn-in)의 통합을 가능하게 한다. WLP에 의해 제공되는 장점들은 더 적은 크기(감소된 풋프린트 및 두께), 더 적은 중량(weight), 비교적 더 용이한 어셈블리 공정, 더 낮은 전체 제조 비용, 및 전기 성능의 개선을 포함한다. 따라서, WLP는 실리콘으로부터 시작되어 고객에게 출하될 때 까지 디바이스가 겪게 되는 제조 공정을 간소화한다. 하지만, 이러한 WLP가 IC 칩 패키징에 대한 높은 쓰루풋 및 저 비용의 시도이기는 하지만, 제조가능성(manufacturability) 및 구조적인 신뢰성에 있어서 상당한 도전들을 가져온다.
[0005] 본 개시는, 다중층(multi-layer) 폴리머 구조 내의 다중층 칩들, 이러한 다중층 칩들 위의 온칩 금속 범프들(on-chip metal bumps), 다중층 폴리머 구조 내의 인트라칩 금속 범프들(intra-chip metal bumps), 및 다중층 폴리머 구조 내의 패터닝된 금속층들(patterned metal layers)을 포함하는 시스템-인 패키지들 및 다중칩 모듈(multichip module, MCM)들에 관한 것이다. 다중층 폴리머 구조 내의 다중층 칩들은 온칩 금속 범프들, 인트라칩 금속 범프들 및 패터닝된 금속층들을 통해, 서로 연결되거나, 또는 마더 보드, 볼 그리드 어레이(BGA) 기판, 프린트 회로 기판, 금속 기판, 유리 기판 또는 세라믹 기판과 같은 외부 회로 또는 구조에 연결될 수 있다. 이러한 시스템-인 패키지들 또는 다중칩 모듈들은 솔더 범프들, 금속 범프들 또는 와이어본딩된 와이어들을 통해 외부 회로 또는 구조에 연결될 수 있다.
[0006] 본 개시의 예시적인 실시예들은, 다중층 폴리머 구조 내의 다중층 칩들을 갖고, 칩들 간의 전기적인 상호접속을 위해 다중층 칩들 위의 그리고 다중층 폴리머 구조 내의 금속 범프들을 이용하는 시스템-인 패키지들 또는 다중칩 모듈을 제공한다.
[0007] 본 개시의 예시적인 실시예들은, 온칩 금속 범프들을 갖는 칩들을 인트라칩 금속 범프들을 갖는 기판에 부착(adhere)하고, 이후 이러한 칩들 및 기판을 캡슐화(encapsulate)하고, 이후 온칩 금속 범프들 및 인트라칩 금속 범프들 모두를 노출시키기 위해 연마 또는 그라인딩(grinding)하고, 이후 연마 또는 그라인딩된 표면 위에 금속 상호접속부들(metal interconnections)을 형성하고, 이후 제2, 제3, 제4 등의 일련의 칩들을 집적하기 위해 상기 공정들을 반복하는 것을 포함하는 방법을 제공한다.
[0008] 또한 예시적인 실시예들은 파인 피치(fine-pitched)의 인트라칩 금속 범프들 및 온칩 금속 범프들로 인해 칩들 간에 양호한 전자파 차폐(electromagnetic field shield) 및 높은 라우팅 밀도(routing density)를 갖는 다중층 칩의 집적을 용이하게 제조할 수 있게 한다.
[0009] 또한, 예시적인 실시예들은 높은 실리콘 활용을 갖는 다중층 칩 집적의 제조를 제공할 수 있다.
[0010] 이들 뿐 아니라, 본 개시의 다른 컴포넌트들, 단계들, 특징들, 이점들 및 장점들은 예시적인 실시예들에 대한 하기의 상세한 설명, 첨부 도면들 및 청구범위의 검토로부터 명백해질 것이다.
[0011] 도면들은 본 발명의 예시적인 실시예들을 개시한다. 이러한 도면들이 본 발명의 모든 실시예들을 설명하는 것은 아니다. 다른 실시예들이 추가적으로, 또는 대신 이용될 수 있다. 명백하거나 불필요할 수 있는 상세 사항들은 공간을 절감하거나 보다 효율적인 설명을 위해 생략될 수 있다. 반대로, 일부 실시예들은 개시되는 모든 상세 사항들 없이도 실시될 수 있다. 다른 도면들에서 동일한 부호들이 나타나게 되면, 이는 동일하거나 유사한 컴포넌트들 또는 단계들을 지칭한다.
[0012] 본 개시의 양상들은, 제한적인 것이 아닌 예시적인 것으로서 고려되어야 하는 첨부 도면들과 함께 숙독할 때, 하기의 설명으로부터 보다 완전하게 이해될 수 있다. 도면들은 반드시 규모대로 그려질 필요는 없으며, 대신에 본 개시의 원리들에 대해 강조될 수 있다.
[0013] 도 1-9, 11-36 및 38-52는 본 개시의 일 실시예에 따라 시스템-인 패키지 또는 다중칩 모듈을 형성하는 공정을 나타내는 단면도들이다.
[0014] 도 10은 도 9에 나타낸 반제품(semi finished) 디바이스의 개략적인 상부 투시도이다.
[0015] 도 37은 도 36의 패터닝된 금속층(7)의 개략적인 상부 투시도이다.
[0016] 도 53 및 54는 본 개시의 일 실시예에 따라 시스템-인 패키지 또는 다중칩 모듈을 형성하는 공정을 나타내는 단면도들이다.
[0017] 도 55는 본 개시의 일 실시예에 따른 시스템-인 패키지 또는 다중칩 모듈의 단면도를 나타낸다.
[0018] 도 56은 도 55에 나타낸 패터닝된 금속층(7)의 개략적인 상부 투시도이다.
[0019] 도 57-67은 본 개시의 일 실시예에 따라 시스템-인 패키지 또는 다중칩 모듈을 형성하는 공정을 나타내는 단면도들이다.
[0020] 도 68-73은 본 개시의 일 실시예에 따라 시스템-인 패키지 또는 다중칩 모듈을 형성하는 공정을 나타내는 단면도들이다.
[0021] 도 74는 본 개시의 일 실시예에 따른 모듈의 단면도를 나타낸다.
[0022] 도 75는 도 74에 나타낸 모듈의 패터닝된 금속층(7)의 개략적인 상부 투시도이다.
[0023] 도 76-84는 본 개시의 일 실시예에 따라 시스템-인 패키지 또는 다중칩 모듈을 형성하는 공정을 나타내는 단면도들이다.
[0024] 도 85는 본 개시의 일 실시예에 따른 전자 디바이스의 단면도를 나타낸다.
[0025] 도 86 및 도 95는, 본 개시의 일 실시예에 따른, 2개의 칩들 사이의 인터페이스 회로들을 각각 나타내는 회로도들이다.
[0026] 도 87 및 도 90은, 본 개시의 일 실시예에 따른, 2-스테이지 캐스케이드 인터칩 수신기(two-stage cascade inter-chip receiver) 및 인터칩 ESD(정전 방전) 회로를 각각 포함하는 인터칩 회로들(inter-chip circuits)을 나타낸다.
[0027] 도 88 및 89는, 본 개시의 일 실시예에 따른, 2-스테이지 캐스케이드 인터칩 구동기 및 인터칩 ESD(정전 방전) 회로를 각각 포함하는 인터칩 회로들을 나타낸다.
[0028] 도 91 및 94는 본 개시의 일 실시예에 따른 2-스테이지 캐스케이드 오프칩 수신기들(two-stage cascade off-chip receivers)을 나타낸다.
[0029] 도 92 및 93은 본 개시의 일 실시예에 따른 2-스테이지 캐스케이드 오프칩 구동기들을 나타낸다.
[0030] 도 96-101은, 본 개시의 일 실시예에 따라, 칩의 ESD 유닛의 활성 면적(active area)을 계산하고, 하나 이상의 ESD 유닛들로 구성되는 ESD 회로의 크기를 정의하는 방법을 나타낸다.
[0031] 도 102 및 103은, 본 개시의 일 실시예에 따라, MOS 트랜지스터의 물리적인 채널 폭 및 물리적인 채널 길이를 정의 또는 계산하는 방법을 나타낸다.
[0032] 도 104는 본 개시의 일 실시예에 따른 시스템-인 패키지 또는 다중칩 모듈의 단면도를 나타낸다.
[0033] 도 105는 본 개시의 일 실시예에 따른 칩의 개략적인 상부 투시도를 나타낸다.
[0034] 도 106a-106h는 도 105에 도시된 칩(900)에 대한 8개의 대안들(alternates)의 개략적인 단면도들이다.
[0035] 도 107a-107d는 본 개시의 일 실시예에 따라 칩을 형성하는 공정을 나타낸다.
[0036] 도 107e는 본 개시의 일 실시예에 따른 칩의 단면도를 나타낸다.
[0037] 도 107f는 본 개시의 일 실시예에 따른 칩의 단면도를 나타낸다.
[0038] 도 107g-107k는 본 개시의 일 실시예에 따라 시스템-인 패키지 또는 다중칩 모듈을 형성하는 공정을 나타내는 단면도들이다.
[0039] 도 107l은 본 개시의 일 실시예에 따른 시스템-인 패키지 또는 다중칩 모듈의 단면도를 나타낸다.
[0040] 도 108a-108f는 본 개시의 일 실시예에 따라 시스템-인 패키지 또는 다중칩 모듈을 형성하는 공정을 나타내는 단면도들이다.
[0041] 도 109a-109t는 본 개시의 일 실시예에 따라 시스템-인 패키지 또는 다중칩 모듈을 형성하는 공정을 나타내는 단면도들이다.
[0042] 도 109u는 도 109t에 나타낸 시스템-인 패키지 또는 다중칩 모듈의 패터닝된 금속층(5)의 개략적인 상부 투시도를 나타낸다.
[0043] 110a 및 110b는 본 개시의 일 실시예에 따른, 2개의 칩들 사이의 인터페이스 회로들을 각각 나타내는 회로도들이다.
[0044] 도면들에서 특정 실시예들이 설명되기는 하지만, 당업자라면 도시된 실시예들은 예시적인 것이며, 여기에서 개시되는 다른 실시예들 뿐 아니라 도시된 실시예들의 변형들이 본 개시의 범위 내에서 고안되고 실행될 수 있다는 것을 이해할 것이다.
[0045] 이제, 예시적인 실시예들에 대해 설명한다. 다른 실시예들이 추가적으로, 또는 대신 이용될 수 있다. 명백하거나 불필요할 수 있는 상세 사항들은 공간을 절감하거나 보다 효율적인 제시를 위해 생략될 수 있다. 반대로, 일부 실시예들은 개시되는 모든 상세 사항들 없이도 실행될 수 있다.
[0046] 본 개시의 양상들은, 다중층 폴리머 구조 내의 다중층 칩들, 이러한 다중층 칩들 위의 온칩 금속 범프들, 다중층 폴리머 구조 내의 인트라칩 금속 범프들, 및 다중층 폴리머 구조 내의 패터닝된 금속층들을 포함하는 시스템-인 패키지들 및 다중칩 모듈(MCM)들에 관한 것이다. 다중층 폴리머 구조 내의 다중층 칩들은 온칩 금속 범프들, 인트라칩 금속 범프들 및 패터닝된 금속층들을 통해, 서로 연결되거나, 또는 마더 보드, 볼 그리드 어레이(BGA) 기판, 프린트 회로 기판, 금속 기판, 유리 기판 및/또는 세라믹 기판과 같은 외부 회로 또는 구조에 연결될 수 있다. 이러한 시스템-인 패키지들 또는 다중칩 모듈들은 솔더 범프들, 금속 범프들 또는 와이어본딩된 와이어들을 통해 외부 회로 또는 구조에 연결될 수 있다.
[0047] 도 1-52는 본 개시의 예시적인 실시예에 따라 시스템-인 패키지 또는 다중칩 모듈을 형성하는 공정을 나타낸다.
[0048] 도 1을 참조하여, 화학 기상 증착(CVD) 공정, 스핀 코팅 공정 또는 적층 공정(lamination process)을 이용하여, 예를 들어 0.3 내지 30 마이크로미터, 바람직하게는 1 내지 10 마이크로미터의 적절한 두께를 갖는 유전층 또는 절연층(10)이 기판(110)의 상면에 형성될 수 있다. 다음으로, 스퍼터링 공정 또는 진공증착 공정(evaporation process)과 같은 물리 기상 증착(PVD) 공정, 또는 화학 기상 증착(CVD) 공정을 이용하여, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는 접착층(11)이 유전층 또는 절연층(10) 위에 형성될 수 있다. 다음으로, 스퍼터링 공정 또는 진공증착 공정과 같은 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정, 또는 무전해 도금 공정(electroless plating process)을 이용하여, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는 씨드층(seed layer)(12)이 접착층(11) 위에 형성될 수 있다.
[0049] 기판(110)은, 예를 들어 약 10 내지 약 1,000 마이크로미터, 10 내지 100 마이크로미터, 또는 100 내지 500 마이크로미터의 적절한 두께(Tl)를 가질 수 있다. 기판(110)은 적절한 물질로 이루어질 수 있는 바, 이러한 물질의 예로는 실리콘, 유리, 세라믹, 알루미늄, 구리 또는 유기 폴리머가 있지만, 오직 이것들로만 한정되지 않는다. 예를 들어, 기판(110)은, 예를 들어 10 내지 1,000 마이크로미터, 10 내지 100 마이크로미터, 또는 100 내지 500 마이크로미터의 두께(T1)를 갖는 실리콘 기판, 유리 기판, 세라믹 기판, 금속 기판, 유기 기판, 또는 폴리머 기판이 될 수 있다. 대안적으로, 기판(110)은 하위층 칩들(lower-tier chips)을 포함하는, 실리콘 웨이퍼와 같은 웨이퍼가 될 수 있다.
[0050] 유전층 또는 절연층(10)은 적절한 물질로 이루어질 수 있다. 예를 들어, 이러한 유전층 또는 절연층(10)은, 예를 들어 0.3 내지 30 마이크로미터, 바람직하게는 1 내지 10 마이크로미터의 적절한 두께를 갖는, 실리콘 이산화물(SiO2), 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 실리콘 카본 나이트라이드(silicon carbon nitride), 폴리이미드(polyimide), 에폭시, BCB(benzocyclobutane), PBO(polybenzoxazole), PPO(poly-phenylene oxide), 시로세인(silosane) 또는 SU-8 로 이루어질 수 있다.
[0051] 접착층(11)은 적절한 물질로 이루어질 수 있다. 예를 들어, 접착층(11)의 물질은 티타늄, 티타늄-텅스텐 합금, 티타늄 나이트라이드, 크롬, 탄탈륨, 탄탈륨 나이트라이드, 니켈, 또는 니켈 바나듐(nickel vanadium)을 포함할 수 있다. 씨드층은 적절한 물질로 이루어질 수 있다. 예를 들어, 씨드층(12)의 물질은 구리, 티타늄-구리 합금, 은, 금, 니켈, 알루미늄, 백금, 또는 팔라듐을 포함할 수 있다.
[0052] 예를 들어, 유전층 또는 절연층(10) 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 티타늄-텅스텐 합금, 티타늄 또는 티타늄 나이트라이드의 단일층과 같은 티타늄 함유층(titanium-containing layer)을 스퍼터링함으로써, 접착층(11)이 형성될 때, 씨드층(12)은 이러한 티타늄 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층, 니켈층, 알루미늄층, 백금층 또는 팔라듐층을 스퍼터링함으로써 형성될 수 있다.
[0053] 대안적으로, 유전층 또는 절연층(10) 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 탄탈륨 또는 탄탈륨 나이트라이드의 단일층과 같은 탄탈륨 함유층(tantalum-containing layer)을 스퍼터링함으로써, 접착층(11)이 형성될 때, 씨드층(12)은 이러한 탄탈륨 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층, 니켈층, 알루미늄층, 백금층 또는 팔라듐층을 스퍼터링함으로써 형성될 수 있다.
[0054] 대안적으로, 유전층 또는 절연층(10) 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 크롬의 단일층과 같은 크롬 함유층(chromium-containing layer)을 스퍼터링함으로써, 접착층(11)이 형성될 때, 씨드층(12)은 이러한 크롬 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층, 니켈층, 알루미늄층, 백금층 또는 팔라듐층을 스퍼터링함으로써 형성될 수 있다.
[0055] 대안적으로, 유전층 또는 절연층(10) 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 니켈 또는 니켈 바나듐의 단일층과 같은 니켈 함유층(nickel-containing layer)을 스퍼터링함으로써, 접착층(11)이 형성될 때, 씨드층(12)은 이러한 니켈 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층, 니켈층, 알루미늄층, 백금층 또는 팔라듐층을 스퍼터링함으로써 형성될 수 있다.
[0056] 도 2를 참조하여, 씨드층(12)을 형성한 후, 스핀온 코팅 공정 또는 적층 공정을 이용하여, 포티지브 타입 포토레지스트층 또는 네거티브 타입 포토레지스트층(선호됨)과 같은 포토레지스트층(90)이 이전에 설명된 임의의 물질로 된 씨드층(12) 위에 형성될 수 있다. 다음으로, 포토레지스트층(90)이 리소그래피 공정들, 즉 광 노광 및 현상에 의해 패터닝되어, 이 포토레지스트층(90) 내에 다수의 개구부들(90a)을 형성함으로써, 이전에 설명한 임의의 물질로 된 씨드층(12)을 노출시킨다.
[0057] 다음으로, 도 3을 참조하여, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 적절한 두께를 갖는 전도성층인 금속층(13)이, 전기 도금 또는 무전해 도금 공정을 이용하여, 개구부들(90a)에 의해 노출되는 씨드층(12) 위에, 그리고 개구부들(90a) 내에 형성될 수 있다. 이러한 금속층(13)은 구리, 은, 금, 팔라듐, 백금, 로듐(rhodium), 루테늄(ruthenium), 레늄(rhenium) 또는 니켈의 단일층, 또는 이전에 설명한 금속들로 이루어진 합성층(composite layer)이 될 수 있다.
[0058] 예를 들어, 금속층(13)은, 개구부들(90a) 내에, 그리고 이 개구부들(90a)에 의해 노출되는 씨드층(12), 바람직하게는 이전에 설명한 구리 또는 티타늄-구리-합금 씨드층(12) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 원하는 두께로, 구리층을 전기 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[0059] 대안적으로, 금속층(13)은, 개구부들(90a) 내에, 그리고 이 개구부들(90a)에 의해 노출되는 씨드층(12), 바람직하게는 이전에 설명한 금 씨드층(12) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 원하는 두께로, 금층을 전기 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[0060] 대안적으로, 금속층(13)은, 개구부들(90a) 내에, 그리고 이 개구부들(90a)에 의해 노출되는 씨드층(12), 바람직하게는 이전에 설명한 구리, 니켈 또는 티타늄-구리-합금 씨드층(12) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 적절한 두께로 니켈층을 전기 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[0061] 대안적으로, 금속층(13)은, 개구부들(90a) 내에, 그리고 이 개구부들(90a)에 의해 노출되는 씨드층(12), 바람직하게는 이전에 설명한 구리, 니켈 또는 티타늄-구리-합금 씨드층(12) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 적절한 두께로 니켈층을 전기 도금한 다음, 개구부들(90a) 내에, 그리고 이 개구부들(90a) 내의 전기 도금된 니켈층 위에, 예를 들어 0.005 내지 10 마이크로미터, 바람직하게는 0.05 내지 1 마이크로미터의 적절한 두께로 금층 또는 팔라듐층을 전기 도금 또는 무전해 도금함으로써 형성되는 2 (또는 이중) 금속층들로 구성될 수 있다.
[0062] 대안적으로, 금속층(13)은, 개구부들(90a) 내에, 그리고 이 개구부들(90a)에 의해 노출되는 씨드층(12), 바람직하게는 이전에 설명한 구리 또는 티타늄-구리-합금 씨드층(12) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께로 구리층을 전기 도금하고, 이후 개구부들(90a) 내에, 그리고 이 개구부들(90a) 내의 전기 도금된 구리층 위에, 예를 들어 1 내지 15 마이크로미터 또는 0.3 내지 1 마이크로미터의 두께로, 니켈층을 전기 도금 또는 무전해 도금한 다음, 개구부들(90a) 내에, 그리고 이 개구부들(90a) 내의 전기 도금된 또는 무전해 도금된 니켈층 위에, 예를 들어 0.005 내지 1 마이크로미터, 바람직하게는 0.05 내지 0.1 마이크로미터의 두께로 금층 또는 팔라듐층을 전기 도금 또는 무전해 도금함으로써 형성되는 3 (또는 삼중) 금속층들로 구성될 수 있다.
[0063] 도 4를 참조하여, 금속층(13)을 형성한 후, 예를 들어 1 마이크로미터 보다 큰 두께를 갖는 포지티브 타입 포토레지스트층 또는 네거티브 타입 포토레지스트층(선호됨)과 같은 포토레지스트층(91)이 스핀온 코팅 공정 또는 적층 공정에 의해 포토레지스트층(90) 및 금속층(13) 위에 형성될 수 있다. 다음으로, 포토레지스트층(91)이 리소그래피 공정들, 즉 광 노광 및 현상에 의해 패터닝되어, 이 포토레지스트층(91) 내에 다수의 원통형(cylindrical) 개구부들(91a)을 형성함으로써, 금속층(13)의 다수의 컨택 포인트들을 노출시킨다.
[0064] 다음으로, 도 5를 참조하여, 예를 들어 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터의 두께 또는 높이를 갖는 다수의 금속 필러들(pillars) 또는 범프들(14)(인트라칩 금속 필러들 또는 범프들)이, 전기 도금 또는 무전해 도금 공정을 이용하여, 원통형 개구부들(91a) 내에, 그리고 이러한 원통형 개구부들(91a)에 의해 노출되는 금속층(13)의 컨택 포인트들 위에 형성된다. 금속 필러들 또는 범프들(14)은, 예를 들어 구리, 은, 금, 팔라듐, 백금, 로듐, 루테늄, 레늄 또는 니켈의 단일층, 또는 이전에 설명한 금속들로 이루어진 합성층으로 구성될 수 있다.
[0065] 예를 들어, 금속 필러들 또는 범프들(14)은, 원통형 개구부들(91a) 내에, 그리고 이러한 원통형 개구부들(91a)에 의해 노출되는 금속층(13), 바람직하게는 이전에 설명한 구리층(13)의 컨택 포인트들 위에, 예를 들어 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터 두께로, 구리층을 전기 도금함으로써 형성되는 단일 금속층으로 구성될 수 있다.
[0066] 대안적으로, 금속 필러들 또는 범프들(14)은, 원통형 개구부들(91a) 내에, 그리고 이러한 원통형 개구부들(91a)에 의해 노출되는 금속층(13), 바람직하게는 이전에 설명한 금층(13)의 컨택 포인트들 위에, 예를 들어 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터 두께로, 금층을 전기 도금함으로써 형성되는 단일 금속층으로 구성될 수 있다.
[0067] 대안적으로, 금속 필러들 또는 범프들(14)은, 원통형 개구부들(91a) 내에, 그리고 이러한 원통형 개구부들(91a)에 의해 노출되는 금속층(13), 바람직하게는 이전에 설명한 니켈 또는 구리층(13)의 컨택 포인트들 위에, 예를 들어 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터 두께로, 니켈층을 전기 도금함으로써 형성되는 단일 금속층으로 구성될 수 있다.
[0068] 대안적으로, 금속 필러들 또는 범프들(14)은, 원통형 개구부들(91a) 내에, 그리고 이러한 원통형 개구부들(91a)에 의해 노출되는 금속층(13), 바람직하게는 이전에 설명한 구리층(13)의 컨택 포인트들 위에, 예를 들어 10 마이크로미터 보다 큰, 이를 테면 15 내지 500 마이크로미터, 바람직하게는 20 내지 100 마이크로미터의 두께로, 구리층을 전기 도금하고, 이후 원통형 개구부들(91a) 내에, 그리고 이러한 원통형 개구부들(91a) 내의 전기 도금된 구리층 위에, 예를 들어 1 내지 15 마이크로미터 또는 0.3 내지 1 마이크로미터의 두께로, 니켈층을 전기 도금 또는 무전해 도금한 다음, 원통형 개구부들(91a) 내에, 그리고 이러한 원통형 개구부들(91a) 내의 전기 도금된 또는 무전해 도금된 니켈층 위에, 예를 들어 0.005 내지 1 마이크로미터, 바람직하게는 0.05 내지 0.1 마이크로미터의 두께로, 금층 또는 팔라듐층을 전기 도금 또는 무전해 도금함으로써 형성되는 3 (또는 삼중) 금속층들로 구성될 수 있다.
[0069] 도 6을 참조하여, 금속 필러들 또는 범프들(14)을 형성한 후, 포토레지스트층들(90 및 91)이 아민(amine)을 함유하는 화학 용액 또는 NaCO3를 이용하여 제거된다. 이에 따라, 포토레지스트층들(90 및 91)이 제거된 후, 금속 필러들 또는 범프들(14)이 금속층(13) 위에 형성될 수 있다.
[0070] 대안적으로, 금속층(13) 위에 금속 필러들 또는 범프들(14)을 형성하기 위한 다른 공정은 다음의 단계들에 의해 수행될 수 있다. 먼저, 도 3에 도시된 금속층(13)을 형성한 후, 포토레지스트층(90)이 아민을 함유하는 화학 용액 또는 NaCO3를 이용하여 제거된다. 다음으로, 도 4에 도시된 포토레지스트층(91)이 스핀온 코팅 공정 또는 적층 공정에 의해 금속층(13) 및 씨드층(12) 위에 형성될 수 있다. 다음으로, 포토레지스트층(91)이 리소그래피 공정들, 즉 광 노광 및 현상에 의해 패터닝되어, 포토레지스트층(91) 내에 원통형 개구부들(91a)을 형성함으로써, 금속층(13)의 컨택 포인트들을 노출시킨다. 다음으로, 금속 필러들 또는 범프들(14)이, 전기 도금 또는 무전해 도금 공정을 이용하여, 원통형 개구부들(91a) 내에, 그리고 이러한 원통형 개구부들(91a)에 의해 노출되는 금속층(13)의 컨택 포인트들 위에 형성될 수 있는 바, 이는 도 5에 도시된 단계로서 참조될 수 있다. 다음으로, 포토레지스트층(91)이 아민을 함유하는 화학 용액 또는 NaCO3를 이용하여 제거될 수 있다. 이에 따라, 포토레지스트층(91)이 제거된 후, 금속 필러들 또는 범프들(14)이 금속층(13) 위에 형성될 수 있다.
[0071] 대안적으로, 도 4 및 5에 도시된 공정 단계들은, 필요한 경우, 더 높은 금속 범프들을 제조하기 위해, (예를 들어, 한번 더) 반복될 수 있다. 즉, 다른 포토레지스트층이 스핀온 코팅 공정 또는 적층 공정을 이용하여 포토레지스트층(91) 위에 형성될 수 있고, 다음으로 다수의 원통형 개구부들이 다른 포토레지스트층 내에 형성되어, 금속 필러들 또는 범프들(14)을 노출시키고, 다음으로 부가적인 금속 범프들이 다른 포토레지스트층 내의 원통형 개구부들에 의해 노출되는 금속 필러들 또는 범프들(14) 위에, 그리고 다른 포토레지스트층 내의 원통형 개구부들 내에, 전기 도금 또는 무전해 도금 공정을 이용하여 형성된 다음, 아민을 함유하는 화학 용액 또는 NaCO3를 이용하여, 다른 포토레지스트층 및 포토레지스트층들(90 및 91)이 제거된다. 부가적인 금속 범프들은 구리, 은, 금, 팔라듐, 백금, 로듐, 루테늄, 레늄 또는 니켈의 단일층, 또는 이전에 설명한 금속들로 이루어진 합성층으로 구성될 수 있다.
[0072] 도 7을 참조하여, 포토레지스트층들(90 및 91)을 제거한 후, 금속층(13) 아래에 있지 않은 씨드층(12)이 습식 화학 식각 공정(wet chemical etching process) 또는 반응성 이온 식각(RIE) 공정을 이용하여 제거된 다음, 금속층(13) 아래에 있지 않은 접착층(11)이 적절한 공정에 의해, 이를 테면 습식 화학 식각 공정 또는 반응성 이온 식각(RIE) 공정을 이용하여 제거될 수 있다.
[0073] 이에 따라, 접착층(11), 씨드층(12) 및 금속층(13)은 유전층 또는 절연층(10) 위에 패터닝된 금속층(1)을 형성할 수 있다. 이러한 패터닝된 금속층(1)의 금속층(13) 위에 금속 필러들 또는 범프들(14)이 형성된다. 금속 필러들 또는 범프들(14)의 이웃하는 또는 인접하는 쌍들 간의 피치(pitch)는, 요구에 따라, 예를 들어 100 내지 250 마이크로미터와 같이, 100 마이크로미터 보다 크거나, 또는 5 내지 50 마이크로미터 또는 50 내지 100 마이크로미터와 같이, 100 마이크로미터 미만으로 설계될 수 있다. 금속 필러들 또는 범프들(14) 각각은, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 300 마이크로미터, 바람직하게는 5 내지 50 마이크로미터의 적절한 폭 또는 직경을 가질 수 있다. 패터닝된 금속층(1)은 신호 트레이스(signal trace), 전력 상호접속부(power interconnect)(이를 테면, 전력 평면(power plane), 전력 버스 또는 전력 트레이스), 또는 접지 상호접속부(ground interconnect)(이를 테면, 접지 평면(ground plane), 접지 버스 또는 접지 트레이스)를 포함함으로써, 다수의 금속 필러들 또는 범프들(14)을 연결할 수 있다. 상면의 면적(area)에 대한 유전층 또는 절연층(10)의 상면을 덮는 패터닝된 금속층(1)의 면적의 커버리지비(coverage ratio)는 50% 내지 95%, 바람직하게는 60% 내지 90% 범위이다.
[0074] 다음으로, 도 8 및 9를 참조하여, 분사 공정(dispensing process), 적층 공정 또는 스크린 프린팅 공정(screen-printing process)을 이용하여, 아교(glue)(또는 접착제) 물질(80)이 유전층 또는 절연층(10) 및 패터닝된 금속층(1)의 금속층(13) 위에 형성되거나, 또는 이 금속층(13)에 도포될 수 있으며, 이후 하나 이상의 칩들(120)(이러한 칩들중 하나를 나타내었다)이 패터닝된 금속층(1)의 금속층(13) 및 유전층 또는 절연층(10)에 아교 물질(80)에 의해 부착될 수 있다.
[0075] 대안적으로, 칩들(120)을 부착하기 위한 다른 기술은, 먼저 칩들(120)의 바닥면들에 아교 물질(80)을 형성 또는 도포한 다음, 예를 들어 열 압축 공정을 이용하여, 칩들(120)을 아교 물질(80)을 통해 유전층 또는 절연층(10) 및 패터닝된 금속층(1)의 금속층(13)에 부착시킨다.
[0076] 대안적으로, 도 7에 도시된 단계 이후, 폴리머층이 패터닝된 금속층(1)의 금속층(13) 및 유전층 또는 절연층(10) 위에 형성된 다음, 칩들(120)이 아교 물질(80)에 의해 이러한 폴리머층에 부착될 수 있다. 이러한 폴리머층은, 예를 들어 2 내지 30 마이크로미터의 적절한 두께를 갖는 폴리이미드층(polyimide layer) 또는 벤조시클로부텐(benzocyclobutene) 층이 될 수 있다. 아교 물질(80)이 폴리머층 위에 형성될 수 있고, 칩들(120)이 이러한 아교 물질(80) 위에 형성될 수 있다.
[0077] 적절한 아교 또는 접착제 물질(80)의 예들은, 에폭시, 폴리이미드, BCB(benzocyclobutane), PBO(polybenzoxazole), PPO(poly-phenylene oxide), 시로세인 또는 SU-8을 포함하지만, 오직 이것들로만 한정되지 않으며, 그리고 예를 들어 3 마이크로미터 이상, 이를 테면 3 내지 100 마이크로미터, 바람직하게는 5 내지 50 마이크로미터 또는 10 내지 30 마이크로미터의 적절한 두께를 가질 수 있다.
[0078] 칩들(120) 각각은 반도체 기판(20)과; 반도체 기판(20) 내의 및/또는 반도체 기판(20) 윗쪽의, NMOS 트랜지스터들, PMOS 트랜지스터들 또는 바이폴라 트랜지스터들과 같은 다수의 트랜지스터들과; 반도체 기판(20) 윗쪽의 다수의 미세 라인(fine-line) 금속층들과; 반도체 기판(20) 윗쪽의 그리고 미세 라인 금속층들 간의 다수의 유전층들과; 유전층들 내의, 구리 또는 텅스텐의 다수의 비아 플러그들(via plugs)과; 반도체 기판(20) 윗쪽의, 트랜지스터들 윗쪽의, 유전층들 윗쪽의, 그리고 미세 라인 금속층들 윗쪽의 패시베이션층(passivation layer)(25)과; 패시베이션층(25) 위의 패터닝된 금속층(2)과; 그리고 패터닝된 금속층(2) 위의 다수의 금속 필러들 또는 범프들(24)(온칩 금속 필러들 또는 범프들)을 포함할 수 있다. 칩들(120) 각각에서, 상면의 면적에 대한 패시베이션층(25)의 상면을 덮는 패터닝된 금속층(2)의 면적의 커버리지비는 50% 내지 95%, 바람직하게는 60% 내지 90% 범위이다. 트랜지스터들은 NOR 게이트들, NAND 게이트들, AND 게이트들, OR 게이트들, 플래시 메모리 셀들, 스태틱 랜덤 액세스 메모리(SRAM) 셀들, 다이내믹 랜덤 액세스 메모리(DRAM) 셀들, 비휘발성 메모리 셀들, 소거가능하고 프로그램가능한 판독 전용 메모리(EPROM) 셀들, 판독 전용 메모리(ROM) 셀들, 자기 랜덤 액세스 메모리(MRAM) 셀들, 감지 증폭기들(sense amplifiers), 인버터들, 연산 증폭기들(operational amplifiers), 가산기들, 멀티플렉서들(multiplexers), 디플렉서들(diplexers), 곱셈기들(multipliers), 아날로그 디지털(A/D) 변환기들, 디지털 아날로그(D/A) 변환기들, 아날로그 회로들, 상보형 금속 산화물 반도체(CMOS) 센서들, 및/또는 전하 결합 소자들(CCD) 등에 대해 제공될 수 있다. 유전층들은 실리콘 산화물, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 실리콘 카본 나이트라이드 또는 실리콘 옥시카바이드(silicon oxycarbide)의 단일층, 또는 이전에 설명한 물질들로 이루어진 합성층으로 구성될 수 있다. 미세 라인 금속층들은 알루미늄, 알루미늄-구리-합금, 전기 도금된 구리 또는 기타 적절한 금속 물질들을 포함할 수 있다.
[0079] 칩들(120) 각각에서, 최상부(topmost)의 미세 라인 금속층에 의해 제공되는 다수의 금속 트레이스들 또는 패드들(metal traces or pads)(26)이 반도체 기판(20) 윗쪽에, 유전층들중 하나 위에, 그리고 패시베이션층(25) 아래에 형성된다. 패시베이션층(25) 내의 다수의 개구부들(25a)은 금속 트레이스들 또는 패드들(26)의 다수의 컨택 포인트들 윗쪽에 있고, 이들을 노출시키며, 그리고 이러한 금속 트레이스들 또는 패드들(26)의 다수의 컨택 포인트들은 개구부들(25a)의 바닥들에 있다. 개구부들(25a) 각각은, 예를 들어 0.5 내지 100 마이크로미터, 바람직하게는 1 내지 20 마이크로미터의 적절한 폭 또는 직경을 가질 수 있다. 각 칩(120)의 패터닝된 금속층(2)은, 개구부들(25a)에 의해 노출되는, 금속 트레이스들 또는 패드들(26)의 컨택 포인트들 위에, 그리고 패시베이션층(25) 위에 형성될 수 있으며, 그리고 개구부들(25a)을 통해, 이 개구부들(25a)에 의해 노출되는, 금속 트레이스들 또는 패드들(26)의 컨택 포인트들에 연결될 수 있다. 금속 트레이스들 또는 패드들(26)은 알루미늄, 알루미늄-구리-합금 또는 전기 도금된 구리를 포함할 수 있다.
[0080] 칩들(120) 각각은 미세 라인 금속층들 및 비아 플러그들에 의해 반도체 기판(20)과 패시베이션층(25) 사이에 제공되는 다수의 회로 상호접속부들(circuit interconnections)을 가질 수 있다. 이러한 회로 상호접속부들은, 예를 들어 10 나노미터 내지 2 마이크로미터의 적절한 두께를 가질 수 있으며, 예를 들어 알루미늄, 알루미늄-구리-합금, 전기 도금된 구리 또는 텅스텐을 포함할 수 있다.
[0081] 대안적으로, 칩들(120) 각각은 반도체 기판(20)과 패시베이션층(25) 사이의 다수의 카본 나노튜브 상호접속부들(carbon nanotube interconnects)과, 그리고 패시베이션층(25) 위의, 예를 들어 3 마이크로미터 보다 큰, 이를 테면 3 내지 20 마이크로미터, 바람직하게는 5 내지 12 마이크로미터의 적절한 두께를 갖는 유기 폴리머층(organic polymer layer)을 더 포함할 수 있다. 이러한 유기 폴리머층 내의 다수의 개구부들은, 패시베이션층(25) 내의 개구부들(25a)에 의해 노출되는, 금속 트레이스들 또는 패드들(26)의 컨택 포인트들 윗쪽에 있으며, 이러한 컨택 포인트들을 노출시킨다. 유기 폴리머층은 적절한 물질 또는 물질들로 이루어질 수 있으며, 그 예들은 폴리이미드, BCB(benzocyclobutane), PBO(polybenzoxazole), PPO(poly-phenylene oxide), 시로세인, SU-8 또는 에폭시를 포함하지만, 오직 이것들로만 한정되지 않는다. 이 경우, 칩들(120) 각각은 패터닝된 금속층(2)을 갖는 바, 이 금속층(2)은 금속 트레이스들 또는 패드들(26)의 컨택 포인트들 위에, 유기 폴리층 위에, 그리고 패시베이션층(25) 윗쪽에 형성되며, 유기 폴리머층 내의 개구부들을 통해, 그리고 패시베이션층(25) 내의 개구부들(25a)을 통해, 금속 트레이스들 또는 패드들(26)의 컨택 포인트들에 연결된다. 칩들(120) 각각은 카본 나노튜브 상호접속부들을 통해 트랜지스터들에 연결되는 회로 상호접속부들을 가질 수 있다.
[0082] 반도체 기판(20)은 실리콘 기판 또는 갈륨 비소(GaAs) 기판과 같은 적절한 기판으로 이루어질 수 있다. 이 기판(20)은, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 1 내지 30 마이크로미터, 2 내지 10 마이크로미터, 5 내지 50 마이크로미터, 10 내지 100 마이크로미터, 또는 10 내지 500 마이크로미터의 적절한 두께를 가질 수 있다.
[0083] 패시베이션층(25)은, 예를 들어 화학 기상 증착(CVD) 방법과 같은 적절한 공정 또는 공정들에 의해 형성될 수 있다. 패시베이션층(25)은, 예를 들어 0.2 마이크로미터 보다 큰, 이를 테면 0.3 내지 1.5 마이크로미터의 적절한 두께를 가질 수 있다. 패시베이션층(25)은 실리콘 산화물(이를 테면, SiO2), 실리콘 나이트라이드(이를 테면, Si3N4), 실리콘 옥시나이트라이드, 실리콘 옥시카바이드, 포스포실리케이트 글래스(phosphosilicate glass, PSG), 실리콘 카본 나이트라이드, 또는 이전에 설명한 물질들의 합성으로 이루어질 수 있다. 패시베이션층(25)은 하나 이상의 무기층들(inorganic layers)을 포함하거나, 또는 하나 이상의 무기층들로 구성될 수 있다. 예를 들어, 패시베이션층(25)은, 예를 들어 0.2 내지 1.2 마이크로미터의 두께를 갖는 실리콘 산화물 또는 실리콘 옥시카바이드와 같은 산화물층과, 그리고 이러한 산화물층 위의, 예를 들어 0.2 내지 1.2 마이크로미터의 두께를 갖는 실리콘 나이트라이드, 실리콘 옥시나이트라이드 또는 실리콘 카본 나이트라이드와 같은 질화물층으로 구성될 수 있다. 대안적으로, 패시베이션층(25)은, 예를 들어 0.3 내지 1.5 마이크로미터의 두께를 갖는, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 또는 실리콘 카본 나이트라이드의 단일층이 될 수 있다. 예시적인 실시예들에 대해, 칩들(120)중 하나 내의 패시베이션층(25)은 칩들(120)중 하나의 최상부 무기층을 포함할 수 있다. 예를 들어, 칩들(120)중 하나의 최상부 무기층은, 예를 들어 0.2 마이크로미터 보다 큰, 이를 테면 0.2 내지 1.5 마이크로미터의 적절한 두께를 갖는, 실리콘 나이트라이드, 실리콘 옥시나이라이드, 실리콘 카본 나이트라이드 또는 실리콘 카본 옥시나이트라이드와 같은 질소 함유 화합물(nitrogen-containing compound)의 층이거나, 또는 예를 들어 0.2 마이크로미터 보다 큰, 이를 테면 0.2 내지 1.5 마이크로미터의 적절한 두께를 갖는, 실리콘 산화물, 실리콘 옥시나이라이드, 실리콘 카본 산화물, 또는 실리콘 카본 옥시나이트라이드와 같은 산소 함유 화합물(oxygen-containing compound)의 층이 될 수 있다.
[0084] 칩들(120) 각각은 다수의 금속 상호접속부들 또는 트레이스들을 가질 수 있는 바, 이러한 금속 상호접속부들 또는 트레이스들은 패터닝된 금속층(2)에 의해 제공되며, 금속 트레이스들 또는 패드들(26)의 컨택 포인트들 및 패시베이션층(25) 위에 형성된다. 그리고, 칩들(120) 각각은 금속 필러들 또는 범프들(24)을 갖는 바, 이러한 금속 필러들 또는 범프들(24)은 금속 상호접속부들 또는 트레이스들 위에 형성되며, 이러한 금속 상호접속부들 또는 트레이스들을 통해, 그리고 패시베이션층(25) 내의 개구부들(25a)을 통해, 금속 트레이스들 또는 패드들(26)의 컨택 포인트들에 연결된다. 금속 상호접속부들 또는 트레이스들은 신호 트레이스들, 전력 평면들, 전력 버스들, 전력 트레이스들, 접지 평면들, 접지 버스들 또는 접지 트레이스들이 될 수 있다. 예를 들어, 칩들(120) 각각에서, 금속 트레이스들 또는 패드들(26)의 컨택 포인트들중 하나는 금속 상호접속부들 또는 트레이스들중 하나를 통해 금속 트레이스들 또는 패드들(26)의 컨택 포인트들중 다른 하나에 연결될 수 있으며, 그리고 금속 상호접속부들 또는 트레이스들중 하나 위의 하나 이상의 금속 필러들 또는 범프들(14)은 금속 상호접속부들 또는 트레이스들중 하나를 통해 2개의 금속 트레이스들 또는 패드들(26)의 2개의 컨택 포인트들에 연결될 수 있다. 그리고, 이러한 2개의 금속 트레이스들 또는 패드들(26) 사이에는 갭(gap)이 존재함으로써, 패터닝된 금속층(2)에 의해 제공되는 금속 상호접속부들 또는 트레이스들중 하나를 통해 서로 연결되는 2개의 컨택 포인트들을 제공한다.
[0085] 칩들(120) 각각은, 금속 트레이스들 또는 패드들(26)의 컨택 포인트들 위의, 그리고 패시베이션층(25) 또는 유기 폴리머층 위의 접착층(21), 접착층(21) 위의 씨드층(22), 및 씨드층(22) 위의 금속층(23)으로 구성된 패터닝된 금속층(2)을 가질 수 있으며, 그리고 금속 필러들 또는 범프들(24)을 가질 수 있는 바, 이러한 금속 필러들 또는 범프들(24)은 패터닝된 금속층(2)의 금속층(23) 위에 형성되며, 이러한 패터닝된 금속층(2)을 통해, 그리고 패시베이션층(25) 내의 개구부들(25a)을 통해, 금속 트레이스들 또는 패드들(26)의 컨택 포인트들에 연결된다.
[0086] 접착층(21)은, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터, 바람직하게는 1 나노미터 내지 0.1 마이크로미터의 적절한 두께를 가질 수 있다. 씨드층(22)은, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 20 나노미터 내지 0.5 마이크로미터의 두께를 가질 수 있다. 접착층(21)의 물질은 티타늄, 티타늄-텅스텐 합금, 티타늄 나이트라이드, 크롬, 탄탈륨, 탄탈륨 나이트라이드, 니켈 또는 니켈 바나듐을 포함할 수 있다. 씨드층(22)의 물질은 구리, 티타늄-구리 합금, 은, 금, 니켈, 알루미늄, 백금 또는 팔라듐을 포함할 수 있다.
[0087] 예를 들어, 접착층(21)이 금속 트레이스들 또는 패드들(26)의 컨택 포인트들 위의, 그리고 패시베이션층(25) 또는 유기 폴리머층 위의, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터, 바람직하게는 1 나노미터 내지 0.1 마이크로미터의 두께를 갖는, 티타늄-텅스텐 합금, 티타늄 또는 티타늄 나이트라이드의 단일층과 같은 티타늄 함유층일 때, 씨드층(22)은 이러한 티타늄 함유층 위의, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 20 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층, 니켈층, 알루미늄층, 백금층 또는 팔라듐층이 될 수 있다.
[0088] 대안적으로, 접착층(21)이 금속 트레이스들 또는 패드들(26)의 컨택 포인트들 위의, 그리고 패시베이션층(25) 또는 유기 폴리머층 위의, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터, 바람직하게는 1 나노미터 내지 0.1 마이크로미터의 두께를 갖는, 탄탈륨 또는 탄탈륨 나이트라이드의 단일층과 같은 탄탈륨 함유층일 때, 씨드층(22)은 이러한 탄탈륨 함유층 위의, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 20 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층, 니켈층, 알루미늄층, 백금층 또는 팔라듐층이 될 수 있다.
[0089] 대안적으로, 접착층(21)이 금속 트레이스들 또는 패드들(26)의 컨택 포인트들 위의, 그리고 패시베이션층(25) 또는 유기 폴리머층 위의, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터, 바람직하게는 1 나노미터 내지 0.1 마이크로미터의 두께를 갖는, 크롬의 단일층과 같은 크롬 함유층일 때, 씨드층(22)은 이러한 크롬 함유층 위의, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 20 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층, 니켈층, 알루미늄층, 백금층 또는 팔라듐층이 될 수 있다.
[0090] 대안적으로, 접착층(21)이 금속 트레이스들 또는 패드들(26)의 컨택 포인트들 위의, 그리고 패시베이션층(25) 또는 유기 폴리머층 위의, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터, 바람직하게는 1 나노미터 내지 0.1 마이크로미터의 두께를 갖는, 니켈 또는 니켈 바나듐의 단일층과 같은 니켈 함유층일 때, 씨드층(22)은 이러한 티켈 함유층 위의, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 20 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층, 니켈층, 알루미늄층, 백금층 또는 팔라듐층이 될 수 있다.
[0091] 금속층(23)은, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 가질 수 있다. 금속층(23)의 측벽들은 접착층(21) 및 씨드층(22)에 의해 덮이지 않는다. 금속층(23)은 구리, 은, 금, 팔라듐, 백금, 로듐, 루테늄, 레늄 또는 니켈의 단일층, 또는 이전에 설명한 금속들로 이루어진 합성층이 될 수 있다.
[0092] 예를 들어, 금속층(23)은 씨드층(22), 바람직하게는 이전에 설명한 구리 또는 티타늄-구리-합금 씨드층(22) 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 단일 구리층이 될 수 있다.
[0093] 대안적으로, 금속층(23)은 씨드층(22), 바람직하게는 이전에 설명한 은 씨드층(22) 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 단일 은층이 될 수 있다.
[0094] 대안적으로, 금속층(23)은 씨드층(22), 바람직하게는 이전에 설명한 금 씨드층(22) 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 단일 금층이 될 수 있다.
[0095] 대안적으로, 금속층(23)은 씨드층(22), 바람직하게는 이전에 설명한 구리, 니켈 또는 티타늄-구리-합금 씨드층(22) 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 단일 니켈층이 될 수 있다.
[0096] 대안적으로, 금속층(23)은, 씨드층(22), 바람직하게는 이전에 설명한 구리 또는 티타늄-구리-합금 씨드층(22) 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 전기 도금된 구리층과; 이러한 전기 도금된 구리층 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 1 내지 15 마이크로미터, 바람직하게는 2 내지 5 마이크로미터의 두께를 갖는 니켈층과; 그리고 이러한 니켈층 위의, 예를 들어 0.005 내지 1 마이크로미터, 바람직하게는 0.05 내지 0.1 마이크로미터의 두께를 갖는 금 또는 팔라듐층으로 구성될 수 있다.
[0097] 금속 필러들 또는 범프들(24) 각각은, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터, 그리고 금속 필러들 또는 범프들(14) 각각의 것 보다 작은 적절한 두께 또는 높이를 가지며, 그리고 예를 들어 5 내지 100 마이크로미터, 바람직하게는 5 내지 50 마이크로미터의 적절한 폭 또는 직경을 갖는다. 금속 필러들 또는 범프들(24)은 구리, 은, 금, 팔라듐, 백금, 로듐, 루테늄, 레늄 또는 니켈의 단일층, 또는 이전에 설명한 금속들로 이루어진 합성층으로 구성될 수 있다.
[0098] 예를 들어, 칩들(120) 각각은 금속층(23), 바람직하게는 이전에 설명한 구리층(23) 위의, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께를 갖는 단일 구리층으로 구성된 금속 필러들 또는 범프들(24)을 갖는다.
[0099] 대안적으로, 칩들(120) 각각은 금속층(23), 바람직하게는 이전에 설명한 은층(23) 위의, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께를 갖는 단일 은층으로 구성된 금속 필러들 또는 범프들(24)을 갖는다.
[00100] 대안적으로, 칩들(120) 각각은 금속층(23), 바람직하게는 이전에 설명한 금층(23) 위의, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께를 갖는 단일 금층으로 구성된 금속 필러들 또는 범프들(24)을 갖는다.
[00101] 대안적으로, 칩들(120) 각각은 금속층(23), 바람직하게는 이전에 설명한 구리 또는 니켈층(23) 위의, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께를 갖는 단일 니켈층으로 구성된 금속 필러들 또는 범프들(24)을 갖는다.
[00102] 대안적으로, 칩들(120) 각각은 금속 필러들 또는 범프들(24)을 갖는바, 이러한 금속 필러들 또는 범프들(24)은 금속층(23), 바람직하게는 이전에 설명한 구리층(23) 위의, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께를 갖는 전기 도금된 구리층과; 이러한 전기 도금된 구리층 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 1 내지 5 마이크로미터의 두께를 갖는 니켈층과; 그리고 이러한 니켈층 위의, 예를 들어 0.005 내지 1 마이크로미터, 바람직하게는 0.05 내지 0.1 마이크로미터의 두께를 갖는 금 또는 팔라듐층으로 구성될 수 있다.
[00103] 각 칩(120)은, 칩 프루빙 테스팅(CP 테스팅), 빌드인 셀프 테스팅(build-in-self testing) 또는 외부 신호 연결을 위해 기능하는 입/출력(I/O) 회로들을 포함할 수 있으며, 이러한 I/O 회로들중 하나는 15 pF(피코 패러드) 내지 50 pF 의 총 로딩(loading)(총 캐패시턴스)을 가질 수 있다. 이러한 I/O 회로들 각각은 구동기, 수신기 및/또는 정전 방전(ESD) 회로를 포함할 수 있다. 칩들(120) 각각은 시스템-인 패키지 또는 다중칩 모듈에 대한 테스팅 시간을 줄이기 위해 빌트인 셀프 테스트(BIST) 회로들을 가질 수 있다.
[00104] 칩들(120)이 어디에 제공되든지 간에, 칩들(120)중 임의의 칩은 x86 아키텍쳐에 의해 설계되는 중앙 처리 유닛(CPU) 칩, ARM, 스트롱(Strong) ARM 또는 MIP들과 같은, 비(non) x86 아키텍쳐들에 의해 설계되는 중앙 처리 유닛(CPU) 칩, 베이스밴드 칩(baseband chip), 그래픽 처리 유닛(GPU) 칩, 디지털 신호 처리(DSP) 칩, 무선 로컬 영역 네트워크(WLAN) 칩, 플래시 메모리 칩, 다이내믹 랜덤 액세스 메모리(DRAM) 칩 또는 스태틱 랜덤 액세스 메모리(SRAM) 칩과 같은 메모리 칩, 논리 칩(logic chip), 아날로그 칩(analog chip), 전력 디바이스(power device), 레귤레이터(regulator), 전력 관리 디바이스, 위성 위치확인 시스템(GPS) 칩, "블루투스" 칩, x86 아키텍쳐 또는 비 x86 아키텍쳐들에 의해 설계되는, 그래픽 처리 유닛(GPU) 회로 블록, 무선 로컬 영역 네트워크(WLAN) 회로 블록 및 중앙 처리 유닛(CPU) 회로 블록을 포함하지만, 어떠한 베이스밴드 회로 블록도 포함하지 않는 시스템-온 칩(system-on chip, SOC), x86 아키텍쳐 또는 비 x86 아키텍쳐들에 의해 설계되는, 베이스밴드 회로 블록, 무선 로컬 영역 네트워크(WLAN) 회로 블록 및 중앙 처리 유닛(CPU) 회로 블록을 포함하지만, 어떠한 그래픽 처리 유닛(GPU) 회로 블록도 포함하지 않는 시스템-온 칩(SOC), x86 아키텍쳐 또는 비 x86 아키텍쳐들에 의해 설계되는, 베이스밴드 회로 블록, 그래픽 처리 유닛(GPU) 회로 블록 및 중앙 처리 유닛(CPU) 회로 블록을 포함하지만, 어떠한 무선 로컬 영역 네트워크(WLAN) 회로 블록도 포함하지 않는 시스템-온 칩(SOC), 베이스밴드 회로 블록 및 무선 로컬 영역 네트워크(WLAN) 회로 블록을 포함하지만, 어떠한 그래픽 처리 유닛(GPU) 회로 블록 및 어떠한 중앙 처리 유닛(CPU) 회로 블록도 포함하지 않는 시스템-온 칩(SOC), 또는 그래픽 처리 유닛(GPU) 회로 블록 및 무선 로컬 영역 네트워크(WLAN) 회로 블록을 포함하지만, 어떠한 베이스밴드 회로 블록 및 어떠한 중앙 처리 유닛(CPU) 회로 블록도 포함하지 않는 시스템-온 칩(SOC)이 될 수 있다. 대안적으로, 칩들(120)중 임의의 칩은 x86 아키텍쳐 또는 비 x86 아키텍쳐에 의해 설계되는 중앙 처리 유닛(CPU) 회로 블록, 그래픽 처리 유닛(GPU) 회로 블록, 베이스밴드 회로 블록, 디지털 신호 처리(DSP) 회로 블록, 메모리 회로 블록, 블루투스 회로 블록, 위성 위치확인 시스템(GPS) 회로 블록, 무선 로컬 영역 네트워크(WLAN) 회로 블록, 및/또는 모뎀 회로 블록을 포함하는 칩이 될 수 있다.
[00105] 도 10은 도 9에 나타낸 반제품 디바이스의 개략적인 상부 투시도이며, 도 9는 도 10의 A-A' 라인을 따라 절취한 단면도이다. 도 10을 참조하여, 사선들을 둘러싸는 원들(24)은, 반도체 웨이퍼로부터 칩들(120)이 절단되기 전에, 도 9에 나타낸 패터닝된 금속층(2) 위에 미리 형성되는 금속 필러들 또는 범프들(24)을 나타낸다. 어떠한 사선들도 둘러싸지 않는 원들(14)은, 칩들(120)이 패터닝된 금속층(1) 및 유전층 또는 절연층(10)에 부착되기 전에, 도 9에 나타낸 패터닝된 금속층(1) 위에 미리 형성되는 금속 필러들 또는 범프들(14)을 나타낸다.
[00106] 도 9 및 10을 참조하여, 패터닝된 금속층(1)에 의해 제공되는 다수의 금속 상호접속부들 또는 트레이스들(1a)이 유전층 또는 절연층(10) 위에 또는 윗쪽에 있을 수 있다. 금속 필러들 또는 범프들(14)이 이러한 금속 상호접속부들 또는 트레이스들(1a) 위에 또는 윗쪽에 있을 수 있다. 금속 상호접속부들 또는 트레이스들(1a)은 신호 트레이스들, 전력 평면들, 전력 버스들, 전력 트레이스들, 접지 평면들, 접지 버스들, 접지 트레이스들 등이 될 수 있다. 아교/접착제 물질(80)에 의해 금속 상호접속부들 또는 트레이스들(1a) 및 유전층 또는 절연층(10)에 부착되는 다수의 칩들(120), 예를 들어 2개의 칩들이 있을 수 있다. 칩들(120) 각각은, 패터닝된 금속층(2)에 의해 제공되고, 개구부들(25a)에 의해 노출되는, 금속 트레이스들 또는 패드들(26)의 컨택 포인트들 및 패시베이션층(25) 위에 형성되는 다수의 금속 상호접속부들 또는 트레이스들(2a)을 가질 수 있으며, 그리고 이러한 금속 상호접속부들 또는 트레이스들(2a) 위에 형성되는 금속 필러들 또는 범프들(24)을 가질 수 있다. 금속 상호접속부들 또는 트레이스들(2a)은 신호 트레이스들, 전력 평면들, 전력 버스들, 전력 트레이스들, 접지 평면들, 접지 버스들, 접지 트레이스들 등이 될 수 있다. 금속 상호접속부들 또는 트레이스들(2a) 각각은, 패시베이션층(25) 내의 하나 이상의 개구부들(25a)을 통해, 하나 이상의 금속 트레이스들 또는 패드들(26), 이를 테면 2개의 금속 트레이스들 또는 패드들(26)에 연결될 수 있다. 예를 들어, 2개의 칩들(120) 각각에서, 금속 트레이스들 또는 패드들(26)중 하나는 금속 상호접속부들 또는 트레이스들(2a)중 하나를 통해 금속 트레이스들 또는 패드들(26)중 다른 하나에 연결될 수 있다. 금속 필러들 또는 범프들(24) 각각은 금속 상호접속부들 또는 트레이스들(2a)중 하나를 통해, 하나 이상의 금속 트레이스들 또는 패드들(26), 이를 테면 2개의 금속 트레이스들 또는 패드들(26)에 연결될 수 있다. 도 10에 나타낸 2개의 칩들(120)중 하나는 금속 상호접속부 또는 트레이스(2b)를 포함할 수 있는 바, 이러한 금속 상호접속부 또는 트레이스(2b)는 패터닝된 금속층(2)에 의해 제공되고, 개구부들(25a)에 의해 노출되는, 금속 트레이스들 또는 패드들(26)의 컨택 포인트들 위에, 그리고 패시베이션층(25) 위에 형성된다. 금속 상호접속부 또는 트레이스(2b)는 신호 트레이스들, 클럭 트레이스(clock trace), 전력 평면, 전력 버스, 전력 트레이스, 접지 평면, 접지 버스, 접지 트레이스 등이 될 수 있다. 예시적인 실시예들에서, 금속 상호접속부 또는 트레이스(2a)는 어떠한 금속 필러 또는 범프도 없을 수 있다. 마찬가지로, 금속 상호접속부 또는 트레이스(2a)를 패터닝된 금속층(3)에 연결하기 위해, 금속 필러들 또는 범프들은 (예를 들어, 하기에서 보다 상세히 설명되는 바와 같이) 금속 상호접속부 또는 트레이스(2a)와 패터닝된 금속층(3) 사이에서 생략될 수 있다. 금속 상호접속부 또는 트레이스(2a)는 금속 트레이스들 또는 패드들(26)중 하나를 금속 트레이스들 또는 패드들(26)중 다른 하나에 연결할 수 있다. 금속 상호접속부 또는 트레이스(2b)는 금속 상호접속부들 또는 트레이스들(2a)중 하나에 의해 둘러싸일 수 있다.
[00107] 도 11을 참조하여, 패터닝된 금속층(1)의 금속층(13) 및 유전층 또는 절연층(10)에 칩들(120)을 부착한 후, 예를 들어 몰딩 공정(molding process), 스핀 코팅 공정, 적층 공정, 또는 프린팅 공정(printing process)과 같은 적절한 공정을 이용하여, 충전 또는 캡슐화층(filling or encapsulating layer)(85)이 기판(110) 윗쪽에, 유전층 또는 절연층(10) 위에, 패터닝된 금속층(1)의 금속층(13) 위에, 칩들(120) 위에, 패터닝된 금속층(2)의 금속층(23) 위에, 그리고 금속 필러들 또는 범프들(14 및 24)의 상면들에 형성될 수 있다. 이러한 충전 또는 캡슐화층(85)은 적절한 물질로 이루어질 수 있다. 이러한 캡슐화층(85)을 위한 적절한 물질들의 예들은, 예를 들어 약 20 내지 약 500 마이크로미터, 바람직하게는 30 내지 100 마이크로미터의 적절한 두께를 갖는, 에폭시층, 폴리이미드층, BCB(benzocyclobutane) 층, PBO(polybenzoxazole) 층, PPO(poly-phenylene oxide) 층, 시로세인층 또는 SU-8 층과 같은 폴리머층을 포함할 수 있다.
[00108] 다음으로, 도 12를 참조하여, 충전 또는 캡슐화층(85)은 기계적인 그라인딩 공정(mechanical grinding process), 기계적인 연마 공정(mechanical polishing process) 또는 화학 기계적인 연마(CMP) 공정과 같은 그라인딩 또는 연마 공정에 의해 그라인딩 또는 연마될 수 있다. 이에 따라, 금속 필러들 또는 범프들(14)의 상면들(14a) 및 금속 필러들 또는 범프들(24)의 상면들(24a)이 노출되고, 충전 또는 캡슐화층(85)에 의해 덮이지 않게 되며, 그리고 금속 필러들 또는 범프들(24)의 상면들(24a)은 금속 필러들 또는 범프들(14)의 상면들(14a) 및 충전 또는 캡슐화층(85)의 상면들(85a)과 실질적으로 동일 평면이 된다.
[00109] 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(24) 각각은, 예를 들어 약 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 적절한 두께 또는 높이를 가지며, 그리고 금속 필러들 또는 범프들(14) 각각은, 예를 들어 약 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터, 그리고 금속 필러들 또는 범프들(24) 각각의 것 보다 큰 적절한 두께 또는 높이를 갖는다.
[00110] 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(24) 각각은, 예를 들어 5 내지 100 마이크로미터, 바람직하게는 5 내지 50 마이크로미터의 적절한 폭 또는 직경을 가지며, 그리고 금속 필러들 또는 범프들(14) 각각은, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 300 마이크로미터, 바람직하게는 5 내지 50 마이크로미터의 적절한 폭 또는 직경을 갖는다.
[00111] 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(24)은 구리, 은, 금, 팔라듐, 백금, 로듐, 루테늄, 레늄 또는 니켈의 단일층, 또는 이전에 설명한 금속들로 이루어진 합성층으로 구성될 수 있다.
[00112] 예를 들어, 그라인딩 또는 연마 공정 이후, 칩들(120) 각각은 금속 필러들 또는 범프들(24)을 가질 수 있는 바, 이러한 금속 필러들 또는 범프들(24)은, 금속층(23), 바람직하게는 이전에 설명한 구리층(23) 위의, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 요구되는 두께를 갖는 단일 구리층으로 구성된다.
[00113] 대안적으로, 그라인딩 또는 연마 공정 이후, 칩들(120) 각각은 금속 필러들 또는 범프들(24)을 가질 수 있는 바, 이러한 금속 필러들 또는 범프들(24)은, 금속층(23), 바람직하게는 이전에 설명한 은층(23) 위의, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 요구되는 두께를 갖는 단일 은층으로 구성된다.
[00114] 대안적으로, 그라인딩 또는 연마 공정 이후, 칩들(120) 각각은 금속 필러들 또는 범프들(24)을 가질 수 있는 바, 이러한 금속 필러들 또는 범프들(24)은, 금속층(23), 바람직하게는 이전에 설명한 금층(23) 위의, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께를 갖는 단일 금층으로 구성된다.
[00115] 대안적으로, 그라인딩 또는 연마 공정 이후, 칩들(120) 각각은 금속 필러들 또는 범프들(24)을 가질 수 있는 바, 이러한 금속 필러들 또는 범프들(24)은, 금속층(23), 바람직하게는 이전에 설명한 구리 또는 니켈층(23) 위의, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께를 갖는 단일 니켈층으로 구성된다.
[00116] 대안적으로, 그라인딩 또는 연마 공정 이후, 칩들(120) 각각은 금속 필러들 또는 범프들(24)을 갖는 바, 이러한 금속 필러들 또는 범프들(24)은 금속층(23), 바람직하게는 이전에 설명한 구리층(23) 위의, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께를 갖는 전기 도금된 구리층과; 이러한 전기 도금된 구리층 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 1 내지 5 마이크로미터의 두께를 갖는 전기 도금된 또는 무전해 도금된 니켈층과; 그리고 이러한 전기 도금된 또는 무전해 도금된 니켈층 위의, 예를 들어 0.005 내지 1 마이크로미터, 바람직하게는 0.05 내지 0.1 마이크로미터의 두께를 갖는 전기 도금된 또는 무전해 도금된 금층으로 구성된다.
[00117] 대안적으로, 그라인딩 또는 연마 공정 이후, 칩들(120) 각각은 금속 필러들 또는 범프들(24)을 갖는 바, 이러한 금속 필러들 또는 범프들(24)은 금속층(23), 바람직하게는 이전에 설명한 구리층(23) 위의, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께를 갖는 전기 도금된 구리층과; 이러한 전기 도금된 구리층 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 1 내지 5 마이크로미터의 두께를 갖는 전기 도금된 또는 무전해 도금된 니켈층과; 그리고 이러한 전기 도금된 또는 무전해 도금된 니켈층 위의, 예를 들어 0.005 내지 1 마이크로미터, 바람직하게는 0.05 내지 0.1 마이크로미터의 두께를 갖는 전기 도금된 또는 무전해 도금된 팔라듐층으로 구성된다.
[00118] 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(14)은 구리, 은, 금, 팔라듐, 백금, 로듐, 루테늄, 레늄 또는 니켈의 단일층, 또는 이전에 설명한 금속들로 이루어진 합성층으로 구성될 수 있다.
[00119] 예를 들어, 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(14)은 금속층(13), 바람직하게는 이전에 설명한 구리층(13) 위의, 예를 들어 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터의 두께를 갖는 단일 구리층으로 구성될 수 있다.
[00120] 대안적으로, 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(14)은 금속층(13), 바람직하게는 이전에 설명한 은층(13) 위의, 예를 들어 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터의 두께를 갖는 단일 은층으로 구성될 수 있다.
[00121] 대안적으로, 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(14)은 금속층(13), 바람직하게는 이전에 설명한 금층(13) 위의, 예를 들어 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터의 두께를 갖는 단일 금층으로 구성될 수 있다.
[00122] 대안적으로, 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(14)은 금속층(13), 바람직하게는 이전에 설명한 니켈 또는 구리층(13) 위의, 예를 들어 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터의 두께를 갖는 단일 니켈층으로 구성될 수 있다.
[00123] 대안적으로, 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(14)은, 금속층(13), 바람직하게는 이전에 설명한 구리층(13) 위의, 예를 들어 10 마이크로미터 보다 큰, 이를 테면 15 내지 500 마이크로미터, 바람직하게는 20 내지 100 마이크로미터의 두께를 갖는 전기 도금된 구리층과; 이러한 전기 도금된 구리층 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 1 내지 15 마이크로미터, 바람직하게는 2 내지 10 마이크로미터의 두께를 갖는 전기 도금된 또는 무전해 도금된 니켈층과; 그리고 이러한 전기 도금된 또는 무전해 도금된 니켈층 위의, 예를 들어 0.005 내지 1 마이크로미터, 바람직하게는 0.05 내지 0.1 마이크로미터의 두께를 갖는 전기 도금된 또는 무전해 도금된 금층으로 구성될 수 있다.
[00124] 대안적으로, 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(14)은, 금속층(13), 바람직하게는 이전에 설명한 구리층(13) 위의, 예를 들어 10 마이크로미터 보다 큰, 이를 테면 15 내지 500 마이크로미터, 바람직하게는 20 내지 100 마이크로미터의 두께를 갖는 전기 도금된 구리층과; 이러한 전기 도금된 구리층 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 1 내지 15 마이크로미터, 바람직하게는 2 내지 10 마이크로미터의 두께를 갖는 전기 도금된 또는 무전해 도금된 니켈층과; 그리고 이러한 전기 도금된 또는 무전해 도금된 니켈층 위의, 예를 들어 0.005 내지 1 마이크로미터, 바람직하게는 0.05 내지 0.1 마이크로미터의 두께를 갖는 전기 도금된 또는 무전해 도금된 팔라듐층으로 구성될 수 있다.
[00125] 다음으로, 도 13을 참조하여, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는 접착층(31)이, 스퍼터링 공정 또는 진공증착 공정과 같은 물리 기상 증착(PVD) 공정, 또는 화학 기상 증착(CVD) 공정을 이용하여, 충전 또는 캡슐화층(85)의 상면(85a), 금속 필러들 또는 범프들(24)의 상면들(24a) 및 금속 필러들 또는 범프들(14)의 상면들(14a)에 형성될 수 있다. 다음으로, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는 씨드층(32)이, 스퍼터링 공정 또는 진공증착 공정과 같은 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정 또는 무전해 도금 공정을 이용하여, 접착층(31) 위에 형성될 수 있다. 다음으로, 예를 들어 1 마이크로미터 보다 큰 두께를 갖는 포지티브 타입 포토레지스트층 또는 네거티브 타입 포토레지스트층(선호됨)과 같은 포토레지스트층(92)이 스핀온 코팅 공정 또는 적층 공정에 의해 씨드층(32) 위에 형성될 수 있다. 다음으로, 포토레지스트층(92)이 리소그래피 공정들, 즉 광 노광 및 현상에 의해 패터닝되어, 이 포토레지스트층(92) 내에 다수의 개구부들(92a)을 형성함으로써, 씨드층(32)을 노출시킨다.
[00126] 접착층(31)의 물질은 티타늄, 티타늄-텅스텐 합금, 티타늄 나이트라이드, 크롬, 탄탈륨, 탄탈륨 나이트라이드, 니켈 또는 니켈 바나듐을 포함할 수 있다. 씨드층(32)의 물질은 구리, 티타늄-구리 합금, 은, 금, 니켈, 알루미늄, 백금 또는 팔라듐을 포함할 수 있다.
[00127] 예를 들어, 충전 또는 캡슐화층(85)의 상면(85a), 금속 필러들 또는 범프들(24)의 상면들(24a) 및 금속 필러들 또는 범프들(14)의 상면들(14a)에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 티타늄-텅스텐 합금, 티타늄 또는 티타늄 나이트라이드의 단일층과 같은 티타늄 함유층을 스퍼터링함으로써 접착층(31)이 형성될 때, 씨드층(32)은 이러한 티타늄 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층, 니켈층, 알루미늄층, 백금층 또는 팔라듐층을 스퍼터링함으로써 형성될 수 있다.
[00128] 대안적으로, 충전 또는 캡슐화층(85)의 상면(85a), 금속 필러들 또는 범프들(24)의 상면들(24a) 및 금속 필러들 또는 범프들(14)의 상면들(14a)에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 탄탈륨 또는 탄탈륨 나이트라이드의 단일층과 같은 탄탈륨 함유층을 스퍼터링함으로써 접착층(31)이 형성될 때, 씨드층(32)은 이러한 탄탈륨 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층, 니켈층, 알루미늄층, 백금층 또는 팔라듐층을 스퍼터링함으로써 형성될 수 있다.
[00129] 대안적으로, 충전 또는 캡슐화층(85)의 상면(85a), 금속 필러들 또는 범프들(24)의 상면들(24a) 및 금속 필러들 또는 범프들(14)의 상면들(14a)에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 크롬층의 단일층과 같은 크롬 함유층을 스퍼터링함으로써 접착층(31)이 형성될 때, 씨드층(32)은 이러한 크롬 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층, 니켈층, 알루미늄층, 백금층 또는 팔라듐층을 스퍼터링함으로써 형성될 수 있다.
[00130] 대안적으로, 충전 또는 캡슐화층(85)의 상면(85a), 금속 필러들 또는 범프들(24)의 상면들(24a) 및 금속 필러들 또는 범프들(14)의 상면들(14a)에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 니켈 또는 니켈 바나듐의 단일층과 같은 니켈 함유층을 스퍼터링함으로써 접착층(31)이 형성될 때, 씨드층(32)은 이러한 니켈 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층, 니켈층, 알루미늄층, 백금층 또는 팔라듐층을 스퍼터링함으로써 형성될 수 있다.
[00131] 다음으로, 도 14를 참조하여, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 전도성층인 금속층(33)이, 전기 도금 또는 무전해 도금 공정을 이용하여, 개구부들(92a)에 의해 노출되는 씨드층(32) 위에, 그리고 개구부들(92a) 내에 형성될 수 있다. 이러한 금속층(33)은 구리, 은, 금, 팔라듐, 백금, 로듐, 루테늄, 레늄 또는 니켈의 단일층, 또는 이전에 설명한 금속들로 이루어진 합성층이 될 수 있다.
[00132] 예를 들어, 금속층(33)은, 개구부들(92a) 내에, 그리고 이 개구부들(92a)에 의해 노출되는 씨드층(32), 바람직하게는 이전에 설명한 구리 또는 티타늄-구리-합금 씨드층(32) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께로, 구리층을 전기 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[00133] 대안적으로, 금속층(33)은, 개구부들(92a) 내에, 그리고 이 개구부들(92a)에 의해 노출되는 씨드층(32), 바람직하게는 이전에 설명한 금 씨드층(32) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께로, 금층을 전기 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[00134] 대안적으로, 금속층(33)은, 개구부들(92a) 내에, 그리고 이 개구부들(92a)에 의해 노출되는 씨드층(32), 바람직하게는 이전에 설명한 구리, 니켈 또는 티타늄-구리-합금 씨드층(32) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께로 니켈층을 전기 도금한 다음, 개구부들(92a) 내에, 그리고 이 개구부들(92a) 내의 전기 도금된 니켈층 위에, 예를 들어 0.005 내지 10 마이크로미터, 바람직하게는 0.05 내지 1 마이크로미터의 두께로 금층 또는 팔라듐층을 전기 도금 또는 무전해 도금함으로써 형성되는 이중 금속층들로 구성될 수 있다.
[00135] 대안적으로, 금속층(33)은, 개구부들(92a) 내에, 그리고 이 개구부들(92a)에 의해 노출되는 씨드층(32), 바람직하게는 이전에 설명한 구리 또는 티타늄-구리-합금 씨드층(32) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께로 구리층을 전기 도금하고, 이후 개구부들(92a) 내에, 그리고 이 개구부들(92a) 내의 전기 도금된 구리층 위에, 예를 들어 1 내지 15 마이크로미터 또는 0.3 내지 1 마이크로미터의 두께로, 니켈층을 전기 도금 또는 무전해 도금한 다음, 개구부들(92a) 내에, 그리고 이 개구부들(92a) 내의 전기 도금된 또는 무전해 도금된 니켈층 위에, 예를 들어 0.005 내지 1 마이크로미터, 바람직하게는 0.05 내지 0.1 마이크로미터의 두께로 금층 또는 팔라듐층을 전기 도금 또는 무전해 도금함으로써 형성되는 삼중 금속층들로 구성될 수 있다.
[00136] 도 15를 참조하여, 도 14에 도시된 금속층(33)을 형성한 후, 예를 들어 1 마이크로미터 보다 큰 두께를 갖는 포지티브 타입 포토레지스트층 또는 네거티브 타입 포토레지스트층(선호됨)과 같은 포토레지스트층(93)이 스핀온 코팅 공정 또는 적층 공정에 의해 포토레지스트층(92) 및 금속층(33) 위에 형성될 수 있다. 다음으로, 포토레지스트층(93)이 리소그래피 공정들, 즉 광 노광 및 현상에 의해 패터닝되어, 이 포토레지스트층(93) 내에 다수의 원통형 개구부들(93a)을 형성함으로써, 금속층(33)의 다수의 컨택 포인트들을 노출시킨다.
[00137] 다음으로, 도 16을 참조하여, 예를 들어 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터의 두께 또는 높이를 갖는 다수의 금속 필러들 또는 범프들(34)(인트라칩 금속 필러들 또는 범프들)이 전기 도금 또는 무전해 도금 공정을 이용하여, 원통형 개구부들(93a) 내에, 그리고 이러한 원통형 개구부들(93a)에 의해 노출되는 금속층(33)의 컨택 포인트들 위에 형성된다. 금속 필러들 또는 범프들(34)은 구리, 은, 금, 팔라듐, 백금, 로듐, 루테늄, 레늄 또는 니켈의 단일층, 또는 이전에 설명한 금속들로 이루어진 합성층으로 구성될 수 있다.
[00138] 예를 들어, 금속 필러들 또는 범프들(34)은, 원통형 개구부들(93a) 내에, 그리고 이러한 원통형 개구부들(93a)에 의해 노출되는 금속층(33), 바람직하게는 이전에 설명한 구리층(33)의 컨택 포인트들 위에, 예를 들어 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터 두께로, 구리층을 전기 도금함으로써 형성되는 단일 금속층으로 구성될 수 있다.
[00139] 대안적으로, 금속 필러들 또는 범프들(34)은, 원통형 개구부들(93a) 내에, 그리고 이러한 원통형 개구부들(93a)에 의해 노출되는 금속층(33), 바람직하게는 이전에 설명한 금층(33)의 컨택 포인트들 위에, 예를 들어 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터 두께로, 금층을 전기 도금함으로써 형성되는 단일 금속층으로 구성될 수 있다.
[00140] 대안적으로, 금속 필러들 또는 범프들(34)은, 원통형 개구부들(93a) 내에, 그리고 이러한 원통형 개구부들(93a)에 의해 노출되는 금속층(33), 바람직하게는 이전에 설명한 니켈 또는 구리층(33)의 컨택 포인트들 위에, 예를 들어 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터 두께로, 니켈층을 전기 도금함으로써 형성되는 단일 금속층으로 구성될 수 있다.
[00141] 대안적으로, 금속 필러들 또는 범프들(34)은, 원통형 개구부들(93a) 내에, 그리고 이러한 원통형 개구부들(93a)에 의해 노출되는 금속층(33), 바람직하게는 이전에 설명한 구리층(33)의 컨택 포인트들 위에, 예를 들어 10 마이크로미터 보다 큰, 이를 테면 15 내지 500 마이크로미터, 바람직하게는 20 내지 100 마이크로미터의 두께로, 구리층을 전기 도금하고, 이후 원통형 개구부들(93a) 내에, 그리고 이러한 원통형 개구부들(93a) 내의 전기 도금된 구리층 위에, 예를 들어 1 내지 15 마이크로미터 또는 0.3 내지 1 마이크로미터의 두께로, 니켈층을 전기 도금 또는 무전해 도금한 다음, 원통형 개구부들(93a) 내에, 그리고 이러한 원통형 개구부들(93a) 내의 전기 도금된 또는 무전해 도금된 니켈층 위에, 예를 들어 0.005 내지 1 마이크로미터, 바람직하게는 0.05 내지 0.1 마이크로미터의 두께로, 금층 또는 팔라듐층을 전기 도금 또는 무전해 도금함으로써 형성되는 삼중 금속층들로 구성될 수 있다.
[00142] 도 17을 참조하여, 금속 필러들 또는 범프들(34)을 형성한 후, 포토레지스트층들(92 및 93)이 아민을 함유하는 화학 용액 또는 NaCO3를 이용하여 제거된다. 이에 따라, 포토레지스트층(92 및 93)이 제거된 후, 금속 필러들 또는 범프들(34)이 금속층(33) 위에 형성될 수 있다.
[00143] 대안적으로, 금속층(33) 위에 금속 필러들 또는 범프들(34)을 형성하기 위한 다른 공정은 다음의 단계들에 의해 수행될 수 있다. 먼저, 도 14에 도시된 금속층(33)을 형성한 후, 포토레지스트층(92)이 아민을 함유하는 화학 용액 또는 NaCO3를 이용하여 제거된다. 다음으로, 도 15에 도시된 포토레지스트층(93)이 스핀온 코팅 공정 또는 적층 공정에 의해 금속층(33) 및 씨드층(32) 위에 형성될 수 있다. 다음으로, 포토레지스트층(93)이 리소그래피 공정들, 즉 광 노광 및 현상에 의해 패터닝되어, 포토레지스트층(93) 내에 원통형 개구부들(93a)을 형성함으로써, 금속층(33)의 컨택 포인트들을 노출시킨다. 다음으로, 금속 필러들 또는 범프들(34)이, 전기 도금 또는 무전해 도금 공정을 이용하여, 원통형 개구부들(93a) 내에, 그리고 이러한 원통형 개구부들(93a)에 의해 노출되는 금속층(33)의 컨택 포인트들 위에 형성될 수 있는 바, 이는 도 16에 도시된 단계로서 참조될 수 있다. 다음으로, 포토레지스트층(93)이 아민을 함유하는 화학 용액 또는 NaCO3를 이용하여 제거될 수 있다. 이에 따라, 포토레지스트층(93)이 제거된 후, 금속 필러들 또는 범프들(34)이 금속층(33) 위에 형성될 수 있다.
[00144] 대안적으로, 도 15 및 16에 도시된 공정 단계들은, 필요한 경우, 더 높은 금속 필러들 또는 범프들을 제조하기 위해 한번 더 반복될 수 있다. 즉, 다른 포토레지스트층이 스핀온 코팅 공정 또는 적층 공정을 이용하여 포토레지스트층(93) 위에 형성되고, 다음으로 다수의 원통형 개구부들이 다른 포토레지스트층 내에 형성되어, 금속 필러들 또는 범프들(34)을 노출시키고, 다음으로 부가적인 금속 필러들 또는 범프들이 다른 포토레지스트층 내의 원통형 개구부들에 의해 노출되는 금속 필러들 또는 범프들(34) 위에, 그리고 다른 포토레지스트층 내의 원통형 개구부들 내에, 전기 도금 또는 무전해 도금 공정을 이용하여 형성된 다음, 아민을 함유하는 화학 용액 또는 NaCO3를 이용하여, 다른 포토레지스트층 및 포토레지스트층들(92 및 93)이 제거된다. 부가적인 금속 범프들은 구리, 은, 금, 팔라듐, 백금, 로듐, 루테늄, 레늄 또는 니켈의 단일층, 또는 이전에 설명한 금속들로 이루어진 합성층이 될 수 있다.
[00145] 도 18을 참조하여, 포토레지스트층들(92 및 93)을 제거한 후, 금속층(33) 아래에 있지 않은 씨드층(32)이 습식 화학 식각 공정 또는 반응성 이온 식각(RIE) 공정을 이용하여 제거된 다음, 금속층(33) 아래에 있지 않은 접착층(31)이 습식 화학 식각 공정 또는 반응성 이온 식각(RIE) 공정을 이용하여 제거될 수 있다.
[00146] 이에 따라, 접착층(31), 씨드층(32) 및 금속층(33)은, 충전 또는 캡슐화층(85)의 상면(85a), 금속 필러들 또는 범프들(24)의 상면들(24a) 및 금속 필러들 또는 범프들(14)의 상면들(14a)에 형성되는 패터닝된 금속층(3)을 구성한다. 금속 필러들 또는 범프들(34)이 패터닝된 금속층(3)의 금속층(33) 위에 형성될 수 있으며, 금속 필러들 또는 범프들(34)의 이웃하는 또는 인접하는 쌍들 간의 피치는, 예를 들어 100 내지 250 마이크로미터와 같이, 100 마이크로미터 보다 크거나, 또는 5 내지 50 마이크로미터 또는 50 내지 100 마이크로미터와 같이, 100 마이크로미터 미만이 될 수 있다. 금속 필러들 또는 범프들(34) 각각은, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 300 마이크로미터, 바람직하게는 5 내지 50 마이크로미터의 적절한 폭 또는 직경을 가질 수 있다. 패터닝된 금속층(3)은 금속 평면, 버스 또는 트레이스, 이를 테면 신호 트레이스, 클럭 버스, 클럭 트레이스, 전력 평면, 전력 버스, 전력 트레이스, 접지 평면, 접지 버스 또는 접지 트레이스를 포함함으로써, 하나 이상의 금속 필러들 또는 범프들(34)을 하나 이상의 금속 필러들 또는 범프들(14)에 연결하거나, 하나 이상의 금속 필러들 또는 범프들(24)에 연결하거나, 또는 다수의 금속 필러들 또는 범프들(14, 24)에 연결할 수 있다. 바닥면(ground) 또는 연마된 표면의 면적에 대한 도 12에 나타낸 상면들(14a, 24a 및 85a)을 포함하는 바닥면 또는 연마된 표면을 덮는 패터닝된 금속층(3)의 면적의 커버리지비는 50% 내지 95%, 바람직하게는 60% 내지 90% 범위이다.
[00147] 다음으로, 도 19 및 20을 참조하여, 분사 공정, 적층 공정 또는 스크린 프린팅 공정을 이용하여, 아교(또는 접착제) 물질(81)이 패터닝된 금속층(3)의 금속층(33) 및 충전 또는 캡슐화층(85)의 상면(85a) 위에 형성될 수 있으며, 이후 다수의 칩들(130)(이러한 칩들중 두개를 나타내었다)이 패터닝된 금속층(3)의 금속층(33) 및 충전 또는 캡슐화층(85)의 상면(85a)에 아교 물질(81)에 의해 부착될 수 있다.
[00148] 대안적으로, 칩들(130)을 부착하기 위한 다른 기술은, 먼저 칩들(130)의 바닥면들에 아교 물질(81)을 형성한 다음, 예를 들어 열 압축 공정을 이용하여, 칩들(130)을 아교 물질(81)을 통해 패터닝된 금속층(3)의 금속층(33) 및 충전 또는 캡슐화층(85)의 상면(85a)에 부착시킨다.
[00149] 대안적으로, 도 18에 도시된 단계 이후, 폴리머층이 패터닝된 금속층(3)의 금속층(33) 및 충전 또는 캡슐화층(85)의 상면(85a) 위에 형성된 다음, 칩들(130)이 아교 물질(81)에 의해 이러한 폴리머층에 부착될 수 있다. 이러한 폴리머층은, 예를 들어 2 내지 30 마이크로미터의 적절한 두께를 갖는 폴리이미드층 또는 벤조시클로부텐층이 될 수 있다. 아교 물질(81)이 폴리머층 위에 형성될 수 있고, 칩들(130)이 이러한 아교 물질(81) 위에 형성될 수 있다.
[00150] 적절한 아교 물질(81)의 예들은, 에폭시, 폴리이미드, BCB(benzocyclobutane), PBO(polybenzoxazole), PPO(poly-phenylene oxide), 시로세인 또는 SU-8을 포함하지만, 오직 이것들로만 한정되지 않으며, 그리고 패터닝된 금속층(3)의 금속층(33)과 칩들(130)중 하나 사이에서, 예를 들어 3 마이크로미터 보다 큰, 이를 테면 3 내지 100 마이크로미터, 바람직하게는 5 내지 50 마이크로미터 또는 10 내지 30 마이크로미터의 적절한 두께를 가질 수 있다.
[00151] 칩들(130) 각각은 반도체 기판(40)과; 반도체 기판(40) 내의 및/또는 반도체 기판(40) 윗쪽의, NMOS 트랜지스터들, PMOS 트랜지스터들 또는 바이폴라 트랜지스터들과 같은 다수의 트랜지스터들과; 반도체 기판(40) 윗쪽의 다수의 미세 라인 금속층들과; 반도체 기판(40) 윗쪽의 그리고 미세 라인 금속층들 간의 다수의 유전층들과; 유전층들 내의, 구리 또는 텅스텐의 다수의 비아 플러그들과; 반도체 기판(40) 윗쪽의, 트랜지스터들 윗쪽의, 유전층들 윗쪽의, 그리고 미세 라인 금속층들 윗쪽의 패시베이션층(45)과; 패시베이션층(45) 위의 패터닝된 금속층(4)과; 그리고 패터닝된 금속층(4) 위의 다수의 금속 필러들 또는 범프들(44)(온칩 금속 필러들 또는 범프들)을 포함할 수 있다. 칩들(130) 각각에서, 상면의 면적에 대한 패시베이션층(45)의 상면을 덮는 패터닝된 금속층(4)의 면적의 커버리지비는 50% 내지 95%, 그리고 바람직하게는, 예를 들어 60% 내지 90% 범위이다. 트랜지스터들은 NOR 게이트들, NAND 게이트들, AND 게이트들, OR 게이트들, 플래시 메모리 셀들, 스태틱 랜덤 액세스 메모리(SRAM) 셀들, 다이내믹 랜덤 액세스 메모리(DRAM) 셀들, 비휘발성 메모리 셀들, 소거가능하고 프로그램가능한 판독 전용 메모리(EPROM) 셀들, 판독 전용 메모리(ROM) 셀들, 자기 랜덤 액세스 메모리(MRAM) 셀들, 감지 증폭기들, 인버터들, 연산 증폭기들, 가산기들, 멀티플렉서들, 디플렉서들, 곱셈기들, 아날로그 디지털(A/D) 변환기들, 디지털 아날로그(D/A) 변환기들, 아날로그 회로들, 상보형 금속 산화물 반도체(CMOS) 센서들, 및/또는 전하 결합 소자들(CCD) 등에 대해 제공될 수 있다. 유전층들은 실리콘 산화물, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 실리콘 카본 나이트라이드 또는 실리콘 옥시카바이드의 단일층, 또는 이전에 설명한 물질들로 이루어진 합성층으로 구성될 수 있다. 미세 라인 금속층들은 알루미늄, 알루미늄-구리-합금, 전기 도금된 구리 또는 기타 적절한 금속 물질들을 포함할 수 있다.
[00152] 칩들(130) 각각에서, 최상부의 미세 라인 금속층에 의해 제공되는 다수의 금속 트레이스들 또는 패드들(46)이 반도체 기판(40) 윗쪽에, 유전층들중 하나 위에, 그리고 패시베이션층(45) 아래에 형성된다. 패시베이션층(45) 내의 다수의 개구부들(45a)은 금속 트레이스들 또는 패드들(46)의 다수의 컨택 포인트들 윗쪽에 있고, 이들을 노출시키며, 그리고 이러한 금속 트레이스들 또는 패드들(46)의 컨택 포인트들은 개구부들(45a)의 바닥들에 있다. 개구부들(45a) 각각은, 예를 들어 0.5 내지 100 마이크로미터, 바람직하게는 1 내지 20 마이크로미터의 적절한 폭 또는 직경을 가질 수 있다. 각 칩(130)의 패터닝된 금속층(4)은, 개구부들(45a)에 의해 노출되는, 금속 트레이스들 또는 패드들(46)의 컨택 포인트들 위에, 그리고 패시베이션층(45) 위에 형성될 수 있으며, 그리고 개구부들(45a)을 통해, 이 개구부들(45a)에 의해 노출되는, 금속 트레이스들 또는 패드들(46)의 컨택 포인트들에 연결될 수 있다. 금속 트레이스들 또는 패드들(46)은 알루미늄, 알루미늄-구리-합금 또는 전기 도금된 구리를 포함할 수 있다.
[00153] 칩들(130) 각각은 미세 라인 금속층들 및 비아 플러그들에 의해 반도체 기판(40)과 패시베이션층(45) 사이에 제공되는 다수의 회로 상호접속부들을 가질 수 있다. 이러한 회로 상호접속부들은, 예를 들어 10 나노미터 내지 2 마이크로미터의 적절한 두께를 가질 수 있으며, 그리고 예를 들어 알루미늄, 알루미늄-구리-합금, 전기 도금된 구리 또는 텅스텐을 포함할 수 있다.
[00154] 대안적으로, 칩들(130) 각각은 반도체 기판(40)과 패시베이션층(45) 사이의 다수의 카본 나노튜브 상호접속부들과, 그리고 패시베이션층(45) 위의, 예를 들어 3 마이크로미터 보다 큰, 이를 테면 3 내지 20 마이크로미터, 바람직하게는 5 내지 12 마이크로미터의 적절한 두께를 갖는 유기 폴리머층을 더 포함할 수 있다. 이러한 유기 폴리머층 내의 다수의 개구부들은, 패시베이션층(45) 내의 개구부들(45a)에 의해 노출되는, 금속 트레이스들 또는 패드들(46)의 컨택 포인트들 윗쪽에 있으며, 이러한 컨택 포인트들을 노출시킨다. 유기 폴리머층은 적절한 물질 또는 물질들로 이루어질 수 있으며, 그 예들은 폴리이미드, BCB(benzocyclobutane), PBO(polybenzoxazole), PPO(poly-phenylene oxide), 시로세인, SU-8 또는 에폭시를 포함하지만, 오직 이것들로만 한정되지 않는다. 이 경우, 칩들(130) 각각은 패터닝된 금속층(4)을 갖는 바, 이러한 패터닝된 금속층(4)은 금속 트레이스들 또는 패드들(46)의 컨택 포인트들 위에, 유기 폴리층 위에, 그리고 패시베이션층(45) 윗쪽에 형성되며, 유기 폴리머층 내의 개구부들을 통해, 그리고 패시베이션층(45) 내의 개구부들(45a)을 통해, 금속 트레이스들 또는 패드들(46)의 컨택 포인트들에 연결된다. 칩들(130) 각각은 카본 나노튜브 상호접속부들을 통해 트랜지스터들에 연결되는 회로 상호접속부들을 가질 수 있다.
[00155] 반도체 기판(40)은 실리콘 기판 또는 갈륨 비소(GaAs) 기판이 될 수 있으며, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 1 내지 30 마이크로미터, 2 내지 10 마이크로미터, 5 내지 50 마이크로미터, 10 내지 100 마이크로미터, 또는 10 내지 500 마이크로미터의 두께를 가질 수 있다.
[00156] 패시베이션층(45)은, 예를 들어 화학 기상 증착(CVD) 방법과 같은 적절한 공정 또는 공정들에 의해 형성될 수 있다. 패시베이션층(45)은, 예를 들어 0.2 마이크로미터 보다 큰, 이를 테면 0.3 내지 1.5 마이크로미터의 두께를 가질 수 있다. 패시베이션층(45)은 실리콘 산화물(이를 테면, SiO2), 실리콘 나이트라이드(이를 테면, Si3N4), 실리콘 옥시나이트라이드, 실리콘 옥시카바이드, 포스포실리케이트 글래스(PSG), 실리콘 카본 나이트라이드, 또는 이전에 설명한 물질들의 합성으로 이루어질 수 있다. 패시베이션층(45)은 하나 이상의 무기층들을 포함하거나, 또는 하나 이상의 무기층들로 구성될 수 있다. 예를 들어, 패시베이션층(45)은, 예를 들어 0.2 내지 1.2 마이크로미터의 두께를 갖는 실리콘 산화물 또는 실리콘 옥시카바이드와 같은 산화물층과, 그리고 이러한 산화물층 위의, 예를 들어 0.2 내지 1.2 마이크로미터의 두께를 갖는 실리콘 나이트라이드, 실리콘 옥시나이트라이드 또는 실리콘 카본 나이트라이드와 같은 질화물층으로 구성될 수 있다. 대안적으로, 패시베이션층(45)은, 예를 들어 0.3 내지 1.5 마이크로미터의 두께를 갖는, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 또는 실리콘 카본 나이트라이드의 단일층이 될 수 있다. 예시적인 실시예들에 대해, 칩들(130)중 하나 내의 패시베이션층(45)은 칩들(130)중 하나의 최상부 무기층을 포함할 수 있다. 예를 들어, 칩들(130)중 하나의 최상부 무기층은, 예를 들어 0.2 마이크로미터 보다 큰, 이를 테면 0.2 내지 1.5 마이크로미터의 적절한 두께를 갖는, 실리콘 나이트라이드, 실리콘 옥시나이라이드, 실리콘 카본 나이트라이드 또는 실리콘 카본 옥시나이트라이드와 같은 질소 함유 화합물의 층이거나, 또는 예를 들어 0.2 마이크로미터 보다 큰, 이를 테면 0.2 내지 1.5 마이크로미터의 적절한 두께를 갖는, 실리콘 산화물, 실리콘 옥시나이라이드, 실리콘 카본 산화물, 또는 실리콘 카본 옥시나이트라이드와 같은 산소 함유 화합물의 층이 될 수 있다.
[00157] 칩들(130) 각각은 다수의 금속 상호접속부들 또는 트레이스들을 가질 수 있는 바, 이러한 금속 상호접속부들 또는 트레이스들은 패터닝된 금속층(4)에 의해 제공되며, 금속 트레이스들 또는 패드들(46)의 컨택 포인트들 및 패시베이션층(45) 위에 형성된다. 그리고, 칩들(130) 각각은 금속 필러들 또는 범프들(44)을 갖는 바, 이러한 금속 필러들 또는 범프들(44)은 금속 상호접속부들 또는 트레이스들 위에 형성되며, 이러한 금속 상호접속부들 또는 트레이스들을 통해, 그리고 패시베이션층(45) 내의 개구부들(45a)을 통해, 금속 트레이스들 또는 패드들(46)의 컨택 포인트들에 연결된다. 금속 상호접속부들 또는 트레이스들은 신호 트레이스들, 전력 평면들, 전력 버스들, 전력 트레이스들, 접지 평면들, 접지 버스들 또는 접지 트레이스들이 될 수 있다. 예를 들어, 칩들(130) 각각에서, 금속 트레이스들 또는 패드들(46)의 컨택 포인트들중 하나는 금속 상호접속부들 또는 트레이스들중 하나를 통해 금속 트레이스들 또는 패드들(46)의 컨택 포인트들중 다른 하나에 연결될 수 있으며, 그리고 금속 상호접속부들 또는 트레이스들중 하나 위의 하나 이상의 금속 필러들 또는 범프들(44)은 금속 상호접속부들 또는 트레이스들중 하나를 통해 2개의 금속 트레이스들 또는 패드들(46)의 2개의 컨택 포인트들에 연결될 수 있다. 그리고, 이러한 2개의 금속 트레이스들 또는 패드들(46) 사이에는 갭이 존재함으로써, 패터닝된 금속층(4)에 의해 제공되는 금속 상호접속부들 또는 트레이스들중 하나를 통해 서로 연결되는 2개의 컨택 포인트들을 제공한다.
[00158] 칩들(130) 각각은, 금속 트레이스들 또는 패드들(46)의 컨택 포인트들 위의, 그리고 패시베이션층(45) 또는 유기 폴리머층 위의 접착층(41), 접착층(41) 위의 씨드층(42), 및 씨드층(42) 위의 금속층(43)으로 구성된 패터닝된 금속층(4)을 가지며, 그리고 금속 필러들 또는 범프들(44)을 가질 수 있는 바, 이러한 금속 필러들 또는 범프들(44)은 패터닝된 금속층(4)의 금속층(43) 위에 형성되며, 이러한 패터닝된 금속층(4)을 통해, 그리고 패시베이션층(45) 내의 개구부들(45a)을 통해, 금속 트레이스들 또는 패드들(46)의 컨택 포인트들에 연결된다.
[00159] 접착층(41)은, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터, 바람직하게는 1 나노미터 내지 0.1 마이크로미터의 적절한 두께를 가질 수 있다. 씨드층(42)은, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 20 나노미터 내지 0.5 마이크로미터의 두께를 가질 수 있다. 접착층(41)의 물질은 티타늄, 티타늄-텅스텐 합금, 티타늄 나이트라이드, 크롬, 탄탈륨, 탄탈륨 나이트라이드, 니켈 또는 니켈 바나듐을 포함할 수 있다. 씨드층(42)의 물질은 구리, 티타늄-구리 합금, 은, 금, 니켈, 알루미늄, 백금 또는 팔라듐을 포함할 수 있다.
[00160] 예를 들어, 접착층(41)이 금속 트레이스들 또는 패드들(46)의 컨택 포인트들 위의, 그리고 패시베이션층(45) 또는 유기 폴리머층 위의, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터, 바람직하게는 1 나노미터 내지 0.1 마이크로미터의 두께를 갖는, 티타늄-텅스텐 합금, 티타늄 또는 티타늄 나이트라이드의 단일층과 같은 티타늄 함유층일 때, 씨드층(42)은 이러한 티타늄 함유층 위의, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 20 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층, 니켈층, 알루미늄층, 백금층 또는 팔라듐층이 될 수 있다.
[00161] 대안적으로, 접착층(41)이 금속 트레이스들 또는 패드들(46)의 컨택 포인트들 위의, 그리고 패시베이션층(45) 또는 유기 폴리머층 위의, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터, 바람직하게는 1 나노미터 내지 0.1 마이크로미터의 두께를 갖는, 탄탈륨 또는 탄탈륨 나이트라이드의 단일층과 같은 탄탈륨 함유층일 때, 씨드층(42)은 이러한 탄탈륨 함유층 위의, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 20 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층, 니켈층, 알루미늄층, 백금층 또는 팔라듐층이 될 수 있다.
[00162] 대안적으로, 접착층(41)이 금속 트레이스들 또는 패드들(46)의 컨택 포인트들 위의, 그리고 패시베이션층(45) 또는 유기 폴리머층 위의, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터, 바람직하게는 1 나노미터 내지 0.1 마이크로미터의 두께를 갖는, 크롬의 단일층과 같은 크롬 함유층일 때, 씨드층(42)은 이러한 크롬 함유층 위의, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 20 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층, 니켈층, 알루미늄층, 백금층 또는 팔라듐층이 될 수 있다.
[00163] 대안적으로, 접착층(41)이 금속 트레이스들 또는 패드들(46)의 컨택 포인트들 위의, 그리고 패시베이션층(45) 또는 유기 폴리머층 위의, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터, 바람직하게는 1 나노미터 내지 0.1 마이크로미터의 두께를 갖는, 니켈 또는 니켈 바나듐의 단일층과 같은 니켈 함유층일 때, 씨드층(42)은 이러한 티켈 함유층 위의, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 20 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층, 니켈층, 알루미늄층, 백금층 또는 팔라듐층이 될 수 있다.
[00164] 금속층(43)은, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 가질 수 있다. 금속층(43)의 측벽들은 접착층(41) 및 씨드층(42)에 의해 덮이지 않는다. 금속층(43)은 구리, 은, 금, 팔라듐, 백금, 로듐, 루테늄, 레늄 또는 니켈의 단일층, 또는 이전에 설명한 금속들로 이루어진 합성층이 될 수 있다.
[00165] 예를 들어, 금속층(43)은 씨드층(42), 바람직하게는 이전에 설명한 구리 또는 티타늄-구리-합금 씨드층(42) 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 단일 구리층이 될 수 있다.
[00166] 대안적으로, 금속층(43)은 씨드층(42), 바람직하게는 이전에 설명한 은 씨드층(42) 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 단일 은층이 될 수 있다.
[00167] 대안적으로, 금속층(43)은 씨드층(42), 바람직하게는 이전에 설명한 금 씨드층(42) 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 단일 금층이 될 수 있다.
[00168] 대안적으로, 금속층(43)은 씨드층(42), 바람직하게는 이전에 설명한 구리, 니켈 또는 티타늄-구리-합금 씨드층(42) 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 단일 니켈층이 될 수 있다.
[00169] 대안적으로, 금속층(43)은, 씨드층(42), 바람직하게는 이전에 설명한 구리 또는 티타늄-구리-합금 씨드층(42) 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 전기 도금된 구리층과; 이러한 전기 도금된 구리층 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 1 내지 15 마이크로미터, 바람직하게는 2 내지 5 마이크로미터의 두께를 갖는 니켈층과; 그리고 이러한 니켈층 위의, 예를 들어 0.005 내지 1 마이크로미터, 바람직하게는 0.05 내지 0.1 마이크로미터의 두께를 갖는 금 또는 팔라듐층으로 구성될 수 있다.
[00170] 금속 필러들 또는 범프들(24) 각각은, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터, 그리고 바람직하게는 금속 필러들 또는 범프들(34) 각각의 것 보다 작은 적절한 두께 또는 높이를 가지며, 그리고 예를 들어 5 내지 100 마이크로미터, 바람직하게는 5 내지 50 마이크로미터의 적절한 폭 또는 직경을 갖는다. 금속 필러들 또는 범프들(44)은 구리, 은, 금, 팔라듐, 백금, 로듐, 루테늄, 레늄 또는 니켈의 단일층, 또는 이전에 설명한 금속들로 이루어진 합성층으로 구성될 수 있다.
[00171] 각 칩(130)은, 칩 프루빙 테스팅(CP 테스팅), 빌드인 셀프 테스팅 또는 외부 신호 연결을 위해 기능하는 입/출력(I/O) 회로들을 포함할 수 있으며, 이러한 I/O 회로들중 하나는 15 pF 내지 50 pF 의 총 로딩(총 캐패시턴스)을 가질 수 있다. 이러한 I/O 회로들 각각은 구동기, 수신기 및/또는 정전 방전(ESD) 회로를 포함할 수 있다. 칩들(130) 각각은 시스템-인 패키지 또는 다중칩 모듈에 대한 테스팅 시간을 줄이기 위해 빌트인 셀프 테스트(BIST) 회로들을 가질 수 있다.
[00172] 칩들(130)이 어디에 제공되든지 간에, 칩들(130)중 임의의 칩은 x86 아키텍쳐에 의해 설계되는 중앙 처리 유닛(CPU) 칩, ARM, 스트롱 ARM 또는 MIP들과 같은, 비 x86 아키텍쳐들에 의해 설계되는 중앙 처리 유닛(CPU) 칩, 베이스밴드 칩, 그래픽 처리 유닛(GPU) 칩, 디지털 신호 처리(DSP) 칩, 무선 로컬 영역 네트워크(WLAN) 칩, 플래시 메모리 칩, 다이내믹 랜덤 액세스 메모리(DRAM) 칩 또는 스태틱 랜덤 액세스 메모리(SRAM) 칩과 같은 메모리 칩, 논리 칩, 아날로그 칩, 전력 디바이스, 레귤레이터, 전력 관리 디바이스, 위성 위치확인 시스템(GPS) 칩, 블루투스 칩, x86 아키텍쳐 또는 비 x86 아키텍쳐들에 의해 설계되는, 그래픽 처리 유닛(GPU) 회로 블록, 무선 로컬 영역 네트워크(WLAN) 회로 블록 및 중앙 처리 유닛(CPU) 회로 블록을 포함하지만, 어떠한 베이스밴드 회로 블록도 포함하지 않는 시스템-온 칩(SOC), x86 아키텍쳐 또는 비 x86 아키텍쳐들에 의해 설계되는, 베이스밴드 회로 블록, 무선 로컬 영역 네트워크(WLAN) 회로 블록 및 중앙 처리 유닛(CPU) 회로 블록을 포함하지만, 어떠한 그래픽 처리 유닛(GPU) 회로 블록도 포함하지 않는 시스템-온 칩(SOC), x86 아키텍쳐 또는 비 x86 아키텍쳐들에 의해 설계되는, 베이스밴드 회로 블록, 그래픽 처리 유닛(GPU) 회로 블록 및 중앙 처리 유닛(CPU) 회로 블록을 포함하지만, 어떠한 무선 로컬 영역 네트워크(WLAN) 회로 블록도 포함하지 않는 시스템-온 칩(SOC), 베이스밴드 회로 블록 및 무선 로컬 영역 네트워크(WLAN) 회로 블록을 포함하지만, 어떠한 그래픽 처리 유닛(GPU) 회로 블록 및 어떠한 중앙 처리 유닛(CPU) 회로 블록도 포함하지 않는 시스템-온 칩(SOC), 또는 그래픽 처리 유닛(GPU) 회로 블록 및 무선 로컬 영역 네트워크(WLAN) 회로 블록을 포함하지만, 어떠한 베이스밴드 회로 블록 및 어떠한 중앙 처리 유닛(CPU) 회로 블록도 포함하지 않는 시스템-온 칩(SOC)이 될 수 있다. 대안적으로, 칩들(130)중 임의의 칩은 x86 아키텍쳐 또는 비 x86 아키텍쳐에 의해 설계되는 중앙 처리 유닛(CPU) 회로 블록, 그래픽 처리 유닛(GPU) 회로 블록, 베이스밴드 회로 블록, 디지털 신호 처리(DSP) 회로 블록, 메모리 회로 블록, 블루투스 회로 블록, 위성 위치확인 시스템(GPS) 회로 블록, 무선 로컬 영역 네트워크(WLAN) 회로 블록, 및/또는 모뎀 회로 블록을 포함하는 칩이 될 수 있다.
[00173] 도 21을 참조하여, 패터닝된 금속층(3)의 금속층(33) 및 충전 또는 캡슐화층(85)의 상면(85a)에 칩들(130)을 부착한 후, 몰딩 공정, 스핀 코팅 공정, 적층 공정, 또는 프린팅 공정을 이용하여, 충전 또는 캡슐화층(86)이 충전 또는 캡슐화층(85)의 상면(85a)에, 패터닝된 금속층(3)의 금속층(33) 위에, 칩들(130) 위에, 패터닝된 금속층(4)의 금속층(43) 위에, 그리고 금속 필러들 또는 범프들(34 및 44)의 상부에 형성될 수 있다. 이러한 충전 또는 캡슐화층(86)은, 예를 들어 20 내지 500 마이크로미터, 바람직하게는 30 내지 100 마이크로미터의 두께를 갖는, 에폭시층, 폴리이미드층, BCB(benzocyclobutane) 층, PBO(polybenzoxazole) 층, PPO(poly-phenylene oxide) 층, 시로세인층 또는 SU-8 층과 같은 폴리머층이 될 수 있다.
[00174] 다음으로, 도 22를 참조하여, 충전 또는 캡슐화층(86)은 기계적인 그라인딩 공정, 기계적인 연마 공정 또는 화학 기계적인 연마(CMP) 공정과 같은 그라인딩 또는 연마 공정에 의해 그라인딩 또는 연마된다. 이에 따라, 금속 필러들 또는 범프들(34)의 상면들(34a) 및 금속 필러들 또는 범프들(44)의 상면들(44a)이 노출되고, 충전 또는 캡슐화층(86)에 의해 덮이지 않게 되며, 그리고 금속 필러들 또는 범프들(44)의 상면들(44a)은 금속 필러들 또는 범프들(34)의 상면들(34a) 및 충전 또는 캡슐화층(86)의 상면들(86a)과 실질적으로 동일 평면이 된다.
[00175] 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(44) 각각은, 예를 들어 약 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께 또는 높이를 가지며, 그리고 금속 필러들 또는 범프들(34) 각각은, 예를 들어 약 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터, 그리고 금속 필러들 또는 범프들(44) 각각의 것 보다 큰 두께 또는 높이를 갖는다.
[00176] 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(44) 각각은, 예를 들어 5 내지 100 마이크로미터, 바람직하게는 5 내지 50 마이크로미터의 적절한 폭 또는 직경을 갖는다. 금속 필러들 또는 범프들(34) 각각은, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 300 마이크로미터, 바람직하게는 5 내지 50 마이크로미터의 적절한 폭 또는 직경을 갖는다.
[00177] 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(44)은 구리, 은, 금, 팔라듐, 백금, 로듐, 루테늄, 레늄 또는 니켈의 단일층, 또는 이전에 설명한 금속들로 이루어진 합성층으로 구성될 수 있다.
[00178] 예를 들어, 그라인딩 또는 연마 공정 이후, 칩들(130) 각각은 금속 필러들 또는 범프들(44)을 가질 수 있는 바, 이러한 금속 필러들 또는 범프들(44)은, 금속층(43), 바람직하게는 이전에 설명한 구리층(43) 위의, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께를 갖는 단일 구리층으로 구성된다.
[00179] 대안적으로, 그라인딩 또는 연마 공정 이후, 칩들(130) 각각은 금속 필러들 또는 범프들(44)을 가질 수 있는 바, 이러한 금속 필러들 또는 범프들(44)은, 금속층(43), 바람직하게는 이전에 설명한 은층(43) 위의, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께를 갖는 단일 은층으로 구성된다.
[00180] 대안적으로, 그라인딩 또는 연마 공정 이후, 칩들(130) 각각은 금속 필러들 또는 범프들(44)을 가질 수 있는 바, 이러한 금속 필러들 또는 범프들(44)은, 금속층(43), 바람직하게는 이전에 설명한 금층(43) 위의, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께를 갖는 단일 금층으로 구성된다.
[00181] 대안적으로, 그라인딩 또는 연마 공정 이후, 칩들(130) 각각은 금속 필러들 또는 범프들(44)을 가질 수 있는 바, 이러한 금속 필러들 또는 범프들(44)은, 금속층(43), 바람직하게는 이전에 설명한 구리 또는 니켈층(43) 위의, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께를 갖는 단일 니켈층으로 구성된다.
[00182] 대안적으로, 그라인딩 또는 연마 공정 이후, 칩들(130) 각각은 금속 필러들 또는 범프들(44)을 갖는 바, 이러한 금속 필러들 또는 범프들(44)은 금속층(43), 바람직하게는 이전에 설명한 구리층(43) 위의, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께를 갖는 전기 도금된 구리층과; 이러한 전기 도금된 구리층 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 1 내지 5 마이크로미터의 두께를 갖는 전기 도금된 또는 무전해 도금된 니켈층과; 그리고 이러한 전기 도금된 또는 무전해 도금된 니켈층 위의, 예를 들어 0.005 내지 1 마이크로미터, 바람직하게는 0.05 내지 0.1 마이크로미터의 두께를 갖는 전기 도금된 또는 무전해 도금된 금층으로 구성된다.
[00183] 대안적으로, 그라인딩 또는 연마 공정 이후, 칩들(130) 각각은 금속 필러들 또는 범프들(44)을 갖는 바, 이러한 금속 필러들 또는 범프들(44)은 금속층(43), 바람직하게는 이전에 설명한 구리층(43) 위의, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께를 갖는 전기 도금된 구리층과; 이러한 전기 도금된 구리층 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 1 내지 5 마이크로미터의 두께를 갖는 전기 도금된 또는 무전해 도금된 니켈층과; 그리고 이러한 전기 도금된 또는 무전해 도금된 니켈층 위의, 예를 들어 0.005 내지 1 마이크로미터, 바람직하게는 0.05 내지 0.1 마이크로미터의 두께를 갖는 전기 도금된 또는 무전해 도금된 팔라듐층으로 구성된다.
[00184] 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(34)은 구리, 은, 금, 팔라듐, 백금, 로듐, 루테늄, 레늄 또는 니켈의 단일층, 또는 이전에 설명한 금속들로 이루어진 합성층으로 구성될 수 있다.
[00185] 예를 들어, 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(34)은 금속층(33), 바람직하게는 이전에 설명한 구리층(33) 위의, 예를 들어 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터의 두께를 갖는 단일 구리층으로 구성될 수 있다.
[00186] 대안적으로, 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(34)은 금속층(33), 바람직하게는 이전에 설명한 은층(33) 위의, 예를 들어 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터의 두께를 갖는 단일 은층으로 구성될 수 있다.
[00187] 대안적으로, 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(34)은 금속층(33), 바람직하게는 이전에 설명한 금층(33) 위의, 예를 들어 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터의 두께를 갖는 단일 금층으로 구성될 수 있다.
[00188] 대안적으로, 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(34)은 금속층(33), 바람직하게는 이전에 설명한 니켈 또는 구리층(33) 위의, 예를 들어 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터의 두께를 갖는 단일 니켈층으로 구성될 수 있다.
[00189] 대안적으로, 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(34)은, 금속층(33), 바람직하게는 이전에 설명한 구리층(33) 위의, 예를 들어 10 마이크로미터 보다 큰, 이를 테면 15 내지 500 마이크로미터, 바람직하게는 20 내지 100 마이크로미터의 두께를 갖는 전기 도금된 구리층과; 이러한 전기 도금된 구리층 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 1 내지 15 마이크로미터, 바람직하게는 2 내지 10 마이크로미터의 두께를 갖는 전기 도금된 또는 무전해 도금된 니켈층과; 그리고 이러한 전기 도금된 또는 무전해 도금된 니켈층 위의, 예를 들어 0.005 내지 1 마이크로미터, 바람직하게는 0.05 내지 0.1 마이크로미터의 두께를 갖는 전기 도금된 또는 무전해 도금된 금층으로 구성될 수 있다.
[00190] 대안적으로, 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(34)은, 금속층(33), 바람직하게는 이전에 설명한 구리층(33) 위의, 예를 들어 10 마이크로미터 보다 큰, 이를 테면 15 내지 500 마이크로미터, 바람직하게는 20 내지 100 마이크로미터의 두께를 갖는 전기 도금된 구리층과; 이러한 전기 도금된 구리층 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 1 내지 15 마이크로미터, 바람직하게는 2 내지 10 마이크로미터의 두께를 갖는 전기 도금된 또는 무전해 도금된 니켈층과; 그리고 이러한 전기 도금된 또는 무전해 도금된 니켈층 위의, 예를 들어 0.005 내지 1 마이크로미터, 바람직하게는 0.05 내지 0.1 마이크로미터의 두께를 갖는 전기 도금된 또는 무전해 도금된 팔라듐층으로 구성될 수 있다.
[00191] 다음으로, 도 23을 참조하여, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는 접착층(51)이, 스퍼터링 공정 또는 진공증착 공정과 같은 물리 기상 증착(PVD) 공정, 또는 화학 기상 증착(CVD) 공정을 이용하여, 충전 또는 캡슐화층(86)의 상면(86a), 금속 필러들 또는 범프들(44)의 상면들(44a) 및 금속 필러들 또는 범프들(34)의 상면들(34a)에 형성될 수 있다. 다음으로, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는 씨드층(52)이, 스퍼터링 공정 또는 진공증착 공정과 같은 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정 또는 무전해 도금 공정을 이용하여, 접착층(51) 위에 형성될 수 있다. 다음으로, 예를 들어 1 마이크로미터 보다 큰 두께를 갖는 포지티브 타입 포토레지스트층 또는 네거티브 타입 포토레지스트층(선호됨)과 같은 포토레지스트층(94)이 스핀온 코팅 공정 또는 적층 공정에 의해 씨드층(52) 위에 형성될 수 있다. 다음으로, 포토레지스트층(94)이 리소그래피 공정들, 즉 광 노광 및 현상에 의해 패터닝되어, 이 포토레지스트층(94) 내에 다수의 개구부들(94a)을 형성함으로써, 씨드층(52)을 노출시킨다.
[00192] 접착층(51)의 물질은 티타늄, 티타늄-텅스텐 합금, 티타늄 나이트라이드, 크롬, 탄탈륨, 탄탈륨 나이트라이드, 니켈 또는 니켈 바나듐을 포함할 수 있다. 씨드층(52)의 물질은 구리, 티타늄-구리 합금, 은, 금, 니켈, 알루미늄, 백금 또는 팔라듐을 포함할 수 있다.
[00193] 예를 들어, 충전 또는 캡슐화층(86)의 상면(86a), 금속 필러들 또는 범프들(44)의 상면들(44a) 및 금속 필러들 또는 범프들(34)의 상면들(34a)에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 티타늄-텅스텐 합금, 티타늄 또는 티타늄 나이트라이드의 단일층과 같은 티타늄 함유층을 스퍼터링함으로써 접착층(51)이 형성될 때, 씨드층(52)은 이러한 티타늄 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층, 니켈층, 알루미늄층, 백금층 또는 팔라듐층을 스퍼터링함으로써 형성될 수 있다.
[00194] 대안적으로, 충전 또는 캡슐화층(86)의 상면(86a), 금속 필러들 또는 범프들(44)의 상면들(44a) 및 금속 필러들 또는 범프들(34)의 상면들(34a)에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 탄탈륨 또는 탄탈륨 나이트라이드의 단일층과 같은 탄탈륨 함유층을 스퍼터링함으로써 접착층(51)이 형성될 때, 씨드층(52)은 이러한 탄탈륨 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층, 니켈층, 알루미늄층, 백금층 또는 팔라듐층을 스퍼터링함으로써 형성될 수 있다.
[00195] 대안적으로, 충전 또는 캡슐화층(86)의 상면(86a), 금속 필러들 또는 범프들(44)의 상면들(44a) 및 금속 필러들 또는 범프들(34)의 상면들(34a)에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 크롬층의 단일층과 같은 크롬 함유층을 스퍼터링함으로써 접착층(51)이 형성될 때, 씨드층(52)은 이러한 크롬 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층, 니켈층, 알루미늄층, 백금층 또는 팔라듐층을 스퍼터링함으로써 형성될 수 있다.
[00196] 대안적으로, 충전 또는 캡슐화층(86)의 상면(86a), 금속 필러들 또는 범프들(44)의 상면들(44a) 및 금속 필러들 또는 범프들(34)의 상면들(34a)에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 니켈 또는 니켈 바나듐의 단일층과 같은 니켈 함유층을 스퍼터링함으로써 접착층(51)이 형성될 때, 씨드층(52)은 이러한 니켈 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층, 니켈층, 알루미늄층, 백금층 또는 팔라듐층을 스퍼터링함으로써 형성될 수 있다.
[00197] 다음으로, 도 24를 참조하여, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 전도성층인 금속층(53)이, 전기 도금 또는 무전해 도금 공정을 이용하여, 개구부들(94a)에 의해 노출되는 씨드층(52) 위에, 그리고 개구부들(94a) 내에 형성될 수 있다. 이러한 금속층(53)은 구리, 은, 금, 팔라듐, 백금, 로듐, 루테늄, 레늄 또는 니켈의 단일층, 또는 이전에 설명한 금속들로 이루어진 합성층이 될 수 있다.
[00198] 예를 들어, 금속층(53)은, 개구부들(94a) 내에, 그리고 이 개구부들(94a)에 의해 노출되는 씨드층(52), 바람직하게는 이전에 설명한 구리 또는 티타늄-구리-합금 씨드층(52) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께로, 구리층을 전기 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[00199] 대안적으로, 금속층(53)은, 개구부들(94a) 내에, 그리고 이 개구부들(94a)에 의해 노출되는 씨드층(52), 바람직하게는 이전에 설명한 금 씨드층(52) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께로, 금층을 전기 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[00200] 대안적으로, 금속층(53)은, 개구부들(94a) 내에, 그리고 이 개구부들(94a)에 의해 노출되는 씨드층(52), 바람직하게는 이전에 설명한 구리, 니켈 또는 티타늄-구리-합금 씨드층(52) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께로 니켈층을 전기 도금한 다음, 개구부들(94a) 내에, 그리고 이 개구부들(94a) 내의 전기 도금된 니켈층 위에, 예를 들어 0.005 내지 10 마이크로미터, 바람직하게는 0.05 내지 1 마이크로미터의 두께로 금층 또는 팔라듐층을 전기 도금 또는 무전해 도금함으로써 형성되는 이중 금속층들로 구성될 수 있다.
[00201] 대안적으로, 금속층(53)은, 개구부들(94a) 내에, 그리고 이 개구부들(94a)에 의해 노출되는 씨드층(52), 바람직하게는 이전에 설명한 구리 또는 티타늄-구리-합금 씨드층(52) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께로 구리층을 전기 도금하고, 이후 개구부들(94a) 내에, 그리고 이 개구부들(94a) 내의 전기 도금된 구리층 위에, 예를 들어 1 내지 15 마이크로미터 또는 0.3 내지 1 마이크로미터의 두께로, 니켈층을 전기 도금 또는 무전해 도금한 다음, 개구부들(94a) 내에, 그리고 이 개구부들(94a) 내의 전기 도금된 또는 무전해 도금된 니켈층 위에, 예를 들어 0.005 내지 1 마이크로미터, 바람직하게는 0.05 내지 0.1 마이크로미터의 두께로 금층 또는 팔라듐층을 전기 도금 또는 무전해 도금함으로써 형성되는 삼중 금속층들로 구성될 수 있다.
[00202] 도 25를 참조하여, 도 24에 도시된 금속층(53)을 형성한 후, 예를 들어 1 마이크로미터 보다 큰 두께를 갖는 포지티브 타입 포토레지스트층 또는 네거티브 타입 포토레지스트층(선호됨)과 같은 포토레지스트층(95)이 스핀온 코팅 공정 또는 적층 공정에 의해 포토레지스트층(94) 및 금속층(53) 위에 형성될 수 있다. 다음으로, 포토레지스트층(95)이 리소그래피 공정들, 즉 광 노광 및 현상에 의해 패터닝되어, 이 포토레지스트층(95) 내에 다수의 원통형 개구부들(95a)을 형성함으로써, 금속층(53)의 다수의 컨택 포인트들을 노출시킨다.
[00203] 다음으로, 도 26을 참조하여, 예를 들어 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터의 두께 또는 높이를 갖는 다수의 금속 필러들 또는 범프들(54)(인트라칩 금속 필러들 또는 범프들)이 전기 도금 또는 무전해 도금 공정을 이용하여, 원통형 개구부들(95a) 내에, 그리고 이러한 원통형 개구부들(95a)에 의해 노출되는 금속층(53)의 컨택 포인트들 위에 형성된다. 금속 필러들 또는 범프들(54)은 구리, 은, 금, 팔라듐, 백금, 로듐, 루테늄, 레늄 또는 니켈의 단일층, 또는 이전에 설명한 금속들로 이루어진 합성층으로 구성될 수 있다.
[00204] 예를 들어, 금속 필러들 또는 범프들(54)은, 원통형 개구부들(95a) 내에, 그리고 이러한 원통형 개구부들(95a)에 의해 노출되는 금속층(53), 바람직하게는 이전에 설명한 구리층(53)의 컨택 포인트들 위에, 예를 들어 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터 두께로, 구리층을 전기 도금함으로써 형성되는 단일 금속층으로 구성될 수 있다.
[00205] 대안적으로, 금속 필러들 또는 범프들(54)은, 원통형 개구부들(95a) 내에, 그리고 이러한 원통형 개구부들(95a)에 의해 노출되는 금속층(53), 바람직하게는 이전에 설명한 금층(53)의 컨택 포인트들 위에, 예를 들어 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터 두께로, 금층을 전기 도금함으로써 형성되는 단일 금속층으로 구성될 수 있다.
[00206] 대안적으로, 금속 필러들 또는 범프들(54)은, 원통형 개구부들(95a) 내에, 그리고 이러한 원통형 개구부들(95a)에 의해 노출되는 금속층(53), 바람직하게는 이전에 설명한 니켈 또는 구리층(53)의 컨택 포인트들 위에, 예를 들어 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터 두께로, 니켈층을 전기 도금함으로써 형성되는 단일 금속층으로 구성될 수 있다.
[00207] 대안적으로, 금속 필러들 또는 범프들(54)은, 원통형 개구부들(95a) 내에, 그리고 이러한 원통형 개구부들(95a)에 의해 노출되는 금속층(53), 바람직하게는 이전에 설명한 구리층(53)의 컨택 포인트들 위에, 예를 들어 10 마이크로미터 보다 큰, 이를 테면 15 내지 500 마이크로미터, 바람직하게는 20 내지 100 마이크로미터의 두께로, 구리층을 전기 도금하고, 이후 원통형 개구부들(95a) 내에, 그리고 이러한 원통형 개구부들(95a) 내의 전기 도금된 구리층 위에, 예를 들어 1 내지 15 마이크로미터 또는 0.3 내지 1 마이크로미터의 두께로, 니켈층을 전기 도금 또는 무전해 도금한 다음, 원통형 개구부들(95a) 내에, 그리고 이러한 원통형 개구부들(95a) 내의 전기 도금된 또는 무전해 도금된 니켈층 위에, 예를 들어 0.005 내지 1 마이크로미터, 바람직하게는 0.05 내지 0.1 마이크로미터의 두께로, 금층 또는 팔라듐층을 전기 도금 또는 무전해 도금함으로써 형성되는 삼중 금속층들로 구성될 수 있다.
[00208] 도 27을 참조하여, 금속 필러들 또는 범프들(54)을 형성한 후, 포토레지스트층들(94 및 95)이 아민을 함유하는 화학 용액 또는 NaCO3를 이용하여 제거된다. 이에 따라, 포토레지스트층(94 및 95)이 제거된 후, 금속 필러들 또는 범프들(54)이 금속층(53) 위에 형성될 수 있다.
[00209] 대안적으로, 금속층(53) 위에 금속 필러들 또는 범프들(54)을 형성하기 위한 다른 공정은 다음의 단계들에 의해 수행될 수 있다. 먼저, 도 24에 도시된 금속층(53)을 형성한 후, 포토레지스트층(94)이 아민을 함유하는 화학 용액 또는 NaCO3를 이용하여 제거된다. 다음으로, 도 25에 도시된 포토레지스트층(95)이 스핀온 코팅 공정 또는 적층 공정에 의해 금속층(53) 및 씨드층(52) 위에 형성될 수 있다. 다음으로, 포토레지스트층(95)이 리소그래피 공정들, 즉 광 노광 및 현상에 의해 패터닝되어, 포토레지스트층(95) 내에 원통형 개구부들(95a)을 형성함으로써, 금속층(53)의 컨택 포인트들을 노출시킨다. 다음으로, 금속 필러들 또는 범프들(54)이, 전기 도금 또는 무전해 도금 공정을 이용하여, 원통형 개구부들(95a) 내에, 그리고 이러한 원통형 개구부들(95a)에 의해 노출되는 금속층(53)의 컨택 포인트들 위에 형성될 수 있는 바, 이는 도 26에 도시된 단계로서 참조될 수 있다. 다음으로, 포토레지스트층(95)이 아민을 함유하는 화학 용액 또는 NaCO3를 이용하여 제거될 수 있다. 이에 따라, 포토레지스트층(95)이 제거된 후, 금속 필러들 또는 범프들(54)이 금속층(53) 위에 형성될 수 있다.
[00210] 대안적으로, 도 25 및 26에 도시된 공정 단계들은, 필요한 경우, 더 높은 금속 필러들 또는 범프들을 제조하기 위해 한번 더 반복될 수 있다. 즉, 다른 포토레지스트층이 스핀온 코팅 공정 또는 적층 공정을 이용하여 포토레지스트층(95) 위에 형성되고, 다음으로 다수의 원통형 개구부들이 다른 포토레지스트층 내에 형성되어, 금속 필러들 또는 범프들(54)을 노출시키고, 다음으로 부가적인 금속 필러들 또는 범프들이 다른 포토레지스트층 내의 원통형 개구부들에 의해 노출되는 금속 필러들 또는 범프들(54) 위에, 그리고 다른 포토레지스트층 내의 원통형 개구부들 내에, 전기 도금 또는 무전해 도금 공정을 이용하여 형성된 다음, 아민을 함유하는 화학 용액 또는 NaCO3를 이용하여, 다른 포토레지스트층 및 포토레지스트층들(94 및 95)이 제거된다. 부가적인 금속 범프들은 구리, 은, 금, 팔라듐, 백금, 로듐, 루테늄, 레늄 또는 니켈의 단일층, 또는 이전에 설명한 금속들로 이루어진 합성층으로 구성될 수 있다.
[00211] 도 28을 참조하여, 포토레지스트층들(94 및 95)을 제거한 후, 금속층(53) 아래에 있지 않은 씨드층(52)이 습식 화학 식각 공정 또는 반응성 이온 식각(RIE) 공정을 이용하여 제거된 다음, 금속층(53) 아래에 있지 않은 접착층(51)이 습식 화학 식각 공정 또는 반응성 이온 식각(RIE) 공정을 이용하여 제거될 수 있다.
[00212] 이에 따라, 접착층(51), 씨드층(52) 및 금속층(53)은, 충전 또는 캡슐화층(86)의 상면(86a), 금속 필러들 또는 범프들(44)의 상면들(44a) 및 금속 필러들 또는 범프들(34)의 상면들(34a)에 형성되는 패터닝된 금속층(5)을 구성한다. 금속 필러들 또는 범프들(54)이 패터닝된 금속층(5)의 금속층(53) 위에 형성될 수 있으며, 금속 필러들 또는 범프들(54)의 이웃하는 또는 인접하는 쌍들 간의 피치는, 예를 들어 100 내지 250 마이크로미터와 같이, 100 마이크로미터 보다 크거나, 또는 5 내지 50 마이크로미터 또는 50 내지 100 마이크로미터와 같이, 100 마이크로미터 미만이 될 수 있다. 금속 필러들 또는 범프들(54) 각각은, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 300 마이크로미터, 바람직하게는 5 내지 50 마이크로미터의 적절한 폭 또는 직경을 가질 수 있다. 패터닝된 금속층(5)은 금속 상호접속부 또는 트레이스, 이를 테면 신호 트레이스, 클럭 버스, 클럭 트레이스, 전력 평면, 전력 버스, 전력 트레이스, 접지 평면, 접지 버스 또는 접지 트레이스를 포함함으로써, 하나 이상의 금속 필러들 또는 범프들(54)을 하나 이상의 금속 필러들 또는 범프들(34)에 연결하거나, 하나 이상의 금속 필러들 또는 범프들(44)에 연결하거나, 또는 다수의 금속 필러들 또는 범프들(34) 및 다수의 금속 필러들 또는 범프들(44)에 연결할 수 있다. 바닥면 또는 연마된 표면의 면적에 대한 도 22에 나타낸 상면들(34a, 44a 및 86a)을 포함하는 바닥면 또는 연마된 표면을 덮는 패터닝된 금속층(5)의 면적의 커버리지비는 50% 내지 95%, 바람직하게는 60% 내지 90% 범위이다. 칩들(130) 각각은 금속 트레이스들 또는 패드들(46)중 하나를 가질 수 있는 바, 이러한 금속 트레이스들 또는 패드들(46)은 패터닝된 금속층(4), 금속 필러들 또는 범프들(44)중 하나, 패터닝된 금속층(5), 금속 필러들 또는 범프들(34)중 하나 이상, 패터닝된 금속층(3), 다수의 금속 필러들 또는 범프들(24) 및 패터닝된 금속층(2)을 차례로 관통하여, 하나 이상의 칩들(120) 내의 다수의 금속 트레이스들 또는 패드들(26)에 연결된다.
[00213] 다음으로, 도 29 및 30을 참조하여, 분사 공정, 적층 공정 또는 스크린 프린팅 공정을 이용하여, 아교(또는 접착제) 물질(82)이 패터닝된 금속층(5)의 금속층(53) 및 충전 또는 캡슐화층(86)의 상면(86a) 위에 형성될 수 있으며, 이후 다수의 칩들(140)이 패터닝된 금속층(5)의 금속층(53) 및 충전 또는 캡슐화층(86)의 상면(86a)에 아교 물질(82)에 의해 부착될 수 있다.
[00214] 대안적으로, 칩들(140)을 부착하기 위한 다른 기술은, 먼저 칩들(140)의 바닥면들에 아교 물질(82)을 형성한 다음, 예를 들어 열 압축 공정을 이용하여, 칩들(140)을 패터닝된 금속층(5)의 금속층(53) 및 충전 또는 캡슐화층(86)의 상면(86a)에 아교 물질(82)을 통해 부착시킨다.
[00215] 대안적으로, 도 28에 도시된 단계 이후, 폴리머층이 패터닝된 금속층(5)의 금속층(53) 및 충전 또는 캡슐화층(86)의 상면(86a) 위에 형성된 다음, 칩들(140)이 아교 물질(82)에 의해 이러한 폴리머층에 부착될 수 있다. 이러한 폴리머층은, 예를 들어 2 내지 30 마이크로미터의 적절한 두께를 갖는 폴리이미드층 또는 벤조시클로부텐층이 될 수 있다. 아교 물질(82)이 폴리머층 위에 형성될 수 있고, 칩들(140)이 이러한 아교 물질(82) 위에 형성될 수 있다.
[00216] 적절한 아교 물질(82)의 예들은, 에폭시, 폴리이미드, BCB(benzocyclobutane), PBO(polybenzoxazole), PPO(poly-phenylene oxide), 시로세인 또는 SU-8을 포함하지만, 오직 이것들로만 한정되지 않으며, 그리고 패터닝된 금속층(5)의 금속층(53)과 칩들(140)중 하나 사이에서, 예를 들어 3 마이크로미터 보다 큰, 이를 테면 3 내지 100 마이크로미터, 바람직하게는 5 내지 50 마이크로미터 또는 10 내지 30 마이크로미터의 적절한 두께를 가질 수 있다.
[00217] 칩들(140) 각각은 반도체 기판(60)과; 반도체 기판(60) 내의 및/또는 반도체 기판(60) 윗쪽의, NMOS 트랜지스터들, PMOS 트랜지스터들 또는 바이폴라 트랜지스터들과 같은 다수의 트랜지스터들과; 반도체 기판(60) 윗쪽의 다수의 미세 라인 금속층들과; 반도체 기판(60) 윗쪽의 그리고 미세 라인 금속층들 간의 다수의 유전층들과; 유전층들 내의, 구리 또는 텅스텐의 다수의 비아 플러그들과; 반도체 기판(60) 윗쪽의, 트랜지스터들 윗쪽의, 유전층들 윗쪽의, 그리고 미세 라인 금속층들 윗쪽의 패시베이션층(65)과; 패시베이션층(65) 위의 패터닝된 금속층(6)과; 그리고 패터닝된 금속층(6) 위의 다수의 금속 필러들 또는 범프들(64)(온칩 금속 필러들 또는 범프들)을 포함할 수 있다. 칩들(140) 각각에서, 상면의 면적에 대한 패시베이션층(65)의 상면을 덮는 패터닝된 금속층(6)의 면적의 커버리지비는 50% 내지 95%, 그리고 바람직하게는, 예를 들어 60% 내지 90% 범위이다. 트랜지스터들은 NOR 게이트들, NAND 게이트들, AND 게이트들, OR 게이트들, 플래시 메모리 셀들, 스태틱 랜덤 액세스 메모리(SRAM) 셀들, 다이내믹 랜덤 액세스 메모리(DRAM) 셀들, 비휘발성 메모리 셀들, 소거가능하고 프로그램가능한 판독 전용 메모리(EPROM) 셀들, 판독 전용 메모리(ROM) 셀들, 자기 랜덤 액세스 메모리(MRAM) 셀들, 감지 증폭기들, 연산 증폭기들, 가산기들, 멀티플렉서들, 디플렉서들, 곱셈기들, 아날로그 회로들, 아날로그 디지털(A/D) 변환기들, 디지털 아날로그(D/A) 변환기들, 인버터들, 상보형 금속 산화물 반도체(CMOS) 센서들, 및/또는 전하 결합 소자들(CCD) 등에 대해 제공될 수 있다. 유전층들은 실리콘 산화물, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 실리콘 카본 나이트라이드 또는 실리콘 옥시카바이드의 단일층, 또는 이전에 설명한 물질들로 이루어진 합성층으로 구성될 수 있다. 미세 라인 금속층들은 알루미늄, 알루미늄-구리-합금, 전기 도금된 구리 또는 기타 적절한 금속 물질들을 포함할 수 있다.
[00218] 칩들(140) 각각에서, 최상부의 미세 라인 금속층에 의해 제공되는 다수의 금속 트레이스들 또는 패드들(66)이 반도체 기판(60) 윗쪽에, 유전층들중 하나 위에, 그리고 패시베이션층(65) 아래에 형성된다. 패시베이션층(65) 내의 다수의 개구부들(65a)은 금속 트레이스들 또는 패드들(66)의 다수의 컨택 포인트들 윗쪽에 있고, 이들을 노출시키며, 그리고 이러한 금속 트레이스들 또는 패드들(66)의 컨택 포인트들은 개구부들(65a)의 바닥들에 있다. 개구부들(65a) 각각은, 예를 들어 0.5 내지 100 마이크로미터, 바람직하게는 1 내지 20 마이크로미터의 적절한 폭 또는 직경을 가질 수 있다. 각 칩(140)의 패터닝된 금속층(6)은, 개구부들(65a)에 의해 노출되는, 금속 트레이스들 또는 패드들(66)의 컨택 포인트들 위에, 그리고 패시베이션층(65) 위에 형성될 수 있으며, 그리고 개구부들(65a)을 통해, 이 개구부들(65a)에 의해 노출되는, 금속 트레이스들 또는 패드들(66)의 컨택 포인트들에 연결될 수 있다. 금속 트레이스들 또는 패드들(66)은 알루미늄, 알루미늄-구리-합금 또는 전기 도금된 구리를 포함할 수 있다.
[00219] 칩들(140) 각각은 미세 라인 금속층들 및 비아 플러그들에 의해 반도체 기판(60)과 패시베이션층(65) 사이에 제공되는 다수의 회로 상호접속부들을 가질 수 있다. 이러한 회로 상호접속부들은, 예를 들어 10 나노미터 내지 2 마이크로미터의 적절한 두께를 가질 수 있으며, 그리고 예를 들어 알루미늄, 알루미늄-구리-합금, 전기 도금된 구리 또는 텅스텐을 포함할 수 있다.
[00220] 대안적으로, 칩들(140) 각각은 반도체 기판(60)과 패시베이션층(65) 사이의 다수의 카본 나노튜브 상호접속부들과, 그리고 패시베이션층(65) 위의, 예를 들어 3 마이크로미터 보다 큰, 이를 테면 3 내지 20 마이크로미터, 바람직하게는 5 내지 12 마이크로미터의 적절한 두께를 갖는 유기 폴리머층을 더 포함할 수 있다. 이러한 유기 폴리머층 내의 다수의 개구부들은, 패시베이션층(65) 내의 개구부들(65a)에 의해 노출되는, 금속 트레이스들 또는 패드들(66)의 컨택 포인트들 윗쪽에 있으며, 이러한 컨택 포인트들을 노출시킨다. 유기 폴리머층은 적절한 물질 또는 물질들로 이루어질 수 있으며, 그 예들은 폴리이미드, BCB(benzocyclobutane), PBO(polybenzoxazole), PPO(poly-phenylene oxide), 시로세인, SU-8 또는 에폭시를 포함하지만, 오직 이것들로만 한정되지 않는다. 이 경우, 칩들(140) 각각은 패터닝된 금속층(6)을 갖는 바, 이러한 패터닝된 금속층(6)은 금속 트레이스들 또는 패드들(66)의 컨택 포인트들 위에, 유기 폴리층 위에, 그리고 패시베이션층(65) 윗쪽에 형성되며, 유기 폴리머층 내의 개구부들을 통해, 그리고 패시베이션층(65) 내의 개구부들(65a)을 통해, 금속 트레이스들 또는 패드들(66)의 컨택 포인트들에 연결된다. 칩들(140) 각각은 카본 나노튜브 상호접속부들을 통해 트랜지스터들에 연결되는 회로 상호접속부들을 가질 수 있다.
[00221] 반도체 기판(60)은 실리콘 기판 또는 갈륨 비소(GaAs) 기판이 될 수 있으며, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 1 내지 30 마이크로미터, 2 내지 10 마이크로미터, 5 내지 50 마이크로미터, 10 내지 100 마이크로미터, 또는 10 내지 500 마이크로미터의 두께를 가질 수 있다.
[00222] 패시베이션층(65)은, 예를 들어 화학 기상 증착(CVD) 방법과 같은 적절한 공정 또는 공정들에 의해 형성될 수 있다. 패시베이션층(65)은, 예를 들어 0.2 마이크로미터 보다 큰, 이를 테면 0.3 내지 1.5 마이크로미터의 두께를 가질 수 있다. 패시베이션층(65)은 실리콘 산화물(이를 테면, SiO2), 실리콘 나이트라이드(이를 테면, Si3N4), 실리콘 옥시나이트라이드, 실리콘 옥시카바이드, 포스포실리케이트 글래스(PSG), 실리콘 카본 나이트라이드, 또는 이전에 설명한 물질들의 합성으로 이루어질 수 있다. 패시베이션층(65)은 하나 이상의 무기층들을 포함하거나, 또는 하나 이상의 무기층들로 구성될 수 있다. 예를 들어, 패시베이션층(65)은, 예를 들어 0.2 내지 1.2 마이크로미터의 두께를 갖는 실리콘 산화물 또는 실리콘 옥시카바이드와 같은 산화물층과, 그리고 이러한 산화물층 위의, 예를 들어 0.2 내지 1.2 마이크로미터의 두께를 갖는 실리콘 나이트라이드, 실리콘 옥시나이트라이드 또는 실리콘 카본 나이트라이드와 같은 질화물층으로 구성될 수 있다. 대안적으로, 패시베이션층(65)은, 예를 들어 0.3 내지 1.5 마이크로미터의 두께를 갖는, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 또는 실리콘 카본 나이트라이드의 단일층이 될 수 있다. 예시적인 실시예들에 대해, 칩들(140)중 하나 내의 패시베이션층(65)은 칩들(140)중 하나의 최상부 무기층을 포함할 수 있다. 예를 들어, 칩들(140)중 하나의 최상부 무기층은, 예를 들어 0.2 마이크로미터 보다 큰, 이를 테면 0.2 내지 1.5 마이크로미터의 적절한 두께를 갖는, 실리콘 나이트라이드, 실리콘 옥시나이라이드, 실리콘 카본 나이트라이드 또는 실리콘 카본 옥시나이트라이드와 같은 질소 함유 화합물의 층이거나, 또는 예를 들어 0.2 마이크로미터 보다 큰, 이를 테면 0.2 내지 1.5 마이크로미터의 적절한 두께를 갖는, 실리콘 산화물, 실리콘 옥시나이라이드, 실리콘 카본 산화물, 또는 실리콘 카본 옥시나이트라이드와 같은 산소 함유 화합물의 층이 될 수 있다.
[00223] 칩들(140) 각각은 다수의 금속 상호접속부들 또는 트레이스들을 가질 수 있는 바, 이러한 금속 상호접속부들 또는 트레이스들은 패터닝된 금속층(6)에 의해 제공되며, 금속 트레이스들 또는 패드들(66)의 컨택 포인트들 및 패시베이션층(65) 위에 형성된다. 그리고, 칩들(140) 각각은 금속 필러들 또는 범프들(64)을 갖는 바, 이러한 금속 필러들 또는 범프들(64)은 금속 상호접속부들 또는 트레이스들 위에 형성되며, 이러한 금속 상호접속부들 또는 트레이스들을 통해, 그리고 패시베이션층(65) 내의 개구부들(65a)을 통해, 금속 트레이스들 또는 패드들(66)의 컨택 포인트들에 연결된다. 금속 상호접속부들 또는 트레이스들은 신호 트레이스들, 전력 평면들, 전력 버스들, 전력 트레이스들, 접지 평면들, 접지 버스들 또는 접지 트레이스들이 될 수 있다. 예를 들어, 칩들(140) 각각에서, 금속 트레이스들 또는 패드들(66)의 컨택 포인트들중 하나는 금속 상호접속부들 또는 트레이스들중 하나를 통해 금속 트레이스들 또는 패드들(66)의 컨택 포인트들중 다른 하나에 연결될 수 있으며, 그리고 금속 상호접속부들 또는 트레이스들중 하나 위의 하나 이상의 금속 필러들 또는 범프들(64)은 금속 상호접속부들 또는 트레이스들중 하나를 통해 2개의 금속 트레이스들 또는 패드들(66)의 2개의 컨택 포인트들에 연결될 수 있다. 그리고, 이러한 2개의 금속 트레이스들 또는 패드들(66) 사이에는 갭이 존재함으로써, 패터닝된 금속층(6)에 의해 제공되는 금속 상호접속부들 또는 트레이스들중 하나를 통해 서로 연결되는 2개의 컨택 포인트들을 제공한다.
[00224] 칩들(140) 각각은, 금속 트레이스들 또는 패드들(66)의 컨택 포인트들 위의, 그리고 패시베이션층(65) 또는 유기 폴리머층 위의 접착층(61), 접착층(61) 위의 씨드층(62), 및 씨드층(62) 위의 금속층(63)으로 구성된 패터닝된 금속층(6)을 가지며, 그리고 금속 필러들 또는 범프들(64)을 가질 수 있는 바, 이러한 금속 필러들 또는 범프들(64)은 패터닝된 금속층(6)의 금속층(63) 위에 형성되며, 이러한 패터닝된 금속층(6)을 통해, 그리고 패시베이션층(65) 내의 개구부들(65a)을 통해, 금속 트레이스들 또는 패드들(66)의 컨택 포인트들에 연결된다.
[00225] 접착층(61)은, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터, 바람직하게는 1 나노미터 내지 0.1 마이크로미터의 적절한 두께를 가질 수 있다. 씨드층(62)은, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 20 나노미터 내지 0.5 마이크로미터의 두께를 가질 수 있다. 접착층(61)의 물질은 티타늄, 티타늄-텅스텐 합금, 티타늄 나이트라이드, 크롬, 탄탈륨, 탄탈륨 나이트라이드, 니켈 또는 니켈 바나듐을 포함할 수 있다. 씨드층(62)의 물질은 구리, 티타늄-구리 합금, 은, 금, 니켈, 알루미늄, 백금 또는 팔라듐을 포함할 수 있다.
[00226] 예를 들어, 접착층(61)이 금속 트레이스들 또는 패드들(66)의 컨택 포인트들 위의, 그리고 패시베이션층(65) 또는 유기 폴리머층 위의, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터, 바람직하게는 1 나노미터 내지 0.1 마이크로미터의 두께를 갖는, 티타늄-텅스텐 합금, 티타늄 또는 티타늄 나이트라이드의 단일층과 같은 티타늄 함유층일 때, 씨드층(62)은 이러한 티타늄 함유층 위의, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 20 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층, 니켈층, 알루미늄층, 백금층 또는 팔라듐층이 될 수 있다.
[00227] 대안적으로, 접착층(61)이 금속 트레이스들 또는 패드들(66)의 컨택 포인트들 위의, 그리고 패시베이션층(65) 또는 유기 폴리머층 위의, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터, 바람직하게는 1 나노미터 내지 0.1 마이크로미터의 두께를 갖는, 탄탈륨 또는 탄탈륨 나이트라이드의 단일층과 같은 탄탈륨 함유층일 때, 씨드층(62)은 이러한 탄탈륨 함유층 위의, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 20 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층, 니켈층, 알루미늄층, 백금층 또는 팔라듐층이 될 수 있다.
[00228] 대안적으로, 접착층(61)이 금속 트레이스들 또는 패드들(66)의 컨택 포인트들 위의, 그리고 패시베이션층(65) 또는 유기 폴리머층 위의, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터, 바람직하게는 1 나노미터 내지 0.1 마이크로미터의 두께를 갖는, 크롬의 단일층과 같은 크롬 함유층일 때, 씨드층(62)은 이러한 크롬 함유층 위의, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 20 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층, 니켈층, 알루미늄층, 백금층 또는 팔라듐층이 될 수 있다.
[00229] 대안적으로, 접착층(61)이 금속 트레이스들 또는 패드들(66)의 컨택 포인트들 위의, 그리고 패시베이션층(65) 또는 유기 폴리머층 위의, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터, 바람직하게는 1 나노미터 내지 0.1 마이크로미터의 두께를 갖는, 니켈 또는 니켈 바나듐의 단일층과 같은 니켈 함유층일 때, 씨드층(62)은 이러한 티켈 함유층 위의, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 20 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층, 니켈층, 알루미늄층, 백금층 또는 팔라듐층이 될 수 있다.
[00230] 금속층(63)은, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 가질 수 있다. 금속층(63)의 측벽들은 접착층(61) 및 씨드층(62)에 의해 덮이지 않는다. 금속층(63)은 구리, 은, 금, 팔라듐, 백금, 로듐, 루테늄, 레늄 또는 니켈의 단일층, 또는 이전에 설명한 금속들로 이루어진 합성층이 될 수 있다.
[00231] 예를 들어, 금속층(63)은 씨드층(62), 바람직하게는 이전에 설명한 구리 또는 티타늄-구리-합금 씨드층(62) 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 단일 구리층이 될 수 있다.
[00232] 대안적으로, 금속층(63)은 씨드층(62), 바람직하게는 이전에 설명한 은 씨드층(62) 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 단일 은층이 될 수 있다.
[00233] 대안적으로, 금속층(63)은 씨드층(62), 바람직하게는 이전에 설명한 금 씨드층(62) 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 단일 금층이 될 수 있다.
[00234] 대안적으로, 금속층(63)은 씨드층(62), 바람직하게는 이전에 설명한 구리, 니켈 또는 티타늄-구리-합금 씨드층(62) 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 단일 니켈층이 될 수 있다.
[00235] 대안적으로, 금속층(63)은, 씨드층(62), 바람직하게는 이전에 설명한 구리 또는 티타늄-구리-합금 씨드층(62) 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 전기 도금된 구리층과; 이러한 전기 도금된 구리층 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 1 내지 15 마이크로미터, 바람직하게는 2 내지 5 마이크로미터의 두께를 갖는 니켈층과; 그리고 이러한 니켈층 위의, 예를 들어 0.005 내지 1 마이크로미터, 바람직하게는 0.05 내지 0.1 마이크로미터의 두께를 갖는 금 또는 팔라듐층으로 구성될 수 있다.
[00236] 금속 필러들 또는 범프들(64) 각각은, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터, 그리고 금속 필러들 또는 범프들(54) 각각의 것 보다 작은 두께 또는 높이를 가지며, 그리고 예를 들어 5 내지 100 마이크로미터, 바람직하게는 5 내지 50 마이크로미터의 적절한 폭 또는 직경을 갖는다. 금속 필러들 또는 범프들(64)은 구리, 은, 금, 팔라듐, 백금, 로듐, 루테늄, 레늄 또는 니켈의 단일층, 또는 이전에 설명한 금속들로 이루어진 합성층으로 구성될 수 있다.
[00237] 각 칩(140)은, 칩 프루빙 테스팅(CP 테스팅), 빌드인 셀프 테스팅 또는 외부 신호 연결을 위해 기능하는 입/출력(I/O) 회로들을 포함할 수 있으며, 이러한 I/O 회로들중 하나는 15 pF 내지 50 pF 의 총 로딩(총 캐패시턴스)을 가질 수 있다. 이러한 I/O 회로들 각각은 구동기, 수신기 및/또는 정전 방전(ESD) 회로를 포함할 수 있다. 칩들(140) 각각은 시스템-인 패키지 또는 다중칩 모듈에 대한 테스팅 시간을 줄이기 위해 빌트인 셀프 테스트(BIST) 회로들을 가질 수 있다.
[00238] 칩들(140)이 어디에 제공되든지 간에, 칩들(140)중 임의의 칩은 x86 아키텍쳐에 의해 설계되는 중앙 처리 유닛(CPU) 칩, ARM, 스트롱 ARM 또는 MIP들과 같은, 비 x86 아키텍쳐들에 의해 설계되는 중앙 처리 유닛(CPU) 칩, 베이스밴드 칩, 그래픽 처리 유닛(GPU) 칩, 디지털 신호 처리(DSP) 칩, 무선 로컬 영역 네트워크(WLAN) 칩, 플래시 메모리 칩, 다이내믹 랜덤 액세스 메모리(DRAM) 칩 또는 스태틱 랜덤 액세스 메모리(SRAM) 칩과 같은 메모리 칩, 논리 칩, 아날로그 칩, 전력 디바이스, 레귤레이터, 전력 관리 디바이스, 위성 위치확인 시스템(GPS) 칩, 블루투스 칩, x86 아키텍쳐 또는 비 x86 아키텍쳐들에 의해 설계되는, 그래픽 처리 유닛(GPU) 회로 블록, 무선 로컬 영역 네트워크(WLAN) 회로 블록 및 중앙 처리 유닛(CPU) 회로 블록을 포함하지만, 어떠한 베이스밴드 회로 블록도 포함하지 않는 시스템-온 칩(SOC), x86 아키텍쳐 또는 비 x86 아키텍쳐들에 의해 설계되는, 베이스밴드 회로 블록, 무선 로컬 영역 네트워크(WLAN) 회로 블록 및 중앙 처리 유닛(CPU) 회로 블록을 포함하지만, 어떠한 그래픽 처리 유닛(GPU) 회로 블록도 포함하지 않는 시스템-온 칩(SOC), x86 아키텍쳐 또는 비 x86 아키텍쳐들에 의해 설계되는, 베이스밴드 회로 블록, 그래픽 처리 유닛(GPU) 회로 블록 및 중앙 처리 유닛(CPU) 회로 블록을 포함하지만, 어떠한 무선 로컬 영역 네트워크(WLAN) 회로 블록도 포함하지 않는 시스템-온 칩(SOC), 베이스밴드 회로 블록 및 무선 로컬 영역 네트워크(WLAN) 회로 블록을 포함하지만, 어떠한 그래픽 처리 유닛(GPU) 회로 블록 및 어떠한 중앙 처리 유닛(CPU) 회로 블록도 포함하지 않는 시스템-온 칩(SOC), 또는 그래픽 처리 유닛(GPU) 회로 블록 및 무선 로컬 영역 네트워크(WLAN) 회로 블록을 포함하지만, 어떠한 베이스밴드 회로 블록 및 어떠한 중앙 처리 유닛(CPU) 회로 블록도 포함하지 않는 시스템-온 칩(SOC)이 될 수 있다. 대안적으로, 칩들(140)중 임의의 칩은 x86 아키텍쳐 또는 비 x86 아키텍쳐에 의해 설계되는 중앙 처리 유닛(CPU) 회로 블록, 그래픽 처리 유닛(GPU) 회로 블록, 베이스밴드 회로 블록, 디지털 신호 처리(DSP) 회로 블록, 메모리 회로 블록, 블루투스 회로 블록, 위성 위치확인 시스템(GPS) 회로 블록, 무선 로컬 영역 네트워크(WLAN) 회로 블록, 및/또는 모뎀 회로 블록을 포함하는 칩이 될 수 있다.
[00239] 도 31을 참조하여, 패터닝된 금속층(5)의 금속층(53) 및 충전 또는 캡슐화층(86)의 상면(86a)에 칩들(140)을 부착한 후, 몰딩 공정, 스핀 코팅 공정, 적층 공정, 또는 프린팅 공정을 이용하여, 충전 또는 캡슐화층(87)이 충전 또는 캡슐화층(86)의 상면(86a)에, 패터닝된 금속층(5)의 금속층(53) 위에, 칩들(140) 위에, 패터닝된 금속층(6)의 금속층(63) 위에, 그리고 금속 필러들 또는 범프들(54 및 64)의 상부에 형성될 수 있다. 이러한 충전 또는 캡슐화층(87)은, 예를 들어 20 내지 500 마이크로미터, 바람직하게는 30 내지 100 마이크로미터의 두께를 갖는, 에폭시층, 폴리이미드층, BCB(benzocyclobutane) 층, PBO(polybenzoxazole) 층, PPO(poly-phenylene oxide) 층, 시로세인층 또는 SU-8 층과 같은 폴리머층이 될 수 있다.
[00240] 다음으로, 도 32를 참조하여, 충전 또는 캡슐화층(87)은 기계적인 그라인딩 공정, 기계적인 연마 공정 또는 화학 기계적인 연마(CMP) 공정과 같은 그라인딩 또는 연마 공정에 의해 그라인딩 또는 연마된다. 이에 따라, 금속 필러들 또는 범프들(54)의 상면들(54a) 및 금속 필러들 또는 범프들(64)의 상면들(64a)이 노출되고, 충전 또는 캡슐화층(87)에 의해 덮이지 않게 되며, 그리고 금속 필러들 또는 범프들(64)의 상면들(64a)은 금속 필러들 또는 범프들(54)의 상면들(54a) 및 충전 또는 캡슐화층(87)의 상면들(87a)과 실질적으로 동일 평면이 된다.
[00241] 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(64) 각각은, 예를 들어 약 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께 또는 높이를 가지며, 그리고 금속 필러들 또는 범프들(54) 각각은, 예를 들어 약 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터, 그리고 금속 필러들 또는 범프들(64) 각각의 것 보다 큰 두께 또는 높이를 갖는다.
[00242] 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(64) 각각은, 예를 들어 5 내지 100 마이크로미터, 바람직하게는 5 내지 50 마이크로미터의 적절한 폭 또는 직경을 갖는다. 금속 필러들 또는 범프들(54) 각각은, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 300 마이크로미터, 바람직하게는 5 내지 50 마이크로미터의 적절한 폭 또는 직경을 갖는다.
[00243] 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(64)은 구리, 은, 금, 팔라듐, 백금, 로듐, 루테늄, 레늄 또는 니켈의 단일층, 또는 이전에 설명한 금속들로 이루어진 합성층으로 구성될 수 있다.
[00244] 예를 들어, 그라인딩 또는 연마 공정 이후, 칩들(140) 각각은 금속 필러들 또는 범프들(64)을 가질 수 있는 바, 이러한 금속 필러들 또는 범프들(64)은, 금속층(63), 바람직하게는 이전에 설명한 구리층(63) 위의, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께를 갖는 단일 구리층으로 구성된다.
[00245] 대안적으로, 그라인딩 또는 연마 공정 이후, 칩들(140) 각각은 금속 필러들 또는 범프들(64)을 가질 수 있는 바, 이러한 금속 필러들 또는 범프들(64)은, 금속층(63), 바람직하게는 이전에 설명한 은층(63) 위의, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께를 갖는 단일 은층으로 구성된다.
[00246] 대안적으로, 그라인딩 또는 연마 공정 이후, 칩들(140) 각각은 금속 필러들 또는 범프들(64)을 가질 수 있는 바, 이러한 금속 필러들 또는 범프들(64)은, 금속층(63), 바람직하게는 이전에 설명한 금층(63) 위의, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께를 갖는 단일 금층으로 구성된다.
[00247] 대안적으로, 그라인딩 또는 연마 공정 이후, 칩들(140) 각각은 금속 필러들 또는 범프들(64)을 가질 수 있는 바, 이러한 금속 필러들 또는 범프들(64)은, 금속층(63), 바람직하게는 이전에 설명한 구리 또는 니켈층(63) 위의, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께를 갖는 단일 니켈층으로 구성된다.
[00248] 대안적으로, 그라인딩 또는 연마 공정 이후, 칩들(140) 각각은 금속 필러들 또는 범프들(64)을 갖는 바, 이러한 금속 필러들 또는 범프들(64)은 금속층(63), 바람직하게는 이전에 설명한 구리층(63) 위의, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께를 갖는 전기 도금된 구리층과; 이러한 전기 도금된 구리층 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 1 내지 5 마이크로미터의 두께를 갖는 전기 도금된 또는 무전해 도금된 니켈층과; 그리고 이러한 전기 도금된 또는 무전해 도금된 니켈층 위의, 예를 들어 0.005 내지 1 마이크로미터, 바람직하게는 0.05 내지 0.1 마이크로미터의 두께를 갖는 전기 도금된 또는 무전해 도금된 금층으로 구성된다.
[00249] 대안적으로, 그라인딩 또는 연마 공정 이후, 칩들(140) 각각은 금속 필러들 또는 범프들(64)을 갖는 바, 이러한 금속 필러들 또는 범프들(64)은 금속층(63), 바람직하게는 이전에 설명한 구리층(63) 위의, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께를 갖는 전기 도금된 구리층과; 이러한 전기 도금된 구리층 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 1 내지 5 마이크로미터의 두께를 갖는 전기 도금된 또는 무전해 도금된 니켈층과; 그리고 이러한 전기 도금된 또는 무전해 도금된 니켈층 위의, 예를 들어 0.005 내지 1 마이크로미터, 바람직하게는 0.05 내지 0.1 마이크로미터의 두께를 갖는 전기 도금된 또는 무전해 도금된 팔라듐층으로 구성된다.
[00250] 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(54)은 구리, 은, 금, 팔라듐, 백금, 로듐, 루테늄, 레늄 또는 니켈의 단일층, 또는 이전에 설명한 금속들로 이루어진 합성층으로 구성될 수 있다.
[00251] 예를 들어, 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(54)은 금속층(53), 바람직하게는 이전에 설명한 구리층(53) 위의, 예를 들어 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터의 두께를 갖는 단일 구리층으로 구성될 수 있다.
[00252] 대안적으로, 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(54)은 금속층(53), 바람직하게는 이전에 설명한 은층(53) 위의, 예를 들어 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터의 두께를 갖는 단일 은층으로 구성될 수 있다.
[00253] 대안적으로, 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(54)은 금속층(53), 바람직하게는 이전에 설명한 금층(53) 위의, 예를 들어 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터의 두께를 갖는 단일 금층으로 구성될 수 있다.
[00254] 대안적으로, 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(54)은 금속층(53), 바람직하게는 이전에 설명한 니켈 또는 구리층(53) 위의, 예를 들어 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터의 두께를 갖는 단일 니켈층으로 구성될 수 있다.
[00255] 대안적으로, 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(54)은, 금속층(53), 바람직하게는 이전에 설명한 구리층(53) 위의, 예를 들어 10 마이크로미터 보다 큰, 이를 테면 15 내지 500 마이크로미터, 바람직하게는 20 내지 100 마이크로미터의 두께를 갖는 전기 도금된 구리층과; 이러한 전기 도금된 구리층 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 1 내지 15 마이크로미터, 바람직하게는 2 내지 10 마이크로미터의 두께를 갖는 전기 도금된 또는 무전해 도금된 니켈층과; 그리고 이러한 전기 도금된 또는 무전해 도금된 니켈층 위의, 예를 들어 0.005 내지 1 마이크로미터, 바람직하게는 0.05 내지 0.1 마이크로미터의 두께를 갖는 전기 도금된 또는 무전해 도금된 금층으로 구성될 수 있다.
[00256] 대안적으로, 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(54)은, 금속층(53), 바람직하게는 이전에 설명한 구리층(53) 위의, 예를 들어 10 마이크로미터 보다 큰, 이를 테면 15 내지 500 마이크로미터, 바람직하게는 20 내지 100 마이크로미터의 두께를 갖는 전기 도금된 구리층과; 이러한 전기 도금된 구리층 위의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 1 내지 15 마이크로미터, 바람직하게는 2 내지 10 마이크로미터의 두께를 갖는 전기 도금된 또는 무전해 도금된 니켈층과; 그리고 이러한 전기 도금된 또는 무전해 도금된 니켈층 위의, 예를 들어 0.005 내지 1 마이크로미터, 바람직하게는 0.05 내지 0.1 마이크로미터의 두께를 갖는 전기 도금된 또는 무전해 도금된 팔라듐층으로 구성될 수 있다.
[00257] 다음으로, 도 33을 참조하여, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는 접착층(71)이, 스퍼터링 공정 또는 진공증착 공정과 같은 물리 기상 증착(PVD) 공정, 또는 화학 기상 증착(CVD) 공정을 이용하여, 충전 또는 캡슐화층(87)의 상면(87a), 금속 필러들 또는 범프들(54)의 상면들(54a) 및 금속 필러들 또는 범프들(64)의 상면들(64a)에 형성될 수 있다. 다음으로, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는 씨드층(72)이, 스퍼터링 공정 또는 진공증착 공정과 같은 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정 또는 무전해 도금 공정을 이용하여, 접착층(71) 위에 형성될 수 있다. 다음으로, 예를 들어 1 마이크로미터 보다 큰 두께를 갖는 포지티브 타입 포토레지스트층 또는 네거티브 타입 포토레지스트층(선호됨)과 같은 포토레지스트층(96)이 스핀온 코팅 공정 또는 적층 공정에 의해 씨드층(72) 위에 형성될 수 있다. 다음으로, 포토레지스트층(96)이 리소그래피 공정들, 즉 광 노광 및 현상에 의해 패터닝되어, 이 포토레지스트층(96) 내에 다수의 개구부들(96a)을 형성함으로써, 씨드층(72)을 노출시킨다.
[00258] 접착층(71)의 물질은 티타늄, 티타늄-텅스텐 합금, 티타늄 나이트라이드, 크롬, 탄탈륨, 탄탈륨 나이트라이드, 니켈 또는 니켈 바나듐을 포함할 수 있다. 씨드층(72)의 물질은 구리, 티타늄-구리 합금, 은, 금, 니켈, 알루미늄, 백금 또는 팔라듐을 포함할 수 있다.
[00259] 예를 들어, 충전 또는 캡슐화층(87)의 상면(87a), 금속 필러들 또는 범프들(54)의 상면들(54a) 및 금속 필러들 또는 범프들(64)의 상면들(64a)에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 티타늄-텅스텐 합금, 티타늄 또는 티타늄 나이트라이드의 단일층과 같은 티타늄 함유층을 스퍼터링함으로써 접착층(71)이 형성될 때, 씨드층(72)은 이러한 티타늄 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층, 니켈층, 알루미늄층, 백금층 또는 팔라듐층을 스퍼터링함으로써 형성될 수 있다.
[00260] 대안적으로, 충전 또는 캡슐화층(87)의 상면(87a), 금속 필러들 또는 범프들(54)의 상면들(54a) 및 금속 필러들 또는 범프들(64)의 상면들(64a)에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 탄탈륨 또는 탄탈륨 나이트라이드의 단일층과 같은 탄탈륨 함유층을 스퍼터링함으로써 접착층(71)이 형성될 때, 씨드층(72)은 이러한 탄탈륨 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층, 니켈층, 알루미늄층, 백금층 또는 팔라듐층을 스퍼터링함으로써 형성될 수 있다.
[00261] 대안적으로, 충전 또는 캡슐화층(87)의 상면(87a), 금속 필러들 또는 범프들(54)의 상면들(54a) 및 금속 필러들 또는 범프들(64)의 상면들(64a)에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 크롬층의 단일층과 같은 크롬 함유층을 스퍼터링함으로써 접착층(71)이 형성될 때, 씨드층(72)은 이러한 크롬 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층, 니켈층, 알루미늄층, 백금층 또는 팔라듐층을 스퍼터링함으로써 형성될 수 있다.
[00262] 대안적으로, 충전 또는 캡슐화층(87)의 상면(87a), 금속 필러들 또는 범프들(54)의 상면들(54a) 및 금속 필러들 또는 범프들(64)의 상면들(64a)에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 니켈 또는 니켈 바나듐의 단일층과 같은 니켈 함유층을 스퍼터링함으로써 접착층(71)이 형성될 때, 씨드층(72)은 이러한 니켈 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층, 니켈층, 알루미늄층, 백금층 또는 팔라듐층을 스퍼터링함으로써 형성될 수 있다.
[00263] 다음으로, 도 34를 참조하여, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 전도성층인 금속층(73)이, 전기 도금 또는 무전해 도금 공정을 이용하여, 개구부들(96a)에 의해 노출되는 씨드층(72) 위에, 그리고 개구부들(96a) 내에 형성될 수 있다. 이러한 금속층(73)은 구리, 은, 금, 팔라듐, 백금, 로듐, 루테늄, 레늄 또는 니켈의 단일층, 또는 이전에 설명한 금속들로 이루어진 합성층이 될 수 있다.
[00264] 예를 들어, 금속층(73)은, 개구부들(96a) 내에, 그리고 이 개구부들(96a)에 의해 노출되는 씨드층(72), 바람직하게는 이전에 설명한 구리 또는 티타늄-구리-합금 씨드층(72) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께로, 구리층을 전기 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[00265] 대안적으로, 금속층(73)은, 개구부들(96a) 내에, 그리고 이 개구부들(96a)에 의해 노출되는 씨드층(72), 바람직하게는 이전에 설명한 금 씨드층(72) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께로, 금층을 전기 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[00266] 대안적으로, 금속층(73)은, 개구부들(96a) 내에, 그리고 이 개구부들(96a)에 의해 노출되는 씨드층(72), 바람직하게는 이전에 설명한 구리, 니켈 또는 티타늄-구리-합금 씨드층(72) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께로 니켈층을 전기 도금한 다음, 개구부들(96a) 내에, 그리고 이 개구부들(96a) 내의 전기 도금된 니켈층 위에, 예를 들어 0.005 내지 10 마이크로미터, 바람직하게는 0.05 내지 1 마이크로미터의 두께로 금층 또는 팔라듐층을 전기 도금 또는 무전해 도금함으로써 형성되는 이중 금속층들로 구성될 수 있다.
[00267] 대안적으로, 금속층(73)은, 개구부들(96a) 내에, 그리고 이 개구부들(96a)에 의해 노출되는 씨드층(72), 바람직하게는 이전에 설명한 구리 또는 티타늄-구리-합금 씨드층(72) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께로 구리층을 전기 도금하고, 이후 개구부들(96a) 내에, 그리고 이 개구부들(96a) 내의 전기 도금된 구리층 위에, 예를 들어 1 내지 15 마이크로미터 또는 0.3 내지 1 마이크로미터의 두께로, 니켈층을 전기 도금 또는 무전해 도금한 다음, 개구부들(96a) 내에, 그리고 이 개구부들(96a) 내의 전기 도금된 또는 무전해 도금된 니켈층 위에, 예를 들어 0.005 내지 1 마이크로미터, 바람직하게는 0.05 내지 0.1 마이크로미터의 두께로 금층 또는 팔라듐층을 전기 도금 또는 무전해 도금함으로써 형성되는 삼중 금속층들로 구성될 수 있다.
[00268] 도 35를 참조하여, 도 34에 도시된 금속층(73)을 형성한 후, 포토레지스트층(96)이 아민을 함유하는 화학 용액 또는 NaCO3를 이용하여 제거된다. 다음으로, 도 36을 참조하여, 금속층(73) 아래에 있지 않은 씨드층(72)이 습식 화학 식각 공정 또는 반응성 이온 식각(RIE) 공정을 이용하여 제거된 다음, 금속층(73) 아래에 있지 않은 접착층(71)이 습식 화학 식각 공정 또는 반응성 이온 식각(RIE) 공정을 이용하여 제거될 수 있다.
[00269] 이에 따라, 접착층(71), 씨드층(72) 및 금속층(73)은 패터닝된 금속층(7)을 구성하는 바, 이러한 패터닝된 금속층(7)은 충전 또는 캡슐화층(87)의 상면(87a), 금속 필러들 또는 범프들(54)의 상면들(54a) 및 금속 필러들 또는 범프들(64)의 상면들(64a)에 형성된다. 패터닝된 금속층(7)은 금속 평면, 버스 또는 트레이스, 이를 테면 신호 트레이스, 클럭 버스, 클럭 트레이스, 전력 평면, 전력 버스, 전력 트레이스, 접지 평면, 접지 버스 또는 접지 트레이스를 포함함으로써, 하나 이상의 금속 필러들 또는 범프들(54)을 연결하거나, 하나 이상의 금속 필러들 또는 범프들(64)을 연결하거나, 또는 하나 이상의 금속 필러들 또는 범프들(54)을 하나 이상의 금속 필러들 또는 범프들(64)에 연결할 수 있다. 바닥면 또는 연마된 표면의 면적에 대한 도 32에 나타낸 상면들(54a, 64a 및 87a)을 포함하는 바닥면 또는 연마된 표면을 덮는 패터닝된 금속층(7)의 면적의 커버리지비는 50% 내지 95%, 바람직하게는 60% 내지 90% 범위이다.
[00270] 도 37은 도 36에 나타낸 반제품 디바이스의 개략적인 상부 투시도이다. 도 37을 참조하여, 사선들을 둘러싸는 원들(64)은, 반도체 웨이퍼로부터 칩들(140)이 절단되기 전에, 도 36에 나타낸 패터닝된 금속층(6) 위에 미리 형성되는 금속 필러들 또는 범프들(64)을 나타낸다. 어떠한 사선들도 둘러싸지 않는 원들(54)은, 칩들(140)이 패터닝된 금속층(5) 및 충전 또는 캡슐화층(86)의 상면(86a)에 부착되기 전에, 도 36에 나타낸 패터닝된 금속층(5) 위에 미리 형성되는 금속 필러들 또는 범프들(54)을 나타낸다.
[00271] 도 36 및 37을 참조하여, 패터닝된 금속층(7)은 클럭 상호접속부(clock interconnect), 버스 또는 트레이스(7c), 접지 평면, 버스 또는 트레이스(7g), 다수의 전력 평면들, 버스들 또는 트레이스들(7p) 및 다수의 신호 상호접속부들(signal interconnects), 트레이스들 또는 라인들(7s)을 포함한다. 하나 이상의 금속 필러들 또는 범프들(54)이, 클럭 상호접속부, 버스 또는 트레이스(7c)를 통해, 접지 평면, 버스 또는 트레이스(7g)를 통해, 전력 평면들, 버스들 또는 트레이스들(7p)중 하나를 통해, 또는 신호 상호접속부들, 또는 트레이스들 또는 라인들(7s)중 하나를 통해, 하나 이상의 금속 필러들 또는 범프들(64)에 연결될 수 있다. 하나 이상의 금속 필러들 또는 범프들(64)을 통해, 칩들(140) 각각은 클럭 상호접속부, 버스 또는 트레이스(7c), 접지 평면, 버스 또는 트레이스(7g), 하나 이상의 전력 평면들, 버스들 또는 트레이스들(7p), 또는 하나 이상의 신호 상호접속부들, 트레이스들 또는 라인들(7s)에 연결될 수 있다. 칩들(140) 각각은, 패터닝된 금속층(6), 금속 필러들 또는 범프들(64)중 하나, 클럭 상호접속부, 버스 또는 트레이스(7c), 접지 평면, 버스 또는 트레이스(7g), 전력 평면, 버스 또는 트레이스(7p) 또는 신호 상호접속부, 트레이스 또는 라인(7s)과 같은 패터닝된 금속층(7), 하나 이상의 금속 필러들 또는 범프들(54), 패터닝된 금속층(5), 하나 이상의 금속 필러들 또는 범프들(44), 및 패터닝된 금속층(4)을 차례로 관통하여, 하나 이상의 칩들(130) 내의 하나 이상의 금속 트레이스들 또는 패드들(46)에 연결되는 금속 트레이스들 또는 패드들(66)중 하나를 갖는다. 칩들(140) 각각은, 패터닝된 금속층(6), 금속 필러들 또는 범프들(64)중 하나, 클럭 상호접속부, 버스 또는 트레이스(7c), 접지 평면, 버스 또는 트레이스(7g), 전력 평면, 버스 또는 트레이스(7p) 또는 신호 상호접속부, 트레이스 또는 라인(7s)과 같은 패터닝된 금속층(7), 하나 이상의 금속 필러들 또는 범프들(54), 패터닝된 금속층(5), 하나 이상의 금속 필러들 또는 범프들(34), 및 패터닝된 금속층(3), 하나 이상의 금속 필러들 또는 범프들(24), 및 패터닝된 금속층(2)을 차례로 관통하여, 하나 이상의 칩들(120) 내의 하나 이상의 금속 트레이스들 또는 패드들(26)에 연결되는 금속 트레이스들 또는 패드들(66)중 다른 하나를 갖는다. 칩들(140) 각각은, 패터닝된 금속층(6), 금속 필러들 또는 범프들(64)중 하나, 클럭 상호접속부, 버스 또는 트레이스(7c), 접지 평면, 버스 또는 트레이스(7g), 전력 평면, 버스 또는 트레이스(7p) 또는 신호 상호접속부, 트레이스 또는 라인(7s)과 같은 패터닝된 금속층(7), 금속 필러들 또는 범프들(54)중 하나, 패터닝된 금속층(5), 금속 필러들 또는 범프들(34)중 하나, 패터닝된 금속층(3), 및 금속 필러들 또는 범프들(14)중 하나를 차례로 관통하여, 패터닝된 금속층(1)에 연결되는 금속 트레이스들 또는 패드들(66)중 다른 하나를 갖는다. 칩들(140)중 하나의 금속 필러들 또는 범프들(64)중 하나는, 클럭 상호접속부, 버스 또는 트레이스(7c)를 통해, 접지 평면, 버스 또는 트레이스(7g)를 통해, 전력 평면들, 버스들 또는 트레이스들(7p)중 하나를 통해, 또는 신호 상호접속부들, 트레이스들 또는 라인들(7s)중 하나를 통해, 칩들(140)중 다른 하나의 금속 필러들 또는 범프들(64)중 다른 하나에 연결될 수 있다. 칩들(140) 각각은, 접지 평면, 버스 또는 트레이스(7g)를 통해, 전력 평면들, 버스들 또는 트레이스들(7p)중 하나를 통해, 또는 신호 상호접속부들, 트레이스들 또는 라인들(7s)중 하나를 통해 서로 연결되는 금속 필러들 또는 범프들(64)중 2개를 가질 수 있다.
[00272] 도 38을 참조하여, 도 36에 도시된 단계 이후, 포지티브 타입 감광성 폴리머층 또는 네거티브 타입 감광성 폴리머층(선호됨)과 같은 폴리머층(98)이, 스핀온 코팅 공정 또는 적층 공정을 이용하여, 패터닝된 금속층(7)의 금속층(73) 위에, 그리고 충전 또는 캡슐화층(87)의 상면(87a)에 형성될 수 있다. 다음으로, 폴리머층(98)이 리소그래피 공정들, 즉 광 노광 및 현상에 의해 패터닝되어, 폴리머층(98) 내에 다수의 개구부들(98a)을 형성함으로써, 금속층(73)의 다수의 컨택 포인트들을 노출시킨다. 다음으로, 폴리머층(98)이 130 내지 400℃의 온도에서 경화(cure) 또는 가열된다. 이에 따라, 예를 들어 1 내지 20 마이크로미터, 바람직하게는 2 내지 15 마이크로미터 또는 5 내지 10 마이크로미터의 두께를 갖는 폴리머층(98)이 패터닝된 금속층(7)의 금속층(73) 위에, 그리고 충전 또는 캡슐화층(87)의 상면(87a)에 형성될 수 있으며, 폴리머층(98) 내의 개구부들(98a)은 금속층(73)의 컨택 포인트들 윗쪽에 있고, 이들을 노출시킨다. 폴리머층(98)은 폴리이미드층, PBO(polybenzoxazole) 층, BCB(benzocyclobutane) 층, 에폭시층, PPO(poly-phenylene oxide) 층, 시로세인층 또는 SU-8 층이 될 수 있다.
[00273] 다음으로, 도 39를 참조하여, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는 접착층(8a)이, 스퍼터링 공정 또는 진공증착 공정과 같은 물리 기상 증착(PVD) 공정, 또는 화학 기상 증착(CVD) 공정을 이용하여, 폴리머층(98) 위에, 그리고 개구부들(98a)에 의해 노출되는, 금속층(73)의 컨택 포인트들 위에 형성될 수 있다. 다음으로, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는 씨드층(8b)이, 스퍼터링 공정 또는 진공증착 공정과 같은 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정, 또는 무전해 도금 공정을 이용하여, 접착층(8a) 위에 형성될 수 있다. 다음으로, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 전도성층인 금속층(8c)이, 전기 도금 또는 무전해 도금 공정을 이용하여, 씨드층(8b) 위에 형성될 수 있다. 다음으로, 예를 들어 0.2 내지 20 마이크로미터, 바람직하게는 1 내지 10 마이크로미터의 두께를 갖는 보호층(protection layer)인 금속층(8d)이, 전기 도금 또는 무전해 도금 공정을 이용하여, 금속층(8c) 위에 형성될 수 있다.
[00274] 접착층(8a)의 물질은 티타늄, 티타늄-텅스텐 합금, 티타늄 나이트라이드, 크롬, 탄탈륨, 탄탈륨 나이트라이드, 니켈 또는 니켈 바나듐을 포함할 수 있다. 씨드층(8b)의 물질은 구리, 은, 금 또는 티타늄-구리 합금을 포함할 수 있다.
[00275] 예를 들어, 폴리머층(98) 위에, 그리고 개구부들(98a)에 의해 노출되는, 금속층(73)의 컨택 포인트들 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 티타늄-텅스텐 합금, 티타늄 또는 티타늄 나이트라이드의 단일층과 같은 티타늄 함유층을 스퍼터링함으로써 접착층(8a)이 형성될 때, 씨드층(8b)은 이러한 티타늄 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층 또는 금층을 스퍼터링함으로써 형성될 수 있다.
[00276] 대안적으로, 폴리머층(98) 위에, 그리고 개구부들(98a)에 의해 노출되는, 금속층(73)의 컨택 포인트들 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 탄탈륨 또는 탄탈륨 나이트라이드의 단일층과 같은 탄탈륨 함유층을 스퍼터링함으로써 접착층(8a)이 형성될 때, 씨드층(8b)은 이러한 탄탈륨 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층 또는 금층을 스퍼터링함으로써 형성될 수 있다.
[00277] 대안적으로, 폴리머층(98) 위에, 그리고 개구부들(98a)에 의해 노출되는, 금속층(73)의 컨택 포인트들 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 크롬의 단일층과 같은 크롬 함유층을 스퍼터링함으로써 접착층(8a)이 형성될 때, 씨드층(8b)은 이러한 크롬 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층 또는 금층을 스퍼터링함으로써 형성될 수 있다.
[00278] 대안적으로, 폴리머층(98) 위에, 그리고 개구부들(98a)에 의해 노출되는, 금속층(73)의 컨택 포인트들 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 니켈 또는 니켈 바나듐의 단일층과 같은 니켈 함유층을 스퍼터링함으로써 접착층(8a)이 형성될 때, 씨드층(8b)은 이러한 니켈 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층 또는 금층을 스퍼터링함으로써 형성될 수 있다.
[00279] 금속층(8c)은 구리, 은 또는 금의 단일층이 될 수 있다. 금속층(8d)은 니켈 또는 크롬의 단일층이거나, 또는 금속층(8c) 위의 니켈층 및 이러한 니켈층 위의 금층으로 구성되는 이중층들이 될 수 있다.
[00280] 예를 들어, 금속층(8c)이 씨드층(8b), 바람직하게는 이전에 설명한 구리 또는 티타늄-구리-합금 씨드층(8b) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께로, 구리층을 전기 도금함으로써 형성되는 단일 금속층일 때, 금속층(8d)은 이러한 전기 도금된 구리층 위에, 예를 들어 0.2 내지 20 마이크로미터, 바람직하게는 1 내지 10 마이크로미터의 두께로, 니켈 또는 크롬층을 전기 도금 또는 무전해 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[00281] 대안적으로, 금속층(8c)이 씨드층(8b), 바람직하게는 이전에 설명한 은 씨드층(8b) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께로, 은층을 전기 도금함으로써 형성되는 단일 금속층일 때, 금속층(8d)은 이러한 전기 도금된 은층 위에, 예를 들어 0.2 내지 20 마이크로미터, 바람직하게는 1 내지 10 마이크로미터의 두께로, 니켈 또는 크롬층을 전기 도금 또는 무전해 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[00282] 대안적으로, 금속층(8c)이 씨드층(8b), 바람직하게는 이전에 설명한 금 씨드층(8b) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께로, 금층을 전기 도금함으로써 형성되는 단일 금속층일 때, 금속층(8d)은 이러한 전기 도금된 금층 위에, 예를 들어 0.2 내지 20 마이크로미터, 바람직하게는 1 내지 10 마이크로미터의 두께로, 니켈 또는 크롬층을 전기 도금 또는 무전해 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[00283] 이에 따라, 접착층(8a), 씨드층(8b) 및 금속층들(8c 및 8d)은 금속층(8)을 구성하는 바, 이러한 금속층(8)은 폴리머층(98) 위에, 그리고 개구부들(98a)에 의해 노출되는, 금속층(73)의 컨택 포인트들 위에 형성된다.
[00284] 대안적으로, 금속층(8)은, 폴리머층(98) 위에, 그리고 개구부들(98a)에 의해 노출되는 금속층(73)의 컨택 포인트들 위에, 예를 들어 50 나노미터 내지 0.5 마이크로미터의 두께로, 제 1 구리층을 전기 도금하고, 이후 이러한 제 1 구리층 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께로, 제 2 구리층을 전기 도금한 다음, 이러한 제 2 구리층 위에, 이전에 설명한 금속층(8d)을 전기 도금 또는 무전해 도금함으로써 형성될 수 있다. 예를 들어, 금속층(8d)은 제 2 구리층 위의, 예를 들어 0.2 내지 20 마이크로미터, 바람직하게는 1 내지 10 마이크로미터의 두께를 갖는 니켈 또는 크롬의 단일층이거나, 또는 제 2 구리층 위의 니켈층 및 이러한 니켈층 위의 금층으로 구성되는 이중층들이 될 수 있다. 이에 따라, 금속층(8)은 폴리머층(98) 위의, 그리고 개구부들(98a)에 의해 노출되는, 금속층(73)의 컨택 포인트들 위의 무전해 도금된 구리층과, 이러한 무전해 도금된 구리층 위의 전기 도금된 구리층과, 그리고 이러한 전기 도금된 구리층 위의, 이전에 설명한 금속층(8d)으로 구성될 수 있다.
[00285] 금속층(8)은 써멀 확산 평면(thermal spreading plane)(또는 열 확산 평면(heat spreading plane)이라고 불림)의 역할을 할 수 있으며, 칩들(120, 130 및 140)에 의해 발생되는 열은 금속 필러들 또는 범프들(24, 34, 44, 54 및 64)을 통해 금속층(8)에 전달될 수 있다.
[00286] 금속층(8)은 폴리머층(98) 내의 하나 이상의 개구부들(98)을 통해, 도 37에 나타낸 하나 이상의 전력 평면들, 버스들 또는 트레이스들(7p)에 연결되거나, 또는 폴리머층(98) 내의 하나 이상의 개구부들(98)을 통해, 도 37에 나타낸 접지 평면, 버스 또는 트레이스(7g)에 연결될 수 있다. 칩들(140) 각각은, 패터닝된 금속층(6), 금속 필러들 또는 범프들(64)중 하나, 및 전력 평면, 버스 또는 트레이스(7p) 또는 접지 평면, 버스 또는 트레이스(7g)와 같은 패터닝된 금속층(7)을 차례로 관통하여 금속층(8)에 연결되는 금속 트레이스들 또는 패드들(66)중 하나를 가질 수 있다.
[00287] 금속층(8)은, 클럭 상호접속부, 버스 또는 트레이스(7c), 접지 평면, 버스 또는 트레이스(7g), 전력 평면, 버스 또는 트레이스(7p) 또는 신호 상호접속부, 트레이스 또는 라인(7s)과 같은 패터닝된 금속층(7), 금속 필러들 또는 범프들(54)중 하나, 패터닝된 금속층(5), 금속 필러들 또는 범프들(44)중 하나, 및 패터닝된 금속층(4)을 차례로 관통하여, 칩들(130)중 하나의 금속 트레이스들 또는 패드들(46)중 하나에 연결될 수 있고; 클럭 상호접속부, 버스 또는 트레이스(7c), 접지 평면, 버스 또는 트레이스(7g), 전력 평면, 버스 또는 트레이스(7p) 또는 신호 상호접속부, 트레이스 또는 라인(7s)과 같은 패터닝된 금속층(7), 금속 필러들 또는 범프들(54)중 하나, 패터닝된 금속층(5), 금속 필러들 또는 범프들(34)중 하나, 패터닝된 금속층(3), 금속 필러들 또는 범프들(24)중 하나, 및 패터닝된 금속층(2)을 차례로 관통하여, 칩들(120)중 하나의 금속 트레이스들 또는 패드들(26)중 하나에 연결될 수 있으며; 그리고 클럭 상호접속부, 버스 또는 트레이스(7c), 접지 평면, 버스 또는 트레이스(7g), 전력 평면, 버스 또는 트레이스(7p) 또는 신호 상호접속부, 트레이스 또는 라인(7s)과 같은 패터닝된 금속층(7), 금속 필러들 또는 범프들(54)중 하나, 패터닝된 금속층(5), 금속 필러들 또는 범프들(34)중 하나, 패터닝된 금속층(3), 및 금속 필러들 또는 범프들(14)중 하나를 차례로 관통하여, 패터닝된 금속층(1)에 연결될 수 있다.
[00288] 도 40을 참조하여, 도 39에 도시된 금속층(8)을 형성한 후, 기판(110)은, 이러한 기판(110)의 이면(backside)을 기계적으로 그라인딩하거나 화학 기계적으로 연마(CMP)함으로써, 예를 들어, 1 내지 10 마이크로미터, 3 내지 50 마이크로미터 또는 10 내지 150 마이크로미터의 두께(T2)로 얇아진다.
[00289] 다음으로, 도 41을 참조하여, 예를 들어 1 내지 20 마이크로미터, 바람직하게는 3 내지 15 마이크로미터 또는 5 내지 10 마이크로미터의 두께를 갖는 절연층(15)이 화학 기상 증착(CVD) 공정, 스핀 코팅 공정 또는 적층 공정에 의해 기판(110)의 얇아진 이면에 형성될 수 있는 바, 이러한 단계는 설명의 단순함을 위해 도면을 거꾸로 하여 도시되어 있다. 절연층(15)은 실리콘 이산화물(SiO2), 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 실리콘 카본 나이트라이드, 폴리이미드, 에폭시, BCB(benzocyclobutane), PBO(polybenzoxazole), PPO(poly-phenylene oxide), 시로세인(silosane) 또는 SU-8이 될 수 있다.
[00290] 다음으로, 도 42를 참조하여, 리소그래피 및 식각 공정들을 이용하여, 또는 레이저 드릴링 공정(laser drilling process)을 이용하여, 절연층(15)을 통해, 기판(110)을 통해, 그리고 유전층 또는 절연층(10)을 통해, 다수의 쓰루홀들(through holes)(16)이 형성되는 바, 이러한 단계는 설명의 단순함을 위해 도면을 거꾸로 하여 도시되어 있다. 이에 따라, 이러한 쓰루홀들(16)은 기판(110) 내에, 그리고 패터닝된 금속층(1)의 접착층(11)의 다수의 컨택 포인트들 윗쪽에 형성되며, 이러한 패터닝된 금속층(1)의 접착층(11)의 컨택 포인트들을 노출시킨다. 쓰루홀들(16) 각각은, 예를 들어 2 내지 200 마이크로미터, 바람직하게는 5 내지 100 마이크로미터 또는 5 내지 20 마이크로미터의 적절한 폭 또는 직경을 가질 수 있다. 쓰루홀들(16)을 형성한 후, 이러한 쓰루홀들(16)의 측벽들 상에 유전층(미도시)이 선택적으로 형성될 수 있다.
[00291] 다음으로, 도 43을 참조하여, 예를 들어 2 내지 200 마이크로미터, 바람직하게는 5 내지 100 마이크로미터 또는 5 내지 20 마이크로미터의 적절한 폭 또는 직경을 갖는 다수의 쓰루홀 연결부들(through-hole connections)(17)이, 예를 들어 스퍼터링 공정, 전기 도금 공정 및 화학 기계적인 연마(CMP) 공정을 포함하는 적절한 공정들을 이용하여, 쓰루홀들(16) 내에, 그리고 접착층(11)의 컨택 포인트들 위에 형성되는 바, 이러한 단계는 설명의 단순함을 위해 도면을 거꾸로 하여 도시되어 있다. 쓰루홀 연결부들(17)은 구리, Sn-Ag 합금, Sn-Ag-Cu 합금 또는 Sn-Au 합금을 포함할 수 있다. 쓰루홀 연결부들(17) 각각은 절연층(15)의 표면(15a)과 실질적으로 동일 평면인 표면(17a)을 가질 수 있다.
[00292] 다음으로, 도 44를 참조하여, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는 접착층(9a)이, 스퍼터링 공정 또는 진공증착 공정과 같은 물리 기상 증착(PVD) 공정, 또는 화학 기상 증착(CVD) 공정을 이용하여, 쓰루홀 연결부들(17)의 표면들(17a) 위에, 그리고 절연층(15)의 표면(15a) 위에 형성될 수 있는 바, 이러한 단계는 설명의 단순함을 위해 도면을 거꾸로 하여 도시되어 있다. 다음으로, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는 씨드층(9b)이, 스퍼터링 공정 또는 진공증착 공정과 같은 물리 기상 증착(PVD) 공정을 이용하여, 접착층(9a) 위에 형성될 수 있다. 다음으로, 예를 들어 1 마이크로미터 보다 큰 두께를 갖는, 포지티브 타입 포토레지스트층 또는 네거티브 타입 포토레지스트층(선호됨)과 같은 포토레지스트층(97)이, 스핀온 코팅 공정 또는 적층 공정을 이용하여, 씨드층(9b) 위에 형성될 수 있다. 다음으로, 포토레지스트층(97)이 리소그래피 공정들, 즉 광 노광 및 현상에 의해 패터닝되어, 포토레지스트층(97) 내에 다수의 트레이스 형상 개구부들(trace-shaped openings)(97a)을 형성함으로써, 씨드층(9b)을 노출시킨다.
[00293] 접착층(9a)의 물질은 티타늄, 티타늄-텅스텐 합금, 티타늄 나이트라이드, 크롬, 탄탈륨, 탄탈륨 나이트라이드, 니켈 또는 니켈 바나듐을 포함할 수 있다. 씨드층(9b)의 물질은 구리, 은, 금 또는 티타늄-구리 합금을 포함할 수 있다.
[00294] 예를 들어, 쓰루홀 연결부들(17)의 표면들(17a) 위에, 그리고 절연층(15)의 표면(15a) 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 티타늄-텅스텐 합금, 티타늄 또는 티타늄 나이트라이드의 단일층과 같은 티타늄 함유층을 스퍼터링함으로써 접착층(9a)이 형성될 때, 씨드층(9b)은 이러한 티타늄 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층 또는 금층을 스퍼터링함으로써 형성될 수 있다.
[00295] 대안적으로, 쓰루홀 연결부들(17)의 표면들(17a) 위에, 그리고 절연층(15)의 표면(15a) 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 탄탈륨 또는 탄탈륨 나이트라이드의 단일층과 같은 탄탈륨 함유층을 스퍼터링함으로써 접착층(9a)이 형성될 때, 씨드층(9b)은 이러한 탄탈륨 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층 또는 금층을 스퍼터링함으로써 형성될 수 있다.
[00296] 대안적으로, 쓰루홀 연결부들(17)의 표면들(17a) 위에, 그리고 절연층(15)의 표면(15a) 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 크롬의 단일층과 같은 크롬 함유층을 스퍼터링함으로써 접착층(9a)이 형성될 때, 씨드층(9b)은 이러한 크롬 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층 또는 금층을 스퍼터링함으로써 형성될 수 있다.
[00297] 대안적으로, 쓰루홀 연결부들(17)의 표면들(17a) 위에, 그리고 절연층(15)의 표면(15a) 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 니켈 또는 니켈 바나듐의 단일층과 같은 니켈 함유층을 스퍼터링함으로써 접착층(9a)이 형성될 때, 씨드층(9b)은 이러한 니켈 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층 또는 금층을 스퍼터링함으로써 형성될 수 있다.
[00298] 다음으로, 도 45를 참조하여, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 전도성층인 금속층(9c)이, 전기 도금 공정을 이용하여, 또는 전기 도금 공정 및 무전해 도금 공정을 이용하여, 트레이스 형상 개구부들(97a)에 의해 노출되는 씨드층(9b) 위에, 그리고 트레이스 형상 개구부들(97a) 내에 형성될 수 있는 바, 이러한 단계는 설명의 단순함을 위해 도면을 거꾸로 하여 도시되어 있다. 금속층(9c)은 구리, 은, 금 또는 니켈의 단일층, 또는 이전에 설명한 금속들로 이루어진 합성층이 될 수 있다.
[00299] 예를 들어, 금속층(9c)은, 트레이스 형상 개구부들(97a) 내에, 그리고 이 트레이스 형상 개구부들(97a)에 의해 노출되는 씨드층(9b), 바람직하게는 이전에 설명한 구리 또는 티타늄-구리-합금 씨드층(9b) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께로, 구리층을 전기 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[00300] 대안적으로, 금속층(9c)은, 트레이스 형상 개구부들(97a) 내에, 그리고 이 트레이스 형상 개구부들(97a)에 의해 노출되는 씨드층(9b), 바람직하게는 이전에 설명한 금 씨드층(9b) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께로, 금층을 전기 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[00301] 대안적으로, 금속층(9c)은, 트레이스 형상 개구부들(97a) 내에, 그리고 이 트레이스 형상 개구부들(97a)에 의해 노출되는 씨드층(9b), 바람직하게는 이전에 설명한 구리 또는 티타늄-구리-합금 씨드층(9b) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께로, 구리층을 전기 도금한 다음, 트레이스 형상 개구부들(97a) 내에, 그리고 이 트레이스 형상 개구부들(97a) 내의 전기 도금된 구리층 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 1 내지 15 마이크로미터, 바람직하게는 2 내지 5 마이크로미터의 두께로, 니켈층을 전기 도금 또는 무전해 도금함으로써 형성되는 이중 금속층들로 구성될 수 있다.
[00302] 도 46을 참조하여, 금속층(9c)을 형성한 후, 포토레지스트층(97)이 아민을 함유하는 화학 용액 또는 NaCO3를 이용하여 제거되는 바, 이러한 단계는 설명의 단순함을 위해 도면을 거꾸로 하여 도시되어 있다. 다음으로, 도 47을 참조하여, 금속층(9c) 아래에 있지 않은 씨드층(9b)이 습식 화학 식각 공정 또는 반응성 이온 식각(RIE) 공정을 이용하여 제거된 다음, 금속층(9c) 아래에 있지 않은 접착층(9a)이 습식 화학 식각 공정 또는 반응성 이온 식각(RIE) 공정을 이용하여 제거될 수 있는 바, 이러한 단계는 설명의 단순함을 위해 도면을 거꾸로 하여 도시되어 있다.
[00303] 이에 따라, 접착층(9a), 씨드층(9b) 및 금속층(9c)은, 쓰루홀 연결부들(17)의 표면들(17a)에, 그리고 절연층(15)의 표면(15a)에 형성되는 패터닝된 금속층(9)을 구성한다. 이러한 패터닝된 금속층(9)은, 하나 이상의 쓰루홀 연결부들(17)을 통해 패터닝된 금속층(1)에 연결되는, 신호 트레이스, 클럭 버스, 클럭 트레이스, 전력 평면, 전력 버스, 전력 트레이스, 접지 평면, 접지 버스 또는 접지 트레이스와 같은 금속 상호접속부 또는 트레이스를 포함할 수 있다. 바닥면의 면적에 대한 도 43에 나타낸 표면들(15a 및 17a)을 포함하는 바닥면을 덮는 패터닝된 금속층(9)의 면적의 커버리지비는 50% 내지 95%, 바람직하게는 60% 내지 90% 범위이다.
[00304] 다음으로, 도 48을 참조하여, 스핀 코팅 공정, 적층 공정, 프린팅 공정 또는 스프레잉 공정(spraying process)을 이용하여, 패터닝된 금속층(9)의 금속층(9c) 위에, 그리고 절연층(15)의 표면(15a)에 폴리머층(99)이 형성될 수 있는 바, 이러한 단계는 설명의 단순함을 위해 도면을 거꾸로 하여 도시되어 있다. 다음으로, 폴리머층(99)이 리소그래피 공정들, 즉 (1X 스테퍼를 이용한) 광 노광 및 현상을 이용하여 패터닝되어, 다수의 개구부들(99a)을 형성함으로써, 패터닝된 금속층(9)의 금속층(9c)의 다수의 컨택 포인트들을 노출시킨다. 다음으로, 폴리머층(99)이 130 내지 400℃의 온도에서 경화 또는 가열된다. 이에 따라, 패터닝된 금속층(9)의 금속층(9c) 위에, 그리고 절연층(15)의 표면(15a)에 폴리머층(99)이 형성될 수 있으며, 이러한 폴리머층(99) 내의 개구부들(99a)은 금속층(9c)의 컨택 포인트들의 윗쪽에 있으며, 이들을 노출시킨다. 폴리머층(99)은 폴리이미드층, PBO(polybenzoxazole) 층, BCB(benzocyclobutane) 층, 에폭시층, PPO(poly-phenylene oxide) 층, 시로세인층 또는 SU-8 층이 될 수 있다. 금속층(9c)의 표면을 덮는 폴리머층(99)은, 예를 들어 1 내지 20 마이크로미터, 바람직하게는 5 내지 25 마이크로미터 또는 5 내지 10 마이크로미터의 두께를 가질 수 있다.
[00305] 다음으로, 도 49를 참조하여, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는 접착층(18)이, 스퍼터링 공정 또는 진공증착 공정과 같은 물리 기상 증착(PVD) 공정, 또는 화학 기상 증착(CVD) 공정을 이용하여, 금속층(9c)의 컨택 포인트들 및 폴리머층(99) 위에 형성될 수 있는 바, 이러한 단계는 설명의 단순함을 위해 도면을 거꾸로 하여 도시되어 있다. 다음으로, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는 씨드층(19)이, 스퍼터링 공정 또는 진공증착 공정과 같은 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정, 또는 무전해 도금 공정을 이용하여, 접착층(18) 위에 형성될 수 있다. 다음으로, 예를 들어 1 마이크로미터 보다 큰 두께를 갖는, 포지티브 타입 포토레지스트층 또는 네거티브 타입 포토레지스트층(선호됨)과 같은 포토레지스트층(89)이, 스핀온 코팅 공정 또는 적층 공정을 이용하여, 씨드층(19) 위에 형성될 수 있다. 다음으로, 포토레지스트층(89)이 리소그래피 공정들, 즉 광 노광 및 현상에 의해 패터닝되어, 포토레지스트층(89) 내에 다수의 원통 형상 개구부들(cylinder-shaped openings)(89a)을 형성함으로써, 씨드층(19)을 노출시킨다.
[00306] 접착층(18)의 물질은 티타늄, 티타늄-텅스텐 합금, 티타늄 나이트라이드, 크롬, 탄탈륨, 탄탈륨 나이트라이드, 니켈 또는 니켈 바나듐을 포함할 수 있다. 씨드층(19)의 물질은 구리, 은, 금 또는 티타늄-구리 합금을 포함할 수 있다.
[00307] 예를 들어, 금속층(9c)의 컨택 포인트들 위에, 그리고 폴리머층(99) 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 티타늄-텅스텐 합금, 티타늄 또는 티타늄 나이트라이드의 단일층과 같은 티타늄 함유층을 스퍼터링함으로써 접착층(18)이 형성될 때, 씨드층(19)은 이러한 티타늄 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층 또는 금층을 스퍼터링함으로써 형성될 수 있다.
[00308] 대안적으로, 금속층(9c)의 컨택 포인트들 위에, 그리고 폴리머층(99) 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 탄탈륨 또는 탄탈륨 나이트라이드의 단일층과 같은 탄탈륨 함유층을 스퍼터링함으로써 접착층(18)이 형성될 때, 씨드층(19)은 이러한 탄탈륨 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층 또는 금층을 스퍼터링함으로써 형성될 수 있다.
[00309] 대안적으로, 금속층(9c)의 컨택 포인트들 위에, 그리고 폴리머층(99) 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 크롬의 단일층과 같은 크롬 함유층을 스퍼터링함으로써 접착층(18)이 형성될 때, 씨드층(19)은 이러한 크롬 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층 또는 금층을 스퍼터링함으로써 형성될 수 있다.
[00310] 대안적으로, 금속층(9c)의 컨택 포인트들 위에, 그리고 폴리머층(99) 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 니켈 또는 니켈 바나듐의 단일층과 같은 니켈 함유층을 스퍼터링함으로써 접착층(18)이 형성될 때, 씨드층(19)은 이러한 니켈 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층 또는 금층을 스퍼터링함으로써 형성될 수 있다.
[00311] 다음으로, 도 50을 참조하여, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 100 마이크로미터, 바람직하게는 5 내지 60 마이크로미터 또는 10 내지 50 마이크로미터의 두께를 갖는 전도성층인 금속층(27)이, 전기 도금 공정 및/또는 무전해 도금 공정을 이용하여, 원통 형상 개구부들(89a) 내에, 그리고 이러한 원통 형상 개구부들(89a)에 의해 노출되는 씨드층(19) 위에 형성될 수 있는 바, 이러한 단계는 설명의 단순함을 위해 도면을 거꾸로 하여 도시되어 있다. 금속층(27)은 구리, 은 또는 금의 단일층이 될 수 있다.
[00312] 예를 들어, 금속층(27)은, 원통 형상 개구부들(89a) 내에, 그리고 원통 형상 개구부들(89a)에 의해 노출되는 씨드층(19), 바람직하게는 이전에 설명한 구리 또는 티타늄-구리-합금 씨드층(19) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 100 마이크로미터, 바람직하게는 5 내지 60 마이크로미터 또는 10 내지 50 마이크로미터의 두께로, 구리층을 전기 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[00313] 대안적으로, 금속층(27)은, 원통 형상 개구부들(89a) 내에, 그리고 원통 형상 개구부들(89a)에 의해 노출되는 씨드층(19), 바람직하게는 이전에 설명한 은 씨드층(19) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 100 마이크로미터, 바람직하게는 5 내지 60 마이크로미터 또는 10 내지 50 마이크로미터의 두께로, 은층을 전기 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[00314] 대안적으로, 금속층(27)은, 원통 형상 개구부들(89a) 내에, 그리고 원통 형상 개구부들(89a)에 의해 노출되는 씨드층(19), 바람직하게는 이전에 설명한 금 씨드층(19) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 100 마이크로미터, 바람직하게는 5 내지 60 마이크로미터 또는 10 내지 50 마이크로미터의 두께로, 금층을 전기 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[00315] 금속층(27)을 형성한 후, 예를 들어 0.2 내지 10 마이크로미터, 바람직하게는 1 내지 5 마이크로미터의 두께를 갖는 장벽층인 금속층(28)이, 전기 도금 공정 및/또는 무전해 도금 공정을 이용하여, 원통 형상 개구부들(89a) 내에, 그리고 이러한 원통 형상 개구부들(89a) 내의 금속층(27) 위에 형성될 수 있다. 이러한 금속층(28)은 니켈, 니켈 바나듐 또는 금의 단일층이거나, 또는 이전에 설명한 금속들로 이루어진 합성층이 될 수 있다.
[00316] 예를 들어, 금속층(28)은, 원통 형상 개구부들(89a) 내에, 그리고 원통 형상 개구부들(89a) 내의 금속층(27), 바람직하게는 이전에 설명한 전기 도금된 구리층(27) 위에, 예를 들어 0.2 내지 10 마이크로미터, 바람직하게는 1 내지 5 마이크로미터의 두께로, 니켈층 또는 니켈-바나듐층을 전기 도금 또는 무전해 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[00317] 대안적으로, 금속층(28)은, 원통 형상 개구부들(89a) 내에, 그리고 원통 형상 개구부들(89a) 내의 금속층(27), 바람직하게는 이전에 설명한 전기 도금된 구리층(27) 위에, 예를 들어 0.2 내지 10 마이크로미터, 바람직하게는 1 내지 5 마이크로미터의 두께로, 니켈층을 전기 도금 또는 무전해 도금한 다음, 원통 형상 개구부들(89a) 내에, 그리고 원통 형상 개구부들(89a) 내의 전기 도금된 또는 무전해 도금된 니켈층 위에, 예를 들어 0.005 내지 1 마이크로미터, 바람직하게는 0.05 내지 0.1 마이크로미터의 두께로, 금층을 전기 도금 또는 무전해 도금함으로써 형성되는 이중 금속층들로 구성될 수 있다.
[00318] 금속층(28)을 형성한 후, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 400 마이크로미터, 바람직하게는 10 내지 100 마이크로미터의 두께를 갖는 솔더층(29)이, 전기 도금 공정 및/또는 무전해 도금 공정을 이용하여, 원통 형상 개구부들(89a) 내에, 그리고 원통 형상 개구부들(89a) 내의 금속층(28) 위에 형성될 수 있다. 이러한 솔더층(29)은 비스머스(bismuth) 함유층, 인듐 함유층, 또는 주석-납 합금, 주석-은 합금, 주석-은-구리 합금 또는 주석-금 합금의 주석 함유층이 될 수 있다.
[00319] 예를 들어, 솔더층(29)은, 원통 형상 개구부들(89a) 내에, 그리고 이러한 원통 형상 개구부들(89a) 내의 금속층(28), 바람직하게는 이전에 설명한 전기 도금된 또는 무전해 도금된 니켈층(28) 위에, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 400 마이크로미터, 바람직하게는 10 내지 100 마이크로미터의 두께로, 비스머스 함유층, 인듐 함유층, 또는 주석-납 합금, 주석-은 합금, 주석-은-구리 합금 또는 주석-금 합금의 주석 함유층을 전기 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[00320] 도 51을 참조하여, 도 50에 도시된 솔더층(29)을 형성한 후, 포토레지스트층(89)이 아민을 함유하는 화학 용액 또는 NaCO3를 이용하여 제거되는 바, 이러한 단계는 설명의 단순함을 위해 도면을 거꾸로 하여 도시되어 있다. 다음으로, 금속층(27) 아래에 있지 않은 씨드층(19)이 습식 화학 식각 공정 또는 반응성 이온 식각(RIE) 공정을 이용하여 제거된 다음, 금속층(27) 아래에 있지 않은 접착층(18)이 습식 화학 식각 공정 또는 반응성 이온 식각(RIE) 공정을 이용하여 제거된다.
[00321] 이에 따라, 접착층(18), 씨드층(19) 및 금속층들(27 및 28)은, 금속층(9c)의 컨택 포인트들 및 폴리머층(99) 위에 형성되는 UBM(under bump metallurgic) 층을 구성하며, 그리고 이러한 UBM(under bump metallurgic) 층의 금속층(28), 바람직하게는 이전에 설명한 전기 도금된 또는 무전해 도금된 니켈층(28) 위에, 솔더층(29)이 형성된다.
[00322] 다음으로, 도 52를 참조하여, 솔더층(29)이 리플로우(reflow)되어, UBM(under bump metallurgic) 층의 금속층(28), 바람직하게는 이전에 설명한 전기 도금된 또는 무전해 도금된 니켈층(28) 위에, 다수의 고체 솔더 범프들 또는 볼들(solid solder bumps or balls)(29a)을 형성한 다음, 싱귤레이션 공정(singulation process)을 수행하여, 기판(110), 충전 또는 캡슐화층들(85, 86 및 87) 및 써멀 확산 평면(8)을 절단하고, 도 52에 나타낸 다수의 시스템-인 패키지 또는 다중칩 모듈을 단수화(singularize)할 수 있다. 시스템-인 패키지 또는 다중칩 모듈은, 솔더 범프들 또는 볼들(29a)을 이용하여, 마더 보드, 프린트 회로 기판, 금속 기판, 유리 기판 또는 세라믹 기판에 연결될 수 있다.
[00323] 솔더 범프들 또는 볼들(29a)은, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 400 마이크로미터, 바람직하게는 10 내지 100 마이크로미터의 요구되는 범프 높이를 가지며, 그리고 예를 들어 20 내지 400 마이크로미터, 바람직하게는 50 내지 100 마이크로미터의 적절한 폭 또는 직경을 갖는다. 솔더 범프들 또는 볼들(29a)은 비스머스 함유 범프들 또는 볼들, 인듐 함유 범프들 또는 볼들, 또는 주석-납 합금, 주석-은 합금, 주석-은-구리 합금 또는 주석-금 합금의 주석 함유 범프들 또는 볼들이 될 수 있다. 대안적으로, 솔더 범프들 또는 볼들(29a)은, 스크린 프린팅 공정 및 리플로우 공정(reflow process)을 포함하거나, 또는 볼 장착 공정(ball-mounting process) 및 리플로우 공정을 포함하는 공정들에 의해 형성될 수 있다.
[00324] 솔더 범프들 또는 볼들(29a)은 UBM(under bump metallurgic) 층, 패터닝된 금속층(9) 및 쓰루홀 연결부들(17)을 차례로 관통하여, 패터닝된 금속층(1)에 연결될 수 있다.
[00325] 솔더 범프들 또는 볼들(29a)중 하나는, UBM(under bump metallurgic) 층, 패터닝된 금속층(9), 쓰루홀 연결부들(17)중 하나, 패터닝된 금속층(1), 금속 필러들 또는 범프들(14)중 하나, 패터닝된 금속층(3), 하나 이상의 금속 필러들 또는 범프들(24) 및 패터닝된 금속층(2)을 차례로 관통하여, 칩들(120)중 하나의 칩의 하나 이상의 금속 트레이스들 또는 패드들(26)에 연결될 수 있다.
[00326] 솔더 범프들 또는 볼들(29a)중 다른 하나는, UBM(under bump metallurgic) 층, 패터닝된 금속층(9), 쓰루홀 연결부들(17)중 하나, 패터닝된 금속층(1), 금속 필러들 또는 범프들(14)중 하나, 패터닝된 금속층(3), 금속 필러들 또는 범프들(34)중 하나, 패터닝된 금속층(5), 하나 이상의 금속 필러들 또는 범프들(44) 및 패터닝된 금속층(4)을 차례로 관통하여, 칩들(130)중 하나의 칩의 하나 이상의 금속 트레이스들 또는 패드들(46)에 연결될 수 있다.
[00327] 솔더 범프들 또는 볼들(29a)중 다른 하나는, UBM(under bump metallurgic) 층, 패터닝된 금속층(9), 쓰루홀 연결부들(17)중 하나, 패터닝된 금속층(1), 금속 필러들 또는 범프들(14)중 하나, 패터닝된 금속층(3), 금속 필러들 또는 범프들(34)중 하나, 패터닝된 금속층(5), 금속 필러들 또는 범프들(54)중 하나, 패터닝된 금속층(7), 하나 이상의 금속 필러들 또는 범프들(64) 및 패터닝된 금속층(6)을 차례로 관통하여, 칩들(140)중 하나의 칩의 하나 이상의 금속 트레이스들 또는 패드들(66)에 연결될 수 있다.
[00328] 대안적으로, 개구부들(99a)에 의해 노출되는, 도 48에 도시된 금속층(9c)의 컨택 포인트들 위에, 다른 종류의 금속 범프들이 형성될 수 있는 바, 이는 도 53 및 도 54에 도시된 다음의 단계들로서 참조될 수 있다.
[00329] 도 53 및 도 54는 본 개시의 다른 실시예에 따라 다른 시스템-인 패키지 또는 다중칩 모듈을 형성하기 위한 공정을 나타낸다. 도 53을 참조하여, 도 49에 도시된 단계 이후, 예를 들어 10 마이크로미터 보다 큰, 이를 테면 10 내지 100 마이크로미터, 바람직하게는 20 내지 60 마이크로미터의 두께를 갖는 금속층(36)이, 전기 도금 공정을 이용하여, 또는 전기 도금 공정 및 무전해 도금 공정을 이용하여, 원통 형상 개구부들(89a) 내에, 그리고 이러한 원통 형상 개구부들(89a)에 의해 노출되는 씨드층(19) 위에 형성될 수 있는 바, 이러한 단계는 설명의 단순함을 위해 도면을 거꾸로 하여 도시되어 있다. 다음으로, 예를 들어 0.2 내지 10 마이크로미터, 바람직하게는 1 내지 5 마이크로미터의 두께를 갖는 금속층인 장벽층(37)이, 전기 도금 공정 또는 무전해 도금 공정을 이용하여, 원통 형상 개구부들(89a) 내에, 그리고 이러한 원통 형상 개구부들(89a) 내의 금속층(36) 위에 형성될 수 있다. 마지막으로, 예를 들어 0.02 내지 5 마이크로미터, 바람직하게는 0.1 내지 1 마이크로미터의 두께를 갖는 금속층인 솔더 습윤층(solder wetting layer)(38)이, 전기 도금 공정 또는 무전해 도금 공정을 이용하여, 원통 형상 개구부들(89a) 내에, 그리고 이러한 원통 형상 개구부들(89a) 내의 장벽층(37) 위에 형성될 수 있다.
[00330] 금속층(36)은 구리, 은, 금 또는 니켈을 포함할 수 있다. 예를 들어, 금속층(36)은, 원통 형상 개구부들(89a) 내에, 그리고 이러한 원통 형상 개구부들(89a)에 의해 노출되는 씨드층(19), 바람직하게는 이전에 설명한 구리 씨드층(19) 위에, 예를 들어 10 마이크로미터 보다 큰, 이를 테면 10 내지 100 마이크로미터, 바람직하게는 20 내지 60 마이크로미터의 두께로, 구리층 또는 니켈층을 전기 도금함으로써 형성되는 단일 금속층이 될 수 있다. 대안적으로, 금속층(36)은, 원통 형상 개구부들(89a) 내에, 그리고 이러한 원통 형상 개구부들(89a)에 의해 노출되는 씨드층(19), 바람직하게는 이전에 설명한 은 씨드층(19) 위에, 예를 들어 10 마이크로미터 보다 큰, 이를 테면 10 내지 100 마이크로미터, 바람직하게는 20 내지 60 마이크로미터의 두께로, 은층을 전기 도금함으로써 형성되는 단일 금속층이 될 수 있다. 대안적으로, 금속층(36)은, 원통 형상 개구부들(89a) 내에, 그리고 이러한 원통 형상 개구부들(89a)에 의해 노출되는 씨드층(19), 바람직하게는 이전에 설명한 금 씨드층(19) 위에, 예를 들어 10 마이크로미터 보다 큰, 이를 테면 10 내지 100 마이크로미터, 바람직하게는 20 내지 60 마이크로미터의 두께로, 금층을 전기 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[00331] 장벽층(37)은 니켈 또는 니켈 바나듐을 포함할 수 있다. 예를 들어, 장벽층(37)은, 원통 형상 개구부들(89a) 내에, 그리고 이러한 원통 형상 개구부들(89a) 내의 금속층(36), 바람직하게는 이전에 설명한 전기 도금된 구리층(36) 위에, 예를 들어 0.2 내지 10 마이크로미터, 바람직하게는 1 내지 5 마이크로미터의 두께로, 니켈 또는 니켈 바나듐층을 전기 도금 또는 무전해 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[00332] 솔더 습윤층(38)은 금, 은, 구리, 솔더, 비스머스, 인듐, 주석-납 합금, 주석-은 합금, 주석-은-구리 합금 또는 주석-금 합금을 포함할 수 있다. 예를 들어, 솔더 습윤층(38)은, 원통 형상 개구부들(89a) 내에, 그리고 이러한 원통 형상 개구부들(89a) 내의 장벽층(37), 바람직하게는 이전에 설명한 전기 도금된 또는 무전해 도금된 니켈층(37) 위에, 예를 들어 0.02 내지 5 마이크로미터, 바람직하게는 0.1 내지 1 마이크로미터의 두께로, 금층, 비스머스 함유층, 인듐 함유층, 또는 주석-납 합금, 주석-은 합금, 주석-은-구리 합금 또는 주석-금 합금의 주석 함유층을 전기 도금 또는 무전해 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[00333] 도 54를 참조하여, 도 53에 도시된 솔더 습윤층(38)을 형성한 후, 포토레지스트층(89)이 아민을 함유하는 화학 용액 또는 NaCO3를 이용하여 제거되고, 이후 금속층(36) 아래에 있지 않은 씨드층(19)이 습식 화학 식각 공정 또는 반응성 이온 식각(RIE) 공정을 이용하여 제거된 다음, 금속층(36) 아래에 있지 않은 접착층(18)이 습식 화학 식각 공정 또는 반응성 이온 식각(RIE) 공정을 이용하여 제거되는 바, 이러한 단계는 설명의 단순함을 위해 도면을 거꾸로 하여 도시되어 있다.
[00334] 이에 따라, 접착층(18), 씨드층(19), 금속층(36), 장벽층(37) 및 솔더 습윤층(38)은, 개구부들(99a)에 의해 노출되는 금속층(9c)의 컨택 포인트들 및 폴리머층(99) 위에 형성되는 다수의 금속 필러들 또는 범프들(39)을 구성한다. 이러한 금속 필러들 또는 범프들(39) 각각은, 예를 들어 20 내지 400 마이크로미터, 바람직하게는 50 내지 100 마이크로미터의 적절한 폭, 및 10 마이크로미터 보다 큰, 이를 테면 10 내지 115 마이크로미터, 바람직하게는 20 내지 65 마이크로미터의 범프 높이를 가질 수 있다.
[00335] 대안적으로, 금속 필러들 또는 범프들(39)로부터 장벽층(37)이 생략될 수 있는 바, 즉 금속 필러들 또는 범프들(39)은, 개구부들(99a)에 의해 노출되는, 금속층(9c)의 컨택 포인트들 위의, 그리고 폴리머층(99) 위의 접착층(18)과, 접착층(18) 위의 씨드층(19)과, 씨드층(19) 위의 금속층(36)과, 그리고 금속층(36) 위의 솔더 습윤층(38)으로 구성될 수 있다. 예를 들어, 금속층(36)이, 전기 도금 공정에 의해 씨드층(19), 바람직하게는 이전에 설명한 구리 씨드층(19) 위에 형성되는, 예를 들어 10 마이크로미터 보다 큰, 이를 테면 10 내지 100 마이크로미터, 바람직하게는 20 내지 60 마이크로미터의 두께를 갖는, 니켈 또는 니켈 바나듐의 단일층과 같은 니켈 함유층일 때, 솔더 습윤층(38)은 전기 도금된 니켈 함유층(36) 위에 전기 도금 공정 또는 무전해 도금 공정에 의해 형성되는, 예를 들어 0.02 내지 5 마이크로미터, 바람직하게는 0.1 내지 1 마이크로미터의 두께를 갖는, 금층, 비스머스 함유층, 인듐 함유층 또는 주석 함유층이 될 수 있다.
[00336] 금속 필러들 또는 범프들(39)을 형성한 후, 싱귤레이션 공정을 수행하여, 기판(110), 충전 또는 캡슐화층들(85, 86 및 87) 및 써멀 확산 평면(8)을 절단하고, 도 54에 나타낸 다수의 시스템-인 패키지 또는 다중칩 모듈을 단수화할 수 있다. 시스템-인 패키지 또는 다중칩 모듈은, 금속 필러들 또는 범프들(39)을 이용하여, 마더 보드, 프린트 회로 기판, 금속 기판, 유리 기판 또는 세라믹 기판에 연결될 수 있다.
[00337] 도 104는 본 개시의 다른 실시예에 따른 다른 시스템-인 패키지 또는 다중칩 모듈을 나타낸다. 기판(110)이 볼 그리드 어레이(ball-grid-array)(BGA) 기판 또는 프린트 회로 기판(PCB)일 때, 도 1 내지 39에 도시된 이전에 설명한 단계들 이후, 다수의 솔더 범프들 또는 볼들(845)이 기판(110)의 바닥면에 형성된 다음, 싱귤레이션 공정을 수행하여, 기판(110), 충전 또는 캡슐화층들(85, 86 및 87) 및 써멀 확산 평면(8)을 절단하고, 도 104에 나타낸 다수의 시스템-인 패키지 또는 다중칩 모듈을 단수화할 수 있다. 도 104에 나타낸 시스템-인 패키지 또는 다중칩 모듈의 패터닝된 금속층(1)은 기판(110) 내의 다수의 금속층들을 통해 솔더 범프들 또는 볼들(845)에 연결될 수 있다. 도 104에 나타낸 시스템-인 패키지 또는 다중칩 모듈은, 솔더 범프들 또는 볼들(845)을 이용하여, 마더 보드, 프린트 회로 기판, 금속 기판, 유리 기판 또는 세라믹 기판에 연결될 수 있다. 솔더 범프들 또는 볼들(845)은 5 마이크로미터 보다 큰, 이를 테면 5 내지 400 마이크로미터, 바람직하게는 10 내지 100 마이크로미터의 범프 높이, 및 예를 들어 20 내지 400 마이크로미터, 바람직하게는 50 내지 100 마이크로미터의 적절한 폭 또는 직경을 갖는다. 솔더 범프들 또는 볼들(845)은, 예를 들어 비스머스, 인듐, 주석-납 합금, 주석-은 합금, 주석-은-구리 합금, 및/또는 주석-금 합금을 포함할 수 있다.
[00338] 도 55는 본 개시의 다른 실시예에 따른 다른 시스템-인 패키지 또는 다중칩을 나타낸다. 본 실시예에서, 도 52에 도시된 시스템-인 패키지 또는 다중칩 모듈 내의 칩들(140)중 하나는 캐패시터, 인덕터 또는 저항기와 같은 수동 컴포넌트(67)에 의해 대체될 수 있다. 도 1-52에서 엘리먼트(element)를 나타내는 것과 동일한 참조 번호에 의해 나타낸 도 55의 엘리먼트는, 도 1-52에 도시된 엘리먼트와 동일한 물질 및 사양(spec)을 갖는다. 수동 컴포넌트(67)는 2개의 솔더 접합부들(solder joints)(68)을 통해, 패터닝된 금속층(5)의 금속층(53)에 연결될 수 있다. 솔더 접합부들(68)은 비스머스, 인듐, 주석-납 합금, 주석-은 합금, 주석-은-구리 합금 또는 주석-금을 포함할 수 있다.
[00339] 수동 컴포넌트(67)는 제 1, 2 단자들(terminals)을 가질 수 있다. 수동 컴포넌트(67)의 제 1 단자는, 솔더 접합부들(68)중 하나, 패터닝된 금속층(5), 하나 이상의 금속 필러들 또는 범프들(44) 및 패터닝된 금속층(4)을 차례로 관통하여, 하나 이상의 칩들(130)의 하나 이상의 금속 트레이스들 또는 패드들(46)에 연결될 수 있다. 수동 컴포넌트(67)의 제 2 단자는, 솔더 접합부들(68)중 다른 하나, 패터닝된 금속층(5), 하나 이상의 금속 필러들 또는 범프들(34), 패터닝된 금속층(3), 하나 이상의 금속 필러들 또는 범프들(24) 및 패터닝된 금속층(2)을 차례로 관통하여, 하나 이상의 칩들(120)의 하나 이상의 금속 트레이스들 또는 패드들(26)에 연결될 수 있다. 대안적으로, 수동 컴포넌트(67)의 제 2 단자는, 솔더 접합부들(68)중 다른 하나, 패터닝된 금속층(5), 하나 이상의 금속 필러들 또는 범프들(34), 패터닝된 금속층(3), 하나 이상의 금속 필러들 또는 범프들(14), 패터닝된 금속층(1), 하나 이상의 쓰루홀 연결부들(17), 패터닝된 금속층(9), 및 접착층(18), 씨드층(19) 및 금속층들(27 및 28)로 구성된 UBM(under bump metallurgic) 층을 차례로 관통하여, 하나 이상의 솔더 범프들 또는 볼들(29a)에 연결될 수 있다.
[00340] 또한, 수동 컴포넌트(67)의 제 1 단자는, 솔더 접합부들(68)중 하나를 통해, 패터닝된 금속층(5)에 의해 제공되는 제 1 신호 상호접속부 또는 트레이스에 연결될 수 있으며, 그리고 수동 컴포넌트(67)의 제 2 단자는, 솔더 접합부들(68)중 다른 하나를 통해, 패터닝된 금속층(5)에 의해 제공되는 제 2 신호 상호접속부 또는 트레이스에 연결될 수 있다. 대안적으로, 수동 컴포넌트(67)의 제 1 단자는, 솔더 접합부들(68)중 하나를 통해, 패터닝된 금속층(5)에 의해 제공되는, 신호 상호접속부 또는 트레이스에 연결될 수 있으며, 그리고 수동 컴포넌트(67)의 제 2 단자는, 솔더 접합부들(68)중 다른 하나를 통해, 패터닝된 금속층(5)에 의해 제공되는 접지 상호접속부 또는 트레이스(ground interconnect or trace)에 연결될 수 있다. 대안적으로, 수동 컴포넌트(67)의 제 1 단자는 솔더 접합부들(68)중 하나를 통해, 패터닝된 금속층(5)에 의해 제공되는 전력 상호접속부 또는 트레이스(power interconnect or trace)에 연결될 수 있으며, 그리고 수동 컴포넌트(67)의 제 2 단자는, 솔더 접합부들(68)중 다른 하나를 통해, 패터닝된 금속층(5)에 의해 제공되는 접지 상호접속부 또는 트레이스에 연결될 수 있다.
[00341] 도 55에 도시된 시스템-인 패키지 또는 다중칩 모듈은 다음의 단계들에 의해 형성될 수 있다. 먼저, 도 30에 도시된 단계 이후, 솔더 접합부들(68)을 이용하여, 패터닝된 금속층(5)의 금속층(53) 위에 수동 컴포넌트(67)가 장착된다. 다음으로, 몰딩 공정, 스핀 코팅 공정, 적층 공정 또는 프린팅 공정을 이용하여, 충전 또는 캡슐화층(86)의 상면(86a)에, 패터닝된 금속층(5)의 금속층(53) 위에, 칩들(140) 위에, 수동 컴포넌트(67) 위에, 패터닝된 금속층(6)의 금속층(63) 위에, 그리고 금속 필러들 또는 범프들(54 및 64)의 상부들에, 충전 또는 캡슐화층(87)이 형성된다. 다음으로, 도 32 내지 도 52에 도시된 단계들을 수행하여, 도 55에 도시된 시스템-인 패키지 또는 다중칩 모듈을 형성할 수 있다. 도 55에 도시된 시스템-인 패키지 또는 다중칩 모듈은, 솔더 범프들 또는 볼들(29a)을 이용하여, 마더 모드, 프린트 회로 기판, 금속 기판, 유리 기판 또는 세라믹 기판에 연결될 수 있다.
[00342] 도 56은 도 55에 도시된 패터닝된 금속층(7)의 개략적인 상부 투시도이다. 사선들을 둘러싸는 원들(64)은, 반도체 웨이퍼로부터 칩들(140)이 절단되기 전에, 도 55에 나타낸 패터닝된 금속층(6) 위에 미리 형성되는 금속 필러들 또는 범프들(64)을 나타낸다. 어떠한 사선들도 둘러싸지 않는 원들(54)은, 패터닝된 금속층(5) 위에 칩들(140) 및 수동 컴포넌트(67)가 장착되기 전에, 도 55에 나타낸 패터닝된 금속층(5) 위에 미리 형성되는 금속 필러들 또는 범프들(54)을 나타낸다.
[00343] 도 57 내지 도 67은 본 개시의 다른 실시예에 따라 다른 시스템-인 패키지 또는 다중칩 모듈을 형성하기 위한 공정을 나타낸다. 도 57을 참조하여, 도 1 내지 24에 도시된 단계들이 수행된 이후, 포토레지스트층(94)이 아민을 함유하는 화학 용액 또는 NaCO3를 이용하여 제거된다. 다음으로, 금속층(53) 아래에 있지 않은 씨드층(52)이 습식 화학 식각 공정 또는 반응성 이온 식각(RIE) 공정을 이용하여 제거된다. 다음으로, 금속층(53) 아래에 있지 않은 접착층(51)이 습식 화학 식각 공정 또는 반응성 이온 식각(RIE) 공정을 이용하여 제거된다. 이에 따라, 접착층(51), 씨드층(52) 및 금속층(53)은, 충전 또는 캡슐화층(86)의 상면(86a), 금속 필러들 또는 범프들(44)의 상면들(44a) 및 금속 필러들 또는 범프들(34)의 상면들(34a)에 형성되는 패터닝된 금속층(5)을 구성한다. 바닥면 또는 연마된 표면의 면적에 대한 상면들(34a, 44a 및 86a)을 포함하는 바닥면 또는 연마된 표면을 덮는 패터닝된 금속층(3)의 면적의 커버리지비는 50% 내지 95%, 바람직하게는 60% 내지 90% 범위이다. 패터닝된 금속층(5)은 신호 트레이스, 클럭 버스, 클럭 트레이스, 전력 평면, 전력 버스, 전력 트레이스, 접지 평면, 접지 버스 또는 접지 트레이스와 같은 금속 상호접속부 또는 트레이스를 포함함으로써, 다수의 금속 필러들 또는 범프들(34)을 연결하거나, 다수의 금속 필러들 또는 범프들(44)을 연결하거나, 또는 금속 필러들 또는 범프들(34)중 하나 이상을 금속 필러들 또는 범프들(44)중 하나 이상에 연결할 수 있다. 칩들(130) 각각은, 패터닝된 금속층(4), 금속 필러들 또는 범프들(44)중 하나, 패터닝된 금속층(5), 하나 이상의 금속 필러들 또는 범프들(34), 패터닝된 금속층(3), 다수의 금속 필러들 또는 범프들(24), 및 패터닝된 금속층(2)을 차례로 관통하여, 하나 이상의 칩들(120)의 다수의 금속 트레이스들 또는 패드들(26)에 연결되는 금속 트레이스들 또는 패드들(46)중 하나를 가질 수 있다.
[00344] 도 58을 참조하여, 도 57에 도시된 단계 이후, 패터닝된 금속층(5)의 금속층(53) 위에, 그리고 충전 또는 캡슐화층(86)의 상면(86a)에 폴리머층(415)이 형성되며, 이러한 폴리머(415) 내의 다수의 개구부들(415a)은 금속층(53)의 다수의 컨택 포인트들 윗쪽에 있으며, 이들을 노출시킨다. 폴리머층(415)은, 예를 들어 1 내지 20 마이크로미터, 바람직하게는 2 내지 15 마이크로미터 또는 5 내지 10 마이크로미터의 두께를 가질 수 있으며, 그리고 폴리이미드층, PBO(polybenzoxazole) 층, BCB(benzocyclobutane) 층, 에폭시층, PPO(poly-phenylene oxide) 층, 시로세인층 또는 SU-8 층이 될 수 있다.
[00345] 다음으로, 도 59를 참조하여, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는 접착층(5b)이, 스퍼터링 공정 또는 진공증착 공정과 같은 물리 기상 증착(PVD) 공정을 이용하여, 개구부들(415a)에 의해 노출되는, 금속층(53)의 컨택 포인트들 위에, 그리고 폴리머층(415) 위에 형성될 수 있다. 다음으로, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는 씨드층(5c)이, 스퍼터링 공정 또는 진공증착 공정과 같은 물리 기상 증착(PVD) 공정, 또는 무전해 도금 공정을 이용하여, 접착층(5b) 위에 형성될 수 있다. 다음으로, 스핀온 코팅 공정 또는 적층 공정을 이용하여, 포토레지스트층(101)이 씨드층(5c) 위에 형성될 수 있다. 다음으로, 포토레지스트층(101)이 리소그래피 공정들, 즉 광 노광 및 현상에 의해 패터닝되어, 포토레지스트층(101) 내에 다수의 개구부들(101a)을 형성함으로써, 씨드층(5c)을 노출시킨다.
[00346] 접착층(5b)의 물질은 티타늄, 티타늄-텅스텐 합금, 티타늄 나이트라이드, 크롬, 탄탈륨, 탄탈륨 나이트라이드, 니켈 또는 니켈 바나듐을 포함할 수 있다. 씨드층(5c)의 물질은 구리, 은, 금 또는 티타늄-구리 합금을 포함할 수 있다.
[00347] 예를 들어, 개구부들(415a)에 의해 노출되는, 금속층(53)의 컨택 포인트들 위에, 그리고 폴리머층(415) 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 티타늄-텅스텐 합금, 티타늄 또는 티타늄 나이트라이드의 단일층과 같은 티타늄 함유층을 스퍼터링함으로써 접착층(5b)이 형성될 때, 씨드층(5c)은 이러한 티타늄 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층 또는 금층을 스퍼터링함으로써 형성될 수 있다.
[00348] 대안적으로, 개구부들(415a)에 의해 노출되는, 금속층(53)의 컨택 포인트들 위에, 그리고 폴리머층(415) 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 탄탈륨 또는 탄탈륨 나이트라이드의 단일층과 같은 탄탈륨 함유층을 스퍼터링함으로써 접착층(5b)이 형성될 때, 씨드층(5c)은 이러한 탄탈륨 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층 또는 금층을 스퍼터링함으로써 형성될 수 있다.
[00349] 대안적으로, 개구부들(415a)에 의해 노출되는, 금속층(53)의 컨택 포인트들 위에, 그리고 폴리머층(415) 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 크롬의 단일층과 같은 크롬 함유층을 스퍼터링함으로써 접착층(5b)이 형성될 때, 씨드층(5c)은 이러한 크롬 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층 또는 금층을 스퍼터링함으로써 형성될 수 있다.
[00350] 대안적으로, 개구부들(415a)에 의해 노출되는, 금속층(53)의 컨택 포인트들 위에, 그리고 폴리머층(415) 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 니켈 또는 니켈 바나듐의 단일층과 같은 니켈 함유층을 스퍼터링함으로써 접착층(5b)이 형성될 때, 씨드층(5c)은 이러한 니켈 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층 또는 금층을 스퍼터링함으로써 형성될 수 있다.
[00351] 도 60을 참조하여, 도 59에 도시된 단계 이후, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 전도성층인 금속층(5d)이, 전기 도금 공정을 포함하는 공정을 이용하여, 개구부들(101a) 내에, 그리고 이 개구부들(101a)에 의해 노출되는 씨드층(5c) 위에 형성될 수 있다. 금속층(5d)은 구리, 은, 금, 팔라듐, 백금, 로듐, 루테늄, 레늄 또는 니켈의 단일층, 또는 이전에 설명한 금속들로 이루어진 합성층이 될 수 있다.
[00352] 예를 들어, 금속층(5d)은, 개구부들(101a) 내에, 그리고 이 개구부들(101a)에 의해 노출되는 씨드층(5c), 바람직하게는 이전에 설명한 구리 또는 티타늄-구리-합금 씨드층(5c) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께로, 구리층을 전기 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[00353] 대안적으로, 금속층(5d)은, 개구부들(101a) 내에, 그리고 이 개구부들(101a)에 의해 노출되는 씨드층(5c), 바람직하게는 이전에 설명한 금 씨드층(5c) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께로, 금층을 전기 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[00354] 다음으로, 도 61을 참조하여, 포토레지스트층(95)이 포토레지스트층(101) 및 금속층(5d) 위에 형성될 수 있으며, 이 포토레지스트층(95) 내의 다수의 원통형 개구부들(95a)은 금속층(5d)의 다수의 컨택 포인트들 윗쪽에 있으며, 이들을 노출시킨다. 다음으로, 예를 들어 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터의 두께 또는 높이를 갖는 다수의 금속 필러들 또는 범프들(54)이, 전기 도금 공정을 포함하는 공정을 이용하여, 원통형 개구부들(95a) 내에, 그리고 이러한 원통형 개구부들(95a)에 의해 노출되는, 금속층(5d)의 컨택 포인트들 위에 형성되는바, 이는 도 26에 도시된 단계로서 참조될 수 있다. 도 61에 나타낸 금속 필러들 또는 범프들(54)의 사양(specification)은 도 26에 도시된 금속 필러들 또는 범프들(54)의 사양으로서 참조될 수 있다.
[00355] 도 62를 참조하여, 도 61에 도시된 금속 필러들 또는 범프들(54)을 형성한 후, 포토레지스트층들(95 및 101)이 아민을 함유하는 화학 용액 또는 NaCO3를 이용하여 제거된다. 다음으로, 금속층(5d) 아래에 있지 않은 씨드층(5c)이 습식 화학 식각 공정 또는 반응성 이온 식각(RIE) 공정을 이용하여 제거된다. 다음으로, 금속층(5d) 아래에 있지 않은 접착층(5b)이 습식 화학 식각 공정 또는 반응성 이온 식각(RIE) 공정을 이용하여 제거된다.
[00356] 이에 따라, 접착층(5b), 씨드층(5c) 및 금속층(5d)은, 개구부들(415a)에 의해 노출되는, 금속층(53)의 컨택 포인트들 위에, 그리고 폴리머층(415) 위에 형성되는 패터닝된 금속층(5a)을 구성하며, 금속 필러들 또는 범프들(54)이 패터닝된 금속층(5a)의 금속층(5d) 위에 형성된다. 금속 필러들 또는 범프들(54)의 이웃하는 또는 인접하는 쌍들 간의 피치는, 예를 들어 100 내지 250 마이크로미터와 같이, 100 마이크로미터 보다 크거나, 또는 5 내지 50 마이크로미터 또는 50 내지 100 마이크로미터와 같이, 100 마이크로미터 미만이 될 수 있다. 금속 필러들 또는 범프들(54) 각각은, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 300 마이크로미터, 바람직하게는 5 내지 50 마이크로미터의 적절한 폭 또는 직경을 가질 수 있다. 패터닝된 금속층(5a)은 신호 트레이스, 클럭 버스, 클럭 트레이스, 전력 평면, 전력 버스, 전력 트레이스, 접지 평면, 접지 버스 또는 접지 트레이스와 같은 금속 상호접속부 또는 트레이스를 포함함으로써, 하나 이상의 금속 필러들 또는 범프들(54)을 패터닝된 금속층(5)에 연결할 수 있다. 금속 필러들 또는 범프들(54)은 패터닝된 금속층들(5 및 5a)을 통해 금속 필러들 또는 범프들(34 및 44)에 연결될 수 있다.
[00357] 대안적으로, 금속층(5d) 위에 금속 필러들 또는 범프들(54)을 형성하기 위한 다른 공정이 다음의 단계들에 의해 수행될 수 있다. 먼저, 도 60에 도시된 금속층(5d)을 형성한 후, 포토레지스트층(101)이 아민을 함유하는 화학 용액 또는 NaCO3를 이용하여 제거된다. 다음으로, 스핀온 코팅 공정 또는 적층 공정을 이용하여, 도 61에 도시된 포토레지스트층(95)이 금속층(5d) 및 씨드층(5c) 위에 형성될 수 있다. 다음으로, 포토레지스트층(95)이 리소그래피 공정들, 즉 광 노광 및 현상에 의해 패터닝되어, 포토레지스트층(95) 내에 원통형 개구부들(95a)을 형성함으로써, 금속층(5d)의 컨택 포인트들을 노출시킨다. 다음으로, 전기 도금 공정을 포함하는 공정을 이용하여, 원통형 개구부들(95a) 내에, 그리고 이 원통형 개구부들(95a)에 의해 노출되는, 금속층(5d)의 컨택 포인트들 위에, 금속 필러들 또는 범프들(54)이 형성되는 바, 이는 도 26에 도시된 단계로서 참조될 수 있다. 다음으로, 포토레지스트층(95)이 아민을 함유하는 화학 용액 또는 NaCO3를 이용하여 제거된다. 이에 따라, 포토레지스트층(95)이 제거된 후, 금속 필러들 또는 범프들(54)이 금속층(5d) 위에 형성될 수 있다.
[00358] 다음으로, 도 63을 참조하여, 이전에 설명한 아교 물질(82)을 이용하여, 도 29 및 도 30에 도시된 칩들(140)이 패터닝된 금속층(5a)의 금속층(5d)에 부착되고, 다음으로 이전에 설명한 충전 또는 캡슐화층(87)이, 몰딩 공정, 스핀 코팅 공정, 적층 공정 또는 프린팅 공정을 이용하여, 폴리머층(415) 위에, 패터닝된 금속층(5a)의 금속층(5d) 위에, 칩들(140) 위에, 패터닝된 금속층(6)의 금속층(63) 위에, 그리고 금속 필러들 또는 범프들(54 및 64)의 상부들에 형성된 다음, 기계적인 그라인딩 공정, 기계적인 연마 공정, 또는 화학 기계적인 연마(CMP) 공정과 같은 그라인딩 또는 연마 공정을 이용하여, 충전 또는 캡슐화층(87)이 그라인딩 또는 연마된다.
[00359] 대안적으로, 도 62에 도시된 단계 이후, 예를 들어 2 내지 30 마이크로미터의 두께를 갖는 폴리이미드층과 같은 폴리머층이, 패터닝된 금속층(5a)의 금속층(5d) 및 폴리머층(415) 위에 형성될 수 있고, 다음으로 아교 물질(82)을 이용하여 칩들(140)이 폴리머층에 부착될 수 있고, 다음으로 충전 또는 캡슐화층(87)이 폴리머층 위에, 칩들(140) 위에, 패터닝된 금속층(6)의 금속층(63) 위에, 그리고 금속 필러들 또는 범프들(54 및 64)의 상부들에 형성될 수 있으며, 그런 다음 그라인딩 또는 연마 공정에 의해, 충전 또는 캡슐화층(87)이 그라인딩 또는 연마된다. 이 경우, 아교 물질(82)은 폴리머층 위에 있으며, 칩들(140)은 아교 물질(82) 위에 있다.
[00360] 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(54)의 상면들(54a) 및 금속 필러들 또는 범프들(64)의 상면들(64a)이 노출되고, 충전 또는 캡슐화층(87)에 의해 덮이지 않으며, 그리고 금속 필러들 또는 범프들(64)의 상면들(64a)은 금속 필러들 또는 범프들(54)의 상면들(54a) 및 충전 또는 캡슐화층(87)의 상면(87a)과 실질적으로 동일 평면이 된다.
[00361] 그라인딩 또는 연마 공정 이후, 금속 필러들 또는 범프들(64) 각각은, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께 또는 높이를 가지며, 금속 필러들 또는 범프들(54) 각각은, 예를 들어 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터, 그리고 금속 필러들 또는 범프들(64) 각각의 것 보다 큰 두께 또는 높이를 갖는다. 도 63에 나타낸 그라인딩 또는 연마 공정 이후의 금속 필러들 또는 범프들(54)의 사양은, 도 32에 도시된 그라인딩 또는 연마 공정 이후의 금속 필러들 또는 범프들(54)의 사양으로서 참조될 수 있다. 도 63에 나타낸 그라인딩 또는 연마 공정 이후의 금속 필러들 또는 범프들(64)의 사양은, 도 32에 도시된 그라인딩 또는 연마 공정 이후의 금속 필러들 또는 범프들(64)의 사양으로서 참조될 수 있다.
[00362] 도 64를 참조하여, 도 63에 도시된 그라인딩 또는 연마 공정 이후, 도 33 내지 도 36에 도시된 단계들이 수행되어, 이전에 설명한 패터닝된 금속층(7)을 제공할 수 있는 바, 이러한 패터닝된 금속층(7)은 충전 또는 캡슐화층(87)의 상면(87a), 금속 필러들 또는 범프들(54)의 상면들(54a) 및 금속 필러들 또는 범프들(64)의 상면들(64a)에 형성된다. 다음으로, 패터닝된 금속층(7)의 금속층(73) 및 충전 또는 캡슐화층(87)의 상면(87a) 위에 폴리머층(98)이 형성되며, 이 폴리머층(98) 내의 다수의 개구부들(98a)은 금속층(73)의 다수의 컨택 포인트들 위에 있고, 이들을 노출시킨다. 다음으로, 캐패시터들, 인덕터들 또는 저항기들과 같은 다수의 개별적인 (미리 형성된) 수동 컴포넌트들(910)이, 비스머스, 인듐, 주석-납 합금, 주석-은 합금, 주석-은-구리 합금 또는 주석-금을 포함하는 다수의 솔더 접합부들(915)을 통해, 개구부들(98a)중 일부에 의해 노출되는, 금속층(73)의 컨택 포인트들중 일부 위에 장착된다.
[00363] 개별적인 수동 컴포넌트들(910) 각각은, 예를 들어, 솔더 접합부들(915)중 하나, 패터닝된 금속층(7)에 의해 제공되는 제 1 신호 상호접속부 또는 트레이스, 금속 필러들 또는 범프들(64)중 하나 및 패터닝된 금속층(6)을 차례로 관통하여, 칩들(140)중 하나 내의 금속 트레이스들 또는 패드들(66)중 하나에 연결되는 제 1 단자와, 그리고 솔더 접합부들(915)중 다른 하나, 패터닝된 금속층(7)에 의해 제공되는 제 2 신호 상호접속부 또는 트레이스, 금속 필러들 또는 범프들(64)중 다른 하나 및 패터닝된 금속층(6)을 차례로 관통하여, 칩들(140)중 다른 하나 내의 금속 트레이스들 또는 패드들(66)중 다른 하나에 연결되는 제 2 단자를 가질 수 있다.
[00364] 대안적으로, 개별적인 수동 컴포넌트들(910) 각각은, 솔더 접합부들(915)중 하나, 패터닝된 금속층(7)에 의해 제공되는 신호 상호접속부 또는 트레이스, 금속 필러들 또는 범프들(64)중 하나 및 패터닝된 금속층(6)을 차례로 관통하여, 칩들(140)중 하나 내의 금속 트레이스들 또는 패드들(66)중 하나에 연결되는 제 1 단자와, 그리고 솔더 접합부들(915)중 다른 하나, 패터닝된 금속층(7)에 의해 제공되는 접지 상호접속부 또는 트레이스, 금속 필러들 또는 범프들(64)중 다른 하나 및 패터닝된 금속층(6)을 차례로 관통하여, 칩들(140)중 다른 하나 내의 금속 트레이스들 또는 패드들(66)중 다른 하나에 연결되는 제 2 단자를 가질 수 있다.
[00365] 대안적으로, 개별적인 수동 컴포넌트들(910) 각각은, 솔더 접합부들(915)중 하나, 패터닝된 금속층(7)에 의해 제공되는 전력 상호접속부 또는 트레이스, 금속 필러들 또는 범프들(64)중 하나 및 패터닝된 금속층(6)을 차례로 관통하여, 칩들(140)중 하나 내의 금속 트레이스들 또는 패드들(66)중 하나에 연결되는 제 1 단자와, 그리고 솔더 접합부들(915)중 다른 하나, 패터닝된 금속층(7)에 의해 제공되는 접지 상호접속부 또는 트레이스, 금속 필러들 또는 범프들(64)중 다른 하나 및 패터닝된 금속층(6)을 차례로 관통하여, 칩들(140)중 다른 하나 내의 금속 트레이스들 또는 패드들(66)중 다른 하나에 연결되는 제 2 단자를 가질 수 있다.
[00366] 도 65를 참조하여, 도 64에 도시된 단계 이후, 예를 들어 5 내지 50 마이크로미터, 바람직하게는 5 내지 15 마이크로미터 또는 5 내지 10 마이크로미터의 두께를 갖는 폴리머층(78)이, 폴리머층(78) 및 개별적인 수동 컴포넌트들(910) 위에 형성될 수 있으며, 이 폴리머층(78) 내의 다수의 개구부들(78a)은, 개구부들(98a)의 나머지 것들에 의해 노출되어 솔더 접합부들에 의해 어떠한 수동 컴포넌트와도 결합되지 않는, 금속층(73)의 컨택 포인트들의 나머지 것들 위에 있으며, 이들을 노출시킨다. 폴리머층(78)은 BCB(benzocyclobutane), 에폭시, 폴리이미드, PBO(polybenzoxazole), PPO(poly-phenylene oxide), 시로세인 또는 SU-8을 포함할 수 있다.
[00367] 다음으로, 도 66을 참조하여, 도 39에 도시된 단계들을 수행하여, 이전에 설명한 금속층(8)을 제공할 수 있는 바, 이 금속층(8)은 폴리머층(78) 위에, 그리고 개구부들(78a)에 의해 노출되는, 금속층(73)의 컨택 포인트들 위에 형성된다. 도 66에 도시된 금속층(8)은, 폴리머층(78) 위의, 그리고 개구부들(78a)에 의해 노출되는, 금속층(73)의 컨택 포인트들 위의 이전에 설명한 접착층(8a)과; 이 접착층(8a) 위의 이전에 설명한 씨드층(8b)과; 이 씨드층(8b) 위의 이전에 설명한 금속층(8c)과; 그리고 이 금속층(8c) 위의 이전에 설명한 금속층(8d)으로 구성된다. 금속층(8)을 형성한 후, 도 40-52에 도시된 단계들을 수행하여, 시스템-인 패키지 또는 다중칩 모듈을 제공할 수 있으며, 이러한 시스템-인 패키지 또는 다중칩 모듈은, 솔더 범프들 또는 볼들(29a)을 이용하여, 마더 보드, 프린트 회로 기판, 금속 기판, 유리 기판 또는 세라믹 기판에 연결될 수 있다.
[00368] 대안적으로, 도 67을 참조하여, 금속층(8)을 형성한 후, 도 40-49, 53 및 54에 도시된 단계들을 수행하여, 시스템-인 패키지 또는 다중칩 모듈을 제공할 수 있으며, 이러한 시스템-인 패키지 또는 다중칩 모듈은, 금속 필러들 또는 범프들(39)을 이용하여, 마더 보드, 프린트 회로 기판, 금속 기판, 유리 기판 또는 세라믹 기판에 연결될 수 있다.
[00369] 도 66 또는 67에 도시된 시스템-인 패키지 또는 다중칩 모듈과 관련하여, 패터닝된 금속층(7)의 상부 투시도는 도 37에 대해 참조될 수 있으며, 그리고 패터닝된 금속층(7)은 도 37에 나타낸 클럭 상호접속부, 버스 또는 트레이스(7c), 접지 평면, 버스 또는 트레이스(7g), 전력 평면들, 버스들 또는 트레이스들(7p) 및 신호 상호접속부들, 트레이스들 또는 라인들(7s)을 포함할 수 있다.
[00370] 도 66 또는 67에 나타낸 시스템-인 패키지 또는 다중칩 모듈의 금속층(8)은, 폴리머층(78) 내의 하나 이상의 개구부들(78)을 통해, 도 37에 나타낸 전력 평면들, 버스들 또는 트레이스들(7p)중 하나 이상에 연결되거나, 또는 폴리머층(78) 내의 하나 이상의 개구부들(78)을 통해, 도 37에 나타낸 접지 평면, 버스 또는 트레이스(7g)에 연결될 수 있다. 도 66 또는 67에 나타낸 시스템-인 패키지 또는 다중칩 모듈의 칩들(140) 각각은, 패터닝된 금속층(6), 금속 필러들 또는 범프들(64)중 하나, 및 전력 평면, 버스 또는 트레이스(7p) 또는 접지 평면, 버스 또는 트레이스(7g)와 같은 패터닝된 금속층(7)을 차례로 관통하여 금속층(8)에 연결되는 금속 트레이스들 또는 패드들(66)중 하나를 가질 수 있다.
[00371] 도 66 또는 67에 나타낸 시스템-인 패키지 또는 다중칩 모듈과 관련하여, 모든 수동 컴포넌트들(910) 및 모든 칩들(120, 130 및 140)은 전력 전압을 제공하기 위한 전력 시스템(power system) 및 접지 전압을 제공하기 위한 접지 시스템(ground system)에 의해 둘러싸인다. 전력 시스템은 칩들(120) 아래의 패터닝된 금속층(1) 및 가장 왼쪽의 금속 필러들 또는 범프들(14, 34 및 54)에 의해 제공될 수 있으며, 그리고 접지 시스템은 가장 오른쪽의 금속 필러들 또는 범프들(14, 34 및 54) 및 써멀 확산 평면의 역할을 하는 금속층(8)에 의해 제공될 수 있다. 대안적으로는, 접지 시스템이 칩들(120) 아래의 패터닝된 금속층(1) 및 가장 왼쪽의 금속 필러들 또는 범프들(14, 34 및 54)에 의해 제공될 수 있으며, 그리고 전력 시스템이 가장 오른쪽의 금속 필러들 또는 범프들(14, 34 및 54) 및 써멀 확산 평면의 역할을 하는 금속층(8)에 의해 제공될 수 있다.
[00372] 바닥면 또는 연마된 표면의 전체 면적에 대한 도 66 또는 도 67에 도시된 시스템-인 패키지 또는 다중칩 모듈의 상면들(54a, 64a 및 87a)을 포함하는 바닥면 또는 연마된 표면을 덮는 패터닝된 금속층(7)의 전체 면적의 커버리지비는 50% 내지 95%, 바람직하게는 60% 내지 90% 범위이다.
[00373] 도 68-73은 본 개시의 다른 실시예에 따라 다른 시스템-인 패키지 또는 다중칩 모듈을 형성하는 공정을 나타낸다. 도 68을 참조하여, 도 1-34에 도시된 단계들이 수행된 이후, 예를 들어 0.2 내지 10 마이크로미터, 바람직하게는 1 내지 5 마이크로미터의 두께를 갖는 장벽/습윤층(barrier/wetting layer)(74)이, 전기 도금 또는 무전해 도금 공정을 이용하여, 개구부들(96a) 내에, 그리고 이 개구부들(96a) 내의 금속층(73) 위에 형성될 수 있다. 장벽/습윤층(74)은 니켈, 금, 은, 주석, 팔라듐, 백금, 로듐, 루테늄 또는 레늄의 단일층이거나, 또는 이전에 설명한 금속들로 이루어진 합성층이 될 수 있다.
[00374] 예를 들어, 장벽/습윤층(74)은, 개구부들(96a) 내에, 그리고 이 개구부들(96a) 내의 금속층(73), 바람직하게는 이전에 설명한 구리층(73) 위에, 예를 들어 0.2 내지 10 마이크로미터, 바람직하게는 1 내지 5 마이크로미터의 두께로, 니켈층을 전기 도금 또는 무전해 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[00375] 대안적으로, 장벽/습윤층(74)은, 개구부들(96a) 내에, 그리고 이 개구부들(96a) 내의 금속층(73), 바람직하게는 이전에 설명한 구리층(73) 위에 니켈층을 전기 도금 또는 무전해 도금한 다음, 개구부들(96a) 내에, 그리고 이 개구부들(96a) 내의 전기 도금된 또는 무전해 도금된 니켈층 위에, 금층, 팔라듐층, 주석층, 또는 은층을 전기 도금 또는 무전해 도금함으로써 형성되는 이중 금속층들로 구성될 수 있다.
[00376] 도 69를 참조하여, 장벽/습윤층(74)을 형성한 후, 아민을 함유하는 화학 용액 또는 NaCO3를 이용하여, 포토레지스트층(96)이 제거된다. 다음으로, 금속층(73) 아래에 있지 않은 씨드층(72)이 습식 화학 식각 공정 또는 반응성 이온 식각(RIE) 공정을 이용하여 제거된다. 다음으로, 금속층(73) 아래에 있지 않은 접착층(71)이 습식 화학 식각 공정 또는 반응성 이온 식각(RIE) 공정을 이용하여 제거된다.
[00377] 이에 따라, 접착층(71), 씨드층(72), 금속층(73) 및 장벽/습윤층(74)은 패터닝된 금속층(7)을 구성하는 바, 이러한 패터닝된 금속층(7)은 충전 또는 캡슐화층(87)의 상면(87a), 금속 필러들 또는 범프들(54)의 상면들(54a), 및 금속 필러들 또는 범프들(64)의 상면들(64a)에 형성된다. 도 69에 도시된 패터닝된 금속층(7)은 금속 평면, 버스 또는 트레이스, 이를 테면 신호 트레이스, 클럭 버스, 클럭 트레이스, 전력 평면, 전력 버스, 전력 트레이스, 접지 평면, 접지 버스 또는 접지 트레이스를 포함함으로써, 하나 이상의 금속 필러들 또는 범프들(54)을 연결하거나, 하나 이상의 금속 필러들 또는 범프들(64)을 연결하거나, 또는 하나 이상의 금속 필러들 또는 범프들(54)을 하나 이상의 금속 필러들 또는 범프들(64)에 연결할 수 있다.
[00378] 도 70을 참조하여, 도 69에 도시된 단계 이후, 예를 들어 1 내지 20 마이크로미터, 바람직하게는 2 내지 15 마이크로미터 또는 5 내지 10 마이크로미터의 두께를 갖는 폴리머층(98)이, 패터닝된 금속층(7)의 장벽/습윤층(74) 위에, 그리고 충전 또는 캡슐화층(87)의 상면(87a)에 형성될 수 있으며, 이러한 폴리머층(98) 내의 다수의 개구부들(98a)은 장벽/습윤층(74)의 다수의 컨택 포인트들 위에 있으며, 이들을 노출시킨다. 폴리머층(98)은 폴리이미드층, PBO(polybenzoxazole) 층, BCB(benzocyclobutane) 층, 에폭시층, PPO(poly-phenylene oxide) 층, 시로세인 층 또는 SU-8 층이 될 수 있다.
[00379] 다음으로, 도 71을 참조하여, 개구부들(98a)에 의해 노출되는, 장벽/습윤층(74)의 컨택 포인트들 위에 형성되는 다수의 솔더 접합부들(720)과 칩(160)의 다수의 금속 필러들 또는 범프들(710)을 본딩함으로써, 개구부들(98a)에 의해 노출되는, 장벽/습윤층(74)의 컨택 포인트들 위에, 칩(160)이 장착될 수 있다. 다음으로, 에폭시, 폴리이미드, BCB(benzocyclobutane), PBO(polybenzoxazole), PPO(poly-phenylene oxide), 시로세인 또는 SU-8과 같은 언더필(underfill)(730)이, 칩(160)과 폴리머층(98) 사이의 갭 내에 채워짐으로써, 금속 필러들 또는 범프들(710)을 둘러쌀 수 있다.
[00380] 칩(160)은 x86 아키텍쳐에 의해 설계되는 중앙 처리 유닛(CPU) 칩, ARM, 스트롱 ARM 또는 MIP들과 같은, 비 x86 아키텍쳐들에 의해 설계되는 중앙 처리 유닛(CPU) 칩, 베이스밴드 칩, 그래픽 처리 유닛(GPU) 칩, 디지털 신호 처리(DSP) 칩, 무선 로컬 영역 네트워크(WLAN) 칩, 플래시 메모리 칩, 다이내믹 랜덤 액세스 메모리(DRAM) 칩 또는 스태틱 랜덤 액세스 메모리(SRAM) 칩과 같은 메모리 칩, 논리 칩, 아날로그 칩, 전력 디바이스, 레귤레이터, 전력 관리 디바이스, 위성 위치확인 시스템(GPS) 칩, 블루투스 칩, x86 아키텍쳐 또는 비 x86 아키텍쳐들에 의해 설계되는, 그래픽 처리 유닛(GPU) 회로 블록, 무선 로컬 영역 네트워크(WLAN) 회로 블록 및 중앙 처리 유닛(CPU) 회로 블록을 포함하지만, 어떠한 베이스밴드 회로 블록도 포함하지 않는 시스템-온 칩(SOC), x86 아키텍쳐 또는 비 x86 아키텍쳐들에 의해 설계되는, 베이스밴드 회로 블록, 무선 로컬 영역 네트워크(WLAN) 회로 블록 및 중앙 처리 유닛(CPU) 회로 블록을 포함하지만, 어떠한 그래픽 처리 유닛(GPU) 회로 블록도 포함하지 않는 시스템-온 칩(SOC), x86 아키텍쳐 또는 비 x86 아키텍쳐들에 의해 설계되는, 베이스밴드 회로 블록, 그래픽 처리 유닛(GPU) 회로 블록 및 중앙 처리 유닛(CPU) 회로 블록을 포함하지만, 어떠한 무선 로컬 영역 네트워크(WLAN) 회로 블록도 포함하지 않는 시스템-온 칩(SOC), 베이스밴드 회로 블록 및 무선 로컬 영역 네트워크(WLAN) 회로 블록을 포함하지만, 어떠한 그래픽 처리 유닛(GPU) 회로 블록 및 어떠한 중앙 처리 유닛(CPU) 회로 블록도 포함하지 않는 시스템-온 칩(SOC), 또는 그래픽 처리 유닛(GPU) 회로 블록 및 무선 로컬 영역 네트워크(WLAN) 회로 블록을 포함하지만, 어떠한 베이스밴드 회로 블록 및 어떠한 중앙 처리 유닛(CPU) 회로 블록도 포함하지 않는 시스템-온 칩(SOC)이 될 수 있다. 대안적으로, 칩(160)은 x86 아키텍쳐 또는 비 x86 아키텍쳐에 의해 설계되는 중앙 처리 유닛(CPU) 회로 블록, 그래픽 처리 유닛(GPU) 회로 블록, 베이스밴드 회로 블록, 디지털 신호 처리(DSP) 회로 블록, 메모리 회로 블록, 블루투스 회로 블록, 위성 위치확인 시스템(GPS) 회로 블록, 무선 로컬 영역 네트워크(WLAN) 회로 블록, 및/또는 모뎀 회로 블록을 포함하는 칩이 될 수 있다.
[00381] 도 71에 나타낸 바와 같이, 칩(160)은, 트랜지스터들을 포함하는 반도체 기판(164)과; 반도체 기판(164) 아래의 패시베이션층(162)과; 반도체 기판(164)과 패시베이션층(162) 사이의 다수의 금속 상호접속부들과; 반도체 기판(164)과 패시베이션층(162) 사이의 다수의 유전층들과; 반도체 기판(164)과 패시베이션층(162) 사이의 다수의 금속 트레이스들 또는 패드들(163)과; 그리고 패시베이션층(162) 내의 다수의 개구부들(162a)에 의해 노출되는, 금속 트레이스들 또는 패드들(163)의 다수의 컨택 포인트들 아래의 금속 필러들 또는 범프들(710)을 포함한다. 트랜지스터들은 NMOS 트랜지스터들, PMOS 트랜지스터들 또는 바이폴라 트랜지스터들이 될 수 있다. 유전층들은 실리콘 산화물, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 실리콘 카본 나이트라이드 또는 실리콘 옥시카바이드의 단일층, 또는 이전에 설명한 물질들로 이루어진 합성층이 될 수 있다. 금속 상호접속부들은, 예를 들어 10 나노미터 내지 2 마이크로미터의 두께를 가질 수 있으며, 전기 도금된 구리, 알루미늄, 알루미늄-구리-합금 또는 텅스텐을 포함할 수 있다.
[00382] 패시베이션층(162) 내의 다수의 개구부들(162a)에 의해 노출되는, 금속 트레이스들 또는 패드들(163)의 컨택 포인트들은 개구부들(162a)의 상부들에 있으며, 그리고 패시베이션층(162) 내의 개구부들(162a)은 금속 트레이스들 또는 패드들(163)의 컨택 포인트들의 아래에 있다. 개구부들(162a) 각각은, 예를 들어 0.5 내지 100 마이크로미터, 바람직하게는 1 내지 20 마이크로미터의 적절한 폭 또는 직경을 가질 수 있다. 금속 필러들 또는 범프들(710)은, 개구부들(162a)을 통해, 이 개구부들(162a)에 의해 노출되는 금속 트레이스들 또는 패드들(163)의 컨택 포인트들에 연결될 수 있다. 금속 트레이스들 또는 패드들(163)은 알루미늄, 알루미늄-구리-합금 또는 전기 도금된 구리를 포함할 수 있다.
[00383] 대안적으로, 도 71에 나타낸 칩(160)은 반도체 기판(164)과 패시베이션층(162) 사이의 다수의 카본 나노튜브 상호접속부들과, 그리고 패시베이션층(162) 아래의, 예를 들어 3 마이크로미터 보다 큰, 이를 테면 3 내지 20 마이크로미터, 바람직하게는 5 내지 12 마이크로미터의 두께를 갖는 유기 폴리머층을 더 포함할 수 있다. 이러한 유기 폴리머층 내의 다수의 개구부들은, 패시베이션층(162) 내의 개구부들(162a)에 의해 노출되는, 금속 트레이스들 또는 패드들(163)의 컨택 포인트들의 아래에 있으며, 이들을 노출시킨다. 유기 폴리머층은 폴리이미드, BCB(benzocyclobutane), PBO(polybenzoxazole), PPO(poly-phenylene oxide), 시로세인, SU-8 또는 에폭시가 될 수 있다. 이 경우, 금속 필러들 또는 범프들(710)은, 유기 폴리머층 내의 개구부들을 통해, 개구부들(162a)에 의해 노출되는, 금속 트레이스들 또는 패드들(163)의 컨택 포인트들에 연결될 수 있다. 칩(160)은 카본 나노튜브 상호접속부들을 통해 트랜지스터들에 연결되는 금속 상호접속부들을 가질 수 있다.
[00384] 반도체 기판(164)은, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 10 내지 100 마이크로미터 또는 10 내지 500 마이크로미터의 두께를 가질 수 있다. 반도체 기판(164)은 실리콘 기판 또는 갈륨 비소(GaAs) 기판이 될 수 있다.
[00385] 패시베이션층(162)은, 예를 들어 화학 기상 증착(CVD) 방법과 같은 적절한 공정 또는 공정들에 의해 형성될 수 있다. 패시베이션층(162)은, 예를 들어 0.2 마이크로미터 보다 큰, 이를 테면 0.3 내지 1.5 마이크로미터의 두께를 가질 수 있다. 패시베이션층(162)은 실리콘 산화물(이를 테면, SiO2), 실리콘 나이트라이드(이를 테면, Si3N4), 실리콘 옥시나이트라이드, 실리콘 옥시카바이드, 포스포실리케이트 글래스(PSG), 실리콘 카본 나이트라이드, 또는 이전에 설명한 물질들의 합성으로 이루어질 수 있다. 예를 들어, 패시베이션층(162)은 2개의 무기층들을 포함할 수 있으며, 이러한 2개의 무기층들은, 예를 들어 0.3 내지 1.5 마이크로미터의 적절한 두께를 갖는, 실리콘 산화물 또는 실리콘 옥시카바이드와 같은 산화물, 및 예를 들어 0.3 내지 1.5 마이크로미터의 적절한 두께를 갖는, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 또는 실리콘 카본 나이트라이드와 같은 질화물층이 될 수 있다.
[00386] 솔더 접합부들(720)과 본딩된 이후, 금속 필러들 또는 범프들(710)은, 예를 들어 10 마이크로미터 보다 큰, 이를 테면 10 내지 100 마이크로미터, 바람직하게는 10 내지 30 마이크로미터의 두께 또는 높이와, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 10 내지 100 마이크로미터, 바람직하게는 10 내지 30 마이크로미터의 적절한 폭 또는 직경을 가질 수 있다. 금속 필러들 또는 범프들(710)의 이웃하는 또는 인접하는 쌍들 간의 피치는, 요구에 따라 선택될 수 있는 바, 예를 들어 80 내지 150 마이크로미터 또는 150 내지 300 마이크로미터와 같이, 80 마이크로미터 보다 크거나, 또는 예를 들어 5 내지 50 마이크로미터 또는 50 내지 80 마이크로미터와 같이, 80 마이크로미터 보다 작을 수 있다.
[00387] 개구부들(162a)에 의해 노출되는, 금속 트레이스들 또는 패드들(163)의 컨택 포인트들과 솔더 접합부들(720) 사이의 금속 필러들 또는 범프들(710)은, 개구부들(162a)에 의해 노출되는, 금속 트레이스들 또는 패드들(163)의 컨택 포인트들 아래의, 그리고 패시베이션층(162) 아래의 접착층(711)과, 이 접착층(711) 아래의 씨드층(712)과, 그리고 이 씨드층(712) 아래의 그리고 솔더 접합부들(720) 윗쪽의 금속층(713)으로 구성된다. 금속층(713)은 씨드층(712) 및 접착층(711)을 통해, 패시베이션층(162) 내의 개구부들(162a)에 의해 노출되는, 금속 트레이스들 또는 패드들(163)의 컨택 포인트들에 연결될 수 있으며, 그리고 솔더 접합부들(720)을 통해, 폴리머층(98) 내의 개구부들(98a)에 의해 노출되는, 장벽/습윤층(74)의 컨택 포인트들에 연결될 수 있다.
[00388] 접착층(711)은, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 가질 수 있다. 씨드층(712)은, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 가질 수 있다. 접착층(711)의 물질은 티타늄, 티타늄-텅스텐 합금, 티타늄 나이트라이드, 크롬, 탄탈륨, 탄탈륨 나이트라이드, 니켈 또는 니켈 바나듐을 포함할 수 있다. 씨드층(712)의 물질은 구리, 은, 금, 니켈 또는 티타늄-구리 합금을 포함할 수 있다.
[00389] 예를 들어, 접착층(711)이, 개구부들(162a)에 의해 노출되는, 금속 트레이스들 또는 패드들(163)의 컨택 포인트들 아래의, 그리고 패시베이션층(162) 아래의, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 티타늄-텅스텐 합금, 티타늄 또는 티타늄 나이트라이드의 단일층과 같은 티타늄 함유층일 때, 씨드층(712)은 이러한 티타늄 함유층 아래의, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층 또는 니켈층이 될 수 있다.
[00390] 대안적으로, 접착층(711)이, 개구부들(162a)에 의해 노출되는, 금속 트레이스들 또는 패드들(163)의 컨택 포인트들 아래의, 그리고 패시베이션층(162) 아래의, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 탄탈륨 또는 탄탈륨 나이트라이드의 단일층과 같은 탄탈륨 함유층일 때, 씨드층(712)은 이러한 탄탈륨 함유층 아래의, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층 또는 니켈층이 될 수 있다.
[00391] 대안적으로, 접착층(711)이, 개구부들(162a)에 의해 노출되는, 금속 트레이스들 또는 패드들(163)의 컨택 포인트들 아래의, 그리고 패시베이션층(162) 아래의, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 크롬의 단일층과 같은 크롬 함유층일 때, 씨드층(712)은 이러한 크롬 함유층 아래의, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층 또는 니켈층이 될 수 있다.
[00392] 대안적으로, 접착층(711)이, 개구부들(162a)에 의해 노출되는, 금속 트레이스들 또는 패드들(163)의 컨택 포인트들 아래의, 그리고 패시베이션층(162) 아래의, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 니켈 또는 니켈 바나듐의 단일층과 같은 니켈 함유층일 때, 씨드층(712)은 이러한 니켈 함유층 아래의, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층, 금층 또는 니켈층이 될 수 있다.
[00393] 금속층(713)은, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 가질 수 있다. 금속층(713)의 측벽들은 접착층(711) 및 씨드층(712)에 의해 덮이지 않는다. 금속층(713)은 구리, 은, 금, 팔라듐 또는 니켈의 단일층이거나, 또는 이전에 설명한 금속들의 합성층이 될 수 있다.
[00394] 예를 들어, 금속층(713)은, 씨드층(712), 바람직하게는 이전에 설명한 구리 또는 티타늄-구리-합금 씨드층(712) 아래의, 그리고 솔더 접합부들(720) 윗쪽의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 단일 구리층이 될 수 있다.
[00395] 대안적으로, 금속층(713)은, 씨드층(712), 바람직하게는 이전에 설명한 은 씨드층(712) 아래의, 그리고 솔더 접합부들(720) 윗쪽의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 단일 은층이 될 수 있다.
[00396] 대안적으로, 금속층(713)은, 씨드층(712), 바람직하게는 이전에 설명한 금 씨드층(712) 아래의, 그리고 솔더 접합부들(720) 윗쪽의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 단일 금층이 될 수 있다.
[00397] 대안적으로, 금속층(713)은, 씨드층(712), 바람직하게는 이전에 설명한 구리, 니켈 또는 티타늄-구리-합금 씨드층(712) 아래의, 그리고 솔더 접합부들(720) 윗쪽의, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 단일 니켈층이 될 수 있다.
[00398] 대안적으로, 금속층(713)은, 씨드층(712), 바람직하게는 이전에 설명한 구리 또는 티타늄-구리-합금 씨드층(712) 아래의, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 35 마이크로미터의 두께를 갖는 전기 도금된 구리층과; 이러한 전기 도금된 구리층 아래의, 예를 들어 0.5 내지 10 마이크로미터, 바람직하게는 1 내지 5 마이크로미터의 두께를 갖는 니켈 함유층과; 그리고 이러한 니켈 함유층 아래의 그리고 솔더 접합부들(720) 윗쪽의, 예를 들어 0.05 내지 2 마이크로미터, 바람직하게는 0.5 내지 1 마이크로미터의 두께를 갖는 금 함유층으로 구성될 수 있다.
[00399] 칩(160)은 칩 프루빙 테스팅(CP 테스팅), 빌드인 셀프 테스팅 또는 외부 신호 연결을 위해 기능하는 입/출력(I/O) 회로들을 포함할 수 있다. 이러한 입/출력(I/O) 회로들 각각은 구동기, 수신기 및/또는 정전 방전(ESD) 회로를 포함할 수 있다. 입/출력(I/O) 회로들중 하나는 15 pF(피코 패러드) 내지 50 pF 의 총 로딩(총 캐패시턴스)을 갖는다. 칩(160)은 시스템-인 패키지 또는 다중칩 모듈에 대한 테스팅 시간을 줄이기 위해 빌트인 셀프 테스트(BIST) 회로들을 가질 수 있다.
[00400] 금속 필러들 또는 범프들(710)과 본딩된 이후, 솔더 접합부들(720)은, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 30 마이크로미터의 두께를 가질 수 있으며, 그리고 비스머스, 인듐, 주석-납 합금, 주석-금, 주석-은 합금 또는 주석-은-구리 합금을 포함할 수 있다.
[00401] 도 72를 참조하여, 도 71에 도시된 단계 이후, 도 40-52에 도시된 단계들을 수행하여, 시스템-인 패키지 또는 다중칩 모듈을 제공할 수 있으며, 이러한 시스템-인 패키지 또는 다중칩 모듈은, 솔더 범프들 또는 볼들(29a)을 이용하여, 마더 보드, 프린트 회로 기판, 금속 기판, 유리 기판 또는 세라믹 기판에 연결될 수 있다.
[00402] 대안적으로, 도 73을 참조하여, 도 71에 도시된 단계 이후, 도 40-49, 53 및 54에 도시된 단계들을 수행하여, 시스템-인 패키지 또는 다중칩 모듈을 제공할 수 있으며, 이러한 시스템-인 패키지 또는 다중칩 모듈은, 금속 필러들 또는 범프들(39)을 이용하여, 마더 보드, 프린트 회로 기판, 금속 기판, 유리 기판 또는 세라믹 기판에 연결될 수 있다.
[00403] 도 72 또는 73에 도시된 시스템-인 패키지 또는 다중칩 모듈과 관련하여, 패터닝된 금속층(7)의 상부 투시도는 도 37에 대해 참조될 수 있으며, 그리고 패터닝된 금속층(7)은 도 37에 나타낸 클럭 상호접속부, 버스 또는 트레이스(7c), 접지 평면, 버스 또는 트레이스(7g), 전력 평면들, 버스들 또는 트레이스들(7p), 및 신호 상호접속부들, 트레이스들 또는 라인들(7s)을 포함할 수 있다. 바닥면 또는 연마된 표면의 전체 면적에 대한 도 72 또는 73에 도시된 시스템-인 패키지 또는 다중칩 모듈의 상면들(54a, 64a 및 87a)을 포함하는 바닥면 또는 연마된 표면을 덮는 패터닝된 금속층(7)의 전체 면적의 커버리지비는 50% 내지 95%, 바람직하게는 60% 내지 90% 범위이다.
[00404] 도 72 또는 73에 도시된 시스템-인 패키지 또는 다중칩 모듈의 칩(160)은, 금속 필러들 또는 범프들(710)중 하나, 솔더 접합부들(720)중 하나, 클럭 상호접속부, 버스 또는 트레이스(7c), 접지 평면, 버스 또는 트레이스(7g), 전력 평면, 버스 또는 트레이스(7p) 또는 신호 상호접속부, 트레이스 또는 라인(7s)과 같은 패터닝된 금속층(7), 하나 이상의 금속 필러들 또는 범프들(64), 및 패터닝된 금속층(6)을 차례로 관통하여, 하나 이상의 칩들(140) 내의 하나 이상의 금속 트레이스들 또는 패드들(66)에 연결되는 금속 트레이스들 또는 패드들(163)중 하나를 가질 수 있다.
[00405] 도 72 또는 73에 도시된 시스템-인 패키지 또는 다중칩 모듈의 칩(160)은, 금속 필러들 또는 범프들(710)중 하나, 솔더 접합부들(720)중 하나, 클럭 상호접속부, 버스 또는 트레이스(7c), 접지 평면, 버스 또는 트레이스(7g), 전력 평면, 버스 또는 트레이스(7p) 또는 신호 상호접속부, 트레이스 또는 라인(7s)과 같은 패터닝된 금속층(7), 하나 이상의 금속 필러들 또는 범프들(54), 패터닝된 금속층(5), 하나 이상의 금속 필러들 또는 범프들(44), 및 패터닝된 금속층(4)을 차례로 관통하여, 하나 이상의 칩들(130) 내의 하나 이상의 금속 트레이스들 또는 패드들(46)에 연결되는 금속 트레이스들 또는 패드들(163)중 다른 하나를 가질 수 있다.
[00406] 도 72 또는 73에 도시된 시스템-인 패키지 또는 다중칩 모듈의 칩(160)은, 금속 필러들 또는 범프들(710)중 하나, 솔더 접합부들(720)중 하나, 클럭 상호접속부, 버스 또는 트레이스(7c), 접지 평면, 버스 또는 트레이스(7g), 전력 평면, 버스 또는 트레이스(7p) 또는 신호 상호접속부, 트레이스 또는 라인(7s)과 같은 패터닝된 금속층(7), 하나 이상의 금속 필러들 또는 범프들(54), 패터닝된 금속층(5), 하나 이상의 금속 필러들 또는 범프들(34), 패터닝된 금속층(3), 하나 이상의 금속 필러들 또는 범프들(24), 및 패터닝된 금속층(2)을 차례로 관통하여, 하나 이상의 칩들(120)(이들중 하나가 도 72 또는 73에 나타나있다) 내의 금속 트레이스들 또는 패드들(26)중 하나 이상에 연결되는 금속 트레이스들 또는 패드들(163)중 다른 하나를 가질 수 있다.
[00407] 도 72 또는 73에 나타낸 칩들(120, 130, 140 및 160)중 하나는, 칩들(120, 130, 140 및 160)중 다른 하나에 대한 인트라칩 신호 연결부(intra-chip signal connection)의 역할을 하는 작은(small) 입/출력(I/O) 회로들을 포함할 수 있는 바, 이러한 I/O 회로들은, 예를 들어 128 이상, 512 이상, 32 내지 2048, 128 내지 2048, 256 내지 1024, 또는 512 내지 1024의 데이터 비트 폭(data bit width)을 갖는다. 이러한 작은 I/O 회로들 각각은 작은 구동기 및 작은 ESD(정전 방전) 회로로 구성되거나(또는 어떠한 ESD 회로도 포함하지 않을 수도 있다), 또는 작은 수신기 및 작은 ESD 회로로 구성될 수 있다(또는 어떠한 ESD 회로도 포함하지 않을 수도 있다). 예시적인 실시예들에 있어서, 이러한 작은 I/O 회로들중 하나는 0.1 pF 내지 10 pF, 바람직하게는 0.1 pF 내지 2 pF의 총 로딩(총 캐패시턴스)을 가질 수 있다. 예시적인 실시예들에서, 작은 구동기는 0.01 pF 내지 10 pF, 0.1 pF 내지 10 pF, 0.1 pF 내지 5 pF, 0.1 pF 내지 2 pF, 0.1 pF 내지 1 pF, 또는 0.01 pF 내지 1 pF의 출력 캐패시턴스(로딩)를 가질 수 있다. 예시적인 실시예들에서, 작은 수신기는 0.01 pF 내지 10 pF, 0.1 pF 내지 10 pF, 0.1 pF 내지 5 pF, 0.1 pF 내지 2 pF, 0.1 pF 내지 1 pF, 또는 0.01 pF 내지 1 pF의 입력 캐패시턴스(로딩)를 가질 수 있다.
[00408] 도 74는 본 개시의 일 실시예에 따른 모듈을 나타내는 바, 이 모듈은 다음의 단계들에 의해 형성될 수 있다. 도 1-38에 도시된 단계들 이후, 싱귤레이션 공정을 수행하여, 기판(110), 충전 또는 캡슐화층들(85, 86 및 87) 및 폴리머층(98)을 절단하고, 시스템-인 패키지 또는 다중칩 모듈을 제공할 수 있다. 다음으로, 시스템-인 패키지 또는 다중칩 모듈은 아교 물질(820)에 의해 볼 그리드 어레이(BGA) 기판(810)의 상부측에 부착된다. 다음으로, 와이어-본딩 공정을 이용하여, 각각의 와이어 본딩된 와이어(830)의 하나의 단부가, 폴리머층(98) 내의 개구부들(98a)에 의해 노출되는, 시스템-인 패키지 또는 다중칩 모듈의 금속층(73)의 컨택 포인트들중 하나와 볼 본딩(ball bonding)될 수 있으며, 각각의 와이어 본딩된 와이어(830)의 다른 단부는 볼 그리드 어레이(BGA) 기판(810)의 상부측의 컨택 포인트들중 하나와 웨지 본딩(wedge bonding)될 수 있다. 다음으로, 에폭시 및 카본 필러(carbon filler)를 포함하는 몰딩 화합물(molding compound)(850)이 볼 그리드 어레이(BGA) 기판(810)의 상부측에, 시스템-인 패키지 또는 다중칩 모듈 위에, 그리고 와이어 본딩된 와이어들(830) 위에 형성됨으로써, 시스템-인 패키지 또는 다중칩 모듈 및 와이어 본딩된 와이어들(830)을 캡슐화한다. 다음으로, 250 내지 1000 마이크로미터의 직경을 갖는 다수의 솔더 볼들(840)이 볼 그리드 어레이(BGA) 기판(810)의 바닥측에 형성된다. 다음으로, 싱귤레이션 공정을 수행하여, 볼 그리드 어레이(BGA) 기판(810) 및 몰딩 화합물(850)을 절단하고, 도 74에 나타낸 모듈을 제공할 수 있다. 도 74에 나타낸 모듈은, 솔더 볼들(840)을 이용하여, 마더 보드, 프린트 회로 기판, 금속 기판, 유리 기판 또는 세라믹 기판에 연결될 수 있다.
[00409] 볼 그리드 어레이(BGA) 기판(810)은 BT(bismaleimide triazine), 유리 섬유(fiberglass) 또는 세라믹을 포함할 수 있다. 아교 물질(820)은 폴리이미드, BCB(benzocyclobutane), PBO(polybenzoxazole), PPO(poly-phenylene oxide), 에폭시, 시로세인 또는 SU-8이 될 수 있으며, 예를 들어 3 마이크로미터 보다 큰, 이를 테면 3 내지 100 마이크로미터, 바람직하게는 5 내지 50 마이크로미터 또는 10 내지 30 마이크로미터의 두께를 가질 수 있다. 폴리머층(98) 내의 개구부들(98a)에 의해 노출되는, 시스템-인 패키지 또는 다중칩 모듈의 금속층(73)의 컨택 포인트들은, 와이어 본딩된 와이어들(830)을 통해 볼 그리드 어레이(BGA) 기판(810)의 상부측의 컨택 포인트들에 연결될 수 있다. 와이어 본딩된 와이어들(830)은 금 와이어들, 구리 와이어들 또는 알루미늄 와어어들이 될 수 있는 바, 이들 각각은 5 내지 50 마이크로미터, 바람직하게는 10 내지 35 마이크로미터의 직경을 갖는다. 솔더 볼들(840)은 비스머스, 인듐, 주석-납 합금, 주석-은 합금, 주석-은-구리 합금 또는 주석-금을 포함할 수 있다.
[00410] 도 75는 도 74에 도시된 모듈의 패터닝된 금속층(7)의 상부 투시도를 개략적으로 나타낸다. 도 74 및 75를 참조하여, 패터닝된 금속층(7)은 이전에 설명한 클럭 상호접속부, 버스 또는 트레이스 7c, 이전에 설명한 접지 평면, 버스 또는 트레이스(7g), 이전에 설명한 전력 평면들, 버스들 또는 트레이스들(7p), 및 이전에 설명한 신호 상호접속부들, 트레이스들 또는 라인들(7s)을 포함할 수 있다. 와이어 본딩된 와이어들(830)은 클럭 상호접속부, 버스 또는 트레이스(7c), 접지 평면, 버스 또는 트레이스(7g), 전력 평면들, 버스들 또는 트레이스들(7p) 및 신호 상호접속부들, 트레이스들 또는 라인들(7s)과 본딩될 수 있다. 도 74 및 75에 대한 보다 상세한 설명에 대해서는, 도 36 및 37에서의 설명을 참조한다.
[00411] 도 76-84는 본 개시의 다른 실시예에 따라 다른 시스템-인 패키지 또는 다중칩 모듈을 형성하는 공정을 나타낸다. 도 76을 참조하여, 도 1-38에 도시된 단계들이 수행된 후, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는 접착층(531)이, 스퍼터링 공정 또는 진공증착 공정과 같은 물리 기상 증착(PVD) 공정을 이용하여, 폴리머층(98) 위에, 그리고 개구부들(98a)에 의해 노출되는, 금속층(73)의 컨택 포인트들 위에 형성될 수 있다. 다음으로, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는 씨드층(532)이, 스퍼터링 공정 또는 진공증착 공정과 같은 물리 기상 증착(PVD) 공정, 또는 무전해 도금 공정을 이용하여, 접착층(531) 위에 형성될 수 있다. 다음으로, 스핀온 코팅 공정 또는 적층 공정을 이용하여, 포토레지스트층(103)이 씨드층(532) 위에 형성될 수 있다. 다음으로, 포토레지스트층(103)이 리소그래피 공정들, 즉 광 노광 및 현상에 의해 패터닝되어, 포토레지스트층(103) 내에 다수의 개구부들(103a)을 형성함으로써, 씨드층(532)을 노출시킨다.
[00412] 접착층(531)의 물질은 티타늄, 티타늄-텅스텐 합금, 티타늄 나이트라이드, 크롬, 탄탈륨, 탄탈륨 나이트라이드, 니켈 또는 니켈 바나듐을 포함할 수 있다. 씨드층(532)의 물질은 구리, 은, 금 또는 티타늄-구리 합금을 포함할 수 있다.
[00413] 예를 들어, 폴리머층(98) 위에, 그리고 개구부들(98a)에 의해 노출되는, 금속층(73)의 컨택 포인트들 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 티타늄-텅스텐 합금, 티타늄 또는 티타늄 나이트라이드의 단일층과 같은 티타늄 함유층을 스퍼터링함으로써 접착층(531)이 형성될 때, 씨드층(532)은 이러한 티타늄 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층 또는 금층을 스퍼터링함으로써 형성될 수 있다.
[00414] 대안적으로, 폴리머층(98) 위에, 그리고 개구부들(98a)에 의해 노출되는, 금속층(73)의 컨택 포인트들 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 탄탈륨 또는 탄탈륨 나이트라이드의 단일층과 같은 탄탈륨 함유층을 스퍼터링함으로써 접착층(531)이 형성될 때, 씨드층(532)은 이러한 탄탈륨 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층 또는 금층을 스퍼터링함으로써 형성될 수 있다.
[00415] 대안적으로, 폴리머층(98) 위에, 그리고 개구부들(98a)에 의해 노출되는, 금속층(73)의 컨택 포인트들 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 크롬의 단일층과 같은 크롬 함유층을 스퍼터링함으로써 접착층(531)이 형성될 때, 씨드층(532)은 이러한 크롬 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층 또는 금층을 스퍼터링함으로써 형성될 수 있다.
[00416] 대안적으로, 폴리머층(98) 위에, 그리고 개구부들(98a)에 의해 노출되는, 금속층(73)의 컨택 포인트들 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 니켈 또는 니켈 바나듐의 단일층과 같은 니켈 함유층을 스퍼터링함으로써 접착층(531)이 형성될 때, 씨드층(532)은 이러한 니켈 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층 또는 금층을 스퍼터링함으로써 형성될 수 있다.
[00417] 도 77을 참조하여, 도 76에 도시된 단계 이후, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 전도성층인 금속층(533)이, 전기 도금 공정을 포함하는 공정을 이용하여, 개구부들(103a) 내에, 그리고 이 개구부들(103a)에 의해 노출되는 씨드층(532) 위에 형성될 수 있다. 금속층(533)은 구리, 은, 금, 팔라듐, 백금, 로듐, 루테늄, 레늄 또는 니켈의 단일층이거나, 또는 이전에 설명한 금속들로 이루어진 합성층이 될 수 있다.
[00418] 예를 들어, 금속층(533)은, 개구부들(103a) 내에, 그리고 이 개구부들(103a)에 의해 노출되는 씨드층(532), 바람직하게는 이전에 설명한 구리 또는 티타늄-구리-합금 씨드층(532) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께로, 구리층을 전기 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[00419] 대안적으로, 금속층(533)은, 개구부들(103a) 내에, 그리고 이 개구부들(103a)에 의해 노출되는 씨드층(532), 바람직하게는 이전에 설명한 금 씨드층(532) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께로, 금층을 전기 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[00420] 도 78을 참조하여, 금속층(533)을 형성한 후, 포토레지스트층(103)이 아민을 함유하는 화학 용액 또는 NaCO3를 이용하여 제거된다. 다음으로, 금속층(533) 아래에 있지 않은 씨드층(532)이 습식 화학 식각 공정 또는 반응성 이온 식각(RIE) 공정을 이용하여 제거된다. 다음으로, 금속층(533) 아래에 있지 않은 접착층(531)이 습식 화학 식각 공정 또는 반응성 이온 식각(RIE) 공정을 이용하여 제거된다.
[00421] 이에 따라, 접착층(531), 씨드층(532) 및 금속층(533)은 패터닝된 금속층(530)을 구성하는 바, 이 패터닝된 금속층(530)은 폴리머층(98) 위에, 그리고 개구부들(98a)에 의해 노출되는, 금속층(73)의 컨택 포인트들 위에 형성된다. 패터닝된 금속층(530)은, 폴리머층(98) 내의 개구부들(98a)을 통해, 패터닝된 금속층(7)에 연결될 수 있다. 패터닝된 금속층(530)은 신호 트레이스, 클럭 버스, 클럭 트레이스, 전력 평면, 전력 버스, 전력 트레이스, 접지 평면, 접지 버스 또는 접지 트레이스와 같은, 금속 평면, 버스 또는 트레이스를 포함함으로써, 패터닝된 금속층(7)에 연결될 수 있다.
[00422] 다음으로, 도 79를 참조하여, 폴리머층(540)이, 패터닝된 금속층(530) 내의 금속층(533) 위에, 그리고 폴리머층(98) 위에 형성될 수 있으며, 폴리머층(540) 내의 다수의 개구부들(540a)은 패터닝된 금속층(530)의 금속층(533)의 다수의 컨택 포인트들 위에 있으며, 이들을 노출시킨다. 폴리머층(540)은 폴리이미드층, PBO(polybenzoxazole) 층, BCB(benzocyclobutane) 층, 에폭시층, PPO(poly-phenylene oxide) 층, 시로세인 층 또는 SU-8 층이 될 수 있으며, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 5 내지 15 마이크로미터 또는 5 내지 10 마이크로미터의 두께를 가질 수 있다.
[00423] 다음으로, 도 80을 참조하여, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는 접착층(18)이, 스퍼터링 공정 또는 진공증착 공정과 같은 물리 기상 증착(PVD) 공정을 이용하여, 개구부들(540a)에 의해 노출되는, 금속층(533)의 컨택 포인트들 위에, 그리고 폴리머층(540) 위에 형성될 수 있다. 다음으로, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는 씨드층(19)이, 스퍼터링 공정 또는 진공증착 공정과 같은 물리 기상 증착(PVD) 공정, 또는 무전해 도금 공정을 이용하여, 접착층(18) 위에 형성될 수 있다. 다음으로, 스핀온 코팅 공정 또는 적층 공정을 이용하여, 씨드층(19) 위에 포토레지스트층(89)이 형성될 수 있다. 다음으로, 포토레지스트층(89)이 리소그래피 공정들, 즉 광 노광 및 현상에 의해 패터닝되어, 포토레지스트층(89) 내에 다수의 개구부들(89b)을 형성함으로써, 씨드층(19)을 노출시킨다.
[00424] 접착층(18)의 물질은 티타늄, 티타늄-텅스텐 합금, 티타늄 나이트라이드, 크롬, 탄탈륨, 탄탈륨 나이트라이드, 니켈 또는 니켈 바나듐을 포함할 수 있다. 씨드층(19)의 물질은 구리, 은, 금 또는 티타늄-구리 합금을 포함할 수 있다.
[00425] 예를 들어, 개구부들(540a)에 의해 노출되는, 금속층(533)의 컨택 포인트들 위에, 그리고 폴리머층(540) 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 티타늄-텅스텐 합금, 티타늄 또는 티타늄 나이트라이드의 단일층과 같은 티타늄 함유층을 스퍼터링함으로써 접착층(18)이 형성될 때, 씨드층(19)은 이러한 티타늄 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층 또는 금층을 스퍼터링함으로써 형성될 수 있다.
[00426] 대안적으로, 개구부들(540a)에 의해 노출되는, 금속층(533)의 컨택 포인트들 위에, 그리고 폴리머층(540) 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 탄탈륨 또는 탄탈륨 나이트라이드의 단일층과 같은 탄탈륨 함유층을 스퍼터링함으로써 접착층(18)이 형성될 때, 씨드층(19)은 이러한 탄탈륨 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층 또는 금층을 스퍼터링함으로써 형성될 수 있다.
[00427] 대안적으로, 개구부들(540a)에 의해 노출되는, 금속층(533)의 컨택 포인트들 위에, 그리고 폴리머층(540) 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 크롬의 단일층과 같은 크롬 함유층을 스퍼터링함으로써 접착층(18)이 형성될 때, 씨드층(19)은 이러한 크롬 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층 또는 금층을 스퍼터링함으로써 형성될 수 있다.
[00428] 대안적으로, 개구부들(540a)에 의해 노출되는, 금속층(533)의 컨택 포인트들 위에, 그리고 폴리머층(540) 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 니켈 또는 니켈 바나듐의 단일층과 같은 니켈 함유층을 스퍼터링함으로써 접착층(18)이 형성될 때, 씨드층(19)은 이러한 니켈 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 은층, 티타늄-구리-합금층 또는 금층을 스퍼터링함으로써 형성될 수 있다.
[00429] 다음으로, 도 81을 참조하여, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 100 마이크로미터, 바람직하게는 5 내지 60 마이크로미터 또는 10 내지 50 마이크로미터의 두께를 갖는 전도성층인 금속층(27)이, 전기 도금 공정을 이용하여, 개구부들(89b) 내에, 그리고 이 개구부들(89b)에 의해 노출되는 씨드층(19) 위에 형성될 수 있다. 다음으로, 예를 들어 0.2 내지 10 마이크로미터, 바람직하게는 1 내지 5 마이크로미터의 두께를 갖는 장벽층인 금속층(28)이, 전기 도금 또는 무전해 도금 공정을 이용하여, 개구부들(89b) 내에, 그리고 이 개구부들(89b) 내의 금속층(27) 위에 형성될 수 있다. 다음으로, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 400 마이크로미터, 바람직하게는 10 내지 100 마이크로미터의 두께를 갖는 솔더층(29)이, 전기 도금 또는 무전해 도금 공정을 이용하여, 개구부들(89b) 내에, 그리고 이 개구부들(89b) 내의 금속층(28) 위에 형성될 수 있다.
[00430] 금속층(27)은 구리, 은 또는 금을 포함할 수 있다. 예를 들어, 금속층(27)은, 개구부들(89b) 내에, 그리고 이 개구부들(89b)에 의해 노출되는 씨드층(19), 바람직하게는 이전에 설명한 구리 또는 티타늄-구리-합금 씨드층(19) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 100 마이크로미터, 바람직하게는 5 내지 60 마이크로미터 또는 10 내지 50 마이크로미터의 두께로, 구리층을 전기 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[00431] 금속층(28)은 니켈, 니켈 바나듐 또는 금을 포함할 수 있다. 예를 들어, 금속층(28)은, 개구부들(89b) 내에, 그리고 이 개구부들(89b) 내의 금속층(27), 바람직하게는 이전에 설명한 전기 도금된 구리층(27) 위에, 예를 들어 0.2 내지 10 마이크로미터, 바람직하게는 1 내지 5 마이크로미터의 두께로, 니켈층 또는 니켈 바나듐층을 전기 도금 또는 무전해 도금함으로써 형성되는 단일 금속층이 될 수 있다. 대안적으로, 금속층(28)은, 개구부들(89b) 내에, 그리고 이 개구부들(89b) 내의 금속층(27), 바람직하게는 이전에 설명한 전기 도금된 구리층(27) 위에, 예를 들어 0.2 내지 10 마이크로미터, 바람직하게는 1 내지 5 마이크로미터의 두께로, 니켈층을 전기 도금 또는 무전해 도금한 다음, 개구부들(89b) 내에, 그리고 이 개구부들(89b) 내의 전기 도금된 또는 무전해 도금된 니켈층 위에, 예를 들어 0.005 내지 1 마이크로미터, 바람직하게는 0.05 내지 0.1 마이크로미터의 두께로, 금층을 전기 도금 또는 무전해 도금함으로써 형성되는 이중 금속층들로 구성될 수 있다.
[00432] 솔더층(29)은 비스머스, 인듐, 주석, 주석-납 합금, 주석-은 합금, 주석-은-구리 합금 또는 주석-금 합금을 포함할 수 있다. 예를 들어, 솔더층(29)은, 개구부들(89b) 내에, 그리고 이 개구부들(89b) 내의 금속층(28), 바람직하게는 이전에 설명한 전기 도금된 또는 무전해 도금된 니켈 또는 금층(28) 위에, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 5 내지 400 마이크로미터, 바람직하게는 10 내지 100 마이크로미터의 두께로, 비스머스 함유층, 인듐 함유층, 또는 주석-납 합금, 주석-은 합금, 주석-은-구리 합금 또는 주석-금 합금의 주석 함유층을 전기 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[00433] 도 82를 참조하여, 도 81에 도시된 솔더층(29)을 형성한 후, 포토레지스트층(89)이 아민을 함유하는 화학 용액 또는 NaCO3를 이용하여 제거된다. 다음으로, 금속층(27) 아래에 있지 않은 씨드층(19)이 습식 화학 식각 공정 또는 반응성 이온 식각(RIE) 공정을 이용하여 제거된다. 다음으로, 금속층(27) 아래에 있지 않은 접착층(18)이 습식 화학 식각 공정 또는 반응성 이온 식각(RIE) 공정을 이용하여 제거된다.
[00434] 이에 따라, 접착층(18), 씨드층(19) 및 금속층들(27 및 28)은, 개구부들(540a)에 의해 노출되는, 금속층(533)의 컨택 포인트들 위에, 그리고 폴리머층(540) 위에 형성되는 UBM(under bump metallurgic) 층을 구성하며, 이러한 UBM(under bump metallurgic) 층의 금속층(28), 바람직하게는 이전에 설명한 전기 도금된 또는 무전해 도금된 니켈 또는 금층(28) 위에 솔더층(29)이 형성된다.
[00435] 도 83을 참조하여, 도 82에 도시된 단계 이후, 리플로우 공정을 이용하여, 솔더층(29)이 리플로우됨으로써, UBM(under bump metallurgic) 층의 금속층(28), 바람직하게는 이전에 설명한 전기 도금된 또는 무전해 도금된 니켈 또는 금층(28) 위에, 다수의 고체 솔더 범프들 또는 볼들(29a)을 형성한다. 다음으로, 예를 들어 5 마이크로미터 보다 큰, 이를 테면 10 내지 100 마이크로미터, 바람직하게는 20 내지 50 마이크로미터의 두께를 갖는 보호층(107)이, 기판(110)의 바닥측에 선택적으로 형성될 수 있다. 다음으로, 싱귤레이션 공정을 수행하여, 기판(110), 충전 또는 캡슐화층들(85, 86 및 87) 및 폴리머층들(98 및 540)을 절단하고, 도 83에 나타낸 다수의 시스템-인 패키지 또는 다중칩 모듈을 단수화할 수 있다. 도 83에 나타낸 시스템-인 패키지 또는 다중칩 모듈은, 솔더 범프들 또는 볼들(29a)을 이용하여, 마더 보드, 프린트 회로 기판, 금속 기판, 유리 기판 또는 세라믹 기판에 연결될 수 있다.
[00436] 보호층(107)은 폴리이미드층, PBO(polybenzoxazole) 층, BCB(benzocyclobutane) 층, 에폭시층, PPO(poly-phenylene oxide) 층, 시로세인층 또는 SU-8 층과 같은 폴리머층이 될 수 있다.
[00437] 대안적으로, 도 84를 참조하여, 도 82에 도시된 단계 이후, 리플로우 공정을 이용하여, 솔더층(29)이 리플로우됨으로써, UBM(under bump metallurgic) 층의 금속층(28), 바람직하게는 이전에 설명한 전기 도금된 또는 무전해 도금된 니켈 또는 금층(28) 위에, 다수의 고체 솔더 범프들 또는 볼들(29a)을 형성한다. 다음으로, 도 40-48에 도시된 단계들이 수행될 수 있다. 다음으로, 캐패시터들, 인덕터들 또는 저항기들과 같은 다수의 개별적인 (미리 형성된) 수동 컴포넌트들(910)이, 비스머스, 인듐, 주석-납 합금, 주석-은 합금, 주석-은-구리 합금 또는 주석-금을 포함하는 다수의 솔더 접합부들(915)을 통해, 폴리머층(99) 내의 개구부들(99a)에 의해 노출되는 금속층(9c)의 컨택 포인트들 위에 장착된다. 다음으로, 싱귤레이션 공정을 수행하여, 기판(110), 충전 또는 캡슐화층들(85, 86 및 87) 및 폴리머층들(98 및 540)을 절단하고, 도 84에 나타낸 다수의 시스템-인 패키지 또는 다중칩 모듈을 단수화할 수 있다. 도 84에 나타낸 시스템-인 패키지 또는 다중칩 모듈은, 솔더 범프들 또는 볼들(29a)을 이용하여, 마더 보드, 프린트 회로 기판, 금속 기판, 유리 기판 또는 세라믹 기판에 연결될 수 있다.
[00438] 도 83 또는 84에 나타낸 시스템-인 패키지 또는 다중칩 모듈의 패터닝된 금속층(1)은 다수의 클럭 상호접속부들, 버스들 또는 트레이스들, 다수의 접지 평면들, 버스들 또는 트레이스들, 다수의 전력 평면들, 버스들 또는 트레이스들, 및 다수의 신호 상호접속부들 또는 트레이스들을 포함할 수 있다.
[00439] 예를 들어, 도 84에 나타낸 개별적인 수동 컴포넌트들(910)중 하나는, 솔더 접합부들(915)중 하나, 패터닝된 금속층(9) 및 쓰루홀 연결부들(17)중 하나를 차례로 관통하여, 패터닝된 금속층(1)에 의해 제공되는 신호 상호접속부들 또는 트레이스들중 하나에 연결되는 제 1 단자와, 그리고 솔더 접합부들(915)중 다른 하나, 패터닝된 금속층(9) 및 쓰루홀 연결부들(17)중 다른 하나를 차례로 관통하여, 패터닝된 금속층(1)에 의해 제공되는 신호 상호접속부들 또는 트레이스들중 다른 하나에 연결되는 제 2 단자를 가질 수 있다.
[00440] 대안적으로, 도 84에 나타낸 개별적인 수동 컴포넌트들(910)중 하나는, 솔더 접합부들(915)중 하나, 패터닝된 금속층(9) 및 쓰루홀 연결부들(17)중 하나를 차례로 관통하여, 패터닝된 금속층(1)에 의해 제공되는 신호 상호접속부들 또는 트레이스들중 하나에 연결되는 제 1 단자와, 그리고 솔더 접합부들(915)중 다른 하나, 패터닝된 금속층(9) 및 쓰루홀 연결부들(17)중 다른 하나를 차례로 관통하여, 패터닝된 금속층(1)에 의해 제공되는 접지 평면들, 버스들 또는 트레이스들중 하나에 연결되는 제 2 단자를 가질 수 있다.
[00441] 대안적으로, 84에 나타낸 개별적인 수동 컴포넌트들(910)중 하나는, 솔더 접합부들(915)중 하나, 패터닝된 금속층(9) 및 쓰루홀 연결부들(17)중 하나를 차례로 관통하여, 패터닝된 금속층(1)에 의해 제공되는 전력 평면들, 버스들 또는 트레이스들중 하나에 연결되는 제 1 단자와, 그리고 솔더 접합부들(915)중 다른 하나, 패터닝된 금속층(9) 및 쓰루홀 연결부들(17)중 다른 하나를 차례로 관통하여, 패터닝된 금속층(1)에 의해 제공되는 접지 평면들, 버스들 또는 트레이스들중 하나에 연결되는 제 2 단자를 가질 수 있다.
[0442] 도 83 또는 84에 도시된 시스템-인 패키지 또는 다중칩 모듈과 관련하여, 패터닝된 금속층(7)의 상부 투시도는 도 37에 대해 참조될 수 있으며, 그리고 패터닝된 금속층(7)은 도 37에 나타낸 클럭 상호접속부, 버스 또는 트레이스(7c), 접지 평면, 버스 또는 트레이스(7g), 전력 평면들, 버스들 또는 트레이스들(7p) 및 신호 상호접속부들, 트레이스들 또는 라인들(7s)을 포함할 수 있다. 예를 들어, 도 83 또는 84에 나타낸 솔더 범프들 또는 볼들(29a)중 하나는, UBM(under bump metallurgic) 층 및 패터닝된 금속층(530)을 통해, 클럭 상호접속부, 버스 또는 트레이스(7c), 접지 평면, 버스 또는 트레이스(7g), 전력 평면들, 버스들 또는 트레이스들(7p)중 하나, 또는 신호 상호접속부들, 트레이스들 또는 라인들(7s)중 하나에 연결될 수 있다.
[00443] 도 83 또는 84에 나타낸 솔더 범프들 또는 볼들(29a)은, 5 마이크로미터 보다 큰, 이를 테면 5 내지 400 마이크로미터, 바람직하게는 10 내지 100 마이크로미터의 범프 높이, 및 예를 들어 20 내지 400 마이크로미터, 바람직하게는 50 내지 100 마이크로미터의 적절한 폭 또는 직경을 갖는다. 도 83 또는 84에 나타낸 솔더 범프들 또는 볼들(29a)은 비스머스 함유 범프들 또는 볼들, 인듐 함유 범프들 또는 볼들, 또는 주석-납 합금, 주석-은 합금, 주석-은-구리 합금 또는 주석-금 합금의 주석 함유 범프들 또는 볼들이 될 수 있다.
[00444] 도 52, 54, 55, 66, 67, 74, 83, 84 또는 104에 나타낸 칩들(120, 130 및 140)중 하나는, 칩들(120, 130 및 140)중 다른 하나에 대한 인트라칩 신호 연결부의 역할을 하는 작은 입/출력(I/O) 회로들을 포함할 수 있는 바, 이러한 I/O 회로들은, 예를 들어 128 이상, 512 이상, 32 내지 2048, 128 내지 2048, 256 내지 1024, 또는 512 내지 1024의 데이터 비트 폭을 갖는다. 이러한 작은 I/O 회로들 각각은 작은 구동기 및 작은 ESD(정전 방전) 회로로 구성되거나(또는 어떠한 ESD 회로도 포함하지 않을 수도 있다), 또는 작은 수신기 및 작은 ESD 회로로 구성될 수 있다(또는 어떠한 ESD 회로도 포함하지 않을 수도 있다). 일부 응용에 있어서, 이러한 작은 I/O 회로들중 하나는 0.1 pF 내지 10 pF, 바람직하게는 0.1 pF 내지 2 pF의 총 로딩(총 캐패시턴스)을 가질 수 있다. 일부 경우들에서, 작은 구동기는 0.01 pF 내지 10 pF, 0.1 pF 내지 10 pF, 0.1 pF 내지 5 pF, 0.1 pF 내지 2 pF, 0.1 pF 내지 1 pF, 또는 0.01 pF 내지 1 pF의 출력 캐패시턴스(로딩)를 가질 수 있다. 예시적인 실시예들에서, 작은 수신기는 0.01 pF 내지 10 pF, 0.1 pF 내지 10 pF, 0.1 pF 내지 5 pF, 0.1 pF 내지 2 pF, 0.1 pF 내지 1 pF, 또는 0.01 pF 내지 1 pF의 입력 캐패시턴스(로딩)를 가질 수 있다.
[00445] 도 85는 본 개시의 예시적인 실시예에 따른 전자 디바이스를 나타낸다. 이 전자 디바이스는 회로 기판(circuit board)(999) 및 시스템-인 패키지 또는 다중칩 모듈(777)을 포함할 수 있다. 회로 기판(999)은 마더 보드, 프린트 회로 기판, 금속 기판, 유리 기판 또는 세라믹 기판이 될 수 있다. 시스템-인 패키지 또는 다중칩 모듈(777)은 지지 기판(supporting substrate)(811)과; 아교 물질(79)에 의해 지지 기판(811)에 부착되는 이전에 설명한 칩들(140)과; 지지 기판(811) 및 칩들(140) 위의 이전에 설명한 충전 또는 캡슐화층(87)과; 칩들(140) 및 충전 또는 캡슐화층(87) 윗쪽의 이전에 설명한 다수의 폴리머층(98)과; 칩들(140) 윗쪽의, 충전 또는 캡슐화층(87) 윗쪽의, 그리고 폴리머층(98) 내의, 이전에 설명한 다수의 패터닝된 금속층(7)과; 그리고 최상부의 폴리머층(98) 위의, 그리고 이러한 최상부의 폴리머층(98) 내의 다수의 개구부들(98a)에 의해 노출되는 최상부의 패터닝된 금속층(7) 위의 다수의 금속 범프들(640)을 포함할 수 있다. 대안적으로, 지지 기판(811)은 제거될 수 있는 바, 즉 시스템-인 패키지 또는 다중칩 모듈(777)은 칩들(140) 및 충전 또는 캡슐화층(87) 아래에 지지 기판(811)을 포함하지 않을 수도 있다.
[00446] 시스템-인 패키지 또는 다중칩 모듈(777)은 다수의 솔더 범프들(650)을 통해 회로 기판(999)에 연결될 수 있다. 솔더 범프들(650)은 회로 기판(999)의 다수의 컨택 포인트들(201)과 시스템-인 패키지 또는 다중칩 모듈(777)의 금속 범프들(640) 사이에 있다. 시스템-인 패키지 또는 다중칩 모듈(777)의 금속 범프들(640) 위에서 솔더 범프들(650)이 실행(perform)된 다음, 시스템-인 패키지 또는 다중칩 모듈(777)의 솔더 범프들(650)은 회로 기판(999)의 컨택 포인트들(201)과 본딩될 수 있다. 대안적으로, 회로 기판(999)의 컨택 포인트들(201) 위에서 솔더 범프들(650)이 실행(perform)된 다음, 시스템-인 패키지 또는 다중칩 모듈(777)의 금속 범프들(640)은 회로 기판(999)의 솔더 범프들(650)과 본딩될 수 있다.
[00447] 솔더 범프들(650)은, 5 마이크로미터 보다 큰, 이를 테면 5 내지 400 마이크로미터, 바람직하게는 10 내지 100 마이크로미터의 범프 높이, 및 예를 들어 20 내지 400 마이크로미터, 바람직하게는 50 내지 100 마이크로미터의 적절한 폭 또는 직경을 가질 수 있다. 솔더 범프들(650)은 비스머스, 인듐, 주석-납 합금, 주석-은 합금, 주석-은-구리 합금 또는 주석-금 합금, 또는 다른 적절한 물질들을 포함할 수 있다.
[00448] 시스템-인 패키지 또는 다중칩 모듈(777)의 지지 기판(811)은 BT(bismaleimide triazine), 유리 섬유, 세라믹, 유리, 실리콘, 구리 또는 알루미늄을 포함할 수 있다. 예를 들어, 지지 기판(811)은 프린트 회로 기판(PCB), 실리콘 기판, 유리 기판, 세라믹 기판 또는 금속 기판이 될 수 있다.
[00449] 아교 물질(79)은 폴리이미드, BCB(benzocyclobutane), PBO(polybenzoxazole), PPO(poly-phenylene oxide), 에폭시, 시로세인 또는 SU-8 이 될 수 있으며, 그리고 예를 들어 3 마이크로미터 보다 큰, 이를 테면 3 내지 100 마이크로미터, 바람직하게는 5 내지 50 마이크로미터 또는 10 내지 30 마이크로미터의 두께를 가질 수 있다.
[00450] 시스템-인 패키지 또는 다중칩 모듈(777) 내의 칩들(140)의 금속 필러들 또는 범프들(64) 각각은 충전 또는 캡슐화층(87)에 의해 덮이지 않는 상면을 가지며, 그리고 금속 필러들 또는 범프들(64)의 상면들은 충전 또는 캡슐화층(87)의 상면과 실질적으로 동일 평면이 될 수 있다.
[00451] 패터닝된 금속층들(7) 각각은 이전에 설명한 접착층(71), 이 접착층(71) 위의 이전에 설명한 씨드층(72), 및 이 씨드층(72) 위의 이전에 설명한 금속층(73)으로 구성될 수 있다. 최하부의(bottommost) 패터닝된 금속층(7)이 충전 또는 캡슐화층(87)의 상면 및 금속 필러들 또는 범프들(64)의 상면들 위에 형성된다. 최하부의 패터닝된 금속층(7)의 접착층(71)이 충전 또는 캡슐화층(87)의 상면 및 금속 필러들 또는 범프들(64)의 상면들 위에 형성된다. 최하부의 폴리머층(98)이 충전 또는 캡슐화층(87)의 상면 및 최하부의 패터닝된 금속층(7)의 금속층(73) 위에 형성되고, 최하부의 폴리머층(98) 내의 다수의 개구부들(98a)은 최하부의 패터닝된 금속층(7)의 금속층(73)의 다수의 컨택 포인트들 윗쪽에 있으며, 이들을 노출시킨다. 중간의(middle) 패터닝된 금속층(7)이 최하부의 폴리머층(98) 위에, 그리고 최하부의 폴리머층(98) 내의 개구부들(98a)에 의해 노출되는, 최하부의 패터닝된 금속층(7)의 금속층(73)의 컨택 포인트들 위에 형성된다. 중간의 패터닝된 금속층(7)의 접착층(71)이 최하부의 폴리머층(98) 위에, 그리고 최하부의 폴리머층(98) 내의 개구부들(98a)에 의해 노출되는, 최하부의 패터닝된 금속층(7)의 금속층(73)의 컨택 포인트들 위에 형성된다. 중간의 폴리머층(98)이 최하부의 폴리머층(98) 및 중간의 패터닝된 금속층(7) 위에 형성되며, 이러한 중간의 폴리머층(98) 내의 다수의 개구부들(98a)은 중간의 패터닝된 금속층(7)의 금속층(73)의 다수의 컨택 포인트들 윗쪽에 있으며, 이들을 노출시킨다. 최상부의 패터닝된 금속층(7)이 중간의 폴리머층(98) 위에, 그리고 중간의 폴리머층(98) 내의 개구부들(98a)에 의해 노출되는, 중간의 패터닝된 금속층(7)의 금속층(73)의 컨택 포인트들 위에 형성된다. 최상부의 패터닝된 금속층(7)의 접착층(71)이, 중간의 폴리머층(98) 위에, 그리고 중간의 폴리머층(98) 내의 개구부들(98a)에 의해 노출되는, 중간의 패터닝된 금속층(7)의 금속층(73)의 컨택 포인트들 위에 형성된다. 최상부의 폴리머층(98)이 중간의 폴리머층(98) 위에, 그리고 최상부의 패터닝된 금속층(7)의 금속층(73) 위에 형성되고, 최상부의 폴리머층(98) 내의 개구부들(98a)은 최상부의 패터닝된 금속층(7)의 금속층(73)의 다수의 컨택 포인트들 윗쪽에 있으며, 이들을 노출시킨다. 도 85에 나타낸 패터닝된 금속층(7)을 형성하는 공정은, 도 33-36에 도시된 패터닝된 금속층(7)을 형성하는 공정들로서 참조될 수 있다.
[00452] 금속 범프들(640)은 접착층(641), 씨드층(642) 및 2개의 금속층들(643 및 644)로 구성될 수 있다. 예를 들어, 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 가질 수 있는 접착층(641)이, 최상부의 폴리머층(98) 위에, 그리고 이러한 최상부의 폴리머층(98) 내의 개구부들(98a)에 의해 노출되는, 최상부의 패터닝된 금속층(7)의 금속층(73)의 컨택 포인트들 위에 형성된다. 예를 들어, 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 가질 수 있는 씨드층(642)이 접착층(641) 위에 형성된다. 접착층(641)의 물질은 티타늄, 티타늄-텅스텐 합금, 티타늄 나이트라이드, 크롬, 탄탈륨, 탄탈륨 나이트라이드, 니켈 또는 니켈 바나듐을 포함할 수 있다. 씨드층(642)의 물질은 구리, 은, 금 또는 티타늄-구리 합금을 포함할 수 있다. 예를 들어, 접착층(641)이, 최상부의 폴리머층(98) 위의, 그리고 이러한 최상부의 폴리머층(98) 내의 개구부들(98a)에 의해 노출되는, 최상부의 패터닝된 금속층(7)의 금속층(73)의 컨택 포인트들 위의, 예를 들어 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 티타늄-텅스텐 합금, 티타늄 또는 티타늄 나이트라이드의 단일층과 같은 티타늄 함유층일 때, 씨드층(642)은 이러한 티타늄 함유층 위에, 예를 들어 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는 구리층, 은층, 티타늄-구리-합금층 또는 금층을 스퍼터링함으로써 형성될 수 있다.
[00453] 금속층(643)이 씨드층(642) 위에 형성되며, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 100 마이크로미터, 바람직하게는 5 내지 60 마이크로미터 또는 10 내지 50 마이크로미터의 두께를 갖는다. 금속층(643)은 구리, 은 또는 금을 포함할 수 있다. 예를 들어, 금속층(643)은, 씨드층(642), 바람직하게는 이전에 설명한 구리 또는 티타늄-구리-합금 씨드층(642) 위에, 예를 들어 1 마이크로미터 보다 큰, 이를 테면 2 내지 100 마이크로미터, 바람직하게는 5 내지 60 마이크로미터 또는 10 내지 50 마이크로미터의 두께로, 구리층을 전기 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[00454] 장벽층 또는 솔더 습윤층의 역할을 하는 금속층(644)이 금속층(643) 위에 형성되며, 예를 들어 0.2 내지 10 마이크로미터, 바람직하게는 1 내지 5 마이크로미터의 두께를 갖는다. 금속층(644)은 니켈, 니켈 바나듐 또는 금의 단일층이거나, 또는 이전에 설명한 금속들로 이루어진 합성층이 될 수 있다. 예를 들어, 금속층(644)은, 금속층(643), 바람직하게는 이전에 설명한 전기 도금된 구리층(643) 위의, 그리고 솔더 범프들(650) 아래의, 예를 들어, 0.2 내지 10 마이크로미터, 바람직하게는 1 내지 5 마이크로미터의 두께를 갖는, 니켈 또는 니켈 바나듐의 단일층과 같은 니켈 함유층이 될 수 있다. 대안적으로, 금속층(644)은, 금속층(643), 바람직하게는 이전에 설명한 전기 도금된 구리층(643) 위의, 그리고 솔더 범프들(650) 아래의, 예를 들어 0.2 내지 10 마이크로미터, 바람직하게는 1 내지 5 마이크로미터의 두께를 갖는, 금의 단일층과 같은 금 함유층이 될 수 있다. 대안적으로, 금속층(644)은, 금속층(643), 바람직하게는 이전에 설명한 전기 도금된 구리층(643) 위의, 예를 들어 0.2 내지 10 마이크로미터, 바람직하게는 1 내지 5 마이크로미터의 두께를 갖는 니켈 함유층과, 그리고 이러한 니켈 함유층 위의, 그리고 솔더 범프들(650) 아래의, 예를 들어 0.2 내지 10 마이크로미터, 바람직하게는 1 내지 5 마이크로미터의 두께를 갖는 금 함유층을 포함할 수 있다.
[00455] 도 85에서, 칩들(140a)중 하나와 같은, 칩들(140)중 하나는, 최하부의 패터닝된 금속층(7)에 의해 제공되는, 전력 평면, 전력 트레이스, 접지 평면, 접지 트레이스 또는 신호 트레이스와 같은 금속 상호접속부 또는 트레이스를 통해, 칩들(140b)중 하나와 같은, 칩들(140)중 다른 하나의 금속 필러들 또는 범프들(64)중 하나에 연결되는 금속 필러들 또는 범프들(64)중 하나를 갖는다. 칩들(140a)중 하나는, 최하부의 패터닝된 금속층(7)을 통해, 그리고 중간의 패터닝된 금속층(7)에 의해 제공되는 전력 평면, 전력 트레이스, 접지 평면, 접지 트레이스 또는 신호 트레이스와 같은 금속 상호접속부 또는 트레이스를 통해, 칩들(140b)중 하나의 금속 필러들 또는 범프들(64)중 다른 하나에 연결되는 금속 필러들 또는 범프들(64)중 다른 하나를 갖는다. 칩들(140a) 각각은, 패터닝된 금속층들(7) 및 금속 범프들(640)중 하나를 통해 솔더 범프들(650)중 하나에 연결되는 금속 필러들 또는 범프들(64)중 다른 하나를 갖는다(솔더 범프들(650)은 이들에게 연결되는 금속 필러 또는 범프(64)의 수직으로 윗쪽에 있거나, 또는 수직으로 윗쪽에 있지 않을 수도 있다).
[00456] 도 85에 나타낸 칩들(140)중 하나는, 칩들(140)중 다른 하나에 대한 인트라칩 신호 연결부의 역할을 하는 작은 입/출력(I/O) 회로들을 포함할 수 있는 바, 이러한 I/O 회로들은, 예를 들어 128 이상, 512 이상, 32 내지 2048, 128 내지 2048, 256 내지 1024, 또는 512 내지 1024의 데이터 비트 폭을 갖는다. 이러한 작은 I/O 회로들 각각은 작은 구동기 및 작은 ESD(정전 방전) 회로로 구성되거나(또는 어떠한 ESD 회로도 포함하지 않을 수도 있다), 또는 작은 수신기 및 작은 ESD 회로로 구성될 수 있다(또는 어떠한 ESD 회로도 포함하지 않을 수도 있다). 예시적인 실시예들에 있어서, 이러한 작은 I/O 회로들중 하나는 0.1 pF 내지 10 pF, 바람직하게는 0.1 pF 내지 2 pF의 총 로딩(총 캐패시턴스)을 가질 수 있다. 예시적인 실시예들에서, 작은 구동기는 0.01 pF 내지 10 pF, 0.1 pF 내지 10 pF, 0.1 pF 내지 5 pF, 0.1 pF 내지 2 pF, 0.1 pF 내지 1 pF, 또는 0.01 pF 내지 1 pF의 출력 캐패시턴스(로딩)를 가질 수 있다. 일부 응용들에서, 작은 수신기는 0.01 pF 내지 10 pF, 0.1 pF 내지 10 pF, 0.1 pF 내지 5 pF, 0.1 pF 내지 2 pF, 0.1 pF 내지 1 pF, 또는 0.01 pF 내지 1 pF의 입력 캐패시턴스(로딩)를 가질 수 있다.
[00457] 도 86은 2개의 칩들(700 및 800) 사이의 인터페이스 회로들을 나타내는 회로도의 예이다. 2개의 칩들(700 및 800)은 도 52, 54, 55, 66, 67, 74, 83, 84, 85 또는 104에 도시된 이전에 설명한 칩들(120, 130 및 140)중 임의의 2개가 될 수 있다. 대안적으로, 2개의 칩들(700 및 800)은 도 72 또는 73에 도시된 이전에 설명한 칩들(120, 130, 140 및 160)중 임의의 2개가 될 수 있다. 대안적으로, 2개의 칩들(700 및 800)은 도 107k, 107l, 108f 또는 109t에 도시되는 하기 설명되는 칩들(120, 130 및 140)중 임의의 2개가 될 수 있다.
[00458] 예를 들어, 칩(700)이 도 52, 54, 55, 66, 67, 72, 73, 74, 83, 84, 104, 107k, 107l, 108f 또는 109t에 나타낸 칩들(120)중 하나인 한편, 칩(800)은 도 52, 54, 55, 66, 67, 72, 73, 74, 83, 84, 104, 107k, 107l, 108f 또는 109t에 나타낸 칩들(130 및 140)중 하나가 될 수 있다. 대안적으로, 칩(700)이 도 72 또는 73에 나타낸 칩들(120, 130 및 140)중 하나인 한편, 칩(800)은 도 72 또는 73에 나타낸 칩(160)이 될 수 있다. 대안적으로, 칩(700)이 도 52, 54, 55, 66, 67, 72, 73, 74, 83, 84, 104, 107k, 107l, 108f 또는 109t에 나타낸 칩들(120)중 하나인 한편, 칩(800)은 도 52, 54, 55, 66, 67, 72, 73, 74, 83, 84, 104, 107k, 107l, 108f 또는 109t에 나타낸 칩들(120)중 다른 하나가 될 수 있다. 대안적으로, 칩(700)이 도 52, 54, 55, 66, 67, 72, 73, 74, 83, 84, 104, 107k, 107l, 108f 또는 109t에 나타낸 칩들(130)중 하나인 한편, 칩(800)은 도 52, 54, 55, 66, 67, 72, 73, 74, 83, 84, 104, 107k, 107l, 108f 또는 109t에 나타낸 칩들(130)중 다른 하나가 될 수 있다. 대안적으로, 칩(700)이 도 52, 54, 55, 66, 67, 72, 73, 74, 83, 84, 85, 104, 107k, 107l, 108f 또는 109t에 나타낸 칩들(140)중 하나인 한편, 칩(800)은 도 52, 54, 55, 66, 67, 72, 73, 74, 83, 84, 85, 104, 107k, 107l, 108f 또는 l09T에 나타낸 칩들(140)중 다른 하나가 될 수 있다.
[00459] 만일 칩(700 또는 800)이 스태틱 랜덤 액세스 메모리(SRAM) 칩 또는 다이내믹 랜덤 액세스 메모리(DRAM) 칩과 같은 메모리 칩이라면, 이러한 칩(700 또는 800)은 10 메가바이트(MB) 보다 큰, 이를 테면 10 메가바이트 내지 32 기가바이트, 바람직하게는 100 메가바이트 내지 4 기가바이트의 메모리 크기를 가질 수 있다.
[00460] 도 86을 참조하여, 칩(700)은 2개의 인터칩 회로들(inter-chip circuits)(200a 및 200b), 2개의 내부 회로들(200c 및 20Od), 2개의 오프칩 회로들(off-chip circuits)(57a 및 57b), 및 2개의 테스팅 인터페이스 회로들(333a 및 333b)을 포함할 수 있다. 칩(800)은 2개의 인터칩 회로들(20Oe 및 20Of), 2개의 내부 회로들(20Og 및 20Oh), 2개의 오프칩 회로들(57c 및 57d), 및 2개의 테스팅 인터페이스 회로들(333c 및 333d)을 포함할 수 있다. 칩(700)은 다수의 금속 상호접속부들(350)(이들중 2개가 나타나있다)을 통해 칩(800)에 연결된다. 예를 들어, 칩(700)이 칩(120)중 하나이고, 칩(800)이 칩(130)중 하나일 때, 금속 상호접속부들(350)은 패터닝된 금속층들(2, 3, 4 및 5) 및 금속 필러들 또는 범프들(24, 34 및 44)을 포함할 수 있다. 대안적으로, 칩(700)이 칩(130)중 하나이고, 칩(800)이 칩(140)중 하나일 때, 금속 상호접속부들(350)은 패터닝된 금속층들(4, 5, 6 및 7) 및 금속 필러들 또는 범프들(44, 54 및 64)을 포함할 수 있다. 대안적으로, 칩(700)이 칩(120)중 하나이고, 칩(800)이 칩(140)중 하나일 때, 금속 상호접속부들(350)은 패터닝된 금속층들(2, 3, 5, 6 및 7) 및 금속 필러들 또는 범프들(24, 34, 54 및 64)을 포함할 수 있다. 대안적으로, 칩들(700 및 800)이 칩들(120)중 2개일 때, 금속 상호접속부들(350)은 패터닝된 금속층들(2 및 3) 및 금속 필러들 또는 범프들(24)을 포함할 수 있다. 대안적으로, 칩들(700 및 800)이 칩들(130)중 2개일 때, 금속 상호접속부들(350)은 패터닝된 금속층들(4 및 5) 및 금속 필러들 또는 범프들(44)을 포함할 수 있다. 대안적으로, 칩들(700 및 800)이 칩들(140)중 2개일 때, 금속 상호접속부들(350)은 패터닝된 금속층들(6 및 7) 및 금속 필러들 또는 범프들(64)을 포함할 수 있다.
[00461] 칩(700)의 인터칩 회로(200a)는 인터칩 버퍼(inter-chip buffer)(701a) 및 인터칩 ESD(정전 방전) 회로(701b)를 포함할 수 있다. 인터칩 버퍼(701a)는 제 1 노드(FNl) 및 제 2 노드(SNl)을 가지며, 인터칩 ESD 회로(701b)는 제 1 노드(FN1)에 연결되는 노드(En)를 갖는다. 인터칩 버퍼(701a)는 인터칩 수신기가 될 수 있는 바, 이러한 인터칩 수신기는 NMOS 트랜지스터(751a) 및 PMOS 트랜지스터(751b)로 구성되는 인버터가 될 수 있다. NMOS 트랜지스터(751a) 및 PMOS 트랜지스터(751b)의 게이트들은 인터칩 버퍼(701a)의 제 1 노드(FN1)인 입력 노드의 역할을 한다. NMOS 트랜지스터(751a) 및 PMOS 트랜지스터(751b)의 드레인들은 인터칩 버퍼(701a)의 제 2 노드(SN1)인 출력 노드의 역할을 한다.
[00462] 대안적으로, 인터칩 버퍼(701a)는 인버터들의 몇개의 스테이지들을 포함하는 다중 스테이지 캐스케이드 인터칩 수신기(multi-stage cascade inter-chip receiver)가 될 수 있다. 예를 들어, 도 87을 참조하여, 인터칩 버퍼(701a)는 2-스테이지 캐스케이드 인터칩 수신기가 될 수 있다. 2-스테이지 캐스케이드 인터칩 수신기의 제 1 스테이지(584a)는 NMOS 트랜지스터(751a) 및 PMOS 트랜지스터(751b)로 구성되는 인버터이고, 2-스테이지 캐스케이드 인터칩 수신기의 제 2 스테이지(584b)(마지막 스테이지)는 NMOS 트랜지스터(751c) 및 PMOS 트랜지스터(751d)로 구성되는 인버터이다. NMOS 트랜지스터(751c)의 크기는 NMOS 트랜지스터(751a)의 크기 보다 더 크고, PMOS 트랜지스터(751d)의 크기는 PMOS 트랜지스터(751b)의 크기 보다 더 크다. NMOS 트랜지스터(751a) 및 PMOS 트랜지스터(751b)의 게이트들은 인터칩 버퍼(701a)의 제 1 노드(FN1)인 입력 노드의 역할을 한다. NMOS 트랜지스터(751c) 및 PMOS 트랜지스터(751d)의 드레인들은 인터칩 버퍼(701a)의 제 2 노드(SN1)인 출력 노드의 역할을 한다. NMOS 트랜지스터(751a) 및 PMOS 트랜지스터(751b)의 드레인들은 NMOS 트랜지스터(751c) 및 PMOS 트랜지스터(751d)의 게이트들에 연결된다.
[00463] 도 86을 참조하여, 칩(700)의 인터칩 회로(200b)는 인터칩 버퍼(702a) 및 인터칩 ESD(정전 방전) 회로(702b)를 포함할 수 있다. 인터칩 버퍼(702a)는 제 1 노드(FN2) 및 제 2 노드(SN2)를 가지며, 인터칩 ESD 회로(702b)는 제 2 노드(SN2)에 연결되는 노드(En)를 갖는다. 인터칩 버퍼(702a)는 인터칩 구동기가 될 수 있는 바, 이러한 인터칩 구동기는 NMOS 트랜지스터(752a) 및 PMOS 트랜지스터(752b)로 구성되는 인버터가 될 수 있다. NMOS 트랜지스터(752a) 및 PMOS 트랜지스터(752b)의 게이트들은 인터칩 버퍼(702a)의 제 1 노드(FN2)인 입력 노드의 역할을 한다. NMOS 트랜지스터(752a) 및 PMOS 트랜지스터(752b)의 드레인들은 인터칩 버퍼(702a)의 제 2 노드(SN2)인 출력 노드의 역할을 한다.
[00464] 대안적으로, 인터칩 버퍼(702a)는 인버터들의 몇 개의 스테이지들을 포함하는 다중 스테이지 캐스케이드 인터칩 구동기가 될 수 있다. 예를 들어, 도 88을 참조하여, 인터칩 버퍼(702a)는 2-스테이지 캐스케이드 인터칩 구동기가 될 수 있다. 2-스테이지 캐스케이드 인터칩 구동기의 제 1 스테이지(585a)는 NMOS 트랜지스터(752c) 및 PMOS 트랜지스터(752d)로 구성되는 인버터이고, 2-스테이지 캐스케이드 인터칩 구동기의 제 2 스테이지(585b)(마지막 스테이지)는 NMOS 트랜지스터(752a) 및 PMOS 트랜지스터(752b)로 구성되는 인버터이다. NMOS 트랜지스터(752a)의 크기는 NMOS 트랜지스터(752c)의 크기 보다 더 크고, PMOS 트랜지스터(752b)의 크기는 PMOS 트랜지스터(752d)의 크기 보다 더 크다. NMOS 트랜지스터(752c) 및 PMOS 트랜지스터(752d)의 게이트들은 인터칩 버퍼(702a)의 제 1 노드(FN2)인 입력 노드의 역할을 한다. NMOS 트랜지스터(752a) 및 PMOS 트랜지스터(752b)의 드레인들은 인터칩 버퍼(702a)의 제 2 노드(SN2)인 출력 노드의 역할을 한다. NMOS 트랜지스터(752c) 및 PMOS 트랜지스터(752d)의 드레인들은 NMOS 트랜지스터(752a) 및 PMOS 트랜지스터(752b)의 게이트들에 연결된다.
[00465] 도 86을 참조하여, 칩(800)의 인터칩 회로(20Oe)는 인터칩 버퍼(703a) 및 인터칩 ESD(정전 방전) 회로(703b)를 포함할 수 있다. 인터칩 버퍼(703)은 제 1 노드(FN3) 및 제 2 노드(SN3)를 가지며, 인터칩 ESD 회로(703b)는 제 2 노드(SN3)에 연결되는 노드(En)을 갖는다. 인터칩 버퍼(703a)는 인터칩 구동기가 될 수 있는 바, 이러한 인터칩 구동기는 NMOS 트랜지스터(753a) 및 PMOS 트랜지스터(753b)로 구성되는 인버터가 될 수 있다. NMOS 트랜지스터(753a) 및 PMOS 트랜지스터(753b)의 게이트들은 인터칩 버퍼(703a)의 제 1 노드(FN3)인 입력 노드의 역할을 한다. NMOS 트랜지스터(753a) 및 PMOS 트랜지스터(753b)의 드레인들은 인터칩 버퍼(703a)의 제 2 노드(SN3)인 출력 노드의 역할을 한다.
[00466] 대안적으로, 인터칩 버퍼(703)는 인버터들의 몇 개의 스테이지들을 포함하는 다중 스테이지 캐스케이드 인터칩 구동기가 될 수 있다. 예를 들어, 도 89를 참조하여, 인터칩 버퍼(703a)는 2-스테이지 캐스케이드 인터칩 구동기가 될 수 있다. 2-스테이지 캐스케이드 인터칩 구동기의 제 1 스테이지(586a)는 NMOS 트랜지스터(753c) 및 PMOS 트랜지스터(753d)로 구성되는 인버터이고, 2-스테이지 캐스케이드 인터칩 구동기의 제 2 스테이지(586b)(마지막 스테이지)는 NMOS 트랜지스터(753a) 및 PMOS 트랜지스터(753b)로 구성되는 인버터이다. NMOS 트랜지스터(753a)의 크기는 NMOS 트랜지스터(753c)의 크기 보다 더 크며, PMOS 트랜지스터(753b)의 크기는 PMOS 트랜지스터(753d)의 크기 보다 더 크다. NMOS 트랜지스터(753c) 및 PMOS 트랜지스터(753d)의 게이트들은 인터칩 버퍼(703a)의 제 1 노드(FN3)인 입력 노드의 역할을 한다. NMOS 트랜지스터(753a) 및 PMOS 트랜지스터(753b)의 드레인들은 인터칩 버퍼(703a)의 제 2 노드(SN3)인 출력 노드의 역할을 한다. NMOS 트랜지스터(753c) 및 PMOS 트랜지스터(753d)의 드레인들은 NMOS 트랜지스터(753a) 및 PMOS 트랜지스터(753b)의 게이트들에 연결된다.
[00467] 도 86을 참조하여, 칩(800)의 인터칩 회로(20Of)는 인터칩 버퍼(704a) 및 인터칩 ESD(정전 방전) 회로(704b)를 포함할 수 있다. 인터칩 버퍼(704a)는 제 1 노드(FN4) 및 제 2 노드(SN4)를 가지며, 인터칩 ESD 회로(704b)는 제 1 노드(FN4)에 연결되는 노드(En)을 갖는다. 인터칩 버퍼(704a)는 인터칩 수신기가 될 수 있는 바, 이러한 인터칩 수신기는 NMOS 트랜지스터(754a) 및 PMOS 트랜지스터(754b)로 구성되는 인버터가 될 수 있다. NMOS 트랜지스터(754a) 및 PMOS 트랜지스터(754b)의 게이트들은 인터칩 버퍼(704a)의 제 1 노드(FN4)인 입력 노드의 역할을 한다. NMOS 트랜지스터(754a) 및 PMOS 트랜지스터(754b)의 드레인들은 인터칩 버퍼(704a)의 제 2 노드(SN4)인 출력 노드의 역할을 한다.
[00468] 대안적으로, 인터칩 버퍼(704a)는 인버터들의 몇 개의 스테이지들을 포함하는 다중 스테이지 캐스케이드 인터칩 수신기가 될 수 있다. 예를 들어, 도 90을 참조하여, 인터칩 버퍼(704a)는 2-스테이지 캐스케이드 인터칩 수신기가 될 수 있다. 2-스테이지 캐스케이드 인터칩 수신기의 제 1 스테이지(587a)는 NMOS 트랜지스터(754a) 및 PMOS 트랜지스터(754b)로 구성되는 인버터이며, 2-스테이지 캐스케이드 인터칩 수신기의 제 2 스테이지(587b)(마지막 스테이지)는 NMOS 트랜지스터(754c) 및 PMOS 트랜지스터(754d)로 구성되는 인버터이다. NMOS 트랜지스터(754c)의 크기는 NMOS 트랜지스터(754a)의 크기 보다 더 크며, PMOS 트랜지스터(754d)의 크기는 PMOS 트랜지스터(754b)의 크기 보다 더 크다. NMOS 트랜지스터(754a) 및 PMOS 트랜지스터(754b)의 게이트들은 인터칩 버퍼(704a)의 제 1 노드(FN4)인 입력 노드의 역할을 한다. NMOS 트랜지스터(754c) 및 PMOS 트랜지스터(754d)의 드레인들은 인터칩 버퍼(704a)의 제 2 노드(SN4)인 출력 노드의 역할을 한다. NMOS 트랜지스터(754a) 및 PMOS 트랜지스터(754b)의 드레인들은 NMOS 트랜지스터(754c) 및 PMOS 트랜지스터(754d)의 게이트들에 연결된다.
[00469] 도 86을 참조하여, 칩(700)의 오프칩 회로(57a)는 오프칩 버퍼(58a) 및 오프칩 ESD(정전 방전) 회로(59a)를 포함할 수 있다. 오프칩 버퍼(58a)는 제 1 노드(FN5) 및 제 2 노드(SN5)를 가지며, 오프칩 ESD 회로(59a)는 제 1 노드(FN5)에 연결되는 노드(En)를 갖는다. 오프칩 버퍼(58a)는 오프칩 수신기가 될 수 있는 바, 이러한 오프칩 수신기는 NMOS 트랜지스터(4205) 및 PMOS 트랜지스터(4206)로 구성되는 인버터가 될 수 있다. NMOS 트랜지스터(4205) 및 PMOS 트랜지스터(4206)의 게이트들은 오프칩 버퍼(58a)의 제 1 노드(FN5)인 입력 노드의 역할을 한다. NMOS 트랜지스터(4205) 및 PMOS 트랜지스터(4206)의 드레인들은 오프칩 버퍼(58a)의 제 2 노드(SN5)인 출력 노드의 역할을 한다.
[00470] 대안적으로, 오프칩 버퍼(58a)는 인버터들의 몇 개의 스테이지들을 포함하는 다중 스테이지 캐스케이드 오프칩 수신기가 될 수 있다. 예를 들어, 도 91을 참조하여, 오프칩 버퍼(58a)는 2-스테이지 캐스케이드 오프칩 수신기가 될 수 있다. 2-스테이지 캐스케이드 오프칩 수신기의 제 1 스테이지(425a)는 NMOS 트랜지스터(4205) 및 PMOS 트랜지스터(4206)로 구성되는 인버터이며, 2-스테이지 캐스케이드 오프칩 수신기의 제 2 스테이지(425b)(마지막 스테이지)는 NMOS 트랜지스터(4207) 및 PMOS 트랜지스터(4208)로 구성되는 인버터이다. NMOS 트랜지스터(4207)의 크기는 NMOS 트랜지스터(4205)의 크기 보다 더 크며, PMOS 트랜지스터(4208)의 크기는 PMOS 트랜지스터(4206)의 크기 보다 더 크다. NMOS 트랜지스터(4205) 및 PMOS 트랜지스터(4206)의 게이트들은 오프칩 버퍼(58a)의 제 1 노드(FN5)인 입력 노드의 역할을 한다. NMOS 트랜지스터(4207) 및 PMOS 트랜지스터(4208)의 드레인들은 오프칩 버퍼(58a)의 제 2 노드(SN5)인 출력 노드의 역할을 한다. NMOS 트랜지스터(4205) 및 PMOS 트랜지스터(4206)의 드레인들은 NMOS 트랜지스터(4207) 및 PMOS 트랜지스터(4208)의 게이트들에 연결된다.
[00471] 도 86을 참조하여, 칩(700)의 오프칩 회로(57b)는 오프칩 버퍼(58b) 및 오프칩 ESD(정전 방전) 회로(59b)를 포함할 수 있다. 오프칩 버퍼(58b)는 제 1 노드(FN6) 및 제 2 노드(SN6)를 가지며, 오프칩 ESD 회로(59b)는 제 2 노드(SN6)에 연결되는 노드(En)를 갖는다. 오프칩 버퍼(58b)는 오프칩 구동기가 될 수 있는 바, 이러한 오프칩 구동기는 NMOS 트랜지스터(4203) 및 PMOS 트랜지스터(4204)로 구성되는 인버터가 될 수 있다. NMOS 트랜지스터(4203) 및 PMOS 트랜지스터(4204)의 게이트들은 오프칩 버퍼(58b)의 제 1 노드(FN6)인 입력 노드의 역할을 하며, 그리고 NMOS 트랜지스터(4203) 및 PMOS 트랜지스터(4204)의 드레인들은 오프칩 버퍼(58b)의 제 2 노드(SN6)인 출력 노드의 역할을 한다.
[00472] 대안적으로, 오프칩 버퍼(58b)는 인버터들의 몇 개의 스테이지들을 포함하는 다중 스테이지 캐스케이드 오프칩 구동기가 될 수 있다. 예를 들어, 도 92를 참조하여, 오프칩 버퍼(58b)는 2-스테이지 캐스케이드 오프칩 구동기가 될 수 있다. 2-스테이지 캐스케이드 오프칩 구동기의 제 1 스테이지(426a)는 NMOS 트랜지스터(4201) 및 PMOS 트랜지스터(4202)로 구성되는 인버터이고, 2-스테이지 캐스케이드 오프칩 구동기의 제 2 스테이지(426b)(마지막 스테이지)는 NMOS 트랜지스터(4203) 및 PMOS 트랜지스터(4204)로 구성되는 인버터이다. NMOS 트랜지스터(4203)의 크기는 NMOS 트랜지스터(4201)의 크기 보다 더 크고, PMOS 트랜지스터(4204)의 크기는 PMOS 트랜지스터(4202)의 크기 보다 더 크다. NMOS 트랜지스터(4201) 및 PMOS 트랜지스터(4202)의 게이트들은 오프칩 버퍼(58b)의 제 1 노드(FN6)인 입력 노드의 역할을 한다. NMOS 트랜지스터(4203) 및 PMOS 트랜지스터(4204)의 드레인들은 오프칩 버퍼(58b)의 제 2 노드(SN6)의 출력 노드의 역할을 한다. NMOS 트랜지스터(4201) 및 PMOS 트랜지스터(4202)의 드레인들은 NMOS 트랜지스터(4203) 및 PMOS 트랜지스터(4204)의 게이트들에 연결된다.
[00473] 도 86을 참조하여, 칩(800)의 오프칩 회로(57c)는 오프칩 버퍼(58c) 및 오프칩 ESD(정전 방전) 회로(59c)를 포함할 수 있다. 오프칩 버퍼(58c)는 제 1 노드(FN7) 및 제 2 노드(SN7)를 가지며, 오프칩 ESD 회로(59c)는 제 2 노드(SN7)에 연결되는 노드(En)를 갖는다. 오프칩 버퍼(58c)는 오프칩 구동기가 될 수 있는 바, 이러한 오프칩 구동기는 NMOS 트랜지스터(4303) 및 PMOS 트랜지스터(4304)로 구성되는 인버터가 될 수 있다. NMOS 트랜지스터(4303) 및 PMOS 트랜지스터(4304)의 게이트들은 오프칩 버퍼(58c)의 제 1 노드(FN7)인 입력 노드의 역할을 한다. NMOS 트랜지스터(4303) 및 PMOS 트랜지스터(4304)의 드레인들은 오프칩 버퍼(58c)의 제 2 노드(SN7)인 출력 노드의 역할을 한다.
[00474] 대안적으로, 오프칩 버퍼(58c)는 인버터들의 몇 개의 스테이지들을 포함하는 다중 스테이지 캐스케이드 오프칩 구동기가 될 수 있다. 예를 들어, 도 93을 참조하여, 오프칩 버퍼(58c)는 2-스테이지 캐스케이드 오프칩 구동기가 될 수 있다. 2-스테이지 캐스케이드 오프칩 구동기의 제 1 스테이지(427a)는 NMOS 트랜지스터(4301) 및 PMOS 트랜지스터(4302)를 구성하는 인버터이며, 그리고 2-스테이지 캐스케이드 오프칩 구동기의 제 2 스테이지(427b)(마지막 스테이지)는 NMOS 트랜지스터(4303) 및 PMOS 트랜지스터(4304)로 구성되는 인버터이다. NMOS 트랜지스터(4303)의 크기는 NMOS 트랜지스터(4301)의 크기 보다 더 크고, PMOS 트랜지스터(4304)의 크기는 PMOS 트랜지스터(4302)의 크기 보다 더 크다. NMOS 트랜지스터(4301) 및 PMOS 트랜지스터(4302)의 게이트들은 오프칩 버퍼(58c)의 제 1 노드(FN7)인 입력 노드의 역할을 한다. NMOS 트랜지스터(4303) 및 PMOS 트랜지스터(4304)의 드레인들은 오프칩 버퍼(58c)의 제 2 노드(SN7)인 출력 노드의 역할을 한다. NMOS 트랜지스터(4301) 및 PMOS 트랜지스터(4302)의 드레인들은 NMOS 트랜지스터(4303) 및 PMOS 트랜지스터(4304)의 게이트들에 연결된다.
[00475] 도 86을 참조하여, 칩(800)의 오프칩 회로(57d)는 오프칩 버퍼(58d) 및 오프칩 ESD(정전 방전) 회로(59d)를 포함할 수 있다. 오프칩 버퍼(58d)는 제 1 노드(FN8) 및 제 2 노드(SN8)를 가지며, 오프칩 ESD 회로(59d)는 제 1 노드(FN8)에 연결되는 노드(En)를 갖는다. 오프칩 버퍼(58d)는 오프칩 수신기가 될 수 있는 바, 이러한 오프칩 수신기는 NMOS 트랜지스터(4305) 및 PMOS 트랜지스터(4306)로 구성되는 인버터가 될 수 있다. NMOS 트랜지스터(4305) 및 PMOS 트랜지스터(4306)의 게이트들은 오프칩 버퍼(58d)의 제 1 노드(FN8)인 입력 노드의 역할을 한다. NMOS 트랜지스터(4305) 및 PMOS 트랜지스터(4306)의 드레인들은 오프칩 버퍼(58d)의 제 2 노드(SN8)인 출력 노드의 역할을 한다.
[00476] 대안적으로, 오프칩 버퍼(58d)는 인버터들의 몇 개의 스테이지들을 포함하는 다중 스테이지 캐스케이드 오프칩 수신기가 될 수 있다. 예를 들어, 도 94를 참조하여, 오프칩 버퍼(58d)는 2-스테이지 캐스케이드 오프칩 수신기가 될 수 있다. 2-스테이지 캐스케이드 오프칩 수신기의 제 1 스테이지(428a)는 NMOS 트랜지스터(4305) 및 PMOS 트랜지스터(4306)로 구성되는 인버터이고, 2-스테이지 캐스케이드 오프칩 수신기의 제 2 스테이지(428b)(마지막 스테이지)는 NMOS 트랜지스터(4307) 및 PMOS 트랜지스터(4308)로 구성되는 인버터이다. NMOS 트랜지스터(4307)의 크기는 NMOS 트랜지스터(4305)의 크기 보다 더 크고, PMOS 트랜지스터(4308)의 크기는 PMOS 트랜지스터(4306)의 크기 보다 더 크다. NMOS 트랜지스터(4305) 및 PMOS 트랜지스터(4306)의 게이트들은 오프칩 버퍼(58d)의 제 1 노드(FN8)인 입력 노드의 역할을 한다. NMOS 트랜지스터(4307) 및 PMOS 트랜지스터(4308)의 드레인들은 오프칩 버퍼(58d)의 제 2 노드(SN8)인 출력 노드의 역할을 한다. NMOS 트랜지스터(4305) 및 PMOS 트랜지스터(4306)의 드레인들은 NMOS 트랜지스터(4307) 및 PMOS 트랜지스터(4308)의 게이트들에 연결된다.
[00477] 도 95는 칩들(700 및 800) 간의 인터페이스 회로들을 나타내는 회로도의 다른 예이다. 도 95에 나타낸 회로도는, 인터칩 버퍼들(701a, 702a, 703a 및 704a)이, 인터칩 수신기들 및 구동기들 대신에, 인터칩 3-상태(tri-state) 버퍼들(이들 각각은 3-상태 구동기 및 3-상태 수신기를 포함한다)을 갖도록 설계되며, 그리고 오프칩 버퍼들(58a, 58b, 58c 및 58d)이, 오프칩 수신기들 및 구동기들 대신에, 오프칩 3-상태 버퍼들(이들 각각은 3-상태 구동기 및 3-상태 수신기를 포함한다)을 갖도록 설계되는 것을 제외하고는, 도 86에 나타낸 회로도와 유사하다. 도 95에서, 칩(700)의 인터칩 버퍼(701a)는 인터칩 3-상태 버퍼가 될 수 있는 바, 이러한 인터칩 3-상태 버퍼는 인터칩 버퍼(701a)의 제 1 노드(FN1)의 역할을 하는 제 1 I/O(입력/출력) 노드를 갖고, 인터칩 버퍼(701a)의 제 2 노드(SN1)의 역할을 하는 제 2 I/O 노드를 갖는다. 칩(700)의 인터칩 버퍼(702a)는 인터칩 3-상태 버퍼가 될 수 있는 바, 이러한 인터칩 3-상태 버퍼는 인터칩 버퍼(702a)의 제 1 노드(FN2)의 역할을 하는 제 1 I/O 노드를 갖고, 인터칩 버퍼(702a)의 제 2 노드(SN2)의 역할을 하는 제 2 I/O 노드를 갖는다. 칩(800)의 인터칩 버퍼(703a)는 인터칩 3-상태 버퍼가 될 수 있는 바, 이러한 인터칩 3-상태 버퍼는 인터칩 버퍼(703a)의 제 1 노드(FN3)의 역할을 하는 제 1 I/O 노드를 갖고, 인터칩 버퍼(703a)의 제 2 노드(SN3)의 역할을 하는 제 2 I/O 노드를 갖는다. 칩(800)의 인터칩 버퍼(704a)는 인터칩 3-상태 버퍼가 될 수 있는 바, 이러한 인터칩 3-상태 버퍼는 인터칩 버퍼(704a)의 제 1 노드(FN4)의 역할을 하는 제 1 I/O 노드를 갖고, 인터칩 버퍼(704a)의 제 2 노드(SN4)의 역할을 하는 제 2 I/O 노드를 갖는다. 칩(700)의 오프칩 버퍼(58a)는 오프칩 3-상태 버퍼가 될 수 있는 바, 이러한 오프칩 3-상태 버퍼는 오프칩 버퍼(58a)의 제 1 노드(FN5)의 역할을 하는 제 1 I/O 노드를 갖고, 오프칩 버퍼(58a)의 제 2 노드(SN5)의 역할을 하는 제 2 I/O 노드를 갖는다. 칩(700)의 오프칩 버퍼(58b)는 오프칩 3-상태 버퍼가 될 수 있는 바, 이러한 오프칩 3-상태 버퍼는 오프칩 버퍼(58b)의 제 1 노드(FN6)의 역할을 하는 제 1 I/O 노드를 갖고, 오프칩 버퍼(58b)의 제 2 노드(SN6)의 역할을 하는 제 2 I/O 노드를 갖는다. 칩(800)의 오프칩 버퍼(58c)는 오프칩 3-상태 버퍼가 될 수 있는 바, 이러한 오프칩 3-상태 버퍼는 오프칩 버퍼(58c)의 제 1 노드(FN7)의 역할을 하는 제 1 I/O 노드를 갖고, 오프칩 버퍼(58c)의 제 2 노드(SN7)의 역할을 하는 제 2 I/O 노드를 갖는다. 칩(800)의 오프칩 버퍼(58d)는 오프칩 3-상태 버퍼가 될 수 있는 바, 이러한 오프칩 3-상태 버퍼는 오프칩 버퍼(58d)의 제 1 노드(FN8)의 역할을 하는 제 1 I/O 노드를 갖고, 오프칩 버퍼(58d)의 제 2 노드(SN8)의 역할을 하는 제 2 I/O 노드를 갖는다.
[00478] 도 86 또는 95를 참조하여, 내부 회로들(200c, 20Od, 20Og 및 20Oh) 각각은 NOR 게이트, NAND 게이트, AND 게이트, OR 게이트, 연산 증폭기, 플래시 메모리 셀, 스태틱 랜덤 액세스 메모리(SRAM) 셀, 다이내믹 래덤 액세스 메모리(DRAM) 셀, 비휘발성 메모리 셀, 소거가능하고 프로그램가능한 판독 전용 메모리(EPROM) 셀, 판독 전용 메모리(ROM) 셀, 자기 랜덤 액세스 메모리(MRAM) 셀, 감지 증폭기, 아날로그 디지털(A/D) 변환기, 디지털 아날로그(D/A) 변환기, 인버터, 가산기, 멀티플렉서, 디플렉서, 곱셈기, 상보형 금속 산화물 반도체(CMOS) 디바이스, 바이폴라 CMOS 디바이스, 바이폴라 회로 또는 아날로그 회로가 될 수 있다. 내부 회로들(200c, 20Od, 20Og 및 20Oh) 각각은, 예를 들어 약 0.1 내지 20의 범위, 약 0.1 내지 10의 범위, 또는 약 0.2 내지 2의 범위의, 물리 채널 길에 대한 물리 채널 폭의 비를 갖는 NMOS 트랜지스터(n-타입 금속 산화물 반도체 트랜지스터)를 포함할 수 있다. 대안적으로, 내부 회로들(200c, 20Od, 20Og 및 20Oh) 각각은, 예를 들어 약 0.2 내지 40의 범위, 약 0.2 내지 20의 범위, 또는 약 0.4 내지 4의 범위의, 물리 채널 길에 대한 물리 채널 폭의 비를 갖는 PMOS 트랜지스터(p-타입 금속 산화물 반도체 트랜지스터)를 포함할 수 있다. 각 인터칩 ESD 회로들(701b, 702b, 703b 및 704b) 및 각 오프칩 ESD 회로들(59a, 59b, 59c 및 59d)은 하나 이상의 ESD(정전 방전) 유닛들을 포함할 수 있으며, 이러한 ESD 유닛들 각각은 2개의 역 바이어스된 다이오드들로 구성되거나, PMOS 트랜지스터 및 NMOS 트랜지스터로 구성된다.
[00479] 인터칩 버퍼(701a)의 제 1 노드(FNl)는 인터칩 ESD 회로(701b)의 노드(En)에 연결되고, 칩(700)의 금속 상호접속부(740b)를 통해 테스팅 인터페이스 회로(333a)의 제 1 단자(F1)에 연결되며, 그리고 금속 상호접속부(740b)를 통해 칩(700)의 금속 트레이스 또는 패드(170a)에 연결될 수 있다. 금속 트레이스 또는 패드(170a)는 금속 상호접속부들(350)중 하나를 통해 칩(800)의 금속 트레이스 또는 패드(180a)에 연결된다. 인터칩 버퍼(701a)의 제 2 노드(SNl)는 칩(700)의 금속 상호접속부(740a)를 통해 내부 회로(200c)에 연결될 수 있다.
[00480] 인터칩 버퍼(702a)의 제 1 노드(FN2)는 칩(700)의 금속 상호접속부(740c)를 통해 내부 회로(20Od)에 연결될 수 있다. 인터칩 버퍼(702a)의 제 2 노드(SN2)는 인터칩 ESD 회로(702b)의 노드(En)에 연결되고, 칩(700)의 금속 상호접속부(74Od)를 통해 테스팅 인터페이스 회로(333b)의 제 1 단자(F2)에 연결되며, 그리고 금속 상호접속부(74Od)를 통해 칩(700)의 금속 트레이스 또는 패드(170b)에 연결될 수 있다. 금속 트레이스 또는 패드(170b)는 금속 상호접속부들(350)중 다른 하나를 통해, 칩(800)의 금속 트레이스 또는 패드(180b)에 연결된다.
[00481] 인터칩 버퍼(703a)의 제 1 노드(FN3)는 칩(800)의 금속 상호접속부(740e)를 통해 내부 회로(200g)에 연결될 수 있다. 인터칩 버퍼(703a)의 제 2 노드(SN3)는 인터칩 ESD 회로(703b)의 노드(En)에 연결되고, 칩(800)의 금속 상호접속부(74Of)를 통해 테스팅 인터페이스 회로(333c)의 제 1 단자(F3)에 연결되며, 그리고 금속 상호접속부(74Of)를 통해 칩(800)의 금속 트레이스 또는 패드(180a)에 연결될 수 있다.
[00482] 인터칩 버퍼(704a)의 제 1 노드(FN4)는 인터칩 ESD 회로(704b)의 노드(En)에 연결되고, 칩(800)의 금속 상호접속부(74Oh)를 통해 테스팅 인터페이스 회로(333d)의 제 1 단자(F4)에 연결되며, 그리고 금속 상호접속부(74Oh)를 통해 칩(800)의 금속 트레이스 또는 패드(180b)에 연결될 수 있다. 인터칩 버퍼(704a)의 제 2 노드(SN4)는 칩(800)의 금속 상호접속 라인(74Og)을 통해 내부 회로(200h)에 연결될 수 있다.
[00483] 오프칩 버퍼(58a)의 제 1 노드(FN5)는 오프칩 ESD 회로(59a)의 노드(En)에 연결되고, 칩(700)의 금속 상호접속부(74Oj)를 통해 칩(700)의 금속 트레이스 또는 패드(170c)에 연결될 수 있다. 오프칩 버퍼(58a)의 제 2 노드(SN5)는 칩(700)의 금속 상호접속부(74Oi)를 통해 테스팅 인터페이스 회로(333a)의 제 2 단자(S1)에 연결될 수 있다.
[00484] 오프칩 버퍼(58b)의 제 1 노드(FN6)는 칩(700)의 금속 상호접속부(740k)를 통해 테스팅 인터페이스 회로(333b)의 제 2 단자(S2)에 연결될 수 있다. 오프칩 버퍼(58b)의 제 2 노드(SN6)는 오프칩 ESD 회로(59b)의 노드(En)에 연결되고, 칩(700)의 금속 상호접속부(740m)를 통해 칩(700)의 금속 트레이스 또는 패드(170d)에 연결될 수 있다.
[00485] 오프칩 버퍼(58c)의 제 1 노드(FN7)는 칩(800)의 금속 상호접속부(74On)를 통해 테스팅 인터페이스 회로(333c)의 제 2 단자(S3)에 연결될 수 있다. 오프칩 버퍼(58c)의 제 2 노드(SN7)는 오프칩 ESD 회로(59c)의 노드(En)에 연결되고, 칩(800)의 금속 상호접속부(74Op)를 통해 칩(800)의 금속 트레이스 또는 패드(180c)에 연결될 수 있다.
[00486] 오프칩 버퍼(58d)의 제 1 노드(FN8)는 오프칩 ESD 회로(59d)의 노드(En)에 연결되고, 칩(800)의 금속 상호접속부(74Or)를 통해 칩(800)의 금속 트레이스 또는 패드(180d)에 연결될 수 있다.
[00487] 칩(700)의 4개의 금속 트레이스들 또는 패드들(170a-170d)은 도 52, 54, 55, 66, 67, 72, 73, 74, 83, 84, 104, 107k, 107l, 108f 또는 109t에 나타낸 칩들(120)중 하나의 금속 트레이스들 또는 패드들(26)중 4개가 될 수 있고, 칩(800)의 4개의 금속 트레이스들 또는 패드들(180a-180d)은 도 52, 54, 55, 66, 67, 72, 73, 74, 83, 84, 104, 107k, 107l, 108f 또는 109t에 나타낸 칩들(120)중 다른 하나의 금속 트레이스들 또는 패드들(26)중 4개이거나, 도 52, 54, 55, 66, 67, 72, 73, 74, 83, 84, 104, 107k, 107l, 108f 또는 109t에 나타낸 칩들(130)중 하나의 금속 트레이스들 또는 패드들(46)중 4개이거나, 또는 도 52, 54, 55, 66, 67, 72, 73, 74, 83, 84, 104, 107k, 107l, 108f 또는 109t에 나타낸 칩들(140)중 하나의 금속 트레이스들 또는 패드들(66)중 4개가 될 수 있다. 대안적으로, 칩(700)의 4개의 금속 트레이스들 또는 패드들(170a-17Od)은 도 52, 54, 55, 66, 67, 72, 73, 74, 83, 84, 104, 107k, 107l, 108f 또는 109t에 나타낸 칩들(130)중 하나의 금속 트레이스들 또는 패드들(46)중 4개가 될 수 있으며, 그리고 칩(800)의 4개의 금속 트레이스들 또는 패드들(180a-180d)은 도 52, 54, 55, 66, 67, 72, 73, 74, 83, 84, 104, 107k, 107l, 108f 또는 109t에 나타낸 칩들(130)중 다른 하나의 금속 트레이스들 또는 패드들(46)중 4개가 될 수 있다. 대안적으로, 칩(700)의 4개의 금속 트레이스들 또는 패드들(170a-170d)은 도 52, 54, 55, 66, 67, 72, 73, 74, 83, 84, 85, 104, 107k, 107l, 108f 또는 109t에 나타낸 칩들(140)중 하나의 금속 트레이스들 또는 패드들(66)중 4개가 될 수 있으며, 그리고 칩(800)의 4개의 금속 트레이스들 또는 패드들(180a-180d)은 도 52, 54, 55, 66, 67, 72, 73, 74, 83, 84, 85, 104, 107k, 107l, 108f 또는 109t에 나타낸 칩들(140)중 다른 하나의 금속 트레이스들 또는 패드들(66)중 4개가 될 수 있다. 대안적으로, 칩(800)의 4개의 금속 트레이스들 또는 패드들(180a-180d)은 도 72 또는 73에 나타낸 칩(160)의 금속 트레이스들 또는 패드들(163)중 4개가 될 수 있으며, 그리고 칩(700)의 4개의 금속 트레이스들 또는 패드들(170a-170d)은 도 72 또는 73에 나타낸 칩들(120)중 하나의 금속 트레이스들 또는 패드들(26)중 4개, 도 72 또는 73에 나타낸 칩들(130)중 하나의 금속 트레이스들 또는 패드들(46)중 4개, 또는 도 72 또는 73에 나타낸 칩들(140)중 하나의 금속 트레이스들 또는 패드들(66)중 4개가 될 수 있다.
[00488] 금속 트레이스들 또는 패드들(170a-17Od 및 180a-180d)은 알루미늄 또는 전기 도금된 구리를 포함할 수 있다. 예를 들어, 금속 트레이스들 또는 패드들(170c, 17Od, 180c 및 180d)은, 도 52, 55, 66, 72, 83 또는 84에 나타낸 솔더 범프들 또는 볼들(29a)을 통해, 도 104에 나타낸 솔더 범프들 또는 볼들(845)을 통해, 또는 도 54, 67 또는 73에 나타낸 금속 필러들 또는 범프들(39)을 통해, 마더 보드, 프린트 회로 기판, 금속 기판, 유리 기판 또는 세라믹 기판과 같은 외부 회로에 연결될 수 있다. 대안적으로, 금속 트레이스들 또는 패드들(170c, 17Od, 180c 및 180d)은, 도 74에 나타낸 와이어 본딩된 와이어들(830)을 통해, 도 74에 나타낸 볼 그리드 어레이(BGA) 기판(810)에 연결될 수 있다. 대안적으로, 금속 트레이스들 또는 패드들(170c, 17Od, 180c 및 180d)은 도 85에 나타낸 솔더 범프들(650)을 통해 도 85에 나타낸 회로 기판(999)에 연결될 수 있다.
[00489] 인터칩 구동기, 인터칩 수신기 또는 인터칩 3-상태 버퍼와 같은 작은 인터칩 버퍼(701a 또는 702a)는, 각각 칩(700) 내에서의 긴 상호접속을 위해 이용되는, 내부 구동기(internal driver), 내부 수신기 또는 내부 3-상태 버퍼와 같은 내부 버퍼처럼 설계될 수 있는 바, 즉 이러한 긴 상호접속은 칩(700) 내의 긴 거리에서 다수의 트랜지스터들을 연결한다. 인터칩 구동기, 인터칩 수신기 또는 인터칩 3-상태 버퍼와 같은 작은 인터칩 버퍼(703a 또는 704a)는, 각각 칩(800) 내에서의 긴 상호접속을 위해 이용되는, 내부 구동기, 내부 수신기 또는 내부 3-상태 버퍼와 같은 내부 버퍼처럼 설계될 수 있는 바, 즉 이러한 긴 상호접속은 칩(800) 내의 긴 거리에서 다수의 트랜지스터들을 연결한다. 작은 인터칩 버퍼들(701a, 702a, 703a 및 704a)은 칩(800)과 칩(700) 간의 신호, 클럭, 전력 또는 접지 연결을 위해 칩(700)과 칩(800) 모두 상에서 설계될 수 있다. 칩(700) 위의 인터칩 버퍼들(701a 및 702a)을 포함하는 인터칩 버퍼들의 수는, 예를 들어 512개 이상, 바람직하게는 예를 들어 1024개 이상이 될 수 있다. 칩(800) 위의 인터칩 버퍼들(703a 및 704a)을 포함하는 인터칩 버퍼들의 수는, 예를 들어 512개 이상, 바람직하게는 예를 들어 1024개 이상이 될 수 있다.
[00490] 오프칩 구동기들, 오프칩 수신기들 또는 오프칩 3-상태 버퍼들과 같은 큰(large) 오프칩 버퍼들(58a, 58b, 58c 및 58d)이, 회로 테스팅을 위해, 및/또는 예를 들어, 도 52, 55, 66, 72, 83 또는 84에 나타낸 솔더 범프들 또는 볼들(29a)을 통해, 또는 도 54, 67 또는 73에 나타낸 금속 필러들 또는 범프들(39)을 통해, 마더 보드, 프린트 회로 기판, 금속 기판, 유리 기판 또는 세라믹 기판으로의, 또는 도 74에 나타낸 와이어 본딩된 와이어들(830)을 통해 도 74에 나타낸 볼 그리드 어레이(BGA) 기판(810)으로의, 또는 도 85에 나타낸 솔더 범프들(650)을 통해 도 85에 나타낸 회로 기판(999)으로의, 신호, 클럭, 전력 또는 접지 연결을 위해, 칩(700)과 칩(800) 모두 상에 설계된다. 회로 테스팅은, (i) 칩(700 또는 800)이 웨이퍼로부터 소잉(sawing) 또는 다이싱(dicing) 되기 전에 수행되는 웨이퍼 레벨 테스팅이거나, 또는 (ii) 칩들(700 및 800)이 서로 연결된 이후의 패키지 레벨 테스팅(최종 테스팅)이다.
[00491] 테스팅 인터페이스 회로들(333a 및 333b)는 칩(700) 상에 설계되고, 테스팅 인터페이스 회로들(333c 및 333d)은 칩(800) 상에 설계된다. 인터칩 버퍼(701a 또는 704a)로부터 봤을 때, 도 86에 나타낸 테스팅 인터페이스 회로(333a 또는 333d)의 제 1 단자(F1 또는 F4)에서의 출력 캐패시턴스는 2 pF 미만, 예를 들어 1 pF 미만 또는 0.2 pF 미만이다. 도 86에 나타낸 테스팅 인터페이스 회로(333a 또는 333d)의 제 1 단자(F1 또는 F4)의 출력 로딩 캐패시턴스는 2 pF 미만, 예를 들어 1 pF 미만 또는 0.2 pF 미만이다. 인터칩 버퍼(702a 또는 703a)로부터 봤을 때, 도 86에 나타낸 테스팅 인터페이스 회로(333b 또는 333c)의 제 1 단자(F2 또는 F3)에서의 입력 캐패시턴스는 2 pF 미만, 예를 들어 1 pF 미만 또는 0.2 pF 미만이다. 도 86에 나타낸 테스팅 인터페이스 회로(333b 또는 333c)의 제 1 단자(F2 또는 F3)의 입력 로딩 캐패시턴스는 2 pF 미만, 예를 들어 1 pF 미만 또는 0.2 pF 미만이다. 인터칩 버퍼(701a, 702a, 703a 또는 704a)로부터 봤을 때, 도 95에 나타낸 테스팅 인터페이스 회로(333a, 333b, 333c 또는 333d)의 제 1 단자(Fl, F2, F3 또는 F4)에서의 입력 또는 출력 캐패시턴스는 2 pF 미만, 예를 들어 1 pF 미만 또는 0.2 pF 미만이다. 도 95에 나타낸 테스팅 인터페이스 회로(333a, 333b, 333c 또는 333d)의 제 1 단자(Fl, F2, F3 또는 F4)의 입력 또는 출력 로딩 캐패시턴스는 2 pF 미만, 예를 들어 1 pF 미만 또는 0.2 pF 미만이다. 도 86 또는 도 95에 나타낸 테스트 인터페이스 회로들(333a, 333b, 333c 및 333d) 각각은 스캔 테스트 회로(scan test circuit)가 될 수 있으며, 이러한 스캔 테스트 회로는, 칩들(700 및 800)이 서로 연결된 후, 칩(700 또는 800)이 웨이퍼로부터 소잉 또는 다이싱되기 전에 또는 패키지 레벨 테스팅(최종 테스팅)에서, 테스팅 프로브들과 연결되는 금속 트레이스들 또는 패드들(170a-17Od 및 18Oa-18Od)을 통해, 웨이퍼 레벨 테스팅에서 수행되는 스캔 테스팅에 이용될 수 있다. 이러한 스캔 테스트 회로는 스캔인 신호(scan-in signal)를 입력하거나 스캔아웃 신호(scan-out signal)를 출력함으로써 플립 플롭들(flip flops)을 테스트하는 데에 이용된다.
[00492] 도 86 또는 95를 참조하여, 금속 상호접속부들(350)은 클럭 라인 또는 상호접속부들을 위해, 또는 비트 라인들, 비트 상호접속부들, 어드레스 라인들 또는 어드레스 상호접속부들과 같은, 신호 라인들 또는 상호접속부들을 위해 이용될 수 있다.
[00493] 칩들(700 및 800) 간의 병렬 데이터 통신에서, 금속 상호접속부들(350)중 2개에 의해 제공되는 비트 라인들 또는 비트 상호접속부들의 총 개수는, 예를 들어 도 86 또는 95에 나타낸 바와 같이, 2개가 될 수 있다. 이러한 경우, 칩들(700 및 800) 간의 병렬 데이터 통신의 비트 폭은 2이다. 대안적으로, 칩들(700 및 800) 간의 병렬 데이터 통신에서, 금속 상호접속부들(350)에 의해 제공되는 비트 라인들 또는 비트 상호접속부들의 총 개수는 4개, 8개, 16개, 32개, 64개, 128개, 256개, 512개 또는 1024개 이상이 될 수 있는 바, 이는 병렬 데이터 통신의 비트 폭이 4, 8, 16, 32, 64, 128, 256, 512 또는 1024 이상임을 의미한다. 주목할 사항으로서, 이러한 대안들에서, 단지 2개의 비트 라인들 또는 비트 상호접속부들(350) (및 이들의 해당하는 인터칩 버퍼들(701a, 702a, 703a 및 704a)) 만이 도 86 또는 95에 나타나 있고, 나머지 비트 라인들 또는 비트 상호접속부들 (및 이들의 해당하는 인터칩 버퍼들)은 도 86 또는 95에 나타나지 않았지만, 이들 (및 이들의 해당하는 인터칩 버퍼들)은 도 86 또는 95에 나타낸 2개의 비트 라인들 또는 비트 상호접속부들(350) (및 이들의 해당하는 인터칩 버퍼들(701a, 702a, 703a 및 704a))과 동일하게 설계된다. 비트 라인들 또는 비트 상호접속부들에 대해 이용되는 금속 상호접속부들(350) 각각은 칩(700)의 인터칩 버퍼들(701a 및 702a)중 하나를 칩(800)의 인터칩 버퍼들(703a 및 704a)중 하나에 연결한다. 1024의 비트 폭의 경우의 일 예로서, 350과 같은 1024개의 비트 라인들 또는 비트 상호접속부들에 연결된 다음, 칩(800)의 703a 또는 704a와 같은 1024개의 인터칩 버퍼들에 연결되는, 칩(700)의 701a 또는 702a와 같은 1024개의 인터칩 버퍼들이 있다. 이에 따라, 칩들(700 및 800) 간의 병렬 데이터 통신에서 비트 라인들 또는 비트 상호접속부들(350)과 연결되는 인터칩 버퍼들(701a 및 702a)의 총 개수는, 비트 라인들 또는 비트 상호접속부들(350)의 총 개수와 같으며, 그리고 비트 라인들 또는 비트 상호접속부들(350)과 연결되는 인터칩 버퍼들(703a 및 703a)의 총 개수와도 같다. 칩들(700 및 800) 간에, 금속 상호접속부들(350)에 의해 제공되는, 비트 라인들 또는 비트 상호접속부들의 데이터 통신은, 예를 들어 2, 4, 8, 16, 32, 64, 128, 256, 512 또는 1024 이상, 바람직하게는 512 또는 1024 이상의 데이터 비트 폭을 가질 수 있다.
[00494] 도 86 또는 95를 참조하여, 작은 인터칩 ESD 회로들(701b, 702b, 703b 및 704b)이 칩 패키징 또는 어셈블리 제조 공정 동안 정전하 보호를 위하여 칩들(700 및 800) 간의 작은 인터칩 버퍼들(701a, 702a, 703a 및 704a)에 대해 이용된다. 대안적으로, 칩들(700 및 800) 간의 작은 인터칩 버퍼들(701a, 702a, 703a 및 704a)에 대해, 어떠한 ESD 회로도 요구되지 않을 수 있는 바, 즉 인터칩 ESD 회로들(701b, 702b, 703b 및 704b)이 생략될 수 있다. 다시 말해, 금속 상호접속부들(740b, 74Od, 74Of 및 74Oh)에 연결되는 어떠한 ESD 회로도 없다.
[00495] 큰 오프칩 버퍼들(58a, 58b, 58c 및 58d)에 대해 요구되는 큰 오프칩 ESD 회로들(59a, 59b, 59c 및 59d)이, 회로 테스팅을 위해, 및/또는 예를 들어, 도 52, 55, 66, 72, 83 또는 84에 나타낸 솔더 범프들 또는 볼들(29a)을 통해, 또는 도 54, 67 또는 73에 나타낸 금속 필러들 또는 범프들(39)을 통해, 마더 보드, 프린트 회로 기판, 금속 기판, 유리 기판 또는 세라믹 기판으로의, 또는 도 74에 나타낸 와이어 본딩된 와이어들(830)을 통해 도 74에 나타낸 볼 그리드 어레이(BGA) 기판(810)으로의, 또는 도 85에 나타낸 솔더 범프들(650)을 통해 도 85에 나타낸 회로 기판(999)으로의, 신호, 클럭, 전력 또는 접지 연결을 위해, 칩(700)과 칩(800) 모두 상에 설계된다. 회로 테스팅은, (i) 칩(700 또는 800)이 웨이퍼로부터 소잉(sawing) 또는 다이싱(dicing) 되기 전에 수행되는 웨이퍼 레벨 테스팅이거나, 또는 (ii) 칩들(700 및 800)이 서로 연결된 이후의 패키지 레벨 테스팅(최종 테스팅)이다. 큰 오프칩 ESD 회로들(59a, 59b, 59c 및 59d)은 웨이퍼 레벨 테스팅 또는 패키지 레벨 테스팅(최종 테스팅)과 같은 회로 테스팅 동안 정전하 보호를 위해 이용된다.
[00496] 작은 인터칩 ESD 회로(701b, 702b, 703b 또는 704b)의 크기는 큰 오프칩 ESD 회로(59a, 59b, 59c 또는 59d) 각각의 크기 보다 작을 수 있다. 예를 들어, 인터칩 ESD 회로(701b, 702b, 703b 또는 704b)의 크기는 이러한 인터칩 ESD 회로(701b, 702b, 703b 또는 704b)의 로딩 또는 캐패시턴스로서 정의될 수 있으며, 그리고 오프칩 ESD 회로(59a, 59b, 59c 또는 59d)의 크기는 이러한 오프칩 ESD 회로(59a, 59b, 59c 또는 59d)의 로딩 또는 캐패시턴스로서 정의될 수 있다. 어떠한 경우, 작은 인터칩 ESD 회로들(701b, 702b, 703b 및 704b) 각각은 2 pF (피코 패러드) 미만, 이를 테면 0.01 내지 2 pF, 예를 들어 0.5 pF 미만, 이를 테면 0.01 내지 0.5 pF의 크기(로딩 또는 캐패시턴스)를 가지며, 그리고 큰 오프칩 ESD 회로들(59a, 59b, 59c 및 59d) 각각은 2 pF 보다 큰, 이를 테면 2 내지 100 pF, 예를 들어 5 pF 보다 큰, 이를 테면 5 내지 100 pF의 크기(로딩 또는 캐패시턴스)를 갖는다. 다른 경우, 작은 인터칩 ESD 회로들(701b, 702b, 703b 및 704b) 각각은 1 pF 미만, 이를 테면 0.01 내지 1 pF의 크기(로딩 또는 캐패시턴스)를 가지며, 큰 오프칩 ESD 회로들(59a, 59b, 59c 및 59d) 각각은 1 pF 보다 큰, 이를 테면 1 내지 100 pF의 크기(로딩 또는 캐패시턴스)를 갖는다.
[00497] 대안적으로, 작은 인터칩 ESD 회로(701b, 702b, 703b 또는 704b)의 크기 또는 큰 오프칩 ESD 회로(59a, 59b, 59c 또는 59d)의 크기는 아래와 같이 정의될 수 있다. 인터칩 ESD 회로(701b, 702b, 703b 또는 704b) 또는 오프칩 ESD 회로(59a, 59b, 59c 또는 59d)와 같은 ESD(정전 방전) 회로는 하나 이상의 ESD 유닛들을 포함할 수 있으며, 그리고 이러한 ESD 유닛들 각각은 P+ 활성 영역 및 N+ 활성 영역을 포함할 수 있는 바, N+ 활성 영역은 P+ 활성 영역에 연결되고, 도 86 또는 95에 나타낸 금속 패드(170a, 170b, 170c, 17Od, 180a, 180b, 180c 또는 180d)와 같은, 칩의 I/O(입/출력) 금속 패드 또는 테스팅 금속 패드에 연결된다. P+ 활성 영역의 면적에 N+ 활성 영역의 면적을 더하게 되면, ESD 유닛들 각각의 활성 면적과 같다. ESD 유닛들의 총 활성 면적은 ESD 회로의 활성 면적과 같다. 만일 ESD 회로가 단지 1개의 ESD 유닛으로 구성된다면, ESD 회로의 활성 면적은 단지 1개의 ESD 유닛의 활성 면적과 같다. 만일 ESD 회로가 다수의 ESD 유닛들로 구성된다면, ESD 회로의 활성 면적은 병렬로 연결된 ESD 유닛들의 총 활성 면적들과 같다. ESD 회로의 활성 면적은 ESD 회로의 크기를 정의하는 데에 이용될 수 있다. 도 96-101은 칩의 ESD 유닛의 활성 면적을 계산하고, 하나 이상의 ESD 유닛들로 구성된 EDS 회로의 크기를 정의하는 방법을 나타낸다.
[00498] 도 96을 참조하여, 칩의 정전 방전(ESD) 유닛(759)은 2개의 역 바이어스된 다이오드들(5931 및 5932)로 구성될 수 있다. 도 98은 도 96에 나타낸 ESD 유닛(759)의 단면도를 나타내고, 도 99는 도 98에 나타낸 p-타입 실리콘 기판(401)의 상면 Z-Z'로부터 얻어지는 ESD 유닛(759)의 토포그라피(topography)를 나타내는 상부 투시도이다.
[00499] 도 96, 98 및 99를 참조하여, ESD 유닛(759)은 2개의 P+ 활성 영역들(757a 및 757b) 및 2개의 N+ 활성 영역들(758a 및 758b)을 포함한다. P+ 활성 영역(757a)은 p-타입 실리콘 기판(401) 내의 N-웰(755) 내에 있고, N+ 활성 영역(758a)은 p-타입 실리콘 기판(401) 내에 있다. P+ 활성 영역(757a)은, 칩의 금속 상호접속부(753a)를 통해, 도 86 또는 95에 나타낸 칩(700)의 금속 패드(170a, 170b, 170c 또는 17Od) 또는 도 86 또는 95에 나타낸 칩(800)의 금속 패드(180a, 180b, 180c 또는 180d)와 같은, 칩의 I/O 금속 패드 또는 테스팅 금속 패드에 연결된다. N+ 활성 영역(758a)은 금속 상호접속부(753a)를 통해 P+ 활성 영역(757a) 및 칩의 I/O 금속 패드 또는 테스팅 금속 패드에 연결된다. 금속 상호접속부(753a)는 p-타입 실리콘 기판(401) 윗쪽의 유전층(330) 위에 형성되는 미세 라인 금속층(660a)과, P+ 활성 영역(757a)의 컨택 영역(754a) 위에, 그리고 유전층(330) 내에 형성되는 제 1 비아 플러그(661)와, 그리고 N+ 활성 영역(758a)의 컨택 영역(754b) 위에, 그리고 유전층(330) 내에 형성되는 제 2 비아 플러그(661)를 포함한다. P+ 활성 영역(757b)은 p-타입 실리콘 기판(401) 내에 있고, N+ 활성 영역(758b)은 p-타입 실리콘 기판(401) 내의 N-웰(755) 내에 있다. P+ 활성 영역(757b)은 금속 상호접속부(753b)를 통해 접지 버스에 연결되고, N+ 활성 영역(758b)은 금속 상호접속부(753c)를 통해 전력 버스에 연결된다. 금속 상호접속부(753b)는 p-타입 실리콘 기판(401) 윗쪽의 유전층(330) 위에 형성되는 미세 라인 금속층(660), 및 P+ 활성 영역(757b)의 컨택 영역(754c) 위에, 그리고 유전층(330) 내에 형성되는 비아 플러그(661)를 포함한다. 금속 상호접속부(753c)는 p-타입 실리콘 기판(401) 윗쪽의 유전층(330) 위에 형성되는 미세 라인 금속층(660c), 및 N+ 활성 영역(758b)의 컨택 영역(754d) 위에, 그리고 유전층(330) 내에 형성되는 비아 플러그(661)를 포함한다.
[00500] 도 99를 참조하여, 칩의 I/O 금속 패드 또는 테스팅 금속 패드에 연결되는 P+ 활성 영역(757a)은, 상부도로부터, p-타입 실리콘 기판(401) 내의 필드 산화물(752)에 의해 둘러싸이는 면적(AR1)을 갖는다. 칩의 I/O 금속 패드 또는 테스팅 금속 패드에 연결되는 N+ 활성 영역(758a)은, 상부도로부터, p-타입 실리콘 기판(401) 내의 필드 산화물(752)에 의해 둘러싸이는 면적(AR2)을 갖는다. ESD 유닛(759)의 활성 면적은 면적(ARl)과 면적(AR2)을 더한 것과 같다.
[00501] 대안적으로, 도 97을 참조하여, 칩의 ESD 유닛(759)은 PMOS 트랜지스터(681) 및 NMOS 트랜지스터(682)로 구성될 수 있다. 도 100은 도 97에 나타낸 ESD 유닛(759)의 단면도를 나타내고, 도 101은 도 100에 나타낸 p-타입 실리콘 기판(401)의 상면(Z-Z')으로부터 얻어지는 ESD 유닛(759)의 토포그라피를 나타내는 상부 투시도이다.
[00502] 도 97, 100 및 101을 참조하여, ESD 유닛(759)의 PMOS 트랜지스터(681)는 게이트(751a) 및 이 게이트(751a)의 2개의 반대측들에 있는 2개의 P+ 활성 영역들(757a 및 757c)을 포함하고, ESD 유닛(759)의 NMOS 트랜지스터(682)는 게이트(751b) 및 이 게이트(751b)의 2개의 반대측들에 있는 2개의 N+ 활성 영역들(758a 및 758c)을 포함한다. P+ 활성 영역(757a)은 p-타입 실리콘 기판(401) 내의 N-웰(755) 영역 내에 있고, N+ 활성 영역(758a)은 p-타입 실리콘 기판(401) 내에 있다. P+ 활성 영역(757a)은, 칩의 금속 상호접속부(753a)를 통해, 도 86 또는 95에 나타낸 칩(700)의 금속 패드(170a, 170b, 170c 또는 17Od) 또는 도 86 또는 95에 나타낸 칩(800)의 금속 패드(180a, 180b, 180c 또는 180d)와 같은, 칩의 I/O 금속 패드 또는 테스팅 금속 패드에 연결된다. N+ 활성 영역(758a)은, 금속 상호접속부(753a)를 통해, P+ 활성 영역(757a) 및 칩의 I/O 금속 패드 또는 테스팅 금속 패드에 연결된다. 금속 상호접속부(753a)는 p-타입 실리콘 기판(401) 윗쪽의 유전층(330) 위에 형성되는 미세 라인 금속층(660a)과, P+ 활성 영역(757a)의 컨택 영역(754a) 위에, 그리고 유전층(330) 내에 형성되는 제 1 비아 플러그(661)와, 그리고 N+ 활성 영역(758a)의 컨택 영역(754b) 위에, 그리고 유전층(330) 내에 형성되는 제 2 비아 플러그(661)를 포함한다. P+ 활성 영역(757b)은 p-타입 실리콘 기판(401) 내에 있고, N+ 활성 영역(758b)은 p-타입 실리콘 기판(401) 내의 N-웰(755) 내에 있다. P+ 활성 영역(757c)은 p-타입 실리콘 기판(401) 내의 N-웰(755) 내에 있고, N+ 활성 영역(758c)은 p-타입 실리콘 기판(401) 내에 있다. N+ 활성 영역(758c)은 칩의 금속 상호접속부(753b)를 통해 칩의 접지 버스에 연결되고, 금속 상호접속부(753b)를 통해 P+ 활성 영역(757b)에 연결되며, 그리고 P+ 활성 영역(757b)은 금속 상호접속부(753b)를 통해 접지 버스에 연결된다. P+ 활성 영역(757c)은 칩의 금속 상호접속부(753c)를 통해 칩의 전력 버스에 연결되고, 금속 상호접속부(753c)를 통해 N+ 활성 영역(758b)에 연결되며, 그리고 N+ 활성 영역(758b)은 금속 상호접속부(753c)를 통해 전력 버스에 연결된다. 금속 상호접속부(753b)는 p-타입 실리콘 기판(401) 윗쪽의 유전층(330) 위에 형성되는 미세 라인 금속층(660b)과, P+ 활성 영역(757b)의 컨택 영역(754c) 위에, 그리고 유전층(330) 내에 형성되는 제 1 비아 플러그(661)와, 그리고 N+ 활성 영역(758c)의 컨택 영역(754e) 위에, 그리고 유전층(330) 내에 형성되는 제 2 비아 플러그(661)를 포함한다. 금속 상호접속부(753c)는 p-타입 실리콘 기판(401) 윗쪽의 유전층(330) 위에 형성되는 미세 라인 금속층(660c)과, N+ 활성 영역(758b)의 컨택 영역(754d) 위에 형성되는 제 1 비아 플러그(661)와, 그리고 P+ 활성 영역(757c)의 컨택 영역(754f) 위에 형성되는 제 2 비아 플러그(661)를 포함한다. 게이트(751a)는, 금속 상호접속부(753c)를 통해 칩의 전력 버스 및 컨택 영역들(754d 및 754f)에 연결되는 컨택 영역(754g)을 갖는다. 게이트(751b)는, 금속 상호접속부(753b)를 통해 칩의 접지 버스 및 컨택 영역들(754c 및 754e)에 연결되는 컨택 영역(754h)을 갖는다.
[00503] 도 101을 참조하여, 칩의 I/O 금속 패드 또는 테스팅 금속 패드에 연결되는 P+ 활성 영역(757a)은, 상부도로부터, 게이트(751a)의 측벽(748)에 의해 정의되는 경계선(boundary) 및 필드 산화물(752)과 P+ 활성 영역(757a) 사이의 경계(border)에 의해 둘러싸이는 면적(AR3)을 갖는다. 칩의 I/O 금속 패드 또는 테스팅 금속 패드에 연결되는 N+ 활성 영역(758a)은, 상부도로부터, 게이트(751b)의 측벽(749)에 의해 정의되는 경계선 및 필드 산화물(752)과 N+ 활성 영역(758a) 사이의 경계에 의해 둘러싸이는 면적(AR4)을 갖는다. ESD 유닛(759)의 활성 면적은 면적(AR3)에 면적(AR4)을 더한 것과 같다.
[00504] 도 96-101에 도시된 이전에 설명한 정의 또는 계산에 기초하여, ESD 회로의 ESD 유닛들 각각의 활성 면적이 계산될 수 있고, ESD 유닛들의 총 활성 면적들은 ESD 회로의 활성 면적과 같다. 만일 ESD 회로가 단지 1개의 ESD 유닛으로 구성된다면, 이 ESD 회로의 활성 면적은 이러한 단지 1개의 ESD 유닛의 활성 면적과 같다. 만일 ESD 회로가 다수의 ESD 유닛들로 구성된다면, 이 ESD 회로의 활성 면적은 병렬로 연결된 ESD 유닛들의 총 활성 면적들과 같다.
[00505] 이에 따라, 인터칩 ESD 회로들(701b, 702b, 703b 및 704b) 각각의 활성 면적 및 오프칩 ESD 회로들(59a, 59b, 59c 및 59d) 각각의 활성 면적이 계산될 수 있다. 예를 들어, 작은 인터칩 ESD 회로(701b, 702b, 703b 또는 704b)는 1300 제곱 밀리미터 미만, 이를 테면 6.5 내지 1300 제곱 밀리미터, 예를 들어 325 제곱 밀리미터 미만, 이를 테면 6.5 내지 325 제곱 밀리미터의 활성 면적을 가질 수 있으며, 그리고 큰 오프칩 ESD 회로(59a, 59b, 59c 또는 59d)는 1300 제곱 밀리미터 보다 큰, 이를 테면 1300 내지 65,000 제곱 밀리미터, 예를 들어 3250 제곱 밀리미터 보다 큰, 이를 테면 3250 내지 65,000 제곱 밀리미터의 활성 면적을 가질 수 있다. 대안적으로, 작은 인터칩 ESD 회로(701b, 702b, 703b 또는 704b)는 650 제곱 밀리미터 미만의 활성 면적을 가질 수 있고, 큰 오프칩 ESD 회로(59a, 59b, 59c 또는 59d)는 650 제곱 밀리미터 보다 큰 활성 면적을 가질 수 있다.
[00506] 큰 오프칩 ESD 회로(59a)의 하나 이상의 ESD 유닛들의 총 활성 면적들 또는 큰 오프칩 ESD 회로(59a)의 로딩 또는 캐패시턴스로서 정의되는, 칩(700)의 큰 오프칩 ESD 회로(59a)의 크기는, 작은 인터칩 ESD 회로(701b) 내의 하나 이상의 ESD 유닛들의 총 활성 면적들 또는 작은 인터칩 ESD 회로(701b)의 로딩 또는 캐패시턴스로서 정의되는, 칩(700)의 작은 인터칩 ESD 회로(701b)의 크기 보다, 3배 이상(more than 3 times), 10배, 25배 또는 50배, 이를 테면 3배 내지 50배 더 클 수 있다.
[00507] 큰 오프칩 ESD 회로(59b)의 하나 이상의 ESD 유닛들의 총 활성 면적들 또는 큰 오프칩 ESD 회로(59b)의 로딩 또는 캐패시턴스로서 정의되는, 칩(700)의 큰 오프칩 ESD 회로(59b)의 크기는, 작은 인터칩 ESD 회로(702b) 내의 하나 이상의 ESD 유닛들의 총 활성 면적들 또는 작은 인터칩 ESD 회로(702b)의 로딩 또는 캐패시턴스로서 정의되는, 칩(700)의 작은 인터칩 ESD 회로(702b)의 크기 보다, 3배 이상, 10배, 25배 또는 50배, 이를 테면 3배 내지 50배 더 클 수 있다.
[00508] 큰 오프칩 ESD 회로(59c)의 하나 이상의 ESD 유닛들의 총 활성 면적들 또는 큰 오프칩 ESD 회로(59c)의 로딩 또는 캐패시턴스로서 정의되는, 칩(800)의 큰 오프칩 ESD 회로(59c)의 크기는, 작은 인터칩 ESD 회로(703b) 내의 하나 이상의 ESD 유닛들의 총 활성 면적들 또는 작은 인터칩 ESD 회로(703b)의 로딩 또는 캐패시턴스로서 정의되는, 칩(800)의 작은 인터칩 ESD 회로(703b)의 크기 보다, 3배 이상, 10배, 25배 또는 50배, 이를 테면 3배 내지 50배 더 클 수 있다.
[00509] 큰 오프칩 ESD 회로(59d)의 하나 이상의 ESD 유닛들의 총 활성 면적들 또는 큰 오프칩 ESD 회로(59d)의 로딩 또는 캐패시턴스로서 정의되는, 칩(800)의 큰 오프칩 ESD 회로(59d)의 크기는, 작은 인터칩 ESD 회로(704b) 내의 하나 이상의 ESD 유닛들의 총 활성 면적들 또는 작은 인터칩 ESD 회로(704b)의 로딩 또는 캐패시턴스로서 정의되는, 칩(800)의 작은 인터칩 ESD 회로(704b)의 크기 보다, 3배 이상, 10배, 25배 또는 50배, 이를 테면 3배 내지 50배 더 클 수 있다.
[00510] 도 86을 참조하여, 인터칩 버퍼(702a 또는 703a)의 크기는 인터칩 버퍼(702a 또는 703a)의 로드 또는 로딩에 의해 특징화될 수 있다. 인터칩 버퍼(702a 또는 703a)의 로드 또는 로딩은 인터칩 버퍼(702a 또는 703a)의 총 등가의(equivalent) 캐패시턴스 로드이다. 인터칩 버퍼(702a 또는 703a)의 로드 또는 로딩(캐패시턴스), 이를 테면 도 88 또는 89에 나타낸 2-스테이지 캐스케이드 인터칩 구동기의 마지막 스테이지 인버터(585b 또는 586b)의 로드 또는 로딩(캐패시턴스)(여기서, NMOS 트랜지스터(752a 또는 753a) 및 PMOS 트랜지스터(752b 또는 753b)의 드레인들은 금속 패드들(170b 또는 180a)에 연결된다)은, 0.01 pF 내지 10 pF 또는 0.1 pF 내지 5 pF과 같이 10 pF 미만이거나, 0.001 pF 내지 2 pF과 같이 2 pF 미만이거나, 또는 0.01 pF 내지 1 pF과 같이 1 pF 미만이 될 수 있다. 인터칩 버퍼(701a 또는 704a)의 크기는 인터칩 버퍼(701a 또는 704a)의 입력 캐패시턴스(로딩)에 의해 특징화될 수 있으며, 인터칩 버퍼(701a 또는 704a)의 입력 캐패시턴스(로딩)은 0.01 pF 내지 10 pF 또는 0.1 pF 내지 5 pF와 같이 10 pF 미만이거나, 0.001 pF 내지 2 pF과 같이 2 pF 미만이거나, 또는 0.01 pF 내지 1 pF과 같이 1 pF 미만이 될 수 있다.
[00511] 도 95를 참조하여, 인터칩 버퍼(701a, 702a, 703a 또는 704a)의 크기는 인터칩 버퍼(701a, 702a, 703a 또는 704a)의 로드 또는 로딩에 의해 특징화될 수 있다. 인터칩 버퍼(701a, 702a, 703a 또는 704a)의 로드 또는 로딩은 인터칩 버퍼(701a, 702a, 703a 또는 704a)의 총 등가 캐패시턴스 로드이다. 인터칩 버퍼(701a, 702a, 703a 또는 704a)의 로드 또는 로딩(캐패시턴스), 이를 테면 다중 스테이지 캐스케이드 3-상태 버퍼의 마지막 스테이지 3-상태 구동기의 로드 또는 로딩(캐패시턴스)(여기서, NMOS 트랜지스터 및 PMOS 트랜지스터의 드레인들은 금속 패드(170a, 170b, 180a 또는 180b)에 연결된다)은, 0.01 pF 내지 10 pF 또는 0.1 pF 내지 5 pF과 같이 10 pF 미만이거나, 0.001 pF 내지 2 pF와 같이 2 pF 미만이거나, 또는 0.01 pF 내지 1 pF과 같이 1 pF 미만이 될 수 있다.
[00512] 도 86을 참조하여, 오프칩 버퍼(58b 또는 58c)의 크기는 오프칩 버퍼(58b 또는 58c)의 로드 또는 로딩에 의해 특징화될 수 있다. 오프칩 버퍼(58b 또는 58c)의 로드 또는 로딩은 오프칩 버퍼(58b 또는 58c)의 총 등가 캐패시턴스 로드이다. 오프칩 버퍼(58b 또는 58c)의 로드 또는 로딩(캐패시턴스), 이를 테면 도 92 또는 93에 나타낸 다중 스테이지 캐스케이드 오프칩 구동기의 마지막 스테이지 구동기(426b 또는 427b)의 로드 또는 로딩(캐패시턴스)(여기서, NMOS 트랜지스터(4203 또는 4303) 및 PMOS 트랜지스터(4204 또는 4304)의 드레인들은 금속 패드(17Od 또는 180c)에 연결된다)은, 10 pF 내지 100 pF과 같이 10 pF 보다 크거나, 2pF 내지 100 pF과 같이 2 pF 보다 크거나, 또는 1 pF 내지 100 pF과 같이 1 pF 보다 클 수 있다. 오프칩 버퍼(58a 또는 58d)의 크기는 오프칩 버퍼(58a 또는 58d)의 입력 캐패시턴스(로딩)에 의해 특징화될 수 있으며, 이러한 오프칩 버퍼(58a 또는 58d)의 입력 캐패시턴스(로딩)은 10 pF 내지 100 pF과 같이 10 pF 보다 크거나, 2 pF 내지 100 pF과 같이 2 pF 보다 크거나, 또는 1 pF 내지 100 pF과 같이 1 pF 보다 클 수 있다.
[00513] 도 95를 참조하여, 오프칩 버퍼(58a, 58b, 58c 또는 58d)의 크기는 오프칩 버퍼(58a, 58b, 58c 또는 58d)의 로드 또는 로딩에 의해 특징화될 수 있다. 오프칩 버퍼(58a, 58b, 58c 또는 58d)의 로드 또는 로딩은 오프칩 버퍼(58a, 58b, 58c 또는 58d)의 총 등가 캐패시턴스 로드이다. 오프칩 버퍼(58a, 58b, 58c 또는 58d)의 로드 또는 로딩(캐패시턴스), 이를 테면 다중 스테이지 캐스케이드 3-상태 버퍼의 마지막 스테이지 3-상태 구동기의 로드 또는 로딩(캐패시턴스)(여기서, NMOS 트랜지스터 및 PMOS 트랜지스터의 드레인들은 금속 패드(170c, 17Od, 180c 또는 180d)에 연결된다)은, 10 pF 내지 100 pF과 같이 10 pF 보다 크거나, 2 pF 내지 100 pF과 같이 2 pF 보다 크거나, 또는 1 pF 내지 100 pF과 같이 1 pF 보다 클 수 있다.
[00514] 도 86 또는 95에 나타낸 오프칩 버퍼(58b)의 로드 또는 로딩(캐패시턴스)은 도 86 또는 95에 나타낸 인터칩 버퍼(702a)의 로드 또는 로딩(캐패시턴스) 보다 3배 이상, 10배, 25배 또는 50배, 이를 테면 3배 내지 100배 더 크다. 도 86 또는 95에 나타낸 오프칩 버퍼(58c)의 로드 또는 로딩(캐패시턴스)은 도 86 또는 95에 나타낸 인터칩 버퍼(703a)의 로드 또는 로딩(캐패시턴스) 보다 3배 이상, 10배, 25배 또는 50배, 이를 테면 3배 내지 100배 더 크다.
[00515] 도 86 또는 95를 참조하여, 인터칩 버퍼(702a 또는 703a)의 크기는 인터칩 버퍼(702a 또는 703a)의 피크 구동 전류(peak drive current)에 의해 특징화될 수 있으며, 오프칩 버퍼(58b 또는 58c)의 크기는 오프칩 버퍼(58b 또는 58c)의 피크 구동 전류에 의해 특징화될 수 있다. 오프칩 버퍼(58b 또는 58c)의 피크 구동 전류는 인터칩 버퍼(702a 또는 703a)의 피크 구동 전류 보다 3배 이상, 10배, 25배 또는 50배, 이를 테면 3배 내지 100배 더 크다.
[00516] 예를 들어, 도 86에 나타낸 인터칩 버퍼(702a)와 관련하여, PMOS 트랜지스터(752b)가 온(on) 이고, NMOS 트랜지스터(752a)가 오프(off) 일 때, 이전에 설명한 인터칩 버퍼(702a)에 의해 구동되는 로드 또는 로딩은 충전 전류로 충전된다. NMOS 트랜지스터(752a)가 온 이고, PMOS 트랜지스터(752b)가 오프 일 때, 이전에 설명한 인터칩 버퍼(702a)에 의해 구동되는 로드 또는 로딩은 방전 전류에 의해 방전된다. NMOS 트랜지스터(752a) 또는 PMOS 트랜지스터(752b)의 피크 충전 또는 방전 전류(바이어스 전압들의 함수)는 인터칩 버퍼(702a)의 피크 구동 전류를 정의하는 데에 이용될 수 있다. 도 86에 나타낸 오프칩 버퍼(58b)와 관련하여, PMOS 트랜지스터(4204)가 온 이고, NMOS 트랜지스터(4203)가 오프 일 때, 이전에 설명한 오프칩 버퍼(58b)에 의해 구동되는 로드 또는 로딩은 충전 전류에 의해 충전된다. NMOS 트랜지스터(4203)가 온 이고, PMOS 트랜지스터(4204)가 오프 일 때, 이전에 설명한 오프칩 버퍼(58b)에 의해 구동되는 로드 또는 로딩은 방전 전류에 의해 방전된다. NMOS 트랜지스터(4203) 또는 PMOS 트랜지스터(4204)의 피크 충전 또는 방전 전류(바이어스 전압들의 함수)는 오프칩 버퍼(58b)의 피크 구동 전류를 정의하는 데에 이용될 수 있다. 오프칩 버퍼(58b)의 피크 구동 전류는 인터칩 버퍼(702a)의 피크 구동 전류 보다 3배 이상, 10배, 25배 또는 50배, 이를 테면 3배 내지 100배 더 크다.
[00517] 도 86 또는 95를 참조하여, 인터칩 버퍼(702a 또는 703a)의 크기는 인터칩 버퍼(702a 또는 703a)의 마지막 스테이지 구동기 내의 트랜지스터의 온 저항(on-resistance)에 의해 특징화될 수 있고, 오프칩 버퍼(58b 또는 58c)의 크기는 오프칩 버퍼(58b 또는 58c)의 마지막 스테이지 구동기 내의 트랜지스터의 온 저항에 의해 특징화될 수 있다. 오프칩 버퍼(58b 또는 58c)의 온 저항은 인터칩 버퍼(702a 또는 703a)의 온 저항 보다 3배 이상, 10배, 25배 또는 50배, 이를 테면 3배 내지 100배 더 크다.
[00518] 예를 들어, 도 86에 나타낸 인터칩 버퍼(702)와 관련하여, PMOS 트랜지스터(752b)가 온 이고, NMOS 트랜지스터(752a)가 오프 일 때, 이전에 설명한 인터칩 버퍼(702a)에 의해 구동되는 로드 또는 로딩이 충전되고, PMOS 트랜지스터(752b)는 온 저항을 갖는 저항기와 등가이다. NMOS 트랜지스터(752a)가 온 이고, PMOS 트랜지스터(752b)가 오프 일 때, 이전에 설명한 인터칩 버퍼(702a)에 의해 구동되는 로드 또는 로딩이 방전되며, NMOS 트랜지스터(752a)는 온 저항의 저항을 갖는 저항기와 등가이다. NMOS 트랜지스터(752a) 또는 PMOS 트랜지스터(752b)의 온 저항(바이어스 전압들의 함수)는 인터칩 버퍼(702a)의 크기를 특징화하는 데에 이용될 수 있다. 도 86에 나타낸 오프칩 버퍼(58b)와 관련하여, PMOS 트랜지스터(4204)가 온 이고, NMOS 트랜지스터(4203)가 오프 일 때, 이전에 설명한 오프칩 버퍼(58b)에 의해 구동되는 로드 또는 로딩이 충전되며, PMOS 트랜지스터(4204)는 온 저항을 갖는 저항기와 등가이다. NMOS 트랜지스터(4203)가 온 이고, PMOS 트랜지스터(4204)가 오프 일 때, 이전에 설명한 오프칩 버퍼(58b)에 의해 구동되는 로드 또는 로딩이 방전되며, NMOS 트랜지스터(4203)는 온 저항을 갖는 저항기와 등가이다. NMOS 트랜지스터(4203) 또는 PMOS 트랜지스터(4204)의 온 저항(바이어스 전압들의 함수)은 오프칩 버퍼(58b)의 크기를 특징화하는 데에 이용될 수 있다.
[00519] 도 86 또는 95를 참조하여, 인터칩 버퍼(701a, 702a, 703a 또는 704a)의 크기 또는 오프칩 버퍼(58a, 58b, 58c 또는 58d)의 크기는 NMOS 트랜지스터 또는 PMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비(ratio)에 의해 특징화될 수 있다. 도 102 또는 103은 NMOS 트랜지스터 또는 PMOS 트랜지스터의 물리적인 채널 폭 및 물리적인 채널 길이를 정의 또는 계산하는 방법을 나타낸다.
[00520] 도 102 또는 103은 PMOS 트랜지스터 또는 NMOS 트랜지스터가 될 수 있는 MOS 트랜지스터(금속 산화물 반도체 트랜지스터)의 상부도를 나타낸다. 도 102를 참조하여, 칩의 MOS 트랜지스터는 칩의 반도체 기판 내의 확산 영역인 활성 영역(600)과; 반도체 기판 내의, 그리고 활성 영역(600) 주위의 필드 산화물 영역(602)과; 필드 산화물 영역(602) 위의, 그리고 활성 영역(600)과 교차하는 게이트(604)와; 그리고 활성 영역(600)과 게이트(604) 사이의 게이트 산화물(미도시)을 포함한다. 활성 영역(600)은 게이트(604)의 한 측에서는 소스(606)로서, 그리고 게이트(604)의 다른 측에서는 드레인(608)으로서 정의될 수 있다. 게이트(604)의 물질은 폴리실리콘, 금속 실리사이드, 또는 상기 물질들의 합성층이 될 수 있으며, 금속 실리사이드는 NiSi, CoS, TiSi2 또는 WSi가 될 수 있다. 대안적으로, 게이트(604)의 물질은 W, WN, TiN, Ta, TaN, Mo의 금속, 또는 상기 물질들의 합금 또는 합성층이 될 수 있다. 게이트 산화물의 물질은, Hf 함유 산화물과 같은, 실리콘 산화물 또는 하이(high) k 산화물이 될 수 있다. Hf 함유 산화물은 HfO2, HfSiON 또는 HfSiO 가 될 수 있다. 참조 기호(W)는 확산 영역(600) 윗쪽에 교차하는 게이트(604)의 길이인, MOS 트랜지스터의 물리적인 채널 폭으로서 정의되고; 참조 기호(L)는 확산 영역(600) 윗쪽에 교차하는 게이트(604)의 폭인, MOS 트랜지스터의 물리적인 채널 길이로서 정의된다.
[00521] 도 103을 참조하여, 대안적으로, MOS 트랜지스터는 하나 이상의 확산 영역들(600) 윗쪽에 다수의 부분들(6041-604n)을 갖는 게이트(604)를 포함할 수 있다. 참조 기호들(W1-Wn)은 확산 영역(들)(600) 윗쪽에 교차하는 게이트(604)의 각 부분(6041-604n)의 길이인, 게이트(604)의 각 부분(6041-604n)의 물리적인 채널 폭으로서 정의되고; 참조 기호(L)는 확산 영역(들)(600) 윗쪽의 게이트(604)의 부분들(6041-604n)중 하나의 폭인, 게이트(604)의 부분들(6041-604n)중 하나의 물리적인 채널 길이로서 정의된다. 이 경우, MOS 트랜지스터의 물리적인 채널 폭은 게이트(604)의 각 부분들(6041-604n)의 물리적인 채널 폭들(W1-Wn)의 합이고, MOS 트랜지스터의 물리적인 채널 길이는 게이트(604)의 부분들(6041-604n)중 하나의 물리적인 채널 길이(L)이다.
[00522] 이에 따라, 도 102 또는 103에 도시된 MOS 트랜지스터의 물리적인 채널 폭 및 물리적인 채널 길이의 정의는 여기에서 설명되는 다양한 피쳐들/구조들에 적용될 수 있다.
[00523] 도 86에 나타낸 인터칩 버퍼(703a)의 크기는 NMOS 트랜지스터(752a) 또는 PMOS 트랜지스터(752b)의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비에 의해 특징화될 수 있다. 나타낸 바와 같이, NMOS 트랜지스터(752a) 및 PMOS 트랜지스터(752b)의 드레인들은 금속 상호접속 라인(740d)을 통해 칩(700)의 금속 패드(170d)에 연결될 수 있다. 인터칩 버퍼(702a)가 도 88에 나타낸 2-스테이지 캐스케이드 인터칩 구동기라면, 인터칩 버퍼(702a)의 크기는 마지막 스테이지 구동기(585b) 내의 NMOS 트랜지스터(752a) 또는 PMOS 트랜지스터(752b)의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비에 의해 특징화될 수 있으며, NMOS 트랜지스터(752a) 및 PMOS 트랜지스터(752b)의 드레인들은 금속 상호접속부(740d)를 통해 칩(700)의 금속 패드(170b)에 연결된다. NMOS 트랜지스터(752a)의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는, 예를 들어 1 내지 50 이 될 수 있으며, 예시적인 실시예들에서, 이러한 비는 1 내지 20이 될 수 있다. PMOS 트랜지스터(752b)의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는, 예를 들어 1 내지 100과 같은 적절한 값이 될 수 있으며, 예시적인 실시예들에서, 이러한 비는 1 내지 40 이 될 수 있다.
[00524] 도 86에 나타낸 인터칩 버퍼(703a)의 크기는 NMOS 트랜지스터(753a) 또는 PMOS 트랜지스터(753b)의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비에 의해 특징화될 수 있다. 나타낸 바와 같이, NMOS 트랜지스터(753a) 및 PMOS 트랜지스터(753b)의 드레인들은 금속 상호접속부(74Of)를 통해 칩(800)의 금속 패드(180a)에 연결될 수 있다. 인터칩 버퍼(703a)가 도 89에 나타낸 2-스테이지 캐스케이드 인터칩 구동기라면, 인터칩 버퍼(703a)의 크기는 마지막 스테이지 구동기(586b) 내의 NMOS 트랜지스터(753a) 또는 PMOS 트랜지스터(753b)의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비에 의해 특징화되며, 그리고 NMOS 트랜지스터(753a) 및 PMOS 트랜지스터(753b)의 드레인들은 금속 상호접속부(74Of)를 통해 칩(800)의 금속 패드(18Oa)에 연결된다. NMOS 트랜지스터(753a)의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는, 예를 들어 1 내지 50 이 될 수 있으며, 예시적인 실시예들에서, 이러한 비는 1 내지 20이 될 수 있다. PMOS 트랜지스터(753b)의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는, 예를 들어 1 내지 100 이 될 수 있으며, 예시적인 실시예들에서, 이러한 비는 1 내지 40 이 될 수 있다.
[00525] 도 86에 나타낸 오프칩 버퍼(58b)의 크기는 NMOS 트랜지스터(4203) 또는 PMOS 트랜지스터(4204)의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비에 의해 특징화될 수 있다. 나타낸 바와 같이, NMOS 트랜지스터(4203) 및 PMOS 트랜지스터(4204)의 드레인들은 금속 상호접속부(740m)를 통해 칩(700)의 금속 패드(170d)에 연결될 수 있다. 오프칩 버퍼(58b)가 도 92에 나타낸 2-스테이지 캐스케이드 오프칩 구동기라면, 오프칩 버퍼(58b)의 크기는 마지막 스테이지 구동기(426b) 내의 NMOS 트랜지스터(4203) 또는 PMOS 트랜지스터(4204)의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비에 의해 특징화될 수 있으며, 그리고 NMOS 트랜지스터(4203) 및 PMOS 트랜지스터(4204)의 드레인들은 금속 상호접속부(740m)를 통해 칩(700)의 금속 패드(17Od)에 연결된다. NMOS 트랜지스터(4203)의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는, 예를 들어 30 내지 20,000과 같이, 30 보다 클 수 있으며, 예시적인 실시예들에서, 이러한 비는 50 내지 300과 같이, 50 보다 클 수 있다. PMOS 트랜지스터(4204)의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는, 예를 들어 60 내지 40,000과 같이, 60 보다 클 수 있으며, 예시적인 실시예들에서, 이러한 비는 100 내지 600과 같이, 100 보다 클 수 있다. 예시적인 실시예들에 있어서, NMOS 트랜지스터(4203)의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는 NMOS 트랜지스터(752a)의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비 보다, 예를 들어 3배 이상, 10배, 25배 또는 50배, 이를 테면 3배 내지 100배 더 클 수 있다. 또한, 예시적인 실시예들에 있어서, PMOS 트랜지스터(4204)의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는 PMOS 트랜지스터(752b)의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비 보다, 예를 들어 3배 이상, 10배, 25배 또는 50배, 이를 테면 3배 내지 100배 더 클 수 있다.
[00526] 도 86에 나타낸 오프칩 버퍼(58c)의 크기는 NMOS 트랜지스터(4303) 또는 PMOS 트랜지스터(4304)의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비에 의해 특징화될 수 있다. 나타낸 바와 같이, NMOS 트랜지스터(4303) 및 PMOS 트랜지스터(4304)의 드레인들은 금속 상호접속부(740p)를 통해 칩(800)의 금속 패드(180c)에 연결될 수 있다. 오프칩 버퍼(58c)가 도 93에 나타낸 2-스테이지 캐스케이드 오프칩 구동기라면, 오프칩 버퍼(58c)의 크기는 마지막 스테이지 구동기(427b) 내의 NMOS 트랜지스터(4303) 또는 PMOS 트랜지스터(4304)의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비에 의해 특징화될 수 있으며, 그리고 NMOS 트랜지스터(4303) 및 PMOS 트랜지스터(4304)의 드레인들은 금속 상호접속부(740p)를 통해 칩(800)의 금속 패드(180c)에 연결된다. NMOS 트랜지스터(4303)의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는, 예를 들어 30 내지 20,000과 같이, 30 보다 클 수 있으며, 예시적인 실시예들에서, 이러한 비는 50 내지 300과 같이, 50 보다 클 수 있다. PMOS 트랜지스터(4304)의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는, 예를 들어 60 내지 40,000과 같이, 60 보다 클 수 있으며, 예시적인 실시예들에서, 이러한 비는 100 내지 600과 같이, 100 보다 클 수 있다. NMOS 트랜지스터(4303)의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는 NMOS 트랜지스터(753a)의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비 보다, 예를 들어 3배 이상, 10배, 25배 또는 50배, 이를 테면 3배 내지 100배 더 클 수 있다. PMOS 트랜지스터(4304)의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는 PMOS 트랜지스터(753b)의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비 보다, 예를 들어 3배 이상, 10배, 25배 또는 50배, 이를 테면 3배 내지 100배 더 클 수 있다.
[00527] 도 95에 나타낸 인터칩 버퍼(701a 또는 702a)의 크기는 인터칩 3-상태 버퍼의 3-상태 구동기의 NMOS 트랜지스터 또는 PMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비에 의해 특징화될 수 있다. 나타낸 바와 같이, 3-상태 구동기는 금속 상호접속부(740b 또는 74Od)를 통해 칩(700)의 금속 패드(170a 또는 170b)에 연결될 수 있다. 3-상태 구동기의 NMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는, 예를 들어 1 내지 50 이 될 수 있으며, 예시적인 실시예들에서는, 1 내지 20 이 될 수 있다. 3-상태 구동기의 PMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는, 예를 들어 1 내지 100 이 될 수 있으며, 예시적인 실시예들에서는, 1 내지 40 이 될 수 있다.
[00528] 도 95에 나타낸 인터칩 버퍼(701a 또는 702a)가 다중-스테이지 3-상태 버퍼라면, 인터칩 버퍼(701a 또는 702a)의 크기는 다중-스테이지 3-상태 버퍼의 마지막 스테이지 3-상태 구동기 내의 NMOS 트랜지스터 또는 PMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비에 의해 특징화될 수 있다. 나타낸 바와 같이, 마지막 스테이지 3-상태 구동기는 금속 상호접속부(740b 또는 74Od)를 통해 칩(700)의 금속 패드(170a 또는 170b)에 연결될 수 있다. 마지막 스테이지 3-상태 구동기의 NMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는, 예를 들어 1 내지 50 이 될 수 있으며, 예시적인 실시예들에서, 이러한 비는 1 내지 20 이 될 수 있다. 마지막 스테이지 3-상태 구동기의 PMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는 1 내지 100 이 될 수 있으며, 예시적인 실시예들에서, 이러한 비는 1 내지 40 이 될 수 있다.
[00529] 도 95에 나타낸 인터칩 버퍼(703a 또는 704a)의 크기는 인터칩 3-상태 버퍼의 3-상태 구동기의 NMOS 트랜지스터 또는 PMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비에 의해 특징화될 수 있다. 나타낸 바와 같이, 3-상태 구동기는 금속 상호접속부(740f 또는 74Oh)를 통해 칩(800)의 금속 패드(180a 또는 180b)에 연결될 수 있다. 3-상태 구동기의 NMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는 1 내지 50 이며, 예시적인 실시예들에서는, 1 내지 20 이다. 3-상태 구동기의 PMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는 1 내지 100 이며, 예시적인 실시예들에서는, 1 내지 40 이다.
[00530] 도 95에 나타낸 인터칩 버퍼(703a 또는 704a)가 다중-스테이지 3-상태 버퍼라면, 인터칩 버퍼(703a 또는 704a)의 크기는 다중-스테이지 3-상태 버퍼의 마지막 스테이지 3-상태 구동기 내의 NMOS 트랜지스터 또는 PMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비에 의해 특징화될 수 있다. 나타낸 바와 같이, 마지막 스테이지 3-상태 구동기는 금속 상호접속부(740f 또는 74Oh)를 통해 칩(800)의 금속 패드(180a 또는 180b)에 연결될 수 있다. 마지막 스테이지 3-상태 구동기의 NMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는, 예를 들어 1 내지 50 이 될 수 있으며, 예시적인 실시예들에서, 이러한 비는 1 내지 20 이 될 수 있다. 마지막 스테이지 3-상태 구동기의 PMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는, 예를 들어 1 내지 100 이 될 수 있으며, 예시적인 실시예들에서, 이러한 비는 1 내지 40 이 될 수 있다.
[00531] 도 95에 나타낸 오프칩 버퍼(58a 또는 58b)의 크기는 오프칩 3-상태 버퍼의 3-상태 구동기의 NMOS 트랜지스터 또는 PMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비에 의해 특징화될 수 있다. 나타낸 바와 같이, 3-상태 구동기는 금속 상호접속부(74Oj 또는 740m)을 통해 칩(700)의 금속 패드(170c 또는 17Od)에 연결될 수 있다. 3-상태 구동기의 NMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는, 예를 들어 30 내지 20,000 과 같이, 30 보다 클 수 있으며, 예시적인 실시예들에서, 이러한 비는 50 내지 300 과 같이, 50 보다 클 수 있다. 3-상태 구동기의 PMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는, 예를 들어 60 내지 40,000 과 같이, 60 보다 클 수 있으며, 예시적인 실시예들에서는, 100 내지 600 과 같이, 100 보다 클 수 있다.
[00532] 도 95에 나타낸 오프칩 버퍼(58a 또는 58b)가 다중-스테이지 3-상태 버퍼라면, 오프칩 버퍼(58a 또는 58b)의 크기는 다중-스테이지 3-상태 버퍼의 마지막 스테이지 3-상태 구동기 내의 NMOS 트랜지스터 또는 PMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비에 의해 특징화될 수 있다. 나타낸 바와 같이, 마지막 스테이지 3-상태 구동기는 금속 상호접속부(74Oj 또는 740m)를 통해 칩(700)의 금속 패드(170c 또는 17Od)에 연결될 수 있다. 마지막 스테이지 3-상태 구동기의 NMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는, 예를 들어 30 내지 20,000 과 같이, 30 보다 클 수 있으며, 예시적인 실시예들에서, 이러한 비는 50 내지 300 과 같이, 50 보다 클 수 있다. 마지막 스테이지 3-상태 구동기의 PMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는, 60 내지 40,000 과 같이, 60 보다 클 수 있으며, 예시적인 실시예들에서는, 100 내지 600 과 같이, 100 보다 클 수 있다.
[00533] 도 95에 나타낸 오프칩 3-상태 버퍼(58a 또는 58b)의 (마지막 스테이지에서의) 3-상태 구동기의 NMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는, 도 95에 나타낸 인터칩 3-상태 버퍼(701a 또는 702a)의 (마지막 스테이지에서의) 3-상태 구동기의 NMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비 보다, 예를 들어 3배 이상, 10배, 25배 또는 50배, 이를 테면 3배 내지 100배 더 클 수 있다. 도 95에 나타낸 오프칩 3-상태 버퍼(58a 또는 58b)의 (마지막 스테이지에서의) 3-상태 구동기의 PMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는, 도 95에 나타낸 인터칩 3-상태 버퍼(701a 또는 702a)의 (마지막 스테이지에서의) 3-상태 구동기의 PMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비 보다, 예를 들어 3배 이상, 10배, 25배 또는 50배, 이를 테면 3배 내지 100배 더 클 수 있다.
[00534] 도 95에 나타낸 오프칩 버퍼(58c 또는 58d)의 크기는 오프칩 3-상태 버퍼의 3-상태 구동기의 NMOS 트랜지스터 또는 PMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비에 의해 특징화될 수 있다. 나타낸 바와 같이, 3-상태 구동기는 금속 상호접속부(74Op 또는 740r)를 통해 칩(800)의 금속 패드(180c 또는 18Od)에 연결될 수 있다. 3-상태 구동기의 NMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는, 예를 들어 30 내지 20,000 과 같이, 30 보다 클 수 있으며, 예시적인 실시예들에서는, 50 내지 300 과 같이, 50 보다 클 수 있다. 3-상태 구동기의 PMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는, 예를 들어 60 내지 40,000 과 같이, 60 보다 클 수 있으며, 예시적인 실시예들에서, 이러한 비는 100 내지 600 과 같이, 100 보다 클 수 있다.
[00535] 도 95에 나타낸 오프칩 버퍼(58c 또는 58d)가 다중-스테이지 3-상태 버퍼라면, 오프칩 버퍼(58c 또는 58d)의 크기는 다중-스테이지 3-상태 버퍼의 마지막 스테이지 3-상태 구동기 내의 NMOS 트랜지스터 또는 PMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비에 의해 특징화될 수 있다. 나타낸 바와 같이, 마지막 스테이지 3-상태 구동기는 금속 상호접속부(74Op 또는 740r)를 통해 칩(800)의 금속 패드(180c 또는 18Od)에 연결될 수 있다. 마지막 스테이지 3-상태 구동기의 NMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는, 예를 들어 30 내지 20,000 과 같이, 30 보다 클 수 있으며, 예시적인 실시예들에서, 이러한 비는 50 내지 300 과 같이, 50 보다 클 수 있다. 마지막 스테이지 3-상태 구동기의 PMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는, 예를 들어 60 내지 40,000 과 같이, 60 보다 클 수 있으며, 예시적인 실시예들에서는, 100 내지 600 과 같이, 100 보다 클 수 있다.
[00536] 도 95에 나타낸 오프칩 3-상태 버퍼(58c 또는 58d)의 (마지막 스테이지에서의) 3-상태 구동기의 NMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는, 도 95에 나타낸 인터칩 3-상태 버퍼(703a 또는 704a)의 (마지막 스테이지에서의) 3-상태 구동기의 NMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비 보다, 예를 들어 3배 이상, 10배, 25배 또는 50배, 이를 테면 3배 내지 100배 더 클 수 있다. 도 95에 나타낸 오프칩 3-상태 버퍼(58c 또는 58d)의 (마지막 스테이지에서의) 3-상태 구동기의 PMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비는, 도 95에 나타낸 인터칩 3-상태 버퍼(703a 또는 704a)의 (마지막 스테이지에서의) 3-상태 구동기의 PMOS 트랜지스터의 물리적인 채널 길이에 대한 물리적인 채널 폭의 비 보다, 예를 들어 3배 이상, 10배, 25배 또는 50배, 이를 테면 3배 내지 100배 더 클 수 있다.
[00537] 대안적으로, 도 110a를 참조하여, 칩(700)의 내부 회로(200c)는, 칩(700)의 어떠한 인터칩 회로 및 어떠한 테스팅 인터페이스 회로도 통과하지 않으면서, 칩(700)의 금속 상호접속부(740a)를 통해 오프칩 버퍼(58a)의 제 2 노드(SN5)에 연결될 수 있다. 칩(800)의 내부 회로(20Og)는, 칩(800)의 어떠한 인터칩 회로 및 어떠한 테스팅 인터페이스 회로도 통과하지 않으면서, 칩(800)의 금속 상호접속부(74Oe)를 통해 오프칩 버퍼(58c)의 제 1 노드(FN7)에 연결될 수 있다. 도 86의 회로도와 비교하여, 도 86에 나타낸 인터칩 회로들(200a 및 20Oe) 및 테스팅 인터페이스 회로들(333a 및 333c)이 생략될 수 있다. 도 86에서 엘리먼트를 나타내는 것과 동일한 참조 번호에 의해 나타낸 도 110a의 엘리먼트는, 도 86에 도시된 엘리먼트와 동일한 물질 및 사양을 갖는다.
[00538] 대안적으로, 도 110b를 참조하여, 칩(700)의 내부 회로(200c)는, 칩(700)의 어떠한 인터칩 회로 및 어떠한 테스팅 인터페이스 회로도 통과하지 않으면서, 칩(700)의 금속 상호접속부(740a)를 통해 오프칩 버퍼(58a)의 제 2 노드(SN5)에 연결될 수 있다. 칩(800)의 내부 회로(20Og)는, 칩(800)의 어떠한 인터칩 회로 및 어떠한 테스팅 인터페이스 회로도 통과하지 않으면서, 칩(800)의 금속 상호접속부(74Oe)를 통해 오프칩 버퍼(58c)의 제 1 노드(FN7)에 연결될 수 있다. 도 95의 회로도와 비교하여, 도 95에 나타낸 인터칩 회로들(200a 및 20Oe) 및 테스팅 인터페이스 회로들(333a 및 333c)이 생략될 수 있다. 도 86 및 95에서 엘리먼트를 나타내는 것과 동일한 참조 번호에 의해 나타낸 도 110b의 엘리먼트는, 도 86 및 95에 도시된 엘리먼트와 동일한 물질 및 사양을 갖는다.
[00539] 도 105는 칩의 개략적인 상부 투시도를 나타낸다. 칩(900)의 회로 설계는 칩들(120, 130 및 140)중 임의의 하나에 적용될 수 있다. 칩(900)은 공유 메모리 회로 블록(901) 및 다수의 회로 블록들(902, 903 및 904)을 포함한다.
[00540] 공유 메모리 회로 블록(901)은, 예를 들어 256 킬로바이트 내지 16 메가바이트의 메모리 크기를 갖는 스태틱 랜덤 액세스 메모리 회로 블록이 될 수 있다. 대안적으로, 공유 메모리 회로 블록(901)은, 예를 들어 1 메가바이트 내지 256 메가바이트의 메모리 크기를 갖는 다이내믹 랜덤 액세스 메모리 회로 블록이 될 수 있다.
[00541] 회로 블록들(902, 903 및 904)중 임의의 회로 블록은, 중앙 처리 유닛(CPU) 회로 블록, 그래픽 처리 유닛(GPU) 회로 블록, 디지털 신호 처리(DSP) 회로 블록, 베이스밴드 회로 블록, 무선 로컬 영역 네트워크(WLAN) 회로 블록, 논리 회로 블록, 아날로그 회로 블록, 위성 위치확인 시스템(GPS) 회로 블록, 블루투스 회로 블록, 무선 주파수(RF) 회로 블록, 또는 모뎀 회로 블록이 될 수 있다. 이를 테면, 회로 블록(902)은 중앙 처리 유닛(CPU) 회로 블록이 될 수 있고, 회로 블록(903)은 그래픽 처리 유닛(GPU) 회로 블록이 될 수 있으며, 그리고 회로 블록(904)은 다른 중앙 처리 유닛(CPU) 회로 블록, 다른 그래픽 처리 유닛(GPU) 회로 블록, 디지털 신호 처리(DSP) 회로 블록, 베이스밴드 회로 블록, 무선 로컬 영역 네트워크(WLAN) 회로 블록, 논리 회로 블록, 아날로그 회로 블록, 위성 위치확인 시스템(GPS) 회로 블록, 블루투스 회로 블록, 무선 주파수(RF) 회로 블록, 또는 모뎀 회로 블록이 될 수 있다.
[00542] 칩(900)은 또한 칩(900)의 패시베이션층 윗쪽의 다수의 금속 상호접속부들 또는 트레이스들(171-175, 181-185 및 191-195), 및 이러한 금속 상호접속부들 또는 트레이스들(171-175, 181-185 및 191-195) 위의 다수의 금속 필러들 또는 범프들(922)을 포함한다. 칩(900)의 회로 설계가 도 8, 52, 54, 55, 66, 67, 72, 73, 74, 83, 84, 107k 또는 107l에 나타낸 칩들(120)중 어느 하나에 적용되는 경우, 칩(900) 내에 설계되는 금속 상호접속부들 또는 트레이스들(171-175, 181-185 및 191-195)은 패터닝된 금속층(2)에 의해 제공될 수 있고, 칩(900) 내에 설계되는 금속 필러들 또는 범프들(922)은 금속 필러들 또는 범프들(24)이 될 수 있다. 칩(900)의 회로 설계가 도 19, 52, 54, 55, 66, 67, 72, 73, 74, 83, 84, 107k, 107l, 108f 또는 109t에 나타낸 칩들(130)중 어느 하나에 적용되는 경우, 칩(900) 내에 설계되는 금속 상호접속부들 또는 트레이스들(171-175, 181-185 및 191-195)은 패터닝된 금속층(4)에 의해 제공될 수 있고, 칩(900) 내에 설계되는 금속 필러들 또는 범프들(922)은 금속 필러들 또는 범프들(44)이 될 수 있다. 칩(900)의 회로 설계가 도 29, 52, 54, 55, 66, 67, 72, 73, 74, 83, 84, 85, 107k, 107l, 108f 또는 109t에 나타낸 칩들(140)중 어느 하나에 적용되는 경우, 칩(900) 내에 설계되는 금속 상호접속부들 또는 트레이스들(171-175, 181-185 및 191-195)은 패터닝된 금속층(6)에 의해 제공될 수 있고, 칩(900) 내에 설계되는 금속 필러들 또는 범프들(922)은 금속 필러들 또는 범프들(64)이 될 수 있다.
[00543] 공유 메모리 회로 블록(901)은 금속 상호접속부들 또는 트레이스들(171-175)을 통해 회로 블록들(902, 903 및 904)에 연결될 수 있다. 금속 상호접속부들 또는 트레이스들(171-175)은 다수의 전력 상호접속부들, 평면들, 버스들 또는 트레이스들(171 및 175)(이들중 2개가 나타나있다), 다수의 공유되는 신호 상호접속부들, 버스들 또는 트레이스들(172)(이들중 하나가 나타나있다), 다수의 접지 상호접속부들, 평면들, 버스들 또는 트레이스들(173)(이들중 하나가 나타나있다), 및 다수의 클럭 상호접속부들, 버스들 또는 트레이스들(174)(이들중 하나가 나타나있다)을 포함할 수 있다. 공유되는 신호 상호접속부들, 버스들 또는 트레이스들(172)은 다수의 공유 비트 라인들 또는 상호접속부들, 및 다수의 공유 어드레스 라인들 또는 상호접속부들을 포함할 수 있다. 금속 상호접속부들 또는 트레이스들(171-175)은 칩(900)의 패시베이션층 내의 개구부들(921)중 일부를 통해 공유 메모리 회로 블록(901) 및 회로 블록들(902, 903 및 904)에 연결될 수 있다.
[00544] 회로 블록(902)은 금속 상호접속부들 또는 트레이스들(181-185)을 통해 회로 블록(903)에 연결될 수 있다. 금속 상호접속부들 또는 트레이스들(181-185)은 다수의 전력 상호접속부들, 평면들, 버스들 또는 트레이스들(181 및 185)(이들중 2개가 나타나있다), 다수의 신호 상호접속부들, 버스들 또는 트레이스들(182)(이들중 하나가 나타나있다), 다수의 접지 상호접속부들, 평면들, 버스들 또는 트레이스들(183)(이들중 하나가 나타나있다), 및 다수의 클럭 상호접속부들, 버스들 또는 트레이스들(184)(이들중 하나가 나타나있다)을 포함할 수 있다. 신호 상호접속부들, 버스들 또는 트레이스들(182)은 다수의 비트 라인들 또는 비트 상호접속부들을 포함할 수 있다. 금속 상호접속부들 또는 트레이스들(181-185)은 칩(900)의 패시베이션층 내의 개구부들(921)중 일부를 통해 회로 블록들(902 및 903)에 연결될 수 있다.
[00545] 회로 블록(904)은 금속 상호접속부들 또는 트레이스들(191-195)을 통해 회로 블록들(902 및 903)에 연결될 수 있다. 금속 상호접속부들 또는 트레이스들(191-195)은 다수의 전력 상호접속부들, 평면들, 버스들 또는 트레이스들(191 및 195)(이들중 2개가 나타나있다), 다수의 공유되는 신호 상호접속부들, 버스들 또는 트레이스들(192)(이들중 하나가 나타나있다), 다수의 접지 상호접속부들, 평면들, 버스들 또는 트레이스들(193)(이들중 하나가 나타나있다), 및 다수의 클럭 상호접속부들, 버스들 또는 트레이스들(194)(이들중 하나가 나타나있다)을 포함할 수 있다. 공유되는 신호 상호접속부들, 버스들 또는 트레이스들(192)은 다수의 비트 라인들 또는 비트 상호접속부들을 포함할 수 있다. 금속 상호접속부들 또는 트레이스들(191-195)은 칩(900)의 패시베이션층 내의 개구부들(921)중 일부를 통해 회로 블록들(902, 903 및 904)에 연결될 수 있다.
[00546] 데이터는, 예를 들어 16 이상, 32 이상, 64 이상, 128 이상, 512 이상, 또는 16 내지 128의 데이터 비트 폭을 갖는, 공유되는 신호 상호접속부들, 버스들 또는 트레이스들(172)을 통해, 회로 블록들(902, 903 및 904)로부터 공유 메모리 회로 블록(901)에 전송될 수 있다. 데이터는, 예를 들어 16 이상, 32 이상, 64 이상, 128 이상, 512 이상, 또는 16 내지 128의 데이터 비트 폭을 갖는, 공유되는 신호 상호접속부들, 버스들 또는 트레이스들(172)을 통해, 공유 메모리 회로 블록(901)으로부터 회로 블록들(902, 903 및 904)에 전송될 수 있다. 예를 들어, 공유 메모리 회로 블록(901)과 회로 블록(902) 간에 공유되는 신호 버스들 내의 신호 경로들이 턴온될 때, 공유 메모리 회로 블록(901)과 회로 블록(903) 간에 공유되는 신호 버스들 내의 신호 경로들, 및 공유 메모리 회로 블록(901)과 회로 블록(904) 간에 공유되는 신호 버스들 내의 신호 경로들은 턴오프된다. 대안적으로, 공유 메모리 회로 블록(901)과 회로 블록(903) 간에 공유되는 신호 버스들 내의 신호 경로들이 턴온될 때, 공유 메모리 회로 블록(901)과 회로 블록(902) 간에 공유되는 신호 버스들 내의 신호 경로들, 및 공유 메모리 회로 블록(901)과 회로 블록(904) 간에 공유되는 신호 버스들 내의 신호 경로들은 턴오프된다. 대안적으로, 공유 메모리 회로 블록(901)과 회로 블록(904) 간에 공유되는 신호 버스들 내의 신호 경로들이 턴온될 때, 공유 메모리 회로 블록(901)과 회로 블록(902) 간에 공유되는 신호 버스들 내의 신호 경로들, 및 공유 메모리 회로 블록(901)과 회로 블록(903) 간에 공유되는 신호 버스들 내의 신호 경로들은 턴오프된다.
[00547] 대안적으로, 회로 블록(902)과 공유 메모리 회로 블록(901) 간에 데이터를 전송하기 위한 상호접속부는, 16 이상, 32 이상, 64 이상, 128 이상, 512 이상, 또는 16 내지 128의 데이터 비트 폭을 가질 수 있다. 회로 블록(903)과 공유 메모리 회로 블록(901) 간에 데이터를 전송하기 위한 상호접속부는, 16 이상, 32 이상, 64 이상, 128 이상, 512 이상, 또는 16 내지 128의 데이터 비트 폭을 가질 수 있다. 회로 블록(904)과 공유 메모리 회로 블록(901) 간에 데이터를 전송하기 위한 상호접속부는, 16 이상, 32 이상, 64 이상, 128 이상, 512 이상, 또는 16 내지 128의 데이터 비트 폭을 가질 수 있다.
[00548] 회로 블록들(902 및 903) 간에 신호들을 전송하기 위한 상호접속부는, 예를 들어 16 이상, 32 이상, 64 이상, 128 이상, 512 이상, 또는 16 내지 128의 데이터 비트 폭을 갖는, 신호 상호접속부들, 버스들 또는 트레이스들(182)을 통과할 수 있다.
[00549] 회로 블록들(902, 903 및 904) 간에 신호들을 전송하기 위한 상호접속부는, 예를 들어 16 이상, 32 이상, 64 이상, 128 이상, 512 이상, 또는 16 내지 128의 데이터 비트 폭을 갖는, 공유되는 신호 상호접속부들, 버스들 또는 트레이스들(192)을 통과할 수 있다. 대안적으로, 회로 블록들(902 및 904) 간에 신호들을 전송하기 위한 상호접속부는, 16 이상, 32 이상, 64 이상, 128 이상, 512 이상, 또는 16 내지 128의 데이터 비트 폭을 가질 수 있으며, 그리고 회로 블록들(903 및 904) 간에 신호들을 전송하기 위한 상호접속부는, 16 이상, 32 이상, 64 이상, 128 이상, 512 이상, 또는 16 내지 128의 데이터 비트 폭을 가질 수 있다.
[00550] 도 106a-106h는 도 105에 도시된 칩(900)과 관련하여 8개의 대안들을 개략적으로 나타낸다. 도 106a를 참조하여, 칩(900)은 반도체 기판(601)과; 반도체 기판(601) 내의 및/또는 윗쪽의, 트랜지스터들(705a 및 705b)를 포함하는 다수의 트랜지스터들(705)과; 반도체 기판(601) 윗쪽의 다수의 유전층들(611)과; 유전층들(611) 내의 다수의 미세 라인 금속층들(923)과; 유전층들(611) 내의 다수의 비아 플러그들(924 및 926)과; 유전층들(611)중 하나 내의 또는 위의 다수의 금속 트레이스들 또는 패드들(925)과; 반도체 기판(601) 윗쪽의, 트랜지스터들(705) 윗쪽의, 유전층들(611) 위쪽의, 미세 라인 금속층들(923) 윗쪽의, 그리고 금속 트레이스들 또는 패드들(925) 위쪽의 패시베이션층(501)과; 패시베이션층(501) 위의 폴리머층(502)과; 폴리머층(502) 및 금속 트레이스들 또는 패드들(925)의 다수의 컨택 포인트들 위의 패터닝된 금속층(920)과; 패터닝된 금속층(920) 및 폴리머층(502) 위의 폴리머층(503)과; 그리고 패터닝된 금속층(920)의 다수의 컨택 포인트들 및 폴리머층(503) 위의 다수의 금속 필러들 또는 범프들(922)(이들중 하나가 나타나있다)을 포함할 수 있다.
[00551] 반도체 기판(601)은 실리콘 기판 또는 갈륨 비소(GaAs) 기판이 될 수 있으며, 1 마이크로미터 보다 큰, 이를 테면 1 내지 30 마이크로미터, 2 내지 10 마이크로미터, 5 내지 50 마이크로미터, 10 내지 100 마이크로미터 또는 10 내지 500 마이크로미터의 두께를 가질 수 있다. 유전층들(611) 각각은 실리콘 산화물, 실리콘 나이트라이드, 실리콘 옥시나이라이드, 실리콘 카본 나이트라이드 또는 실리콘 옥시카바이드의 단일층, 또는 이전에 설명한 물질들로 이루어진 합성층으로 구성될 수 있다.
[00552] 미세 라인 금속층들(923) 및 금속 트레이스들 또는 패드들(925)은 전기 도금 공정 및 화학 기계적인 연마(CMP) 공정을 포함하는 다마신(damascene) 또는 이중 다마신(double-damascene) 공정에 의해 형성될 수 있다. 미세 라인 금속층들(923) 및 금속 트레이스들 또는 패드들(925) 각각은 전기 도금된 구리층(743)과; 전기 도금된 구리층(743) 바닥의, 그리고 전기 도금된 구리층(743)의 측벽들에 있는 접착/장벽층(741)과; 전기 도금된 구리층(743)과 접착/장벽층(741) 사이의, 전기 도금된 구리층(743) 바닥의, 그리고 전기 도금된 구리층(743)의 측벽들에 있는 씨드층(742)으로 구성될 수 있다. 전기 도금된 구리층(743)은, 예를 들어, 0.15 내지 1.2 마이크로미터와 같이, 1.5 마이크로미터 보다 작은 두께를 가질 수 있고, 0.05 내지 1 마이크로미터와 같이, 1 마이크로미터 보다 작은 폭을 가질 수 있다. 씨드층(742)은 스퍼터링 공정과 같은 물리 기상 증착(PVD) 공정에 의해 형성될 수 있으며, 구리 또는 티타늄-구리 합금을 포함할 수 있다. 접착/장벽층(741)은 스퍼터링 공정과 같은 물리 기상 증착(PVD) 공정에 의해 형성될 수 있으며, 티타늄, 티타늄-텅스텐 합금, 티타늄 나이트라이드, 크롬, 탄탈륨 또는 탄탈륨 나이트라이드를 포함할 수 있다. 전기 도금된 구리층(743)의 측벽들은 접착/장벽층(741) 및 씨드층(742)에 의해 덮인다.
[00553] 대안적으로, 금속 트레이스들 또는 패드들(925)은 알루미늄을 스퍼터링하는 것을 포함하는 공정에 의해 형성될 수 있다. 금속 트레이스들 또는 패드들(925) 각각은, 예를 들어, 티타늄 나이트라이드의 단일층과 같은 티타늄 함유층, 및 이러한 티타늄 함유층 위의 0.25 내지 3 마이크로미터의 두께를 갖는 알루미늄 또는 알루미늄-합금층으로 구성될 수 있다.
[00554] 금속 트레이스들 또는 패드들(925)은 비아 플러그들(926)을 통해 최상부의 미세 라인 금속층들(923)에 연결될 수 있다. 최상부의 미세 라인 금속층들(923)은 비아 플러그들(924)을 통해 바닥(bottom) 미세 라인 금속층들(923)에 연결될 수 있다. 이러한 바닥 미세 라인 금속층들(923)은 비아 플러그들(924)을 통해 트랜지스터들(705)에 연결될 수 있다.
[00555] 패시베이션층(501)은 화학 기상 증착(CVD) 방법에 의해 형성될 수 있으며, 0.3 내지 1.5 마이크로미터와 같이, 0.2 마이크로미터 보다 큰 두께를 가질 수 있다. 일반적으로, 패시베이션층(501)은 실리콘 산화물(이를 테면, SiO2), 실리콘 나이트라이드(이를 테면, Si3N4), 실리콘 옥시나이트라이드, 실리콘 옥시카바이드, 포스포실리케이트 글래스(PSG), 실리콘 카본 나이트라이드, 또는 이전에 설명한 물질들의 합성으로 이루어질 수 있다. 패시베이션층(501)은 하나 이상의 무기층들로 구성될 수 있다. 예를 들어, 패시베이션층(25)은, 0.2 내지 1.2 마이크로미터의 두께를 갖는 실리콘 산화물 또는 실리콘 옥시카바이드와 같은 산화물층과, 그리고 이러한 산화물층 위의, 0.2 내지 1.2 마이크로미터의 두께를 갖는 실리콘 나이트라이드, 실리콘 옥시나이트라이드 또는 실리콘 카본 나이트라이드와 같은 질화물층으로 구성될 수 있다. 대안적으로, 패시베이션층(501)은, 0.3 내지 1.5 마이크로미터의 두께를 갖는, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 또는 실리콘 카본 나이트라이드의 단일층이 될 수 있다.
[00556] 패시베이션층(501) 내의 다수의 개구부들(921)(이들중 2개가 나타나있다)이 금속 트레이스들 또는 패드들(925)의 컨택 포인트들 윗쪽에 있고 이들을 노출시키며, 금속 트레이스들 또는 패드들(925)의 컨택 포인트들은 개구부들(921)의 바닥들에 있다.
[00557] 폴리머층(502)은 2 내지 30 마이크로미터의 두께를 가질 수 있다. 폴리머층(502) 내의 다수의 개구부들(502a)은, 개구부들(921)에 의해 노출되는, 금속 트레이스들 또는 패드들(925)의 컨택 포인트들의 윗쪽에 있으며, 이들을 노출시킨다. 폴리머층(502)의 두께는 패시베이션층(501)의 두께 보다 더 크고, 유전층들(611) 각각의 두께 보다 더 클 수 있다.
[00558] 패터닝된 금속층(920)은 접착층(301), 씨드층(302) 및 금속층(303)으로 구성될 수 있다. 접착층(301)은 폴리머층(502) 위에, 그리고 개구부들(502a)에 의해 노출되는, 금속 트레이스들 또는 패드들(925)의 컨택 포인트들 위에 형성될 수 있다. 씨드층(302)은 접착층(301) 위에, 폴리머층(502) 윗쪽에, 그리고 개구부들(502a)에 의해 노출되는, 금속 트레이스들 또는 패드들(925)의 컨택 포인트들 위에 형성될 수 있다. 금속층(303)은 씨드층(302) 위에, 폴리머층(502) 윗쪽에, 그리고 개구부들(502a)에 의해 노출되는, 금속 트레이스들 또는 패드들(925)의 컨택 포인트들 위에 형성될 수 있다. 금속층(303)의 측벽들은 씨드층(302) 및 접착층(301)에 의해 덮이지 않는다. 금속층(303)의 두께는 금속 트레이스들 또는 패드들(925) 각각의 두께 보다 더 크고, 미세 라인 금속층들(923) 각각의 두께 보다 더 클 수 있다. 패시베이션층(501)은 패터닝된 금속층(920)과 금속 트레이스들 또는 패드들(925) 사이에 있다. 접착층(301), 씨드층(302) 및 금속층(303)의 사양은, 각각 도 8, 19 또는 29에 도시된 접착층(21, 41 또는 61), 씨드층(22, 42 또는 62) 및 금속층(23, 43 또는 63)의 사양으로서 참조될 수 있다.
[00559] 예를 들어, 접착층(301)은, 폴리머층(502) 위의, 그리고 개구부들(502a)에 의해 노출되는, 금속 트레이스들 또는 패드들(925)의 컨택 포인트들 위의, 1 마이크로미터 보다 작은, 이를 테면 1 나노미터 내지 0.5 마이크로미터, 바람직하게는 1 나노미터 내지 0.1 마이크로미터의 두께를 갖는, 티타늄-텅스텐 합금, 티타늄 또는 티타늄 나이트라이드의 단일층과 같은 티타늄 함유층이 될 수 있다. 씨드층(302)은, 이러한 티타늄 함유층 위의, 1 마이크로미터 보다 작은, 이를 테면 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 20 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 구리 또는 티타늄-구리 합금의 단일층이 될 수 있다. 금속층(303)은, 이러한 구리 또는 티타늄-구리 합금의 단일층 위의, 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 구리층이 될 수 있다.
[00560] 대안적으로, 접착층(301)은, 폴리머층(502) 위의, 그리고 개구부들(502a)에 의해 노출되는, 금속 트레이스들 또는 패드들(925)의 컨택 포인트들 위의, 1 마이크로미터 보다 작은, 이를 테면 1 나노미터 내지 0.5 마이크로미터, 바람직하게는 1 나노미터 내지 0.1 마이크로미터의 두께를 갖는, 탄탈륨 또는 탄탈륨 나이트라이드의 단일층과 같은 탄탈륨 함유층이 될 수 있다. 씨드층(302)은, 이러한 탄탈륨 함유층 위의, 1 마이크로미터 보다 작은, 이를 테면 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 20 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 구리 또는 티타늄-구리 합금의 단일층이 될 수 있다. 금속층(303)은, 이러한 구리 또는 티타늄-구리 합금의 단일층 위의, 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 구리층이 될 수 있다.
[00561] 패터닝된 금속층(920)은 도 105에 도시된 금속 상호접속부들 또는 트레이스들(171-175, 181-185 및 191-195)을 제공할 수 있다. 예를 들어, 도 105에 도시된 공유 메모리 회로 블록(901) 내에 있을 때의 트랜지스터(705a)는, 패터닝된 금속층(920)에 의해 제공되는 도 105에 도시된 금속 상호접속부 또는 트레이스(171, 172, 173, 174 또는 175)를 통해, 도 105에 도시된 회로 블록(902, 903 또는 904) 내에 있을 때의 트랜지스터(705b)에 물리적으로 그리고 전기적으로 연결될 수 있다. 대안적으로, 도 105에 도시된 회로 블록 902 내에 있을 때의 트랜지스터(705a)는, 패터닝된 금속층(920)에 의해 제공되는 도 105에 도시된 금속 상호접속부 또는 트레이스(181, 182, 183, 184 또는 185)를 통해, 도 105에 도시된 회로 블록(903) 내에 있을 때의 트랜지스터(705b)에 물리적으로 그리고 전기적으로 연결될 수 있다. 대안적으로, 도 105에 도시된 회로 블록(904) 내에 있을 때의 트랜지스터(705a)는, 패터닝된 금속층(920)에 의해 제공되는 도 105에 도시된 금속 상호접속부 또는 트레이스(191, 192, 193, 194 또는 195)를 통해, 도 105에 도시된 회로 블록(902 또는 903) 내에 있을 때의 트랜지스터(705b)에 물리적으로 그리고 전기적으로 연결될 수 있다.
[00562] 폴리머층(503)은 2 내지 30 마이크로미터의 두께를 가질 수 있다. 폴리머층(503) 내의 다수의 개구부들(503a)(이들중 하나가 나타나있다)이 패터닝된 금속층(920)의 (금속층(303)의) 컨택 포인트들 윗쪽에 있으며, 이들을 노출시킨다. 폴리머층(503)의 두께는 패시베이션층(501)의 두께 보다 크고, 유전층들(611) 각각의 두께 보다 클 수 있다.
[00563] 금속 필러들 또는 범프들(922)은 접착층(311), 씨드층(312) 및 금속층(313)으로 구성될 수 있다. 접착층(311)은, 개구부들(503a)에 의해 노출되는, 금속층(303)의 컨택 포인트들 위에, 그리고 폴리머층(503) 위에 형성될 수 있다. 씨드층(312)은 접착층(311) 위에 형성될 수 있다. 금속층(313)은 씨드층(312) 위에 형성될 수 있다. 금속층(313)은 씨드층(312) 및 접착층(311)에 의해 덮이지 않는 측벽 또는 측벽들을 갖는다.
[00564] 접착층(311)은 1 마이크로미터 보다 작은, 이를 테면 1 나노미터 내지 0.5 마이크로미터, 바람직하게는 1 나노미터 내지 0.1 마이크로미터의 두께를 가질 수 있으며, 그리고 티타늄, 티타늄-텅스텐 합금, 티타늄 나이트라이드, 탄탈륨, 탄탈륨 나이트라이드 또는 크롬을 포함할 수 있다. 씨드층(312)은 1 마이크로미터 보다 작은, 이를 테면 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 20 나노미터 내지 0.5 마이크로미터의 두께를 가질 수 있으며, 그리고 구리, 티타늄-구리 합금, 금 또는 니켈을 포함할 수 있다. 금속층(313)은 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께를 가질 수 있으며, 그리고 구리, 니켈 또는 금의 단일층이거나, 또는 5 내지 50 마이크로미터의 두께를 갖는 구리층과, 이러한 구리층 위의, 0.1 내지 10 마이크로미터의 두께를 갖는 니켈층과, 그리고 이러한 니켈층 위의, 0.01 내지 5 마이크로미터의 두께를 갖는 금층을 포함하는 합성층이 될 수 있다.
[00565] 예를 들어, 접착층(311)은, 개구부들(503a)에 의해 노출되는, 금속층(303)의 컨택 포인트들 위의, 그리고 폴리머층(503) 위의, 1 마이크로미터 보다 작은, 이를 테면 1 나노미터 내지 0.5 마이크로미터, 바람직하게는 1 나노미터 내지 0.1 마이크로미터의 두께를 갖는, 티타늄-텅스텐 합금, 티타늄 또는 티타늄 나이트라이드의 단일층과 같은 티타늄 함유층이 될 수 있다. 씨드층(312)은, 이러한 티타늄 함유층 위의, 1 마이크로미터 보다 작은, 이를 테면 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 20 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 구리 또는 티타늄-구리 합금의 단일층이 될 수 있다. 금속층(313)은, 이러한 구리 또는 티타늄-구리 합금의 단일층 위의, 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께를 갖는 구리층이 될 수 있다.
[00566] 대안적으로, 접착층(311)은, 개구부들(503a)에 의해 노출되는, 금속층(303)의 컨택 포인트들 위의, 그리고 그리고 폴리머층(503) 위의, 1 마이크로미터 보다 작은, 이를 테면 1 나노미터 내지 0.5 마이크로미터, 바람직하게는 1 나노미터 내지 0.1 마이크로미터의 두께를 갖는, 탄탈륨 또는 탄탈륨 나이트라이드의 단일층과 같은 탄탈륨 함유층이 될 수 있다. 씨드층(312)은 이러한 탄탈륨 함유층 위의, 1 마이크로미터 보다 작은, 이를 테면 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 20 나노미터 내지 0.5 마이크로미터의 두께를 갖는 구리 또는 티타늄-구리 합금의 단일층이 될 수 있다. 금속층(313)은 이러한 구리 또는 티타늄-구리 합금의 단일층 위의, 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께를 갖는 구리층이 될 수 있다.
[00567] 도 106b를 참조하여, 폴리머층(503)이 폴리머층(502) 및 패터닝된 금속층(920) 위에 형성되지 않고, 금속 필러들 또는 범프들(922)(이들중 하나가 나타나있다)이 접착층(311) 및 씨드층(312)이 없이 형성되지만, 패터닝된 금속층(920)의 금속층(303)의 다수의 컨택 포인트들 위에 금속층(313)이 직접 형성되는 것을 제외하고, 칩(900)은 도 106a에 나타낸 것과 유사하다. 도 106b에 나타낸 금속층(313)은 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께를 가질 수 있으며, 그리고 구리, 니켈 또는 금의 단일층이거나, 또는 5 내지 50 마이크로미터의 두께를 갖는 구리층과, 이러한 구리층 위의, 0.1 내지 10 마이크로미터의 두께를 갖는 니켈층과, 그리고 이러한 니켈층 위의, 0.01 내지 5 마이크로미터의 두께를 갖는 금층을 포함하는 합성층이 될 수 있다. 도 106a에서 엘리먼트를 나타내는 것과 동일한 참조 번호에 의해 나타낸 도 106b의 엘리먼트는, 도 106a에 도시된 엘리먼트와 동일한 물질 및 사양을 갖는다.
[00568] 도 106c를 참조하여, 폴리머층(502)이 생략되고, 패터닝된 금속층(920)의 접착층(301)이 패시베이션층(501) 위에, 그리고 개구부들(921)에 의해 노출되는, 금속 트레이스들 또는 패드들(925)의 컨택 포인트들 위에 형성되는 것을 제외하고, 칩(900)은 도 106a에 나타낸 것과 유사하다. 도 106a에서 엘리먼트를 나타내는 것과 동일한 참조 번호에 의해 나타낸 도 106c의 엘리먼트는, 도 106a에 도시된 엘리먼트와 동일한 물질 및 사양을 갖는다.
[00569] 도 106d를 참조하여, 절연층(504)이 금속층(303) 및 패시베이션층(501) 위에 형성되고, 폴리머층(503)이 절연층(504) 위에 그리고 금속층(303) 윗쪽에 형성되는 것을 제외하고, 칩(900)은 도 106c에 나타낸 것과 유사하다. 패터닝된 금속층(920)은 절연층(504)에 의해 덮이며, 이러한 절연층(504) 내의 다수의 개구부들(504a)(이들중 하나가 나타나있다)은 금속층(303)의 다수의 컨택 포인트들 윗쪽에, 그리고 개구부들(503a) 아래에 있으며, 이러한 컨택 포인트들을 노출시킨다. 절연층(504)은 0.1 마이크로미터 보다 큰, 이를 테면 0.2 내지 1.5 마이크로미터, 바람직하게는 0.3 내지 1 마이크로미터의 두께를 가질 수 있으며, 그리고 실리콘 산화물, 실리콘 옥시나이트라이드 또는 실리콘 나이트라이드의 단일층이거나, 또는 실리콘 산화물과 같은 산화물층, 및 이러한 산화물층 위의, 실리콘 나이트라이드와 같은 질화물층을 포함하는 합성층이 될 수 있다. 절연층(504)은 화학 기상 증착(CVD) 공정에 의해 형성될 수 있다. 도 106a에서 엘리먼트를 나타내는 것과 동일한 참조 번호에 의해 나타낸 도 106d의 엘리먼트는, 도 106a에 도시된 엘리먼트와 동일한 물질 및 사양을 갖는다.
[00570] 도 106e를 참조하여, 폴리머층들(502 및 503)이 생략되고, 패터닝된 금속층(920)의 접착층(301)이 패시베이션층(501) 위에, 그리고 개구부들(921)에 의해 노출되는, 금속 트레이스들 또는 패드들(925)의 컨택 포인트들 위에 형성되며, 그리고 금속 필러들 또는 범프들(922)(이들중 하나가 나타나있다)이 접착층(311) 및 씨드층(312)이 없이 형성되지만, 패터닝된 금속층(920)의 금속층(303)의 다수의 컨택 포인트들 위에 금속층(313)이 직접 형성되는 것을 제외하고, 칩(900)은 도 106a에 나타낸 것과 유사하다. 도 106e에 나타낸 금속층(313)은 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께를 가질 수 있으며, 그리고 구리, 니켈 또는 금의 단일층이거나, 또는 5 내지 50 마이크로미터의 두께를 갖는 구리층과, 이러한 구리층 위의, 0.1 내지 10 마이크로미터의 두께를 갖는 니켈층과, 그리고 이러한 니켈층 위의, 0.01 내지 5 마이크로미터의 두께를 갖는 금층을 포함하는 합성층이 될 수 있다. 도 106a에서 엘리먼트를 나타내는 것과 동일한 참조 번호에 의해 나타낸 도 106e의 엘리먼트는, 도 106a에 도시된 엘리먼트와 동일한 물질 및 사양을 갖는다.
[00571] 도 106f를 참조하여, 도 160a에 도시된 칩(900)과 비교하여, 도 160F에 나타낸 칩(900)은 패터닝된 금속층(919) 및 폴리머층(505)을 더 포함한다. 도 106a에서 엘리먼트를 나타내는 것과 동일한 참조 번호에 의해 나타낸 도 106f의 엘리먼트는, 도 106a에 도시된 엘리먼트와 동일한 물질 및 사양을 갖는다.
[00572] 패터닝된 금속층(919)은, 폴리머층(503) 위에, 패터닝된 금속층(920) 윗쪽에, 그리고 폴리머층(503) 내의 개구부들(503)에 의해 노출되는, 패터닝된 금속층(920)의 금속층(303)의 컨택 포인트들 위에 형성될 수 있다. 패터닝된 금속층(919)은 접착층(321), 씨드층(322) 및 금속층(323)으로 구성될 수 있다.
[00573] 접착층(321)은, 폴리머층(503) 위에, 패터닝된 금속층(920) 윗쪽에, 그리고 개구부들(503a)에 의해 노출되는, 금속층(303)의 컨택 포인트들 위에 형성될 수 있다. 접착층(321)은 1 마이크로미터 보다 작은, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 가질 수 있으며, 그리고 티타늄, 티타늄-텅스텐 합금, 티타늄 나이트라이드, 탄탈륨, 탄탈륨 나이트라이드 또는 크롬을 포함할 수 있다. 씨드층(322)은 접착층(321) 위에, 패터닝된 금속층(920) 윗쪽에, 폴리머층(503) 윗쪽에, 그리고 개구부들(503a)에 의해 노출되는, 금속층(303)의 컨택 포인트들 윗쪽에 형성될 수 있다. 씨드층(322)은 1 마이크로미터 보다 작은, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 가질 수 있으며, 그리고 구리, 티타늄-구리 합금, 금 또는 니켈을 포함할 수 있다. 금속층(323)은, 씨드층(322) 위에, 패터닝된 금속층(920) 윗쪽에, 폴리머층(503) 윗쪽에, 그리고 개구부들(503a)에 의해 노출되는, 금속층(303)의 컨택 포인트들 윗쪽에 형성될 수 있다. 금속층(323)의 측벽들은 씨드층(322) 및 접착층(321)에 의해 덮이지 않는다. 금속층(323)의 두께는 금속 트레이스들 또는 패드들(925) 각각의 두께 보다 더 크고, 미세 라인 금속층들(923) 각각의 두께 보다 더 클 수 있다.
[00574] 예를 들어, 접착층(321)은, 폴리머층(503) 위의, 패터닝된 금속층(920) 윗쪽의, 그리고 개구부들(503a)에 의해 노출되는, 금속층(303)의 컨택 포인트들 위의, 1 마이크로미터 보다 작은, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 티타늄-텅스텐 합금, 티타늄 또는 티타늄 나이트라이드의 단일층과 같은 티타늄 함유층이 될 수 있다. 씨드층(322)은, 이러한 티타늄 함유층 위의, 패터닝된 금속층(920) 윗쪽의, 폴리머층(503) 윗쪽의, 그리고 개구부들(503a)에 의해 노출되는, 금속층(303)의 컨택 포인트들 윗쪽의, 1 마이크로미터 보다 작은, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리 또는 티타늄-구리 합금의 단일층이 될 수 있다. 금속층(323)은, 이러한 구리 또는 티타늄-구리 합금의 단일층 위의, 패터닝된 금속층(920) 윗쪽의, 폴리머층(503) 윗쪽의, 그리고 개구부들(503a)에 의해 노출되는, 금속층(303)의 컨택 포인트들 윗쪽의, 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 구리층이 될 수 있다.
[00575] 대안적으로, 접착층(321)은, 폴리머층(503) 위의, 패터닝된 금속층(920) 윗쪽의, 그리고 개구부들(503a)에 의해 노출되는, 금속층(303)의 컨택 포인트들 위의, 1 마이크로미터 보다 작은, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 탄탈륨 또는 탄탈륨 나이트라이드의 단일층과 같은 탄탈륨 함유층이 될 수 있다. 씨드층(322)은, 이러한 탄탈륨 함유층 위의, 패터닝된 금속층(920) 윗쪽의, 폴리머층(503) 윗쪽의, 그리고 개구부들(503a)에 의해 노출되는, 금속층(303)의 컨택 포인트들 윗쪽의, 1 마이크로미터 보다 작은, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리 또는 티타늄-구리 합금의 단일층이 될 수 있다. 금속층(323)은, 이러한 구리 또는 티타늄-구리 합금의 단일층 위의, 패터닝된 금속층(920) 윗쪽의, 폴리머층(503) 윗쪽의, 그리고 개구부들(503a)에 의해 노출되는, 금속층(303)의 컨택 포인트들 윗쪽의, 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 구리층이 될 수 있다.
[00576] 폴리머층(505)이 패터닝된 금속층(919)의 금속층(323) 및 폴리머층(503) 위에 형성될 수 있다. 폴리머층(505) 내의 다수의 개구부들(505a)(이들중 하나가 나타나있다)은 금속층(323)의 다수의 컨택 포인트들 윗쪽에 있으며, 이들을 노출시킨다. 금속 필러들 또는 범프들(922)(이들중 하나가 나타나있다)이 개구부들(505a)에 의해 노출되는, 금속층(323)의 컨택 포인트들 위에, 그리고 폴리머층(505) 위에 형성될 수 있다.
[00577] 예를 들어, 접착층(311)은, 개구부들(505a)에 의해 노출되는, 금속층(323)의 컨택 포인트들 위의, 그리고 폴리머층(505) 위의, 1 마이크로미터 보다 작은, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 티타늄-텅스텐 합금, 티타늄 또는 티타늄 나이트라이드의 단일층과 같은 티타늄 함유층이 될 수 있다. 씨드층(312)은, 이러한 티타늄 함유층 위의, 1 마이크로미터 보다 작은, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리 또는 티타늄-구리 합금의 단일층이 될 수 있다. 금속층(313)은, 이러한 구리 또는 티타늄-구리 합금의 단일층 위의, 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께를 갖는 구리층이 될 수 있다. 이러한 구리층은 티타늄 함유층 및 구리 또는 티타늄-구리 합금의 단일층에 의해 덮이지 않는 측벽 또는 측벽들을 갖는다.
[00578] 대안적으로, 접착층(311)은, 개구부들(505a)에 의해 노출되는, 금속층(323)의 컨택 포인트들 위의, 그리고 폴리머층(505) 위의, 1 마이크로미터 보다 작은, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 탄탈륨 또는 탄탈륨 나이트라이드의 단일층과 같은 탄탈륨 함유층이 될 수 있다. 씨드층(312)은, 이러한 탄탈륨 함유층 위의, 1 마이크로미터 보다 작은, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리 또는 티타늄-구리 합금의 단일층이 될 수 있다. 금속층(313)은, 이러한 구리 또는 티타늄-구리 합금의 단일층 위의, 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께를 갖는 구리층이 될 수 있다. 이러한 구리층은 탄탈륨 함유층 및 구리 또는 티타늄-구리 합금의 단일층에 의해 덮이지 않는 측벽 또는 측벽들을 갖는다.
[00579] 도 105에 나타낸 금속 상호접속부들 또는 트레이스들(171-175, 181-185 또는 191-195)은, 예를 들어, 패터닝된 금속층(920)에 의해 제공될 수 있으며, 그리고 패터닝된 금속층(919)을 통해 금속 필러들 또는 범프들(922)중 일부에 연결될 수 있다. 대안적으로, 도 105에 나타낸 금속 상호접속부들 또는 트레이스들(171-175, 181-185 또는 191-195)은 패터닝된 금속층들(919 및 920)에 의해 제공될 수 있으며, 그리고 패터닝된 금속층(919) 위에 형성되는 금속 필러들 또는 범프들(922)중 일부에 연결될 수 있다.
[00580] 제 1 경우, 도 105에 도시된 공유 메모리 회로 블록(901) 내에 있을 때의 트랜지스터(705a)는, 패터닝된 금속층(920)에 의해 제공되는 도 105에 도시된 금속 상호접속부 또는 트레이스(171, 172, 173, 174 또는 175)를 통해, 도 105에 도시된 회로 블록(902, 903 또는 904) 내에 있을 때의 트랜지스터(705b)에 물리적으로 그리고 전기적으로 연결될 수 있다. 도 105에 도시된 회로 블록(904) 내에 있을 때의 트랜지스터(705c)는, 패터닝된 금속층들(919 및 920)에 의해 제공되는 도 105에 도시된 금속 상호접속부 또는 트레이스(191, 192, 193, 194 또는 195)를 통해, 도 105에 도시된 회로 블록(902 또는 903) 내에 있을 때의 트랜지스터(705d)에 물리적으로 그리고 전기적으로 연결될 수 있다.
[00581] 제 2 경우, 도 105에 도시된 회로 블록(904) 내에 있을 때의 트랜지스터(705a)는, 패터닝된 금속층(920)에 의해 제공되는 도 105에 도시된 금속 상호접속부 또는 트레이스(191, 192, 193, 194 또는 195)를 통해, 도 105에 도시된 회로 블록(902 또는 903) 내에 있을 때의 트랜지스터(705b)에 물리적으로 그리고 전기적으로 연결될 수 있다. 도 105에 도시된 공유 메모리 회로 블록(901) 내에 있을 때의 트랜지스터(705c)는, 패터닝된 금속층들(919 및 920)에 의해 제공되는 도 105에 도시된 금속 상호접속부 또는 트레이스(171, 172, 173, 174 또는 175)를 통해, 도 105에 도시된 회로 블록(902, 903 또는 904) 내에 있을 때의 트랜지스터(705d)에 물리적으로 그리고 전기적으로 연결될 수 있다.
[00582] 제 3 경우, 도 105에 도시된 공유 메모리 회로 블록(901) 내에 있을 때의 트랜지스터(705a)는, 패터닝된 금속층(920)에 의해 제공되는 도 105에 도시된 금속 상호접속부 또는 트레이스(171, 172, 173, 174 또는 175)를 통해, 도 105에 도시된 회로 블록(902, 903 또는 904) 내에 있을 때의 트랜지스터(705b)에 물리적으로 그리고 전기적으로 연결될 수 있다. 도 105에 도시된 회로 블록(902) 내에 있을 때의 트랜지스터(705c)는, 패터닝된 금속층들(919 및 920)에 의해 제공되는 도 105에 도시된 금속 상호접속부 또는 트레이스(181, 182, 183, 184 또는 185)를 통해, 도 105에 도시된 회로 블록(903) 내에 있을 때의 트랜지스터(705d)에 물리적으로 그리고 전기적으로 연결될 수 있다.
[00583] 도 106g를 참조하여, 폴리머층(502)이 생략되고, 패시베이션층(501) 및 패터닝된 금속층(920) 위에 폴리머층이 형성되며, 그리고 패터닝된 금속층(920)의 접착층(301)이 패시베이션층(501) 위에, 그리고 개구부들(921)에 의해 노출되는, 금속 트레이스들 또는 패드들(925)의 컨택 포인트들 위에 형성되는 것을 제외하고, 칩(900)은 도 106f에 나타낸 것과 유사하다. 도 106a 및 106f에서 엘리먼트를 나타내는 것과 동일한 참조 번호에 의해 나타낸 도 106g의 엘리먼트는, 도 106a 및 106f에 도시된 엘리먼트와 동일한 물질 및 사양을 갖는다.
[00584] 도 106h를 참조하여, 절연층(504)이 금속층(303) 및 패시베이션층(501) 위에 형성되고, 폴리머층(503)이 절연층(504) 위에, 그리고 금속층(303) 윗쪽에 형성되는 것을 제외하고, 칩(900)은 도 106g에 나타낸 것과 유사하다. 패터닝된 금속층(920)은 절연층(504)에 의해 덮이며, 그리고 절연층(504) 내의 다수의 개구부들(504a)은 금속층(303)의 다수의 컨택 포인트들 윗쪽에, 그리고 개구부들(503a) 아래에 있으며, 이러한 컨택 포인트들을 노출시킨다. 절연층(504)은 0.1 마이크로미터 보다 큰, 이를 테면 0.2 내지 1.5 마이크로미터, 바람직하게는 0.3 내지 1 마이크로미터의 두께를 가질 수 있으며, 그리고 실리콘 산화물, 실리콘 옥시나이트라이드 또는 실리콘 나이트라이드의 단일층이거나, 또는 실리콘 산화물과 같은 산화물층, 및 이러한 산화물층 위의, 실리콘 나이트라이드와 같은 질화물층을 포함하는 합성층이 될 수 있다. 절연층(504)은 화학 기상 증착(CVD) 공정에 의해 형성될 수 있다. 도 106a 및 106f에서 엘리먼트를 나타내는 것과 동일한 참조 번호에 의해 나타낸 도 106h의 엘리먼트는, 도 106a 및 106f에 도시된 엘리먼트와 동일한 물질 및 사양을 갖는다.
[00585] 도 106a-106h에 도시된 칩들(900)중 어느 하나의 구조는 칩들(120, 130 및 140)중 하나 이상에 적용될 수 있다. 예를 들어, 칩(900)의 구조는 도 8, 52, 54, 55, 66, 67, 72, 73, 74, 83, 84, 107k 또는 107l에 나타낸 칩들(120)중 어느 하나에 적용될 수 있다. 금속 필러들 또는 범프들(922), 패터닝된 금속층(920) 및 금속 트레이스들 또는 패드들(925)의 사양은 각각 금속 필러들 또는 범프들(24), 패터닝된 금속층(2) 및 금속 트레이스들 또는 패드들(26)의 사양에 적용될 수 있으며, 그리고 금속 필러들 또는 범프들(922), 패터닝된 금속층(920) 및 금속 트레이스들 또는 패드들(925)을 형성하는 공정들은 각각 금속 필러들 또는 범프들(24), 패터닝된 금속층(2) 및 금속 트레이스들 또는 패드들(26)을 형성하는 공정들에 적용될 수 있다.
[00586] 대안적으로, 칩(900)의 구조는 도 19, 52, 54, 55, 66, 67, 72, 73, 74, 83, 84, 107k, 107l 또는 108f에 나타낸 칩들(130)중 어느 하나에 적용될 수 있다. 금속 필러들 또는 범프들(922), 패터닝된 금속층(920) 및 금속 트레이스들 또는 패드들(925)의 사양은 각각 금속 필러들 또는 범프들(44), 패터닝된 금속층(4) 및 금속 트레이스들 또는 패드들(46)의 사양에 대해 적용될 수 있으며, 그리고 금속 필러들 또는 범프들(922), 패터닝된 금속층(920) 및 금속 트레이스들 또는 패드들(925)을 형성하는 공정들은 각각 금속 필러들 또는 범프들(44), 패터닝된 금속층(4) 및 금속 트레이스들 또는 패드들(46)을 형성하는 공정들에 적용될 수 있다.
[00587] 대안적으로, 칩(900)의 구조는 도 29, 52, 54, 55, 66, 67, 72, 73, 74, 83, 84, 85, 107k, 107l 또는 108f에 나타낸 칩들(140)중 어느 하나에 적용될 수 있다. 금속 필러들 또는 범프들(922), 패터닝된 금속층(920) 및 금속 트레이스들 또는 패드들(925)의 사양은 각각 금속 필러들 또는 범프들(64), 패터닝된 금속층(6) 및 금속 트레이스들 또는 패드들(66)의 사양에 대해 적용될 수 있으며, 그리고 금속 필러들 또는 범프들(922), 패터닝된 금속층(920) 및 금속 트레이스들 또는 패드들(925)을 형성하는 공정들은 각각 금속 필러들 또는 범프들(64), 패터닝된 금속층(6) 및 금속 트레이스들 또는 패드들(66)을 형성하는 공정들에 적용될 수 있다.
[00588] 도 107a-107d는 칩들(120)의 다른 대안을 형성하기 위한 공정을 나타낸다. 도 107a를 참조하여, 반도체 웨이퍼(1000)는 반도체 기판(20)과; 반도체 기판(20) 내의 및/또는 윗쪽의 다수의 트랜지스터들과; 반도체 기판(20) 윗쪽의 다수의 미세 라인 금속층들과; 반도체 기판(20) 윗쪽의, 그리고 미세 라인 금속층들 사이의 다수의 유전층들과; 유전층들 내의 다수의 비아 플러그들과; 반도체 기판(20) 윗쪽의, 트랜지스터들 윗쪽의, 유전층들 윗쪽의, 그리고 미세 라인 금속층들 윗쪽의 패시베이션층(25)과; 패시베이션층(25) 위의 패터닝된 금속층(2)과; 패터닝된 금속층(2) 위의 다수의 금속 필러들 또는 범프들(24)을 포함할 수 있다. 유전층들은 실리콘 산화물, 실리콘 나이트라이드, 실리콘 옥시나이라이드, 실리콘 카본 나이트라이드 또는 실리콘 옥시카바이드의 단일층, 또는 이전에 설명한 물질들로 이루어진 합성층으로 구성될 수 있다. 패시베이션층(25)의 사양은 도 8에 도시된 패시베이션층(25)의 사양으로서 참조될 수 있다. 어떠한 경우, 반도체 웨이퍼(1000)의 패시베이션층(25)은 반도체 웨이퍼(1000)의 최상부의 무기층을 포함할 수 있으며, 이러한 반도체 웨이퍼(1000)의 최상부의 무기층은 0.2 마이크로미터 보다 큰, 이를 테면 0.2 내지 1.5 마이크로미터의 두께를 갖는, 실리콘 나이트라이드, 실리콘 옥시나이라이드, 실리콘 카본 나이트라이드 또는 실리콘 카본 옥시나이트라이드와 같은 질소 함유 화합물의 층이거나, 또는 0.2 마이크로미터 보다 큰, 이를 테면 0.2 내지 1.5 마이크로미터의 두께를 갖는, 실리콘 산화물, 실리콘 옥시나이라이드, 실리콘 카본 산화물, 또는 실리콘 카본 옥시나이트라이드와 같은 산소 함유 화합물의 층이 될 수 있다.
[00589] 반도체 웨이퍼(1000)에 있어서, 최상부의 미세 라인 금속층에 의해 제공되는 다수의 금속 트레이스들 또는 패드들(26)은 반도체 기판(20) 윗쪽에, 유전층들중 하나 위에, 그리고 패시베이션층(25) 아래에 형성된다. 패시베이션층(25) 내의 다수의 개구부들(25a)은 금속 트레이스들 또는 패드들(26)의 다수의 컨택 포인트들 윗쪽에 있고 이들을 노출시키며, 그리고 금속 트레이스들 또는 패드들(26)의 컨택 포인트들은 개구부들(25a)의 바닥들에 있다. 개구부들(25a) 각각은 0.5 내지 100 마이크로미터, 바람직하게는 1 내지 20 마이크로미터의 폭 또는 직경을 가질 수 있다. 패터닝된 금속층(2)은, 개구부들(25a)에 의해 노출되는, 금속 트레이스들 또는 패드들(26)의 컨택 포인트들 위에, 그리고 패시베이션층(25) 위에 형성될 수 있으며, 그리고 개구부들(25a)을 통해, 이 개구부들(25a)에 의해 노출되는, 금속 트레이스들 또는 패드들(26)의 컨택 포인트들에 연결될 수 있다.
[00590] 금속 트레이스들 또는 패드들(26)은 알루미늄, 알루미늄-구리-합금 또는 전기 도금된 구리를 포함할 수 있다. 대안적으로, 금속 트레이스들 또는 패드들(26)의 구조 및 회로 설계는 도 106a에 도시된 금속 트레이스들 또는 패드들(925)의 구조 및 회로 설계로서 참조될 수 있다. 즉, 금속 트레이스들 또는 패드들(26)은, 예를 들어 전기 도금 공정 및 화학 기계적인 연마(CMP) 공정을 포함하는 다마신 또는 이중-다마신 공정에 의해 형성될 수 있으며, 그리고 전기 도금된 구리층(743)과; 전기 도금된 구리층(743)의 바닥의, 그리고 전기 도금된 구리층(743)의 측벽들에 있는 접착/장벽층(741)과; 그리고 전기 도금된 구리층(743)과 접착/장벽층(741) 사이의, 전기 도금된 구리층(743)의 바닥의, 그리고 전기 도금된 구리층(743)의 측벽들에 있는 씨드층(742)으로 구성될 수 있다. 전기 도금된 구리층(743)의 측벽들은 접착/장벽층(741) 및 씨드층(742)에 의해 덮인다.
[00591] 반도체 웨이퍼(1000)의 반도체 기판(20)은 실리콘 기판 또는 갈륨 비소(GaAs) 기판이 될 수 있으며, 그리고 100 마이크로미터 보다 큰, 이를 테면 100 내지 300 마이크로미터, 또는 150 내지 250 마이크로미터의 두께(T3)를 가질 수 있다.
[00592] 반도체 웨이퍼(1000)의 패터닝된 금속층(2)은, 개구부들(25a)에 의해 노출되는, 금속 트레이스들 또는 패드들(26)의 컨택 포인트들 위의, 그리고 패시베이션층(25) 위의 접착층(21)과; 이 접착층(21) 위의 씨드층(22)과; 그리고 이 씨드층(22) 위의 금속층(23)으로 구성될 수 있다. 이러한 접착층(21), 씨드층(22) 및 금속층(23)의 사양은 각각, 도 8에 도시된 접착층(21), 씨드층(22) 및 금속층(23)의 사양으로서 참조될 수 있다. 금속층(23)의 측벽들은 접착층(21) 및 씨드층(22)에 의해 덮이지 않는다.
[00593] 금속 필러들 또는 범프들(24)은 패터닝된 금속층(2)의 금속층(23) 위에 형성될 수 있으며, 패터닝된 금속층(2)을 통해 그리고 패시베이션층(25) 내의 개구부들(25a)을 통해, 개구부들(25a)에 의해 노출되는, 금속 트레이스들 또는 패드들(26)의 컨택 포인트들에 연결될 수 있다. 금속 필러들 또는 범프들(24) 각각은 5 마이크로미터 보다 큰, 이를 테면 5 내지 50 마이크로미터, 바람직하게는 10 내지 20 마이크로미터의 두께 또는 높이를 갖는다. 금속 필러들 또는 범프들(24)의 사양은 도 8에 도시된 금속 필러들 또는 범프들(24)의 사양으로서 참조될 수 있다.
[00594] 다음으로, 도 107b를 참조하여, 몰딩 공정 또는 적층 공정을 이용하여, 패시베이션층(25), 패터닝된 금속층(2) 및 금속 필러들 또는 범프들(24) 위에 폴리머층(285)이 형성될 수 있다. 패터닝된 금속층(2) 및 금속 필러들 또는 범프들(24)은 폴리머층(285)에 의해 덮인다. 폴리머층(285)의 상면(285a)은 실질적으로 평평하다. 폴리머층(285)은, 15 보다 작은, 이를 테면 3 내지 6, 2 내지 8, 5 내지 10 또는 8 내지 15의 열 팽창 계수를 갖는 폴리이미드 또는 에폭시층이 될 수 있다.
[00595] 반도체 웨이퍼(1000)는 상부측(20a) 및 바닥측(29b)을 갖는다. 금속 트레이스들 또는 패드들(26), 패시베이션층(25), 패터닝된 금속층(2), 금속 필러들 또는 범프들(24) 및 폴리머층(285)은 반도체 웨이퍼(1000)의 상부측(20a) 윗쪽에 있다.
[00596] 다음으로, 도 107c를 참조하여, 반도체 기판(20)의 바닥측(20b)을 기계적으로 그라인딩 또는 화학 기계적으로 연마(CMP)함으로써, 반도체 웨이퍼(1000)의 반도체 기판(20)은 1 내지 30 마이크로미터, 2 내지 10 마이크로미터, 5 내지 50 마이크로미터, 또는 10 내지 100 마이크로미터의 두께(T4)로 얇아진다.
[00597] 도 107d를 참조하여, 도 107c에 도시된 단계 이후, 반도체 웨이퍼(1000)는 다이 소잉 공정(die-sawing process)에 의해 다수의 개별적인 칩(120)으로 절단될 수 있다. 도 8에 도시된 칩들(120)과 비교하여, 도 107d에 도시된 칩들(120)(이들중 하나가 나타나있다) 각각은 패터닝된 금속층(2) 및 금속 필러들 또는 범프들(24)을 덮는 폴리머층(285)을 더 포함하며, 그리고 제 1 측벽 및 제 1 측벽의 반대측에 있으며 제 1 측벽과 실질적으로 평행한 제 2 측벽을 갖는다. 칩들(120) 각각에서, 폴리머층(285)의 상면은 실질적으로 평평하다.
[00598] 도 107e는 칩들(130)의 다른 대안에 대한 단면도를 나타낸다. 칩들(130)은 도 107a-107d에 도시된 단계들을 포함하는 공정에 의해 형성될 수 있다. 도 19에 도시된 칩들(130)과 비교하여, 도 107e에 도시된 칩들(130) 각각은 패터닝된 금속층(4) 및 금속 필러들 또는 범프들(44)을 덮는 폴리머층(285)을 더 포함하며, 그리고 제 1 측벽 및 제 1 측벽의 반대측에 있으며 제 1 측벽과 실질적으로 평행한 제 2 측벽을 갖는다. 칩들(130) 각각에서, 폴리머층(285)의 상면은 실질적으로 평평하며, 그리고 반도체 기판(40)은 1 내지 30 마이크로미터, 2 내지 10 마이크로미터, 5 내지 50 마이크로미터, 또는 10 내지 100 마이크로미터의 두께(T4)를 갖는다.
[00599] 도 107f는 칩들(140)의 다른 대안에 대한 단면도를 나타낸다. 칩들(140)은 도 107a-107d에 도시된 단계들을 포함하는 공정에 의해 형성될 수 있다. 도 29에 도시된 칩들(140)과 비교하여, 도 107f에 도시된 칩들(140) 각각은 패터닝된 금속층(6) 및 금속 필러들 또는 범프들(64)을 덮는 폴리머층(285)을 더 포함하며, 그리고 제 1 측벽 및 제 1 측벽의 반대측에 있으며 제 1 측벽과 실질적으로 평행한 제 2 측벽을 갖는다. 칩들(140) 각각에서, 폴리머층(285)의 상면은 실질적으로 평평하며, 그리고 반도체 기판(60)은 1 내지 30 마이크로미터, 2 내지 10 마이크로미터, 5 내지 50 마이크로미터, 또는 10 내지 100 마이크로미터의 두께(T4)를 갖는다.
[00600] 도 107g-107k는 본 개시의 다른 실시예에 따라 다른 시스템-인 패키지 또는 다중칩 모듈을 형성하는 공정을 나타낸다. 도 107g를 참조하여, 도 1-7에서 도시된 단계들 이후, 도 107d에 도시된 칩들(120)(이들중 하나가 나타나있다)은, 이전에 설명한 아교 물질(80)에 의해, 패터닝된 금속층(1)의 금속층(13) 및 유전층 또는 절연층(10)에 부착될 수 있다.
[00601] 대안적으로, 도 1-7에 도시된 단계들 이후, 패터닝된 금속층(1)의 금속층(13) 및 유전층 또는 절연층(10) 위에 폴리머층이 형성될 수 있으며, 이후 도 107d에 도시된 칩들(120)이 아교 물질(80)에 의해 이러한 폴리머층에 부착될 수 있다. 이 경우, 아교 물질(80)이 폴리머층 위에 형성되고, 도 107d에 도시된 칩들(120)이 아교 물질(80) 위에 형성된다. 폴리머층은 2 내지 30 마이크로미터의 두께를 갖는 폴리이미드층 또는 벤조시클로부텐층이 될 수 있다.
[00602] 도 107h를 참조하여, 칩들(120)을 패터닝된 금속층(1)의 금속층(13) 및 유전층 또는 절연층(10)에 부착한 후, 이전에 설명한 충전 또는 캡슐화층(85)이, 몰딩 공정, 스핀 코팅 공정, 적층 공정 또는 프린팅 공정을 이용하여, 기판(110) 윗쪽에, 유전층 또는 절연층(10) 위에, 패터닝된 금속층(1)의 금속층(13) 위에, 금속 필러들 또는 범프들(14) 위에, 그리고 칩들(120)의 폴리머층(285) 위에 형성될 수 있다.
[00603] 다음으로, 도 107i를 참조하여, 충전 또는 캡슐화층(85) 및 폴리머층(285)이, 기계적인 그라인딩 공정, 기계적인 연마 공정 또는 화학 기계적인 연마(CMP) 공정과 같은 그라인딩 또는 연마 공정에 의해, 그라인딩 또는 연마된다. 이에 따라, 금속 필러들 또는 범프들(14)의 상면들(14a) 및 금속 필러들 또는 범프들(24)의 상면들(24a)이 노출되고, 충전 또는 캡슐화층(85)에 의해 덮이지 않으며, 그리고 폴리머층(285) 및 금속 필러들 또는 범프들(24)의 상면들(24a)은 금속 필러들 또는 범프들(14)의 상면들(14a), 충전 또는 캡슐화층(85)의 상면(85a), 및 폴리머층(285)의 상면(285b)과 실질적으로 동일 평면이 된다. 도 107i에 도시된 그라인딩 또는 연마 공정 이후의 금속 필러들 또는 범프들(14 및 24)의 사양은 각각, 도 12에 도시된 그라인딩 또는 연마 공정 이후의 금속 필러들 또는 범프들(14 및 24)의 사양으로서 참조될 수 있다.
[00604] 다음으로, 도 107j를 참조하여, 도 13-18에 도시된 단계들을 수행하여, 이전에 설명한 패터닝된 금속층(3) 및 이러한 패터닝된 금속층(3) 위에 형성되는 이전에 설명한 금속 필러들 또는 범프들(34)을 제공할 수 있다. 패터닝된 금속층(3)은 충전 또는 캡슐화층(85)의 상면(85a), 폴리머층(285)의 상면(285b), 금속 필러들 또는 범프들(24)의 상면들(24a), 및 금속 필러들 또는 범프들(14)의 상면들(14a)에 형성되며, 그리고 상면들(85a, 285b, 24a 및 14a) 위의 이전에 설명한 접착층(31)과, 이러한 접착층(31) 위의 이전에 설명한 씨드층(32)과, 그리고 이러한 씨드층(32) 위의 이전에 설명한 금속층(33)으로 구성된다.
[00605] 다음으로, 도 19에 도시된 칩들(130) 대신에 도 107e에 도시된 칩들(130)을 이용하고, 도 29에 도시된 칩들(140) 대신에 도 107f에 도시된 칩들(140)을 이용하는 것을 제외하고, 도 19-52에 도시된 단계들을 수행하여, 도 107k에 나타낸 다수의 시스템-인 패키지 또는 다중칩 모듈을 제공할 수 있다. 도 107k에 나타낸 시스템-인 패키지 또는 다중칩 모듈은, 솔더 범프들 또는 볼들(29a)을 이용하여, 마더 보드, 프린트 회로 기판, 금속 기판, 유리 기판 또는 세라믹 기판에 연결될 수 있다. 대안적으로, 도 107k에 나타낸 시스템-인 패키지 또는 다중칩 모듈의 기판(110)은 볼 그리드 어레이(BGA) 기판 또는 프린트 회로 기판(PCB)으로 대체될 수 있다. 즉, 도 104에 도시된 솔더 범프들 또는 볼들(845)이 도 39에 도시된 단계 이후 기판(110)의 바닥면에 형성된 다음, 싱귤레이션 공정을 수행하여, 기판(110), 충전 또는 캡슐화층들(85, 86 및 87) 및 써멀 확산 평면(8)을 절단하고, 도 107l에 나타낸 다수의 시스템-인 패키지 또는 다중칩 모듈을 단수화할 수 있다. 도 107l에 나타낸 시스템-인 패키지 또는 다중칩 모듈의 패터닝된 금속층(1)은 기판(110) 내의 다수의 금속층들을 통해 솔더 범프들 또는 볼들(845)에 연결될 수 있다. 도 107l에 나타낸 시스템-인 패키지 또는 다중칩 모듈은, 솔더 범프들 또는 볼들(845)을 이용하여, 마더 보드, 프린트 회로 기판, 금속 기판, 유리 기판 또는 세라믹 기판에 연결될 수 있다.
[00606] 도 108a-108f는 본 개시의 다른 실시예에 따라 다른 시스템-인 패키지 또는 다중칩 모듈을 형성하는 공정을 나타낸다. 도 108a를 참조하여, 예를 들어 기판(110a) 내의 진공 쓰루홀들(vacuum through holes)을 이용하여 칩들(120)을 써킹(sucking)하거나, 또는 먼저 기판(110a)의 표면(111)에 폴리이미드, BCB(benzocyclobutane), PBO(polybenzoxazole), PPO(poly-phenylene oxide), 에폭시, 시로세인 또는 SU-8과 같은 아교 물질을 코팅한 다음, 이러한 아교 물질 위에 칩들(120)을 배치함으로써, 다수의 칩들(120)을 기판(110a)의 표면(111)에 부착시킬 수 있다.
[00607] 도 108a에 나타낸 칩들(120)은, 패터닝된 금속층(2) 및 금속 필러들 또는 범프들(24)이 형성되지 않는 것을 제외하고, 도 8에 나타낸 칩들(120)과 유사하다. 칩들(120)중 임의의 칩은 중앙 처리 유닛(CPU) 칩, 베이스밴드 칩, 디지털 신호 처리(DSP) 칩, 그래픽 처리 유닛(GPU) 칩, 플래시 메모리 칩, 다이내믹 랜덤 액세스 메모리(DRAM) 칩 또는 스태틱 랜덤 액세스 메모리(SRAM) 칩과 같은 메모리 칩, 무선 로컬 영역 네트워크(WLAN) 칩, 논리 칩, 아날로그 칩, 전력 디바이스, 레귤레이터, 전력 관리 디바이스, 위성 위치확인 시스템(GPS) 칩, 블루투스 칩, 또는 중앙 처리 유닛(CPU) 회로 블록, 그래픽 처리 유닛(GPU) 회로 블록, 베이스밴드 회로 블록, 디지털 신호 처리(DSP) 회로 블록, 메모리 회로 블록, 블루투스 회로 블록, 위성 위치확인 시스템(GPS) 회로 블록, 무선 로컬 영역 네트워크(WLAN) 회로 블록 및 모뎀 회로 블록을 포함하는 칩이 될 수 있다.
[00608] 도 108a에 나타낸 칩들(120) 각각은, 각 칩(120)의 상부측에서, 반도체 기판(20)의 상면 아래에, 패시베이션층(25) 및 금속 트레이스들 또는 패드들(26)을 갖는다. 반도체 기판(20)의 바닥면은 각 칩(120)의 이면에 있다. 칩들(120)의 상부측들은 기판(110a)의 표면(111)에 부착된다.
[00609] 다음으로, 도 108b를 참조하여, 몰딩 공정을 이용하여, 몰딩층(385)이 기판(110a)의 표면(111)에, 이웃하는 2개의 칩들(120) 사이에, 그리고 칩들(120)의 이면들 및 측벽들에 형성된다. 칩들(120)의 이면들은 몰딩층(385)에 의해 덮여있다. 몰딩층(385)의 상면(385a)은 실질적으로 평평하다. 몰딩층(385)은 좌측 측벽, 및 좌측 측벽과 반대측에 있으며 이 좌측 측벽과 실질적으로 평행한 우측 측벽을 가질 수 있다. 몰딩층(385)은, 이를 테면 150 내지 300 마이크로미터 또는 200 내지 400 마이크로미터와 같이, 100 마이크로미터 보다 큰 두께(T5)를 가질 수 있다. 몰딩층(385)은 2 내지 10 또는 5 내지 15의 열 팽창 계수를 갖는, 폴리이미드 또는 에폭시층과 같은 폴리머층이 될 수 있다.
[00610] 다음으로, 도 108c를 참조하여, 칩들(120)의 상부측들 및 몰딩층(385)으로부터 기판(110a)을 제거한 후, 반제품 디바이스를 뒤집어, 다음의 단계들을 수행할 수 있다. 몰딩층(385)은 상면(385a)의 반대측에 있는 표면(385b)을 가질 수 있다. 바람직하게는, 표면(385b)은 칩들(120)의 패시베이션층들(25)의 상면들(25t)과 실질적으로 동일 평면이 될 수 있다.
[00611] 다음으로, 도 108d를 참조하여, 도 13-18에 도시된 단계들을 수행하여, 이전에 설명한 패터닝된 금속층(3) 및 이러한 패터닝된 금속층(3) 위의 이전에 설명한 금속 필러들 또는 범프들(34)을 제공할 수 있다. 패터닝된 금속층(3)은, 패시베이션층(25) 내의 개구부들(25a)에 의해 노출되는, 각 칩(120)의 금속 트레이스들 또는 패드들(26)의 다수의 컨택 포인트들 위에, 몰딩층(385)의 표면(385b) 위에, 그리고 각 칩(120)의 패시베이션층(25)의 상면(25t)에 형성될 수 있다.
[00612] 패터닝된 금속층(3)은 이전에 설명한 접착층(31)과, 이러한 접착층(31) 위의 이전에 설명한 씨드층(32)과, 그리고 이러한 씨드층(32) 위의 이전에 설명한 금속층(33)으로 구성될 수 있다. 금속층(33)의 측벽들은 접착층(31) 및 씨드층(32)에 의해 덮이지 않는다. 접착층(31)은, 패시베이션층(25) 내의 개구부들(25a)에 의해 노출되는, 각 칩(120)의 금속 트레이스들 또는 패드들(26)의 컨택 포인트들 위에, 몰딩층(385)의 표면(385b) 위에, 그리고 각 칩(120)의 패시베이션층(25)의 상면(25t)에 형성될 수 있다.
[00613] 예를 들어 접착층(31)은, 패시베이션층(25) 내의 개구부들(25a)에 의해 노출되는, 각 칩(120)의 금속 트레이스들 또는 패드들(26)의 컨택 포인트들 위의, 몰딩층(385)의 표면(385b) 위의, 그리고 각 칩(120)의 패시베이션층(25)의 상면(25t) 위의, 1 마이크로미터 보다 작은, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는 티타늄-텅스텐 합금, 티타늄 또는 티타늄 나이트라이드의 단일층과 같은 티타늄 함유층이 될 수 있다. 씨드층(32)은, 이러한 티타늄 함유층 위의, 1 마이크로미터 보다 작은, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는 구리 또는 티타늄-구리 합금의 단일층이 될 수 있다. 금속층(33)은, 구리 또는 티타늄-구리 합금의 단일층 위의, 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 전기 도금된 구리층이 될 수 있다. 전기 도금된 구리층의 측벽들은 티타늄 함유층 및 구리 또는 티타늄-구리 합금의 단일층에 의해 덮이지 않는다. 금속 필러들 또는 범프들(34)은, 전기 도금된 구리층 위의, 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터의 높이 또는 두께를 갖는 구리 필러들 또는 범프들이 될 수 있다.
[00614] 대안적으로, 접착층(31)은, 패시베이션층(25) 내의 개구부들(25a)에 의해 노출되는, 각 칩(120)의 금속 트레이스들 또는 패드들(26)의 컨택 포인트들 위의, 몰딩층(385)의 표면(385b) 위의, 그리고 각 칩(120)의 패시베이션층(25)의 상면(25t) 위의, 1 마이크로미터 보다 작은, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는 탄탈륨 또는 탄탈륨 나이트라이드의 단일층과 같은 탄탈륨-함유층이 될 수 있다. 씨드층(32)은, 이러한 탄탈륨-함유층 위의, 1 마이크로미터 보다 작은, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는 구리 또는 티타늄-구리 합금의 단일층이 될 수 있다. 금속층(33)은 구리 또는 티타늄-구리 합금의 단일층 위의, 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 전기 도금된 구리층이 될 수 있다. 이러한 전기 도금된 구리층의 측벽들은 탄탈륨-함유층 및 구리 또는 티타늄-구리 합금의 단일층에 의해 덮이지 않는다. 금속 필러들 또는 범프들(34)은, 전기 도금된 구리층 위의, 15 마이크로미터 보다 큰, 이를 테면 15 내지 520 마이크로미터, 바람직하게는 20 내지 110 마이크로미터의 높이 또는 두께를 갖는 구리 필러들 또는 범프들이 될 수 있다.
[00615] 다음으로, 도 108e를 참조하여, 도 19-21에 도시된 단계들을 수행하여, 패터닝된 금속층(3)의 금속층(33)에 아교 물질(81)에 의해 부착되는 이전에 설명한 칩들(130)을 제공하며, 그리고 몰딩 공정, 스핀 코팅 공정, 적층 공정 또는 프린팅 공정을 이용하여, 몰딩층(385)의 표면(385b) 위에, 각 칩(120)의 패시베이션층(25)의 상면(25t) 위에, 패터닝된 금속층(3)의 금속층(33) 위에, 칩들(130) 위에, 패터닝된 금속층(4)의 금속층(43) 위에, 그리고 금속 필러들 또는 범프들(34 및 44)의 상부들에 형성되는 이전에 설명한 충전 또는 캡슐화층(86)을 제공할 수 있다.
[00616] 다음으로, 도 108f를 참조하여, 도 22-38 및 76-82에 도시된 단계들이 수행될 수 있으며, 이후 리플로우 공정을 이용하여, 솔더층(29)을 리플로우시킴으로써, UBM(under bump metallurgic) 층의 금속층(28) 위에 다수의 고체 솔더 범프들 또는 볼들(29a)을 형성한 다음, 싱귤레이션 공정을 수행하여, 몰딩층(385), 충전 또는 캡슐화층들(86 및 87) 및 폴리머층들(98 및 540)을 절단하고, 도 108f에 나타낸 다수의 시스템-인 패키지 또는 다중칩 모듈을 단수화할 수 있다.
[00617] 도 108f에 나타낸 시스템-인 패키지 또는 다중칩 모듈의 몰딩층(385)은 좌측 측벽, 및 좌측 측벽의 반대측에 있으며 이 좌측 측벽과 실질적으로 평행한 우측 측벽을 가질 수 있다. 솔더 범프들 또는 볼들(29a)은 5 마이크로미터 보다 큰, 이를 테면 5 내지 400 마이크로미터, 바람직하게는 10 내지 100 마이크로미터의 범프 높이, 및 20 내지 400 마이크로미터, 바람직하게는 50 내지 100 마이크로미터의 폭 또는 직경을 가질 수 있다. 솔더 범프들 또는 볼들(29a)은 비스머스, 인듐, 주석-납 합금, 주석-은 합금, 주석-은-구리 합금 또는 주석-금 합금을 포함할 수 있다.
[00618] 도 108f에 나타낸 금속 트레이스들 또는 패드들(26, 46 또는 66)의 구조 및 회로 설계는 도 106a에 도시된 금속 트레이스들 또는 패드들(925)의 구조 및 회로 설계로서 참조될 수 있는 바, 즉 금속 트레이스들 또는 패드들(26, 46 또는 66)은, 예를 들어, 전기 도금 공정 및 화학 기계적인 연마(CMP) 공정을 포함하는 다마신 또는 이중-다마신 공정에 의해 형성될 수 있으며, 그리고 전기 도금된 구리층(743)과; 전기 도금된 구리층(743)의 바닥의, 그리고 전기 도금된 구리층(743)의 측벽들에 있는 접착/장벽층(741)과; 그리고 전기 도금된 구리층(743)과 접착/장벽층(741) 사이의, 전기 도금된 구리층(743)의 바닥의, 그리고 전기 도금된 구리층(743)의 측벽들에 있는 씨드층(742)으로 구성될 수 있다. 전기 도금된 구리층(743)의 측벽들은 접착/장벽층(741) 및 씨드층(742)에 의해 덮인다.
[00619] 도 108f에 나타낸 시스템-인 패키지 또는 다중칩 모듈은, 솔더 범프들 또는 볼들(29a)을 이용하여, 마더 보드, 프린트 회로 기판, 금속 기판, 유리 기판 또는 세라믹 기판에 연결될 수 있다.
[00620] 도 109a-109t는 본 개시의 다른 실시예에 따라 다른 시스템-인 패키지 또는 다중칩 모듈을 형성하는 공정을 나타낸다. 도 109a를 참조하여, 예를 들어 기판(110a) 내의 진공 쓰루홀들을 이용하여 칩들(120)을 써킹하거나, 또는 먼저 기판(110a)의 표면(111)에 폴리이미드, BCB(benzocyclobutane), PBO(polybenzoxazole), PPO(poly-phenylene oxide), 에폭시, 시로세인 또는 SU-8과 같은 아교 물질을 코팅한 다음, 이러한 아교 물질 위에 칩들(120)을 배치함으로써, 다수의 칩들(120)을 기판(110a)의 표면(111)에 부착시킬 수 있다.
[00621] 도 109a에 나타낸 칩들(120)은, 패터닝된 금속층(2) 및 금속 필러들 또는 범프들(24)이 형성되지 않는 것을 제외하고, 도 8 및 9에 나타낸 칩들(120)과 유사하다. 칩들(120)중 임의의 칩은 중앙 처리 유닛(CPU) 칩, 베이스밴드 칩, 디지털 신호 처리(DSP) 칩, 그래픽 처리 유닛(GPU) 칩, 플래시 메모리 칩, 다이내믹 랜덤 액세스 메모리(DRAM) 칩 또는 스태틱 랜덤 액세스 메모리(SRAM) 칩과 같은 메모리 칩, 무선 로컬 영역 네트워크(WLAN) 칩, 논리 칩, 아날로그 칩, 전력 디바이스, 레귤레이터, 전력 관리 디바이스, 위성 위치확인 시스템(GPS) 칩, 블루투스 칩, 또는 중앙 처리 유닛(CPU) 회로 블록, 그래픽 처리 유닛(GPU) 회로 블록, 베이스밴드 회로 블록, 디지털 신호 처리(DSP) 회로 블록, 메모리 회로 블록, 블루투스 회로 블록, 위성 위치확인 시스템(GPS) 회로 블록, 무선 로컬 영역 네트워크(WLAN) 회로 블록 및 모뎀 회로 블록을 포함하는 칩이 될 수 있다.
[00622] 도 109a에 나타낸 칩들(120) 각각은, 각 칩(120)의 상부측에서, 반도체 기판(20)의 상면 아래에, 패시베이션층(25) 및 금속 트레이스들 또는 패드들(26)을 갖는다. 반도체 기판(20)의 바닥면은 각 칩(120)의 이면에 있다. 칩들(120)의 상부측들은 기판(110a)의 표면(111)에 부착된다.
[00623] 다음으로, 도 109b를 참조하여, 몰딩 공정을 이용하여, 몰딩층(385)이 기판(110a)의 표면(111) 위에, 이웃하는 2개의 칩들(120) 사이에, 그리고 칩들(120)의 이면들 및 측벽들에 형성된다. 칩들(120)의 이면들은 몰딩층(385)에 의해 덮인다. 몰딩층(385)의 상면(385a)은 실질적으로 평평하다. 몰딩층(385)은 좌측 측벽, 및 좌측 측벽의 반대측에 있으며 이 좌측 측벽과 실질적으로 평행한 우측 측벽을 가질 수 있다. 몰딩층(385)은 100 마이크로미터 보다 큰, 이를 테면 150 내지 300 마이크로미터 또는 200 내지 400 마이크로미터의 두께(T5)를 가질 수 있다. 몰딩층(385)은 2 내지 10 또는 5 내지 15의 열 팽창 계수를 갖는, 폴리이미드 또는 에폭시층과 같은 폴리머층이 될 수 있다.
[00624] 다음으로, 도 109c를 참조하여, 칩들(120)의 상부측들 및 몰딩층(385)으로부터 기판(110a)이 제거된 후, 반제품 디바이스를 뒤집어, 다음의 단계들을 수행할 수 있다. 몰딩층(385)은 상면(385a)의 반대측에 있는 표면(385b)을 가질 수 있다. 바람직하게는 표면(385b)은 칩들(120)의 패시베이션층들(25)의 상면들(25t)과 실질적으로 동일 평면이 될 수 있다.
[00625] 다음으로, 도 109d를 참조하여, 패시베이션층(25) 내의 개구부들(25a)에 의해 노출되는, 각 칩(120)의 금속 트레이스들 또는 패드들(26)의 다수의 컨택 포인트들 위에, 몰딩층(385)의 표면(385b) 위에, 그리고 각 칩(120)의 패시베이션층(25)의 상면(25t) 위에 접착층(31)을 형성하는 것을 제외하고, 도 13 및 14에 도시된 단계들이 수행될 수 있다. 다음으로, 포토레지스트층(92)이 아민을 함유하는 화학 용액 또는 NaCO3를 이용하여 제거된다. 다음으로, 금속층(33) 아래에 있지 않은 씨드층(32)이 습식 화학 식각 공정 또는 반응성 이온 식각(RIE) 공정을 이용하여 제거된다. 다음으로, 금속층(33) 아래에 있지 않은 접착층(31)이 습식 화학 식각 공정 또는 반응성 이온 식각(RIE) 공정을 이용하여 제거된다. 이에 따라, 접착층(31), 씨드층(32) 및 금속층(33)은, 패시베이션층(25) 내의 개구부들(25a)에 의해 노출되는, 각 칩(120)의 금속 트레이스들 또는 패드들(26)의 컨택 포인트들 위에, 몰딩층(385)의 표면(385b) 위에, 그리고 각 칩(120)의 패시베이션층(25)의 상면(25t) 위에 형성되는 패터닝된 금속층(3)을 구성한다. 도 109d에 나타낸 패터닝된 금속층(3)의 사양은 도 18에 도시된 패터닝된 금속층(3)의 사양으로서 참조될 수 있다.
[00626] 접착층(31)은, 예를 들어, 패시베이션층(25) 내의 개구부들(25a)에 의해 노출되는, 각 칩(120)의 금속 트레이스들 또는 패드들(26)의 컨택 포인트들 위의, 몰딩층(385)의 표면(385b) 위의, 그리고 각 칩(120)의 패시베이션층(25)의 상면(25t) 위의, 1 마이크로미터 보다 작은, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 티타늄-텅스텐 합금, 티타늄 또는 티타늄 나이트라이드의 단일층과 같은 티타늄-함유층이 될 수 있다. 씨드층(32)은, 이러한 티타늄-함유층 위의, 1 마이크로미터 보다 작은, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는 구리 또는 티타늄-구리 합금의 단일층이 될 수 있다. 금속층(33)은 이러한 구리 또는 티타늄-구리 합금의 단일층 위의, 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 전기 도금된 구리층이 될 수 있다. 이러한 전기 도금된 구리층의 측벽들은 티타늄-함유층 및 구리 또는 티타늄-구리 합금의 단일층에 의해 덮이지 않는다.
[00627] 대안적으로, 접착층(31)은, 패시베이션층(25) 내의 개구부들(25a)에 의해 노출되는, 각 칩(120)의 금속 트레이스들 또는 패드들(26)의 컨택 포인트들 위의, 몰딩층(385)의 표면(385b) 위의, 그리고 각 칩(120)의 패시베이션층(25)의 상면(25t) 위의, 1 마이크로미터 보다 작은, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 탄탈륨 또는 탄탈륨 나이트라이드의 단일층과 같은 탄탈륨-함유층이 될 수 있다. 씨드층(32)은, 이러한 탄탈륨-함유층 위의, 1 마이크로미터 보다 작은, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는 구리 또는 티타늄-구리 합금의 단일층이 될 수 있다. 금속층(33)은 이러한 구리 또는 티타늄-구리 합금의 단일층 위의, 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 전기 도금된 구리층이 될 수 있다. 이러한 전기 도금된 구리층의 측벽들은 탄탈륨-함유층 및 구리 또는 티타늄-구리 합금의 단일층에 의해 덮이지 않는다.
[00628] 다음으로, 도 109e를 참조하여, 예를 들어 몰딩 공정, 스핀 코팅 공정, 적층 공정 또는 프린팅 공정을 이용하여, 패터닝된 금속층(3)의 금속층(33) 위에, 몰딩층(385)의 표면(385b) 위에, 그리고 각 칩(120)의 패시베이션층(25)의 상면(25t)에 절연층(386)이 형성될 수 있다. 절연층(386)은, 2 내지 50 마이크로미터, 바람직하게는 5 내지 30 마이크로미터의 두께를 갖는, 에폭시층, 폴리이미드층, BCB(benzocyclobutane) 층, PBO(polybenzoxazole) 층 또는 PPO(poly-phenylene oxide) 층과 같은 폴리머층이 될 수 있다. 절연층(386)의 상면(386a)은 실질적으로 평평할 수 있다.
[00629] 다음으로, 도 109f를 참조하여, 다수의 칩들(130)이 아교 물질(81)에 의해 절연층(386)의 상면(386a)에 부착될 수 있다. 도 109f에 도시된 칩들(130)은, 금속 필러들 또는 범프들(44)이 패터닝된 금속층(4) 위에 형성되지 않는 것을 제외하고, 도 19 및 20에 도시된 칩들(130)과 유사하다. 아교 물질(81)은 에폭시, 폴리이미드, BCB(benzocyclobutane), PBO(polybenzoxazole) 또는 PPO(poly-phenylene oxide)와 같은 폴리머가 될 수 있으며, 그리고 1 마이크로미터 보다 큰, 이를 테면 3 내지 100 마이크로미터, 바람직하게는 5 내지 50 마이크로미터의 두께를 가질 수 있다. 칩들(130)중 임의의 칩은 중앙 처리 유닛(CPU) 칩, 베이스밴드 칩, 디지털 신호 처리(DSP) 칩, 그래픽 처리 유닛(GPU) 칩, 플래시 메모리 칩, 다이내믹 랜덤 액세스 메모리(DRAM) 칩 또는 스태틱 랜덤 액세스 메모리(SRAM) 칩과 같은 메모리 칩, 무선 로컬 영역 네트워크(WLAN) 칩, 위성 위치확인 시스템(GPS) 칩, 논리 칩, 아날로그 칩, 전력 디바이스, 레귤레이터, 전력 관리 디바이스, 블루투스 칩, 또는 중앙 처리 유닛(CPU) 회로 블록, 그래픽 처리 유닛(GPU) 회로 블록, 베이스밴드 회로 블록, 디지털 신호 처리(DSP) 회로 블록, 메모리 회로 블록, 블루투스 회로 블록, 위성 위치확인 시스템(GPS) 회로 블록, 무선 로컬 영역 네트워크(WLAN) 회로 블록 및 모뎀 회로 블록을 포함하는 칩이 될 수 있다.
[00630] 다음으로, 도 109g를 참조하여, 예를 들어 몰딩 공정, 스핀 코팅 공정, 적층 공정 또는 프린팅 공정을 이용하여, 절연층(386)의 상면(386a) 위에, 각 칩(130)의 패터닝된 금속층(4)의 금속층(43) 위에, 칩들(130) 위에, 그리고 이웃하는 2개의 칩들(130) 사이에, 절연층(387)이 형성될 수 있다. 칩들(130)은 절연층(387)에 의해 덮인다. 절연층(387)은 5 마이크로미터 보다 큰, 이를 테면 10 내지 300 마이크로미터 또는 15 내지 200 마이크로미터의 두께를 갖는, 에폭시층, 폴리이미드층, BCB(benzocyclobutane) 층, PBO(polybenzoxazole) 층 또는 PPO(poly-phenylene oxide) 층과 같은 폴리머층이 될 수 있다. 절연층(387)의 상면(387a)은 실질적으로 평평할 수 있다.
[00631] 다음으로, 도 109h를 참조하여, 레이저 드릴 공정 또는 건식 식각 공정을 이용하여, 다수의 개구부들(또는 비아들)(138a)이 절연층들(386 및 387)들 내에, 그리고 이 절연층들(386 및 387)을 통해 형성됨으로써, 패터닝된 금속층(3)의 금속층(33)의 다수의 컨택 포인트들을 노출시키며, 그리고 다수의 개구부들(또는 비아들)(138b)이 절연층(387) 내에, 그리고 이 절연층(387)을 통해 형성됨으로써, 패터닝된 금속층(4)의 금속층(43)의 다수의 컨택 포인트들을 노출시킨다.
[00632] 다음으로, 도 109i를 참조하여, 1 마이크로미터 보다 작은, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는 접착층(51)이, 스퍼터링 공정 또는 진공증착 공정과 같은 물리 기상 증착(PVD) 공정을 이용하여, 절연층(387)의 상면(387a) 위에, 개구부들(138a 및 138b) 내에, 그리고 개구부들(138a 및 138b)에 의해 노출되는, 금속층들(33 및 43)의 컨택 포인트들 위에 형성될 수 있다. 다음으로, 1 마이크로미터 보다 작은, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는 씨드층(52)이, 스퍼터링 공정 또는 진공증착 공정과 같은 물리 기상 증착(PVD) 공정을 이용하여, 접착층(51) 위에, 그리고 개구부들(138a 및 138b) 내에 형성될 수 있다. 다음으로, 포토레지스트층(94)이 씨드층(52) 위에 형성될 수 있다. 다음으로, 포토레지스트층(94)이 리소그래피 공정들, 즉 광 노광 및 현상에 의해 패터닝되어, 이 포토레지스트층(94) 내에 다수의 개구부들(94a)을 형성함으로써, 씨드층(52)을 노출시킨다.
[00633] 접착층(51)의 물질은 티타늄, 티타늄-텅스텐 합금, 티타늄 나이트라이드, 크롬, 탄탈륨 또는 탄탈륨 나이트라이드를 포함할 수 있다. 씨드층(52)의 물질은 구리, 티타늄-구리 합금, 금 또는 니켈을 포함할 수 있다.
[00634] 예를 들어, 접착층(51)은, 절연층(387)의 상면(387a) 위에, 개구부들(138a 및 138b) 내에, 그리고 개구부들(138a 및 138b)에 의해 노출되는, 금속층들(33 및 43)의 컨택 포인트들 위에, 1 마이크로미터 보다 작은, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 티타늄-텅스텐 합금, 티타늄 또는 티타늄 나이트라이드의 단일층과 같은 티타늄 함유층을 스퍼터링함으로써 형성될 수 있다. 그리고, 씨드층(52)은, 이러한 티타늄 함유층 위에, 그리고 개구부들(138a 및 138b) 내에, 1 마이크로미터 보다 작은, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 티타늄-구리-합금층, 금층 또는 니켈층을 스퍼터링함으로써 형성될 수 있다.
[00635] 대안적으로, 접착층(51)은, 절연층(387)의 상면(387a) 위에, 개구부들(138a 및 138b) 내에, 그리고 개구부들(138a 및 138b)에 의해 노출되는, 금속층들(33 및 43)의 컨택 포인트들 위에, 1 마이크로미터 보다 작은, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 탄탈륨 또는 탄탈륨 나이트라이드의 단일층과 같은 탄탈륨 함유층을 스퍼터링함으로써 형성될 수 있다. 그리고, 씨드층(52)은, 이러한 탄탈륨 함유층 위에, 그리고 개구부들(138a 및 138b) 내에, 1 마이크로미터 보다 작은, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 티타늄-구리-합금층, 금층 또는 니켈층을 스퍼터링함으로써 형성될 수 있다.
[00636] 다음으로, 도 109j를 참조하여, 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 금속층(53)이, 전기 도금 공정 및/또는 무전해 도금 공정을 포함하는 공정을 이용하여, 개구부(94a)에 의해 노출되는 씨드층(52) 위에 형성될 수 있다. 대안적으로, 금속층(53)은 개구부들(138a 및 138b) 내에 더 형성될 수 있다. 이러한 금속층(53)은 구리, 금 또는 니켈의 단일층이거나, 또는 2 내지 30 마이크로미터의 두께를 갖는 구리층과, 이 구리층 위의, 0.1 내지 10 마이크로미터의 두께를 갖는 니켈층과, 그리고 이 니켈층 위의, 0.01 내지 5 마이크로미터의 두께를 갖는 금층을 포함하는 합성층이 될 수 있다. 예를 들어, 금속층(53)은, 개구부들(94a) 내에, 그리고 이 개구부들(94a)에 의해 노출되는 씨드층(52), 바람직하게는 이전에 설명한 구리 또는 티타늄-구리-합금 씨드층(52) 위에, 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께로, 구리층을 전기도금함으로써 형성되는 단일 금속층이 될 수 있다.
[00637] 다음으로, 도 109k를 참조하여, 포토레지스트층(94)이 아민을 함유하는 화학 용액 또는 NaCO3를 이용하여 제거된다. 다음으로, 금속층(53) 아래에 있지 않은 씨드층(52)이 습식 화학 식각 공정 또는 반응성 이온 식각(RIE) 공정을 이용하여 제거된다. 다음으로, 금속층(53) 아래에 있지 않은 접착층(51)이 습식 화학 식각 공정 또는 반응성 이온 식각(RIE) 공정을 이용하여 제거된다.
[00638] 이에 따라, 접착층(51), 씨드층(52) 및 금속층(53)은 패터닝된 금속층(5), 다수의 금속 플러그들(또는 금속 비아들)(5m) 및 다수의 금속 플러그들(또는 금속 비아들)(5p)을 구성한다. 접착층(51), 씨드층(52) 및 금속층(53)으로 구성되는 패터닝된 금속층(5)은 절연층(387)의 상면(387a) 위에 형성될 수 있다. 접착층(51) 및 씨드층(52)으로 구성되거나, 또는 접착층(51), 씨드층(52) 및 금속층(53)으로 구성되는 금속 플러그들(5m)은 개구부들(138a) 내에, 그리고 개구부들(138a)에 의해 노출되는, 패터닝된 금속층(3)의 금속층(33)의 컨택 포인트들 위에 형성될 수 있다. 개구부들(138a)에 의해 노출되는, 금속층(33)의 컨택 포인트들과 패터닝된 금속층(5)과의 사이에 있는 금속 플러그들(5m)은, 패터닝된 금속층(5)을, 개구부들(138a)에 의해 노출되는, 금속층(33)의 컨택 포인트들에 연결할 수 있다. 접착층(51) 및 씨드층(52)으로 구성되거나, 또는 접착층(51), 씨드층(52) 및 금속층(53)으로 구성되는 금속 플러그들(5p)은 개구부들(138b) 내에, 그리고 개구부들(138b)에 의해 노출되는, 패터닝된 금속층(4)의 금속층(43)의 컨택 포인트들 위에 형성될 수 있다. 개구부들(138b)에 의해 노출되는, 금속층(33)의 컨택 포인트들과 패터닝된 금속층(5)과의 사이에 있는 금속 플러그들(5p)은, 패터닝된 금속층(5)을, 개구부들(138b)에 의해 노출되는, 금속층(43)의 컨택 포인트들에 연결할 수 있다.
[00639] 다음으로, 도 109l을 참조하여, 예를 들어 몰딩 공정, 스핀 코팅 공정, 적층 공정 또는 프린팅 공정을 이용하여, 패터닝된 금속층(5)의 금속층(53) 위에, 그리고 절연층(387)의 상면(387a)에 절연층(388)이 형성될 수 있다. 이러한 절연층(388)은 2 내지 50 마이크로미터, 바람직하게는 5 내지 30 마이크로미터의 두께를 갖는, 에폭시층, 폴리이미드층, BCB(benzocyclobutane) 층, PBO(polybenzoxazole) 층 또는 PPO(poly-phenylene oxide) 층과 같은 폴리머층이 될 수 있다. 절연층(388)의 상면(388a)은 실질적으로 평평할 수 있다.
[00640] 다음으로, 도 109m을 참조하여, 다수의 칩들(140)이 아교 물질(82)에 의해 절연층(388)의 상면(388a)에 부착될 수 있다. 도 109m에 도시된 칩들(140)은, 금속 필러들 또는 범프들(64)이 패터닝된 금속층(6) 위에 형성되지 않는 것을 제외하고, 도 29 및 30에 도시된 칩들(140)과 유사하다. 아교 물질(82)은 에폭시, 폴리이미드, BCB(benzocyclobutane), PBO(polybenzoxazole) 또는 PPO(poly-phenylene oxide)와 같은 폴리머가 될 수 있으며, 그리고 1 마이크로미터 보다 큰, 이를 테면 3 내지 100 마이크로미터, 바람직하게는 5 내지 50 마이크로미터의 두께를 가질 수 있다. 칩들(140)중 임의의 칩은 중앙 처리 유닛(CPU) 칩, 베이스밴드 칩, 디지털 신호 처리(DSP) 칩, 그래픽 처리 유닛(GPU) 칩, 플래시 메모리 칩, 다이내믹 랜덤 액세스 메모리(DRAM) 칩 또는 스태틱 랜덤 액세스 메모리(SRAM) 칩과 같은 메모리 칩, 무선 로컬 영역 네트워크(WLAN) 칩, 위성 위치확인 시스템(GPS) 칩, 논리 칩, 아날로그 칩, 전력 디바이스, 레귤레이터, 전력 관리 디바이스, 블루투스 칩, 또는 중앙 처리 유닛(CPU) 회로 블록, 그래픽 처리 유닛(GPU) 회로 블록, 베이스밴드 회로 블록, 디지털 신호 처리(DSP) 회로 블록, 메모리 회로 블록, 블루투스 회로 블록, 위성 위치확인 시스템(GPS) 회로 블록, 무선 로컬 영역 네트워크(WLAN) 회로 블록 및 모뎀 회로 블록을 포함하는 칩이 될 수 있다.
[00641] 다음으로, 도 109n을 참조하여, 예를 들어 몰딩 공정, 스핀 코팅 공정, 적층 공정 또는 프린팅 공정을 이용하여, 절연층(388)의 상면(388a) 위에, 각 칩(140)의 패터닝된 금속층(6)의 금속층(63) 위에, 칩들(140) 위에, 그리고 이웃하는 2개의 칩들(140) 사이에 절연층(389)이 형성될 수 있다. 칩들(140)은 절연층(389)에 의해 덮인다. 절연층(389)은 5 마이크로미터 보다 큰, 이를 테면 10 내지 300 마이크로미터 또는 15 내지 200 마이크로미터의 두께를 갖는, 에폭시층, 폴리이미드층, BCB(benzocyclobutane) 층, PBO(polybenzoxazole) 층 또는 PPO(poly-phenylene oxide) 층과 같은 폴리머층이 될 수 있다. 절연층(389)의 상면(389a)은 실질적으로 평평할 수 있다.
[00642] 다음으로, 도 109o를 참조하여, 레이저 드릴 공정 또는 건식 식각 공정을 이용하여, 다수의 개구부들(또는 비아들)(238a)이 절연층들(388 및 389)들 내에, 그리고 이러한 절연층들(388 및 389)을 통해 형성됨으로써, 패터닝된 금속층(5)의 금속층(53)의 다수의 컨택 포인트들을 노출시키며, 그리고 다수의 개구부들(또는 비아들)(238b)이 절연층(389) 내에, 그리고 이러한 절연층(389)을 통해 형성됨으로써, 패터닝된 금속층(6)의 금속층(63)의 다수의 컨택 포인트들을 노출시킨다.
[00643] 다음으로, 도 109p를 참조하여, 1 마이크로미터 보다 작은, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는 접착층(71)이, 스퍼터링 공정 또는 진공증착 공정과 같은 물리 기상 증착(PVD) 공정을 이용하여, 절연층(389)의 상면(389a) 위에, 개구부들(238a 및 238b) 내에, 그리고 개구부들(238a 및 238b)에 의해 노출되는, 금속층들(53 및 63)의 컨택 포인트들 위에 형성될 수 있다. 다음으로, 1 마이크로미터 보다 작은, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는 씨드층(72)이, 스퍼터링 공정 또는 진공증착 공정과 같은 물리 기상 증착(PVD) 공정을 이용하여, 접착층(71) 위에, 그리고 개구부들(238a 및 238b) 내에 형성될 수 있다. 다음으로, 포토레지스트층(96)이 씨드층(72) 위에 형성될 수 있다. 다음으로, 포토레지스트층(96)이 리소그래피 공정들, 즉 광 노광 및 현상에 의해 패터닝되어, 이 포토레지스트층(96) 내에 다수의 개구부들(96a)을 형성함으로써, 씨드층(72)을 노출시킨다.
[00644] 접착층(71)의 물질은 티타늄, 티타늄-텅스텐 합금, 티타늄 나이트라이드, 크롬, 탄탈륨 또는 탄탈륨 나이트라이드를 포함할 수 있다. 씨드층(72)의 물질은 구리, 티타늄-구리 합금, 금 또는 니켈을 포함할 수 있다.
[00645] 예를 들어, 접착층(71)은, 절연층(389)의 상면(389a) 위에, 개구부들(238a 및 238b) 내에, 그리고 개구부들(238a 및 238b)에 의해 노출되는, 금속층들(53 및 63)의 컨택 포인트들 위에, 1 마이크로미터 보다 작은, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 티타늄-텅스텐 합금, 티타늄 또는 티타늄 나이트라이드의 단일층과 같은 티타늄 함유층을 스퍼터링함으로써 형성될 수 있다. 그리고, 씨드층(72)은, 이러한 티타늄 함유층 위에, 그리고 개구부들(238a 및 238b) 내에, 1 마이크로미터 보다 작은, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 티타늄-구리-합금층, 금층 또는 니켈층을 스퍼터링함으로써 형성될 수 있다.
[00646] 대안적으로, 접착층(71)은, 절연층(389)의 상면(389a) 위에, 개구부들(238a 및 238b) 내에, 그리고 개구부들(238a 및 238b)에 의해 노출되는, 금속층들(53 및 63)의 컨택 포인트들 위에, 1 마이크로미터 보다 작은, 이를 테면 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는, 탄탈륨 또는 탄탈륨 나이트라이드의 단일층과 같은 탄탈륨 함유층을 스퍼터링함으로써 형성될 수 있다. 그리고, 씨드층(72)은, 이러한 탄탈륨 함유층 위에, 그리고 개구부들(238a 및 238b) 내에, 1 마이크로미터 보다 작은, 이를 테면 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는, 구리층, 티타늄-구리-합금층, 금층 또는 니켈층을 스퍼터링함으로써 형성될 수 있다.
[00647] 다음으로, 도 109q를 참조하여, 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께를 갖는 금속층(73)이, 전기 도금 공정 및/또는 무전해 도금 공정을 포함하는 공정을 이용하여, 개구부들(96a)에 의해 노출되는 씨드층(72) 위에 형성될 수 있다. 대안적으로, 금속층(73)은 개구부들(238a 및 238b) 내에 더 형성될 수 있다. 금속층(73)은 구리, 금 또는 니켈의 단일층이거나, 또는 2 내지 30 마이크로미터의 두께를 갖는 구리층과, 이 구리층 위의, 0.1 내지 10 마이크로미터의 두께를 갖는 니켈층과, 그리고 이 니켈층 위의, 0.01 내지 5 마이크로미터의 두께를 갖는 금층을 포함하는 합성층이 될 수 있다. 예를 들어, 금속층(73)은, 개구부들(96a) 내에, 그리고 이 개구부들(96a)에 의해 노출되는 씨드층(72), 바람직하게는 이전에 설명한 구리 또는 티타늄-구리-합금 씨드층(72) 위에, 1 마이크로미터 보다 큰, 이를 테면 2 내지 30 마이크로미터, 바람직하게는 3 내지 10 마이크로미터의 두께로, 구리층을 전기 도금함으로써 형성되는 단일 금속층이 될 수 있다.
[00648] 다음으로, 도 109r을 참조하여, 포토레지스트층(96)이 아민을 함유하는 화학 용액 또는 NaCO3를 이용하여 제거된다. 다음으로, 금속층(73) 아래에 있지 않은 씨드층(72)이 습식 화학 식각 공정 또는 반응성 이온 식각(RIE) 공정을 이용하여 제거된다. 다음으로, 금속층(73) 아래에 있지 않은 접착층(71)이 습식 화학 식각 공정 또는 반응성 이온 식각(RIE) 공정을 이용하여 제거된다.
[00649] 이에 따라, 접착층(71), 씨드층(72) 및 금속층(73)은 패터닝된 금속층(7), 다수의 금속 플러그들(7m) 및 다수의 금속 플러그들(7p)을 구성한다. 접착층(71), 씨드층(72) 및 금속층(73)으로 구성되는 패터닝된 금속층(7)이 절연층(389)의 상면(389a)에 형성될 수 있다. 접착층(71) 및 씨드층(72)으로 구성되거나, 또는 접착층(71), 씨드층(72) 및 금속층(73)으로 구성되는 금속 플러그들(7m)이, 개구부들(238a) 내에, 그리고 개구부들(238a)에 의해 노출되는, 패터닝된 금속층(5)의 금속층(53)의 컨택 포인트들 위에 형성될 수 있다. 개구부들(238a)에 의해 노출되는, 금속층(53)의 컨택 포인트들과 패터닝된 금속층(7)과의 사이에 있는 금속 플러그들(7m)은 패터닝된 금속층(7)을, 개구부들(238a)에 의해 노출되는, 금속층(53)의 컨택 포인트들에 연결할 수 있다. 접착층(71) 및 씨드층(72)으로 구성되거나, 또는 접착층(71), 씨드층(72) 및 금속층(73)으로 구성되는 금속 플러그들(7p)이, 개구부들(238b) 내에, 그리고 이 개구부들(238b)에 의해 노출되는, 패터닝된 금속층(6)의 금속층(63)의 컨택 포인트들 위에 형성될 수 있다. 개구부들(238b)에 의해 노출되는, 금속층(63)의 컨택 포인트들과 패터닝된 금속층(7)과의 사이에 있는 금속 플러그들(7p)은, 패터닝된 금속층(7)을 개구부들(238b)에 의해 노출되는, 금속층(63)의 컨택 포인트들에 연결할 수 있다.
[00650] 도 109s를 참조하여, 도 109r에 도시된 단계 이후, 폴리머층(98)이 패터닝된 금속층(7)의 금속층(73) 및 절연층(389)의 상면(389a) 위에 형성될 수 있으며, 폴리머층(98) 내의 다수의 개구부들(98a)은 패터닝된 금속층(7)의 금속층(73)의 다수의 컨택 포인트들 윗쪽에 있고, 이들을 노출시킨다. 폴리머층(98)은 폴리이미드층, PBO(polybenzoxazole) 층, BCB(benzocyclobutane) 층, 에폭시층, 또는 PPO(poly-phenylene oxide) 층이 될 수 있으며, 그리고 1 내지 30 마이크로미터, 바람직하게는 2 내지 15 마이크로미터 또는 5 내지 10 마이크로미터의 두께를 가질 수 있다.
[00651] 다음으로, 도 109t를 참조하여, 이전에 설명한 접착층(18), 씨드층(19) 및 금속층들(27 및 28)로 구성되는 UBM(under bump metallurgic) 층, 및 다수의 솔더 범프들 또는 볼들(29a)이, 개구부들(98a)에 의해 노출되는, 패터닝된 금속층(7)의 컨택 포인트들 윗쪽에 형성된 다음, 싱귤레이션 공정을 수행하여, 몰딩층(385), 절연층들(386-389) 및 폴리머층(98)을 절단하고, 도 109t에 나타낸 다수의 시스템-인 패키지 또는 다중칩 모듈을 단수화할 수 있다. UBM(under bump metallurgic) 층은 폴리머층(98) 위에, 그리고 개구부들(98a)에 의해 노출되는, 금속층(73)의 컨택 포인트들 위에 형성될 수 있으며, 솔더 범프들 또는 볼들(29a)은 이러한 UBM(under bump metallurgic) 층 위에 형성될 수 있다. 도 109t에 도시된 UBM(under bump metallurgic) 층 및 솔더 범프들 또는 볼들(29a)을 형성하기 위한 공정은, UBM(under bump metallurgic) 층의 접착층(18)이 폴리머층(98) 위에, 그리고 개구부들(98a)에 의해 노출되는, 금속층(73)의 컨택 포인트들 위에 형성되는 것을 제외하고, 도 80-83에 도시된 것과 유사하다.
[00652] 도 109t에 나타낸 시스템-인 패키지 또는 다중칩 모듈의 몰딩층(385)은 좌측 측벽, 및 좌측 측벽과 반대측에 있으며 이 좌측 측벽과 실질적으로 평행한 우측 측벽을 가질 수 있다. 솔더 범프들 또는 볼들(29a)은 5 마이크로미터 보다 큰, 이를 테면 5 내지 400 마이크로미터, 바람직하게는 10 내지 100 마이크로미터의 범프 높이를 가질 수 있으며, 그리고 20 내지 400 마이크로미터, 바람직하게는 50 내지 100 마이크로미터의 폭 또는 직경을 가질 수 있다. 솔더 범프들 또는 볼들(29a)은 비스머스, 인듐, 주석-납 합금, 주석-은 합금, 주석-은-구리 합금 또는 주석-금 합금을 포함할 수 있다. 도 109t에 나타낸 시스템-인 패키지 또는 다중칩 모듈은, 솔더 범프들 또는 볼들(29a)을 이용하여, 마더 보드, 프린트 회로 기판, 금속 기판, 유리 기판 또는 세라믹 기판에 연결될 수 있다.
[00653] 도 109t에 도시된 시스템-인 패키지 또는 다중칩 모듈과 관련하여, 칩들(130)은 금속 플러그들(5p) 및 패터닝된 금속층(5)을 통해 서로 연결될 수 있으며, 금속 플러그들(5p), 패터닝된 금속층(5), 금속 플러그들(5m) 및 패터닝된 금속층(3)을 차례로 관통하여, 칩들(120)에 연결될 수 있다. 칩들(120)은 패터닝된 금속층(3)을 통해 서로 연결될 수 있다. 칩들(140)은 금속 플러그들(7p) 및 패터닝된 금속층(7)을 통해 서로 연결될 수 있고, 금속 플러그들(7p), 패터닝된 금속층(7), 금속 플러그들(7m), 패터닝된 금속층(5) 및 금속 플러그들(5p)을 차례로 관통하여, 칩들(130)에 연결될 수 있으며, 그리고 금속 플러그들(7p), 패터닝된 금속층(7), 금속 플러그들(7m), 패터닝된 금속층(5), 금속 플러그들(5m) 및 패터닝된 금속층(3)을 차례로 관통하여, 칩들(120)에 연결될 수 있다.
[00654] 도 109t에 도시된 시스템-인 패키지 또는 다중칩 모듈의 패터닝된 금속층(3)은 신호 트레이스들, 클럭 버스들, 클럭 트레이스들, 전력 평면들, 전력 버스들, 전력 트레이스들, 접지 평면들, 접지 버스들 또는 접지 트레이스들과 같은 다수의 금속 상호접속부들 또는 트레이스들을 포함할 수 있다. 칩들(120)중 하나는, 예를 들어, 금속 트레이스들 또는 패드들(26)중 하나를 가질 수 있는 바, 이러한 금속 트레이스들 또는 패드들(26)중 하나는, 패터닝된 금속층(3)에 의해 제공되는 금속 상호접속부들 또는 트레이스들중 하나 이상을 통해, 칩들(120)중 다른 하나의 금속 트레이스들 또는 패드들(26)중 하나 이상에 연결된다.
[00655] 도 109t에 도시된 시스템-인 패키지 또는 다중칩 모듈의 패터닝된 금속층(5)은 신호 트레이스들, 클럭 버스들, 클럭 트레이스들, 전력 평면들, 전력 버스들, 전력 트레이스들, 접지 평면들, 접지 버스들 또는 접지 트레이스들과 같은 다수의 금속 상호접속부들 또는 트레이스들을 포함할 수 있다. 칩들(130)중 하나는, 예를 들어, 패터닝된 금속층(4), 금속 플러그들(5p)중 하나, 패터닝된 금속층(5)에 의해 제공되는 금속 상호접속부들 또는 트레이스들중 하나, 금속 플러그들(5m)중 하나 및 패터닝된 금속층(3)을 차례로 관통하여, 칩들(120)중 하나의 금속 트레이스들 또는 패드들(26)중 하나에 연결되는 금속 트레이스들 또는 패드들(46)중 하나를 가질 수 있으며, 그리고 패터닝된 금속층(4), 금속 플러그들(5p)중 다른 하나, 패터닝된 금속층(5)에 의해 제공되는 금속 상호접속부들 또는 트레이스들중 다른 하나, 금속 플러그들(7m)중 하나, 패터닝된 금속층(7), 금속 플러그들(7p)중 하나 및 패터닝된 금속층(6)을 차례로 관통하여, 칩들(140)들중 하나의 금속 트레이스들 또는 패드들(66)중 하나에 연결되는 금속 트레이스들 또는 패드들(46)중 다른 하나를 가질 수 있다. 칩들(130)중 하나는, 예를 들어, 패터닝된 금속층(5)에 의해 제공되는 금속 상호접속부들 또는 트레이스들중 하나 이상을 통해, 칩들(130)중 다른 하나에 연결될 수 있다.
[00656] 도 109t에 도시된 시스템-인 패키지 또는 다중칩 모듈의 패터닝된 금속층(7)은 신호 트레이스들, 클럭 버스들, 클럭 트레이스들, 전력 평면들, 전력 버스들, 전력 트레이스들, 접지 평면들, 접지 버스들 또는 접지 트레이스들과 같은 다수의 금속 상호접속부들 또는 트레이스들을 포함할 수 있다. 칩들(140)중 하나는, 예를 들어, 패터닝된 금속층(6), 금속 플러그들(7p)중 하나, 패터닝된 금속층(7)에 의해 제공되는 금속 상호접속부들 또는 트레이스들중 하나, 금속 플러그들(7m)중 하나, 패터닝된 금속층(5), 금속 플러그들(5m)중 하나 및 패터닝된 금속층(3)을 차례로 관통하여, 칩들(120)중 하나의 금속 트레이스들 또는 패드들(26)중 하나에 연결되는 금속 트레이스들 또는 패드들(66)중 하나를 가질 수 있으며, 그리고 패터닝된 금속층(6), 금속 플러그들(7p)중 다른 하나, 패터닝된 금속층(7)에 의해 제공되는 금속 상호접속부들 또는 트레이스들중 다른 하나, 금속 플러그들(7m)중 다른 하나, 패터닝된 금속층(5), 금속 플러그들(5p)중 하나 및 패터닝된 금속층(4)을 차례로 관통하여, 칩들(130)중 하나의 금속 트레이스들 또는 패드들(46)중 하나에 연결되는 금속 트레이스들 또는 패드들(66)중 다른 하나를 가질 수 있다. 칩들(140)중 하나는, 예를 들어, 패터닝된 금속층(7)에 의해 제공되는 금속 상호접속부들 또는 트레이스들중 하나 이상을 통해 칩들(140)중 다른 하나에 연결될 수 있다.
[00657] 도 109u는 도 109t에 나타낸 시스템-인 패키지 또는 다중칩 모듈의 패터닝된 금속층(5)의 개략적인 상부 투시도를 나타내며, 도 109t는 도 109u에 나타낸 B-B' 라인을 따라 절취한 단면도가 될 수 있다. 도 109t 및 109u를 참조하여, 시스템-인 패키지 또는 다중칩 모듈은 패터닝된 금속층(5)에 의해 제공되는 다수의 금속 상호접속부들 또는 트레이스들(5s, 5t, 5u, 5v 및 5w)을 포함할 수 있다. 금속 상호접속부들 또는 트레이스들(5s, 5t, 5u, 5v 및 5w)이 어디에 형성되든지 간에, 이러한 금속 상호접속부들 또는 트레이스들(5s, 5t, 5u, 5v 및 5w)중 어느 하나는 신호 트레이스, 클럭 버스, 클럭 트레이스, 전력 평면, 전력 버스, 전력 트레이스, 접지 평면, 접지 버스 또는 접지 트레이스가 될 수 있다. 좌측 칩(130)은 에지(edge)(130a), 및 에지(130a)의 반대측에 있으며 이 에지(130a)와 실질적으로 평행한 에지(130b)를 갖는다. 우측 칩(130)은 에지(130c), 및 에지(130c)의 반대측에 있으며 이 에지(130c)와 실질적으로 평행한 에지(130d)를 갖는다. 금속 상호접속부들 또는 트레이스들(5s)은 좌측 칩(130)의 에지(130a)를 가로질려 연장될 수 있고, 금속 상호접속부들 또는 트레이스들(5t)은 좌측 칩(130)의 에지(130b)를 가로질러 연장될 수 있다. 금속 상호접속부들 또는 트레이스들(5u)은 우측 칩(130)의 에지(130c)를 가로질러 연장될 수 있고, 금속 상호접속부들 또는 트레이스들(5v)은 우측 칩(130)의 에지(130d)를 가로질러 연장될 수 있다. 금속 상호접속부 또는 트레이스(5w)는 좌측 칩(130)의 에지(130b)를 가로질러, 그리고 우측 칩(130)의 에지(130c)를 가로질러 연장될 수 있다.
[00658] 금속 상호접속부들 또는 트레이스들(5s, 5t, 5u, 5v 및 5w)은 금속 플러그들(5m)에 연결될 수 있으며, 그리고 금속 플러그들(5m) 및 패터닝된 금속층(3)을 차례로 관통하여, 칩들(120)의 금속 트레이스들 또는 패드들(26)에 연결될 수 있다. 또한, 금속 상호접속부들 또는 트레이스들(5s, 5t, 5u, 5v 및 5w)은 금속 플러그들(7m)에 연결될 수 있으며, 그리고 금속 플러그들(7m), 패터닝된 금속층(7) 및 금속 플러그들(7p)을 차례로 관통하여, 칩들(140)의 금속 트레이스들 또는 패드들(66)에 연결될 수 있다.
[00659] 좌측 칩(130)은, 이러한 좌측 칩(130)의 패터닝된 금속층(4)에 의해 제공되는 다수의 금속 상호접속부들 또는 트레이스들(4a, 4b 및 4c)를 포함할 수 있다. 금속 상호접속부들 또는 트레이스들(4a, 4b 및 4c)이 어디에 형성되든지 간에, 이러한 금속 상호접속부들 또는 트레이스들(4a, 4b 및 4c)중 어느 하나는 신호 트레이스, 클럭 버스, 클럭 트레이스, 전력 평면, 전력 버스, 전력 트레이스, 접지 평면, 접지 버스 또는 접지 트레이스가 될 수 있다.
[00660] 우측 칩(130)은, 이러한 우측 칩(130)의 패터닝된 금속층(4)에 의해 제공되는 다수의 금속 상호접속부들 또는 트레이스들(4d, 4e, 4f 및 4g)을 포함할 수 있다. 금속 상호접속부들 또는 트레이스들(4d, 4e, 4f 및 4g)이 어디에 형성되든지 간에, 이러한 금속 상호접속부들 또는 트레이스들(4d, 4e, 4f 및 4g)중 어느 하나는 신호 트레이스, 클럭 버스, 클럭 트레이스, 전력 평면, 전력 버스, 전력 트레이스, 접지 평면, 접지 버스 또는 접지 트레이스가 될 수 있다.
[00661] 좌측 칩(130)은, 이러한 좌측 칩(130)의 중심 영역(center area)에 배열된 다수의 컨택 포인트들(46a, 46b 및 46g)을 가질 수 있다. 대안적으로, 컨택 포인트(46g)는 좌측 칩(130)의 주변 영역(peripheral area)에 배열될 수 있다. 컨택 포인트들(46a, 46b 및 46g)은 좌측 칩(130)의 금속 트레이스들 또는 패드들(46)에 의해 제공된다. 좌측 칩(130)의 패시베이션층(45) 내의 개구부들(45a)은 컨택 포인트들(46a, 46b 및 46g) 윗쪽에 있고, 이러한 컨택 포인트들(46a, 46b 및 46g)을 노출시키며, 그리고 컨택 포인트들(46a, 46b 및 46g)은 좌측 칩(130)의 패시베이션층(45) 내의 개구부들(45a)의 바닥들에 있다.
[00662] 우측 칩(130)은, 이러한 우측 칩(130)의 중심 영역에 배열되는 다수의 컨택 포인트들(46c 및 46d) 및 이러한 우측 칩(130)의 주변 영역에 배열되는 다수의 컨택 포인트들(46e, 46f 및 46h)을 갖는다. 대안적으로, 컨택 포인트(46h)는 우측 칩(130)의 주변 영역에 배열될 수 있다. 컨택 포인트들(46c, 46d, 46e, 46f 및 46h)은 우측 칩(130)의 금속 트레이스들 또는 패드들(46)에 의해 제공된다. 우측 칩(130)의 패시베이션층(45) 내의 개구부들(45a)은 컨택 포인트들(46c, 46d, 46e, 46f 및 46h) 윗쪽에 있고, 이러한 컨택 포인트들(46c, 46d, 46e, 46f 및 46h)을 노출시키며, 그리고 컨택 포인트들(46c, 46d, 46e, 46f 및 46h)은 우측 칩(130)의 패시베이션층(45) 내의 개구부들(45a)의 바닥들에 있다.
[00663] 컨택 포인트들(46a)은 좌측 칩(130)의 중심 영역 내의 제 1 라인에 배열될 수 있고, 컨택 포인트들(46b)은 좌측 칩(130)의 중심 영역 내의, 제 1 라인과 평행한 제 2 라인에 배열될 수 있다. 컨택 포인트들(46c)은 우측 칩(130)의 중심 영역 내의 제 3 라인에 배열될 수 있고, 컨택 포인트들(46d)은 우측 칩(130)의 중심 영역 내의, 제 3 라인과 평행한 제 4 라인에 배열될 수 있다. 컨택 포인트들(46e)은 우측 칩(130)의 주변 영역 내의, 제 3 라인과 평행한 제 5 라인에 배열될 수 있다. 컨택 포인트들(46f)은 우측 칩(130)의 주변 영역 내의, 제 3 라인과 평행한 제 6 라인에 배열될 수 있다.
[00664] 컨택 포인트들(46a) 각각은, 금속 상호접속부들 또는 트레이스들(4a)중 하나, 금속 플러그들(5p)중 하나 및 금속 상호접속부들 또는 트레이스들(5s)중 하나를 차례로 관통하여, 금속 플러그들(5m)중 하나에 연결될 수 있다. 상부 투시도로부터, 컨택 포인트들(46a)의 위치들은 이 컨택 포인트들(46a)에 연결된 금속 플러그들(5m 및 5p)의 위치들과 다르다.
[00665] 컨택 포인트들(46b) 각각은, 금속 상호접속부들 또는 트레이스들(4b)중 하나, 금속 플러그들(5p)중 하나 및 금속 상호접속부들 또는 트레이스들(5t)중 하나를 차례로 관통하여, 금속 플러그들(7m)중 하나에 연결될 수 있다. 상부 투시도로부터, 컨택 포인트들(46b)의 위치들은 이 컨택 포인트들(46b)에 연결된 금속 플러그들(7m)의 위치들과 다르다.
[00666] 컨택 포인트들(46e) 각각은, 금속 상호접속부들 또는 트레이스들(4d)중 하나, 금속 플러그들(5p)중 하나 및 금속 상호접속부들 또는 트레이스들(5u)중 하나를 차례로 관통하여, 금속 플러그들(5m)중 하나에 연결될 수 있다. 상부 투시도로부터, 컨택 포인트들(46e)의 위치들은 이 컨택 포인트들(46e)에 연결된 금속 플러그들(5m)의 위치들과 다르다.
[00667] 컨택 포인트들(46f) 각각은, 금속 상호접속부들 또는 트레이스들(4e)중 하나, 금속 플러그들(5p)중 하나 및 금속 상호접속부들 또는 트레이스들(5v)중 하나를 차례로 관통하여, 금속 플러그들(7m)중 하나에 연결될 수 있다. 상부 투시도로부터, 컨택 포인트들(46f)의 위치들은 이 컨택 포인트들(46f)에 연결된 금속 플러그들(7m)의 위치들과 다르다.
[00668] 컨택 포인트들(46c)은 금속 상호접속부들 또는 트레이스들(4f)를 통해 컨택 포인트들(46d)에 연결될 수 있다. 좌측 칩(130)의 컨택 포인트(46g)는, 금속 상호접속부 또는 트레이스(4c), 좌측 칩(130) 윗쪽의 금속 플러그(5p), 금속 상호접속부 또는 트레이스(5w), 우측 칩(130) 윗쪽의 금속 플러그(5p) 및 금속 상호접속부 또는 트레이스(4g)를 차례로 관통하여, 우측 칩(130)의 컨택 포인트(46h)에 연결될 수 있다.
[00669] 하나의 경우에 있어서, 좌측 칩(130)은 다이내믹 랜덤 액세스 메모리(DRAM) 칩이 될 수 있고, 우측 칩(130)은 다른 다이내믹 랜덤 액세스 메모리(DRAM) 칩, 중앙 처리 유닛(CPU) 칩, 그래픽 처리 유닛(GPU) 칩, 디지털 신호 처리(DSP) 칩, 또는 중앙 처리 유닛(CPU) 회로 블록, 그래픽 처리 유닛(GPU) 회로 블록, 디지털 신호 처리(DSP) 회로 블록, 베이스밴드 회로 블록, 블루투스 회로 블록, 위성 위치확인 시스템(GPS) 회로 블록, 메모리 회로 블록, 무선 로컬 영역 네트워크(WLAN) 회로 블록 및 모뎀 회로 블록을 포함하는 칩이 될 수 있다.
[00670] 다른 경우에 있어서, 좌측 칩(130)은 중앙 처리 유닛(CPU) 칩이 될 수 있고, 우측 칩(130)은 다른 중앙 처리 유닛(CPU) 칩, 그래픽 처리 유닛(GPU) 칩, 디지털 신호 처리(DSP) 칩, 또는 중앙 처리 유닛(CPU) 회로 블록, 그래픽 처리 유닛(GPU) 회로 블록, 디지털 신호 처리(DSP) 회로 블록, 베이스밴드 회로 블록, 블루투스 회로 블록, 위성 위치확인 시스템(GPS) 회로 블록, 메모리 회로 블록, 무선 로컬 영역 네트워크(WLAN) 회로 블록 및 모뎀 회로 블록을 포함하는 칩이 될 수 있다.
[00671] 대안적으로, 도 109t 및 109u에 나타낸 시스템-인 패키지 또는 다중칩 모듈과 관련하여, 금속 플러그들(5p)이 금속 상호접속부들 또는 트레이스들(4f)의 다수의 컨택 포인트들 위에 더 형성될 수 있다. 그리고, 상호접속부들 또는 트레이스들(4f)중 하나는, 금속 상호접속부들 또는 트레이스들(4f)의 컨택 포인트들 위에 형성되는 금속 플러그들(5p)중 하나, 패터닝된 금속층(5)에 의해 제공되는, 신호 트레이스들, 클럭 트레이스들, 전력 버스들 또는 트레이스들, 또는 접지 버스들 또는 트레이스들과 같은, 다수의 금속 상호접속부들 또는 트레이스들중 하나, 금속 플러그들(5m)중 하나, 및 패터닝된 금속층(3)을 차례로 관통하여, 칩들(120)의 금속 트레이스들 또는 패드들(26)중 하나에 연결될 수 있으며, 그리고 금속 상호접속부들 또는 트레이스들(4f)의 컨택 포인트들 위에 형성되는 금속 플러그들(5p)중 하나, 패터닝된 금속층(5)에 의해 제공되는 금속 상호접속부들 또는 트레이스들중 하나, 금속 플러그들(7m)중 하나, 패터닝된 금속층(7), 및 금속 플러그들(7p)중 하나를 차례로 관통하여, 칩들(140)의 금속 트레이스들 또는 패드들(66)중 하나에 연결될 수 있다.
[00672] 대안적으로, 도 109t 및 109u에 나타낸 시스템-인 패키지 또는 다중칩 모듈과 관련하여, 좌측 및 우측 칩들(130)의 패터닝된 금속층(4)에 의해 제공되는 금속 상호접속부들 또는 트레이스들(4a, 4b, 4c, 4d, 4e, 4f 및 4g)은 생략될 수 있으며, 금속 플러그들(5p)은 컨택 포인트들(46a, 46b, 46c, 46d, 46e, 46f, 46g 및 46h) 위에 직접 형성될 수 있다. 컨택 포인트들(46a)은 이 컨택 포인트들(46a) 위에 직접 형성되는 금속 플러그들(5p)를 통해 금속 상호접속부들 또는 트레이스들(5s)에 연결될 수 있다. 컨택 포인트들(46b)은 이 컨택 포인트들(46b) 위에 직접 형성되는 금속 플러그들(5p)를 통해 금속 상호접속부들 또는 트레이스들(5t)에 연결될 수 있다. 컨택 포인트들(46e)은, 이 컨택 포인트들(46e) 위에 직접 형성되는 금속 플러그들(5p)을 통해 금속 상호접속부들 또는 트레이스들(5u)에 연결될 수 있다. 컨택 포인트들(46f)은 이 컨택 포인트들(46f) 위에 직접 형성되는 금속 플러그들(5p)을 통해 금속 상호접속부들 또는 트레이스들(5v)에 연결될 수 있다. 컨택 포인트(46g)는 이 컨택 포인트(46g) 위에 직접 형성되는 금속 플러그(5p)를 통해 금속 상호접속부 또는 트레이스(5w)에 연결될 수 있으며, 그리고 컨택 포인트(46h)는 이 컨택 포인트(46h) 위에 직접 형성되는 금속 플러그(5p)를 통해 금속 상호접속부 또는 트레이스(5w)에 연결될 수 있다. 컨택 포인트들(46c)은, 컨택 포인트들(46c) 위에 직접 형성되는 금속 플러그들(5p), 우측 칩(130) 윗쪽에 패터닝된 금속층(5)에 의해 제공되는, 신호 트레이스들, 클럭 트레이스들, 전력 버스들 또는 트레이스들, 또는 접지 버스들 또는 트레이스들과 같은, 다수의 금속 상호접속부들 또는 트레이스들, 및 컨택 포인트들(46d) 위에 직접 형성되는 금속 플러그들(5p)을 차례로 관통하여, 컨택 포인트들(46d)에 연결될 수 있으며, 그리고 금속 상호접속부들 또는 트레이스들은 금속 플러그들(5m) 및 패터닝된 금속층(3)을 통해 칩들(120)의 금속 트레이스들 또는 패드들(26)에 연결될 수 있고, 금속 플러그들(7m), 패터닝된 금속층(7) 및 금속 플러그들(7p)을 통해 칩들(140)의 금속 트레이스들 또는 패드들(66)에 연결될 수 있다.
[00673] 도 52, 54, 55, 66, 67, 72, 73, 83, 84, 104, 107k, 107l, 108f 및 109t에 나타낸 이전에 설명한 시스템-인 패키지들 또는 다중칩 모듈들, 도 74에 나타낸 이전에 설명한 모듈, 및 도 85에 나타낸 이전에 설명한 전자 디바이스는, 예를 들어 전화, 코드리스 전화, 이동 전화, 스마트 폰, 넷북 컴퓨터, 노트북 컴퓨터, 디지털 카메라, 디지털 비디오 카메라, 디지털 픽쳐 프레임, 개인 휴대 정보 단말(PDA), 포켓 퍼스널 컴퓨터, 휴대용 퍼스널 컴퓨터, 전자 북, 디지털 북, 데스크톱 컴퓨터, 태블릿 또는 슬레이트 컴퓨터, 자동자 전자 제품(automobile electronic product), 모바일 인터넷 기기(MID), 모바일 텔레비젼, 프로젝터, 모바일 프로젝터, 피코 프로젝터, 스마트 프로젝터, 3-차원 3D 비디오 디스플레이, 3D 텔레비젼(3D TV), 3D 비디오 게임 플레이어, 모바일 컴퓨터 기기, 컴퓨터들 및 전화들의 기능들을 결합하여 제공하는 기기 또는 시스템-인 모바일 컴퓨폰(mobile compuphone)(모바일 폰퓨터(mobile phoneputer) 또는 모바일 퍼스널 컴퓨터 폰이라고도 불림), 또는 예를 들어 클라우드 컴퓨팅(cloud computing)에 이용되는 고 성능 및/또는 저 전력 컴퓨터 또는 서버에 이용될 수 있다.
[00674] 논의된 컴포넌트들, 단계들, 피쳐들, 이점들 및 장점들은 단지 예시적인 것이다. 이들 중 어느 것도 또는 이들과 관련된 논의 중 어느 것도 어떤 방식으로든 본 개시의 보호 범위를 제한하도록 의도되지는 않는다. 다수의 다른 실시예들이 또한 고려된다. 이러한 것들은 더 적은, 부가적인, 및/또는 상이한 컴포넌트들, 단계들, 피쳐들, 이점들 및 장점들을 갖는 실시예들을 포함한다. 이러한 것들은 또한 컴포넌트들 및/또는 단계들이 상이한 순서로 배열 및/또는 정렬되는 실시예들을 포함한다. 본 발명의 판독시, 본 기술분야의 당업자는 본 개시의 실시예들이 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합들에서 그리고 하나 이상의 네트워크들 상에서 구현될 수 있다는 것을 인지할 것이다. 적합한 소프트웨어는 본 개시에 따라 실시되는 시스템-인 패키지(SIP)들 또는 다중칩 모듈(MCM)들 (또는 그 일부들)을 설계 및/또는 제어하는 방법들 및 기술들 (및 그 일부들)을 수행하기 위한 컴퓨터-판독가능한 또는 머신-판독가능한 명령들을 포함할 수 있다. 임의의 적합한 소프트웨어 언어(기계-종속 또는 기계-독립) 또는 컴퓨터-판독가능한 저장 매체가 이용될 수 있다. 또한, 본 개시의 실시예들은 예를 들어, 무선 RF 또는 IR 통신 링크를 통해 전송되거나 인터넷으로부터 다운로드되는 것과 같이, 다양한 신호들에 포함되거나 그것에 의하여 운반될 수 있다.
[00675] 다르게 설명되지 않는 한, 청구범위에 포함되는, 본 명세서에 설명되는 모든 측정들, 값들, 정격들, 위치들, 규모들, 크기들 및 다른 사양들은 근사치이며, 정확한 것은 아니다. 이들은 그들이 속하는 기술분야에서 관습적인 그리고 그들이 관련되는 기능들과 일치하는 합당한 범위를 갖도록 의도된다.

Claims (20)

  1. 시스템-인 패키지(system-in package)로서,
    제 1 폴리머층;
    상기 제 1 폴리머층 내의 제 1 칩;
    상기 제 1 칩 및 상기 제 1 폴리머층의 상면 윗쪽의 제 1 금속 상호접속부 ― 상기 제 1 금속 상호접속부는 상기 제 1 칩에 연결됨 ― ;
    상기 제 1 칩, 상기 제 1 금속 상호접속부 및 상기 제 1 폴리머층의 상면 윗쪽의 제 2 폴리머층;
    상기 제 2 폴리머층 내의 제 2 칩 ― 상기 제 2 칩은 상기 제 2 폴리머층 내의 제 1 금속 범프를 포함함 ― ;
    상기 제 2 폴리머층 내의, 그리고 상기 제 1 금속 상호접속부 윗쪽의 제 2 금속 범프 ― 상기 제 2 금속 범프는 상기 제 1 금속 상호접속부에 연결되고, 상기 제 2 금속 범프는 상기 제 1 금속 범프의 높이보다 더 큰 높이를 가지며, 상기 제 1 금속 범프의 상면 및 상기 제 2 금속 범프의 상면은 상기 제 2 폴리머층에 의해 덮이지 않음 ― ; 및
    상기 제 1 금속 범프의 상면 위의, 상기 제 2 금속 범프의 상면 위의, 그리고 상기 제 2 폴리머층의 상면 윗쪽의 제 2 금속 상호접속부 ― 상기 제 2 금속 상호접속부와 상기 제 1 금속 범프 사이에는 제 1 인터페이스가 있고, 상기 제 2 금속 상호접속부와 상기 제 2 금속 범프 사이에는 제 2 인터페이스가 있고, 상기 제 2 금속 상호접속부는 상기 제 1 금속 범프를 상기 제 2 금속 범프에 연결하며, 상기 제 1 금속 범프는 상기 제 2 금속 상호접속부, 상기 제 2 금속 범프 및 상기 제 1 금속 상호접속부를 차례로(in sequence) 관통하여(through) 상기 제 1 칩에 연결됨 ― ;
    을 포함하는,
    시스템-인 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 칩은 중앙 처리 유닛(CPU) 칩, 베이스밴드 칩(baseband chip), 그래픽 처리 유닛(GPU) 칩, 디지털 신호 처리(DSP) 칩, 무선 로컬 영역 네트워크(WLAN) 칩, 메모리 칩, 플래시 메모리 칩, 다이내믹 랜덤 액세스 메모리(DRAM) 칩, 스태틱 랜덤 액세스 메모리(SRAM) 칩, 논리 칩(logic chip), 아날로그 칩(analog chip), 전력 디바이스(power device), 레귤레이터(regulator), 전력 관리 디바이스, 위성 위치확인 시스템(GPS) 칩, 블루투스 칩, 또는 중앙 처리 유닛(CPU) 회로 블록, 그래픽 처리 유닛(GPU) 회로 블록, 베이스밴드 회로 블록, 디지털 신호 처리(DSP) 회로 블록, 메모리 회로 블록, 블루투스 회로 블록, 위성 위치확인 시스템(GPS) 회로 블록, 무선 로컬 영역 네트워크(WLAN) 회로 블록 및 모뎀 회로 블록을 포함하는 시스템-온 칩(SOC)을 포함하는,
    시스템-인 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 폴리머층 아래에 기판을 더 포함하며, 상기 제 1 칩 및 상기 제 2 칩은 상기 기판 윗쪽에 있고, 상기 기판은 마더 보드, 프린트 회로 기판, 볼 그리드 어레이(BGA) 기판, 금속 기판, 유리 기판, 또는 세라믹 기판을 포함하는,
    시스템-인 패키지.
  4. 제 1 항에 있어서,
    상기 제 1 폴리머층의 상면 윗쪽에 제 3 금속 상호접속부를 더 포함하고, 상기 제 3 금속 상호접속부 및 상기 제 1 금속 상호접속부는 동일한 수평 레벨에 있고, 상기 제 2 칩은 또한(further) 상기 제 3 금속 상호접속부 위쪽에서 수직으로 있으며, 그리고 상기 제 3 금속 상호접속부는 전력 상호접속부(power interconnect), 접지 상호접속부(ground interconnect) 또는 신호 상호접속부(signal interconnect)를 포함하는,
    시스템-인 패키지.
  5. 제 1 항에 있어서,
    상기 제 1 칩, 상기 제 2 칩, 상기 제 2 폴리머층, 상기 제 2 금속 범프 및 상기 제 2 금속 상호접속부 윗쪽에 열적 확산 평면(thermal spreading plane)을 더 포함하며, 상기 제 1 칩 및 상기 제 2 칩은 상기 열적 확산 평면에 연결되는,
    시스템-인 패키지.
  6. 제 1 항에 있어서,
    상기 제 1 금속 범프는 5 내지 50 마이크로미터의 두께를 갖는 제 1 구리층을 포함하며, 상기 제 2 금속 범프는 15 내지 520 마이크로미터의 두께를 갖는 제 2 구리층을 포함하는,
    시스템-인 패키지.
  7. 제 1 항에 있어서,
    상기 제 1 칩은 상기 제 1 폴리머층 내의 제 3 금속 범프를 포함하고, 상기 제 3 금속 범프의 상면은 상기 제 1 폴리머층에 의해 덮이지 않고, 상기 제 1 금속 상호접속부는 또한 상기 제 3 금속 범프의 상면 위에 있고, 상기 제 1 금속 상호접속부와 상기 제 3 금속 범프 사이에는 제 3 인터페이스가 있고, 상기 제 1 금속 범프는 상기 제 2 금속 상호접속부, 상기 제 2 금속 범프 및 상기 제 1 금속 상호접속부를 차례로 관통하여 상기 제 3 금속 범프에 연결되는,
    시스템-인 패키지.
  8. 제 1 항에 있어서,
    상기 제 1 금속 상호접속부는 전력 상호접속부, 접지 상호접속부 또는 신호 상호접속부를 포함하는, 시스템-인 패키지.
  9. 제 1 항에 있어서,
    상기 제 1 폴리머층의 상면 및 상기 제 1 칩 윗쪽의 제 3 금속 상호접속부;
    상기 제 2 폴리머층 내의 제 3 칩;
    상기 제 2 폴리머층 내의, 그리고 상기 제 3 금속 상호접속부 윗쪽의 제 3 금속 범프; 및
    상기 제 3 칩의 제 4 금속 범프의 상면 위의, 상기 제 3 금속 범프의 상면 위의, 그리고 상기 제 2 폴리머층의 상면 윗쪽의 제 4 금속 상호접속부를 더 포함하며,
    상기 제 4 금속 상호접속부와 상기 제 4 금속 범프 사이에는 제 3 인터페이스가 있고, 상기 제 4 금속 상호접속부과 상기 제 3 금속 범프 사이에는 제 4 인터페이스가 있고, 상기 제 4 금속 범프는 상기 제 2 폴리머층 내에 있고, 상기 제 3 금속 범프의 상면 및 상기 제 4 금속 범프의 상면은 상기 제 2 폴리머층에 의해 덮이지 않고, 상기 제 4 금속 상호접속부는 상기 제 3 금속 범프를 상기 제 4 금속 범프에 연결하고, 상기 제 3 금속 범프는 상기 제 4 금속 범프의 높이보다 더 큰 높이를 가지며, 그리고 상기 제 4 금속 범프는 상기 제 4 금속 상호접속부, 상기 제 3 금속 범프 및 상기 제 3 금속 상호접속부를 차례로 관통하여 상기 제 1 칩에 연결되는,
    시스템-인 패키지.
  10. 제 1 항에 있어서,
    상기 제 1 및 제 2 칩들 간의 병렬 데이터 통신에서의 비트 라인들의 총 개수는 128개보다 많고, 상기 비트 라인들 중 하나는 상기 제 1 및 제 2 금속 상호접속부들 및 상기 제 1 및 제 2 금속 범프들에 의해 제공되는,
    시스템-인 패키지.
  11. 시스템-인 패키지로서,
    기판;
    상기 기판 윗쪽의 제 1 폴리머층;
    상기 제 1 폴리머층 내의, 그리고 상기 기판 윗쪽의 제 1 칩 ― 상기 제 1 칩은 제 1 금속 범프 및 제 2 금속 범프를 포함함 ― ;
    상기 제 1 폴리머층 내의, 그리고 상기 기판 윗쪽의 제 3 금속 범프 ― 상기 제 3 금속 범프는 상기 기판의 패드에 연결되고, 상기 제 3 금속 범프는 상기 제 1 금속 범프의 높이 및 상기 제 2 금속 범프의 높이보다 더 큰 높이를 갖고, 상기 제 1 금속 범프의 상면, 상기 제 2 금속 범프의 상면 및 상기 제 3 금속 범프의 상면은 상기 제 1 폴리머층에 의해 덮이지 않음 ― ;
    상기 제 1 금속 범프의 상면 위의, 상기 제 3 금속 범프의 상면 위의, 그리고 상기 제 1 폴리머층의 상면 윗쪽의 제 1 금속 상호접속부 ― 상기 제 1 금속 상호접속부와 상기 제 1 금속 범프 사이에는 제 1 인터페이스가 있고, 상기 제 1 금속 상호접속부와 상기 제 3 금속 범프 사이에는 제 2 인터페이스가 있고, 상기 제 1 금속 상호접속부는 상기 제 1 금속 범프를 상기 제 3 금속 범프에 연결하고, 상기 제 1 금속 범프는 상기 제 1 금속 상호접속부 및 상기 제 3 금속 범프를 차례로 관통하여 상기 기판의 패드에 연결됨 ― ;
    상기 제 2 금속 범프의 상면 위의, 그리고 상기 제 1 폴리머층의 상면 윗쪽의 제 2 금속 상호접속부 ― 상기 제 2 금속 상호접속부와 상기 제 2 금속 범프 사이에는 제 3 인터페이스가 있고, 상기 제 2 금속 상호접속부는 상기 제 2 금속 범프에 연결됨 ― ;
    상기 제 1 금속 상호접속부, 상기 제 2 금속 상호접속부, 상기 제 1 칩 및 상기 제 1 폴리머층의 상면 윗쪽의 제 2 폴리머층;
    상기 제 2 폴리머층 내의 제 2 칩 ― 상기 제 2 칩은 제 4 금속 범프를 포함함 ― ;
    상기 제 2 폴리머층 내의 제 5 금속 범프 ― 상기 제 5 금속 범프는 상기 제 2 금속 상호접속부에 연결되고, 상기 제 5 금속 범프는 상기 제 4 금속 범프의 높이보다 더 큰 높이를 갖고, 상기 제 4 금속 범프의 상면 및 상기 제 5 금속 범프의 상면은 상기 제 2 폴리머층에 의해 덮이지 않음 ― ; 및
    상기 제 4 금속 범프의 상면 위의, 상기 제 5 금속 범프의 상면 위의, 그리고 상기 제 2 폴리머층의 상면 윗쪽의 제 3 금속 상호접속부 ― 상기 제 3 금속 상호접속부와 상기 제 4 금속 범프 사이에는 제 4 인터페이스가 있고, 상기 제 3 금속 상호접속부와 상기 제 5 금속 범프 사이에는 제 5 인터페이스가 있고, 상기 제 3 금속 상호접속부는 상기 제 4 금속 범프를 상기 제 5 금속 범프에 연결하며, 그리고 상기 제 4 금속 범프는 상기 제 3 금속 상호접속부, 상기 제 5 금속 범프 및 상기 제 2 금속 상호접속부를 차례로 관통하여 상기 제 2 금속 범프에 연결됨 ―
    을 포함하는,
    시스템-인 패키지.
  12. 제 11 항에 있어서,
    상기 기판은 마더 보드, 프린트 회로 기판, 볼 그리드 어레이(BGA) 기판, 금속 기판, 유리 기판 또는 세라믹 기판을 포함하는,
    시스템-인 패키지.
  13. 제 11 항에 있어서,
    상기 제 1 칩은 중앙 처리 유닛(CPU) 칩, 베이스밴드 칩, 그래픽 처리 유닛(GPU) 칩, 디지털 신호 처리(DSP) 칩, 무선 로컬 영역 네트워크(WLAN) 칩, 메모리 칩, 플래시 메모리 칩, 다이내믹 랜덤 액세스 메모리(DRAM) 칩, 스태틱 랜덤 액세스 메모리(SRAM) 칩, 논리 칩, 아날로그 칩, 전력 디바이스, 레귤레이터, 전력 관리 디바이스, 위성 위치확인 시스템(GPS) 칩, 블루투스 칩, 또는 중앙 처리 유닛(CPU) 회로 블록, 그래픽 처리 유닛(GPU) 회로 블록, 베이스밴드 회로 블록, 디지털 신호 처리(DSP) 회로 블록, 메모리 회로 블록, 블루투스 회로 블록, 위성 위치확인 시스템(GPS) 회로 블록, 무선 로컬 영역 네트워크(WLAN) 회로 블록 및 모뎀 회로 블록을 포함하는 시스템-온 칩(SOC)을 포함하는,
    시스템-인 패키지.
  14. 제 11 항에 있어서,
    상기 제 1 폴리머층의 상면 윗쪽에 제 4 금속 상호접속부를 더 포함하고, 상기 제 2 칩은 또한 상기 제 4 금속 상호접속부 윗쪽에 수직으로 있으며, 상기 제 4 금속 상호접속부는 전력 상호접속부, 접지 상호접속부 또는 신호 상호접속부를 포함하는,
    시스템-인 패키지.
  15. 제 11 항에 있어서,
    상기 제 1 칩, 상기 제 2 칩, 상기 제 2 폴리머층, 상기 제 5 금속 범프 및 상기 제 3 금속 상호접속부 윗쪽에 열적 확산 평면을 더 포함하며, 상기 제 1 칩 및 상기 제 2 칩은 상기 열적 확산 평면에 연결되는,
    시스템-인 패키지.
  16. 제 11 항에 있어서,
    상기 제 4 금속 범프는 5 내지 50 마이크로미터의 두께를 갖는 제 1 구리층을 포함하며, 상기 제 5 금속 범프는 15 내지 520 마이크로미터의 두께를 갖는 제 2 구리층을 포함하는,
    시스템-인 패키지.
  17. 제 11 항에 있어서,
    상기 제 2 금속 상호접속부는 2 내지 30 마이크로미터의 두께를 갖는 제 1 구리층을 포함하며, 상기 제 3 금속 상호접속부는 2 내지 30 마이크로미터의 두께를 갖는 제 2 구리층을 포함하는,
    시스템-인 패키지.
  18. 제 11 항에 있어서,
    상기 제 3 금속 상호접속부는 전력 상호접속부, 접지 상호접속부 또는 신호 상호접속부를 포함하는,
    시스템-인 패키지.
  19. 제 11 항에 있어서,
    상기 기판 아래에 주석 함유 범프(tin-containing bump)를 더 포함하는,
    시스템-인 패키지.
  20. 제 11 항에 있어서,
    상기 제 2 칩은 또한(further) 상기 제 2 금속 상호접속부 윗쪽에 수직으로 있는,
    시스템-인 패키지.
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