TWI467736B - 立體積體電路裝置 - Google Patents

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Description

立體積體電路裝置
本發明是有關於一種積體電路裝置，特別是指一種立體積電電路裝置。
參閱圖1，為目前一般的積體電路裝置的等效電路，由圖1所示可以瞭解，一般的積體電路裝置的等效電路主要包括一供電時可運算的邏輯電路或是記憶體等主要電路12，再於主要電路12外圍形成一避免該主要電路12受到破壞的保護電路13，及一與該保護電路13電連接而可傳送來自外界電訊號的焊墊(pad)單元。該保護電路13依照電元件種類與設置位置的不同，而可提供例如：防止主要電路12受靜電破壞、作為緩衝，或是限流等各式保護該主要電路12的方式。
配合參閱圖2，為圖1包含主要電路12與保護電路13的半導體剖視示意圖。一般的積體電路裝置包含一基板11、一形成於該基板11中心部的主要電路12、一形成於基板11主要電路12外圍的保護電路13，及一與該主要電路12及該保護電路13電連接的焊墊單元14。而由於該主要電路12與該保護電路13形成於同一基板11，則一般在主要電路12與保護電路13之間需間隔一預定間距S，才能避免來自外界的電荷或是殘留於保護電路13的靜電荷在保護電路13中形成的脈衝擴散至主要電路12中，而被主要電路12中例如閘流體等寄生的電元件箝制來自保護電路13的脈衝，或脈衝經由主要電路12中的放大器無限放大而產生大電流而過熱，造成元件失效。
所以，目前是在電路設計規則(IC design rule)中針對不同尺寸的積體電路裝置--例如0.13微米、65奈米，甚或是45奈米的積體電路裝置--中規定主要電路及保護電路間需保留預定間距，以避免保護電路與主要電路彼此太鄰近，而使來自保護電路的脈衝導致主要電路過熱或是失效。
然而，在積體電路裝置積極朝向縮小晶片面積尺寸的趨勢下，在保護電路與主要電路間預留間距，也成為微縮積體電路的瓶頸。因此，如何有效縮小積體電路裝置的面積，也是業界與學界持續研究的目標。
因此，本發明之目的，即在提供一種縮小面積的立體積體電路裝置。
於是，本發明立體積體電路裝置，包含一第一晶粒、一第二晶粒、複數導電通道，及一焊墊單元。
該第一晶粒包括一第一基板，及一形成於該第一基板的主要電路。
該第二晶粒與該第一晶粒疊，並包括一與該第一基板相異的第二基板，及一形成於該第二基板而可避免該主要電路受破壞的保護電路。
該等導電通道自該第二晶粒的保護電路往該第一晶粒的方延伸直到與該第一晶粒的主要電路電連接。
該焊墊單元包括一與該等導電通道的其中之一電連接而對該主要電路及該保護電路經該導電通道傳送來自外界電訊號的輸出入焊墊。
本發明之功效：該主要電路與該保護電路分別形成於疊置的該第一晶粒與該第二晶粒，而不需如目前在主要電路與保護電路間預留防止導致主要電路過熱而失效的脈衝自保護電路擴散至主要電路，進而有效微縮本發明立體積體電路裝置所需的面積。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之二個較佳實施例的詳細說明中，將可清楚的呈現。
在本發明被詳細描述之前，要注意的是，在以下的說明內容中，類似的元件是以相同的編號來表示。
參閱圖1、圖3，本發明立體積體電路裝置之第一較佳實施例包含一第一晶粒21、一第二晶粒22、複數導電通道23，及一焊墊單元24。且由於本發明的第一較佳實施例與目前的積體電路裝置所成的等效電路相同，故電路示意圖也以圖1表示。
該第一晶粒21包括一第一基板211，及一形成於該第一基板211的主要電路212。在該第一較佳實施例中，該第一基板211是以p型的矽晶圓為主要構成材料，但不以矽晶圓為限，也可是氮化鎵等Ⅲ-Ⅴ族晶圓。該主要電路212具有一形成於該第一基板211中的第一半導體結構213，及一自該第一半導體結構213表面往遠離該第一基板211方向延伸的第一佈線215結構，該第一佈線215結構具有複數以金屬構成的第一佈線215，及一填置於該等第一佈線215間的第一介質層，該第一介質層以絕緣材料為主。
在該第一較佳實施例中，該主要電路212的第一半導體結構213以具有一n型電晶體31，及一與該n型電晶體電連接31的p型電晶體32為例做說明。該n型電晶體具有一閘極311，及分別形成於該閘極兩相反側且是以n型摻雜的一源極312和一汲極313。該p型電晶體32具有一與該n型電晶體31相鄰且成n型的井區324、一位於該井區上的閘極321，及分別位於該井區中並形成於該閘極兩相反側且是以p型摻雜的一源極323和一汲極322，其中，該n型電晶體31的汲極313與該p型電晶體32的汲極322相鄰而可視為電連接。
該第一晶粒21的第一佈線215結構的其中一部分的第一佈線215將該n型電晶體31的閘極311及該p型電晶體32的閘極321電連接並整合為同一第一連接點，其中之另一部分的第一佈線215將該p型電晶體32的源極323拉出而成一第二連接點，其中之另一部分的第一佈線215將該n型電晶體31的源極312拉出而成一第三連接點。
該第二晶粒22與該第一晶粒21堆疊，並包括一與該第一基板211相異的第二基板221，及一形成於該第二基板221而可避免該主要電路212受破壞的保護電路222。在該第一較佳實施例中，該第二基板221是以p型的矽晶圓為主要構成材料，但不以矽晶圓為限，也可是氮化鎵等Ⅲ-Ⅴ族晶圓，或是以矽層-氧化矽層-矽層依序層疊構成的基材。該保護電路222具有一形成於該第二基板221中的第二半導體結構223，及一自該第二半導體結構223表面往遠離該第二基板221方向延伸的第二佈線225結構224。該第二佈線225結構224具有複數以金屬構成的第二佈線225，及一設置於第二佈線225間並將該等第二佈線225間隔的第二介質層，該第二介質層以絕緣材料為主。
在該第一較佳實施例中，該保護電路222的第二半導體結構223以具有一n型電晶體33，及一與該n型電晶體33電連接的p型電晶體34舉例做說明。該n型電晶體33具有一閘極331，及分別形成於該閘極兩相反側且以n型摻雜的一源極332和一汲極333。該p型電晶體34具有一與該n型電晶體33相鄰且成n型的井區344、一位於該井區上的閘極341，及分別位於該井區344中並形成於該閘極341兩相反側且是以p型摻雜的一源極343和一汲極342，其中，該n型電晶體33的汲極333與該p型電晶體34的汲極342電連接。
該第二晶粒22的第二佈線225結構224的其中一部分的第二佈線225將該保護電路222的n型電晶體33的汲極333及該p型電晶體34的汲極342電連接並整合為同一第一連接點，其中之另一部分的第二佈線225將該p型電晶體34的源極343和閘極341電連接並整合為同一第二連接點，其中之另一部分的第二佈線225將該n型電晶體33的源極332和閘極331電連接並整合為同一第三連接點。
該等複數導電通道23自該第二晶粒22的保護電路222往該第一晶粒21的方向延伸直到與該第一晶粒21的主要電路212電連接，並以矽穿孔(through silicon via，簡稱TSV)的方式於該第一晶粒21及該第二晶粒22蝕刻穿孔並填入導電材而成。更詳細地說，在該第一較佳實施例中，共具有三道電通道，分別為：連接該主要電路212的第一連接點與該保護電路222的第一連接點、連接該主要電路212的第二連接點與該保護電路222的第二連接點，及一連接該主要電路212的第三連接點與該保護電路222的第三連接點。
該焊墊單元24經由該等導電通道23而與該保護電路222及該主要電路212電連接。該焊墊單元24包括一與該連接該主要電路212的第一連接點與該保護電路222的第一連接點的導電通道23電連接的輸出入焊墊241(I/O pad)、一與該連接該主要電路212的第二連接點與該保護電路222的第二連接點的導電通道23電連接的電源焊墊242(Vdd pad)，及一與該連接該主要電路212的第三連接點與該保護電路222的第三連接點的導電通道23電連接的接地焊墊243(Vss pad)。
該第一較佳實施例還包含一用以接合該第一晶粒21及該第二晶粒22的接合物25。該接合物25以矽氧化物構成並供該第一晶粒21的第一介質層頂面與該第二晶粒22的第二基板221相反於該第二佈線225結構224的表面接合，而可將該第一晶粒21及該第二晶粒22更穩固地連結。
該焊墊單元24的輸出入焊墊241與外界的訊號源電連接而可傳送電訊號，該電源焊墊242與外界的一穩定正電壓電連接而傳送穩定電源，該接地焊墊243接地而作為電位準。
以電性元件作分類時，該第一較佳實施例的第一晶粒21的主要電路212為該p型電晶體31與該n型電晶體32串接，而以該輸出入焊墊241傳送的輸出入訊號控制該n型電晶體31與該p型電晶體32的閘極311、321；而該第二晶粒22的保護電路222為該p型電晶體34與該n型電晶體串接33，而以該輸出入焊墊241傳送的輸出入訊號控制該n型電晶體33的汲極333與該p型電晶體34的汲極342，以調整p型電晶體34閘極341/源極343與汲極342間，及n型電晶體33閘極331/源極332與汲極333間的電位差。
在理想的作動狀態時，在主要電路212的部分，電源焊墊242傳送正電壓至主要電路212的p型電晶體，接地焊墊243供該n型電晶體31的源極312接地，再配合該輸出入焊墊241傳送輸出入訊號控制p型電晶體32或是n型電晶體31作動；同時，在保護電路222的部分，電源焊墊242傳送正電壓至p型電晶體34，接地焊墊243供該n型電晶體33的源極332接地，再配合該輸出入焊墊241傳送輸出入訊號控制p型電晶體34或是n型電晶體33作動，而可將積聚於焊墊單元24的正電荷經由保護電路222的p型電晶體34上拉，並經由電源焊墊242將電荷導離至外界；或積聚於該焊墊單元24與保護電路222間的負電荷經由保護電路222的n型電晶體33下拉，而將靜電荷釋放至外界，以保護該第一晶粒21的主要電路212不受靜電荷的破壞，而可維持主要的作動。
在該第一較佳實施例中，當實際整體積體電路裝置作動時，在該第一晶粒21的主要電路212的n型電晶體31和p型電晶體32間不可避免地形成一n-p-n-p寄生閘流體，該寄生閘流體會無限制地放大所接受的脈衝電流而造成拴鎖效應，導致主要電路212過熱而失效；在該第二晶粒22的保護電路222也會在不同型態的摻雜區間形成寄生二極體。
當靜電荷驅動寄生二極體而產生脈衝電流時，由於該第一晶粒21的保護電路222與該第二晶粒22的主要電路212分別形成於兩相異的第一基板211與第二基板221，所以來自保護電路222的脈衝電流無法經由同一基板擴散至主要電路212，進而維持該主要電路212正常作動，不需如目前須在主要電路與保護電路之間間隔一預定間距，才能避免脈電流擴散經由同一基板至主要電路。因此，本發明將保護電路222與主要電路212分別形成於不同基板的方式，並配合疊置該第一晶粒21與該第二晶粒22，即可防止來自保護電路222的脈衝干涉該主要電路212，且由於該保護電路222與該主要電路212也不需位於同一平面(如x-y平面)，而可沿著不同於x-y平面方向的z軸延伸地堆疊晶粒(即三維空間)，進而確實達到縮小本發明立體積體電路面積的功效，並大幅降低將積體電路裝置應用於電子儀器中所占有的面積。
參閱圖4，需說明的是，該第一較佳實施例的接合物25可是以金屬構成並供該第一晶粒21的第一佈線215頂面與該第二晶粒22的基板相反於該第二佈線225結構224的表面接合；更詳細地說，該接合物25分別連結於該等第一佈線215整合成的第一、二、三連接點，而可利用以金屬構成的接合物25，作金屬構成的第一佈線215及導電通道23間更穩固的鍵結。
參閱圖1、圖5，本發明立體積體電路裝置之一第二較佳實施例的電元件分類與該第一較佳實施例相似，並包含一第一晶粒21、一第二晶粒22、複數導電通道23、一焊墊單元24，及一接合物25。
該第一晶粒21包括一第一基板211，及一形成於該第一基板211的主要電路212。在該第二較佳實施例中，該第一基板211是以p型的矽晶圓為主要構成材料，但不以矽晶圓為限，也可是氮化鎵等Ⅲ-Ⅴ族晶圓。該主要電路212具有一形成於該第一基板211中的第一半導體結構213，及一自該第一半導體結構213表面延伸而的第一佈線215結構，該第一佈線215結構具有複數以金屬構成的第一佈線215，及一填置於該等第一佈線215間的第一介質層。
在該第二較佳實施例中，該主要電路212的第一半導體結構213以具有一n型電晶體31，及一與該n型電晶體31電連接的p型電晶體32舉例做說明。該n型電晶體31具有一閘極311，及分別形成於該閘極311兩相反側且是以n型摻雜的一源極312和一汲極313。該p型電晶體32具有一與該n型電晶體31相鄰且成n型的井區324、一位於該井區324上的閘極321，及分別位於該井區324中並形成於該閘極321兩相反側且是以p型摻雜的一源極323和一汲極322，其中，該n型電晶體31的汲極313與該p型電晶體32的汲極322相鄰而可視為電連接。
該第一晶粒21的第一佈線215結構的其中一部分的第一佈線215將該n型電晶體31的閘極311及該p型電晶體32的閘極321電連接並整合為同一第一連接點，其中之另一部分的第一佈線215將該p型電晶體32的源極323拉出一第二連接點，其中之另一部分的第一佈線215將該n型電晶體31的源極312拉出一第三連接點。
該第二晶粒22與該第一晶粒21堆疊，並包括一與該第一基板211相異的第二基板221，及一形成於該第二基板221而可避免該主要電路212受破壞的保護電路222。在該第二較佳實施例中，該第二基板221是以依序層疊的氧化矽及p型的矽為主要構成材料，但不以其為限，也可是p型矽晶圓，或是氮化鎵等Ⅲ-Ⅴ族晶圓構成的基材。該保護電路222具有一形成於該第二基板221中的第二半導體結構223，及一自該第二半導體結構223表面往遠離該第二基板221方向延伸而的第二佈線225結構224。該第二佈線225結構224具有複數以金屬構成的第二佈線225，及一設置於該等第二佈線225間並將該等第二佈線225間隔的第二介質層。
在該第二較佳實施例中，該保護電路222的第二半導體結構223以具有一n型電晶體33，及一與該n型電晶體33電連接的p型電晶體34舉例做說明。該n型電晶體33具有一閘極331，及分別形成於該閘極331兩相反側且以n型摻雜的一源極332和一汲極333。該p型電晶體34具有一成n型的井區344、一位於該井區344上的閘極341，及分別位於該井區344中並形成於該閘極341兩相反側且是以p型摻雜的一源極343和一汲極342，其中，該n型電晶體33的汲極333與該p型電晶體34的汲極342視為電連接。
該第二晶粒22的第二佈線225結構224的其中一部分的第二佈線225將該保護電路222的n型電晶體33的汲極333及該p型電晶體34的汲極342電連接並整合為同一第一連接點，其中之另一部分的第二佈線225將該p型電晶體34的源極343和閘極341電連接並整合為同一第二連接點，其中之另一部分的第二佈線225將該n型電晶體33的源極332和閘極331電連接並整合為同一第三連接點。
該等複數導電通道23自該第二晶粒22的保護電路222往該第一晶粒21的方向延伸直到與該第一晶粒21的主要電路212電連接。更詳細地說，在該第一較佳實施例中，共具有三道電通道，分別為：連接該主要電路212的第一佈線215整合成的第一連接點與該保護電路222的第二佈線225整合成的第一連接點、連接該主要電路212的第一佈線215所成的第二連接點與該保護電路222的第一佈線215所成的第二連接點，及一連接該主要電路212的第一佈線215所成的第三連接點與該保護電路222的第二佈線225所成的第三連接點。
該接合物25以矽氧化物構成並與該等第二佈線225的第一、二、三連接點連接，再與該第一佈線215結構的第一佈線215接合。該接合物25供該第一晶粒21的第一佈線215結構頂面與該第二晶粒22的第二佈線225結構224的表面接合，而可將該第一晶粒21及該第二晶粒22更穩固地連結。
該焊墊單元24經由該等導電通道23而與該保護電路222及該主要電路212電連接。在該第二較佳實施例中，該焊墊單元24包括一與該連接該主要電路212的第一連接點與該保護電路222的第一連接點的導電通道23電連接的輸出入焊墊241(I/O pad)、一與該連接該主要電路212的第二連接點與該保護電路222的第二連接點的導電通道23電連接的電源焊墊242，及一與該連接該主要電路212的第三連接點與該保護電路222的第三連接點的導電通道23電連接的接地焊墊243。
該焊墊單元24的輸出入焊墊241與外界的訊號源電連接而可傳送電訊號，該電源焊墊242與外界的一穩定正電壓電連接而傳送穩定電源，該接地焊墊243接地而作為電位準。
以電性元件作分類時，該第二較佳實施例的第一晶粒21的主要電路212為該p型電晶體32與該n型電晶體31串接，而以該輸出入焊墊241傳送的輸出入訊號控制該n型電晶體31與該p型電晶體32的閘極311、321；該第二晶粒22的保護電路222為該p型電晶體33與該n型電晶體串接34，而以該輸出入焊墊241傳送的輸出入訊號控制該n型電晶體33的汲極333與該p型電晶體34的汲極342，以調整p型電晶體34閘極341/源極343與汲極342間，及n型電晶體33閘極331/源極332與汲極333間的電位差。
在理想的作動狀態時，在主要電路212的部分，電源焊墊242傳送電能至主要電路212的p型電晶體32，接地焊墊243供該n型電晶體31的源極312接地，再配合該輸出入焊墊241傳送輸出入電訊號控制p型電晶體32或是n型電晶體作動31；同時，在保護電路222的部分，電源焊墊242傳送電能至p型電晶體34、接地焊墊243供該n型電晶體33的源極332接地，再配合該輸出入焊墊241傳送輸出入訊號控制p型電晶體34或是n型電晶體33作動，而可將積聚於焊墊單元24的正電荷經由保護電路222的p型電晶體34導離至外界，或積聚於焊墊單元24的負電荷經由保護電路222的n型電晶體33釋放靜電荷至外界，以保護該第一晶粒21的主要電路212不受靜電荷的破壞，而可維持正常的作動。
在該第二較佳實施例中，當實際整體立體積體電路裝置作動時，在該第一晶粒21的主要電路212的n型電晶體31和p型電晶體32間自然地形成一n-p-n-p寄生閘流體，在該第二晶粒22的保護電路222會在不同型態的摻雜區界面形成寄生二極體。
當靜電荷驅動寄生二極體而產生脈衝電流時，由於該第一晶粒21的保護電路222與該第二晶粒22的主要電路212分別形成於兩相異的第一基板211與第二基板221，所以來自保護電路222的脈衝電流無法經由同一基板擴散至主要電路212，進而維持該主要電路212正常作動。因此，本發明立體積體電路裝置不需如目前為了避免脈衝電流經由同一基板擴散導致主要電路經拴鎖效應無限放大脈衝電流而失效，須在主要電路與保護電路之間間隔一預定間距；而是以疊置兩分別形成保護電路222與主要電路212的晶粒的方式，將保護電路222與主要電路212分設於兩相異基板，除可防止來自保護電路222脈衝擴散至主要電路212，最重要的，由於不需於兩電路間預留間距，更大幅縮小立體積體電路裝置的面積，也供應用此立體積體電路裝置的電子儀器所需的面積有效地降低。
需說明的是，該第一較佳實施例與該第二較佳實施例的保護電路222僅是以其中防止拴鎖效應的實施方式做說明，該保護電路222也可針對不同電路保護的目的，而可為n型電晶體、p型電晶體，或一個二極體，該主要電路212也可是電晶體、二極體，或電阻等不同型態的電元件，此為熟習本領域技術人士所熟習，在此不再多加贅述。
再者，還需說明的是，若欲在本發明立體積體電路中導離積聚於該輸出入焊墊241的正電荷至外界，該焊墊單元24配合該保護電路222與該主要電路212需與外界電連接的方式而包括一輸出入焊墊241，及一電源焊墊242，並經由該等導電通道分別將該等焊墊與該主要電路212及該保護電路222電連接，而將電荷往該電源焊墊242的方向導離，進而供該保護電路222成為上拉電路(pull up)；若欲在本發明立體積體電路中導離積聚於該輸出入焊墊241的負電荷至外界，該焊墊單元24配合該保護電路222與該主要電路212需與外界電連接的方式而包括一輸出入焊墊241，及一接地焊墊243，並經由該等導電通道分別將該等焊墊與該主要電路212與該保護電路222電連接，而將負電荷往該接地焊墊243的方向導離，進而供該保護電路222成為下拉電路(pull down)。
綜上所述，本發明堆疊具有主要電路212的第一晶粒21及具有保護電路222的第二晶粒22，並以該等導電通道23電連接該主要電路212及該保護電路222而可配合該焊墊單元24傳送來自外界的輸出入電訊號，並可在作動時避免該保護電路222所產生的脈衝電流經由同一基板傳送至該主要電路212而導致例如拴鎖效應等破壞主要電路212的多餘電流。更重要地，也不需如一般將需於該主要電路及保護電路設置於同一基板時，須先預留預定間距以避免主要電路被來自保護電路的脈衝電流破壞，進而可縮小立體積體電路裝置整體面積，解決長期以來在積體電路裝置上由於需在電路間預留間距，導致整體面積無法有效降低，達到精簡平面面積使用量的問題，也提供一種新的積體電路裝置結構，故確實能達成本發明之目的。
惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。
21‧‧‧第一晶粒
211‧‧‧第一基板
212‧‧‧主要電路
213‧‧‧第一半導體結構
214‧‧‧第一佈線結構
215‧‧‧第一佈線
216‧‧‧第一介電層
22‧‧‧第二晶粒
221‧‧‧第二基板
222‧‧‧保護電路
223‧‧‧第二半導體結構
224‧‧‧第二佈線結構
225‧‧‧第二佈線
226‧‧‧第二介電層
23‧‧‧導電通道
24‧‧‧焊墊單元
241‧‧‧輸出入焊墊
242‧‧‧電源焊墊
243‧‧‧接地焊墊
25‧‧‧接合物
31‧‧‧主要電路的n型電晶體
311‧‧‧閘極
312‧‧‧源極
313‧‧‧汲極
32‧‧‧主要電路的p型電晶體
321‧‧‧閘極
322‧‧‧汲極
323‧‧‧源極
324‧‧‧井區
33‧‧‧保護電路的n型電晶體
331‧‧‧閘極
332‧‧‧源極
333‧‧‧汲極
34‧‧‧保護電路的p型電晶體
341‧‧‧閘極
342‧‧‧汲極
343‧‧‧源極
344‧‧‧井區
圖1是一等效電路圖，說明積體電路裝置的焊墊單元及主要電路間須設置保護電路；
圖2是一剖視示意圖，說明目前的積體電路裝置；
圖3是一剖視示意圖，說明本發明立體積體電路裝置的一第一較佳實施例，其中，一第一晶粒與一第二晶粒間的一接合物以矽氧化合物構成；
圖4是一剖視示意圖，說明本發明立體積體電路裝置的一第一較佳實施例，其中，該第一晶粒與該第二晶粒間的接合物以金屬構成；及
圖5是一剖視示意圖，說明本發明立體積體電路裝置的一第二較佳實施例。
21．．．第一晶粒
211．．．第一基板
212．．．主要電路
213．．．第一半導體結構
214．．．第一佈線結構
215．．．第一佈線
216．．．第一介電層
22．．．第二晶粒
221．．．第二基板
222．．．保護電路
223．．．第二半導體結構
224．．．第二佈線結構
225．．．第二佈線
226．．．第二介電層
23．．．導電通道
24．．．焊墊單元
241．．．輸出入焊墊
242．．．電源焊墊
243．．．接地焊墊
25．．．接合物
31．．．主要電路的n型電晶體
311．．．閘極
312．．．源極
313．．．汲極
32．．．主要電路的p型電晶體
321．．．閘極
322．．．汲極
323．．．源極
324．．．井區
33．．．保護電路的n型電晶體
331．．．閘極
332．．．源極
333．．．汲極
34．．．保護電路的p型電晶體
341．．．閘極
342．．．汲極
343．．．源極
344．．．井區

Claims (10)

  1. 一種立體積體電路裝置，包含：一第一晶粒，包括一第一基板，及一形成於該第一基板的主要電路；一第二晶粒，與該第一晶粒堆疊，並包括一與該第一基板相異的第二基板，及一形成於該第二基板而可避免該主要電路受破壞的保護電路；複數導電通道，自該第二晶粒的保護電路往該第一晶粒的方向延伸直到與該第一晶粒的主要電路電連接；及一焊墊單元，經由該等導電通道而將該主要電路與保護電路與外界電連接，並包括一與該等導電通道的其中之一電連接而對該主要電路及該保護電路經該導電通道傳送來自外界電訊號的輸出入焊墊；其中，第一晶粒的主要電路包括至少一個具有一閘極的電晶體，第二晶粒的保護電路包括至少一個具有一汲極的電晶體；該焊墊單元包括一輸出入焊墊；其中，該輸出入焊墊電連接該主要電路的閘極，及該保護電路的汲極。
  2. 依據申請專利範圍第1項所述之立體積體電路裝置，其中，該第一晶粒的主要電路具有一形成於該第一基板中的第一半導體結構，及一自該半導體結構表面延伸而與該導電通道電連接的第一佈線結構，該第一佈線結構具有複數以金屬構成的第一佈線，及一填置於該等第一佈 線間的第一介質層，第二晶粒的保護電路具有一形成於該第二基板中的第二半導體結構，及一自該第二半導體結構表面延伸而與該導電通道電連接的第二佈線結構，該第二佈線結構具有複數以金屬構成的第二佈線，及一設置於該等第二佈線間並將該等第二佈線間隔的第二介質層。
  3. 依據申請專利範圍第2項所述之立體積體電路裝置，其中，該第一晶粒的第一介質層以矽氧化物構成，該立體積體電路裝置還包含一以矽氧化物構成並供該第一晶粒的第一介質層頂面與該第二晶粒的基板相反於該第二佈線結構的表面接合的接合物。
  4. 依據申請專利範圍第2項所述之立體積體電路裝置，該等導電通道以金屬構成，該立體積體電路裝置還包含一以金屬構成並供該第一晶粒的第一佈線結構頂面與該第二晶粒的基板相反於該第二佈線結構的表面接合的接合物。
  5. 依據申請專利範圍第2項所述之立體積體電路裝置，該等導電通道以金屬構成，該立體積體電路裝置還包含一以金屬構成並供該第一晶粒的第一佈線結構頂面與該第二晶粒的第二佈線頂面接合的接合物。
  6. 依據申請專利範圍第3或4項所述之立體積體電路裝置，其中，該焊墊單元設置於該第二晶粒的第二佈線頂面。
  7. 依據申請專利範圍第5項所述之立體積體電路裝置，其 中，該焊墊單元設置於該第二晶粒的第二基板相反於該第二佈線結構的表面。
  8. 依據申請專利範圍第2項所述之立體積體電路裝置，包含複數導電通道，該焊墊單元還包括一與其中之另一導電通道連接而傳送穩定電源的電源焊墊，而供該第二晶粒的保護電路成為上拉電路。
  9. 依據申請專利範圍第2項所述之立體積體電路裝置，包含複數導電通道，該焊墊單元還包括一與其中之另一導電通道連接而接地的接地焊墊，而供該第二晶粒的保護電路成為下拉電路。
  10. 依據申請專利範圍第2項所述之立體積體電路裝置，包含複數導電通道，該焊墊單元還包括一與其中之一導電通道連接而傳送穩定電源的電源焊墊，及一與其中之另一導電通道連接而接地的接地焊墊，該輸出入焊墊、電源焊墊，與該接地焊墊經由該等導電通道分別與該保護電路及該主要電路電連接。
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