TW202236590A - 一種製造靜電放電（esd）陣列的裝置及方法 - Google Patents

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林文傑
李介文
陳國基
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Abstract

本文公開一種靜電放電（ESD）保護裝置及製作所述ESD保護裝置的方法。在一些實施例中，ESD保護裝置包括：內部電路，在第一晶圓中形成；靜電放電（ESD）電路的陣列，在第二晶圓中形成，其中ESD電路包括多個ESD保護元件，所述多個ESD保護元件各自耦合到對應的開關且被配置成保護內部電路不受暫態ESD事件影響；以及開關控制器，位於第二晶圓中，其中開關控制器被配置成基於來自第一晶圓的控制訊號控制所述多個ESD保護元件中的每一者被對應的開關啟動或關閉，且其中第一晶圓與第二晶圓接合。

Description

一種製造靜電放電（ESD）陣列的裝置及方法
本發明實施例涉及一種製造靜電放電（ESD）陣列的裝置及方法。
隨著積體電路（integrated circuit，IC）製作技術的進步，越來越多的電路塊被積體化在單個晶片中。這樣一來，在利用在單個晶片中形成的積體電路的應用中，介面電路可暴露於暫態電事件，或者具有快速改變的電壓及電力的相對短持續時間的電訊號。暫態電事件可包括例如由物體或人向IC晶片突然釋放電荷引起的靜電放電（electrostatic discharge，ESD）事件。此外，由於IC的相對小的面積之上的過電壓及高功耗，因此ESD事件可能會使IC內部的介面電路承受壓力。舉例來說，高的功耗會提高IC溫度，還會導致其他問題，如閘極氧化物擊穿、接面損傷、金屬損壞及表面電荷聚集。此外，ESD可造成閂鎖（latch-up）（無意中形成低阻抗路徑），從而干擾IC的功能且因閂鎖電流路徑中的自我加熱效應而對IC潛在地造成永久損傷。這就是為何高效（面積、電力、速度）ESD保護網路的設計是對於IC製造而言最關鍵的可靠性問題之一。具體來說，隨著半導體製作技術進步到深次微米（deep sub-micron，DSM）製程、 依比例縮小元件、更薄的閘極氧化物、輕摻雜汲極（lightly-doped drain region，LDD）區、淺溝槽隔離（shallow trench isolation，STI）製程及金屬矽化物製程，IC更容易受到ESD應力的影響。然而，ESD保護網路通常會消耗很大的晶片上面積（on-chip area）且侷限於用於製作IC的半導體製作技術。因此，需要提供一種用於ESD保護網路的半導體結構，ESD保護網路會減小晶片上的佈局面積，與此同時提供抗ESD效應的保護。
本發明的一方面是一種關於靜電放電（ESD）保護的裝置。所述裝置包括內部電路，在第一晶圓中形成；靜電放電（ESD）電路的陣列，在第二晶圓中形成，其中所述靜電放電電路包括多個靜電放電保護元件，所述多個靜電放電保護元件各自耦合到對應的開關且被配置成保護所述內部電路不受暫態靜電放電事件影響；以及開關控制器，位於所述第二晶圓中，其中所述開關控制器被配置成基於來自所述第一晶圓的控制訊號控制所述多個靜電放電保護元件中的每一者被所述對應的開關啟動或關閉，且其中所述第一晶圓與所述第二晶圓接合。
本發明的另一方面是一種包括靜電放電（ESD）保護元件的裝置。所述裝置包括多個靜電放電保護元件，各自與對應的開關進行耦合，以及開關控制器，被配置成基於來自所述第一晶圓的控制訊號控制所述多個靜電放電保護元件之中要被所述對應的開關啟動的靜電放電保護元件的數目，其中被啟動的所述靜電放電保護元件被配置成在靜電放電事件期間對靜電放電電壓進行箝制以保護所述積體電路不受所述靜電放電事件影響。
本發明的又一方面是關於一種形成靜電放電（ESD）保護元件的方法。所述方法包括提供第一半導體晶圓，所述第一半導體晶圓具有第一半導體基底；在所述第一半導體基底上形成要被保護不受靜電放電事件影響的內部電路；提供第二半導體晶圓，所述第二半導體晶圓具有第二半導體基底；在所述第二半導體基底上形成靜電放電保護元件的陣列，所述靜電放電保護元件各自與對應的開關進行耦合；在所述第二半導體基底上在所述靜電放電保護元件的陣列的旁邊形成開關控制器，其中所述開關控制器被配置成控制所述靜電放電保護元件中的至少一者被所述對應的開關啟動以保護所述內部電路不受所述靜電放電事件影響；以及將所述第一半導體晶圓接合到所述第二半導體晶圓。
本發明提供用於實施本發明的不同特徵的許多不同實施例。以下闡述組件、數值、運算、材料、佈置或類似物及排列的具體實施例以簡化本發明。當然，該些僅為實施例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本發明可能在各種實施例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所例示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或運算中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
圖1A示出根據一些實施例的用於在晶圓101中實施ESD保護電路系統的示例性晶圓堆疊100a的剖視圖。在一些實施例中，在結合製程102期間，晶圓101的前表面與不同晶圓117的前表面被放置成彼此接觸且通過熱壓接合（thermal compression bonding）而結合。在一些示例性晶圓堆疊形成製程中，晶圓101可在晶圓接合製程102期間結合到高密度電漿（High Density Plasma，HDP）氧化物層105。在又一些實施例中，晶圓101（其中具有圖案化的ESD保護電路的陣列）可包含沉積在其前表面上的絕緣材料，例如二氧化矽（SiO 2）。如上所述，表面上沉積有薄絕緣材料103的晶圓101的前表面可與晶圓117的表面結合。在一些實施例中，薄絕緣材料103可具有近似350埃（Å）的厚度。
在一些實施例中，晶圓117包括內部電路和/或其他半導體元件，而晶圓101包括ESD保護電路的陣列，ESD保護電路被配置成保護晶圓117中的電路/元件不受暫態ESD事件影響。這樣一來，晶圓117可被稱為元件晶圓，且晶圓101可被稱為保護晶圓。晶圓101也可被稱為載體晶圓，因為晶圓101可承載元件晶圓，從而使得元件晶圓可在結合之後被安全地翻轉。為了與傳統的載體晶圓區別，在本教示中公開的載體晶圓不僅用於承載元件晶圓，還提供ESD保護電路，以保護元件晶圓中的電路/元件不受任何暫態ESD事件影響。這樣一來，載體晶圓101在晶圓接合及翻轉之後不會被丟棄，且將繼續提供元件晶圓ESD的保護。
在一些實施例中，用於在載體晶圓101中實施ESD保護電路系統的晶圓堆疊100a可使用後段製程（“back end-of-line，BEOL”）來製作第一導電內連層107。這樣一來，第一導電內連層107可用於將積體電路（IC）的組件與在元件晶圓117上圖案化的其他微元件在內部相連接。在其他實施例中，第一導電內連層107可包括適於將積體電路（IC）及元件晶圓117上圖案化的其他微元件內連接到載體晶圓101上圖案化的ESD保護電路的陣列的接點（焊墊）、內連接線及垂直導電路徑（通孔）。在又一些實施例中，BEOL製程可使用導電材料（例如鋁（Al）、銅（Cu）或銅系合金），以在第一導電內連層107中形成金屬導線及通孔。此外，在深次微米BEOL製程中，第一導電內連層107可使用HDP氧化物105進行絕緣，HDP氧化物105表現出良好的間隙填充能力、低的介電常數及低的缺陷密度。在一些實施例中，第一導電內連層107可具有近似28,000Å到30,000 Å的厚度。在一些實施例中，第一導電內連層107的較高厚度可引起較低的導電電阻及較佳的散熱。在一些實施例中，第一導電內連層107包括多個金屬層M0到Mtop，其中在第一導電內連層107中金屬層的總數目介於從6個到20個的範圍內。
在又一些實施例中，晶圓堆疊100a可使用中段製程（“mid-end-of-line，MEOL”）來製作第二導電內連層109。在一些實施例中，第二導電內連層109可包括閘極接點以及元件晶圓117的源極及汲極區中的接觸結構。在各種實施例中，第二導電內連層109可具有介於450到550 Å（例如，500 Å）範圍內的厚度。在一些實施例中，第二導電內連層109的更高的厚度可引起更強的ESD穩健性。
如圖1A中所示，晶圓堆疊100a可包括磊晶生長的層及第一層間電介質（interlayer dielectric，ILD）111。在一些實施例中，第一ILD可為例如可使用任何傳統的沉積製程（例如，原子層沉積（atomic layer deposition，ALD）、化學氣相沉積（chemical vapor deposition，CVD）或物理氣相沉積（physical vapor deposition，PVD））進行沉積的氧化物（即，SiO 2）或低介電常數介電材料。在各種實施例中，磊晶生長的層及ILD可具有介於1100到1300（例如，1200）Å的範圍內的厚度。
在一些實施例中，晶圓堆疊100a可包括在絕緣體層115的頂部上形成的矽（Si）層113，絕緣體層115沉積在元件晶圓117的基底之上。在各種實施例中，Si層113可包含晶體矽。這樣一來，例如電晶體等半導體元件可能夠以晶體矽製作。在一些實施例中，Si層113可具有介於350到450Å（例如，400 Å）的範圍內的厚度且絕緣層115可具有介於180到220 Å（例如，200 Å）的範圍內的厚度。在一些實施例中，對於12英寸的晶圓，Si層113與絕緣層115的總厚度約小於0.775 mm。
在各種實施例中，也可將晶圓堆疊100a翻轉，以有利於倒裝晶片封裝。如圖1B中所示，在晶圓接合之後，將晶圓堆疊100a翻轉以形成晶圓堆疊100b。然後，如圖1C中所示，在翻轉之後，對元件晶圓117進行蝕刻及研磨，以在晶圓堆疊100c中使用BEOL製程來製作第三導電內連層119。此可通過蝕刻製程、研磨製程或減薄製程來實行。第三導電內連層119可用於將積體電路（IC）的組件與在元件晶圓117上圖案化的其他微元件在內部連接。在其他實施例中，第三導電內連層119可包括適於經由焊料凸塊121將積體電路（IC）及在元件晶圓117上（例如，在Si層113中）圖案化的其他微元件內連接到上部封裝的接點（焊墊）、內連接線及垂直導電路徑（通孔）。在又一些實施例中，BEOL製程可使用導電材料，例如鋁（Al）、銅（Cu）或銅系合金，以在第三導電內連層119中形成金屬導線及通孔。
在一些實施例中，第三導電內連層119用作在晶圓的背側處形成的後段（BEOL）層。在一些實施例中，第三導電內連層119可具有近似28,000到30,000 Å的厚度。在一些實施例中，第三導電內連層119包括多個金屬層M0到Mt，其中在第三導電內連層119中金屬層的總數目介於從2個到20個的範圍內。
在一些實施例中，在晶圓接合及翻轉之後，對載體晶圓101實行蝕刻製程、研磨製程或減薄製程以減小其厚度。由於此處載體晶圓101包括ESD保護電路，因此在減薄製程之後載體晶圓101不會被完全移除，並且ESD保護電路不會受到減薄的影響。
圖2示出根據本發明一些實施例的在載體晶圓201中實施的具有電路控制開關205的ESD保護電路的陣列203的示意圖。在一些實施例中，ESD保護電路的陣列203可在載體晶圓201上被圖案化且被配置成從在元件晶圓209上圖案化的敏感元件陣列211轉移破壞性的ESD脈衝。此外，通過在載體晶圓201上製作大的ESD保護電路，在載體晶圓201上圖案化的ESD保護電路的陣列203可節省用於各種積體電路及微元件的關鍵元件晶圓面積。
在各種實施例中，載體晶圓201可由各種材料製成，所述各種材料包括矽、鈉鈣玻璃、硼矽酸鹽玻璃、藍寶石、以及各種金屬及陶瓷。此外，載體晶圓201可為正方形或矩形且其尺寸可被設計成匹配元件晶圓209。元件晶圓209包括元件陣列211，元件陣列211包括積體電路、內部電路、微機電系統（microelectromechanical system，MEMS）、微感測器、電力半導體、發光二極體、光子電路、中介層、嵌入式被動元件、和/或其它在矽及其它半導體材料（例如矽-鍺、砷化鎵及氮化鎵）上或由矽及所述其它半導體材料製成的微元件。在又一些實施例中，元件陣列211還可包括凸起結構，例如焊料凸塊以及金屬支柱及柱。
在一些實施例中，在載體晶圓201上圖案化的ESD保護電路的陣列203可包括以下針對圖4、圖5、圖6A、圖6B及圖6C論述的ESD電路陣列或者任何其他ESD保護電路系統。此外，圖案化的ESD保護電路陣列203可包括例如齊納二極體（zener diode）、金屬氧化物變阻器（metal oxide varistor，MOV）、暫態電壓抑制（transient voltage suppression，TVS）二極體及一般型互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）或雙載子箝制二極體等元件。
在一些實施例中，ESD保護電路的陣列203包括多個ESD保護元件及耦合到ESD保護元件的開關205。在又一些實施例中，開關205中的每一者可被導通以啟動對應的ESD保護元件，且被關斷以將對應的ESD保護元件關閉。
在又一些實施例中，載體晶圓201包括開關控制器206，開關控制器206被配置成基於來自元件晶圓209的控制訊號210來控制開關205被導通或關斷。這樣一來，通過控制開關205，開關控制器206被配置成控制ESD保護電路的陣列203中的所述多個ESD保護元件中的每一者被對應的開關啟動或關閉。被啟動的ESD保護元件可保護敏感元件陣列211不受暫態ESD事件影響。在各種實施例中，開關控制器206在載體晶圓201中是ESD保護電路的陣列203的部分或與所述ESD保護電路的陣列203分離。在一個實施例中，開關控制器206在載體晶圓201中位於ESD保護電路的陣列203旁邊。
在又一些實施例中，元件晶圓209包括ESD陣列控制電路216，ESD陣列控制電路216是敏感元件陣列211的部分或者與敏感元件陣列211分離。ESD陣列控制電路216例如基於客戶輸入或客戶要求來決定ESD保護電路的陣列203中的所述多個ESD保護元件之中要被啟動的ESD保護元件的數量。舉例來說，ESD陣列控制電路216可基於程式、使用與客戶要求相關的輸入資訊來決定要被啟動的ESD保護元件的數量。
在一些實施例中，ESD陣列控制電路216被配置成基於所述數量產生控制訊號210，且在元件晶圓209被結合到載體晶圓201時將控制訊號210發送到開關控制器206以控制開關205。在各種實施例中，控制訊號210是以下中的一者：數位訊號或射頻訊號。基於控制訊號210，開關控制器206被配置成控制所述多個ESD保護元件之中要被對應的開關啟動的ESD保護元件的數目。被啟動的ESD保護元件被配置成在ESD事件期間對ESD電壓進行箝制，以保護敏感元件陣列211不受ESD事件影響。
在又一些實施例中，可提供在載體晶圓201上圖案化的ESD保護電路的陣列203與在元件晶圓209上圖案化的敏感元件陣列211之間的電連接件207。在一些實施例中，電連接件207可為由導電材料（例如焊料、金屬或金屬合金）形成的焊料球、凸塊、柱狀物、柱或其他結構以有利於電性連接。在一些實施例中，電連接件207可有利於ESD保護電路的陣列203及敏感元件陣列211向電源供應節點VDD、接地節點VSS以及輸入/輸出（input/output，I/O）腳位的電性連接。在又一些實施例中，開關205可通過開關控制器206導通或關斷，以啟動ESD保護電路的陣列203中的ESD保護元件的部分或全部。當被啟動的ESD保護元件通過電連接件207電連接到電源供應節點VDD、接地節點VSS以及輸入/輸出腳位時，被關閉的ESD保護元件與電源供應節點VDD、接地節點VSS或輸入/輸出腳位中的至少一者電斷開。
使用載體晶圓201中的電路控制開關205，ESD陣列控制電路216可被程式設計成決定所述多個ESD保護元件之中要被啟動的ESD保護元件的數目，且被配置成產生指示所述數目的控制訊號210。ESD保護電路的陣列203中較大數目的被啟動的ESD保護元件可為敏感元件陣列211提供較強的ESD穩健性，但可能在積體電路中產生較大的寄生電容。相比之下，ESD保護電路的陣列203中較少數目的被啟動的ESD保護元件可在積體電路中產生較小的寄生電容，但不可為敏感元件陣列211提供強的ESD穩健性。使用可程式設計ESD陣列控制電路216，可基於客戶要求或客戶輸入來確保特定的ESD電阻水準，而不會引起大的寄生電容。
在又一些實施例中，載體晶圓201及元件晶圓209被分成多個晶片或多個IC。ESD保護電路的陣列203、敏感元件陣列211、ESD陣列控制電路216及開關控制器206位於每一晶片或每一IC中。
圖3A示出根據本發明一些實施例的具有在載體晶圓303中實施的ESD電路陣列305的半導體元件301的剖視圖。如圖3A中所示，在載體晶圓303中實施的ESD電路陣列305會增加元件晶圓中的佈線資源，由此放出用於將更多功能積體化到半導體元件301中的空間。在一些實施例中，開關控制器在載體晶圓303中是ESD電路陣列305的部分或位於ESD電路陣列305旁邊，以控制ESD電路陣列305中的開關將ESD電路陣列305中的ESD保護元件啟動或關閉。
根據一個實施例，半導體元件301可包括後段（BEOL）層307，後段層307包括被配置成將在層309前段（“front-end-of-line，FEOL”）部分及中段（“MEOL”）部分中製作的積體電路與微元件內連的接點、絕緣層、多個金屬層級（level）、及結合點。在一些實施例中，BEOL層307形成在ESD保護電路的陣列之下。
在一些實施例中，層309的FEOL部分包括半導體基底及局部地埋在半導體基底中的內連接軌道。在一些實施例中，層309的MEOL部分可包括閘極接點以及連接到在層309的FEOL部分中形成的積體電路的源極及汲極區的接觸結構。在一些實施例中，FEOL及MEOL層309在BEOL層307之下形成。在一些實施例中，FEOL及MEOL層309包括ESD陣列控制電路，以決定ESD電路陣列305中要被啟動的ESD保護元件的數目。
在各種實施例中，半導體元件301可包括電源分佈網路（“power delivery network，PDN”）層315，電源分佈網路層315被用於輸送電力至各個積體電路及微元件。在一些實施例中，PDN層315在前段（“FEOL”）及中段（“MEOL”）層309之下形成。在一些實施例中，PDN層為圖1所示元件層117的部分。此外，PDN層315中的電源分佈網路可通過金屬填充的矽穿孔（through-silicon via，TSV）（半導體穿孔）或通過鑲嵌型接點連接到FEOL層的埋藏的內連接軌道。此外，FEOL及MEOL層309還可包括層內連通孔313，層內連通孔313被配置成將訊號從PDN層315佈線到BEOL層307。在一些實施例中，層內連通孔313可被在FEOL及MEOL層309中形成的積體電路及其內連接件屏蔽。
在又一些實施例中，半導體元件301還可包括多個焊料凸塊端子319（被稱為凸塊焊墊），所述多個焊料凸塊端子319用作輸入/輸出（I/O）端子以及電源供應（VDD及VSS）接點。在一個實施例中，焊料凸塊端子319可在PDN層315的底表面之上形成。在一些實施例中，焊料凸塊端子319可為線性對準的凸塊焊墊陣列，其中每一線性對準的凸塊焊墊陣列可具有一個或多個I/O凸塊焊墊、一個或多個VDD凸塊焊墊、以及一個或多個VSS凸塊焊墊。
如圖3A中所示，在ESD事件期間，可經由PDN層315、FEOL及MEOL層309、以及BEOL層307將ESD訊號317佈線到ESD電路陣列305，由此保護內部積體電路及微元件不受發生在焊料凸塊端子319處的ESD事件影響。圖3A中所示結構的一些示例性優點可包括向ESD電路陣列305的ESD訊號佈線方法，所述方法將可能存在於內部積體電路及微元件內部的寄生放電元件的影響最小化。舉例來說，圖3A中所示的ESD訊號317佈線方法將內部積體電路與FEOL及MEOL層309中存在的寄生放電元件屏蔽開。另外，圖3A所示結構可為ESD訊號317提供客製化的金屬佈線/方案。圖3A中所示的結構的另一示例性優點包括元件晶圓中可用於特殊應用電路的佈線資源的增加。圖3A中所示的結構的另一示例性優點包括使用ESD電路陣列305的有限功耗及有限寄生電容對內部積體電路的特定ESD保護水準進行可程式設計的控制。
圖3B示出根據一些實施例的在載體晶圓303中實施的ESD電路陣列321的一部分的剖視圖。這樣一來，圖3B中所示的ESD電路陣列321的示例性部分包括在載體晶圓303的矽基底中形成的一個或多個二極體。此外，所述一個或多個二極體中的至少一者可為n型二極體。在此方面，n型二極體326可在n阱區323內形成。在一些實施例中，n阱區323可與用於在基底中產生n阱以用於製作PMOS電路的摻雜步驟同時進行摻雜，且因此不需要在標準互補金屬氧化物半導體（CMOS）的製程中使用附加的製程步驟。在一些實施例中，n型二極體326的n阱區323可包括陰極區325及陽極區327。陰極區325可摻雜有n型摻雜劑且陽極區327可摻雜有p型摻雜劑。在一些實施例中，p型摻雜劑可選自III族元素（例如硼、鎵等）且n型摻雜劑可選自V族元素（例如砷及磷等）。作為另一實例，ESD電路陣列321還可包括在載體晶圓303的基底中形成的p型二極體330。如圖3B中所示，p型二極體330可被構造在陽極p+摻雜區329與陰極n+摻雜區域331之間。
圖4A示出根據本發明一些實施例的ESD電路陣列400的示意性電路圖。在一些實施例中，ESD電路陣列400可被實施成圖2中的ESD保護電路的陣列203的至少一部分或者圖3中的ESD電路陣列305。
如圖4A中所示，ESD電路陣列400包括並聯地在電源供應軌道421與ESD匯流排422之間電性耦合的二極體401的陣列。在一些實施例中，電源供應軌道421是高電位電源供應軌道（high power supply rail）或低電位電源供應軌道（low power supply rail）。在一些實施例中，高電位電源供應軌道在電源供應節點VDD（例如，終端或輸入節點）處連接到電源供應節點“VDD”；且低電位電源供應軌道在較低電壓節點VSS處連接到接地節點“VSS”， 接地節點VSS被設定為零（地）或零附近的電壓。在圖4A中所示的實施例中，ESD電路陣列400包括連接到電源供應節點VDD的高電位電源供應軌道421-1、連接到接地節點VSS的低電位電源供應軌道421-2、以及根據選擇連接到VDD或VSS中的任一者的電源供應軌道421-3。
在又一些實施例中，二極體401中的每一者當被對應的開關403啟動時電性耦合在第一節點411與第二節點412之間。對應的開關403串聯地電連接到二極體401。第一節點411連接到電源供應軌道421；且第二節點412連接到ESD匯流排422。對於每一二極體401，二極體401的一個端子電性耦合到電源供應軌道421中的一者；二極體401的另一端子經由對應的開關403電性耦合到ESD匯流排422中的一者。
在一些實施例中，連接到低電位電源供應軌道421-2的被啟動的二極體是ESD保護元件，所述ESD保護元件被配置成提供使ESD電流流動到低電位電源供應軌道421-2的路徑。在一些實施例中，連接到高電位電源供應軌道421-1的被啟動的二極體是ESD保護元件，所述ESD保護元件被配置成提供使ESD電流流動到ESD匯流排422的路徑。在又一些實施例中，ESD匯流排422彼此電性耦合且電性耦合到輸入/輸出（I/O）凸塊焊墊431、432、433。在又一些實施例中，電源供應軌道421彼此電性耦合或者具有相同的電壓。
在一些實施例中，二極體401中的每一者表示通過並聯地連接多個二極體形成的二極體群組。圖4B示出根據本發明一些實施例的ESD電路陣列（例如，圖4A中的ESD電路陣列400）的局部佈局400-1的俯視圖。局部佈局400-1包括與圖4A中所示的二極體441、442、443、444對應的四個二極體群組441、442、443、444的佈局。
如圖4B中所示，二極體群組441、442、443、444中的每一者包括並聯地連接的多個二極體。舉例來說，二極體群組1 441包括在n阱區451中形成且並聯地連接在ESD匯流排與VDD之間的n型二極體；二極體群組2 442包括在n阱區452中形成且並聯地連接在ESD匯流排與VDD之間的n型二極體；二極體群組3 443包括在p阱區453中形成且並聯地連接在ESD匯流排與VSS之間的p型二極體；並且二極體群組4 444包括在p阱區454中形成且並聯地連接在ESD匯流排與VSS之間的p型二極體。n型二極體的剖視圖可參照圖3B中的n型二極體326。在一些實施例中，二極體群組441、442、443、444也彼此並聯地連接，其中每一二極體群組由相應的開關單獨啟動或關閉。在本教示的其他實施例中，可存在多條金屬線用於圖4B中的二極體的內連，以便平穩地進行放電。
圖5示出根據本發明一些實施例的ESD電路陣列500的另一示意性電路圖。在一些實施例中，ESD電路陣列500可被實施成圖2中的ESD保護電路的陣列203的至少一部分或者圖3中的ESD電路陣列305。
除了ESD電路陣列500包括並聯地在電源供應軌道521與ESD匯流排422之間電性耦合的雙端元件501的陣列（雙端元件501可能不是二極體）之外，圖5中的ESD電路陣列500具有與圖4A中的ESD電路陣列400相同的結構。圖5中的每一電源供應軌道521可為連接到VDD的高電位電源供應軌道或連接到VSS的低電位電源供應軌道。一般來說，在載體晶圓中圖案化的雙端元件501的陣列可被實施成ESD電力箝制電路的任何陣列。在圖5中，每一雙端元件501用作具有兩個端子的ESD保護元件，其中所述兩個端子中的第一端子電性耦合到電源供應軌道521中的一者；且所述兩個端子中的第二端子經由對應的開關403電性耦合到ESD匯流排422中的一者。圖6A到圖6C示出根據本發明一些實施例的可被實施成圖5中的雙端元件501的示例性ESD電力箝制電路。
圖6A示出根據一些實施例的可被實施成在載體晶圓上形成的如上述實施例中的任意者中所論述的ESD陣列的一部分的ESD電力箝制電路600a。在一些實施例中，ESD電力箝制電路600a包括跨越兩個節點601及603電連接的高電流容量的場效電晶體（field-effect transistor，FET）607。在一些實施例中，當所述兩個節點601及603中的一者為高電位電源供應節點（例如，VDD腳位）或低電位電源供應節點（例如，VSS腳位）時，所述兩個節點601及603中的另一者連接到ESD匯流排。根據其他實施例，ESD電力箝制電路600a可包括串聯地連接在節點601與603之間的多個高電流容量的場效電晶體（FET）。在又一些實施例中，FET 607可提供用於在ESD事件期間從第一節點601放電的電流路徑。這樣一來，FET 607可具有數量級（order）為2,000微米（μm）到9,000微米（μm）的通道寬度，以便處理ESD事件期間出現的大電流。
此外，如圖6A中所示，ESD電力箝制電路600a包括RC觸發網路605，RC觸發網路605包括與電阻611串聯的電容器609。RC觸發網路605連接在節點601與603之間。ESD電力箝制電路600a還包括組成反相器的兩個電晶體613（例如，PMOS）及615（例如，NMOS）。在一些實施例中，電晶體613及615的閘極通常耦合到節點604。當ESD事件發生時，第一節點601處的電壓相對於第二節點603處的電壓上升。另外，在ESD事件期間，由於電容器609的響應較慢，節點604的電壓會保持在接近第二節點603的電壓，因此使得電晶體615關斷且電晶體613導通。隨後，FET 607的閘極處的電壓被導通的電晶體613拉高，且FET607被觸發以在節點601與603之間傳導電流，從而提供ESD箝制。在其他實施例中，如果第二節點603經受ESD事件，則ESD電流可流經FET 607的固有的本體二極體。在一些實施例中，圖2、圖3A、圖5中所示的ESD電路陣列203、305、500分別可被實施成在載體晶圓中圖案化的ESD電力箝制電路600a的陣列。這樣一來，在載體晶圓中實施的ESD電力箝制電路的陣列可增加元件晶圓中的用於其他特殊應用電路的佈線資源。
圖6B示出根據一些實施例的示例性ESD電力箝制電路600b。如圖6B中所示，ESD電力箝制電路600b包括觸發網路617，觸發網路617包括與電容器619串聯地連接的電阻621。觸發網路617可分別在節點601與603之間耦合。此外，在ESD事件期間，觸發網路617可驅動FET 607（圖6A）（例如，n通道MOS（金屬氧化物半導體）電晶體）的閘極。這樣一來，當ESD事件發生時，第一節點601的電壓相對於第二節點603上升且使得FET 607導通。在一些實施例中，圖2、圖3A、圖5中所示的ESD電路陣列203、305、500分別可被實施成在載體晶圓中圖案化的ESD電力箝制電路600b的陣列。
圖6C示出根據一些實施例的示例性ESD電力箝制電路600c。如圖6C中所示，ESD電力箝制電路600c可包括基於二極體的觸發網路623。在一些實施例中，基於二極體的觸發網路623可包括使用一個或多個二極體627的陽極及所述一個或多個二極體627的陰極串聯地連接的所述一個或多個二極體627，所述陽極被取向成朝向第一節點601且所述陰極被取向成朝向第二節點603。此外，基於二極體的觸發網路623還可包括連接在所述一個或多個二極體627與第二節點603之間的電阻625。另外，ESD電力箝制電路600c還可包括FET 607（在圖6A中論述），FET607的閘極連接到所述一個或多個二極體627與電阻625之間的節點。
在操作中，基於二極體的觸發網路623被配置成當電阻625兩端的電壓達到預定電位時驅動FET 607，以導通FET607。這樣一來，使得FET 607將電流從第一節點601傳導到第二節點603的觸發電壓由串聯地連接的二極體627的數目及FET 607的閾值電壓決定。在此方面，在ESD事件期間，當第一節點601上的電壓靠近觸發電壓時，FET]607傳導相對大量的電流。此外，在一些實施例中，觸發電壓可通過調整二極體的數目來設計程式，或者在另一實施例中通過調整代替一般二極體中的一個或多個一般二極體使用的一個或多個二極體627的擊穿電壓來設計程式。在一些實施例中，圖2、圖3A、圖5中所示的ESD電路陣列203、305、500分別可被實施成在載體晶圓中圖案化的ESD電力箝制電路600c的陣列。在一些實施例中，圖6A到圖6C中所示的第一節點與第二節點可在分別被實施在圖2、圖3A、圖5中所示的ESD電路陣列203、305、500中的任意者中時進行交換。在一些實施例中，圖5中的不同的ESD電力箝制電路501可被分別實施成圖6A到圖6C中所示的不同的ESD電力箝制電路600a、600b、600c。
圖7示出根據一些實施例的用於形成靜電放電（ESD）保護元件的方法700的流程圖。儘管圖7中所示的示例性方法是針對圖1到圖6闡述的，但應理解，此示例性方法並不限於圖1到圖6中公開的此種結構且可單獨地獨立於圖1到圖6中公開的結構。另外，圖7中所示的示例性方法的一些操作可以不同的次序發生和/或與除本文中示出及/或闡述的操作或事件之外的其他操作或事件同時發生。此外，在實施本發明的一個或多個方面或者實施例時可能並不需要所有所示出的操作。此外，本文中所繪示的操作中的一個或多個操作可在一個或多個單獨的操作及/或階段中施行。
在操作701處，提供第一半導體晶圓，第一半導體晶圓具有第一半導體基底。在一些實施例中，第一半導體晶圓可包括要被保護不受ESD事件影響的電晶體元件。在各種實施例中，電晶體元件可形成積體電路或微元件。
在操作703處，可在第一半導體基底上形成要被保護而不受ESD事件影響的內部電路。在一些實施例中，第一半導體晶圓的第一半導體基底可在電源分佈網路（PDN）層的頂部上形成，電源分佈網路層被配置成輸送電力至在第一半導體基底中形成的內部電路。此外，根據一些實施例，在第一半導體基底中的內部電路形成的內連線可在後段（BEOL）層上進行圖案化，所述後段層在第一半導體基底的頂表面上形成。
在操作705處，可提供第二半導體晶圓，第二半導體晶圓具有第二半導體基底。在又一些實施例中，第一半導體晶圓與第二半導體晶圓可使用不同的半導體製程來製作。
在操作707處，可在第二半導體基底上形成ESD保護元件的陣列，ESD保護元件各自與對應的開關進行耦合。在一些實施例中，ESD保護元件的陣列可包括與用於導通或關斷ESD電力箝制電路的開關進行耦合的ESD電力箝制電路。ESD保護元件的陣列被配置成將響應於ESD事件而產生的高電流從第一半導體基底中的內部電路匯出。
在又一些示例性實施例中，操作707處的形成ESD保護元件的陣列還可包括在第二半導體晶圓的第二半導體基底中形成多個半導體阱且在所述多個半導體阱中形成具有相反類型的摻雜劑的第一摻雜區與第二摻雜區。在一些實施例中，第一摻雜區及第二摻雜區電連接在高電位電源供應軌道與低電位電源供應軌道之間。
在操作709處，在第二半導體基底上在ESD保護元件的陣列旁邊形成開關控制器，以控制ESD保護元件中的一個或多個ESD保護元件被對應的開關啟動。在一些實施例中，操作703處的形成內部電路還包括在內部電路中形成ESD陣列控制電路。ESD陣列控制電路能夠被程式設計成決定ESD保護元件的陣列中要被啟動的ESD保護元件的數目，且被配置成產生指示所述數目的控制訊號。因此，在操作709處形成的開關控制器被配置成基於控制訊號來控制對應的開關啟動所述數目的ESD保護元件，以保護內部電路不受ESD事件影響。
在晶圓接合操作711處，將第一半導體晶圓接合到第二半導體晶圓。在一些實施例中，第一半導體晶圓可為元件晶圓且第二半導體晶圓可為載體晶圓。此外，在晶圓接合操作711期間，載體晶圓的前表面與元件晶圓的前表面可被配置成彼此接觸且通過熱壓接合而結合。在一些示例性晶圓堆疊形成製程中，在晶圓接合操作711期間，可將載體晶圓接合到元件晶圓的高密度電漿（HDP）氧化物層。
在一個實施例中，一種發明的裝置包括：內部電路，在第一晶圓中形成；靜電放電（ESD）電路的陣列，在載體晶圓中形成，其中所述ESD電路包括多個ESD保護元件，所述多個ESD保護元件各自耦合到對應的開關且被配置成保護所述內部電路不受暫態ESD事件影響；以及開關控制器，位於所述載體晶圓中，其中所述開關控制器被配置成基於來自所述第一晶圓的控制訊號控制所述多個ESD保護元件中的每一者被所述對應的開關啟動或關閉，且其中所述第一晶圓接合到所述載體晶圓。在一些實施例中，所述內部電路包括靜電放電陣列控制電路；且所述靜電放電陣列控制電路決定所述多個靜電放電保護元件之中要被啟動的靜電放電保護元件的數量，且被配置成基於所述數量產生所述控制訊號。在一些實施例中，所述控制訊號是以下中的一者：數位訊號或射頻訊號；且所述靜電放電陣列控制電路基於程式、使用與客戶要求相關的輸入資訊來決定要被啟動的靜電放電保護元件的所述數量。在一些實施例中，所述多個靜電放電保護元件中的每一者當被所述對應的開關啟動時在第一節點與第二節點之間電性耦合。在一些實施例中，所述第一節點連接到電源供應軌道；且所述第二節點連接到靜電放電匯流排。在一些實施例中，所述多個靜電放電保護元件包括並聯地在所述電源供應軌道與所述靜電放電匯流排之間電性耦合的二極體的陣列。在一些實施例中，所述多個靜電放電保護元件包括並聯地在所述電源供應軌道與所述靜電放電匯流排之間電性耦合的靜電放電電力箝制電路的陣列。在一些實施例中，所述靜電放電電力箝制電路中的至少一者還包括：靜電放電檢測電路，包括與電容器串聯的電阻且被配置成檢測所述暫態靜電放電事件；反相器，具有連接到所述靜電放電檢測電路的輸入；以及場效電晶體（FET），具有連接到所述反相器的輸出的閘極。在一些實施例中，所述電源供應軌道是高電位電源供應軌道或低電位電源供應軌道；且所述靜電放電保護元件被配置成提供使靜電放電電流在所述電源供應軌道是低電位電源供應軌道時流動到所述電源供應軌道或者在所述電源供應軌道是高電位電源供應軌道時流動到所述靜電放電匯流排的路徑。在一些實施例中，所述靜電放電匯流排電性耦合到輸入/輸出（I/O）凸塊焊墊。
在另一實施例中，公開一種包括靜電放電（ESD）保護元件的裝置。所述裝置包括：第一晶圓，在所述第一晶圓中形成積體電路；以及第二晶圓，結合到所述第一晶圓。所述第二晶圓包括：多個ESD保護元件，各自與對應的開關進行耦合，以及開關控制器，被配置成基於來自所述第一晶圓的控制訊號控制所述多個ESD保護元件之中要被所述對應的開關啟動的ESD保護元件的數目，其中被啟動的所述ESD保護元件被配置成在ESD事件期間對ESD電壓進行箝制以保護所述積體電路不受所述ESD事件影響。在一些實施例中，所述多個靜電放電保護元件在位於所述第二晶圓的矽基底中的半導體阱中形成；且所述第一晶圓還包括被配置成對所述積體電路進行內連接的後段（BEOL）金屬化層。在一些實施例中，所述積體電路包括靜電放電陣列控制電路；且所述靜電放電陣列控制電路能夠被程式設計成決定所述多個靜電放電保護元件之中要被啟動的靜電放電保護元件的所述數目，且被配置成產生用於指示所述數目的所述控制訊號。在一些實施例中，所述第二晶圓還包括：彼此電性耦合的多個電源供應軌道；以及彼此電性耦合的多條靜電放電匯流排，其中所述靜電放電匯流排電性耦合到輸入/輸出（IO）凸塊焊墊。在一些實施例中，所述多個靜電放電保護元件中的每一者具有兩個端子；所述兩個端子中的第一端子電性耦合到所述電源供應軌道中的一者；且所述兩個端子中的第二端子經由所述對應的開關電性耦合到所述靜電放電匯流排中的一者。
在又一實施例中，公開一種形成靜電放電（ESD）保護元件的方法。所述方法包括：提供第一半導體晶圓，所述第一半導體晶圓具有第一半導體基底；在所述第一半導體基底上形成要被保護不受ESD事件影響的內部電路；提供第二半導體晶圓，所述第二半導體晶圓具有第二半導體基底；在所述第二半導體基底上形成ESD保護元件的陣列，所述ESD保護元件各自與對應的開關進行耦合；在所述第二半導體基底上在所述ESD保護元件的陣列的旁邊形成開關控制器，其中所述開關控制器被配置成控制所述ESD保護元件中的至少一者被所述對應的開關啟動以保護所述內部電路不受所述ESD事件影響；以及將所述第一半導體晶圓接合到所述第二半導體晶圓。在一些實施例中，形成所述內部電路還包括：在所述內部電路中形成靜電放電陣列控制電路，其中所述靜電放電陣列控制電路能夠被程式設計成決定所述靜電放電保護元件的陣列中要被啟動的靜電放電保護元件的數目，且被配置成產生用於指示所述數目的控制訊號。在一些實施例中，所述開關控制器被配置成基於所述控制訊號控制所述開關啟動所述數目的靜電放電保護元件，以保護所述內部電路不受所述靜電放電事件影響。在一些實施例中，形成所述靜電放電保護元件的陣列還包括：在所述第二半導體晶圓的所述第二半導體基底中形成多個半導體阱；在所述多個半導體阱中形成具有相反類型的摻雜劑的第一摻雜區與第二摻雜區；其中所述第一摻雜區與所述第二摻雜區電連接在高電位電源供應軌道與低電位電源供應軌道之間。在一些實施例中，所述第一半導體基底在電源分佈網路（PDN）層的頂表面上形成，所述電源分佈網路層被配置成輸送電力至在所述第一半導體基底中形成的所述內部電路；在後段（BEOL）層上形成用於形成在所述第一半導體基底中的所述內部電路的內連線，所述後段層形成在所述第一半導體基底的頂表面上。
儘管以上已闡述了本發明的各種實施例，然而應理解，所述實施例僅以舉例方式而非限制方式呈現。同樣，各個圖可繪示示例性架構或配置，提供所述示例性架構或配置是為了使所屬領域中的一般技術人員能夠理解本發明的示例性特徵及功能。然而，所屬領域中的一般技術人員應理解，本發明並非僅限於所示出的示例性架構或配置，而是可使用各種替代架構及配置來實施。另外，如所屬領域中的一般技術人員應理解，一個實施例的一個或多個特徵可與本文中所述的另一實施例的一個或多個特徵進行組合。因此，本發明的廣度及範圍不應受上述示例性實施例中的任一示例性實施例限制。
還應理解，本文中每當使用例如“第一”、“第二”等稱謂來提及元件時均不是籠統地限制所述元件的數量或次序。而是，本文中使用這些稱謂作為區分兩個或更多個元件或區分元件的實例的便捷手段。因此，提及“第一元件”及“第二元件”並不意味著僅可採用兩個元件或者第一元件必須以某種方式在第二元件之前。
另外，所屬領域中的一般技術人員應理解，可使用各種不同的技術及技法中的任意者來表示資訊及訊號。舉例來說，資料、指令、命令、資訊、訊號、位元及符號（舉例來說，在以上說明中可能提及的）可由電壓、電流、電磁波、磁場或磁性粒子、光學場或光學粒子或其任意組合來表示。
所屬領域中的一般技術人員還應理解，結合本文所公開的各個方面闡述的各種例示性邏輯區塊、模組、處理器、構件、電路、方法及功能中的任意者可由電子硬體（例如，數位實施形式、類比實施形式或兩者的組合）、韌件、包含指令的各種形式的程式或設計代碼（為方便起見，在本文中可被稱為“軟體”或“軟體模組”）或這些技法的任意組合來實施。
為清楚地例示硬體、韌件及軟體的此種可互換性，以上已對各種例示性元件、區塊、模組、電路及步驟在其功能方面進行了大體闡述。此種功能是被實施為硬體、韌件還是軟體、抑或被實施成這些技法的組合取決於具體應用及施加於整個系統的設計約束條件。所屬領域中的技術人員可針對每一具體應用以各種方式實施所闡述的功能，但此種實施方式決策不會導致背離本發明的範圍。根據各種實施例，處理器、元件、元件、電路、結構、機器、模組等可被配置成實行本文中所述的功能中的一個或多個功能。本文中針對規定操作或功能使用的用語“被配置成”或“被配置用於”是指處理器、元件、電路、結構、機器、模組、訊號等被實體構造成、程式設計成、佈置成和/或格式化成實行規定操作或功能。
此外，所屬領域中的一般技術人員應理解，本文中所述的各種例示性邏輯區塊、模組、元件、元件及電路可在積體電路（IC）內實施或由積體電路（IC）實行，所述積體電路可包括數位訊號處理器（digital signal processor，DSP）、特殊應用積體電路（application specific integrated circuit，ASIC）、現場可程式設計閘陣列（field programmable gate array，FPGA）或其他可程式設計邏輯元件、或其任意組合。邏輯區塊、模組及電路可還包括天線和/或收發器，以與網路內或元件內的各種元件進行通信。被程式設計成實行本文中的功能的處理器將變成專門程式設計的或專用的處理器，且可被實施成計算元件的組合，例如DSP與微處理器的組合、多個微處理器、一個或多個微處理器與DSP核的結合、或者實行本文中所述的功能的任何其他合適的配置。
如果以軟體的形式實施，則所述功能可作為一個或多個指令或代碼存儲在電腦可讀介質上。因此，本文中所公開的方法或演算法的步驟可被實施成存儲在電腦可讀介質上的軟體。電腦可讀介質包括電腦存儲介質及通信介質二者，包括可能夠將電腦程式或代碼從一個地方傳遞到另一地方的任何介質。存儲介質可為可由電腦存取的任何可用介質。作為實例而非限制，這種電腦可讀介質可包括隨機存取記憶體（random access memory，RAM）、唯讀記憶體（read-only memory，ROM）、電可擦除可程式化唯讀記憶體（electrically erasable programmable read-only memory，EEPROM）、唯讀光碟（compact disk- ROM，CD-ROM）或其他光碟存儲體、磁片存儲體或其他磁性記憶體、或者可用於以指令或資料結構的形式存儲所期望的程式碼且可由電腦存取的任何其他介質。
在本文件中，本文使用的用語“模組”是指用於實行本文中所述的相關聯的功能的軟體、韌體、硬體以及這些元件的任意組合。另外，為進行論述，各種模組被闡述為離散模組；然而，對於所屬領域中的一般技術人員來說顯而易見的是，可將兩個或更多個模組組合形成單個模組，由所述單個模組實行根據本發明的實施例的相關聯的功能。
對本發明中所述的實施方式的各種修改對於所屬領域中的技術人員來說將顯而易見，且在不背離本發明的範圍的條件下，本文中所定義的一般原理也可應用於其他實施方式。因此，本發明並非旨在僅限於本文中所示的實施方式，而是符合與本文所公開新穎特徵及原理一致的最寬廣範圍，如以上請求項書中所述。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本發明的各個態樣。熟習此項技術者應理解，他們可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效結構並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對本文作出各種改變、代替及更改。
100a、100b、100c:晶圓堆疊 101、117:晶圓 102:晶圓接合製程 103:薄絕緣材料 105:高密度電漿（HDP）氧化物層 107:第一導電內連層 109:第二導電內連層 111:第一層間電介質（ILD） 113:矽（Si）層 115:絕緣體層 119:第三導電內連層 121:焊料凸塊 201、303:載體晶圓 203、305、321、400、500:電路陣列 205:開關 206:開關控制器 207:電連接件 209:元件晶圓 210:控制訊號 211:元件陣列 216:ESD陣列控制電路 301:半導體元件 307:後段（BEOL）層 309:層 313:層內連通孔 315:電源分佈網路（PDN）層 317:ESD訊號 319:焊料凸塊端子 323、451、452、453、454:n阱區 325:陰極區 326:n型二極體 327:陽極區 329:陽極p+摻雜區 330:p型二極體 331:陰極n+摻雜區域 400-1:局部佈局 401:二極體 403:開關 411:第一節點 412:第二節點 421、421-3、521:電源供應軌道 421-1:高電位電源供應軌道 421-2:低電位電源供應軌道 422:ESD匯流排 431、432、433:輸入/輸出（I/O）凸塊焊墊 441:二極體/二極體群組/二極體群組1 442:二極體/二極體群組/二極體群組2 443:二極體/二極體群組/二極體群組3 444:二極體/二極體群組/二極體群組4 501:雙端元件 600a、600b、600c:ESD電力箝制電路 601、603、604:節點 605:RC觸發網路 607:場效電晶體（FET） 609、619:電容器 611、621、625:電阻 613、615:電晶體 617:觸發網路 623:基於二極體的觸發網路 627:二極體 700:方法 701、703、705、707、709:操作 711:晶圓接合操作 BEOL:後段 FEOL+MEOL:前段+中段 VDD:電源供應節點 VSS:接地節點
結合附圖閱讀以下詳細說明，會最佳地理解本發明的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增加或減小各種特徵的尺寸。 圖1A到圖1C示出根據本發明一些實施例的用於實施ESD保護電路系統的示例性晶圓堆疊的剖視圖。 圖2示出根據本發明一些實施例的具有電路控制開關的ESD電路陣列的示意圖。 圖3A示出根據本發明一些實施例的具有ESD陣列的半導體元件的剖視圖。 圖3B示出根據本發明一些實施例的ESD陣列的一部分的剖視圖。 圖4A示出根據本發明一些實施例的ESD電路陣列的示意性電路圖。 圖4B示出根據本發明一些實施例的ESD電路陣列的局部佈局的俯視圖。 圖5示出根據本發明一些實施例的ESD電路陣列的另一示意性電路圖。 圖6A到圖6C示出根據本發明一些實施例的示例性ESD電力箝制電路。 圖7示出根據本發明一些實施例的用於形成靜電放電（ESD）保護元件的方法的流程圖。
100a:晶圓堆疊
101、117:晶圓
102:晶圓接合製程
103:薄絕緣材料
105:高密度電漿(HDP)氧化物層
107:第一導電內連層
109:第二導電內連層
111:第一層間電介質(ILD)
113:矽(Si)層
115:絕緣體層

Claims (1)

  1. 一種關於靜電放電（ESD）保護的裝置，包括： 內部電路，在第一晶圓中形成； 靜電放電（ESD）電路的陣列，在第二晶圓中形成，其中所述靜電放電電路包括多個靜電放電保護元件，所述多個靜電放電保護元件各自耦合到對應的開關且被配置成保護所述內部電路不受暫態靜電放電事件影響；以及 開關控制器，位於所述第二晶圓中，其中所述開關控制器被配置成基於來自所述第一晶圓的控制訊號控制所述多個靜電放電保護元件中的每一者被所述對應的開關啟動或關閉，且其中所述第一晶圓與所述第二晶圓接合。
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