TW202349662A - 積體電路及用於形成其的方法 - Google Patents

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徐浩樺
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Abstract

本揭露的各種實施例是有關於一種積體電路（IC），所述積體電路包括設置於半導體基底上的第一半導體裝置及第二半導體裝置。第一半導體裝置包括第一閘極結構、第一源極區及第一汲極區。第一源極區及第一汲極區設置於第一阱區中。第二半導體裝置包括第二閘極結構、第二源極區及第二汲極區。第二源極區及第二汲極區設置於第二阱區中。第一阱區及第二阱區包括第一摻雜類型。第一阱區自第二阱區在側向上偏移第一距離。第三阱區設置於半導體基底中且在側向上位於第一阱區與第二阱區之間。第三阱區包括與第一摻雜類型相反的第二摻雜類型。

Description

具有用於提高靜電放電效能的改良佈局的半導體裝置
現代積體電路（integrated circuit，IC）包括數百萬或數十億個位於半導體基底（例如，矽）上的半導體裝置。靜電放電（electrostatic discharge，ESD）是靜電電荷的突然釋放，此可能會在IC內引起高的電場及高的電流。ESD脈波可例如藉由使電晶體的閘極介電質「熔斷」或藉由使裝置的主動區「熔化」而損壞半導體裝置。若半導體裝置被ESD脈波損壞，則IC的操作性可差於預期，或者甚至可能會完全不可操作。
本揭露提供用於實施本揭露的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」及類似用語等空間相對性用語來闡述圖中所示的一個裝置或特徵與另一（其他）裝置或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣對應地進行解釋。
積體電路（IC）可包括被配置為金屬氧化物半導體場效電晶體（metal–oxide–semiconductor field-effect transistor，MOSFET）的多個半導體裝置。半導體裝置分別包括設置於半導體基底中的源極區及汲極區。此外，半導體裝置分別包括設置於汲極區與源極區之間的半導體基底之上的閘極堆疊，所述閘極堆疊包括上覆於閘極介電質上的閘電極。
另外，IC包括多個輸入/輸出（input/output，I/O）結構（例如，接合接墊、焊料凸塊等）。所述多個I/O結構被配置成在IC與IC的封裝（例如，貫穿孔封裝（through-hole package）、表面安裝封裝、晶片載體封裝、引腳柵陣列封裝（pin grid array package）、小外廓封裝（small outline package）、扁平封裝、晶片規模封裝、球柵陣列封裝等）之間提供電性連接。在一些實施例中，所述多個I/O結構中的I/O結構被配置為開路汲極（open-drain）I/O結構（例如，開路汲極輸出接墊）。在此種實施例中，IC包括開路汲極緩衝電路。開路汲極緩衝電路包括被配置成自I/O結構接收控制訊號的第一多個半導體裝置及多個靜電放電（ESD）裝置。第一多個半導體裝置及多個ESD裝置中的每一者可被配置為MOSFET。第一多個半導體裝置包括彼此串聯耦合的第一半導體裝置與第二半導體裝置。通常，第一半導體裝置及第二半導體裝置設置於單個阱區內，使得第一半導體裝置與第二半導體裝置共享直接電性耦合至第二半導體裝置的源極區的單個主體區。所述多個ESD裝置包括第一ESD裝置及第二ESD裝置。
開路汲極緩衝電路被配置成基於施加至第一半導體裝置的閘電極的控制訊號的值（例如，自外部IC施加至I/O結構）將輸出提供至IC的一或多個其他半導體裝置（例如，內部IC邏輯裝置）。舉例而言，第一半導體裝置的閘電極耦合至I/O結構，第一半導體裝置的汲極耦合至IC的輸出節點，第一半導體裝置的源極耦合至第二半導體裝置的汲極，且第二半導體裝置的源極耦合至電壓軌（voltage rail）。端視施加至I/O結構的控制訊號的值，IC的輸出節點處的電壓將為高（例如，邏輯「1」）或低（例如，邏輯「0」）。
IC的一個挑戰在於IC易被靜電放電（ESD）脈波損壞。舉例而言，若發生ESD事件，則ESD脈波可能會嚴重損壞IC（例如，使閘極介電質「熔斷」、使主動區「熔化」等）。對IC易被ESD脈波損壞進行表徵的一種常用模型是人體模型（human-body model，HBM）。對於某些應用（例如，HBM ESD類別2裝置），IC必須在預定ESD脈波電壓（例如，2,000伏）下通過HBM測試。第一ESD裝置及第二ESD裝置被配置成減輕ESD脈波對第一半導體裝置及第二半導體裝置的損壞。舉例而言，第一ESD裝置的汲極區耦合至I/O結構且第一ESD裝置的源極區耦合至第二ESD裝置。若在I/O結構處偵測到ESD脈波，則第一ESD裝置及第二ESD裝置導通而使得來自ESD脈波的大多數電流經由第一ESD裝置及第二ESD裝置行進至 地。然而，由於在HBM測試期間ESD脈波電壓的值相對大，因此第一半導體裝置可能會被損壞。
舉例而言，在HBM測試期間，ESD脈波被施加至IC且可經由IC（例如，經由I/O結構）傳播至第一半導體裝置的閘極堆疊。然而，ESD脈波在第一半導體裝置的閘電極處引起可能會嚴重損壞第一半導體裝置（例如，由於閘極至源極（gate-to-source）電壓超過臨限電壓而使第一半導體裝置的閘極介電質「熔斷」）的電壓尖峰，藉此導致對IC的損壞及在預定ESD脈波電壓下進行的HBM測試的失敗。第一半導體裝置的閘極堆疊上的電壓尖峰可能會嚴重損壞第一半導體裝置，乃因第一半導體裝置與第二半導體裝置共享單個主體區（body region），使得第一半導體裝置的閘電極與單個主體區之間的電壓差大於閘極介電質的故障電壓（例如，在此位置處閘極與主體區之間的電壓差將導致閘極介電質「熔斷」）。此可能會降低IC的耐久性且導致IC的HBM測試失敗。
本申請案的各種實施例是有關於一種IC，所述IC包括具有改良的ESD保護的第一半導體裝置及第二半導體裝置（例如，開路汲極緩衝電路的MOSFET）。第一半導體裝置的閘電極耦合至I/O結構，第一半導體裝置的汲極耦合至IC的輸出節點，第一半導體裝置的源極耦合至第二半導體裝置的汲極，且第二半導體裝置的源極耦合至電壓軌。第一半導體裝置的源極及汲極設置於第一阱區中，且第二半導體裝置的源極及汲極設置於第二阱區中，第二阱區自第一阱區在側向上偏移非零距離。此外，第一半導體裝置及第二半導體裝置彼此耦合使得第一半導體裝置具有與第二半導體裝置的第二主體接觸件分開的第一主體接觸件。由於第一半導體裝置及第二半導體裝置設置於單獨的阱區中，因此第一半導體裝置的臨限電壓（例如，可能會導致第一半導體裝置的閘極介電質「熔斷」的電壓）增加。因此，若ESD脈波經由IC傳播至I/O結構且在第一半導體裝置的閘電極處引起電壓尖峰，則電壓尖峰將因第一主體接觸件與第二主體接觸件分開而為低。因此，第一半導體裝置的閘電極處的電壓可小於第一半導體裝置的臨限電壓。因此，包括第一半導體裝置及第二半導體裝置的IC具有改良的（例如，增加的）ESD保護。
圖1是示出積體電路（IC）的一些實施例的電路圖100，所述積體電路包括具有改良的靜電放電（ESD）效能的第一多個半導體裝置102a至102b及第二多個半導體裝置104a至104b。在一些實施例中，圖1的IC可被配置為輸入/輸出（I/O）電路、開路汲極緩衝電路或類似電路。
在一些實施例中，IC包括第一多個半導體裝置102a至102b、第二多個半導體裝置104a至104b、第一ESD裝置103a、第二ESD裝置103b及電阻器111。在各種實施例中，第一多個半導體裝置102a至102b包括第一p通道金屬氧化物半導體（p-channel metal-oxide semiconductor，PMOS）裝置102a及第二PMOS裝置102b，且第二多個半導體裝置104a至104b包括第一n通道金屬氧化物半導體（n-channel metal oxide semiconductor，NMOS）裝置104a及第二NMOS裝置104b。在又一些實施例中，第一ESD裝置103a及第二ESD裝置103b分別被配置為NMOS裝置或另一適合的半導體裝置。
輸入/輸出（I/O）端子108電性耦合至第一PMOS裝置102a的閘極及第一NMOS裝置104a的閘極。電阻器111耦合於I/O端子108與第一PMOS裝置102a的閘極及第一NMOS裝置104a的閘極之間。第一PMOS裝置102a及第一NMOS裝置104a的輸入端子107位於電阻器111與第一PMOS裝置102a的閘極及第一NMOS裝置104a的閘極之間。在一些實施例中，電阻器111的電阻為約100歐姆（ohms）、約200歐姆、介於約150歐姆至約250歐姆的範圍內或另一適合的值。第一NMOS裝置104a的汲極耦合至輸出節點109且第一NMOS裝置104a的源極耦合至第二NMOS裝置104b的汲極。在各種實施例中，輸出節點109耦合至IC的一或多個其他半導體裝置（未示出）（例如，內部IC邏輯裝置）。在各種實施例中，第二NMOS裝置104b的源極耦合至第一電壓軌110且第二NMOS裝置104b的閘極為浮置的。第一PMOS裝置102a的汲極耦合至輸出節點109且第一PMOS裝置102a的源極耦合至第一節點114。在各種實施例中，第二PMOS裝置102b的汲極耦合至第一節點114，第二PMOS裝置102b的閘電極為浮置的，且第二PMOS裝置102b的源極耦合至第二節點116。在一些實施例中，第二節點116耦合至第二電壓軌112。
在一些實施例中，第一ESD裝置103a耦合於I/O端子108與第一電壓軌110之間且第二ESD裝置103b耦合於第一電壓軌110與第二電壓軌112之間。第一ESD裝置及第二ESD裝置103a至103b被配置成減輕ESD事件對第一多個半導體裝置102a至102b及/或第二多個半導體裝置104a至104b的損壞。舉例而言，在ESD事件期間（例如，在HBM測試期間），第一ESD脈波113（例如，正ESD脈波）被施加至I/O端子108，其中存在跨過第一多個半導體裝置102a至102b的第一電流路徑101a及跨過第一ESD裝置及第二ESD裝置103a至103b的第二電流路徑101b。在一些實施例中，第二電壓軌112耦合至地且第一電壓軌110處於較第二電壓軌112高的電壓（例如，處於約0.7伏或高於0.7伏）。在偵測到ESD事件之後，第一ESD裝置及第二ESD裝置103a至103b導通，使得來自第一ESD脈波113的大多數電流經過自I/O端子108至第二電壓軌112（例如，地）的第二電流路徑101b。然而，來自第一ESD脈波113的至少一部分電流經過跨越第一PMOS裝置102a的閘極並經由第二PMOS裝置102b到達第二電壓軌112（例如，地）的第一電流路徑101a。
在各種實施例中，第一PMOS裝置102a及第二PMOS裝置102b設置於單獨的阱區（例如，如圖2及圖3中所示及/或所述）中，且因此具有單獨的主體區。在此種實施例中，第一PMOS裝置102a具有與第二PMOS裝置102b的第二主體接觸件102bb分開的第一主體接觸件102ab，藉此引起第一PMOS裝置102a的閘電極與第一節點114之間的第一電壓降以及第一節點114與第二節點116之間（即，第二PMOS裝置102b兩端）的第二電壓降。因此，在ESD事件期間，第一PMOS裝置102a的閘電極處的電壓尖峰將為低的（例如，由於第一PMOS裝置102a及第二PMOS裝置102b兩端的兩個電壓降）。因此，第一PMOS裝置102a的閘電極處的電壓小於臨限電壓（例如，可能會導致第一PMOS裝置102a的閘極介電層「熔斷」的電壓）。因此，IC具有增強的ESD保護且可承受相對大的ESD脈波（例如，大於或等於2,000伏的ESD脈波）。在一些實施例中，第一主體接觸件102ab可被配置為及/或被稱為第一PMOS裝置102a的第一阱區或第一阱接觸件。在又一些實施例中，第二PMOS裝置102b的第二主體接觸件102bb可被配置為及/或被稱為第二PMOS裝置102b的第二阱區或第二阱接觸件。
此外，可例如在自IC移除電源時實行人體模型（HBM）測試，使得電源自第一電壓軌110及/或第二電壓軌112被移除。當IC的電源/地在第一電壓軌110及/或第二電壓軌112上浮置時，HBM模擬自人體至IC的靜電電荷轉移。靜電電荷將隨機地進入IC的接墊結構（例如，I/O端子/接墊、電源端子/接墊、接地端子/接墊、I/O端子108或IC的另一I/O結構）且然後流至IC的在HBM應力期間接地的另一接墊。HBM電荷（即，ESD脈波）可為正（例如，如圖1所示）或負（例如，如圖4所示）。在再一些實施例中，當正電荷自I/O端子108進入且第二電壓軌112接地時（例如，如圖1所示），第一電壓軌110電性耦合至正電壓。
圖2是示出包括設置於多個阱區204至208中的第一多個半導體裝置102a、102b的IC的一些實施例的剖視圖200。第一多個半導體裝置102a至102b的說明性電路圖可參照圖1及其以上對應的說明。
圖2的IC包括設置於半導體基底202上的第一多個半導體裝置102a至102b。半導體基底202可為或包含例如以下材料：矽、單晶矽、CMOS塊、鍺、矽鍺、砷化鎵、絕緣體上矽（silicon-on-insulator，SOI）或某種其他適合的半導體主體。此外，半導體基底202可為經摻雜的（例如，使用n型或p型摻雜劑）或未經摻雜的（例如，固有的）。在一些實施例中，半導體基底202具有第一摻雜類型（例如，p型）。
多個阱區204至208設置於半導體基底202內。所述多個阱區204至208包括第一阱區206、第二阱區208及下部阱區204。下部阱區204在側向上包圍第一阱區206及第二阱區208二者。在一些實施例中，下部阱區204包括第一摻雜類型（例如，p型）且第一阱區206及第二阱區208包括與第一摻雜類型相反的第二摻雜類型（例如，n型）。在一些實施例中，第一摻雜類型是p型且第二摻雜類型是n型，反之亦然。在各種實施例中，第一阱區206自第二阱區208在側向上偏移及/或離散。舉例而言，第一阱區206是半導體基底202的第一離散區且第二阱區208是半導體基底202的第二離散區，第二阱區208自第一阱區206在側向上偏移第一距離D1。在一些實施例中，第一距離D1為約1微米（um）、介於約0.5微米至1.5微米的範圍內、或者為另一適合的值。由於第一阱區206及第二阱區208設置於下部阱區204內且具有與下部阱區204相反的摻雜類型，因此在第一阱區206與第二阱區208之間的介面處形成有利於第一阱區206與第二阱區208之間的電性隔離的PN接面。在各種實施例中，所述多個阱區204至208相對於半導體基底202的相鄰的區具有高的摻雜濃度。在又一些實施例中，所述多個阱區204至208的摻雜濃度分別介於約10 12至10 14原子/立方公分（atoms/cm 3）的範圍內或為另一適合的值。
隔離結構210設置於半導體基底202內且包括為第一多個半導體裝置102a、102b中的每一半導體裝置劃分裝置區的多個段。隔離結構210設置於第一阱區206及第二阱區208內。此外，隔離結構210可被配置為淺溝渠隔離（shallow trench isolation，STI）結構且可包含例如氮化矽、碳化矽、二氧化矽、另一介電材料或前述材料的任何組合。
第一多個半導體裝置102a至102b包括第一PMOS裝置102a及第二PMOS裝置102b。第一PMOS裝置102a及第二PMOS裝置102b分別包括設置於半導體基底202上的閘極結構212、設置於半導體基底202內的多個源極/汲極區222a至222c及拾取區220。閘極結構212包括設置於半導體基底202上的閘極介電層214及上覆於閘極介電層214上的閘電極216。此外，閘極結構212包括彼此在側向上偏移的第一閘極段212a與第二閘極段212b。在各種實施例中，第一閘極段212a及第二閘極段212b在第一方向上連續延伸且彼此平行排列（例如，參見圖3）。閘電極216可為或包含例如以下材料：複晶矽、鋁、銅、鈦、鉭、鎢、鉬、鈷、另一導電材料或前述材料的任何組合。閘極介電層214可為或包含例如以下材料：氧化物（例如，二氧化矽）、氮化矽、諸如氧化鉿、氧化鉭、氧化鋁、氧化鋯等高介電常數（high-k）介電材料、另一適合的介電材料或前述材料的任何組合。
在一些實施例中，所述多個源極/汲極區222a至222c包括第一源極/汲極區222a、第二源極/汲極區222b及第三源極/汲極區222c。第一源極/汲極區222a鄰近於第一閘極段212a的第一側面且第二源極/汲極區222b鄰近於第一閘極段212a的與第一閘極段212a的第一側面相對的第二側面。第二源極/汲極區222b在側向上設置於第一閘極段212a與第二閘極段212b之間且第二源極/汲極區222b鄰近於第二閘極段212b的第一側面。第三源極/汲極區222c鄰近於第二閘極段212b的與第二閘極段212b的第一側面相對第二側面。第一源極/汲極區222a、第二源極/汲極區222b及第三源極/汲極區222c各自為半導體基底202的在第一方向上連續延伸且彼此平行排列的各別的及/或離散的摻雜區。在一些實施例中，所述多個源極/汲極區222a至222c分別具有與第一阱區206及第二阱區208的第二摻雜類型（例如，n型）相反的第一摻雜類型（例如，p型）。所述多個源極/汲極區222a至222c相對於所述多個阱區204至208分別具有高的摻雜濃度。在各種實施例中，所述多個源極/汲極區222a至222c的摻雜濃度分別介於約10 15至10 16原子/立方公分的範圍內或為另一適合的值。
在又一些實施例中，拾取區220為環形的且在側向上包圍所述多個源極/汲極區222a至222c。拾取區220包括第二摻雜類型（例如，n型）且電性耦合至對應的阱區。舉例而言，第一PMOS裝置102a的拾取區220設置於第一阱區206內且電性耦合至第一阱區206，且第二PMOS裝置102b的拾取區220設置於第二阱區208內且電性耦合至第二阱區208。第一阱區206被配置成接收施加至第一PMOS裝置102a的拾取區220的獨立偏壓，所述偏壓選擇性地改良第一PMOS裝置102a的電性性質（例如，輸出電流、開關速度、洩漏電流等）。此外，第二阱區208被配置成接收施加至第二PMOS裝置102b的拾取區220的獨立偏壓，所述偏壓選擇性地改良第二PMOS裝置102b的電性性質（例如，輸出電流、開關速度、洩漏電流等）。隔離結構210的段設置於拾取區220的相對的側面上且將拾取區220與所述多個源極/汲極區222a至222c分開。在各種實施例中，拾取區220相對於第一阱區206及第二阱區208具有高的摻雜濃度。在一些實施例中，拾取區220的摻雜濃度介於約10 15至10 16原子/立方公分的範圍內或為其他適合的值。
第一PMOS裝置102a的第一源極/汲極區222a、第二源極/汲極區222b及第三源極/汲極區222c設置於第一阱區206內。在各種實施例中，第一PMOS裝置102a的第一源極區包括第一PMOS裝置102a的第二源極/汲極區222b，且第一PMOS裝置102a的第一汲極區包括第一PMOS裝置102a的第一源極/汲極區222a及第三源極/汲極區222c。此外，第二PMOS裝置102b的第一源極/汲極區222a、第二源極/汲極區222b及第三源極/汲極區222c設置於第二阱區208內。在一些實施例中，第二PMOS裝置102b的第二源極區包括第二PMOS裝置102b的第一源極/汲極區222a及第三源極/汲極區222c，且第二PMOS裝置102b的第二汲極區包括第二PMOS裝置102b的第二源極/汲極區222b。
第一PMOS裝置102a的閘電極216電性耦合至I/O端子108。在各種實施例中，第一PMOS裝置102a的第一源極區（例如，第一PMOS裝置102a的第二源極/汲極區222b）電性耦合至第一PMOS裝置102a的拾取區220及第二PMOS裝置102b的第二汲極區（例如，第二PMOS裝置102b的第二源極/汲極區222b），藉此界定第一PMOS裝置102a的第一主體接觸件。在又一些實施例中，第二PMOS裝置102b的第二源極區（例如，第二PMOS裝置102b的第一源極/汲極區222a及第三源極/汲極區222c）電性耦合至第二PMOS裝置102b的拾取區220，藉此界定第二PMOS裝置102b的第二主體接觸件，所述第二主體接觸件與第一PMOS裝置102a的第一主體接觸件分開。
由於第一PMOS裝置102a設置於第一阱區206中且第二PMOS裝置102b設置於第二阱區208中，其中第二阱區208自第一阱區206在側向上偏移第一距離D1，因此圖2的IC的ESD效能得以提高。舉例而言，經由IC傳播的ESD脈波可在第一PMOS裝置102a的閘電極216處引起電壓尖峰。由於第一阱區206與第二阱區208的分開以及第一PMOS裝置102a與第二PMOS裝置102b之間的耦合，因此第一PMOS裝置102a的閘電極216處的電壓尖峰小於臨限電壓（例如，可能會導致第一PMOS裝置102a的閘極介電層214「熔斷」的電壓）。此部分地由於第一PMOS裝置102a的第一主體阱/接觸件與第二PMOS裝置102b的第二主體阱/接觸件分開。因此，IC的ESD保護得到改良（例如，IC可承受電壓大於或等於約2,000V的ESD脈波）。此外，第一阱區206與第二阱區208的分開使第一PMOS裝置102a及第二PMOS裝置102b的臨限電壓增加了至少15%。因此，包括第一PMOS裝置102a及第二PMOS裝置102b的IC可滿足或超過某些特定應用的IC規範（例如，利用開路汲極輸出引腳的HBM ESD類別2裝置及更高類別的裝置）。
在各種實施例中，由於第一距離D1相對大（例如，大於約0.5微米），因此第一阱區206保持與第二阱區208分立而使得摻雜劑自第一阱區206或第二阱區208向外擴散（例如，由於IC製造或操作期間的高熱）不會使第一阱區206與第二阱區208彼此接觸。在再一些實施例中，由於第一距離D1小於約1.5微米，因此第一PMOS裝置102a及第二PMOS裝置102b的側向覆蓋區減小，藉此增加可設置於半導體基底202內及/或上的半導體裝置的數目。
圖3是示出沿線A-A’截取的圖2的IC的一些實施例的俯視圖300。在一些實施例中，圖2的剖視圖200是沿圖3的俯視圖300的線A-A’截取的。在各種實施例中，為了易於說明，自圖3的俯視圖300省略了隔離結構（圖2的210）。
如圖3的俯視圖300所示，第一阱區206自第二阱區208在側向上偏移第一距離D1。此外，第一PMOS裝置102a的閘極結構212及第二PMOS裝置102b的閘極結構212分別包括自第二閘極段212b在側向上偏移的第一閘極段212a及將第一閘極段212a電性耦合至第二閘極段212b的耦合段212c。在一些實施例中，拾取區220為環形的且包繞對應的多個源極/汲極區222a至222c。此外，多個導通孔302上覆於拾取區220上且被配置成經由對應的拾取區220將獨立偏壓施加至第一阱區206及/或第二阱區208。在各種實施例中，下部阱區204圍繞第一阱區206及第二阱區208的外周邊連續延伸。
圖4是示出包括具有改良的ESD效能的第一多個半導體裝置102a至102b及第二多個半導體裝置104a至104b的IC的一些實施例的電路圖400。圖4的IC可包括圖1的IC的一些態樣（反之亦然）；且因此，上面關於圖1闡釋的特徵及/或參考編號亦適用於圖4中的IC。此外，在各種實施例中，第一多個半導體裝置102a至102b可被配置為如圖2及圖3所示及/或所述且第二多個半導體裝置104a至104b可被配置為如圖5及圖6所示及/或所述。
在各種實施例中，圖4的電路圖400示出圖1的電路圖100的替代實施例，其中IC包括第三ESD裝置401且在IC上實行第二ESD事件。舉例而言，在第二ESD事件期間，第二ESD脈波402（例如，負ESD脈波）被施加至I/O端子108，其中存在跨過第二多個半導體裝置104a至104b的第一電流路徑404a及跨過第二ESD裝置103b及第三ESD裝置401的第二電流路徑404b。在一些實施例中，第一電壓軌110耦合至地。在偵測到ESD事件之後，第二ESD裝置103b及第三ESD裝置401導通，使得第二ESD脈波402的大多數電流經過第二電流路徑404b。在各種實施例中，第三ESD裝置401被配置為PMOS裝置或另一適合的裝置。此外，第三ESD裝置401耦合於I/O端子108與第二電壓軌112之間。在再一些實施例中，第一ESD裝置（例如，圖1的第一ESD裝置103a）耦合於第一電壓軌110與I/O端子108（未示出）之間。
在各種實施例中，第一NMOS裝置104a及第二NMOS裝置104b設置於單獨的阱區中（例如，如圖5及圖6中所示及/或所述）且因此具有單獨的主體區/阱區。在此種實施例中，第一NMOS裝置104a具有與第二NMOS裝置104b的第二主體接觸件104bb分開的第一主體接觸件104ab，藉此引起第一NMOS裝置104a的閘電極與第一節點406之間的第一電壓降以及第一節點406與第二節點408之間（即，第二NMOS裝置104b兩端）的第二電壓降。因此，在ESD事件期間，第一NMOS裝置104a的閘電極處的電壓尖峰將為低（例如，由於第一NMOS裝置104a及第二NMOS裝置104b兩端的兩個電壓降）。因此，第一NMOS裝置104a的閘電極處的電壓小於臨限電壓（例如，可能會導致第一NMOS裝置104a的閘極介電層「熔斷」的電壓）。因此，IC具有增強的ESD保護且可承受相對大的ESD脈波（例如，小於或等於-2,000V的ESD脈波）。在一些實施例中，第一NMOS裝置104a的第一主體接觸件104ab可被配置為及/或被稱為第一NMOS裝置104a的第一阱區或第一阱接觸件。在又一些實施例中，第二NMOS裝置104b的第二主體接觸件104bb可被配置為及/或被稱為第二NMOS裝置104b的第二阱區或第二阱接觸件。
圖5是示出包括設置於多個阱區204至208、502至504中的第二多個半導體裝置104a至104b的IC的一些實施例的剖視圖500。第二多個半導體裝置104a至104b的說明性電路圖可參照圖1或圖4及其上面對應的說明。
圖5的IC包括設置於半導體基底202上的第二多個半導體裝置104a至104b。在一些實施例中，半導體基底202具有第一摻雜類型（例如，p型）。多個阱區204至208、502至504設置於半導體基底202內。所述多個阱區204至208、502至504包括第一阱區206、第二阱區208、下部阱區204、第一隔離阱區502及第二隔離阱區504。在一些實施例中，第一阱區206、第二阱區208及下部阱區204分別包括第一摻雜類型（例如，p型）。在又一些實施例中，第一隔離阱區502及第二隔離阱區504分別包括與第一阱區206及第二阱區208的第一摻雜類型相反的第二摻雜類型（例如，n型）。
第一隔離阱區502及第二隔離阱區504被配置成將第一阱區206與第二阱區208電性隔離。第一隔離阱區502沿第一阱區206的相對的側面及底部延伸，使得第一隔離阱區502設置於第一阱區206與下部阱區204之間。此外，第二隔離阱區504沿第二阱區208的相對的側面及底部延伸，使得第二隔離阱區504設置於第二阱區208與下部阱區204之間。第一隔離阱區502及第二隔離阱區504分別是半導體基底202的彼此在側向上偏移第二距離D2的離散區。在一些實施例中，第二距離D2為約7.5微米、介於約7微米至8微米的範圍內或為另一適合的值。由於第一隔離阱區502及第二隔離阱區504設置於第一阱區206及第二阱區208周圍及之下且具有第二摻雜類型（例如，n型），因此在第一隔離阱區502及第二隔離阱區504的內周邊及外周邊處形成有利於第一阱區206與第二阱區208之間的電性隔離的PN接面。
隔離結構210設置於半導體基底202內且包括為第二多個半導體裝置104a至104b中的每一半導體裝置劃分裝置區的多個區。隔離結構210設置於第一阱區206及第二阱區208內且設置於第一隔離阱區502及第二隔離阱區504的相對的側面上。
第二多個半導體裝置104a至104b包括第一NMOS裝置104a及第二NMOS裝置104b。第一NMOS裝置104a及第二NMOS裝置104b分別包括設置於半導體基底202上的閘極結構212、設置於半導體基底202內的多個源極/汲極區222a至222c、拾取區220及隔離接觸區506。閘極結構212包括設置於半導體基底202上的閘極介電層214及上覆於閘極介電層214上的閘電極216。此外，閘極結構212包括彼此在側向上偏移的第一閘極段212a與第二閘極段212b。
在一些實施例中，所述多個源極/汲極區222a至222c包括第一源極/汲極區222a、第二源極/汲極區222b及第三源極/汲極區222c。第一源極/汲極區222a鄰近於第一閘極段212a的第一側面，第二源極/汲極區222b設置於第一閘極段212a與第二閘極段212b之間，且第三源極/汲極區222c鄰近於第二閘極段212b的第一側面。第一源極/汲極區222a、第二源極/汲極區222b及第三源極/汲極區222c各自為半導體基底202的彼此平行排列的各別的及/或離散的摻雜區。在一些實施例中，所述多個源極/汲極區222a至222c分別具有與第一阱區206及第二阱區208的第一摻雜類型（例如p型）相反的第二摻雜類型（例如n型）。所述多個源極/汲極區222a至222c相對於所述多個阱區204至208分別具有高的摻雜濃度。
在又一些實施例中，拾取區220為環形的且在側向上包圍所述多個源極/汲極區222a至222c。在一些實施例中，拾取區220包括第一摻雜類型（例如，p型）且電性耦合至對應的阱區。舉例而言，第一NMOS裝置104a的拾取區220設置於第一阱區206內且電性耦合至第一阱區206，且第二NMOS裝置104b的拾取區220設置於第二阱區208內且電性耦合至第二阱區208。在各種實施例中，拾取區220相對於第一阱區206及第二阱區208具有高的摻雜濃度。隔離接觸區506為環形的且在側向上包圍對應的拾取區220。此外，隔離接觸區506設置於第一隔離阱區502及第二隔離阱區504中的對應一者中且包括第二摻雜類型（例如，n型），所述隔離接觸區506相較於第一隔離阱區502及第二隔離阱區504具有更高的摻雜濃度。
第一NMOS裝置104a的第一源極/汲極區222a、第二源極/汲極區222b及第三源極/汲極區222c設置於第一阱區206內。在各種實施例中，第一NMOS裝置104a的第一源極區包括第一NMOS裝置104a的第二源極/汲極區222b，且第一NMOS裝置104a的第一汲極區包括第一NMOS裝置104a的第一源極/汲極區222a及第三源極/汲極區222c。此外，第二NMOS裝置104b的第一源極/汲極區222a、第二源極/汲極區222b及第三源極/汲極區222c設置於第二阱區208內。在一些實施例中，第二NMOS裝置104b的第二源極區包括第二NMOS裝置104b的第一源極/汲極區222a及第三源極/汲極區222c，且第二NMOS裝置104b的第二汲極區包括第二NMOS裝置104b的第二源極/汲極區222b。
第一NMOS裝置104a的閘電極216電性耦合至I/O端子108。在各種實施例中，第一NMOS裝置104a的第一源極區（例如，第一NMOS裝置104a的第二源極/汲極區222b）電性耦合至第一NMOS裝置104a的拾取區220及第二NMOS裝置104b的第二汲極區（例如，第二NMOS裝置104b的第二源極/汲極區222b），藉此界定第一NMOS裝置104a的第一主體接觸件。在又一些實施例中，第二NMOS裝置104b的第二源極區（例如，第二NMOS裝置104b的第一源極/汲極區222a及第三源極/汲極區222c）電性耦合至第二NMOS裝置104b的拾取區220，藉此界定第二NMOS裝置104b的與第一NMOS裝置104a的第一主體接觸件分開的第二主體接觸件。
由於第一NMOS裝置104a設置於第一阱區206中且第二NMOS裝置104b設置於第二阱區208中，其中第二阱區208自第一阱區206在側向上偏移第二距離D2，因此圖5的IC的ESD效能得以提高。舉例而言，經由IC傳播的ESD脈波可能會在第一NMOS裝置104a的閘電極216處引起電壓尖峰。由於第一阱區206與第二阱區208的分開以及第一NMOS裝置104a與第二NMOS裝置104b之間的耦合，因此第一NMOS裝置104a的閘電極216處的電壓尖峰小於臨限電壓（例如，可能會導致第一NMOS裝置104a的閘極介電層214「熔斷」的電壓）。此部分地由於第一NMOS裝置104a的第一主體接觸件與第二NMOS裝置104b的第二主體接觸件分開。因此，IC的ESD保護得到改良（例如，IC可承受電壓小於或等於約-2,000伏的ESD脈波）。此外，第一阱區206與第二阱區208的分開使第一NMOS裝置104a及第二NMOS裝置104b的臨限電壓增加了至少16%。因此，包括第一NMOS裝置104a及第二NMOS裝置104b的IC可滿足或超過某些特定應用的IC規範（例如，利用開路汲極輸出引腳的HBM ESD類別2裝置及更高類別的裝置）。
在各種實施例中，由於第二距離D2相對大（例如，大於約7微米），因此第一隔離阱區502及第二隔離阱區504保持彼此隔離及/或分立而使得摻雜劑自第一隔離阱區502及第二隔離阱區504向外擴散（例如，由於IC製造或操作期間的高熱）不會導致第一隔離阱區502與第二隔離阱區504彼此接觸。此部分地有利於第一阱區206與第二阱區208保持彼此分開。在再一些實施例中，由於第二距離D2小於約8微米，因此第一NMOS裝置104a及第二NMOS裝置104b的側向覆蓋區減小，藉此增加可設置於半導體基底202內及/或上的半導體裝置的數目。
圖6是示出沿線A-A’截取的圖5的IC的一些實施例的俯視圖600。在一些實施例中，圖5的剖視圖500是沿圖6的俯視圖600的線A-A’截取的。在各種實施例中，為了易於說明，自圖6的俯視圖600省略隔離結構（圖6的210）。在再一些實施例中，圖6的俯視圖600更包括接觸區604，為了易於說明，自圖5的剖視圖500省略接觸區604。
如圖6的俯視圖600所示，第一隔離阱區502與第二隔離阱區504彼此在側向上偏移第二距離D2。在一些實施例中，第一隔離阱區502及第二隔離阱區504為環形的。此外，多個導通孔602上覆於拾取區220上且被配置成經由對應的拾取區220將獨立偏壓施加至第一阱區206及/或第二阱區208。另外，接觸區604為環形的且在側向上包圍第一隔離阱區502及第二隔離阱區504中的對應一者。接觸區604包括第一摻雜類型且被配置成將獨立電壓施加至下部阱區204。
圖7是示出與圖5的IC的一些替代實施例對應的橫截面700，其中內連線結構702上覆於半導體基底202上且一或多個I/O結構718（例如，接合接墊、焊料凸塊等）上覆於內連線結構702上。
在各種實施例中，內連線結構702包括設置於內連線介電結構704內的多個導電接觸件706、多條導線708及多個導通孔712。內連線結構702被配置成將第一NMOS裝置104a及第二NMOS裝置104b的區及/或結構彼此電性耦合。在各種實施例中，內連線結構702被配置成以預定方式將第一NMOS裝置104a與第二NMOS裝置104b彼此電性耦合，例如，如圖4及圖5所示及/或所述。鈍化層714上覆於內連線結構702上。一或多個上部導通孔716設置於鈍化層714中且上覆於所述多條導線708中的上部導線上。此外，所述一或多個I/O結構718設置於位於所述一或多個上部導通孔716之上的鈍化層714中。在各種實施例中，所述一或多個I/O結構718可被配置為開路汲極I/O結構。
圖8至圖13是示出用於形成包括設置於多個阱區中的第一多個半導體裝置的IC的方法的一些實施例的剖視圖800至1300。儘管圖8至圖13中所示的剖視圖800至1300是參照一種方法闡述的，然而應理解，圖8至圖13中所示的結構不限於所述方法，而是可獨立於所述方法。儘管圖8至圖13被闡述為一系列動作，然而應理解，該些動作並非限制性的，在其他實施例中可變更動作的次序，且所揭露的方法亦適用於其他結構。在其他實施例中，示出及/或闡述的一些動作可全部或部分省略。
如圖8的剖視圖800所示，提供半導體基底202且在半導體基底202中形成隔離結構210。半導體基底202可為或包含例如以下材料：矽、單晶矽、CMOS塊、鍺、矽鍺、砷化鎵、絕緣體上矽（SOI）或某種其他適合的半導體主體。在各種實施例中，用於形成隔離結構210的製程可包括：在半導體基底202的頂表面之上形成罩幕層（未示出）；根據罩幕層選擇性地蝕刻半導體基底202以形成延伸至半導體基底202的頂表面中的一或多個溝渠；使用介電材料（例如，二氧化矽、氮化矽、碳化矽等）填充（例如，藉由化學氣相沈積（chemical vapor deposition，CVD）、物理氣相沈積（physical vapor deposition，PVD）、原子層沈積（atomic layer deposition，ALD）、熱氧化（thermal oxidation）等）所述一或多個溝渠；以及實行移除製程以移除罩幕層。在一些實施例中，在使用介電材料填充所述一或多個溝渠之後，可對介電材料實行平坦化製程（例如，化學機械平坦化（chemical mechanical planarization，CMP）製程）。
如圖9的剖視圖900所示，對半導體基底202實行一或多個離子注入製程以在半導體基底202內形成一或多個摻雜區。在各種實施例中，可實行所述一或多個離子注入製程以形成多個阱區204至208及502至504。在一些實施例中，所述多個阱區204至208、502至504包括第一阱區206、第二阱區208、下部阱區204、第一隔離阱區502及第二隔離阱區504。在一些實施例中，所述一或多個離子注入製程可各自包括：在半導體基底202的頂表面之上形成罩幕層（未示出）；根據罩幕層選擇性地將摻雜劑注入至半導體基底202中；以及實行移除製程以移除罩幕層。在再一些實施例中，可實行第一離子注入製程以形成第一阱區206、第二阱區208及下部阱區204，且可實行單獨的第二離子注入製程以形成第一隔離阱區502及第二隔離阱區504。在一些實施例中，第一阱區206、第二阱區208及下部阱區204分別包括第一摻雜類型（例如，p型），且第一隔離阱區502及第二隔離阱區504分別包括與第一阱區206及第二阱區208的第一摻雜類型相反的第二摻雜類型（例如，n型）。此外，第一隔離阱區502與第二隔離阱區504彼此在側向上偏移第二距離D2。在各種實施例中，距離D2為約7.5微米、介於約7微米至約8微米的範圍內或為某個其他適合的值。在各種實施例中，所述多個阱區204至208、502至504具有如圖6的俯視圖600所示及/或所述的佈局。
在再一些實施例中，可實行所述一或多個離子注入製程以形成如圖2及圖3所示及/或所述的所述多個阱區204至208。在此種實施例中，省略第一隔離阱區502及第二隔離阱區504且形成所述多個阱區204至208使得下部阱區204在側向上包圍第一阱區206及第二阱區208二者，下部阱區204包括第一摻雜類型（例如p型），且第一阱區206及第二阱區208包括第二摻雜類型（例如n型）。
如圖10的剖視圖1000所示，在第一阱區206及第二阱區208之上形成閘極結構212。每一閘極結構212包括設置於半導體基底202上的閘極介電層214及上覆於閘極介電層214上的閘電極216。此外，閘極結構212包括彼此在側向上偏移的第一閘極段212a與第二閘極段212b。在各種實施例中，第一閘極段212a及第二閘極段212b在第一方向上連續延伸且彼此平行排列（例如，參見圖6）。在一些實施例中，用於形成閘極結構212的製程包括：沈積（例如，藉由CVD、PVD、ALD、熱氧化等）位於半導體基底202的頂表面之上的閘極介電材料；沈積（例如，藉由CVD、PVD、濺鍍、電鍍、無電鍍覆等）位於閘極介電材料之上的閘電極材料；以及藉由罩幕層（未示出）對閘極介電材料及閘電極材料進行圖案化。閘電極216可為或包含例如以下材料：複晶矽、鋁、銅、鈦、鉭、鎢、鉬、鈷、另一導電材料或前述材料的任何組合。閘極介電層214可為或包含例如以下材料：氧化物（例如，二氧化矽）、氮化矽、諸如氧化鉿、氧化鉭、氧化鋁、氧化鋯等高介電常數介電材料、另一適合的介電材料或前述材料的任何組合。在一些實施例中，形成閘極結構212使得閘極結構212具有如圖3或圖6所示的佈局。
如圖11的剖視圖1100所示，對半導體基底202實行一或多個離子注入製程以在半導體基底202內形成摻雜區，藉此在半導體基底202上界定多個半導體裝置104a至104b。在一些實施例中，實行所述一或多個離子注入製程以形成多個源極/汲極區222a至222c、拾取區220及隔離接觸區506。在各種實施例中，所述一或多個離子注入製程可各自包括：在半導體基底202的頂表面之上形成罩幕層（未示出）；選擇性地將摻雜劑注入至半導體基底202中；以及實行移除製程以移除罩幕層。在一些實施例中，所述多個源極/汲極區222a至222c具有與第一阱區206及第二阱區208的第一摻雜類型相反的第二摻雜類型，拾取區220具有第一摻雜類型，且隔離接觸區506具有第二摻雜類型。在再一些實施例中，實行所述一或多個離子注入製程使得所述多個源極/汲極區222a至222c、拾取區220及隔離接觸區506具有如圖6所示及/或所述的佈局。
在再一些實施例中，可實行所述一或多個離子注入製程以形成如圖2及圖3所示及/或所述的所述多個源極/汲極區222a至222c及拾取區220。在此種實施例中，省略隔離接觸區506，所述多個源極/汲極區222a至222c具有第一摻雜類型，且拾取區220具有第二摻雜類型。
如圖12的剖視圖1200所示，在半導體基底202之上形成內連線結構702。內連線結構702包括設置於內連線介電結構704內的多個導電接觸件706、多條導線708及多個導通孔712。在各種實施例中，可藉由一或多種CVD製程、PVD製程、ALD製程或類似製程形成內連線介電結構704。此外，可藉由一或多種圖案化製程、一或多種沈積製程及/或一些其他適合的製造製程來形成所述多個導電接觸件706、所述多條導線708及所述多個導通孔712。
如圖13的剖視圖1300所示，在內連線結構之上形成一或多個I/O結構718、一或多個上部導通孔716及鈍化層714。在一些實施例中，藉由CVD製程、PVD製程、ALD製程或類似製程形成鈍化層714。此外，可藉由一或多種圖案化製程、一或多種沈積製程及/或一些其他適合的製造製程來形成所述一或多個I/O結構718及所述一或多個上部導通孔716。
圖14示出用於形成包括設置於多個阱區中的第一多個半導體裝置的IC的方法1400的一些實施例。儘管方法1400被示出及/或闡述為一系列動作或事件，然而應理解，所述方法不限於所示次序或動作。因此，在一些實施例中，所述動作可以與所示者不同的次序施行，及/或可同時施行。此外，在一些實施例中，所示動作或事件可被細分成多個動作或事件，所述多個動作或事件可在單獨的時間施行或與其他動作或子動作同時施行。在一些實施例中，可省略一些示出的動作或事件，且可包括其他未示出的動作或事件。
在動作1402處，在半導體基底內形成隔離結構。圖8是示出與動作1402的一些實施例對應的剖視圖800。
在動作1404處，在半導體基底內形成多個阱區，其中所述多個阱區包括自第二阱區在側向上偏移非零距離的第一阱區。圖9是示出與動作1404的一些實施例對應的剖視圖900。
在動作1406處，在所述多個阱區之上形成閘極結構，其中每一閘極結構包括位於閘極介電層之上的閘電極且更包括自第二閘極段在側向上偏移的第一閘極段。圖10是示出與動作1406的一些實施例對應的剖視圖1000。
在動作1408處，對半導體基底實行摻雜製程以在第一阱區及第二阱區中界定多個源極/汲極區及拾取區，其中所述多個源極/汲極區設置於第一閘極段及第二閘極段的相對的側面上。圖11是示出與動作1408的一些實施例對應的剖視圖1100。
在動作1410處，在半導體基底之上形成內連線結構。圖12是示出與動作1410的一些實施例對應的剖視圖1200。
在動作1412處，在內連線結構之上形成一或多個輸入/輸出（I/O）結構。圖13是示出與動作1412的一些實施例對應的剖視圖1300。
因此，在一些實施例中，本揭露是有關於一種IC，所述IC具有設置於第一阱區中的第一半導體裝置及設置於第二阱區中的第二半導體裝置，第二阱區自第一阱區在側向上偏移非零距離。
在一些實施例中，本申請案提供一種積體電路（IC），所述積體電路包括：第一半導體裝置，設置於半導體基底上，其中所述第一半導體裝置包括第一閘極結構、第一源極區及第一汲極區，其中所述第一源極區及所述第一汲極區設置於第一阱區中，其中所述第一阱區包括第一摻雜類型且所述第一源極區及所述第一汲極區包括與所述第一摻雜類型相反的第二摻雜類型；第二半導體裝置，設置於所述半導體基底上，其中所述第二半導體裝置包括第二閘極結構、第二源極區及第二汲極區，其中所述第二源極區及所述第二汲極區設置於第二阱區中，其中所述第二阱區包括所述第一摻雜類型且所述第二源極區及所述第二汲極區包括所述第二摻雜類型，其中所述第一阱區自所述第二阱區在側向上偏移第一距離；以及第三阱區，設置於所述半導體基底中且在側向上位於所述第一阱區與所述第二阱區之間，其中所述第三阱區包括所述第二摻雜類型。
在一些實施例中，本申請案提供一種積體電路（IC），所述積體電路包括：第一半導體裝置及第二半導體裝置，設置於半導體基底上，其中所述第一半導體裝置的第一源極區及第一汲極區設置於第一阱區內，其中所述第二半導體裝置的第二源極區及第二汲極區設置於第二阱區內，其中所述第一阱區及所述第二阱區設置於所述半導體基底內且彼此在側向上偏移非零距離；以及第一拾取區，設置於所述第一阱區中，其中所述第一拾取區及所述第一阱區具有第一摻雜類型，且其中所述第二汲極區經由所述第一拾取區直接電性耦合至所述第一阱區。
在一些實施例中，本申請案提供一種用於形成積體電路（IC）的方法，所述方法包括：在半導體基底內形成隔離結構；對所述半導體基底進行摻雜以形成第一阱區、第二阱區及下部阱區，其中所述第一阱區及所述第二阱區具有第一摻雜類型，其中所述下部阱區在側向上設置於所述第一阱區與所述第二阱區之間；在所述第一阱區上形成第一閘極結構且在所述第二阱區上形成第二閘極結構；對所述半導體基底進行摻雜以在所述第一阱區中形成第一源極區及第一汲極區且在所述第二阱區中形成第二源極區及第二汲極區，其中所述第一源極區、所述第一汲極區、所述第二源極區及所述第二汲極區具有與所述第一摻雜類型相反的第二摻雜類型；對所述半導體基底進行摻雜以在所述第一阱區中形成第一拾取區；以及在所述半導體基底之上形成內連線結構，其中所述內連線結構包括經由所述第一拾取區將所述第一阱區直接電性耦合至所述第二源極區的導線及導通孔。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、取代及變更。
100、400:電路圖 101a、404a:第一電流路徑 101b、404b:第二電流路徑 102a:第一PMOS裝置/第一多個半導體裝置 102ab、104ab:第一主體接觸件 102b:第二PMOS裝置/第一多個半導體裝置 102bb、104bb:第二主體接觸件 103a:第一ESD裝置 103b:第二ESD裝置 104a:第二多個半導體裝置/第一NMOS裝置/半導體裝置 104b:第二多個半導體裝置/第二NMOS裝置/半導體裝置 107:輸入端子 108:I/O端子 109:輸出節點 110:第一電壓軌 111:電阻器 112:第二電壓軌 113:第一ESD脈波 114:第一節點 116:第二節點 200、500、800、900、1000、1100、1200、1300:剖視圖 202:半導體基底 204:阱區/下部阱區 206:阱區/第一阱區 208:阱區/第二阱區 210:隔離結構 212:閘極結構 212a:第一閘極段 212b:第二閘極段 212c:耦合段 214:閘極介電層 216:閘電極 220:拾取區 222a:源極/汲極區/第一源極/汲極區 222b:源極/汲極區/第二源極/汲極區 222c:源極/汲極區/第三源極/汲極區 300:俯視圖 302、602、712:導通孔 401:第三ESD裝置 402:第二ESD脈波 406:第一節點 408:第二節點 502:第一隔離阱區/阱區 504:第二隔離阱區/阱區 506:隔離接觸區 600:俯視圖 604:接觸區 700:橫截面 702:內連線結構 704:內連線介電結構 706:導電接觸件 708:導線 714:鈍化層 716:上部導通孔 718:I/O結構 1400:方法 1402、1404、1406、1408、1410、1412:動作 A-A’:線 D1:第一距離 D2:第二距離/距離
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。另外，所述圖式是作為本揭露實施例的實例進行例示，而非旨在進行限制。 圖1是示出包括具有改良的靜電放電（ESD）效能的第一多個半導體裝置及第二多個半導體裝置的積體電路（IC）的一些實施例的電路圖。 圖2是示出包括設置於多個阱區中的第一多個半導體裝置的IC的一些實施例的剖視圖。 圖3是示出圖2的IC的一些實施例的俯視圖。 圖4是示出圖1的IC的一些其他實施例的電路圖。 圖5是示出包括設置於多個阱區中的第二多個半導體裝置的IC的一些實施例的剖視圖。 圖6是示出圖5的IC的一些實施例的俯視圖。 圖7是示出圖5的IC的一些其他實施例的剖視圖。 圖8至圖13是示出用於形成包括設置於多個阱區中的多個半導體裝置的IC的方法的一些實施例的一系列剖視圖。 圖14示出用於形成包括設置於多個阱區中的多個半導體裝置的IC的方法的一些實施例。
100:電路圖
101a:第一電流路徑
101b:第二電流路徑
102a:第一PMOS裝置/第一多個半導體裝置
102ab:第一主體接觸件
102b:第二PMOS裝置/第一多個半導體裝置
102bb:第二主體接觸件
103a:第一ESD裝置
103b:第二ESD裝置
104a:第二多個半導體裝置/第一NMOS裝置/半導體裝置
104b:第二多個半導體裝置/第二NMOS裝置/半導體裝置
107:輸入端子
108:I/O端子
109:輸出節點
110:第一電壓軌
111:電阻器
112:第二電壓軌
113:第一ESD脈波
114:第一節點
116:第二節點

Claims (20)

  1. 一種積體電路，包括： 第一半導體裝置，設置於半導體基底上，其中所述第一半導體裝置包括第一閘極結構、第一源極區及第一汲極區，其中所述第一源極區及所述第一汲極區設置於第一阱區中，其中所述第一阱區包括第一摻雜類型且所述第一源極區及所述第一汲極區包括與所述第一摻雜類型相反的第二摻雜類型； 第二半導體裝置，設置於所述半導體基底上，其中所述第二半導體裝置包括第二閘極結構、第二源極區及第二汲極區，其中所述第二源極區及所述第二汲極區設置於第二阱區中，其中所述第二阱區包括所述第一摻雜類型且所述第二源極區及所述第二汲極區包括所述第二摻雜類型，其中所述第一阱區自所述第二阱區在側向上偏移第一距離；以及 第三阱區，設置於所述半導體基底中且在側向上位於所述第一阱區與所述第二阱區之間，其中所述第三阱區包括所述第二摻雜類型。
  2. 如請求項1所述的積體電路，其中所述第一半導體裝置更包括設置於所述第一阱區中的第一拾取區，其中所述第一拾取區直接電性耦合至所述第一源極區及所述第二汲極區。
  3. 如請求項2所述的積體電路，其中所述第一拾取區包括所述第一摻雜類型且為環形的。
  4. 如請求項2所述的積體電路，其中所述第二半導體裝置更包括設置於所述第二阱區中的第二拾取區，其中所述第二拾取區直接電性耦合至所述第二源極區。
  5. 如請求項4所述的積體電路，其中所述第二拾取區包括所述第一摻雜類型且為環形的。
  6. 如請求項1所述的積體電路，其中所述第一汲極區包括位於所述第一阱區中的第一摻雜區及位於所述第一阱區中的第二摻雜區，其中所述第一源極區在側向上設置於所述第一摻雜區與所述第二摻雜區之間。
  7. 如請求項6所述的積體電路，其中所述第一閘極結構包括第一閘極段及第二閘極段，其中所述第一閘極段位於所述第一摻雜區與所述第一源極區之間，且其中所述第二閘極段位於所述第一源極區與所述第二摻雜區之間。
  8. 如請求項6所述的積體電路，其中所述第二源極區包括位於所述第二阱區中的第三摻雜區及位於所述第二阱區中的第四摻雜區，其中所述第二汲極區在側向上設置於所述第三摻雜區與所述第四摻雜區之間。
  9. 一種積體電路，包括： 第一半導體裝置及第二半導體裝置，設置於半導體基底上，其中所述第一半導體裝置的第一源極區及第一汲極區設置於第一阱區內，其中所述第二半導體裝置的第二源極區及第二汲極區設置於第二阱區內，其中所述第一阱區及所述第二阱區設置於所述半導體基底內且彼此在側向上偏移非零距離；以及 第一拾取區，設置於所述第一阱區中，其中所述第一拾取區及所述第一阱區具有第一摻雜類型，且其中所述第二汲極區經由所述第一拾取區直接電性耦合至所述第一阱區。
  10. 如請求項9所述的積體電路，更包括： 下部阱區，設置於所述半導體基底內，其中所述下部阱區在側向上環繞所述第一阱區及所述第二阱區二者且直接下伏於所述第一阱區及所述第二阱區二者下。
  11. 如請求項10所述的積體電路，其中所述下部阱區包括與所述第一摻雜類型相反的第二摻雜類型，其中所述下部阱區沿著所述非零距離連續地在側向上延伸。
  12. 如請求項11所述的積體電路，其中所述第一半導體裝置及所述第二半導體裝置分別被配置為p通道金屬氧化物半導體裝置。
  13. 如請求項10所述的積體電路，更包括： 第一隔離阱區，設置於所述第一阱區與所述下部阱區之間；以及 第二隔離阱區，設置於所述第二阱區與所述下部阱區之間； 其中所述第一隔離阱區及所述第二隔離阱區具有與所述第一摻雜類型相反的第二摻雜類型，其中所述下部阱區包括所述第一摻雜類型。
  14. 如請求項13所述的積體電路，更包括： 第一隔離接觸區，設置於所述第一隔離阱區內，其中所述第一隔離接觸區為環形的且在側向上包圍所述第一拾取區。
  15. 如請求項13所述的積體電路，其中所述第一半導體裝置及所述第二半導體裝置分別被配置為n通道金屬氧化物半導體裝置。
  16. 一種用於形成積體電路的方法，所述方法包括： 在半導體基底內形成隔離結構； 對所述半導體基底進行摻雜以形成第一阱區、第二阱區及下部阱區，其中所述第一阱區及所述第二阱區具有第一摻雜類型，其中所述下部阱區在側向上設置於所述第一阱區與所述第二阱區之間； 在所述第一阱區上形成第一閘極結構且在所述第二阱區上形成第二閘極結構； 對所述半導體基底進行摻雜以在所述第一阱區中形成第一源極區及第一汲極區且在所述第二阱區中形成第二源極區及第二汲極區，其中所述第一源極區、所述第一汲極區、所述第二源極區及所述第二汲極區具有與所述第一摻雜類型相反的第二摻雜類型； 對所述半導體基底進行摻雜以在所述第一阱區中形成第一拾取區；以及 在所述半導體基底之上形成內連線結構，其中所述內連線結構包括經由所述第一拾取區將所述第一阱區直接電性耦合至所述第二源極區的導線及導通孔。
  17. 如請求項16所述的方法，其中所述下部阱區具有所述第二摻雜類型且鄰接所述第一阱區的側面及所述第二阱區的側面。
  18. 如請求項16所述的方法，更包括： 對所述半導體基底進行摻雜以形成第一隔離阱區及第二隔離阱區，其中所述第一隔離阱區設置於所述第一阱區與所述下部阱區之間，且其中所述第二隔離阱區設置於所述第二阱區與所述下部阱區之間。
  19. 如請求項18所述的方法，其中所述第一隔離阱區及所述第二隔離阱區具有所述第二摻雜類型且所述下部阱區具有所述第一摻雜類型。
  20. 如請求項16所述的方法，其中所述第一拾取區為環形的且在側向上包圍所述第一源極區及所述第一汲極區。
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