CN220121842U - 集成电路 - Google Patents

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黄筱晴
徐浩桦
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Abstract

本实用新型提供一种集成电路(IC)，所述集成电路包括设置于半导体衬底上的第一半导体装置及第二半导体装置。第一半导体装置包括第一闸极结构、第一源极区及第一汲极区。第一源极区及第一汲极区设置于第一阱区中。第二半导体装置包括第二闸极结构、第二源极区及第二汲极区。第二源极区及第二汲极区设置于第二阱区中。第一阱区及第二阱区包括第一掺杂类型。第一阱区自第二阱区在侧向上偏移第一距离。第三阱区设置于半导体衬底中且在侧向上位于第一阱区与第二阱区之间。第三阱区包括与第一掺杂类型相反的第二掺杂类型。

Description

集成电路
技术领域
本实用新型涉及一种集成电路。
背景技术
现代集成电路(integrated circuit，IC)包括数百万或数十亿个位于半导体衬底(例如，硅)上的半导体装置。静电放电(electrostatic discharge，ESD)是静电电荷的突然释放，此可能会在IC内引起高的电场及高的电流。ESD脉波可例如通过使电晶体的闸极介电质“熔断”或通过使装置的主动区“熔化”而损坏半导体装置。若半导体装置被ESD脉波损坏，则IC的操作性可差于预期，或者甚至可能会完全不可操作。
实用新型内容
本实用新型提供一种集成电路，包括：第一半导体装置，设置于半导体衬底上，其中所述第一半导体装置包括第一闸极结构、第一源极区及第一汲极区，其中所述第一源极区及所述第一汲极区设置于第一阱区中，其中所述第一阱区包括第一掺杂类型且所述第一源极区及所述第一汲极区包括与所述第一掺杂类型相反的第二掺杂类型；第二半导体装置，设置于所述半导体衬底上，其中所述第二半导体装置包括第二闸极结构、第二源极区及第二汲极区，其中所述第二源极区及所述第二汲极区设置于第二阱区中，其中所述第二阱区包括所述第一掺杂类型且所述第二源极区及所述第二汲极区包括所述第二掺杂类型，其中所述第一阱区自所述第二阱区在侧向上偏移第一距离；以及第三阱区，设置于所述半导体衬底中且在侧向上位于所述第一阱区与所述第二阱区之间，其中所述第三阱区包括所述第二掺杂类型。
本实用新型提供一种集成电路，包括：第一半导体装置及第二半导体装置，设置于半导体衬底上，其中所述第一半导体装置的第一源极区及第一汲极区设置于第一阱区内，其中所述第二半导体装置的第二源极区及第二汲极区设置于第二阱区内，其中所述第一阱区及所述第二阱区设置于所述半导体衬底内且彼此在侧向上偏移非零距离；以及第一拾取区，设置于所述第一阱区中，其中所述第一拾取区及所述第一阱区具有第一掺杂类型，且其中所述第二汲极区经由所述第一拾取区直接电性耦合至所述第一阱区。
附图说明
通过结合附图阅读以下详细说明，会最佳地理解本公开的态样。应注意，根据行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。另外，所述附图是作为本公开实施例的实例进行例示，而非旨在进行限制。
图1是示出包括具有改良的静电放电(ESD)效能的第一多个半导体装置及第二多个半导体装置的集成电路(IC)的一些实施例的电路图。
图2是示出包括设置于多个阱区中的第一多个半导体装置的IC的一些实施例的剖视图。
图3是示出图2的IC的一些实施例的俯视图。
图4是示出图1的IC的一些其他实施例的电路图。
图5是示出包括设置于多个阱区中的第二多个半导体装置的IC的一些实施例的剖视图。
图6是示出图5的IC的一些实施例的俯视图。
图7是示出图5的IC的一些其他实施例的剖视图。
图8至图13是示出用于形成包括设置于多个阱区中的多个半导体装置的IC的方法的一些实施例的一系列剖视图。
图14示出用于形成包括设置于多个阱区中的多个半导体装置的IC的方法的一些实施例。
具体实施方式
本公开提供用于实施本公开的不同特征的诸多不同实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，该些仅为实例且不旨在进行限制。举例而言，以下说明中将第一特征形成于第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且亦可包括其中第一特征与第二特征之间可形成有附加特征进而使得第一特征与第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号及/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“位于…之下(beneath)”、“位于…下方(below)”、“下部的(lower)”、“位于…上方(above)”、“上部的(upper)”及类似用语等空间相对性用语来阐述图中所示的一个装置或特征与另一(其他)装置或特征的关系。所述空间相对性用语旨在除图中所绘示的定向外亦囊括装置在使用或操作中的不同定向。设备可具有其他定向(旋转90度或处于其他定向)，且本文中所使用的空间相对性描述语可同样对应地进行解释。
集成电路(IC)可包括被配置为金属氧化物半导体场效电晶体(metal-oxide-semiconductor field-effect transistor，MOSFET)的多个半导体装置。半导体装置分别包括设置于半导体衬底中的源极区及汲极区。此外，半导体装置分别包括设置于汲极区与源极区之间的半导体衬底之上的闸极堆迭，所述闸极堆迭包括上覆于闸极介电质上的闸电极。
另外，IC包括多个输入/输出(input/output，I/O)结构(例如，接合接垫、焊料凸块等)。所述多个I/O结构被配置成在IC与IC的封装(例如，贯穿孔封装(through-holepackage)、表面安装封装、芯片载体封装、引脚栅阵列封装(pin grid array package)、小外廓封装(small outline package)、扁平封装、芯片规模封装、球栅阵列封装等)之间提供电性连接。在一些实施例中，所述多个I/O结构中的I/O结构被配置为开路汲极(open-drain)I/O结构(例如，开路汲极输出接垫)。在此种实施例中，IC包括开路汲极缓冲电路。开路汲极缓冲电路包括被配置成自I/O结构接收控制讯号的第一多个半导体装置及多个静电放电(ESD)装置。第一多个半导体装置及多个ESD装置中的每一者可被配置为MOSFET。第一多个半导体装置包括彼此串联耦合的第一半导体装置与第二半导体装置。通常，第一半导体装置及第二半导体装置设置于单个阱区内，使得第一半导体装置与第二半导体装置共享直接电性耦合至第二半导体装置的源极区的单个主体区。所述多个ESD装置包括第一ESD装置及第二ESD装置。
开路汲极缓冲电路被配置成基于施加至第一半导体装置的闸电极的控制讯号的值(例如，自外部IC施加至I/O结构)将输出提供至IC的一或多个其他半导体装置(例如，内部IC逻辑装置)。举例而言，第一半导体装置的闸电极耦合至I/O结构，第一半导体装置的汲极耦合至IC的输出节点，第一半导体装置的源极耦合至第二半导体装置的汲极，且第二半导体装置的源极耦合至电压轨(voltage rail)。端视施加至I/O结构的控制讯号的值，IC的输出节点处的电压将为高(例如，逻辑“1”)或低(例如，逻辑“0”)。
IC的一个挑战在于IC易被静电放电(ESD)脉波损坏。举例而言，若发生ESD事件，则ESD脉波可能会严重损坏IC(例如，使闸极介电质“熔断”、使主动区“熔化”等)。对IC易被ESD脉波损坏进行表征的一种常用模型是人体模型(human-body model，HBM)。对于某些应用(例如，HBM ESD类别2装置)，IC必须在预定ESD脉波电压(例如，2,000伏)下通过HBM测试。第一ESD装置及第二ESD装置被配置成减轻ESD脉波对第一半导体装置及第二半导体装置的损坏。举例而言，第一ESD装置的汲极区耦合至I/O结构且第一ESD装置的源极区耦合至第二ESD装置。若在I/O结构处侦测到ESD脉波，则第一ESD装置及第二ESD装置导通而使得来自ESD脉波的大多数电流经由第一ESD装置及第二ESD装置行进至地。然而，由于在HBM测试期间ESD脉波电压的值相对大，因此第一半导体装置可能会被损坏。
举例而言，在HBM测试期间，ESD脉波被施加至IC且可经由IC(例如，经由I/O结构)传播至第一半导体装置的闸极堆迭。然而，ESD脉波在第一半导体装置的闸电极处引起可能会严重损坏第一半导体装置(例如，由于闸极至源极(gate-to-source)电压超过临限电压而使第一半导体装置的闸极介电质“熔断”)的电压尖峰，藉此导致对IC的损坏及在预定ESD脉波电压下进行的HBM测试的失败。第一半导体装置的闸极堆迭上的电压尖峰可能会严重损坏第一半导体装置，乃因第一半导体装置与第二半导体装置共享单个主体区(bodyregion)，使得第一半导体装置的闸电极与单个主体区之间的电压差大于闸极介电质的故障电压(例如，在此位置处闸极与主体区之间的电压差将导致闸极介电质“熔断”)。此可能会降低IC的耐久性且导致IC的HBM测试失败。
本申请案的各种实施例是有关于一种IC，所述IC包括具有改良的ESD保护的第一半导体装置及第二半导体装置(例如，开路汲极缓冲电路的MOSFET)。第一半导体装置的闸电极耦合至I/O结构，第一半导体装置的汲极耦合至IC的输出节点，第一半导体装置的源极耦合至第二半导体装置的汲极，且第二半导体装置的源极耦合至电压轨。第一半导体装置的源极及汲极设置于第一阱区中，且第二半导体装置的源极及汲极设置于第二阱区中，第二阱区自第一阱区在侧向上偏移非零距离。此外，第一半导体装置及第二半导体装置彼此耦合使得第一半导体装置具有与第二半导体装置的第二主体接触件分开的第一主体接触件。由于第一半导体装置及第二半导体装置设置于单独的阱区中，因此第一半导体装置的临限电压(例如，可能会导致第一半导体装置的闸极介电质“熔断”的电压)增加。因此，若ESD脉波经由IC传播至I/O结构且在第一半导体装置的闸电极处引起电压尖峰，则电压尖峰将因第一主体接触件与第二主体接触件分开而为低。因此，第一半导体装置的闸电极处的电压可小于第一半导体装置的临限电压。因此，包括第一半导体装置及第二半导体装置的IC具有改良的(例如，增加的)ESD保护。
图1是示出集成电路(IC)的一些实施例的电路图100，所述集成电路包括具有改良的静电放电(ESD)效能的第一多个半导体装置102a至102b及第二多个半导体装置104a至104b。在一些实施例中，图1的IC可被配置为输入/输出(I/O)电路、开路汲极缓冲电路或类似电路。
在一些实施例中，IC包括第一多个半导体装置102a至102b、第二多个半导体装置104a至104b、第一ESD装置103a、第二ESD装置103b及电阻器111。在各种实施例中，第一多个半导体装置102a至102b包括第一p通道金属氧化物半导体(p-channel metal-oxidesemiconductor，PMOS)装置102a及第二PMOS装置102b，且第二多个半导体装置104a至104b包括第一n通道金属氧化物半导体(n-channel metal oxide semiconductor，NMOS)装置104a及第二NMOS装置104b。在又一些实施例中，第一ESD装置103a及第二ESD装置103b分别被配置为NMOS装置或另一适合的半导体装置。
输入/输出(I/O)端子108电性耦合至第一PMOS装置102a的闸极及第一NMOS装置104a的闸极。电阻器111耦合于I/O端子108与第一PMOS装置102a的闸极及第一NMOS装置104a的闸极之间。第一PMOS装置102a及第一NMOS装置104a的输入端子107位于电阻器111与第一PMOS装置102a的闸极及第一NMOS装置104a的闸极之间。在一些实施例中，电阻器111的电阻为约100欧姆(ohms)、约200欧姆、介于约150欧姆至约250欧姆的范围内或另一适合的值。第一NMOS装置104a的汲极耦合至输出节点109且第一NMOS装置104a的源极耦合至第二NMOS装置104b的汲极。在各种实施例中，输出节点109耦合至IC的一或多个其他半导体装置(未示出)(例如，内部IC逻辑装置)。在各种实施例中，第二NMOS装置104b的源极耦合至第一电压轨110且第二NMOS装置104b的闸极为浮置的。第一PMOS装置102a的汲极耦合至输出节点109且第一PMOS装置102a的源极耦合至第一节点114。在各种实施例中，第二PMOS装置102b的汲极耦合至第一节点114，第二PMOS装置102b的闸电极为浮置的，且第二PMOS装置102b的源极耦合至第二节点116。在一些实施例中，第二节点116耦合至第二电压轨112。
在一些实施例中，第一ESD装置103a耦合于I/O端子108与第一电压轨110之间且第二ESD装置103b耦合于第一电压轨110与第二电压轨112之间。第一ESD装置及第二ESD装置103a至103b被配置成减轻ESD事件对第一多个半导体装置102a至102b及/或第二多个半导体装置104a至104b的损坏。举例而言，在ESD事件期间(例如，在HBM测试期间)，第一ESD脉波113(例如，正ESD脉波)被施加至I/O端子108，其中存在跨过第一多个半导体装置102a至102b的第一电流路径101a及跨过第一ESD装置及第二ESD装置103a至103b的第二电流路径101b。在一些实施例中，第二电压轨112耦合至地且第一电压轨110处于较第二电压轨112高的电压(例如，处于约0.7伏或高于0.7伏)。在侦测到ESD事件之后，第一ESD装置及第二ESD装置103a至103b导通，使得来自第一ESD脉波113的大多数电流经过自I/O端子108至第二电压轨112(例如，地)的第二电流路径101b。然而，来自第一ESD脉波113的至少一部分电流经过跨越第一PMOS装置102a的闸极并经由第二PMOS装置102b到达第二电压轨112(例如，地)的第一电流路径101a。
在各种实施例中，第一PMOS装置102a及第二PMOS装置102b设置于单独的阱区(例如，如图2及图3中所示及/或所述)中，且因此具有单独的主体区。在此种实施例中，第一PMOS装置102a具有与第二PMOS装置102b的第二主体接触件102bb分开的第一主体接触件102ab，藉此引起第一PMOS装置102a的闸电极与第一节点114之间的第一电压降以及第一节点114与第二节点116之间(即，第二PMOS装置102b两端)的第二电压降。因此，在ESD事件期间，第一PMOS装置102a的闸电极处的电压尖峰将为低的(例如，由于第一PMOS装置102a及第二PMOS装置102b两端的两个电压降)。因此，第一PMOS装置102a的闸电极处的电压小于临限电压(例如，可能会导致第一PMOS装置102a的闸极介电层“熔断”的电压)。因此，IC具有增强的ESD保护且可承受相对大的ESD脉波(例如，大于或等于2,000伏的ESD脉波)。在一些实施例中，第一主体接触件102ab可被配置为及/或被称为第一PMOS装置102a的第一阱区或第一阱接触件。在又一些实施例中，第二PMOS装置102b的第二主体接触件102bb可被配置为及/或被称为第二PMOS装置102b的第二阱区或第二阱接触件。
此外，可例如在自IC移除电源时实行人体模型(HBM)测试，使得电源自第一电压轨110及/或第二电压轨112被移除。当IC的电源/地在第一电压轨110及/或第二电压轨112上浮置时，HBM模拟自人体至IC的静电电荷转移。静电电荷将随机地进入IC的接垫结构(例如，I/O端子/接垫、电源端子/接垫、接地端子/接垫、I/O端子108或IC的另一I/O结构)且然后流至IC的在HBM应力期间接地的另一接垫。HBM电荷(即，ESD脉波)可为正(例如，如图1所示)或负(例如，如图4所示)。在再一些实施例中，当正电荷自I/O端子108进入且第二电压轨112接地时(例如，如图1所示)，第一电压轨110电性耦合至正电压。
图2是示出包括设置于多个阱区204至208中的第一多个半导体装置102a、102b的IC的一些实施例的剖视图200。第一多个半导体装置102a至102b的说明性电路图可参照图1及其以上对应的说明。
图2的IC包括设置于半导体衬底202上的第一多个半导体装置102a至102b。半导体衬底202可为或包含例如以下材料：硅、单晶硅、CMOS块、锗、硅锗、砷化镓、绝缘体上硅(silicon-on-insulator，SOI)或某种其他适合的半导体主体。此外，半导体衬底202可为经掺杂的(例如，使用n型或p型掺杂剂)或未经掺杂的(例如，固有的)。在一些实施例中，半导体衬底202具有第一掺杂类型(例如，p型)。
多个阱区204至208设置于半导体衬底202内。所述多个阱区204至208包括第一阱区206、第二阱区208及下部阱区204。下部阱区204在侧向上包围第一阱区206及第二阱区208二者。在一些实施例中，下部阱区204包括第一掺杂类型(例如，p型)且第一阱区206及第二阱区208包括与第一掺杂类型相反的第二掺杂类型(例如，n型)。在一些实施例中，第一掺杂类型是p型且第二掺杂类型是n型，反之亦然。在各种实施例中，第一阱区206自第二阱区208在侧向上偏移及/或离散。举例而言，第一阱区206是半导体衬底202的第一离散区且第二阱区208是半导体衬底202的第二离散区，第二阱区208自第一阱区206在侧向上偏移第一距离D1。在一些实施例中，第一距离D1为约1微米(um)、介于约0.5微米至1.5微米的范围内、或者为另一适合的值。由于第一阱区206及第二阱区208设置于下部阱区204内且具有与下部阱区204相反的掺杂类型，因此在第一阱区206与第二阱区208之间的介面处形成有利于第一阱区206与第二阱区208之间的电性隔离的PN接面。在各种实施例中，所述多个阱区204至208相对于半导体衬底202的相邻的区具有高的掺杂浓度。在又一些实施例中，所述多个阱区204至208的掺杂浓度分别介于约1012至1014原子/立方公分(atoms/cm3)的范围内或为另一适合的值。
隔离结构210设置于半导体衬底202内且包括为第一多个半导体装置102a、102b中的每一半导体装置划分装置区的多个段。隔离结构210设置于第一阱区206及第二阱区208内。此外，隔离结构210可被配置为浅沟渠隔离(shallow trench isolation，STI)结构且可包含例如氮化硅、碳化硅、二氧化硅、另一介电材料或前述材料的任何组合。
第一多个半导体装置102a至102b包括第一PMOS装置102a及第二PMOS装置102b。第一PMOS装置102a及第二PMOS装置102b分别包括设置于半导体衬底202上的闸极结构212、设置于半导体衬底202内的多个源极/汲极区222a至222c及拾取区220。闸极结构212包括设置于半导体衬底202上的闸极介电层214及上覆于闸极介电层214上的闸电极216。此外，闸极结构212包括彼此在侧向上偏移的第一闸极段212a与第二闸极段212b。在各种实施例中，第一闸极段212a及第二闸极段212b在第一方向上连续延伸且彼此平行排列(例如，参见图3)。闸电极216可为或包含例如以下材料：复晶硅、铝、铜、钛、钽、钨、钼、钴、另一导电材料或前述材料的任何组合。闸极介电层214可为或包含例如以下材料：氧化物(例如，二氧化硅)、氮化硅、诸如氧化铪、氧化钽、氧化铝、氧化锆等高介电常数(high-k)介电材料、另一适合的介电材料或前述材料的任何组合。
在一些实施例中，所述多个源极/汲极区222a至222c包括第一源极/汲极区222a、第二源极/汲极区222b及第三源极/汲极区222c。第一源极/汲极区222a邻近于第一闸极段212a的第一侧面且第二源极/汲极区222b邻近于第一闸极段212a的与第一闸极段212a的第一侧面相对的第二侧面。第二源极/汲极区222b在侧向上设置于第一闸极段212a与第二闸极段212b之间且第二源极/汲极区222b邻近于第二闸极段212b的第一侧面。第三源极/汲极区222c邻近于第二闸极段212b的与第二闸极段212b的第一侧面相对第二侧面。第一源极/汲极区222a、第二源极/汲极区222b及第三源极/汲极区222c各自为半导体衬底202的在第一方向上连续延伸且彼此平行排列的各别的及/或离散的掺杂区。在一些实施例中，所述多个源极/汲极区222a至222c分别具有与第一阱区206及第二阱区208的第二掺杂类型(例如，n型)相反的第一掺杂类型(例如，p型)。所述多个源极/汲极区222a至222c相对于所述多个阱区204至208分别具有高的掺杂浓度。在各种实施例中，所述多个源极/汲极区222a至222c的掺杂浓度分别介于约1015至1016原子/立方公分的范围内或为另一适合的值。
在又一些实施例中，拾取区220为环形的且在侧向上包围所述多个源极/汲极区222a至222c。拾取区220包括第二掺杂类型(例如，n型)且电性耦合至对应的阱区。举例而言，第一PMOS装置102a的拾取区220设置于第一阱区206内且电性耦合至第一阱区206，且第二PMOS装置102b的拾取区220设置于第二阱区208内且电性耦合至第二阱区208。第一阱区206被配置成接收施加至第一PMOS装置102a的拾取区220的独立偏压，所述偏压选择性地改良第一PMOS装置102a的电性性质(例如，输出电流、开关速度、泄漏电流等)。此外，第二阱区208被配置成接收施加至第二PMOS装置102b的拾取区220的独立偏压，所述偏压选择性地改良第二PMOS装置102b的电性性质(例如，输出电流、开关速度、泄漏电流等)。隔离结构210的段设置于拾取区220的相对的侧面上且将拾取区220与所述多个源极/汲极区222a至222c分开。在各种实施例中，拾取区220相对于第一阱区206及第二阱区208具有高的掺杂浓度。在一些实施例中，拾取区220的掺杂浓度介于约1015至1016原子/立方公分的范围内或为其他适合的值。
第一PMOS装置102a的第一源极/汲极区222a、第二源极/汲极区222b及第三源极/汲极区222c设置于第一阱区206内。在各种实施例中，第一PMOS装置102a的第一源极区包括第一PMOS装置102a的第二源极/汲极区222b，且第一PMOS装置102a的第一汲极区包括第一PMOS装置102a的第一源极/汲极区222a及第三源极/汲极区222c。此外，第二PMOS装置102b的第一源极/汲极区222a、第二源极/汲极区222b及第三源极/汲极区222c设置于第二阱区208内。在一些实施例中，第二PMOS装置102b的第二源极区包括第二PMOS装置102b的第一源极/汲极区222a及第三源极/汲极区222c，且第二PMOS装置102b的第二汲极区包括第二PMOS装置102b的第二源极/汲极区222b。
第一PMOS装置102a的闸电极216电性耦合至I/O端子108。在各种实施例中，第一PMOS装置102a的第一源极区(例如，第一PMOS装置102a的第二源极/汲极区222b)电性耦合至第一PMOS装置102a的拾取区220及第二PMOS装置102b的第二汲极区(例如，第二PMOS装置102b的第二源极/汲极区222b)，藉此界定第一PMOS装置102a的第一主体接触件。在又一些实施例中，第二PMOS装置102b的第二源极区(例如，第二PMOS装置102b的第一源极/汲极区222a及第三源极/汲极区222c)电性耦合至第二PMOS装置102b的拾取区220，藉此界定第二PMOS装置102b的第二主体接触件，所述第二主体接触件与第一PMOS装置102a的第一主体接触件分开。
由于第一PMOS装置102a设置于第一阱区206中且第二PMOS装置102b设置于第二阱区208中，其中第二阱区208自第一阱区206在侧向上偏移第一距离D1，因此图2的IC的ESD效能得以提高。举例而言，经由IC传播的ESD脉波可在第一PMOS装置102a的闸电极216处引起电压尖峰。由于第一阱区206与第二阱区208的分开以及第一PMOS装置102a与第二PMOS装置102b之间的耦合，因此第一PMOS装置102a的闸电极216处的电压尖峰小于临限电压(例如，可能会导致第一PMOS装置102a的闸极介电层214“熔断”的电压)。此部分地由于第一PMOS装置102a的第一主体阱/接触件与第二PMOS装置102b的第二主体阱/接触件分开。因此，IC的ESD保护得到改良(例如，IC可承受电压大于或等于约2,000V的ESD脉波)。此外，第一阱区206与第二阱区208的分开使第一PMOS装置102a及第二PMOS装置102b的临限电压增加了至少15％。因此，包括第一PMOS装置102a及第二PMOS装置102b的IC可满足或超过某些特定应用的IC规范(例如，利用开路汲极输出引脚的HBM ESD类别2装置及更高类别的装置)。
在各种实施例中，由于第一距离D1相对大(例如，大于约0.5微米)，因此第一阱区206保持与第二阱区208分立而使得掺杂剂自第一阱区206或第二阱区208向外扩散(例如，由于IC制造或操作期间的高热)不会使第一阱区206与第二阱区208彼此接触。在再一些实施例中，由于第一距离D1小于约1.5微米，因此第一PMOS装置102a及第二PMOS装置102b的侧向覆盖区减小，藉此增加可设置于半导体衬底202内及/或上的半导体装置的数目。
图3是示出沿线A-A’截取的图2的IC的一些实施例的俯视图300。在一些实施例中，图2的剖视图200是沿图3的俯视图300的线A-A’截取的。在各种实施例中，为了易于说明，自图3的俯视图300省略了隔离结构(图2的210)。
如图3的俯视图300所示，第一阱区206自第二阱区208在侧向上偏移第一距离D1。此外，第一PMOS装置102a的闸极结构212及第二PMOS装置102b的闸极结构212分别包括自第二闸极段212b在侧向上偏移的第一闸极段212a及将第一闸极段212a电性耦合至第二闸极段212b的耦合段212c。在一些实施例中，拾取区220为环形的且包绕对应的多个源极/汲极区222a至222c。此外，多个导通孔302上覆于拾取区220上且被配置成经由对应的拾取区220将独立偏压施加至第一阱区206及/或第二阱区208。在各种实施例中，下部阱区204围绕第一阱区206及第二阱区208的外周边连续延伸。
图4是示出包括具有改良的ESD效能的第一多个半导体装置102a至102b及第二多个半导体装置104a至104b的IC的一些实施例的电路图400。图4的IC可包括图1的IC的一些态样(反之亦然)；且因此，上面关于图1阐释的特征及/或参考编号亦适用于图4中的IC。此外，在各种实施例中，第一多个半导体装置102a至102b可被配置为如图2及图3所示及/或所述且第二多个半导体装置104a至104b可被配置为如图5及图6所示及/或所述。
在各种实施例中，图4的电路图400示出图1的电路图100的替代实施例，其中IC包括第三ESD装置401且在IC上实行第二ESD事件。举例而言，在第二ESD事件期间，第二ESD脉波402(例如，负ESD脉波)被施加至I/O端子108，其中存在跨过第二多个半导体装置104a至104b的第一电流路径404a及跨过第二ESD装置103b及第三ESD装置401的第二电流路径404b。在一些实施例中，第一电压轨110耦合至地。在侦测到ESD事件之后，第二ESD装置103b及第三ESD装置401导通，使得第二ESD脉波402的大多数电流经过第二电流路径404b。在各种实施例中，第三ESD装置401被配置为PMOS装置或另一适合的装置。此外，第三ESD装置401耦合于I/O端子108与第二电压轨112之间。在再一些实施例中，第一ESD装置(例如，图1的第一ESD装置103a)耦合于第一电压轨110与I/O端子108(未示出)之间。
在各种实施例中，第一NMOS装置104a及第二NMOS装置104b设置于单独的阱区中(例如，如图5及图6中所示及/或所述)且因此具有单独的主体区/阱区。在此种实施例中，第一NMOS装置104a具有与第二NMOS装置104b的第二主体接触件104bb分开的第一主体接触件104ab，藉此引起第一NMOS装置104a的闸电极与第一节点406之间的第一电压降以及第一节点406与第二节点408之间(即，第二NMOS装置104b两端)的第二电压降。因此，在ESD事件期间，第一NMOS装置104a的闸电极处的电压尖峰将为低(例如，由于第一NMOS装置104a及第二NMOS装置104b两端的两个电压降)。因此，第一NMOS装置104a的闸电极处的电压小于临限电压(例如，可能会导致第一NMOS装置104a的闸极介电层“熔断”的电压)。因此，IC具有增强的ESD保护且可承受相对大的ESD脉波(例如，小于或等于-2,000V的ESD脉波)。在一些实施例中，第一NMOS装置104a的第一主体接触件104ab可被配置为及/或被称为第一NMOS装置104a的第一阱区或第一阱接触件。在又一些实施例中，第二NMOS装置104b的第二主体接触件104bb可被配置为及/或被称为第二NMOS装置104b的第二阱区或第二阱接触件。
图5是示出包括设置于多个阱区204至208、502至504中的第二多个半导体装置104a至104b的IC的一些实施例的剖视图500。第二多个半导体装置104a至104b的说明性电路图可参照图1或图4及其上面对应的说明。
图5的IC包括设置于半导体衬底202上的第二多个半导体装置104a至104b。在一些实施例中，半导体衬底202具有第一掺杂类型(例如，p型)。多个阱区204至208、502至504设置于半导体衬底202内。所述多个阱区204至208、502至504包括第一阱区206、第二阱区208、下部阱区204、第一隔离阱区502及第二隔离阱区504。在一些实施例中，第一阱区206、第二阱区208及下部阱区204分别包括第一掺杂类型(例如，p型)。在又一些实施例中，第一隔离阱区502及第二隔离阱区504分别包括与第一阱区206及第二阱区208的第一掺杂类型相反的第二掺杂类型(例如，n型)。
第一隔离阱区502及第二隔离阱区504被配置成将第一阱区206与第二阱区208电性隔离。第一隔离阱区502沿第一阱区206的相对的侧面及底部延伸，使得第一隔离阱区502设置于第一阱区206与下部阱区204之间。此外，第二隔离阱区504沿第二阱区208的相对的侧面及底部延伸，使得第二隔离阱区504设置于第二阱区208与下部阱区204之间。第一隔离阱区502及第二隔离阱区504分别是半导体衬底202的彼此在侧向上偏移第二距离D2的离散区。在一些实施例中，第二距离D2为约7.5微米、介于约7微米至8微米的范围内或为另一适合的值。由于第一隔离阱区502及第二隔离阱区504设置于第一阱区206及第二阱区208周围及之下且具有第二掺杂类型(例如，n型)，因此在第一隔离阱区502及第二隔离阱区504的内周边及外周边处形成有利于第一阱区206与第二阱区208之间的电性隔离的PN接面。
隔离结构210设置于半导体衬底202内且包括为第二多个半导体装置104a至104b中的每一半导体装置划分装置区的多个区。隔离结构210设置于第一阱区206及第二阱区208内且设置于第一隔离阱区502及第二隔离阱区504的相对的侧面上。
第二多个半导体装置104a至104b包括第一NMOS装置104a及第二NMOS装置104b。第一NMOS装置104a及第二NMOS装置104b分别包括设置于半导体衬底202上的闸极结构212、设置于半导体衬底202内的多个源极/汲极区222a至222c、拾取区220及隔离接触区506。闸极结构212包括设置于半导体衬底202上的闸极介电层214及上覆于闸极介电层214上的闸电极216。此外，闸极结构212包括彼此在侧向上偏移的第一闸极段212a与第二闸极段212b。
在一些实施例中，所述多个源极/汲极区222a至222c包括第一源极/汲极区222a、第二源极/汲极区222b及第三源极/汲极区222c。第一源极/汲极区222a邻近于第一闸极段212a的第一侧面，第二源极/汲极区222b设置于第一闸极段212a与第二闸极段212b之间，且第三源极/汲极区222c邻近于第二闸极段212b的第一侧面。第一源极/汲极区222a、第二源极/汲极区222b及第三源极/汲极区222c各自为半导体衬底202的彼此平行排列的各别的及/或离散的掺杂区。在一些实施例中，所述多个源极/汲极区222a至222c分别具有与第一阱区206及第二阱区208的第一掺杂类型(例如p型)相反的第二掺杂类型(例如n型)。所述多个源极/汲极区222a至222c相对于所述多个阱区204至208分别具有高的掺杂浓度。
在又一些实施例中，拾取区220为环形的且在侧向上包围所述多个源极/汲极区222a至222c。在一些实施例中，拾取区220包括第一掺杂类型(例如，p型)且电性耦合至对应的阱区。举例而言，第一NMOS装置104a的拾取区220设置于第一阱区206内且电性耦合至第一阱区206，且第二NMOS装置104b的拾取区220设置于第二阱区208内且电性耦合至第二阱区208。在各种实施例中，拾取区220相对于第一阱区206及第二阱区208具有高的掺杂浓度。隔离接触区506为环形的且在侧向上包围对应的拾取区220。此外，隔离接触区506设置于第一隔离阱区502及第二隔离阱区504中的对应一者中且包括第二掺杂类型(例如，n型)，所述隔离接触区506相较于第一隔离阱区502及第二隔离阱区504具有更高的掺杂浓度。
第一NMOS装置104a的第一源极/汲极区222a、第二源极/汲极区222b及第三源极/汲极区222c设置于第一阱区206内。在各种实施例中，第一NMOS装置104a的第一源极区包括第一NMOS装置104a的第二源极/汲极区222b，且第一NMOS装置104a的第一汲极区包括第一NMOS装置104a的第一源极/汲极区222a及第三源极/汲极区222c。此外，第二NMOS装置104b的第一源极/汲极区222a、第二源极/汲极区222b及第三源极/汲极区222c设置于第二阱区208内。在一些实施例中，第二NMOS装置104b的第二源极区包括第二NMOS装置104b的第一源极/汲极区222a及第三源极/汲极区222c，且第二NMOS装置104b的第二汲极区包括第二NMOS装置104b的第二源极/汲极区222b。
第一NMOS装置104a的闸电极216电性耦合至I/O端子108。在各种实施例中，第一NMOS装置104a的第一源极区(例如，第一NMOS装置104a的第二源极/汲极区222b)电性耦合至第一NMOS装置104a的拾取区220及第二NMOS装置104b的第二汲极区(例如，第二NMOS装置104b的第二源极/汲极区222b)，藉此界定第一NMOS装置104a的第一主体接触件。在又一些实施例中，第二NMOS装置104b的第二源极区(例如，第二NMOS装置104b的第一源极/汲极区222a及第三源极/汲极区222c)电性耦合至第二NMOS装置104b的拾取区220，藉此界定第二NMOS装置104b的与第一NMOS装置104a的第一主体接触件分开的第二主体接触件。
由于第一NMOS装置104a设置于第一阱区206中且第二NMOS装置104b设置于第二阱区208中，其中第二阱区208自第一阱区206在侧向上偏移第二距离D2，因此图5的IC的ESD效能得以提高。举例而言，经由IC传播的ESD脉波可能会在第一NMOS装置104a的闸电极216处引起电压尖峰。由于第一阱区206与第二阱区208的分开以及第一NMOS装置104a与第二NMOS装置104b之间的耦合，因此第一NMOS装置104a的闸电极216处的电压尖峰小于临限电压(例如，可能会导致第一NMOS装置104a的闸极介电层214“熔断”的电压)。此部分地由于第一NMOS装置104a的第一主体接触件与第二NMOS装置104b的第二主体接触件分开。因此，IC的ESD保护得到改良(例如，IC可承受电压小于或等于约-2,000伏的ESD脉波)。此外，第一阱区206与第二阱区208的分开使第一NMOS装置104a及第二NMOS装置104b的临限电压增加了至少16％。因此，包括第一NMOS装置104a及第二NMOS装置104b的IC可满足或超过某些特定应用的IC规范(例如，利用开路汲极输出引脚的HBM ESD类别2装置及更高类别的装置)。
在各种实施例中，由于第二距离D2相对大(例如，大于约7微米)，因此第一隔离阱区502及第二隔离阱区504保持彼此隔离及/或分立而使得掺杂剂自第一隔离阱区502及第二隔离阱区504向外扩散(例如，由于IC制造或操作期间的高热)不会导致第一隔离阱区502与第二隔离阱区504彼此接触。此部分地有利于第一阱区206与第二阱区208保持彼此分开。在再一些实施例中，由于第二距离D2小于约8微米，因此第一NMOS装置104a及第二NMOS装置104b的侧向覆盖区减小，藉此增加可设置于半导体衬底202内及/或上的半导体装置的数目。
图6是示出沿线A-A’截取的图5的IC的一些实施例的俯视图600。在一些实施例中，图5的剖视图500是沿图6的俯视图600的线A-A’截取的。在各种实施例中，为了易于说明，自图6的俯视图600省略隔离结构(图6的210)。在再一些实施例中，图6的俯视图600进一步包括接触区604，为了易于说明，自图5的剖视图500省略接触区604。
如图6的俯视图600所示，第一隔离阱区502与第二隔离阱区504彼此在侧向上偏移第二距离D2。在一些实施例中，第一隔离阱区502及第二隔离阱区504为环形的。此外，多个导通孔602上覆于拾取区220上且被配置成经由对应的拾取区220将独立偏压施加至第一阱区206及/或第二阱区208。另外，接触区604为环形的且在侧向上包围第一隔离阱区502及第二隔离阱区504中的对应一者。接触区604包括第一掺杂类型且被配置成将独立电压施加至下部阱区204。
图7是示出与图5的IC的一些替代实施例对应的横截面700，其中内连线结构702上覆于半导体衬底202上且一或多个I/O结构718(例如，接合接垫、焊料凸块等)上覆于内连线结构702上。
在各种实施例中，内连线结构702包括设置于内连线介电结构704内的多个导电接触件706、多条导线708及多个导通孔712。内连线结构702被配置成将第一NMOS装置104a及第二NMOS装置104b的区及/或结构彼此电性耦合。在各种实施例中，内连线结构702被配置成以预定方式将第一NMOS装置104a与第二NMOS装置104b彼此电性耦合，例如，如图4及图5所示及/或所述。钝化层714上覆于内连线结构702上。一或多个上部导通孔716设置于钝化层714中且上覆于所述多条导线708中的上部导线上。此外，所述一或多个I/O结构718设置于位于所述一或多个上部导通孔716之上的钝化层714中。在各种实施例中，所述一或多个I/O结构718可被配置为开路汲极I/O结构。
图8至图13是示出用于形成包括设置于多个阱区中的第一多个半导体装置的IC的方法的一些实施例的剖视图800至1300。尽管图8至图13中所示的剖视图800至1300是参照一种方法阐述的，然而应理解，图8至图13中所示的结构不限于所述方法，而是可独立于所述方法。尽管图8至图13被阐述为一系列动作，然而应理解，该些动作并非限制性的，在其他实施例中可变更动作的次序，且所揭露的方法亦适用于其他结构。在其他实施例中，示出及/或阐述的一些动作可全部或部分省略。
如图8的剖视图800所示，提供半导体衬底202且在半导体衬底202中形成隔离结构210。半导体衬底202可为或包含例如以下材料：硅、单晶硅、CMOS块、锗、硅锗、砷化镓、绝缘体上硅(SOI)或某种其他适合的半导体主体。在各种实施例中，用于形成隔离结构210的工艺可包括：在半导体衬底202的顶表面之上形成罩幕层(未示出)；根据罩幕层选择性地蚀刻半导体衬底202以形成延伸至半导体衬底202的顶表面中的一或多个沟渠；使用介电材料(例如，二氧化硅、氮化硅、碳化硅等)填充(例如，通过化学气相沈积(chemical vapordeposition，CVD)、物理气相沈积(physical vapor deposition，PVD)、原子层沈积(atomiclayer deposition，ALD)、热氧化(thermal oxidation)等)所述一或多个沟渠；以及实行移除工艺以移除罩幕层。在一些实施例中，在使用介电材料填充所述一或多个沟渠之后，可对介电材料实行平坦化工艺(例如，化学机械平坦化(chemical mechanical planarization，CMP)工艺)。
如图9的剖视图900所示，对半导体衬底202实行一或多个离子注入工艺以在半导体衬底202内形成一或多个掺杂区。在各种实施例中，可实行所述一或多个离子注入工艺以形成多个阱区204至208及502至504。在一些实施例中，所述多个阱区204至208、502至504包括第一阱区206、第二阱区208、下部阱区204、第一隔离阱区502及第二隔离阱区504。在一些实施例中，所述一或多个离子注入工艺可各自包括：在半导体衬底202的顶表面之上形成罩幕层(未示出)；根据罩幕层选择性地将掺杂剂注入至半导体衬底202中；以及实行移除工艺以移除罩幕层。在再一些实施例中，可实行第一离子注入工艺以形成第一阱区206、第二阱区208及下部阱区204，且可实行单独的第二离子注入工艺以形成第一隔离阱区502及第二隔离阱区504。在一些实施例中，第一阱区206、第二阱区208及下部阱区204分别包括第一掺杂类型(例如，p型)，且第一隔离阱区502及第二隔离阱区504分别包括与第一阱区206及第二阱区208的第一掺杂类型相反的第二掺杂类型(例如，n型)。此外，第一隔离阱区502与第二隔离阱区504彼此在侧向上偏移第二距离D2。在各种实施例中，距离D2为约7.5微米、介于约7微米至约8微米的范围内或为某个其他适合的值。在各种实施例中，所述多个阱区204至208、502至504具有如图6的俯视图600所示及/或所述的布局。
在再一些实施例中，可实行所述一或多个离子注入工艺以形成如图2及图3所示及/或所述的所述多个阱区204至208。在此种实施例中，省略第一隔离阱区502及第二隔离阱区504且形成所述多个阱区204至208使得下部阱区204在侧向上包围第一阱区206及第二阱区208二者，下部阱区204包括第一掺杂类型(例如p型)，且第一阱区206及第二阱区208包括第二掺杂类型(例如n型)。
如图10的剖视图1000所示，在第一阱区206及第二阱区208之上形成闸极结构212。每一闸极结构212包括设置于半导体衬底202上的闸极介电层214及上覆于闸极介电层214上的闸电极216。此外，闸极结构212包括彼此在侧向上偏移的第一闸极段212a与第二闸极段212b。在各种实施例中，第一闸极段212a及第二闸极段212b在第一方向上连续延伸且彼此平行排列(例如，参见图6)。在一些实施例中，用于形成闸极结构212的工艺包括：沈积(例如，通过CVD、PVD、ALD、热氧化等)位于半导体衬底202的顶表面之上的闸极介电材料；沈积(例如，通过CVD、PVD、溅镀、电镀、无电镀覆等)位于闸极介电材料之上的闸电极材料；以及通过罩幕层(未示出)对闸极介电材料及闸电极材料进行图案化。闸电极216可为或包含例如以下材料：复晶硅、铝、铜、钛、钽、钨、钼、钴、另一导电材料或前述材料的任何组合。闸极介电层214可为或包含例如以下材料：氧化物(例如，二氧化硅)、氮化硅、诸如氧化铪、氧化钽、氧化铝、氧化锆等高介电常数介电材料、另一适合的介电材料或前述材料的任何组合。在一些实施例中，形成闸极结构212使得闸极结构212具有如图3或图6所示的布局。
如图11的剖视图1100所示，对半导体衬底202实行一或多个离子注入工艺以在半导体衬底202内形成掺杂区，藉此在半导体衬底202上界定多个半导体装置104a至104b。在一些实施例中，实行所述一或多个离子注入工艺以形成多个源极/汲极区222a至222c、拾取区220及隔离接触区506。在各种实施例中，所述一或多个离子注入工艺可各自包括：在半导体衬底202的顶表面之上形成罩幕层(未示出)；选择性地将掺杂剂注入至半导体衬底202中；以及实行移除工艺以移除罩幕层。在一些实施例中，所述多个源极/汲极区222a至222c具有与第一阱区206及第二阱区208的第一掺杂类型相反的第二掺杂类型，拾取区220具有第一掺杂类型，且隔离接触区506具有第二掺杂类型。在再一些实施例中，实行所述一或多个离子注入工艺使得所述多个源极/汲极区222a至222c、拾取区220及隔离接触区506具有如图6所示及/或所述的布局。
在再一些实施例中，可实行所述一或多个离子注入工艺以形成如图2及图3所示及/或所述的所述多个源极/汲极区222a至222c及拾取区220。在此种实施例中，省略隔离接触区506，所述多个源极/汲极区222a至222c具有第一掺杂类型，且拾取区220具有第二掺杂类型。
如图12的剖视图1200所示，在半导体衬底202之上形成内连线结构702。内连线结构702包括设置于内连线介电结构704内的多个导电接触件706、多条导线708及多个导通孔712。在各种实施例中，可通过一或多种CVD工艺、PVD工艺、ALD工艺或类似工艺形成内连线介电结构704。此外，可通过一或多种图案化工艺、一或多种沈积工艺及/或一些其他适合的制造工艺来形成所述多个导电接触件706、所述多条导线708及所述多个导通孔712。
如图13的剖视图1300所示，在内连线结构之上形成一或多个I/O结构718、一或多个上部导通孔716及钝化层714。在一些实施例中，通过CVD工艺、PVD工艺、ALD工艺或类似工艺形成钝化层714。此外，可通过一或多种图案化工艺、一或多种沈积工艺及/或一些其他适合的制造工艺来形成所述一或多个I/O结构718及所述一或多个上部导通孔716。
图14示出用于形成包括设置于多个阱区中的第一多个半导体装置的IC的方法1400的一些实施例。尽管方法1400被示出及/或阐述为一系列动作或事件，然而应理解，所述方法不限于所示次序或动作。因此，在一些实施例中，所述动作可以与所示者不同的次序施行，及/或可同时施行。此外，在一些实施例中，所示动作或事件可被细分成多个动作或事件，所述多个动作或事件可在单独的时间施行或与其他动作或子动作同时施行。在一些实施例中，可省略一些示出的动作或事件，且可包括其他未示出的动作或事件。
在动作1402处，在半导体衬底内形成隔离结构。图8是示出与动作1402的一些实施例对应的剖视图800。
在动作1404处，在半导体衬底内形成多个阱区，其中所述多个阱区包括自第二阱区在侧向上偏移非零距离的第一阱区。图9是示出与动作1404的一些实施例对应的剖视图900。
在动作1406处，在所述多个阱区之上形成闸极结构，其中每一闸极结构包括位于闸极介电层之上的闸电极且进一步包括自第二闸极段在侧向上偏移的第一闸极段。图10是示出与动作1406的一些实施例对应的剖视图1000。
在动作1408处，对半导体衬底实行掺杂工艺以在第一阱区及第二阱区中界定多个源极/汲极区及拾取区，其中所述多个源极/汲极区设置于第一闸极段及第二闸极段的相对的侧面上。图11是示出与动作1408的一些实施例对应的剖视图1100。
在动作1410处，在半导体衬底之上形成内连线结构。图12是示出与动作1410的一些实施例对应的剖视图1200。
在动作1412处，在内连线结构之上形成一或多个输入/输出(I/O)结构。图13是示出与动作1412的一些实施例对应的剖视图1300。
因此，在一些实施例中，本公开是有关于一种IC，所述IC具有设置于第一阱区中的第一半导体装置及设置于第二阱区中的第二半导体装置，第二阱区自第一阱区在侧向上偏移非零距离。
在一些实施例中，本申请案提供一种集成电路(IC)，所述集成电路包括：第一半导体装置，设置于半导体衬底上，其中所述第一半导体装置包括第一闸极结构、第一源极区及第一汲极区，其中所述第一源极区及所述第一汲极区设置于第一阱区中，其中所述第一阱区包括第一掺杂类型且所述第一源极区及所述第一汲极区包括与所述第一掺杂类型相反的第二掺杂类型；第二半导体装置，设置于所述半导体衬底上，其中所述第二半导体装置包括第二闸极结构、第二源极区及第二汲极区，其中所述第二源极区及所述第二汲极区设置于第二阱区中，其中所述第二阱区包括所述第一掺杂类型且所述第二源极区及所述第二汲极区包括所述第二掺杂类型，其中所述第一阱区自所述第二阱区在侧向上偏移第一距离；以及第三阱区，设置于所述半导体衬底中且在侧向上位于所述第一阱区与所述第二阱区之间，其中所述第三阱区包括所述第二掺杂类型。
在本公开的实施例中，其中所述第一半导体装置进一步包括设置于所述第一阱区中的第一拾取区，其中所述第一拾取区直接电性耦合至所述第一源极区及所述第二汲极区。
在本公开的实施例中，其中所述第一拾取区包括所述第一掺杂类型且为环形的。
在本公开的实施例中，其中所述第二半导体装置进一步包括设置于所述第二阱区中的第二拾取区，其中所述第二拾取区直接电性耦合至所述第二源极区。
在本公开的实施例中，其中所述第二拾取区包括所述第一掺杂类型且为环形的。
在本公开的实施例中，其中所述第一汲极区包括位于所述第一阱区中的第一掺杂区及位于所述第一阱区中的第二掺杂区，其中所述第一源极区在侧向上设置于所述第一掺杂区与所述第二掺杂区之间。
在本公开的实施例中，其中所述第一闸极结构包括第一闸极段及第二闸极段，其中所述第一闸极段位于所述第一掺杂区与所述第一源极区之间，且其中所述第二闸极段位于所述第一源极区与所述第二掺杂区之间。
在本公开的实施例中，其中所述第二源极区包括位于所述第二阱区中的第三掺杂区及位于所述第二阱区中的第四掺杂区，其中所述第二汲极区在侧向上设置于所述第三掺杂区与所述第四掺杂区之间。
在一些实施例中，本申请案提供一种集成电路(IC)，所述集成电路包括：第一半导体装置及第二半导体装置，设置于半导体衬底上，其中所述第一半导体装置的第一源极区及第一汲极区设置于第一阱区内，其中所述第二半导体装置的第二源极区及第二汲极区设置于第二阱区内，其中所述第一阱区及所述第二阱区设置于所述半导体衬底内且彼此在侧向上偏移非零距离；以及第一拾取区，设置于所述第一阱区中，其中所述第一拾取区及所述第一阱区具有第一掺杂类型，且其中所述第二汲极区经由所述第一拾取区直接电性耦合至所述第一阱区。
在本公开的实施例中，所述集成电路进一步包括：下部阱区，设置于所述半导体衬底内，其中所述下部阱区在侧向上环绕所述第一阱区及所述第二阱区二者且直接下伏于所述第一阱区及所述第二阱区二者下。
在本公开的实施例中，其中所述下部阱区包括与所述第一掺杂类型相反的第二掺杂类型，其中所述下部阱区沿着所述非零距离连续地在侧向上延伸。
在本公开的实施例中，其中所述第一半导体装置及所述第二半导体装置分别被配置为p通道金属氧化物半导体装置。
在本公开的实施例中，所述集成电路进一步包括：第一隔离阱区，设置于所述第一阱区与所述下部阱区之间；以及第二隔离阱区，设置于所述第二阱区与所述下部阱区之间；其中所述第一隔离阱区及所述第二隔离阱区具有与所述第一掺杂类型相反的第二掺杂类型，其中所述下部阱区包括所述第一掺杂类型。
在本公开的实施例中，所述集成电路进一步包括：第一隔离接触区，设置于所述第一隔离阱区内，其中所述第一隔离接触区为环形的且在侧向上包围所述第一拾取区。
在本公开的实施例中，其中所述第一半导体装置及所述第二半导体装置分别被配置为n通道金属氧化物半导体装置。
在一些实施例中，本申请案提供一种用于形成集成电路(IC)的方法，所述方法包括：在半导体衬底内形成隔离结构；对所述半导体衬底进行掺杂以形成第一阱区、第二阱区及下部阱区，其中所述第一阱区及所述第二阱区具有第一掺杂类型，其中所述下部阱区在侧向上设置于所述第一阱区与所述第二阱区之间；在所述第一阱区上形成第一闸极结构且在所述第二阱区上形成第二闸极结构；对所述半导体衬底进行掺杂以在所述第一阱区中形成第一源极区及第一汲极区且在所述第二阱区中形成第二源极区及第二汲极区，其中所述第一源极区、所述第一汲极区、所述第二源极区及所述第二汲极区具有与所述第一掺杂类型相反的第二掺杂类型；对所述半导体衬底进行掺杂以在所述第一阱区中形成第一拾取区；以及在所述半导体衬底之上形成内连线结构，其中所述内连线结构包括经由所述第一拾取区将所述第一阱区直接电性耦合至所述第二源极区的导线及导通孔。
在本公开的实施例中，其中所述下部阱区具有所述第二掺杂类型且邻接所述第一阱区的侧面及所述第二阱区的侧面。
在本公开的实施例中，所述方法进一步包括：对所述半导体衬底进行掺杂以形成第一隔离阱区及第二隔离阱区，其中所述第一隔离阱区设置于所述第一阱区与所述下部阱区之间，且其中所述第二隔离阱区设置于所述第二阱区与所述下部阱区之间。
在本公开的实施例中，其中所述第一隔离阱区及所述第二隔离阱区具有所述第二掺杂类型且所述下部阱区具有所述第一掺杂类型。
在本公开的实施例中，其中所述第一拾取区为环形的且在侧向上包围所述第一源极区及所述第一汲极区。
以上概述了若干实施例的特征，以使熟习此项技术者可更佳地理解本公开的态样。熟习此项技术者应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或达成与本文中所介绍的实施例相同的优点。熟习此项技术者亦应认识到，此种等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、取代及变更。

Claims (10)

1.一种集成电路，其特征在于，包括：
第一半导体装置，设置于半导体衬底上，其中所述第一半导体装置包括第一闸极结构、第一源极区及第一汲极区，其中所述第一源极区及所述第一汲极区设置于第一阱区中，其中所述第一阱区包括第一掺杂类型且所述第一源极区及所述第一汲极区包括与所述第一掺杂类型相反的第二掺杂类型；
第二半导体装置，设置于所述半导体衬底上，其中所述第二半导体装置包括第二闸极结构、第二源极区及第二汲极区，其中所述第二源极区及所述第二汲极区设置于第二阱区中，其中所述第二阱区包括所述第一掺杂类型且所述第二源极区及所述第二汲极区包括所述第二掺杂类型，其中所述第一阱区自所述第二阱区在侧向上偏移第一距离；以及
第三阱区，设置于所述半导体衬底中且在侧向上位于所述第一阱区与所述第二阱区之间，其中所述第三阱区包括所述第二掺杂类型。
2.根据权利要求1所述的集成电路，其特征在于，所述第一半导体装置更包括设置于所述第一阱区中的第一拾取区，其中所述第一拾取区直接电性耦合至所述第一源极区及所述第二汲极区。
3.根据权利要求2所述的集成电路，其特征在于，所述第一拾取区包括所述第一掺杂类型且为环形的。
4.根据权利要求2所述的集成电路，其特征在于，所述第二半导体装置更包括设置于所述第二阱区中的第二拾取区，其中所述第二拾取区直接电性耦合至所述第二源极区。
5.根据权利要求4所述的集成电路，其特征在于，所述第二拾取区包括所述第一掺杂类型且为环形的。
6.根据权利要求1所述的集成电路，其特征在于，所述第一汲极区包括位于所述第一阱区中的第一掺杂区及位于所述第一阱区中的第二掺杂区，其中所述第一源极区在侧向上设置于所述第一掺杂区与所述第二掺杂区之间。
7.一种集成电路，其特征在于，包括：
第一半导体装置及第二半导体装置，设置于半导体衬底上，其中所述第一半导体装置的第一源极区及第一汲极区设置于第一阱区内，其中所述第二半导体装置的第二源极区及第二汲极区设置于第二阱区内，其中所述第一阱区及所述第二阱区设置于所述半导体衬底内且彼此在侧向上偏移非零距离；以及
第一拾取区，设置于所述第一阱区中，其中所述第一拾取区及所述第一阱区具有第一掺杂类型，且其中所述第二汲极区经由所述第一拾取区直接电性耦合至所述第一阱区。
8.根据权利要求7所述的集成电路，其特征在于，进一步包括：
下部阱区，设置于所述半导体衬底内，其中所述下部阱区在侧向上环绕所述第一阱区及所述第二阱区二者且直接下伏于所述第一阱区及所述第二阱区二者下。
9.根据权利要求8所述的集成电路，其特征在于，所述下部阱区包括与所述第一掺杂类型相反的第二掺杂类型，其中所述下部阱区沿着所述非零距离连续地在侧向上延伸。
10.根据权利要求8所述的集成电路，其特征在于，进一步包括：
第一隔离阱区，设置于所述第一阱区与所述下部阱区之间；以及
第二隔离阱区，设置于所述第二阱区与所述下部阱区之间；
其中所述第一隔离阱区及所述第二隔离阱区具有与所述第一掺杂类型相反的第二掺杂类型，其中所述下部阱区包括所述第一掺杂类型。
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