CN114883317A - 半导体电路及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体电路及其制造方法。半导体电路包括一静电放电防护电路。静电放电防护电路包括N型区、P型阱、第一P型元件与第一N型元件。P型阱在N型区中。第一P型元件在N型区中。N型区连续连接在P型阱与第一P型元件之间。第一N型元件在P型阱中。

Description

半导体电路及其制造方法
技术领域
本发明是有关于一种半导体电路及其制造方法。
背景技术
静电放电(ESD)包括由接触造成的两个带电物体之间的突然的电流、电性短路或介电质崩溃。静电放电事件会在极短的时间段发生，例如，大约若干纳秒，在静电放电事件期间会产生非常大的电流。当在半导体电路中发生静电放电事件时，可达数安培的此种高电流有可能不可逆地损坏内部电路。为了保护内部电路免受静电放电事件引起的损坏，可提供一种静电放电防护电路，用以对静电电流进行放电。
一般会对半导体集成电路进行一些测试。例如在闩锁测试(latch-up test)中，要对半导体电路的导电垫施加正电压、正电流与负电流。负电流测试是提供负电压至导电垫，藉此自半导体电路的接地端抽取电流。然而，来自导电垫的外来负电压可能影响半导体电路的内部电路，造成功能失常。
静电放电防护电路会占据额外的布局面积，这会阻碍晶体管密度的提升。因此系期望能缩小静电放电防护电路的面积。
发明内容
本发明系有关于一种半导体电路及其制造方法。
根据本发明的一方面，提出一种半导体电路，其包括一静电放电防护电路。静电放电防护电路包括N型区、P型阱、第一P型元件与第一N型元件。P型阱在N型区中。第一P型元件在N型区中。N型区连续连接在P型阱与第一P型元件之间。第一N型元件在P型阱中。
根据本发明的另一方面，提出一种半导体电路的制造方法，其包括以下步骤。形成N型区。形成P型阱。P型阱在N型区中。形成第一P型元件在N型区中。形成第一N型元件在P型阱中。半导体电路包括静电放电防护电路。静电放电防护电路包括N型区、P型阱、第一P型元件与第一N型元件。N型区连续连接在P型阱与第一P型元件之间。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图详细说明如下：
附图说明
图1A绘示一实施例的半导体电路的静电放电防护电路及其制造方法。
图1B绘示静电放电防护电路的等效电路。
图2绘示另一实施例的半导体电路的静电放电防护电路及其制造方法。
图3绘示一实施例的半导体电路。
图4绘示一比较例的半导体电路。
图5绘示另一比较例的半导体电路。
【符号说明】
102，1102，2102，3102：静电放电防护电路
116：第一二极管
118：第二二极管
203：P型区
204：P型阱
208：第一P型元件
210：第二P型元件
238：第三P型元件
244：第一P型源/漏极
246：第二P型源/漏极
306：N型区
312：第一N型元件
314：第二N型元件
332：第一N型源/漏极
334：第二N型源/漏极
348：N型阱
350：第三N型元件
426：内部电路
452：信号输出端
528：N型晶体管
536，636：栅结构
540，640：栅介电层
542，642：栅电极层
554，656：信号端
630：P型晶体管
1322：第一N型阱
1324：第二N型阱
1522：第一N型区块
1524：第二N型区块
DQ：导电垫
VCCQ，VDD：信号输入端
VSS，VSSQ：接地端
NPN1，PNP1，NPN2：寄生双极性接面晶体管
具体实施方式
以下系以一些实施例做说明。须注意的是，本发明并非显示出所有可能的实施例，未于本发明提出的其他实施例也可能可以应用。再者，附图上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和图示内容仅作叙述实施例之用，而非作为限缩本发明保护范围之用。另外，实施例中的叙述，例如局部结构、工艺步骤和材料应用等等，仅为举例说明之用，并非对本发明欲保护的范围做限缩。实施例的步骤和结构各自细节可在不脱离本发明的精神和范围内根据实际应用工艺的需要而加以变化与修饰。以下是以相同/类似的符号表示相同/类似的元件做说明。
请参照图1A，其绘示一实施例的半导体电路的静电放电防护电路102及其制造方法。P型阱204在N型区306中。N型区306包括电性连接的第一N型阱(NW)1322与第二N型阱(NWD)1324。第二N型阱1324可邻接在第一N型阱1322上。第一N型阱1322的N型掺杂质的浓度可高于第二N型阱1324的N型掺杂质的浓度。在上视图中，第二N型阱1324可具有封闭环形轮廓(未显示)。第二N型阱1324在P型阱204的侧壁上。P型阱204的侧壁可被第二N型阱1324包围。P型阱204可通过注入工艺形成。P型阱204的轮廓可由第一N型阱1322与第二N型阱1324定义。P型阱204下方的第一N型阱1322可邻接第二N型阱1324的所有下表面。实施例中，N型区306连续连接在P型阱204与第一P型元件208之间。第一P型元件208在第二N型阱1324中。第二P型元件210在P型阱204中。第一P型元件208与第二P型元件210的P型掺杂质的浓度可高于P型阱204的P型掺杂质的浓度。第一P型元件208与第二P型元件210可为P型杂质重掺杂(P+)的元件。第一N型元件312在P型阱204中。第二N型元件314在第二N型阱1324中。第一N型元件312与第二N型元件314的N型掺杂质的浓度可高于第一N型阱1322的N型杂质的浓度，并可大于第二N型阱1324的N型杂质的浓度。第一N型元件312与第二N型元件314可为N型杂质重掺杂(N+)的元件。第一P型元件208与第一N型元件312电性连接至导电垫DQ(例如输出/输入垫(I/O pad))。第二N型元件314电性连接至信号输入端VCCQ。第二P型元件210电性连接至接地端VSSQ。
实施例中，静电放电防护电路102的N型部件与P型部件可为利用注入工艺掺杂杂质所形成的部件。举例来说，第一N型阱1322可通过一注入工艺(或第一注入工艺)，掺杂N型杂质至一掩模层(或第一掩模层，未显示)的开口露出的P型区203(例如P型基底或P型阱)中而形成。第二N型阱1324可通过另一注入工艺(或第二注入工艺)，掺杂N型杂质至另一掩模层(或第二掩模层，未显示)的开口露出的P型区203中形成。第一P型元件208可通过注入工艺掺杂P型杂质至第二N型阱1324中形成。第二P型元件210可通过注入工艺掺杂P型杂质至P型阱204中形成。第一P型元件208与第二P型元件210可同时形成。第一N型元件312可通过注入工艺掺杂N型杂质至P型阱204中形成。第二N型元件314可通过注入工艺掺杂N型杂质至第二N型阱1324中形成。第一N型元件312与第二N型元件314可同时形成。但本发明不限于此。实施例中，半导体电路的制造方法可包括退火工艺用以扩散杂质。
图1B绘示静电放电防护电路102的等效电路。
请参照图1A与图1B，静电放电防护电路102包括二极管，例如第一二极管116与第二二极管118。第一二极管116的N型半导体可包括N型区306与第二N型元件314。第一二极管116的P型半导体可包括与第一P型元件208。第二二极管118的N型半导体可包括第一N型元件312。第二二极管118的P型半导体可包括P型阱204与第二P型元件210。第一二极管116电性连接在信号输入端VCCQ与导电垫DQ之间。第二二极管118电性连接在接地端VSSQ与导电垫DQ之间。导电垫DQ电性连接第一二极管116的第一P型元件208(阳极)与第二二极管118的第一N型元件312(阴极)之间。
请参照图2，其绘示另一实施例的半导体电路的静电放电防护电路1102及其制造方法。图2所示的实施例与图1A所示的实施例的差异说明如下。P型阱204下方的第一N型阱1322邻接第二N型阱1324的部分下表面。静电放电防护电路1102的等效电路可类似图1B所示的等效电路。
实施例中，静电放电防护电路可用以保护半导体电路的内部电路，避免内部电路受到静电放电造成损坏。
图3绘示一实施例的半导体电路。半导体电路可包括静电放电防护电路102与内部电路426。内部电路426可包括晶体管，例如N型晶体管528与P型晶体管630。内部电路426可包括互补式金属氧化物半导体晶体管CMOS。互补式金属氧化物半导体晶体管CMOS可包括N型晶体管528(例如NMOS)与P型晶体管630(例如PMOS)。
N型晶体管528可包括第一N型源/漏极332、第二N型源/漏极334、P型区203与栅结构536。第一N型源/漏极332与第二N型源/漏极334可利用注入工艺形成在P型区203中。第一N型源/漏极332与第二N型源/漏极334可为N型杂质重掺杂的源/漏极。第一N型源/漏极332与第二N型源/漏极334其中之一为源极。第一N型源/漏极332与第二N型源/漏极334其中的另一为漏极。第三P型元件238可形成在P型区203中。第三P型元件238的P型掺杂质的浓度可高于P型区203的P型掺杂质的浓度。第三P型元件238可为P型杂质重掺杂(P+)的元件。栅结构536可包括栅介电层540与栅电极层542。栅介电层540可形成在第一N型源/漏极332与第二N型源/漏极334之间的P型区203上。栅电极层542形成在栅介电层540上。
P型晶体管630可包括第一P型源/漏极244、第二P型源/漏极246、栅结构636与N型阱348。第一P型源/漏极244与第二P型源/漏极246可利用注入工艺形成在N型阱348中。第一P型源/漏极244与第二P型源/漏极246可为P型杂质重掺杂的源/漏极。第一P型源/漏极244与第二P型源/漏极246其中之一为源极。第一P型源/漏极244与第二P型源/漏极246其中的另一为漏极。第三N型元件350可形成在N型阱348中。第三N型元件350的N型掺杂质的浓度可高于N型阱348的N型掺杂质的浓度。第三N型元件350可为N型杂质重掺杂(N+)的元件。栅结构636可包括栅介电层640与栅电极层642。栅介电层640可形成在第一P型源/漏极244与第二P型源/漏极246之间的N型阱348上。栅电极层642形成在栅介电层640上。
静电放电防护电路102的N型区306与内部电路426的P型晶体管630的N型阱348可通过P型区203彼此分开。
N型晶体管528的第一N型源/漏极332与第三P型元件238可电性连接至接地端VSS。P型晶体管630的第一P型源/漏极244与第三N型元件350可电性连接至信号输入端VDD。N型晶体管528的第二N型源/漏极334与P型晶体管630的第二P型源/漏极246可电性连接至信号输出端452。N型晶体管528的栅结构536可电性连接至信号端554。P型晶体管630的栅结构636可电性连接至信号端656。
一实施例中，内部电路426的信号输入端VDD与静电放电防护电路102的信号输入端VCCQ为一共享的信号输入端。内部电路426的接地端VSS与静电放电防护电路102的接地端VSSQ为一共享的接地端。但本发明不限于此。
在闩锁测试(latch-up test)中，是对导电垫DQ施加负电压来进行负电流测试，其从接地端VSSQ抽取电流，并造成寄生双极性接面晶体管NPN1开启。寄生双极性接面晶体管NPN1可由第一N型元件312、P型阱204与N型区306形成。静电放电防护电路102中的寄生双极性接面晶体管NPN1是独立于内部电路426，因此不会对内部电路426造成闩锁效应。
另一实施例中，半导体电路的静电放电防护电路102可以图2所示的静电放电防护电路1102取代。在闩锁测试中，是对导电垫DQ施加负电压来进行负电流测试，其从接地端VSSQ抽取电流，并造成寄生双极性接面晶体管NPN1开启。寄生双极性接面晶体管NPN1可由第一N型元件312、P型阱204与N型区306形成。静电放电防护电路1102中的寄生双极性接面晶体管NPN1是独立于内部电路426，因此不会对内部电路426造成闩锁效应。
图4绘示一比较例的半导体电路，其与图3所示的实施例的半导体电路之间的差异说明如下。静电放电防护电路2102具有第一N型区块1522与第二N型区块1524。P型阱204与第二N型元件314在第一N型区块1522中。第一P型元件208与第二N型元件314在第二N型区块1524中。第一N型区块1522与第二N型区块1524通过P型区203彼此分开。用以分开第一N型区块1522与第二N型区块1524的P型区203需占据额外的布局面积。因此，相较于图4的比较例，图3的实施例的半导体电路可占用更小的布局面积。相较于图4中的静电放电防护电路2102，图1A与图3中的静电放电防护电路102，及图2中的静电放电防护电路1102可占用更小的布局面积。
图5绘示另一比较例的半导体电路，其与图3所示的实施例的半导体电路之间的差异在于，静电放电防护电路3102的第一N型元件312与第二P型元件210形成在P型区203中。在闩锁测试中，是对导电垫DQ施加负电压来进行负电流测试，其从接地端VSSQ抽取电流，并造成寄生双极性接面晶体管NPN1开启。而寄生双极性接面晶体管NPN1引发内部电路426中的寄生双极性接面晶体管PNP1与寄生双极性接面晶体管NPN2开启，形成闩锁。寄生双极性接面晶体管NPN1可由第一N型元件312、P型区203与N型阱348形成。寄生双极性接面晶体管PNPl可由第一P型源/漏极244、N型阱348与P型区203形成。寄生双极性接面晶体管NPN2可由N型阱348、P型区203与第一N型源/漏极332形成。
至此，已经结合附图对本发明实施例进行了详细描述。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种半导体电路，其中，包括一静电放电防护电路，其中该静电放电防护电路包括：
一N型区；
一P型阱，在该N型区中；
一第一P型元件，在该N型区中，其中该N型区连续连接在该P型阱与该第一P型元件之间；以及
一第一N型元件，在该P型阱中。
2.根据权利要求1所述的半导体电路，其中，该P型阱的轮廓由该N型区定义出。
3.根据权利要求1所述的半导体电路，其中，该N型区包括：
一第一N型阱；以及
一第二N型阱，电性连接该第一N型阱。
4.根据权利要求3所述的半导体电路，其中，该第二N型阱在该P型阱的侧壁上。
5.根据权利要求3所述的半导体电路，其中，该第一N型阱在该P型阱下方。
6.根据权利要求3所述的半导体电路，其中，该第一N型阱的N型掺杂质的浓度是高于该第二N型阱的N型掺杂质的浓度。
7.根据权利要求3所述的半导体电路，其中，还包括一P型区，其中该第一N型阱与该第二N型阱在该P型区中。
8.根据权利要求1所述的半导体电路，其中，还包括一导电垫，电性连接至该第一P型元件与该第一N型元件。
9.根据权利要求1所述的半导体电路，其中，该静电放电防护电路包括：
一第一二极管，包括该N型区与该第一P型元件；以及
一第二二极管，包括该P型阱与该第一N型元件。
10.一种半导体电路的制造方法，其中，包括：
形成一N型区；
形成一P型阱，其中该P型阱在一N型区中；
形成一第一P型元件在该N型区中；以及
形成一第一N型元件在该P型阱中，其中
该半导体电路包括一静电放电防护电路，该静电放电防护电路包括该N型区、该P型阱、该第一P型元件与该第一N型元件，该N型区连续连接在该P型阱与该第一P型元件之间。
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