CN102142434A - 双向静电放电保护电路及相关的射频识别标签 - Google Patents

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Abstract

一种双向静电放电保护电路及相关的射频识别标签，该电路包括一双向硅控整流器，形成在一基板中，双向硅控整流器包括一第一P型阱区及一第二P型阱区，位于一N型阱区的两侧；一深N型阱区，位于第一P型阱区、第二P型阱区及N型阱区之下；一第一N型区及一第二N型区，分别在第一P型阱区及第二P型阱区中，第一N型区及第二N型区分别耦接至一第一接垫及一第二接垫；以及一第一P型区及一第二P型区，分别在第一N型阱区及第二N型阱区中，第一P型区及第二P型区分别耦接至第一接垫及第二接垫，第一P型区及第二P型区分别较第一N型区及第二N型区接近N型阱区。本发明不受闩锁效应影响并且在射频识别标签正常运行下形同不存在。

Description

双向静电放电保护电路及相关的射频识别标签
技术领域
本发明涉及静电放电保护，尤其涉及一种用于射频识别标签具有双向静电放电保护的电路及相关的射频识别标签。
背景技术
静电放电对于电路设计者而言一直是一个严重的问题，各种环境源都可产生静电电压，其电压可高达几千甚至几万伏特。在放电期间高暂态电流(high transient currents)会借由所产生的高温溶解电路元件进而破坏装备。
一般集成电路(ICs)的接脚都会连接静电放电保护电路，集成电路中与外部连接的接脚通常负责供应电源、传输信号及耦接至接地。一般静电放电保护电路有正常运行及静电保护两种模式。当集成电路在正常运行模式下，静电放电保护电路会将通过其本身的电流截止，对于集成电路而言此时静电放电保护电路形同不存在。在静电保护模式下，静电放电保护电路提供保护集成电路的作用，借由快速的将静电引导致电源或引导至地来保护电路及元件免受伤害。
静电放电保护在射频识别标签的电路设计及测量上是一件重要的考虑，在一射频识别系统中射频识别标签(也称射频识别询答器)是用来与一射频识别读取器(也称射频识别询问器)沟通的装置。射频识别标签有主动、半主动及被动式三种。主动式标签本身装载电源，可与射频识别读取器沟通。半主动式标签的电源供应则是驱动电子元件，但不与射频识别读取器进行沟通。被动式标签完全仰赖射频识别读取器提供充分的能量，以运行电路及与读取器进行沟通。在被动式标签中，天线的输入脚连接至一金属-绝缘体-金属电容(简称MIM电容)的一端用以检测信号，而MIM电容的另一端连接至一二极管。静电通常在制造射频识别条码(labels)的过程中产生，并且金属-绝缘体-金属的构造在组装天线的过程中有损坏风险。所以在组装天线和测试中，提供静电放电旁路路径去防止静电放电是很重要的。
常见的静电放电保护电路在一个特定的频率(a frequency of interest)下可能会改变射频识别标签的输入阻抗，导致电力传输效率(power transferefficiency)明显地降低，因此在使用传统技术的射频识别标签中，可能对静电放电保护的范围要加以实际的限制。当静电放电发生时，射频识别标签的静电放电保护电路应提供一个避开底层核心电路(underlying core circuit)的低阻抗路径，并在射频识别标签正常运行时，对底层核心电路而言，静电放电保护电路是不存在的(transparent)。来自射频识别天线上的功率输入可能大于0dBm，相当于振幅值7伏特。
在一般的射频正常运行中，因为低触发电压不易开启静电放电保护电路，所以一般公知的静电放电保护电路不适合大信号(大摆幅)的射频识别标签的运行。因为低吸持电压(holding voltage)会使得静电放电保护电路无法关闭，所以一般的静电放电保护电路也易受闩锁效应(停留在开启状态)影响。
因此，需要一种适用于保护射频识别标签的静电放电保护电路不会有闩锁效应并且不会干扰射频识别标签的正常运行中。
发明内容
为了解决现有技术的问题，本发明的实施例提供一种双向静电放电保护电路，包括一双向硅控整流器，形成在一基板中，双向硅控整流器包括一第一P型阱区及一第二P型阱区，位于一N型阱区的两侧；一深N型阱区，位于第一P型阱区、第二P型阱区及N型阱区之下；一第一N型区及一第二N型区，分别在第一P型阱区及第二P型阱区中，第一N型区及第二N型区分别耦接至一第一接垫及一第二接垫；以及一第一P型区及一第二P型区，分别在第一N型阱区及第二N型阱区中，第一P型区及第二P型区分别耦接至第一接垫及第二接垫，第一P型区及第二P型区分别较第一N型区及第二N型区接近N型阱区。
本发明的实施例也提供一种具有双向静电放电保护的射频识别标签，包括一核心射频识别模块，以及一双向静电放电保护电路。双向静电放电保护电路包括一第一寄生NPN双载流子晶体管、一第二寄生NPN双载流子晶体管，以及一寄生PNP双载流子晶体管。其中第一寄生NPN双载流子晶体管和寄生PNP双载流子晶体管定义为一第一硅控整流器，第二寄生NPN双载流子晶体管及寄生PNP双载流子晶体管定义为一第二硅控整流器，并且第一硅控整流器及上述第二硅控整流器提供用以释放一第一极性的静电电压以及一第二极性的静电电压的路径。双向静电放电保护电路具有一触发电压，触发电压高过正常运行模式下输入至一射频识别标签的一射频输入信号输入的一最大期望振幅，用以保护核心射频识别模块，并在未受到静电放电事件时，不会干扰上述核心射频识别模块的正常动作。
本发明的实施例也提供一种具有双向静电放电保护的射频识别标签，包括一核心射频识别模块，以及一双向硅控整流器，形成在一基板中。双向硅控整流器包括一第一P型阱区及一第二P型阱区，位于一N型阱区的两侧，一深N型阱区，位于第一P型阱区、第二P型阱区及N型阱区之下，一第一N型区及一第二N型区，分别在第一P型阱区及第二P型阱区中，第一N型区及第二N型区分别耦接至一第一接垫及一第二接垫，以及一第一P型区及一第二P型区，分别在第一N型阱区及第二N型阱区中，第一P型区及第二P型区分别耦接至第一及第二接垫，第一P型区及第二P型区分别较第一N型区及第二N型区接近N型阱区；其中上述双向硅控整流器，用以提供高于15伏特的一触发电压。
本发明不受闩锁效应影响并且在射频识别标签正常运行下形同不存在。
附图说明
图1为公知的一种使用双二极管结构的静电放电保护电路。
图2为公知的一种静电放电保护电路的截面图。
图3A为本发明的一种双向静电放电保护电路的截面图。
图3B为本发明的一种双向静电放电保护电路的俯视图。
图4为本发明的一种具有双向静电放电保护的射频识别标签。
图5为本发明一电流与双向静电放电保护电路中所测量到的直流崩溃电压的关系。
图6为本发明中双向静电放电保护电路的传输线脉冲(TLP)测量结果的电流对电压(I-V)图。
图7为本发明的RF/DC整流器中电压与功率的一对照图。
其中，附图标记说明如下：
110～接垫
152、154～二极管
120～核心电路
140～电源箝位器
102～VDD电源线
104～VSS电源线
300～静电放电保护电路
352、354～接垫
322、324～栅极
312、320～P型重掺杂区
314、316、318～N型重掺杂区
326、328～浅沟槽隔离区
308、306、310～N型阱区
340、346、348、342～寄生电阻
330、332～寄生NPN双载流子晶体管
334～寄生PNP双载流子晶体管
304～深N型阱区
302～P型基板
400～双向静电放电保护电路
452、454～接垫
S1～间距
S2、AW～宽度
412、418～N型区/N型重掺杂区
414、416～P型区/P型重掺杂区
426、428～绝缘区
408、406、410～N型阱区
411、413～P型阱区
430、432～寄生NPN双载流子晶体管
434～寄生PNP双载流子晶体管
440、442、446、448～寄生电阻
404～深N型阱区
402～基板
500～射频识别标签
560～双向静电放电保护电路
501～天线
554～射频输入信号
552～VSS电源线
530、532、534～晶体管
540、542、546、548～寄生电阻
570～模拟前端
572～解调器
573～解调信号
574～RF/DC整流器
575-1、575-2、575-3、575-4、575-5、575-6、575-7、575-8～金属-绝缘体-金属电容
576-1、576-2、576-3、576-4、576-5、576-6、576-7、576-8～CoSi-Si肖特基二极管
578～调变器
579～编码信号
580～状态机
582～解码器
583～解码信号
577～直流供应电压
586～逻辑控制电路
587～信号线
588～存储器
584～编码器
585～数据线
600～电流
710～接地(PS)模式
720～接地(NS)模式
810～直流输出电压
820～输出电压
具体实施方式
本发明的实施例用以克服某些或所有先前静电放电保护电路的缺点，以及提供用于射频识别标签的双向静电放电保护电路，此双向静电放电保护电路不受闩锁效应影响并且在射频识别标签正常运行下形同不存在。
图1所示为一种使用双二极管结构的公知静电放电保护电路。二极管152与154及一电源箝位器140用以提供一核心电路120的静电放电保护，其电源供应来自于VDD电源线102及VSS电源线104。若一静电放电发生，例如一远大于VDD及VSS的一静电电压产生于接垫110上，静电电压则会经二极管152及电源箝位器140放电至VSS电源线104，借以让静电放电的暂态电流避开核心电路120释放掉。此方法有一缺点为当使用在大信号的射频识别标签运行时，由于电压可升至7伏特，所以会造成双二极管结构不正常的导通，因而产生大漏电流及影响射频识别标签的正常运行及性能。
图2为一种公知射频识别标签的静电放电保护电路300的一截面图。一深N型阱区304位于(设置于)一P型基板302上方，多个N型阱区306，308与310位于深N型阱区304上方。为了说明方便，N型阱区306，308与310在图2所示的截面图中被分开地显示与标示，但须知N型阱区306，308，310也可为一单一的N型阱区。一P型重掺杂区312及一N型重掺杂区314位于一P型阱区311之中，P型重掺杂区312及N型重掺杂区314分别位于一浅沟槽隔离区326的两侧，并且P型重掺杂区312及N型重掺杂区314均耦接至一接垫352。一P型重掺杂区320及一N型重掺杂区318位于一P型阱区313之中，P型重掺杂区320及N型重掺杂区318分别位于一浅沟槽隔离区328的两侧，并且P型重掺杂区320及N型重掺杂区318均耦接至一接垫354。一栅极322位于N型重掺杂区314及316之间，以及一栅极324位于N型重掺杂区316及318之间。P型阱区311及313中形成一寄生NPN双载流子晶体管330及332，以及N型阱区306中形成一寄生PNP双载流子晶体管334。如图所示，也会形成寄生电阻340、342、346及348。N型重掺杂区314、P型阱区311、N型阱区306、P型阱区313及N型重掺杂区318形成一N-P-N-P-N路径在接垫352及接垫354之间，用以提供一双向静电放电保护。栅极322及324用以在此静电放电保护电路中增加并联且栅极接地的NMOS晶体管，以便将触发电压降低至6.74伏特。静电放电保护电路300的设计达成一低触发电压及一低吸持电压(大约4.2伏特)用以加快导通速度。然而，因为此静电放电保护电路300会干扰射频识别标签的正常运行，所以并不适合大信号振幅的射频识别的应用。
图3A为本发明中双向静电放电保护电路的一实施例的一截面图。双向静电放电保护电路400中，一深N型阱区404位于一基板402上方，一位于中间的N型阱区406及多个位于侧边的N型阱区408、410被设置于(位于)深N型阱区404上方。为了说明方便，N型阱区406，408与410在图3A所示的截面图中被分开地显示与标示，但须知N型阱区406，408，410也可为一单一的N型阱区，如图3B中所示。一P型区414及一N型区412位于一P型阱区411之中，P型区414及N型区412分别位于一绝缘区426的两侧，均耦接至一接垫452，并且绝缘区426可为一浅沟槽隔离区。接垫452用以连接至一VSS电源供应。一P型区416及一N型区418位于一P型阱区413之中，P型区416及N型区418分别位于一绝缘区428的两侧，均耦接至一接垫454，并且绝缘区428可为一浅沟槽隔离区。接垫454用以连接至一射频识别标签的一天线。P型区414，416及N型区412，418可为重掺杂区，为了便于解读，图3A所示的P+及N+以下称其为P型重杂掺区414、416及N型重掺杂区412、418。P型重掺杂区414、416分别与N型阱区406相隔一间距，上述间距较短于N型重掺杂区412、418与N型阱区406的间距。P型阱区411、413分别形成一寄生NPN双载流子晶体管430、432，以及N型阱区406形成一寄生PNP双载流子晶体管434，且如图所示440、442、446及448为寄生电阻。
N-P-N-P-N结用以提供一双向静电放电保护，并且此N-P-N-P-N结包括两个寄生的硅控整流器。当接垫452及454属于正极性的静电电压时，一第一硅控整流器提供一传导路径，从接垫452经由P型重参杂区414、P型阱区411、N型阱区406、P型阱区413及N型重参杂区418至接垫454。当接垫452及454属于负极性的静电电压时，一第二硅控整流器提供一传导路径，从接垫454经由P型重掺杂区416、P型阱区413、N型阱区406、P型阱区411及N型重掺杂区412至接垫452。上述第一硅控整流器相当于寄生NPN双载流子晶体管432加上寄生PNP双载流子晶体管434，并且由寄生PNP双载流子晶体管434的累增崩溃(avalanche breakdown)所触发。上述第二硅控整流器相当于寄生NPN双载流子晶体管430加上寄生PNP双载流子晶体管434，同样也由寄生PNP双载流子晶体管434的累增崩溃所触发。这对硅控整流器可视为一双向硅控整流器。在另一实施例(无图示)中，图3A中所有N型重掺杂区的区域都取代为P型重掺杂，所有P型重掺杂区的区域都取代为N型重掺杂。因此，不同的实施例提供了N-P-N-P-N或P-N-P-N-P两种结构。
硅化物区域可形成于基板402之上，用以提供从这些重掺杂区(implantregions)412、414、416及418至接垫452、454的连接点。双向静电放电保护电路400可在无电阻式保护氧化(resistive protective oxide；RPO)掩模下制造。
在双向静电放电保护电路400中，双向硅控整流器的N-P-N-P-N结构用于提供一适当的高触发电压给大信号振幅的射频识别标签。相较于与本发明具有相反极性结构的公知技术，本发明提供N型重掺杂区作为区域412、418及P型重掺杂区作为区域414、416，有助于增加触发电压。在双向静电放电保护电路400下，具有一低寄生电容，且已测量其容值为34fF。侧边的N型阱区408、410及在底部的深N型阱区404，用以将双向静电放电保护电路400与在基板402上的其他装置隔离。在双向静电放电保护电路400内的寄生电阻440、442、446及448可帮助其快速触发。
双向静电放电保护电路400可制造于0.18微米、0.13微米或更低的CMOS混合信号工艺(mixed-signal CMOS processes)。N型重掺杂区412、P型重掺杂区414、416及N型重掺杂区418的宽度如图3A所示为AW，在0.18微米CMOS工艺中AW可介于1至5微米之间，在0.13微米CMOS工艺中AW可介于0.8至4微米之间。如图3A所示，P型重掺杂区414、416及与N型阱区406之间有一间距S1，在0.18微米的CMOS工艺中，间距S1可介于0.43至3微米之间，在0.13微米CMOS工艺中，间距S1可介于0.38至3微米之间。如图所示，N型阱区406的宽度为S2，在0.18微米的CMOS工艺中，宽度S2可介于0.86至3微米之间，在0.13微米CMOS工艺中，宽度S2可介于0.8至3微米之间。
图3B为双向静电放电保护电路400的俯视图。如图3B所示，N型重掺杂区412、418及P型重掺杂区414、416的长度为AL，在0.18微米CMOS工艺中，长度AL可介于10至80微米之间，在0.13微米CMOS工艺中，长度AL可介于6至80微米之间。如图3B俯视图所示，双向静电放电保护电路400的尺寸，在0.18及0.13微米CMOS工艺中可为24.7微米×42.5微米，并且在0.13微米CMOS工艺中尺寸可更小。
触发电压及吸持电压为静电放电保护行为相关的重要因素。长度AL及宽度AW的大小会影响触发电压，而间距S1及宽度S2的大小则影响吸持电压。为了在面积方面进行有效率的设计，实施例中揭示的几何结构(geometry)具有一相对较大的长宽比(AL/AW)，因此总电流耐流(overall current handlingcapability)可借由缩小寄生电阻的阻值而增加。宽度AW为2微米及长度AL为30微米可用来提供一大静电放电耐流(ESD current capability)及一小寄生电容，例如34fF或更小。缩小间距S1及宽度S2可降低吸持电压，用以增加静电放电强度。在静电放电强度(即停留在导通状态)与免除闩锁效应(即其余不适当的导通状态)之间要衡量取舍；此取舍与利于实施例所操作的设计窗口(design window)是一致的。在0.18微米CMOS工艺中，间距S1与宽度S2的比例可介于0.5至3.5之间，间距S1与宽度AW的比例可介于0.5至3.0间，宽度S2与宽度AW的比例可介于0.3至3.0之间。在0.13微米CMOS工艺中，间距S1与宽度S2的比例可介于0.5至3.75之间，间距S1与宽度AW的比例可介于0.5至3.0间，宽度S2与宽度AW的比例可介于0.3至3.0之间。
双向静电放电保护电路400尽可能地使用较高密度(较多的)的接点(contact)及介层窗(via)来降低串联电阻值(series resistance)。此设计可以在最小面积与最小寄生电容之下达到大静电放电电流旁路能力。
N型重掺杂区412、418及P型重掺杂区414、416各自有N型及P型的掺杂浓度，在0.18微米CMOS工艺中介于1015至1016ion/cm2之间，在0.13微米CMOS工艺中介于2×1015至3×1016ion/cm2之间。N型重掺杂区412、418及P型重掺杂区414、416的深度，在0.18微米CMOS工艺中介于0.03至0.04微米之间，在0.13微米CMOS工艺中介于0.025至0.035微米之间。
N型阱区406(也同于N型阱区408、410)的掺杂浓度，在0.18及0.13微米CMOS工艺中介于1013至1014ion/cm2之间。深N型阱区404的掺杂浓度在0.18微米工艺中介于1012至2×1013ion/cm2之间，在0.13微米工艺中介于2×1012至3×1013ion/cm2之间。P型阱区的寄生电阻440、442在0.18以及0.13微米工艺中可介于1000至5000欧姆之间。深N型阱区404的寄生电阻446、448在0.18以及0.13微米工艺中可介于500至3000欧姆之间。
图4为本发明的实施例中具有双向静电放电保护的射频识别标签的方框图。具有双向静电放电保护的射频识别标签500可为工作于UHF(860-960MHz)的一被动式射频识别标签，且在无须外挂电池及电源产生器的情况下，具有一个数公尺的读取范围。一天线501提供一射频输入信号554至一核心射频识别模块，上述核心射频识别模块包括一模拟前端(AFE)570。核心射频识别模块也可包括一状态机580，状态机580用以与模拟前端570进行连系，并提供基频处理。一双向静电放电保护电路560借由在天线501及VSS电源线552之间提供一双向(正、负极性的静电放电)的传导路径来保护核心射频识别模块。
模拟前端570包括一解调器572、一射频-直流(RF/DC)整流器574以及一调变器578，解调器572用以提供一解调信号573，调变器578可为一反向散射调变器(backscatter modulator)。如此领域中众所皆知的，反向散射调变一般由被动及半主动的射频识别标签所使用，而被动及半主动的射频识别标签并不使用无线电发送器，并且反向散射调变为一种与天线501所反射(反向散射)的能量(power)相关的调变。一发射天线(无图示)上所流通的电流会导致用以接收的天线501产生一电压，而此电压导致天线501上产生一感应电流，造成辐射回传至发射天线，产生一电压且借此造成一可被检测的反向散射信号。RF/DC整流器574有一电荷泵(也称倍压器)及一电压限制器。RF/DC整流器574由天线501接收一微弱的射频输入信号554，且将其转换为一稳定的直流供应电压577。倍压器主要的设计考虑为拥有一高的射频-直流(RF/DC)转换效率，其决定了射频识别标签读写的有效距离及灵敏度。此倍压器可为迪克森倍压器，其电压调变原理可参照并入迪克森倍压器(U.S.Pat.No.5,831,469)。如图4所示，实施例中使用一串接四级的迪克森倍压器，其中利用了金属-绝缘体-金属电容575-1，...，575-8(所有575开头)及CoSi-Si肖特基二极管576-1，......，576-8(所有576开头)，倍压器电路用以提高一射频输入电压，所以在最理想设计的肖特基二极管576(其长度为1微米宽度为2微米)下，一特定的负载条件、-7.5dBm的目标最小RF输入功率以及超过12V的直流电压输出均可以达到。二极管连接型式的MOS晶体管由于它们的小串联电阻、结电容及低触发电压，所以较肖特基二极管具有更低的基板损失(substrate loss)、更短的充放电时间以及更增进的转换效率。
状态机580可包括一解码器582用以提供一解码信号583，以及一编码器584用以将数据线585的数据编码后提供一编码信号579。状态机580的后端可还包括一逻辑控制电路586及一存储器588经由信号线587与彼此沟通。本领域普通技术人员均知，状态机580也可包括一基频的数位信号处理器(DSP)电路(无图示)。
如图4所示的双向静电放电保护电路560等效于(equivalent)双向静电放电保护电路400，并且为了利于解读，双向静电放电保护电路560的参考号码相似于图3A、图3B。举例而言，寄生电阻540、542、546及548等效于寄生电阻440、442、446及448，晶体管530、532及534等效于寄生NPN双载流子晶体管430、432及寄生PNP双载流子晶体管434。晶体管532、534及530构成一双向硅控整流器，用以保护一个包含模拟前端570及/或状态机580的核心射频识别模块。
本发明的实施例中，具有一双向静电放电保护电路的被动式超高频(UHF)射频识别标签的一模拟前端570由0.18微米CMOS混合信号工艺所制造，也可使用0.18微米CMOS工艺来制造，并且上述双向静电放电保护电路使用双向硅控整流器。射频识别前端的功能测量在印刷电路板(print circuitboard；PCB)上执行，而静电放电的表现则在晶片上使用机械静电放电模式(MM)及人体静电放电模式(HBM)与传输线脉冲(TLP)测试进行测量。
图5用以描绘本发明的实施例中电流600与双向静电放电保护电路中所测量到的直流崩溃电压的关系。图5显示双向静电放电保护电路在正常的射频运行模式(normal RF operation)下是不存在的，意即处于截止状态。如图5所示，直流崩溃电压能承受在-15至15伏特的偏压。
前述的实施例提供一种具有双向硅控整流器的双向静电放电保护电路，并且双向静电放电保护电路具有16.9伏特的高触发电压及34fF的低寄生电容，上述高触发电压高过一射频输入信号的最大期望振幅，上述最大期望振幅为正常运行模式下，射频输入信号输入至核心射频识别模块的最大期望振幅。双向静电放电保护电路的效能适用于大信号运行的射频识别系统。此测量结果指出射频识别标签的模拟前端570可承受静电放电3.0K伏特/人体静电放电模式(HBM)及200伏特/机械静电放电模式(M M)的等级。人体静电放电模式测试模型表示一般人指间放电至装置，机械静电放电模式表示在一最大放电环境下由一200pF电容直接对装置放电。
图6为一电流对电压(I-V)的图，用以显示本发明的实施例中双向静电放电保护电路的传输线脉冲(TLP)的测量结果。传输线脉冲(TLP)为一种工业上惯用的集成电路测试技术及静电放电过程的行为。接地(PS)模式710所相关的正极性的静电放电(应力)以及接地(NS)模式720所相关的极性的静电放电(应力)这两者的传输线脉冲电流-电压(I-V)曲线几乎对称于零偏压(zero-biased voltage)，其触发电压为16.9伏特及骤回电压(snapback voltage)为4.5伏特。
图7为本发明实施例的RF/DC整流器中电压与功率的一对照图。如图7所示，当射频输入功率超过-7.5dBm，RF/DC整流器574会产生一稳定的1.2伏特电源供应输出。在具有双向放电保护之下的直流输出电压810几乎相同于一个不具双向静电放电保护的参考设计的输出电压820，表示出实施例所揭示的具有34fF电容的双向硅控整流器结构，对于RF/DC整器574在某特定频率(frequency of interest)的功率没有影响。第一表格整理了实施例中具有双向静电放电保护电路的被动式超高频(UHF)射频识别标签的模拟前端的效能。
上述所揭示的双向硅控整流器结构，具有16.9伏特的高触发电压及4.7伏特的大骤回电压，用以在正常射频运行下防止闩锁效应及在大信号的射频识别标签的运行之下提供双向静电放电保护电路，其效能是先前所达不到的。
虽然本发明已以优选实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (10)

1.一种双向静电放电保护电路，包括：
一双向硅控整流器，形成在一基板中，上述双向硅控整流器包括：
一第一P型阱区及一第二P型阱区，位于一N型阱区的两侧；
一深N型阱区，位于上述第一P型阱区、上述第二P型阱区及上述N型阱区之下；
一第一N型区及一第二N型区，分别在上述第一P型阱区及上述第二P型阱区中，上述第一N型区及上述第二N型区分别耦接至一第一接垫及一第二接垫；以及
一第一P型区及一第二P型区，分别在上述第一N型阱区及上述第二N型阱区中，上述第一P型区及上述第二P型区分别耦接至上述第一接垫及上述第二接垫，上述第一P型区及上述第二P型区分别较上述第一N型区及上述第二N型区接近上述N型阱区。
2.如权利要求1所述的双向静电放电保护电路，其中上述双向硅控整流器还包括：
一第一绝缘区，位于上述第一N型区及上述第一P型区之间；以及
一第二绝缘区，位于上述第二N型区及上述第二P型区之间。
3.如权利要求1所述的双向静电放电保护电路，其中上述第一P型区及上述第二P型区为P型重掺杂区，以及上述第一N型区及上述第二N型区为N型重掺杂区。
4.如权利要求3所述的双向静电放电保护电路，其中上述双向静电放电保护电路根据0.18微米CMOS工艺制造，并且上述N型重掺杂区及上述P型重掺杂区的掺杂浓度在1015到1016ion/cm2之间。
5.如权利要求3所述的双向静电放电保护电路，其中上述双向静电放电保护电路根据0.13微米CMOS工艺制造，其中上述N型重掺杂区及上述P型重掺杂区的掺杂浓度在2×1015到3×1016ion/cm2之间。
6.如权利要求1所述的双向静电放电保护电路，其中上述第一N型区、上述第一P型阱区及上述N型阱区构成一第一寄生NPN双载流子晶体管，上述第一P型阱区、上述N型阱区及上述第二P型阱区构成一寄生PNP双载流子晶体管，并且上述N型阱区、上述第二P型阱区及上述第二N型区构成一第二寄生NPN双载流子晶体管。
7.如权利要求1所述的双向静电放电保护电路，其中上述双向硅控整流器用于提供超过7伏特的一触发电压，上述第一N型区、上述第二N型区、上述第一P型区及上述第二P型区的长度均在6毫米至80毫米以及宽度均在0.8毫米至5毫米之间，并且上述第一N型区、上述第二N型区、上述第一P型区及上述第二P型区的长度与宽度的比例均为15∶1。
8.如权利要求1所述的双向静电放电保护电路，其中上述第一P型区及上述第二P型区，分别与上述N型阱区相隔一间距，上述间距为0.43微米至0.3微米之间，并且上述N型阱区的宽度为0.86微米至3微米之间。
9.一种具有双向静电放电保护的射频识别标签，包括：
一核心射频识别模块；以及
一双向静电放电保护电路，包括：
一第一寄生NPN双载流子晶体管、一第二寄生NPN双载流子晶体管；以及
一寄生PNP双载流子晶体管；其中上述第一寄生NPN双载流子晶体管和上述寄生PNP双载流子晶体管定义为一第一硅控整流器，上述第二寄生NPN双载流子晶体管及上述寄生PNP双载流子晶体管定义为一第二硅控整流器；并且
上述第一硅控整流器及上述第二硅控整流器提供用以释放一第一极性的静电电压以及一第二极性的静电电压的路径，上述双向静电放电保护电路具有高于7伏特的一触发电压，上述触发电压高过正常运行模式下输入至一射频识别标签的一射频输入信号输入的一最大期望振幅，用以保护上述核心射频识别模块，并在未受到静电放电事件时，不会干扰上述核心射频识别模块的正常动作。
10.一种具有双向静电放电保护的射频识别标签，包括：
一核心射频识别模块；以及
一双向硅控整流器，形成在一基板中，上述双向硅控整流器包括：
一第一P型阱区及一第二P型阱区，位于一N型阱区的两侧；
一深N型阱区，位于上述第一P型阱区、上述第二P型阱区及上述N型阱区之下；
一第一N型区及一第二N型区，分别在上述第一P型阱区及上述第二P型阱区中，上述第一N型区及上述第二N型区分别耦接至一第一接垫及一第二接垫；以及
一第一P型区及一第二P型区，分别在上述第一N型阱区及上述第二N型阱区中，上述第一P型区及上述第二P型区分别耦接至上述第一及上述第二接垫，上述第一P型区及上述第二P型区分别较上述第一N型区及上述第二N型区接近上述N型阱区；其中上述双向硅控整流器，用以提供高于15伏特的一触发电压以及至少高于4.5伏特的一吸持电压。
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