CN103137615B - 高压半导体结构及其操作方法 - Google Patents

Abstract

本发明公开了一种高压半导体结构及其操作方法。高压半导体结构包括一衬底、一第一P型掺杂区、一第二P型掺杂区、一第三P型掺杂区、一第一N型掺杂区及一第二N型掺杂区。第一P型掺杂区、第一N型掺杂区、第三P型掺杂区、第二N型掺杂区及第二P型掺杂区依序排列于衬底内，而形成PNPNP型态。本发明的高压半导体结构及其操作方法，是利用PNPNP型态的设计使得漏电情况与闩锁效应(Latch-up)的情况能够有效改善。

Description

高压半导体结构及其操作方法

技术领域

本发明是有关于一种半导体结构及其操作方法，且特别是有关于一种高压半导体结构及其操作方法。

背景技术

在半导体结构的设计中，静电放电(Electrostatic Discharge，ESD)防护能力是设计上的一考虑重点。尤其是高压半导体结构在操作电压高于40伏特(V)的情况下，静电放电防护能力更是一项难度相当高的挑战。

相关于静电放电防护能力的研究中，ESD防护能力情况与闩锁效应(Latch-up)的情况是关键的因素。高压半导体结构的元件复杂，在ESD发生保护元件防护能力差使内部元件很容易发生损坏情况与在平常操作保护元件容易闩锁效应的情况。由于这些情况迟迟无法有效改善，已成为ESD保护技术发展上的一大瓶颈。

发明内容

本发明是有关于一种高压半导体结构及其操作方法，其利用PNPNP型态的设计使得ESD防护能力情况与闩锁效应(Latch-up)的情况能够有效改善。

根据本发明的一个方面，提出一种高压半导体结构。高压半导体结构包括一衬底、一第一N型材料区、一第一P型材料区、一第二P型材料区、一第一P型掺杂区(P type doping region)、一第二P型掺杂区、一第三P型掺杂区、一第一N型掺杂区(N type doping region)及一第二N型掺杂区。第一N型材料区、第一P型材料区及第二P型材料区设置于衬底内。第一N型材料区设置于第一P型材料区及第二P型材料区之间。第一P型掺杂区设置于第一P型材料区内。第二P型掺杂区设置于第二P型材料区内。第三P型掺杂区设置于第一N型材料区内。第一N型掺杂区及第二N型掺杂区设置于第一N型材料区内，并位于第三P型掺杂区的两侧。第一P型掺杂区及第二P型掺杂区电性连接于一阴极。第三P型掺杂区、第一N型掺杂区及第二N型掺杂区电性连接于一阳极。

根据本发明的另一方面，提出一种高压半导体结构的操作方法。高压半导体结构包括一衬底、一第一N型材料区、一第一P型材料区、一第二P型材料区、一第一P型掺杂区(P type doping region)、一第二P型掺杂区、一第三P型掺杂区、一第一N型掺杂区(N type doping region)及一第二N型掺杂区。第一N型材料区、第一P型材料区及第二P型材料区设置于衬底内。第一N型材料区设置于第一P型材料区及第二P型材料区之间。第一P型掺杂区设置于第一P型材料区内。第二P型掺杂区设置于第二P型材料区内。第三P型掺杂区设置于第一N型材料区内。第一N型掺杂区及第二N型掺杂区设置于第一N型材料区内，并位于第三P型掺杂区的两侧。高压半导体结构的操作方法包括以下步骤。以一阴极电性连接第一P型掺杂区及第二P型掺杂区。以一阳极电性连接第三P型掺杂区、第一N型掺杂区及第二N型掺杂区。

为了对本发明的上述及其他方面更了解，下文特举实施例，并配合所附图式，作详细说明如下。

附图说明

图1绘示本实施例的一高压半导体结构的示意图。

图2绘示以TLP ESD保护电路量测仪器测试图1PNPNP型态的高压半导体结构的TLP漏电流曲线。

图3绘示另一实施例PPNPP型态的高压半导体结构的TLP漏电流曲线。

图4绘示图1寄生PNP晶体管的高压半导体结构的电压-电流曲线。

图5绘示另一实施例寄生NPN晶体管的高压半导体结构的电压-电流曲线。

【主要元件符号说明】

100：高压半导体结构

110P：衬底

121N：第一N型材料区

121P：第一P型材料区

122N：第二N型材料区

122P：第二P型材料区

123N：第三P型材料区

131N：第一N型掺杂区

131P：第一P型掺杂区

132N：第二N型掺杂区

132P：第二P型掺杂区

133P：第三P型掺杂区

140N：N型埋藏区

150：场氧化层

160：多晶硅层

171：阴极

172：阳极

A、B：点

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

请参照图1，其绘示本实施例的一高压半导体结构100的示意图。高压半导体结构100包括一衬底110P、多个N型材料区121N、122N、123N、多个P型材料区121P、122P、多个N型掺杂区(N type doping region)131N、132N、多个P型掺杂区(P type doping region)131P、132P、133P、一N型埋藏区(N+buried layer)140N、多个场氧化层(Field Oxide，FOX)150及二多晶硅层160。

在本实施例中，衬底110P例如是P型外延(epitaxy，EPI)衬底或P型衬底。N型材料区121N、122N、123N包括一第一N型材料区121N、一第二N型材料区122N及第三N型材料区123N。第一N型材料区121N、第二N型材料区122N及第三N型材料区123N例如是N型阱(N type well)或N型掺杂层。P型材料区121P、122P包括一第一P型材料区121P及第二P型材料区122P。第一P型材料区121P及第二P型材料区122P例如是P型阱(P type well)或N型掺杂层。

P型掺杂区131P、132P、133P包括一第一P型掺杂区131P、一第二P型掺杂区132P及一第三P型掺杂区133P。第一P型掺杂区131P、第二P型掺杂区132P及第三P型掺杂区133P例如是掺杂了硼(B)或铝(Al)等三价元素。N型掺杂区131N、132N包括一第一N型掺杂区131N及一第二N型掺杂区132N。第一N型掺杂区131N及第二N型掺杂区132N例如是掺杂了磷(P)、砷(As)或锑(Sb)等五价元素。

N型埋藏层140N例如是一N型外延层(N-epi)、一N型深阱(deep Ntype well)、一N型掺杂区层或一N型掺杂堆栈层(multiple N+stackedlayer)。

就位置关系而言，第一N型材料区121N、第二N型材料区122N、第三N型材料区123N、第一P型材料区121P及第二P型材料区122P设置于衬底110P内。本实施例的第二N型材料区122N、第一P型材料区121P、第一N型材料区121N、第二P型材料区122P及第三N型材料区123N依序邻接着排序。

N型埋藏层140N设置于衬底110P内，并接触第二N型材料区122N、第一P型材料区121P、第一N型材料区121N、第二P型材料区122P及第三N型材料区123N的下表面。也就是说，第二N型材料区122N、N型埋藏层140N及第三N型材料区123N围绕第一P型材料区121P、第一N型材料区121N及第二P型材料区122P。

在一实施例中，高压半导体结构100可以不包括第二N型材料区122N、第三N型材料区123N及N型埋藏层140N，而仅采用第一P型材料区121P、第一N型材料区121N及第二P型材料区122P。第二N型材料区122N、第三N型材料区123N及N型埋藏层140N是可视产品需求而选择性采用其中的任一、任二或三者。

第一P型掺杂区131P设置于第一P型材料区121P内。第三P型掺杂区133P、第一N型掺杂区131N及第二N型掺杂区132N设置于第一N型材料区121N内。第二P型掺杂区132P设置于第二P型材料区122P内。第一N型掺杂区131N及第二N型掺杂区132N位于第三P型掺杂区133P之两侧。也就是说，第一P型掺杂区131P、第一N型掺杂区131N、第三P型掺杂区133P、第二N型掺杂区132N及第二P型掺杂区132P依序排列，而形成PNPNP型态。

场氧化层150用以间隔此多个掺杂区131P、131N、133P、132N、132P，以使此多个掺杂区131P、131N、133P、132N、132P不直接接触。二多晶硅层160设置于其中的二场氧化层150上，并位于第一P型掺杂区131P及第一N型掺杂区131N之间，以及第二N型掺杂区132N及第二P型掺杂区132P之间。

在高压半导体结构100的操作过程中，是以一阴极171电性连接第一P型掺杂区131P及第二P型掺杂区132P，并以一阳极172电性连接第三P型掺杂区133P、第一N型掺杂区131N、第二N型掺杂区132N及二多晶硅层160。

本实施例的高压半导体结构100操作时，当ESD发生时电流由第三P型掺杂区133P与第一N型掺杂区131N、第二N型掺杂区132N流入，使第一P型材料区121P、第二P型材料区122P与第一N型材料区121N结发生崩溃，产生大量电子空穴对，使大量电流流经第一N型材料区121N。使第三P型掺杂区133P与第一N型掺杂区131N、第二N型掺杂区132N产生压差(约大于0.7V)，而使寄生PNP电晶导通，导通后可流通更多电流，至高压半导体结构100而烧坏。请参照图2为例，其绘示以TLP ESD保护电路量测仪器测试图1PNPNP型态的高压半导体结构100的TLP漏电流曲线。图2的A点为第二次崩溃的发生处，当电流高于0.46a倍数安培(A)时，发生第二次崩溃情况。

在另一实施例中，若将第一N型掺杂区131N改为P型，并将第三P型掺杂区133P改为N型，并将第二N型掺杂区132N改为P型，而形成PPNPP型态时，其寄生PNP晶体管因路径将会缩短，而造成ESD电流以表面流动为主，其ESD能力较差与没有面积增加而没有增加防护ESD能力。请参照图3为例，其绘示另一实施例PPNPP型态的高压半导体结构(未绘示)的TLP漏电流曲线。图3的B点为漏电的发生处，当电流高于0.02安培(A)时，发生第二次崩溃情况。所以采用PPNPP的设计会产生较低防护ESD能力。

此外，如图1所示，高压半导体结构100操作时，第一P型掺杂区131P、第一N型掺杂区131N及第三P型掺杂区133P寄生一PNP晶体管。第二P型掺杂区132P、第二N型掺杂区132N及第三P型掺杂区133P也寄生另一PNP晶体管。请参照图4，其绘示图1寄生PNP晶体管的高压半导体结构100的电压-电流曲线。图4为例的触发启动电压为55伏特(V)与维持(Holding)电压为55伏特(V)，本实施例寄生PNP晶体管的高压半导体结构100的操作电压例如40伏特(V)均低于维持(Holding)电压，而没有闩锁效应(Latch-up)的情况，具有较好的静电放电(ElectrostaticDischarge，ESD)保护能力。

在另一实施例中，寄生NPN晶体管的高压半导体结构(未绘示)将会与图1的图1寄生PNP晶体管的高压半导体结构100有不同的表现。请参照图5，其绘示另一实施例寄生NPN晶体管的高压半导体结构(未绘示)的电压-电流曲线。图5的触发电压为38伏特(V)与维持(Holding)电压为10伏特(V)，寄生NPN晶体管的高压半导体结构(未绘示)的操作以30伏特(V)为例电压有低于维持(Holding)电压，而产生了闩锁效应(Latch-up)的情况。

如上所述，本实施例的高压半导体结构及其操作方法是利用PNPNP型态的设计使得漏电情况与闩锁效应(Latch-up)的情况能够有效改善。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (9)

1.一种高压半导体结构，包括：

一衬底；

一第一N型材料区；

一第一P型材料区；

一第二P型材料区，该第一N型材料区、该第一P型材料区及该第二P型材料区设置于该衬底内，且该第一N型材料区设置于该第一P型材料区及该第二P型材料区之间；

一第一P型掺杂区(P type doping region)，设置于该第一P型材料区内；

一第二P型掺杂区，设置于该第二P型材料区内；

一第三P型掺杂区，设置于该第一N型材料区内；

一第一N型掺杂区(N type doping region)；

一第二N型掺杂区，该第一N型掺杂区及该第二N型掺杂区设置于该第一N型材料区内，并位于该第三P型掺杂区的两侧；

一第二N型材料区，该第一P型材料区设置于该第二N型材料区及该第一N型材料区之间；以及

一第三N型材料区，该第二P型材料区设置于该第三N型材料区及该第一N型材料区之间；

其中该第一P型掺杂区及该第二P型掺杂区电性连接于一阴极，该第三P型掺杂区、该第一N型掺杂区及该第二N型掺杂区电性连接于一阳极。

2.根据权利要求1所述的高压半导体结构，其中该第一N型材料区为一N型阱(N type well)，该第一P型材料区及该第二P型材料区为一P型阱(P type well)。

3.根据权利要求1所述的高压半导体结构，其中该衬底为P型。

4.根据权利要求1所述的高压半导体结构，更包括：

一N型埋藏层(N+buried layer)，设置于该衬底内，并接触该第一P型材料区、该第一N型材料区及该第二P型材料区的下表面。

5.根据权利要求4所述的高压半导体结构，其中该N型埋藏层为一N型外延层(N-epi)、一N型深阱(deep N type well)、一N型掺杂区层或一N型掺杂堆栈层(multiple N+stacked layer)。

6.一种高压半导体结构的操作方法，该高压半导体结构包括一衬底、一第一N型材料区、一第一P型材料区、一第二P型材料区、一第一P型掺杂区(P type doping region)、一第二P型掺杂区、一第三P型掺杂区、一第一N型掺杂区(N type doping region)、一第二N型掺杂区、一第二N型材料区及一第三N型材料区，该第一N型材料区、该第一P型材料区及该第二P型材料区设置于该衬底内，该第一N型材料区设置于该第一P型材料区及该第二P型材料区之间，该第一P型掺杂区设置于该第一P型材料区内，该第二P型掺杂区设置于该第二P型材料区内，该第三P型掺杂区设置于该第一N型材料区内，该第一N型掺杂区及该第二N型掺杂区设置于该第一N型材料区内，并位于该第三P型掺杂区的两侧，该第一P型材料区设置于该第二N型材料区及该第一N型材料区之间，该第二P型材料区设置于该第三N型材料区及该第一N型材料区之间，该操作方法包括：

以一阴极电性连接该第一P型掺杂区及该第二P型掺杂区；以及

以一阳极电性连接该第三P型掺杂区、该第一N型掺杂区及该第二N型掺杂区。

7.根据权利要求6所述的高压半导体结构的操作方法，其中该第一N型材料区为一N型阱(N type well)，该第一P型材料区及该第二P型材料区为一P型阱(P type well)。

8.根据权利要求6所述的高压半导体结构的操作方法，其中该衬底为P型。

9.根据权利要求6所述的高压半导体结构的操作方法，其中该高压半导体结构更包括：

一N型埋藏层(N+buried layer)，设置于该衬底内，并接触该第一P型材料区、该第一N型材料区及该第二P型材料区的下表面。