TWI462268B - 高壓半導體結構及其操作方法 - Google Patents

Description

高壓半導體結構及其操作方法

本案是有關於一種半導體結構及其操作方法，且特別是有關於一種高壓半導體結構及其操作方法。

在半導體結構的設計中，靜電放電(Electrostatic Discharge，ESD)防護能力是設計上的一考量重點。尤其是高壓半導體結構在操作電壓高於40伏特(V)的情況下，靜電放電(ESD)防護能力更是一項難度相當高的挑戰。

相關於靜電放電(ESD)防護能力的研究中，ESD防護能力情況與閂鎖效應(Latch-up)的情況是關鍵的因素。高壓半導體結構的元件複雜，ESD防護能力差，使得內部元件很容易發生損壞情況，並且平常操作保護元件容易發生閂鎖效應的情況。由於這些情況遲遲無法有效改善，已成為ESD保護技術發展上的一大瓶頸。

本案係有關於一種高壓半導體結構及其操作方法，其利用PNPNP型態之設計使得ESD防護能力情況與閂鎖效應(Latch-up)的情況能夠有效改善。

根據本案之第一方面，提出一種高壓半導體結構。高壓半導體結構包括一基底、一第一N型材料區、一第一P型材料區、一第二P型材料區、一第一P型摻雜區(P type doping region)、一第二P型摻雜區、一第三P型摻雜區、一第一N型摻雜區(N type doping region)及一第二N型摻雜區。第一N型材料區、第一P型材料區及第二P型材料區設置於基底內。第一N型材料區設置於第一P型材料區及第二P型材料區之間。第一P型摻雜區設置於第一P型材料區內。第二P型摻雜區設置於第二P型材料區內。第三P型摻雜區設置於第一N型材料區內。第一N型摻雜區及第二N型摻雜區設置於第一N型材料區內，並位於第三P型摻雜區之兩側。第一P型摻雜區及第二P型摻雜區電性連接於一陰極。第三P型摻雜區、第一N型摻雜區及第二N型摻雜區電性連接於一陽極。

根據本案之第一方面，提出一種高壓半導體結構之操作方法。高壓半導體結構包括一基底、一第一N型材料區、一第一P型材料區、一第二P型材料區、一第一P型摻雜區(P type doping region)、一第二P型摻雜區、一第三P型摻雜區、一第一N型摻雜區(N type doping region)及一第二N型摻雜區。第一N型材料區、第一P型材料區及第二P型材料區設置於基底內。第一N型材料區設置於第一P型材料區及第二P型材料區之間。第一P型摻雜區設置於第一P型材料區內。第二P型摻雜區設置於第二P型材料區內。第三P型摻雜區設置於第一N型材料區內。第一N型摻雜區及第二N型摻雜區設置於第一N型材料區內，並位於第三P型摻雜區之兩側。高壓半導體結構之操作方法包括以下步驟。以一陰極電性連接第一P型摻雜區及第二P型摻雜區。以一陽極電性連接第三P型摻雜區、第一N型摻雜區及第二N型摻雜區。

為了對本案之上述及其他方面更瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：

請參照第1圖，其繪示本實施例之一高壓半導體結構100之示意圖。高壓半導體結構100包括一基底110P、數個N型材料區121N、122N、123N、數個P型材料區121P、122P、數個N型摻雜區(N type doping region)131N、132N、數個P型摻雜區(P type doping region)131P、132P、133P、一N型埋藏區(N+ buried layer)140N、數個場氧化層(Field Oxide，FOX)150及二多晶矽層160。

在本實施例中，基底110P例如是P型磊晶(epitaxy，EPI)基板或P型基板。N型材料區121N、122N、123N包括一第一N型材料區121N、一第二N型材料區122N及第三N型材料區123N。第一N型材料區121N、第二N型材料區122N及第三N型材料區123N例如是N型井(N type well)或N型摻雜層。P型材料區121P、122P包括一第一P型材料區121P及第二P型材料區122P。第一P型材料區121P及第二P型材料區122P例如是P型井(P type well)或N型摻雜層。

P型摻雜區131P、132P、133P包括一第一P型摻雜區131P、一第二P型摻雜區132P及一第三P型摻雜區133P。第一P型摻雜區131P、第二P型摻雜區132P及第三P型摻雜區133P例如是摻雜了硼(B)或鋁(Al)等三價元素。N型摻雜區131N、132N包括一第一N型摻雜區131N及一第二N型摻雜區132N。第一N型摻雜區131N及第二N型摻雜區132N例如是摻雜了磷(P)、砷(As)或銻(Sb)等五價元素。

N型埋藏層140N例如是一N型磊晶層(N-epi)、一N型深井(deep N type well)、一N型摻雜區層或一N型摻雜堆疊層(multiple N+ stacked layer)。

就位置關係而言，第一N型材料區121N、第二N型材料區122N、第三N型材料區123N、第一P型材料區121P及第二P型材料區122P設置於基底110P內。本實施例之第二N型材料區122N、第一P型材料區121P、第一N型材料區121N、第二P型材料區122P及第三N型材料區123N依序鄰接著排序。

N型埋藏層140N設置於基底110P內，並接觸第二N型材料區122N、第一P型材料區121P、第一N型材料區121N、第二P型材料區122P及第三N型材料區123N之下表面。也就是說，第二N型材料區122N、N型埋藏層140N及第三N型材料區123N圍繞第一P型材料區121P、第一N型材料區121N及第二P型材料區122P。

在一實施例中，高壓半導體結構100可以不包括第二N型材料區122N、第三N型材料區123N及N型埋藏層140N，而僅採用第一P型材料區121P、第一N型材料區121N及第二P型材料區122P。第二N型材料區122N、第三N型材料區123N及N型埋藏層140N係可視產品需求而選擇性採用其中之任一、任二或三者。

第一P型摻雜區131P設置於第一P型材料區121P內。第三P型摻雜區133P、第一N型摻雜區131N及第二N型摻雜區132N設置於第一N型材料區121N內。第二P型摻雜區132P設置於第二P型材料區122P內。第一N型摻雜區131N及第二N型摻雜區132N位於第三P型摻雜區133P之兩側。也就是說，第一P型摻雜區131P、第一N型摻雜區131N、第三P型摻雜區133P、第二N型摻雜區132N及第二P型摻雜區132P依序排列，而形成PNPNP型態。

場氧化層150用以間隔此些摻雜區131P、131N、133P、132N、132P，以使此些摻雜區131P、131N、133P、132N、132P不直接接觸。兩個多晶矽層160設置於其中兩個場氧化層150上，並位於第一P型摻雜區131P及第一N型摻雜區131N之間，以及第二N型摻雜區132N及第二P型摻雜區132P之間。

在高壓半導體結構100的操作過程中，係以一陰極171電性連接第一P型摻雜區131P及第二P型摻雜區132P，並以一陽極172電性連接第三P型摻雜區133P、第一N型摻雜區131N、第二N型摻雜區132N及二多晶矽層160。

本實施例之高壓半導體結構100操作過程中，當ESD發生時，電流由第三P型摻雜區133P與第一N型摻雜區131N、第二N型摻雜區132N流入，使得第一P型材料區121P、第二P型材料區122P與第一N型材料區121N之接面發生崩潰，產生大量電子-電洞對，使大量電流流經第一N型材料區121N。並使第三P型摻雜區133P與第一N型摻雜區131N、第二N型摻雜區132N產生壓差(約大於0.7伏特(V))，而使寄生PNP電晶體導通，導通後可流通更多電流，進而導致高壓半導體結構100燒壞。請參照第2圖為例，其繪示以TLP ESD保護電路量測儀器測試第1圖PNPNP型態之高壓半導體結構100之TLP漏電流曲線。第2圖之A點為第二次崩潰之發生處，當電流高於0.46 a倍數安培(A)時，發生第二次崩潰情況。

在另一實施例中，若將第一N型摻雜區131N改為P型，並將第三P型摻雜區133P改為N型，並將第二N型摻雜區132N改為P型，而形成PPNPP型態時，其寄生PNP電晶體因路徑將會縮短，而造成ESD電流以表面流動為主，其ESD能力較差與沒有面積增加而沒有增加防護ESD能力。請參照第3圖為例，其繪示另一實施例PPNPP型態之高壓半導體結構(未繪示)之TLP漏電流曲線。第3圖之B點為漏電之發生處，當電流高於0.02安培(A)時，發生第二次崩潰情況。所以採用PPNPP之設計會產生較低防護ESD能力。

此外，如第1圖所示，高壓半導體結構100操作時，第一P型摻雜區131P、第一N型摻雜區131N及第三P型摻雜區133P寄生一PNP電晶體。第二P型摻雜區132P、第二N型摻雜區132N及第三P型摻雜區133P也寄生另一PNP電晶體。請參照第4圖，其繪示第1圖寄生PNP電晶體之高壓半導體結構100之電壓-電流曲線。第4圖為例之觸發電壓為55伏特(V)與維持(Holding)電壓為55伏特(V)，本實施例寄生PNP電晶體之高壓半導體結構100之操作電壓(例如40伏特(V))均低於維持(Holding)電壓，而沒有閂鎖效應(Latch-up)的情況，具有較好的靜電放電(Electrostatic Discharge，ESD)保護能力。

在另一實施例中，寄生NPN電晶體之高壓半導體結構(未繪示)將會與第1圖之第1圖寄生PNP電晶體之高壓半導體結構100有不同的表現。請參照第5圖，其繪示另一實施例寄生NPN電晶體之高壓半導體結構(未繪示)之電壓-電流曲線。第5圖之觸發電壓為38伏特(V)與維持(Holding)電壓為10伏特(V)，寄生NPN電晶體之高壓半導體結構(未繪示)之操作以30伏特(V)為例電壓有低於維持(Holding)電壓，而產生了閂鎖效應(Latch-up)的情況。

如上所述，本實施例之高壓半導體結構及其操作方法係利用PNPNP型態之設計使得漏電情況與閂鎖效應(Latch-up)的情況能夠有效改善。

綜上所述，雖然本案已以實施例揭露如上，然其並非用以限定本案。本案所屬技術領域中具有通常知識者，在不脫離本案之精神和範圍內，當可作各種之更動與潤飾。因此，本案之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．高壓半導體結構

110P．．．基底

121N．．．第一N型材料區

121P．．．第一P型材料區

122N．．．第二N型材料區

122P．．．第二P型材料區

123N．．．第三P型材料區

131N．．．第一N型摻雜區

131P．．．第一P型摻雜區

132N．．．第二N型摻雜區

132P．．．第二P型摻雜區

133P．．．第三P型摻雜區

140N．．．N型埋藏區

150．．．場氧化層

160．．．多晶矽層

171．．．陰極

172．．．陽極

A、B．．．點

第1圖繪示本實施例之一高壓半導體結構之示意圖。

第2圖繪示以TLP ESD保護電路量測儀器測試第1圖PNPNP型態之高壓半導體結構之TLP漏電流曲線。

第3圖繪示另一實施例PPNPP型態之高壓半導體結構之TLP漏電流曲線。

第4圖繪示第1圖寄生PNP電晶體之高壓半導體結構之電壓-電流曲線。

第5圖繪示另一實施例寄生NPN電晶體之高壓半導體結構之電壓-電流曲線。

100．．．高壓半導體結構

110P．．．基底

121N．．．第一N型材料區

121P．．．第一P型材料區

122N．．．第二N型材料區

122P．．．第二P型材料區

123N．．．第三P型材料區

131N．．．第一N型摻雜區

131P．．．第一P型摻雜區

132N．．．第二N型摻雜區

132P．．．第二P型摻雜區

133P．．．第三P型摻雜區

140N．．．N型埋藏區

150．．．場氧化層

160．．．多晶矽層

171．．．陰極

172．．．陽極

Claims (12)

1. 一種高壓半導體結構，包括：一基底；一第一N型材料區；一第一P型材料區；一第二P型材料區，該第一N型材料區、該第一P型材料區及該第二P型材料區設置於該基底內，該第一N型材料區設置於該第一P型材料區及該第二P型材料區之間；一第一P型摻雜區(P type doping region)，設置於該第一P型材料區內；一第二P型摻雜區，設置於該第二P型材料區內；一第三P型摻雜區，設置於該第一N型材料區內；一第一N型摻雜區(N type doping region)；以及一第二N型摻雜區，該第一N型摻雜區及該第二N型摻雜區設置於該第一N型材料區內，並位於該第三P型摻雜區之兩側；其中該第一P型摻雜區及該第二P型摻雜區電性連接於一陰極，該第三P型摻雜區、該第一N型摻雜區及該第二N型摻雜區電性連接於一陽極。
2. 如申請專利範圍第1項所述之高壓半導體結構，其中該第一N型材料區係為一N型井(N type well)，該第一P型材料區及該第二P型材料區係為一P型井(P type well)。
3. 如申請專利範圍第1項所述之高壓半導體結構，其中該基底係為P型。
4. 如申請專利範圍第1項所述之高壓半導體結構，更包括：一N型埋藏層(N+ buried layer)，設置於該基底內，並接觸該第一P型材料區、該第一N型材料區及該第二P型材料區之下表面。
5. 如申請專利範圍第4項所述之高壓半導體結構，其中該N型埋藏層係為一N型磊晶層(N-epi)、一N型深井(deep N type well)、一N型摻雜區層或一N型摻雜堆疊層(multiple N+ stacked layer)。
6. 如申請專利範圍第1項所述之高壓半導體結構，更包括：一第二N型材料區，該第一P型材料區設置於該第二N型材料區及該第一N型材料區之間；以及一第三N型材料區，該第二P型材料區設置於該第三N型材料區及該第一N型材料區之間。
7. 一種高壓半導體結構之操作方法，該高壓半導體結構包括一基底、一第一N型材料區、一第一P型材料區、一第二P型材料區、一第一P型摻雜區(P type doping region)、一第二P型摻雜區、一第三P型摻雜區、一第一N型摻雜區(N type doping region)及一第二N型摻雜區，該第一N型材料區、該第一P型材料區及該第二P型材料區設置於該基底內，該第一N型材料區設置於該第一P型材料區及該第二P型材料區之間，該第一P型摻雜區設置於該第一P型材料區內，該第二P型摻雜區設置於該第二P型材料區內，該第三P型摻雜區設置於該第一N型材料區內，該第一N型摻雜區及該第二N型摻雜區設置於該第一N型材料區內，並位於該第三P型摻雜區之兩側，該操作方法包括：以一陰極電性連接該第一P型摻雜區及該第二P型摻雜區；以及以一陽極電性連接該第三P型摻雜區、該第一N型摻雜區及該第二N型摻雜區。
8. 如申請專利範圍第7項所述之高壓半導體結構之操作方法，其中該第一N型材料區係為一N型井(N type well)，該第一P型材料區及該第二P型材料區係為一P型井(P type well)。
9. 如申請專利範圍第7項所述之高壓半導體結構之操作方法，其中該基底係為P型。
10. 如申請專利範圍第7項所述之高壓半導體結構之操作方法，其中該高壓半導體結構更包括：一N型埋藏層(N+ buried layer)，設置於該基底內，並接觸該第一P型材料區、該第一N型材料區及該第二P型材料區之下表面。
11. 如申請專利範圍第10項所述之高壓半導體結構之操作方法，其中該N型埋藏層係為一N型磊晶層(N-epi)、一N型深井(deep N type well)或一N型摻雜堆疊層(multiple N+ stacked layer)。
12. 如申請專利範圍第7項所述之高壓半導體結構之操作方法，其中該高壓半導體結構更包括：一第二N型材料區，該第一P型材料區設置於該第二N型材料區及該第一N型材料區之間；以及一第三N型材料區，該第二P型材料區設置於該第三N型材料區及該第一N型材料區之間。