TWI469317B - 半導體元件、其製造方法及其操作方法 - Google Patents

半導體元件、其製造方法及其操作方法 Download PDF

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TWI469317B TW101144455A TW101144455A TWI469317B TW I469317 B TWI469317 B TW I469317B TW 101144455 A TW101144455 A TW 101144455A TW 101144455 A TW101144455 A TW 101144455A TW I469317 B TWI469317 B TW I469317B
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Chih Ling Hung
Hsin Liang Chen
Wing Chor Chan
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半導體元件、其製造方法及其操作方法
本案是有關於一種半導體元件、其製造方法及其操作方法。
隨著半導體技術的發展，各式半導體元件不斷推陳出新。舉例來說，記憶體、電晶體、二極體等元件已廣泛使用於各式電子裝置中。然而，仍有各種問題需要改善。舉例來說，高壓元件(high voltage device)通常具有較低的維持(holding)電壓，閉鎖效應(latch-up)容易發生，或者元件可能不正常啟動。
因此，在半導體技術的發展中，研究人員不斷的嘗試針對各式元件進行改善，例如是縮小體積、增加/降低啟動電壓、增加/降低崩潰電壓、減少漏電、靜電防護等議題。
本案係有關於一種半導體元件、其製造方法及其操作方法。半導體元件中之電極層之設計使得電流增益(Beta)增大，而改善靜電放電(electrostatic discharge，ESD)保護能力並降低閉鎖效應(latch-up)的發生。
根據本案之一方面，提出一種半導體元件。半導體元件包括一基板、一第一井(well)、一第二井、一第一重摻雜區(heavily doping region)、一第二重摻雜區、一第三重摻雜區以及一電極層。第一井和第二井設置於基板上。第 一重摻雜區和第三重摻雜區設置於第一井內，第二重摻雜區設置於第二井內，第三重摻雜區係與第一重摻雜區間隔開來。電極層設置於第一井上。第二井、第一重摻雜區及第二重摻雜區具有一第一摻雜型態，基板、第一井及該三重摻雜區具有一第二摻雜型態，第一摻雜型態互補於第二摻雜型態。
根據本案之另一方面，提出一種半導體元件之製造方法。半導體元件之製造方法包括以下步驟。提供一基板。形成一第一井及一第二井於基板上。形成一第一重摻雜區於第一井內。形成一第二重摻雜區於第二井內。形成一第三重摻雜區於第一井內，第三重摻雜區係與第一重摻雜區間隔開來。形成一電極層於第一井上，其中第二井、第一重摻雜區及第二重摻雜區具有一第一摻雜型態，基板、第一井及第三重摻雜區具有一第二摻雜型態，第一摻雜型態互補於第二摻雜型態。
根據本案之再一方面，提出一種半導體元件之操作方法。半導體元件包括一基板、一第一井、一第二井、一第一重摻雜區、一第二重摻雜區、一第三重摻雜區以及一電極層。第一井和第二井設置於基板上。第一重摻雜區和第三重摻雜區設置於第一井內，第二重摻雜區設置於第二井內，第三重摻雜區係與第一重摻雜區間隔開來。電極層設置於第一井上。第二井、第一重摻雜區及第二重摻雜區具有一第一摻雜型態，基板、第一井及該三重摻雜區具有一第二摻雜型態，第一摻雜型態互補於第二摻雜型態。半導體元件之操作方法包括以下步驟。施加一閘極電壓(gate voltage)於電極層，以使第一井與電極層鄰接處產生一反轉層；施加一射極電壓(emitter voltage)於第一重摻雜區；施加一集極電壓(collector voltage)於第二重摻雜區；以及施加一基極電壓(base voltage)於第三重摻雜區。
為了對本案之上述及其他方面更瞭解，下文特舉各種實施例，並配合所附圖式，作詳細說明如下：
以下係提出各種實施例進行詳細說明，實施例僅用以作為範例說明，並不會限縮本發明欲保護之範圍。此外，實施例中之圖式係省略部份要之元件，以清楚顯示本發明之技術特點。
第一實施例
請參照第1圖，其繪示第一實施例之半導體元件100之剖面圖。半導體元件100至少包括一基板110P、一第一井(well)121P、一第二井122N、一第一重摻雜區(heavily doping region)141N、一第二重摻雜區142N、一第三重摻雜區143P及一電極層180。
基板110P之材質例如是P型矽或N型矽。第一井121P及第二井122N設置於基板110P上。第一井121P及第二井122N例如是P型井(P type well)或N型井(N type well)，第一井121P及第二井122N亦可例如是P型井/P型重摻雜埋層(P+ buried layer)堆疊層、P型重摻雜層(P+ implant layer)、N型井/N型重摻雜埋層(N+ buried layer)堆疊層、N型重摻雜層(N+ implant layer)或N型深井(deep N type well)。
第一重摻雜區141N及第三重摻雜區143P設置於第一井121P內，第二重摻雜區142N設置於第二井122N內，第三重摻雜區143P係與第一重摻雜區141N間隔開來。第一重摻雜區141N、第二重摻雜區142N及第三重摻雜區143P之摻雜濃度大於第一井121P及第二井122N之摻雜濃度，以提供良好的歐姆接觸(Ohmic contact)。第一重摻雜區141N、第二重摻雜區142N及第三重摻雜區143P例如是P型重摻雜區(P type heavily doping region，P+)或N型重摻雜區(N type heavily doping region，N+)。
電極層180設置於第一井121P上。電極層180之材質例如是多晶矽(polysilicon)。
第二井122N、第一重摻雜區141N及第二重摻雜區142N具有一第一摻雜型態(例如是P型或N型)。基板110P、第一井121P及第三重摻雜區143P具有一第二摻雜型態(例如是N型或P型)。第一摻雜型態互補於第二摻雜型態。在本實施例中，第一摻雜型態係為N型，第二摻雜型態係為P型。
如第1圖所示，實施例中，半導體元件100更可包括一場氧化層(field oxide，FOX)160，場氧化層160設置於第一井121P及第二井122N之鄰接處上。場氧化層160之材質例如是二氧化矽(SiO2)。此外，本實施例之半導體元件100中，場氧化層160更可設置於第三重摻雜區143P 與第一重摻雜區141N之間而將此兩者間隔開來。
實施例中，半導體元件100更可包括一第三井123N。如第1圖所示，第三井123N設置於基板110P上，第一井121P設置於第二井122N及第三井123N之間，第三井123N具有第一摻雜型態。實施例中，如第1圖所示，電極層180係設置於第一井121P和第三井123N上。
就半導體元件100之操作方法而言，施加一閘極電壓(gate voltage)VG於電極層180以使第一井121P與電極層180鄰接處產生一反轉層121a，施加一射極電壓(emitter voltage)VE於第一重摻雜區141N，施加一集極電壓(collector voltage)VC於第二重摻雜區142N，以及施加一基極電壓(base voltage)VB於第三重摻雜區143P。閘極電壓VG例如是大於0至小於1伏特之間，射極電壓VE例如是0伏特(連往接地端)，集極電壓VC例如是5~10伏特，基極電壓VB例如是1~2伏特。在本實施例中，第一井121P、第二井122N、第一重摻雜區141N、第二重摻雜區142N及第三重摻雜區143P構成NPN型雙載子電晶體(bipolar junction transistor，BJT)，施加電壓時產生集極電流IC，電流增益(common-emitter current gain，Beta)值係以集極電流IC/基極電流IB表示。
當施加閘極電壓VG於電極層180，第一井121P與電極層180鄰接處產生反轉層121a，使得第一重摻雜區141N與第三井123N經由反轉層121a電性連通。於是，載子經由反轉層121a流經第三井123N、第一井121P及第二井122N，而形成另一個NPN型寄生雙載子電晶體(parasitic BJT)，此寄生雙載子電晶體亦產生集極電流IC’。因此，本實施例之半導體元件100中，原有的雙載子電晶體以及寄生雙載子電晶體分別產生集極電流IC和集極電流IC’，如此一來，使得半導體元件100之電流增益(Beta)值由IC/IB增大至(IC+IC’)/IB。
請參照第2圖，其繪示一實施例之半導體元件之閘極電壓-正規化(normalization)電流增益(Beta)之曲線圖。如第2圖所示，閘極電壓VG分別為A、B、C及D伏特，其中A<B<C<D，A~D均介於大於0至小於1，並且令閘極電壓VG為0而寄生雙載子電晶體未作用時之正規化電流增益值為1。經由改變閘極電壓VG，如第2圖所示，正規化電流增益值最高可以增大至超過4，並且並未觀察到早期效應(early effect)之產生。換句話說，施加閘極電壓VG使得電流增益最高可以增大至超過4倍，且整體半導體元件仍正常運作。如此一來，半導體元件之電流增益增大，可增大維持(holding)電壓，降低閉鎖效應(latch-up)的發生，且具有較佳的靜電放電(electrostatic discharge，ESD)保護能力。
請參照第3A~3D圖，其繪示第一實施例之半導體元件100之製造方法的流程圖。首先，如第3A圖所示，提供基板110P。
然後，如第3B圖所示，形成一磊晶層120於基板110P上。
接著，如第3C圖所示，形成第一井121P及第二井122N於基板110P上。實施例中，更可形成第三井123N 於基板110P上，第一井121P位於第二井122N及第三井123N之間。第一井121P、第二井122N及第三井123N位於磊晶層120內。實施例中，第一井121P、第二井122N及第三井123N例如是以雙井(twin well)製程製作，無須增加額外的光罩或步驟。
接著，如第3D圖所示，可形成場氧化層160於第一井121P及第二井122N之鄰接處上，亦可形成場氧化層160於預定形成之第一重摻雜區141N及第三重摻雜區143P之間。
然後，如第3D圖所示，形成第一重摻雜區141N及第三重摻雜區143P於第一井121P內，形成第二重摻雜區142N於第二井122N內，第三重摻雜區143P係與第一重摻雜區141N間隔開來。
接著，如第3D圖所示，形成電極層180於第一井121P上。透過上述步驟即可順利完成本實施例之半導體元件100。
第二實施例
請參照第4圖，其繪示第二實施例之半導體元件200之剖面圖。本實施例之半導體元件200與第一實施例之半導體元件100不同之處在於半導體元件200更包括一埋層(buried layer)130N，其餘相同之處不再重複敘述。
如第4圖所示，埋層130N設置於第一井121P及第二井122N之下方，埋層130N具有第一摻雜型態。本實施例之埋層130N、第二井122N及第三井123N之材質實質 上相同。本實施例中，第一摻雜型態係為N型，埋層130N例如是一N型埋層(N type buried layer，NBL)、一N型磊晶層(N-epi)、一N型深井(deep N type well)或一N型摻雜堆疊層(multiple N+ stacked layer)。
就本實施例之半導體元件200之製造方法而言，與第一實施例之半導體元件100之不同之處在於形成磊晶層120之前，先形成埋層130N，其餘相同之處不再重複敘述。
半導體元件200之操作方法與半導體元件100之操作方法相同。當施加閘極電壓VG於電極層180，第一井121P與電極層180鄰接處產生反轉層121a，使得第一重摻雜區141N與第三井123N經由反轉層121a電性連通。於是，載子經由反轉層121a流經第三井123N、埋層130N及第二井122N，而產生集極電流IC’。因此，本實施例之半導體元件200中，原有的雙載子電晶體產生的集極電流IC和施加閘極電壓VG而產生的集極電流IC’係結合，如此一來，使得半導體元件200之電流增益(Beta)值由IC/IB增大至(IC+IC’)/IB。
第三實施例
請參照第5圖，其繪示第三實施例之半導體元件300之剖面圖。本實施例之半導體元件300與第一實施例之半導體元件100不同之處在於第一井321P之設計，其餘相同之處不再重複敘述。
在本實施例中，如第5圖所示，第一井321P包括一第一區域321P1及一第二區域321P2。第一重摻雜區141N 位於第一區域321P1內，第三重摻雜區143P位於第二區域321P2內，第三井123N之一部分區域位於第一區域321P1和基板110P之間。本實施例中，第二區域321P2包圍第一重摻雜區141N，第一區域321P1鄰接於第二區域321P2且彼此電性相通。
就本實施例之半導體元件300之製造方法而言，與第一實施例之半導體元件100之不同之處在於形成磊晶層120之後，先形成第一井321P之第一區域321P1、第二井122N及第三井123N，接著形成第一井321P之第二區域321P2，然後形成多個重摻雜區，其餘相同之處不再重複敘述。
半導體元件300之操作方法與半導體元件100之操作方法相同，於此不再重複敘述。
第四實施例
請參照第6圖，其繪示第四實施例之半導體元件400之剖面圖。本實施例之半導體元件400與第三實施例之半導體元件300不同之處在於半導體元件400更包括一埋層130N，其餘相同之處不再重複敘述。
如第6圖所示，埋層130N設置於第一井321P、第二井122N及第三井123N之下方，埋層130N具有第一摻雜型態。埋層130N之性質同前所述，在此不再重複敘述。
半導體元件400之操作方法與半導體元件200之操作方法相同，於此不再重複敘述。
第五實施例
請參照第7圖，其繪示第五實施例之半導體元件500之剖面圖。本實施例之半導體元件500與第一實施例之半導體元件100不同之處在於第一井521P及第二井522N之設計，其餘相同之處不再重複敘述。
如第7圖所示，半導體元件500中，第二井522N包圍第一井521P。電極層180設置於第二井522N上。第一重摻雜區141N及第三重摻雜區143P設置於第一井521P內，第二重摻雜區142N設置於第二井522N內，第三重摻雜區143P係與第一重摻雜區141N間隔開來。
半導體元件500之操作方法與半導體元件100之操作方法相同。當施加閘極電壓VG於電極層180，第一井521P與電極層180鄰接處產生反轉層521a，使得第一重摻雜區141N與第二井522N經由反轉層521a電性連通。於是，載子經由反轉層121a流經第二井522N，而產生集極電流IC’。因此，本實施例之半導體元件500中，原有的雙載子電晶體產生的集極電流IC和施加閘極電壓VG而產生的集極電流IC’係結合，如此一來，使得半導體元件500之電流增益(Beta)值由IC/IB增大至(IC+IC’)/IB。
請參照第8A~8D圖，其繪示第五實施例之半導體元件500之製造方法的流程圖。本實施例之半導體元件500之製造方法與第一實施例之半導體元件100之製造方法不同之處在於第一井521P及第二井522N之形成方式，其餘相同之處不再重複敘述。首先，如第8A圖所示，提供基板110P。
接著，如第8B圖所示，形成一摻雜層520N於基板110P上，摻雜層520N具有第一摻雜型態。
然後，如第8C圖所示，形成第一井521P及第二井522N。實施例中，係以摻雜(implantation)或擴散(diffusion)製程形成第一井521P及第二井522N。
接著，如第8D圖所示，形成第一重摻雜區141N及第三重摻雜區143P於第一井521P內，形成第二重摻雜區142N於第二井522N內，第三重摻雜區143P係與第一重摻雜區141N間隔開來。
然後，如第8D圖所示，形成電極層180於第一井521P上。透過上述步驟即可順利完成本實施例之半導體元件500。
綜上所述，雖然本案已以實施例揭露如上，然其並非用以限定本案。本案所屬技術領域中具有通常知識者，在不脫離本案之精神和範圍內，當可作各種之更動與潤飾。因此，本案之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、300、400、500‧‧‧半導體元件
110P‧‧‧基板
120‧‧‧磊晶層
121a、521a‧‧‧反轉層
121P、321P、521P‧‧‧第一井
122N、522N‧‧‧第二井
123N‧‧‧第三井
130N‧‧‧埋層
141N‧‧‧第一重摻雜區
142N‧‧‧第二重摻雜區
143P‧‧‧第三重摻雜區
160‧‧‧場氧化層
180‧‧‧電極層
321P1‧‧‧第一區域
321P2‧‧‧第二區域
520N‧‧‧摻雜層
IB‧‧‧基極電流
IC、IC’‧‧‧集極電流
VB‧‧‧基極電壓
VC‧‧‧集極電壓
VE‧‧‧射極電壓
VG‧‧‧閘極電壓
第1圖繪示第一實施例之半導體元件之剖面圖。
第2圖繪示一實施例之半導體元件之閘極電壓-正規化(normalized)電流增益(Beta)之曲線圖。
第3A~3D圖繪示第一實施例之半導體元件之製造方法的流程圖。
第4圖繪示第二實施例之半導體元件之剖面圖。
第5圖繪示第三實施例之半導體元件之剖面圖。
第6圖繪示第四實施例之半導體元件之剖面圖。
第7圖繪示第五實施例之半導體元件之剖面圖。
第8A~8D圖繪示第五實施例之半導體元件之製造方法的流程圖。
100‧‧‧半導體元件
110P‧‧‧基板
121a‧‧‧反轉層
121P‧‧‧第一井÷
122N‧‧‧第二井
123N‧‧‧第三井
141N‧‧‧第一重摻雜區
142N‧‧‧第二重摻雜區
143P‧‧‧第三重摻雜區
160‧‧‧場氧化層
180‧‧‧電極層
VB‧‧‧基極電壓
VC‧‧‧集極電壓
VE‧‧‧射極電壓
VG‧‧‧閘極電壓

Claims (8)

  1. 一種半導體元件，包括：一基板；一第一井(well)，設置於該基板上；一第二井，設置於該基板上；一第三井，設置於該基板上，其中該第一井設置於該第二井及該第三井之間；一第一重摻雜區(heavily doping region)，設置於該第一井內；一第二重摻雜區，設置於該第二井內；一第三重摻雜區，設置於該第一井內，該第三重摻雜區係與該第一重摻雜區間隔開來；以及一電極層，設置於該第一井及該第三井上；其中該第二井、該第三井、該第一重摻雜區及該第二重摻雜區具有一第一摻雜型態，該基板、該第一井及該第三重摻雜區具有一第二摻雜型態，該第一摻雜型態互補於該第二摻雜型態。
  2. 如申請專利範圍第1項所述之半導體元件，更包括一埋層(buried layer)，設置於該第一井及該第二井之下方，其中該埋層具有該第一摻雜型態。
  3. 如申請專利範圍第1項所述之半導體元件，其中該第一井包括一第一區域及一第二區域，其中該第一重摻雜區位於該第一區域內，該第三重摻雜區位於該第二區域內，該第三井之一部分區域係位於該第一區域和該基板之間。
  4. 一種半導體元件，包括：一基板；一第一井(well)，設置於該基板上；一第二井，設置於該基板上，其中該第二井包圍該第一井；一第一重摻雜區(heavily doping region)，設置於該第一井內；一第二重摻雜區，設置於該第二井內；一第三重摻雜區，設置於該第一井內，該第三重摻雜區係與該第一重摻雜區間隔開來；以及一電極層，設置於該第一井及該第二井上；其中該第二井、該第一重摻雜區及該第二重摻雜區具有一第一摻雜型態，該基板、該第一井及該第三重摻雜區具有一第二摻雜型態，該第一摻雜型態互補於該第二摻雜型態。
  5. 一種半導體元件之製造方法，包括：提供一基板；形成一第一井、一第二井及一第三井於該基板上，其中該第一井位於該第二井及該第三井之間；形成一第一重摻雜區於該第一井內；形成一第二重摻雜區於該第二井內；形成一第三重摻雜區於該第一井內，該第三重摻雜區係與該第一重摻雜區間隔開來；以及形成一電極層於該第一井及該第三井上，其中該第二井、該第三井、該第一重摻雜區及該第二重摻雜區具有一 第一摻雜型態，該基板、該第一井及該第三重摻雜區具有一第二摻雜型態，該第一摻雜型態互補於該第二摻雜型態。
  6. 如申請專利範圍第5項所述之半導體元件之製造方法，更包括：在形成該第一井、該第二井及該第三井於該基板上之前，形成一埋層於預定形成該第一井、該第二井及該第三井處之下方，其中該埋層具有該第一摻雜型態。
  7. 一種半導體元件之製造方法，包括：提供一基板；形成一第一井及一第二井於該基板上，其中該第二井包圍該第一井；形成一第一重摻雜區於該第一井內；形成一第二重摻雜區於該第二井內；形成一第三重摻雜區於該第一井內，該第三重摻雜區係與該第一重摻雜區間隔開來；以及形成一電極層於該第一井及該第二井上；其中該第二井、該第一重摻雜區及該第二重摻雜區具有一第一摻雜型態，該基板、該第一井及該第三重摻雜區具有一第二摻雜型態，該第一摻雜型態互補於該第二摻雜型態。
  8. 一種半導體元件之操作方法，該半導體元件包括一基板、一第一井、一第二井、一第一重摻雜區、一第二重摻雜區、一第三重摻雜區及一電極層，該第一井及該第二井設置於該基板上，該第一重摻雜區設置於該第一井 內，該第二重摻雜區設置於該第二井內，該第三重摻雜區設置於該第一井內且與該第一重摻雜區間隔開來，該電極層設置於該第一井上，該第二井、該第一重摻雜區及該第二重摻雜區具有一第一摻雜型態，該基板、該第一井及該第三重摻雜區具有一第二摻雜型態，該第一摻雜型態互補於該第二摻雜型態，該操作方法包括：施加一閘極電壓(gate voltage)於該電極層，以使該第一井與該電極層鄰接處產生一反轉層；施加一射極電壓(emitter voltage)於該第一重摻雜區；施加一集極電壓(collector voltage)於該第二重摻雜區；以及施加一基極電壓(base voltage)於該第三重摻雜區。
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