KR102056094B1 - Ｊｆｅｔ 부분을 포함하는 다이오드 소자에 관련된 방법 및 장치 - Google Patents
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Abstract
한 일반적인 실시태양에서는, 장치가 제공되며, 상기 장치가 애노드 단자, 및 캐소드 단자를 포함할 수 있다. 상기 장치는 접합형 전계 효과 트랜지스터(JFET) 부분을 포함할 수 있으며, 상기 접합형 전계 효과 트랜지스터(JFET) 부분은 반도체 기판 내에 배치된 채널로서 상기 애노드 단자 및 상기 캐소드 단자 사이에 제1 전기 통로 부분을 형성하는 채널을 지닌다. 상기 장치는, 상기 반도체 기판 내에 형성된 다이오드 부분으로서 상기 애노드 단자 및 상기 캐소드 단자 사이에 제2 전기 통로 부분을 형성하는 다이오드 부분을 또한 포함할 수 있다. 상기 다이오드 부분은 접합형 전계 효과 트랜지스터(JFET) 소자의 채널에 직렬로 결합되어 있을 수 있다.
Description
본원의 개시내용은 접합형 전계 효과 트랜지스터 부분을 포함하는 다이오드 소자에 관한 것이다.
다양한 타입들의 개별 반도체 부품들이 컴퓨팅 애플리케이션들에서 다양한 기능들을 수행하는데 함께 사용될 수 있다. 그러나, 독립된 개별 반도체 부품들을 사용함으로써 여러 단점들이 있을 수 있다. 예를 들면, 다수의 독립된 부품들을 제조하는 단가가 여러 소자들을 합체하여 단일의 개별 부품으로 이루는 단가보다 높을 수 있다. 또한 독립된 개별 부품들에는 다른 개별 부품들과 연관지어 사용될 때 원하는 방식으로 완화될 수 없는 열 전달 문제들, 누설 문제들 등이 있을 수 있다. 따라서, 당면한 기술 부족을 해결하고 다른 신규하고 혁신적인 특징들을 제공하는 시스템, 방법, 및 장치가 필요하다.
본원의 개시내용에서 해결하고자 하는 과제는 컴퓨팅 애플리케이션들에서 다양한 기능들을 수행하는데 다양한 타입들의 개별 반도체 부품들을 함께 사용할 경우에 다수의 독립된 부품들이 지니고 있는 단점들을 극복함과 아울러, 다른 개별 부품들과 연관지어 사용될 때 원하는 방식으로 완화될 수 없는 열 전달 문제들, 누설 문제들 등이 다수의 독립된 개별 부품들에서 나타난다는 점을 감안한, 신규하고 혁신적인 특징들을 제공하는 것이다.
한 일반적인 실시태양에서는, 장치가 제공되며, 상기 장치가 애노드 단자, 및 캐소드 단자를 포함할 수 있다. 상기 장치는 접합형 전계 효과 트랜지스터(junction field-effect transistor; JFET) 부분을 포함할 수 있으며, 상기 접합형 전계 효과 트랜지스터(JFET) 부분은 반도체 기판 내에 배치된 채널로서 상기 애노드 단자 및 상기 캐소드 단자 사이에 제1 전기 통로 부분을 형성하는 채널을 지닌다. 상기 장치는, 상기 반도체 기판 내에 형성된 다이오드 부분으로서 상기 애노드 단자 및 상기 캐소드 단자 사이에 제2 전기 통로 부분을 형성하는 다이오드 부분을 또한 포함할 수 있다. 상기 다이오드 부분은 접합형 전계 효과 트랜지스터(JFET) 소자의 채널에 직렬로 결합되어 있을 수 있다.
다른 한 일반적인 실시태양에서는, 장치가 제공되며, 상기 장치가 애노드 단자 및 캐소드 단자를 포함할 수 있다. 상기 장치는 격리 영역(isolation region)을 포함할 수 있으며, 상기 격리 영역은 상기 애노드 단자 하부에 배치된 고농도로 도핑된 부분, 및 상기 고농도로 도핑된 부분 및 상기 캐소드 단자 사이에 배치된 저농도로 도핑된 부분을 지닌다. 상기 장치는 상기 격리 영역 내에 배치된 채널을 지니는 접합형 전계 효과 트랜지스터(JFET) 부분, 및 상기 격리 영역의 고농도로 도핑된 부분 및 상기 애노드 단자 사이에 배치된 적어도 하나의 부분을 지니는 PN 접합을 포함하는 다이오드 부분을 포함할 수 있다.
또 다른 한 일반적인 실시태양에서는, 방법이 제공되며, 상기 방법은 제1 타입 도펀트를 지니는 격리 영역으로서 다이오드 소자를 구성하는 접합형 전계 효과 트랜지스터(JFET) 부분의 채널을 형성하는 적어도 하나의 부분을 지니는 격리 영역을 형성하는 단계, 및 상기 접합형 전계 효과 트랜지스터(JFET) 부분 내에 상기 제1 타입 도펀트와는 다른 제2 타입 도펀트를 지니는 웰(well) 영역을 주입하는 단계를 포함할 수 있다. 상기 방법은 상기 격리 영역 상에 산화물층을 형성하는 단계, 및 상기 격리 영역에 직렬로 결합되어 있는 PN 접합으로서 상기 격리 영역 상에서 상기 다이오드 소자의 다이오드 부분 내에 포함되어 있는 PN 접합을 형성하는 단계를 포함할 수 있다. 상기 방법은 또한 상기 산화물층 및 상기 격리 영역 사이에, 그리고 상기 접합형 전계 효과 트랜지스터(JFET) 부분의 웰 영역 및 상기 다이오드 부분의 PN 접합 사이에 제1 타입 도펀트를 지니는 싱크(sink)를 주입하는 단계를 포함할 수 있다.
본원의 개시내용에서는 컴퓨팅 애플리케이션들에서 다양한 기능들을 수행하는데 다양한 타입들의 개별 반도체 부품들을 함께 사용할 경우에 다수의 독립된 부품들이 지니고 있는 단점들을 극복함과 아울러 다른 개별 부품들과 연관지어 사용될 때 원하는 방식으로 완화될 수 없는 열 전달 문제들, 누설 문제들 등이 다수의 독립된 개별 부품들에서 나타난다는 점을 감안한, 신규하고 혁신적인 특징들이 제공된다.
하나 이상의 구현예들에 대한 세부사항들은 첨부도면들 및 이하의 설명에 제시되어 있다. 다른 특징들은 그러한 설명 및 도면들로부터, 그리고 특허청구범위로부터 자명해질 것이다.
도 1은 한 실시예에 따른 한 다이오드 소자를 예시하는 도면이다.
도 2a 및 도 2b는 한 실시예에 따른 다른 한 다이오드 소자를 예시하는 도면들이다.
도 3a 내지 도 3e는 한 실시예에 따른 다이오드 소자의 제조 프로세스를 총괄적으로 예시하는 도면들이다.
도 4는 한 실시예에 따른 다이오드 소자의 제조 방법을 예시하는 도면이다.
도 5는 다이오드 소자가 역방향으로 바이어스될 때 다이오드 소자 내의 전위들을 예시하는 도면이다.
도 6은 한 실시예에 따른 다이오드 소자의 브레이크다운 전압 및 핀치오프 전압을 예시하는 그래프이다.
도 7은 다이오드 소자가 순방향으로 바이어스될 때 다이오드 소자 내의 전류를 예시하는 도면이다.
도 8은 한 실시예에 따른 다이오드 소자가 순방향으로 바이어스될 때 다이오드 소자 내의 전류들을 예시하는 그래프이다.
도 2a 및 도 2b는 한 실시예에 따른 다른 한 다이오드 소자를 예시하는 도면들이다.
도 3a 내지 도 3e는 한 실시예에 따른 다이오드 소자의 제조 프로세스를 총괄적으로 예시하는 도면들이다.
도 4는 한 실시예에 따른 다이오드 소자의 제조 방법을 예시하는 도면이다.
도 5는 다이오드 소자가 역방향으로 바이어스될 때 다이오드 소자 내의 전위들을 예시하는 도면이다.
도 6은 한 실시예에 따른 다이오드 소자의 브레이크다운 전압 및 핀치오프 전압을 예시하는 그래프이다.
도 7은 다이오드 소자가 순방향으로 바이어스될 때 다이오드 소자 내의 전류를 예시하는 도면이다.
도 8은 한 실시예에 따른 다이오드 소자가 순방향으로 바이어스될 때 다이오드 소자 내의 전류들을 예시하는 그래프이다.
도 1은 한 실시예에 따른 다이오드 소자(100)를 예시하는 도면이다. 도 1에 도시된 바와 같이, 상기 다이오드 소자(100)는 다이오드 부분(D1) 및 접합형 전계 효과 트랜지스터(JFET) 부분(J1)을 포함한다. 도 1에 도시된 바와 같이, 상기 다이오드 부분(D1)은 애노드 단자(110)에 연결되어 있으며 상기 접합형 전계 효과 트랜지스터(JFET) 부분(J1)은 캐소드 단자(130)에 연결되어 있다. 상기 접합형 전계 효과 트랜지스터(JFET) 부분(J1)은 접지 단자(120)에 연결된 게이트를 지니며, 상기 접지 단자(120)는 접지 전압에 연결되어 있을 수 있다. 몇몇 실시예들에서는, 상기 접지 단자(120)가 게이트 단자로서 언급될 수 있다. 도 1에 도시된 바와 같이, 상기 다이오드 부분(D1) 및 상기 접합형 전계 효과 트랜지스터(JFET) 부분(J1)은 반도체 기판(180) 내에 포함되어 있다. 몇몇 실시예들에서는, 상기 다이오드 소자(100)가 부트스트랩 다이오드로서 또는 부트스트랩 다이오드 소자로서 언급되거나 사용될 수 있다.
도 1에 도시된 바와 같이, 상기 다이오드 부분(D1) 및 상기 접합형 전계 효과 트랜지스터(JFET) 부분(J1)의 채널은 각각 상기 애노드 단자(110) 및 상기 캐소드 단자(130) 사이에 통로(10)(예컨대, 전기 통로) 중 적어도 일부를 형성할 수 있다. 몇몇 실시예들에서는, 상기 다이오드 소자(100)가 상기 통로(10)의 제1 부분을 한정(예컨대, 형성)할 수 있으며 상기 접합형 전계 효과 트랜지스터(JFET) 부분(J1)의 채널은 상기 통로(10)의 제2 부분을 형성할 수 있다.
상기 다이오드 소자(100)는, 상기 다이오드 부분(D1)을 순방향으로 바이어스시키기 위해 상기 애노드 단자(110) 및 상기 캐소드 단자(130) 사이에 양(+)의 전압이 인가될 경우에(다시 말하면, 상기 애노드 단자(110)에 걸린 전위가 상기 캐소드 단자(130)에 걸린 전위보다 높을 경우에) 그리고 상기 접합형 전계 효과 트랜지스터(JFET) 부분(J1)이 온(on) 상태(예컨대, 활성 상태, 도통 상태)에 있는 경우에, 상기 접합형 전계 효과 트랜지스터(JFET) 부분(J1)의 채널을 통해 상기 애노드 단자(110) 및 상기 캐소드 단자(130) 간의 방향 F를 따라 전류가 흐르도록 구성된다. 그러한 실시예들에서는, 상기 접합형 전계 효과 트랜지스터(JFET) 부분(J1)의 채널이 온 상태에 있게 하기 위해 상기 접지 단자(120)가 접지 전압에 연결되어 있을 수 있다. 몇몇 실시예들에서는, 상기 접지 단자(120)의 전압이 상기 캐소드 단자(130)의 전압과 동일할 수 있다. 몇몇 실시예들에서는, 다이오드 소자(100)가 순방향으로 바이어스되는 것으로 언급될 수도 있고 순방향 바이어스 모드에서, 상기 다이오드 부분(D1)이 순방향으로 바이어스되고 상기 접합형 전계 효과 트랜지스터(JFET) 부분(J1)이 온 상태에 있는 경우로 언급될 수도 있다.
상기 다이오드 소자(100)는 또한, 상기 다이오드 부분(D1)을 역방향으로 바이어스시키기 위해 상기 애노드 단자(110) 및 상기 캐소드 단자(130) 사이에 음(-)의 전압이 인가될 경우에(다시 말하면, 상기 캐소드 단자(130)에 걸린 전위가 상기 애노드 단자(110)에 걸린 전위보다 높을 경우에), 상기 접합형 전계 효과 트랜지스터(JFET) 부분(J1)이 오프(off) 상태(예컨대, 비활성 상태, 차단 상태, 온 상태에 대해 변경된 상태)에 있을 수 있도록 구성될 수 있다. 그러한 실시예들에서는, 상기 접합형 전계 효과 트랜지스터(JFET) 부분(J1)을 통해 전류가 흐르지 않게 되기 위해 상기 접합형 전계 효과 트랜지스터(JFET) 부분(J1)의 채널이 공핍(예컨대, 핀치오프(pinch off))될 수 있다. 바꾸어 말하면, 상기 접합형 전계 효과 트랜지스터(JFET) 부분(J1)의 채널을 통해 상기 캐소드 단자(130)와 상기 애노드 단자(110) 간의 방향 R을 따라 전류가 흐르지 않게(차단) 될 수 있다. 설령 상기 다이오드 부분(D1)이 역방향으로 바이어스될 때 차단 다이오드로서의 기능을 수행하는 것일 수 있다 하더라도, 상기 접합형 전계 효과 트랜지스터(JFET) 부분(J1)은 상기 캐소드 단자(130) 및 상기 애노드 단자(110) 사이에서 차단 컴포넌트로서의 부가적인 기능을 수행할 수 있다. 몇몇 실시예들에서는, 다이오드 부분(D1)이 역방향으로 바이어스되는 것으로 언급될 수도 있고 역방향 바이어스 모드에서, 상기 다이오드 부분(D1)이 역방향으로 바이어스되는 경우 및/또는 상기 접합형 전계 효과 트랜지스터(JFET) 부분(J1)이 오프 상태에 있는 경우로 언급될 수도 있다. 몇몇 실시예들에서는, 상기 다이오드 부분(D1)이 역방향으로 바이어스되는 경우에, 상기 접합형 전계 효과 트랜지스터(JFET) 부분(J1)이 온 상태에 있을 수 있다.
상기 다이오드 소자(100)가 상기 다이오드 부분(D1) 뿐만 아니라, 상기 접합형 전계 효과 트랜지스터(JFET) 부분(J1)을 포함하고 있기 때문에, 상기 다이오드 소자(100)는 비교적 높은 차단 전압을 지닐 수 있다. 특히, 상기 다이오드 소자(100)는, 상기 다이오드 부분(D1) 만을 사용하여 달성될 수 있는 차단 전압보다 상당히 높은, 상기 다이오드 부분(D1) 및 상기 접합형 전계 효과 트랜지스터(JFET) 부분(J1)의 조합을 사용한 차단 전압을 지닐 수 있다.
도 1에 도시된 바와 같이, 상기 다이오드 부분(D1) 및 상기 접합형 전계 효과 트랜지스터(JFET) 부분(J1)은 상기 다이오드 소자(100) 내에 합체되어 있다. 바꾸어 말하면, 상기 다이오드 부분(D1) 및 상기 접합형 전계 효과 트랜지스터(JFET) 부분(J1)은 상기 반도체 기판(180) 내에서 제조(예컨대, 프로세싱)된다. 바꾸어 말하면, 상기 반도체 기판(180)은 상기 다이오드 부분(D1) 및 상기 접합형 전계 효과 트랜지스터(JFET) 부분(J1)을 공유하고 있다. 몇몇 실시예들에서는, 상기 접합형 전계 효과 트랜지스터(JFET) 부분(J1) 및/또는 상기 다이오드 부분(D1) 중 적어도 일부는 상기 반도체 기판(180)의 에피택셜 층(도시되지 않음) 내에 포함되어 있을 수 있다.
몇몇 실시예들에서는, 상기 반도체 기판(180)의 하나 이상의 부분들이, 예를 들면, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 실리콘 카바이드(SiC), 타입 III-V 반도체 기판들, 타입 II-VI 반도체 기판들 등을 포함하지만 이들에 국한되지 않는 반도체 기판들에 연관된 여러 타입의 반도체 프로세싱 기법들을 사용하여 구현될 수 있다. 상기 다이오드 소자(100)의 제조에 관련된 좀더 세부적인 사항들은 이하에서 첨부도면들 중 적어도 몇몇 도면들과 연관지어 설명되어 있다.
몇몇 실시예들에서는, 상기 다이오드 소자(100)의 다이오드 부분(D1)이 순방향으로 바이어스될 경우에, 상기 다이오드 부분(D1) 양단 간의 전압 강하가 대략 0.7 V일 수 있으며 상기 애노드 단자(110) 및 상기 캐소드 단자(130) 간의 전체 전압 강하가 대략 0.7 V보다 클 수 있다. 특히, 상기 애노드 단자(110) 및 상기 캐소드 단자(130) 간의 전체 전압 강하는 상기 접합형 전계 효과 트랜지스터(JFET) 부분(J1)을 통한 전압 강하 및 상기 다이오드 소자(100) 양단 간의 전압 강하의 조합 때문에 대략 0.7 V보다 클 수 있다. 몇몇 실시예에서는, 순방향으로 바이어스될 경우에 상기 다이오드 부분(D1) 양단 간의 전압 강하는 순방향으로 바이어스된 전압 강하로서 언급될 수 있다. 상기 다이오드 부분(D1)은, 예를 들면 상기 애노드 단자(110)에 걸린 전압이 상기 접지 단자(120)에 그리고 상기 캐소드 단자(130)에 걸린 접지 전압에 대하여 대략 2 V(예컨대, 3 V)보다 클 경우에, 순방향으로 바이어스될 수 있다. 상기 다이오드 부분(D1)의 PN 접합은 0.7 V의 전압 강하를 지니게 되며, 나머지 전압 강하는 상기 다이오드 소자(100) 내의 다른 저항들(예컨대, 상기 접합형 전계 효과 트랜지스터(JFET) 부분(J1) 내의 저항)에 기인한 것일 수 있다.
예를 들면, 상기 다이오드 소자(100)의 다이오드 부분(D1)이 순방향으로 바이어스될 경우에, 상기 다이오드 부분(D1) 양단 간의 전압 강하는 대략 0.7V일 수 있고 상기 접합형 전계 효과 트랜지스터(JFET) 부분(J1) 양단 간의 전압 강하는 대략 1 V일 수 있다. 따라서, 상기 애노드 단자(110) 및 상기 캐소드 단자(130) 간의 전체 전압 강하는 대략 1.7 V일 수 있다. 상기 접합형 전계 효과 트랜지스터(JFET) 부분(J1) 양단 간의 전압 강하는 예를 들면 상기 접합형 전계 효과 트랜지스터(JFET) 부분(J1)의 채널의 저항 및/또는 상기 접합형 전계 효과 트랜지스터(JFET) 부분(J1)의 다른 특징들의 저항들에 기반한 것일 수 있다. 몇몇 실시예들에서는, 상기 접합형 전계 효과 트랜지스터(JFET) 부분(J1) 양단 간의 전압 강하는 상기 다이오드 부분(D1)이 순방향으로 바이어스될 경우에 (대략 0.7 V일 수 있는) 상기 다이오드 부분(D1) 양단 간의 전압 강하보다 작을 수도 있고, (대략 0.7 V일 수 있는) 상기 다이오드 부분(D1) 양단 간의 전압 강하보다 클 수도 있으며 (대략 0.7 V일 수 있는) 상기 다이오드 부분(D1) 양단 간의 전압 강하와 대략 동일할 수도 있다. 몇몇 실시예들에서는, 상기 다이오드 부분(D1)이 순방향으로 바이어스될 경우에 상기 애노드 단자(110) 및 상기 캐소드 단자(130) 간의 전체 전압 강하가 상기 다이오드 부분(D1) 양단 간의 전압 강하의 2배보다 클 수 있다.
몇몇 실시예들에서는, 상기 애노드 단자(110) 및 상기 캐소드 단자(130) 간의 전체 전압 강하가 적어도 상기 다이오드 부분(D1) 양단 간의 순방향으로 바이어스된 전압 강하보다 클 때까지 상기 애노드 단자(110) 및 상기 캐소드 단자(130) 사이에 전류가 흐르지 않을 수도 있다(또는 전류가 실질적으로 흐르지 않을 수도 있다). 몇몇 실시예들에서는, 상기 애노드 단자(110) 및 상기 캐소드 단자(130) 간의 전체 전압 강하가 상기 다이오드 부분(D1) 양단 간의 순방향으로 바이어스된 전압 강하 및 상기 다이오드 부분(D1) 양단 간의 순방향으로 바이어스된 전압 강하의 대략 2배 사이에 있을 때까지 상기 애노드 단자(110) 및 상기 캐소드 단자(130) 사이에 전류가 흐르지 않을 수도 있다(또는 전류가 실질적으로 흐르지 않을 수도 있다). 몇몇 실시예들에서는, 상기 애노드 단자(110) 및 상기 캐소드 단자(130) 간의 전체 전압 강하가 상기 다이오드 부분(D1) 양단 간의 순방향으로 바이어스된 전압 강하의 대략 2배보다 클 때까지 상기 애노드 단자(110) 및 상기 캐소드 단자(130) 사이에 전류가 흐르지 않을 수도 있다(또는 전류가 실질적으로 흐르지 않을 수도 있다).
몇몇 실시예들에서는, 상기 다이오드 소자(100)의 다이오드 부분(D1)이 역방향으로 바이어스될 경우에, 상기 캐소드 단자(130) 및 상기 애노드 단자(110) 간의 전체 전압 강하가 (상기 캐소드 단자(130) 또는 접지 단자(120)를 기준으로 할 때) 제로(0)일 수도 있고 이보다 클 수도 있다. 또한, 몇몇 실시예들에서는, 상기 다이오드 소자(100)의 다이오드 부분(D1)이 역방향으로 바이어스될 경우에, 상기 캐소드 단자(130) 및 상기 접지 단자(120) 간의 전체 전압 강하가 (접지 단자(120)를 기준으로 할 때) 제로(0)일 수도 있고 이보다 클 수도 있다. 몇몇 실시예들에서는, 상기 다이오드 소자(100)의 다이오드 부분(D1)이 역방향으로 바이어스될 때, 상기 캐소드 단자(130) 및 상기 애노드 단자(110) 간의 전체 전압 강하가 10 V 보다 클 수 있다(예컨대, 50 V, 120 V, 200 V).
몇몇 실시예들에서는, 상기 다이오드 소자(100)의 다이오드 부분(D1)이 비교적 낮은 전압용 다이오드일 수 있으며 접합형 전계 효과 트랜지스터(JFET) 소자(J1)가 비교적 큰 전압용 소자일 수 있다. 특히, 접합형 전계 효과 트랜지스터(JFET) 소자(J1)는 (원하지 않는 방식으로 강하하지 않는 경우) 상기 다이오드 부분(D1)에 의해 차단될 수 있는 전압보다 (원하지 않는 방식으로 강하하지 않는 경우) 높은 전압을 차단하도록 구성될 수 있다. 바꾸어 말하면, 접합형 전계 효과 트랜지스터(JFET) 소자(J1)는 상기 다이오드 부분(D1)보다 높은 정격(rating) 차단 전압(Blocking Voltage; BV)을 지닐 수 있다. 몇몇 실시예들에서는, 상기 접합형 전계 효과 트랜지스터(JFET) 소자(J1)가 상기 다이오드 부분(D1)의 정격 차단 전압보다 수 배 더 높은 정격 차단 전압을 지닐 수 있다.
몇몇 실시예들에서는, 상기 다이오드 소자(100)가 다이오드 부분(D1)과 같은 다이오드 부분을 2개 이상 포함할 수 있다. 몇몇 실시예들에서는, 상기 다이오드 소자가 접합형 전계 효과 트랜지스터(JFET) 부분(J1)과 같은 접합형 전계 효과 트랜지스터(JFET) 부분을 2개 이상 포함할 수 있다. 몇몇 실시예들에서는, 상기 다이오드 소자(100)가 역방향으로 바이어스된 상태에 있을 때 전류의 흐름을 차단하기 위하여 상기 다이오드 소자(100)가 상기 접합형 전계 효과 트랜지스터(JFET) 부분과는 다른 타입의 공핍 소자를 복수 개 포함할 수 있다. 몇몇 실시예들에서는, 상기 다이오드 부분(D1)이 쇼트키(Schottky) 다이오드, 또는 다른 타입의 다이오드일 수 있다.
상기 다이오드 소자(100)는 비교적 높은 전압 애플리케이션들을 포함하는 다양한 애플리케이션들에서 사용될 수 있다. 상기 다이오드 소자(100)는 예를 들면 컴퓨터 프로세싱, 조명 애플리케이션들, 자동차 애플리케이션들, 공기조화(air-conditioning) 애플리케이션들, 휴대용 컴퓨팅 장치 애플리케이션들, 산업 애플리케이션들, 통신 등에 관련된 어떠한 타입의 전자 장치에도 사용될 수 있다.
도 2a는 한 실시예에 따른 다이오드 소자(200)를 예시하는 도면이다. 도 2a에 도시된 바와 같이, 상기 다이오드 소자(200)는 다이오드 부분(201) 및 접합형 전계 효과 트랜지스터(JFET) 부분(202)을 포함한다. 도 2a에 도시된 바와 같이, 상기 다이오드 부분(201)은 애노드 단자(210)를 포함하며 상기 접합형 전계 효과 트랜지스터(JFET) 부분(202)은 접지 단자(220) 및 캐소드 단자(230)를 포함한다. 상기 접지 단자(220)는 접지 전압에 연결되어 있을 수 있다. 도 2a에 도시된 바와 같이, 상기 다이오드 부분(201) 및 상기 접합형 전계 효과 트랜지스터(JFET) 부분(202)의 부분들은 반도체 기판(280)의 에피택셜 층(270) 내에 포함되어 있다. 몇몇 실시예들에서는, 상기 다이오드 소자(200)가 부트스트랩 다이오드로서 언급될 수 있다.
도 2a에 도시된 바와 같이, 상기 다이오드 부분(201) 및 상기 접합형 전계 효과 트랜지스터(JFET) 부분(202)의 채널(290)은 각각 상기 애노드 단자(210) 및 상기 캐소드 단자(230) 사이에 통로(20)(예컨대, 전기 통로) 중 적어도 일부를 형성할 수 있다. 몇몇 실시예들에서는, 상기 다이오드 소자(200)가 상기 통로(20)의 제1 부분을 한정(예컨대, 형성)할 수 있으며 상기 접합형 전계 효과 트랜지스터(JFET) 부분(202)의 채널(290)은 상기 통로(20)의 제2 부분을 한정할 수 있다.
몇몇 실시예들에서는, 상기 접지 단자(220)가 P-타입 도펀트 영역(260)에 결합되어 있을 수 있으며, 상기 애노드 단자(210)가 P-타입 도펀트 영역(240)에 결합되어 있을 수 있다. 따라서, 상기 접지 단자(220)와 접촉해 있는 도펀트 영역은 상기 애노드 단자(210)와 접촉해 있는 도펀트 영역과 동일한 타입의 도펀트를 지닐 수 있다.
예를 들면, 상기 P-타입 도펀트 영역(240)을 에워싸고 있는 상기 에피택셜 층(270)의 일부는, 상기 P-타입 도펀트 영역(240)을 에워싸고 있는 N-타입 도펀트 영역 및 상기 P-타입 도펀트 영역(240) 사이의 경계면(interface; 242)에 PN 접합이 형성되게 하기 위해 N-타입 도펀트로 도핑될 수 있다. (개별 단자들 상에 "+" 및 "-" 부호들로 나타나 있는 바와 같은) 애노드 단자(210) 및 캐소드 단자(230) 사이에 양(+)의 전압(예컨대, 다이오드 전압 강하보다 큰 양(+)의 전압)이 인가되면, 상기 다이오드 소자(200)의 다이오드 부분(201)이 순방향으로 바이어스될 수 있다. 특히, 상기 다이오드 부분(201)의 PN 접합은 순방향으로 바이어스될 수 있다.
또한, 상기 접합형 전계 효과 트랜지스터(JFET) 부분(202)의 채널(292)은 N-타입 채널일 수 있다. 상기 채널(290)은, 상기 다이오드 부분(201)의 PN 접합이 순방향으로 바이어스될 경우에 상기 애노드 단자(210) 및 상기 캐소드 단자(230) 간의 방향 I를 따라(그리고 상기 통로(20)를 따라) 전류를 도통시키도록 구성될 수 있다. 바꾸어 말하면, 상기 접합형 전계 효과 트랜지스터(JFET) 부분(202)은 온 상태에 있을 수 있다. 몇몇 실시예들에서는, 상기 다이오드 부분(201)의 PN 접합이 순방향으로 바이어스되게 하기 위해 상기 애노드 단자(210) 및 상기 캐소드 단자(230) 사이에 양(+)의 전압이 인가될 경우 상기 접지 단자(220)가 접지 전압으로 유지될 수 있다. 몇몇 실시예들에서는, 상기 다이오드 부분(201)이 순방향으로 바이어스될 경우에 상기 접지 전압 및 상기 애노드 단자(210)에 인가된 전압 간의 전압이 상기 접지 단자(220)에 인가될 수 있다. 몇몇 실시예들에서는, 상기 다이오드 부분(201)이 순방향으로 바이어스될 경우에 상기 접지 전압 및 상기 캐소드 단자(230)에 인가된 전압 간의 전압이 상기 접지 단자(220)에 인가될 수 있다.
(개별 단자들 상에 "-" 및 "+" 부호들로 나타나 있는 바와 같은) 도 2b에 도시된 바와 같은 애노드 단자(210) 및 캐소드 단자(230) 간에 인가되는 음(-)의 전압에 응답하여, 상기 캐소드 단자(230) 및 상기 애노드 단자(210) 사이에 전류가 흐르지 않게 하기 위해 상기 다이오드 부분(201)의 PN 접합이 역방향으로 바이어스될 수 있다. 또한, 영역(292)으로서 도시된, 상기 채널(290)의 적어도 일부는 음(-)의 전압이 상기 애노드 단자(210) 및 상기 캐소드 단자(230) 사이에 인가됨에 응답하여 공핍될 수 있다. 영역(292) 내에서의 상기 채널(290)의 공핍은 또한 음(-)의 전압이 상기 애노드 단자(210) 및 상기 캐소드 단자(230) 사이에 인가됨에도 불구하고 상기 캐소드 단자(230) 및 상기 애노드 단자(210) 사이에 전류가 흐르는 것을 방지(예컨대, 차단, 실질적으로 방지)할 수 있다.
몇몇 실시예들에서는, 상기 캐소드 단자(230) 및 상기 애노드 단자(210) 사이의 전류의 차단은, 전체 영역(292)의 공핍이 이루어질 때까지나 전체 영역(292)의 공핍이 실질적으로 이루어질 때까지 비교적 낮은 음(-)의 전압들을 포함하는 음(-)의 전압 범위 내에서 주로 상기 다이오드 부분(201)의 PN 접합에 의해 제공될 수 있다. 전체 영역(292)의 공핍은 상기 음(-)의 전압 범위에 내재하는 비교적 낮은 음(-)의 전압들보다 크기 면에서 큰 음(-)의 전압에서 이루어질 수 있다. 전체 영역(292)의 공핍이 이루어진 후에, 상기 캐소드 단자(230) 및 상기 애노드 단자(210) 사이의 전압(및 전류)의 차단은 주로 상기 다이오드 소자(200)를 이루는 접합형 전계 효과 트랜지스터(JFET) 부분(202)에 의해 제공될 수 있다.
몇몇 실시예들에서는, 상기 애노드 단자(210) 및 상기 캐소드 단자(230) 사이에 음(-)의 전압이 인가됨에 응답하여 영역(292)보다 큰 영역이 공핍될 수 있다. 몇몇 실시예들에서는, 상기 애노드 단자(210) 및 상기 캐소드 단자(230) 사이에 음(-)의 전압이 인가될 경우에 상기 접지 단자(220)가 접지 전압(230)으로 유지될 수 있다. 몇몇 실시예들에서는, 상기 다이오드 부분(201)의 PN 접합이 역방향으로 바이어스될 경우에 상기 애노드 단자(210)가 상기 접지 단자(220)의 전압에 있을 수도 있고 대략 상기 접지 단자(220)의 전압에 있을 수도 있다. 몇몇 실시예들에서는, 상기 다이오드 부분(201)이 역방향으로 바이어스될 경우에 상기 접지 전압 및 상기 캐소드 단자(230)에 인가된 전압 간의 전압이 상기 접지 단자(220)에 인가될 수 있다.
도 3a 내지 도 3e는 한 실시예에 따른 다이오드 소자(300)의 제조 프로세스를 총괄적으로 예시하는 도면들이다. 도 3a 내지 도 3e에 도시된 바와 같이, 상기 다이오드 소자(300)는 다이오드 부분(301) 및 접합형 전계 효과 트랜지스터(JFET) 부분(302)을 포함한다. 상기 다이오드 부분(301) 및 상기 접합형 전계 효과 트랜지스터(JFET) 부분(302)은 고전압 N-타입 MOSFET(HVNMOS) 소자를 제조하는데 사용되는 프로세스(예컨대, 반도체 프로세스)에 기반하여 생산(예컨대, 형성, 제조)될 수 있다. 비록 도 3a 내지 도 3e에 연관된 프로세스가 N-타입 MOSFET 소자 및 N-타입 프로세스에 대하여 논의되겠지만, 몇몇 실시예들에 있어서는, P-타입 MOSFET 소자 및 P-타입 프로세스에 기반하여 다이오드 소자를 구성하는 다이오드 부분 및 접합형 전계 효과 트랜지스터(JFET) 부분을 제조하기 위해 도펀트 타입들이 반전될 수 있다. 상기 N-타입 도펀트는 예를 들면 인(phosphorus), 비소(arsenic) 등을 포함할 수 있으며, 상기 P-타입 도펀트들은 예를 들면 붕소(boron)을 포함할 수 있다.
또한, 도 3a 내지 도 3e에 도시된 횡단면도들로 도시된 프로세스 시퀀스는 단지 대표적인 것에 불과하다. 따라서, 다양한 프로세싱 단계들은 간략화된 것이며 그리고/또는 중간 프로세싱 단계들(예컨대, 화학적 세척 프로세싱, 화학적 폴리싱, 에칭, 마스킹 어닐링 등)은 도시되어 있지 않다. 비록 도 3a 내지 도 3e에서의 프로세싱이 산화물들에 대하여 논의되겠지만, 몇몇 실시예들에서는, 상기 산화물들이 하이-k(high-k) 유전체(dielectric material)와 같은 임의 타입의 유전체로 대체될 수 있다. 그러한 프로세스의 세부사항들이 설명되기 전에 상기 다이오드 소자(300)의 좀더 일반적인 특징들 중 몇몇 특징들이 도 3e와 연관지어 이하에서 간략하게 설명될 것이다.
도 3e에 도시된 바와 같이, 상기 다이오드 부분(301)은 애노드 단자(310)를 포함하며, 상기 접합형 전계 효과 트랜지스터(JFET) 부분(302)은 접지 단자(320) 및 캐소드 단자(330)를 포함한다. 상기 접지 단자(320)는 접지 전압에 있는 전압 또는 접지 전압에 근사한 전압에 결합되어 있을 수 있다. 도 3a에 도시된 바와 같이, 상기 다이오드 부분(301) 및 상기 접합형 전계 효과 트랜지스터(JFET) 부분(302)의 부분들은 N-타입 반도체 기판(380) 상에 배치된(예컨대, N-타입 반도체 기판(380) 상에 성장된) P-타입 에피택셜 층(370) 내에 포함되어 있다. 몇몇 실시예들에서는, 상기 다이오드 소자(300)가 부트스트랩 다이오드로서 언급될 수 있다.
상기 다이오드 부분(301)은 P-타입 웰(well)(362) 및 고전압 N-타입 웰(HVNWELL)(391)에 의해 형성(예컨대, P-타입 웰(362) 및 고전압 N-타입 웰(391)에 의해 한정)된 PN 접합(367)을 포함한다. 상기 PN 접합(367)은 상기 N-타입 웰(391)의 농도보다 높은 N-타입 도펀트 농도들을 지니는 N-타입 싱크(369) 내에 배치된다. 상기 N-타입 싱크(369)가 비교적 높은 도펀트 농도들을 지니기 때문에, 상기 N-타입 싱크(369)는 N+싱크(369)로서 언급될 수 있다.
상기 접합형 전계 효과 트랜지스터(JFET) 부분(302)은 (N-타입 격리(NISO) 영역으로서 언급될 수 있는) N-타입 도펀트를 지니는 격리 영역(382) 내에 형성된 채널(387)(예컨대, 채널 영역)을 포함한다. 상기 채널(387)은 상기 다이오드 소자(300)의 다이오드 부분(301) 내에 포함된 제1 매몰 층(384) 및 상기 다이오드 소자(300)의 접합형 전계 효과 트랜지스터(JFET) 부분(302) 내에 포함된 제2 매몰 층(385) 사이에 형성된다. 상기 매몰 층들(384,385) 각각은 상기 N-타입 격리(NISO) 영역(382)의 N-타입 도펀트의 농도보다 높은 농도를 지니는 (N-타입 매몰 층(NBL)들로서 언급될 수 있는) N-타입 도펀트로 도핑된다. 상기 N-타입 매몰 층들(384,385)이 비교적 높은 N-타입 도펀트 농도들을 지니기 때문에, 상기 N-타입 매몰 층들은 N+BL들(384,385)로서 언급될 수 있다.
도 3e에 도시된 바와 같이, 상기 N+BL(384)은 상기 애노드 단자 하부에 배치된 고농도로 도핑된 매몰 층이며, N+BL(385)은 상기 캐소드 단자 하부에 배치된 고농도로 도핑된 매몰 층이다. 상기 채널(387)은 상기 N+BL들(384,385) 사이에 배치되며 상기 접지 단자(320) 하부에 배치된 비교적 낮은 농도로 도핑된 영역이다.
이러한 실시예에서는, 상기 N-타입 매몰 층(384)이 상기 PN 접합(367)으로부터 상기 N-타입 격리(NISO) 영역(382), 상기 반도체 기판(380) 및/또는 상기 다이오드 소자(300)의 다른 영역들 내로의 누설 전류(leakage current)를 차단하도록 구성될 수 있다. 상기 N+싱크(369)는 상기 PN 접합(367)으로부터 상기 N-타입 격리(NISO) 영역(382) 및/또는 상기 반도체 기판(380) 내로의 누설 전류의 차단을 용이하게 하도록 구성될 수 있다. 특히, 상기 PN 접합(367)이 순방향으로 바이어스될 경우에 상기 N-타입 매몰 층(385) 및 상기 N+싱크(369)가 상기 PN 접합(367)으로부터의 누설 전류(예컨대, 홀 전류 주입(hole current injection))를 차단하도록 총괄적으로 구성될 수 있다.
또한, 이러한 실시예에서는, 상기 PN 접합(367)이 역방향으로 바이어스될 경우에 상기 접합형 전계 효과 트랜지스터(JFET) 부분(302)의 채널(387)이 상기 캐소드 단자(330) 및 상기 애노드 단자(310) 간의 전압(및 전류)을 차단하도록 공핍될 수 있다. 바꾸어 말하면, 차단 전압은 (상기 N-타입 격리(NISO) 영역(382)을 포함할 수 있는) 접합형 전계 효과 트랜지스터(JFET) 부분(302)의 핀치오프(pinch off)에 의해 유지될 수 있다.
도 3e에 도시된 다이오드 소자(300)를 제조하는데 사용되는 프로세스의 개시인 도 3a를 지금부터 참조하면, 상기 P-타입 에피택셜 층(370)은 상기 N-타입 반도체 기판(380) 상에 형성될 수 있다. 몇몇 실시예들에서는, 상기 N-타입 격리(NISO) 영역(382) 및 N-타입 매몰 층들(384,385) 중 적어도 일부분이 형성된 후에 상기 P-타입 에피택셜 층(370)이 형성될 수 있다. 상기 N-타입 격리(NISO) 영역(382) 및/또는 N-타입 매몰 층들(384,385)은 여러 타입들의 도펀트 드라이브-인(drive-in) 프로세스들, 어닐링(예컨대, 급속 열처리(rapid thermal process; RTP) 어닐링), 마스크 프로세싱(예컨대, 레지스트 데포지션(resist deposition), 레지스터 현상, 레지스트 벗겨냄(resist stripping), 에치 프로세싱(etch processing) 등을 사용하여 형성될 수 있다.
몇몇 실시예들에서는, 상기 N-타입 매몰 층(384)이 상기 N-타입 매몰 층(385)과는 다른 체적(예컨대, 상기 N-타입 매몰 층(385)보다 큰 체적, 상기 N-타입 매몰 층(385)보다 작은 체적)을 지니거나 상기 N-타입 매몰 층(385)과 동일한 체적을 지닌다. 상기 N-타입 매몰 층들(384,385)은, 위에 설명한 바와 같이 상기 다이오드 소자(300)의 접합형 전계 효과 트랜지스터(JFET) 부분(302)의 채널(387)로서의 기능을 수행할 수 있는 상기 N-타입 격리(NISO) 영역(382)에 의해 분리될 수 있다. 바꾸어 말하면, 상기 N-타입 격리(NISO) 영역(382) 내에 포함되어 있는 채널(387)은 상기 N-타입 매몰 층들(384,385) 사이에 배치된다. 비록 도시되어 있지는 않지만, 상기 N-타입 격리(NISO) 영역(382) 및/또는 N-타입 매몰 층들(384,385)은, 도 3a에 도시된 바와 같이 상기 P-타입 반도체 기판(380) 내에 부분적으로 배치되고 상기 P-타입 에피택셜 층(370) 내에 부분적으로 배치되기보다는 오히려 P-타입 반도체 기판(380) 내에 전부 형성될 수도 있고 P-타입 에피택셜 층 내에 전부 형성될 수도 있다. 몇몇 실시예들에서는, 상기 P-타입 에피택셜 층(370)의 두께가 몇 분의 일 마이크로미터 내지 몇 마이크로미터에서 가변적(예컨대, 2 ㎛, 5 ㎛, 20㎛)일 수 있고, 상기 P-타입 에피택셜 층(370) 중 적어도 몇몇 부분들은 성장 및/또는 데포지션될 수 있다. 몇몇 실시예들에서는, 상기 다이오드 소자(300)가 옵션으로 상기 N-타입 매몰 층(385)을 포함하지 않을 수 있다. 바꾸어 말하면, 상기 N-타입 매몰 층(385)은 상기 다이오드 소자(300)의 몇몇 실시예들로부터 배제될 수 있다.
도 3b에 도시된 바와 같이, 상기 N-타입 매몰 층들(384,385) 및 상기 N-타입 격리(NISO) 영역(382)이 상기 P-타입 에피택셜 층(370) 및 상기 P-타입 반도체 기판(380) 내에 형성된 다음에, 고전압 N-타입 웰(HVNWELL) 영역들(390,391) 및 고전압 P-타입 웰(HVPWELL) 영역(360)이 상기 P-타입 에피택셜 층(370) 내에 형성된다. 도 3b에 도시된 바와 같이, 상기 고전압 N-타입 웰 영역들(390,391) 및 상기 고전압 P-타입 웰 영역(360)은 상기 N-타입 격리(NISO) 영역(382) 상에 형성된다. 또한, 상기 N+싱크(369)는 상기 P-타입 에피택셜 층(370) 내에 형성된다. 도 3b에 도시된 바와 같이, N+싱크(369)는 상기 N-타입 매몰 층(384) 및 상기 P-타입 에피택셜 층(370)의 표면(예컨대, PAD 산화물층(339)의 하부 표면 사이에 확장(예컨대, 연속 확장)되어 있다.
상기 고전압 N-타입 웰 영역들(390,391), 상기 고전압 P-타입 웰 영역(360), 및 상기 N+싱크(369)는 다양한 타입의 도펀트 드라이브-인 프로세싱, 어닐링(예컨대, 급속 열처리(RTP) 어닐링), 마스크 프로세싱(예컨대, 레지스트 데포지션, 레지스트 현상, 레지스트 벗겨냄), 에치 프로세싱 등을 사용하여 형성될 수 있다. 도 3b에 도시된 바와 같이, 질화물 층(338) 및 마스크 층(337)은 차후의 산화물 프로세싱(예컨대, 필드 산화(field oxidation) 프로세싱)을 위해 상기 PAD 산화물층(339) 상에 형성된다. 몇몇 실시예들에서는, 상기 PAD 산화물층(339)이 열적으로 성장 및/또는 데포지션된 산화물일 수 있다.
도 3c에 도시된 바와 같이, (또한 필드 산화물로서 언급될 수 있는) 산화물(340)은 도 3b에 도시된 질화물 층(338) 및 마스크 층(337)에 기반하여 형성될 수 있다. 몇몇 실시예들에서는, 상기 산화물(340)이 열적으로 성장 및/또는 데포지션된 산화물일 수 있다. 본 도면에서, 상기 산화물(340)의 형성을 용이하게 하도록 하는 (도 3b에 도시된) 상기 질화물 층(338) 및 상기 마스크 층(337)이 벗겨져 있다. 도 3c에 도시된 바와 같이, 상기 N+싱크(369)는 상기 N-타입 매몰 층(384) 및 상기 산화물(340)의 하부 표면 사이에 확장되어 있다. 바꾸어 말하면, 상기 N+싱크(369)는 상기 N-타입 매몰 층(384) 및 상기 산화물(340)의 하부 표면 사이에 수직으로(예컨대, 수직 축을 따라) 확장되어 있다.
도 3c에 도시된 바와 같이, 상기 산화물(340)의 상부에는 폴리실리콘 층(398)이 형성되어 있다. 상기 폴리실리콘 층(398)이 상기 산화물(340)의 상부에 형성되기 전에 상기 고전압 N-타입 웰(HVNWELL) 영역(390) 내에 N-타입 웰(NWELL) 영역(392)이 형성될 수 있으며, 상기 고전압 P-타입 웰(HVPWELL) 영역(360) 및 상기 고전압 N-타입 웰(HVNWELL) 영역(391) 내에 P-타입 웰(PWELL) 영역들(362,363)이 각각 형성될 수 있다. 몇몇 실시예들에서는, 상기 폴리실리콘 층(398)이 데포지션 프로세싱 기법들(예컨대, 화학적 증착(chemical vapor deposition; CVD) 프로세싱)을 사용하여 데포지션될 수 있다. 몇몇 실시예들에서는, 임의 타입의 도전성 재료가 금속 재료와 같은 폴리실리콘 층(398)과 함께 또는 금속 재료와 같은 폴리실리콘 층(398) 대신에 사용될 수 있다.
도 3d에 도시된 바와 같이, 도 3c에 도시된 폴리실리콘 층(398)으로부터 게이트 폴리실리콘 부분들(396,397)이 형성된다. 상기 게이트 폴리실리콘 부분들(396,397)은 하나 이상의 에치 프로세스들을 사용하여 형성될 수 있다. 상기 게이트 폴리실리콘 부분들(396)이 형성된 후에는, 게이트 시일 산화(gate seal oxidation)가 수행될 수 있다. 이러한 실시예에서는, P-타입 웰(PWELL) 영역(363)이 상기 게이트 폴리실리콘 부분들(396,397) 사이에 존재한다. 또한, 상기 게이트 폴리실리콘 부분들(396,397)의 게이트들 각각이 스페이서(395)와 접촉해 있다.
고농도로 도핑된 P-타입(P+) 영역들(364,365)은 각각 상기 P-타입 웰(PWELL) 영역들(362,363) 내에 형성된다. 또한, 고농도로 도핑된 N-타입(N+) 영역(394)은 상기 N-타입 웰(NWELL) 영역(392) 내에 형성된다. 상기 P+ 영역들(364,365) 중 하나 이상이 P-타입 측면 이중 확산(PLDD) 주입물과 같은 하나 이상의 추가 주입물들을 포함할 수 있다. 마찬가지로, 상기 N+ 영역(394)은 N-타입 측면 이중 확산(NLDD) 주입물과 같은 하나 이상의 추가 주입물들을 포함할 수 있다. 전형적인 고전압 N-타입 MOSFET(HVNMOS) 프로세스에서는, 상기 P+ 및 N+ 영역들이 MOSFET 소자들의 소스 및/또는 드레인 영역들과 연관되어 있을 수 있다. 상기 N+ 영역(394) 및/또는 상기 P+ 영역들(364,365)은 여러 타입의 도펀트 드라이브-인 프로세스들, 어닐링(예컨대, 급속 열처리(RTP) 어닐링), 마스크 프로세싱(예컨대, 레지스트 데포지션, 레지스트 현상, 레지스트 벗겨냄), 에치 프로세싱 등을 사용하여 형성될 수 있다.
도 3e와 연관지어 위에 설명한 특징들 외에도, 도 3e에는 폴리실리콘 부분들(396,397) 상에 각각 배치된 실리사이드 층들(356,357)이 예시되어 있다. 몇몇 실시예들에서는, 상기 실리사이드 층들(356,357)이 형성될 경우에 실리사이드 층들(326)이 형성될 수 있다. 또한, 상기 산화물(340) 중 적어도 몇몇 부분들 상에는 폴리실리콘 산화물 층들(350)이 형성(배치)된다. 상기 폴리실리콘 산화물 층들(350)이 형성되기 전이나 상기 폴리실리콘 산화물 층(350)이 형성된 후에 상기 실리사이드 층들(356,357,326)이 형성될 수 있다.
도 3e에 도시된 바와 같이, 상기 다이오드 소자(300)에는 유전체 층(335)(예컨대, 테트라에틸 오소실리케이트(tetraethyl orthosilicate; TEOS) 층)이 또한 포함되어 있다. 몇몇 실시예들에서는, 상기 유전체 층(335)이 데포지션, 폴리싱, 에칭 등으로 처리될 수 있다. 도 3e에는 도전성 접점들(322)에 결합되어 있는 바이어(via)들(324)이 또한 예시되어 있다. 몇몇 실시예들에서는, 상기 실리사이드 층들(326), 상기 바이어들(324), 상기 도전성 접점들(322) 등이 단자들(310,320,330) 중 하나 이상의 단자들 내에 포함되어 있을 수도 있고 단자들(310,320,330) 중 하나 이상의 단자들 중 적어도 일부로 고려될 수도 있다. 상기 유전체 층(335)이 형성된 후에 상기 실리사이드 층들(326), 상기 바이어들(324), 및/또는 상기 도전성 접점들(322)이 형성될 수 있다.
몇몇 실시예들에서는, 상기 N+싱크(369)가 상기 N-타입 매몰 층(384) 내에 포함된 도펀트 농도보다 높거나 동일한 (또한 도펀트 레벨로서 언급될 수 있는) 도펀트 농도를 지닐 수 있다. 몇몇 실시예들에서는, 상기 N+싱크(369)가 상기 N-타입 매몰 층(384) 내에 포함된 도펀트 농도보다 낮은 도펀트 농도를 지닐 수 있다. 도 3e에 도시된 바와 같이, 상기 N+싱크(369)는 상기 다이오드 소자(300)의 접합형 전계 효과 트랜지스터(JFET) 부분(302)의 P-타입 웰(PWELL)(363) 및 상기 다이오드 부분(301)의 PN 접합(367) 사이에 배치(예컨대, 측면으로 배치, 수평 축을 따라 배치)된 적어도 일부분을 지닌다.
몇몇 실시예들에서는, 상기 고전압 N-타입 웰(HVNWELL) 영역들(390,391) 중 하나 이상이 상기 N+싱크(369) 및/또는 상기 N+BL들(384,385)의 도펀트 농도보다 낮은 도펀트 농도를 지닐 수 있다. 몇몇 실시예들에서는, 상기 N+BL(384)이 상기 N+BL(385)의 도펀트 농도와는 다른 도펀트 농도를 지닐 수 있다. 몇몇 실시예들에서는, 상기 N+BL(384)이 상기 N+BL(385)을 형성하는데 사용되는 프로세스와는 다른 프로세스를 사용하여 형성될 수 있다. 몇몇 실시예들에서는, 상기 P-타입 웰(PWELL)들(362,363) 중 하나 이상이 고전압 P-타입 웰(HVPWELL)(360)의 도펀트 농도보다 낮은 도펀트 농도를 지닐 수 있다. 몇몇 실시예들에서는, P-타입 웰(PWELL)(362)이 P-타입 웰(PWELL)(363)을 형성하는데 사용되는 프로세스와는 다른 프로세스를 사용하여 형성될 수 있다.
몇몇 실시예들에서는, 상기 다이오드 소자(300) 내에서 쇼트키 다이오드가 제조될 수 있다. 상기 쇼트키 다이오드는 도 3e에 도시된 다이오드 부분(310) 대신에나 도 3e에 도시된 다이오드 부분(310)에 부가하여 상기 다이오드 소자(300) 내에 포함되어 있을 수 있다. 그러한 실시예들에서는, 고농도로 도핑된 P-타입(P+) 영역(364) 및 상기 P-타입 웰(362)이 상기 다이오드 부분(310)에 (도 3c 및 도 3d에 도시된 바와 같이) 형성되지 않을 수도 있다. 그러한 실시예들에서는, 상기 쇼트키 다이오드의 정류 접점(rectifying contact)이 또한 상기 애노드 단자(310)(예컨대, 상기 애노드 단자(310)의 하부 부분) 및 상기 고전압 N-타입 웰(HVNWELL) 영역(391) 사이에 형성될 수 있다. 상기 실리사이드 층(326)은 상기 쇼트기 다이오드의 정류 접점의 형성을 용이하게 하기 위해 재료(예컨대, 백금 실리사이드(platinum silicide), 팔라듐 실리사이드(palladium silicide), 니켈 실리사이드(nickel silicide) 등)로 형성될 수 있다. 상기 고전압 N-타입 웰(HVNWELL) 영역(391) 내의 도펀트 농도(예컨대, 도펀트 레벨)은 상기 쇼트키 다이오드의 정류 접점의 형성을 용이하게 하기 위해 한정될 수 있다.
도 4는 한 실시예에 따른 다이오드 소자의 제조 방법을 예시하는 도면이다. 몇몇 실시예들에서는, 상기 다이오드 소자(예컨대, 도 1에 도시된 다이오드 소자(100), 도 3e에 도시된 다이오드 소자(300))가 위에 설명한 다이오드 소자들 중 하나 이상과 유사할 수 있다.
도 4에 도시된 바와 같이, 제1 타입 도펀트를 지니며 다이오드 소자의 접합형 전계 효과 트랜지스터(JFET) 부분의 채널을 한정하는 적어도 일부분을 지니는 격리 영역이 형성된다(블록 410). 몇몇 실시예들에서는, 상기 제1 타입 도펀트가 N-타입 도펀트일 수 있다. 몇몇 실시예들에서는, 상기 격리 영역(예컨대, 도 3e에 도시된 N-타입 격리(NISO) 영역(382))이 에피택셜 층(예컨대, 도 3e에 도시된 에피택셜 층(370)) 중 적어도 일부 내에 그리고/또는 반도체 기판(예컨대, 도 3에 도시된 반도체 기판(380)) 중 적어도 일부 내에 형성될 수 있다.
상기 접합형 전계 효과 트랜지스터(JFET) 부분 내에는 상기 제1 타입 도펀트와는 다른 제2 타입 도펀트를 지니는 웰 영역이 주입된다(블록 420). 몇몇 실시예들에서는, 상기 제2 타입 도펀트가 P-타입 도펀트일 수 있다. 상기 웰 영역은 도 3e에 도시된 P-타입 웰(PWELL) 영역(363)일 수 있다. 몇몇 실시예들에서는, 주입하는 것이 웰 영역을 형성하는 것에 관련된 도펀트 드라이브-인, 어닐링, 마스크 프로세싱 등 중 하나 이상의 것들을 포함할 수 있다.
상기 격리 영역 상에는 산화물층이 형성된다(블록 430). 몇몇 실시예들에서는, 상기 산화물층이 도 3에 도시된 산화물(340)일 수 있다. 몇몇 실시예들에서는, 상기 산화물층이 필드 산화 층일 수 있다.
상기 격리 영역에 직렬로 결합되어 있고 상기 다이오드 소자의 다이오드 부분 내에 포함되어 있는 PN 접합은 상기 격리 영역 상에 형성된다(블록 440). 몇몇 실시예들에서는, 상기 PN 접합이 도 3e에 도시된 PN 접합(367)일 수 있다.
상기 제1 타입 도펀트를 지니는 싱크는 상기 산화물층 및 상기 격리 영역 사이에 주입되고 또한 상기 다이오드 부분의 PN 접합 및 상기 접합형 전계 효과 트랜지스터(JFET) 부분의 웰 영역 사이에 주입된다(블록 450). 몇몇 실시예들에서는, 상기 싱크가 도 3e에 도시된 N+싱크(369)일 수 있다. 몇몇 실시예들에서는, 상기 싱크가 상기 산화물층 및 상기 격리 영역 사이에 수직으로 배치될 수 있으며, 상기 다이오드 부분의 PN 접합 및 상기 접합형 전계 효과 트랜지스터(JFET) 부분의 웰 영역 사이에 측면으로 배치될 수 있다.
몇몇 실시예들에서는, 제1 타입 도펀트를 지니는 매몰 층이 상기 다이오드 소자의 격리 영역의 다이오드 부분 내에 형성된다. 몇몇 실시예들에서는, 상기 매몰 층이 상기 격리 영역의 제1 타입 도펀트의 농도보다 높은 제1 타입 도펀트의 농도를 지닌다.
도 5는 다이오드 소자(500)가 역방향으로 바이어스될 때 상기 다이오드 소자(500) 내의 전위들(예컨대, 등전위선(equipotential line)들 또는 정전위선(constant potential line)들)을 예시하는 도면이다. 도 5에 도시된 바와 같이, 상기 다이오드 소자(500)가 애노드 단자(510), 접지 단자(520), 및 캐소드 단자(530)를 포함한다. 상기 다이오드 소자(500) 내에 포함된 특징들은 도 3e에 도시된 다이오드 소자(300) 내에 포함된 특징들에 근사하게 일치한다.
도 5에 도시된 바와 같이, 상기 다이오드 소자(500)가 다이오드 부분(501)에 관련된 P-웰 영역(562), 고전압 N-타입 웰(HVNWELL) 영역(591), N-타입 매몰 층(584), 및 N+싱크(569)를 포함한다. 상기 다이오드 소자(500)는 또한 접합형 전계 효과 트랜지스터(JFET) 부분(502)에 관련된 N-웰 영역(592), 고전압 N-타입 웰(HVNWELL) 영역(590), 및 고전압 P-타입 웰(HVPWELL) 영역(560)을 포함한다. 상기 N-타입 격리(NISO) 영역은 상기 다이오드 부분(501) 및 상기 접합형 전계 효과 트랜지스터(JFET) 부분(502) 사이에 확장되어 있다. 상기 다이오드 소자(500)는 P-타입 기판(580) 내에 형성되어 있다.
이러한 실시예에서는, 감소 전위(예컨대, 전압)가 일직선의 화살표로 예시되어 있다. 몇몇 실시예들에서는, 상기 캐소드 단자(530)에 걸린 전압이 예를 들면 20 V보다 크며(예컨대, 50 V, 100 V, 150 V), 상기 애노드 단자(510) 및 상기 접지 단자(520)에 걸린 전압들은 대략 0 V일 수 있다. 몇몇 실시예들에서는, 상기 채널(587)이 대략 10 V로 핀치오프될 수 있다. 몇몇 실시예들에서는, 상기 채널(587)이 10 V보다 작은 전압(예컨대, 2V, 5 V)로 핀치오프되거나 10 V보다 큰 전압(예컨대, 15V, 20 V)로 핀치오프되도록 상기 다이오드 소자(500)가 구성될 수 있다.
도 6는 한 실시예에 따른 다이오드 소자의 캐소드 전류(610) 및 핀치오프 전압(620)을 예시하는 그래프이다. 도 6에 도시된 바와 같이, (전압 V로 도시된) 캐소드 전압이 0 V로부터 증가함에 따라 (제1 y-축을 따라 도시된) A/㎛ 단위의 캐소드 전류(610)가 증가한다. 이러한 실시예에서는, 상기 캐소드 전류(610)가 로그 스케일(logarithmic scale) 상에 나타나 있으며, 상기 캐소드 전압이 상기 x-축을 따라 나타나 있다. 대략 브레이크다운 전압(breakdown voltage; BV)에서, 상기 캐소드 전류가 예를 들면 애벌런치 브레이크다운(avalanche breakdown) 현상으로 인해 극적으로 증가할 때까지는 상기 캐소드 전류(610)가 대략 일정한 상태에 있다. 몇몇 실시예들에서는, 상기 브레이크다운 전압이 100 V보다 클 수 있다(예컨대, 140 V, 150 V).
도 6에 또한 도시되어 있는 바와 같이, 캐소드 전압이 증가하면 상기 다이오드 소자의 (제2 y-축을 따라 도시된) 핀치오프 전압(620)이 증가한다. 특히, 상기 캐소드 전류가 대략 일정한 값인 동안에는 상기 핀치오프 전압이 대략 선형적으로 증가한다. 몇몇 실시예들에서는, 상기 핀치오프 전압(620)이 대략 15 V 미만(예컨대, 10 V, 5V)일 수 있다. 몇몇 실시예들에서는, 상기 핀치오프 전압(620)이 상기 다이오드 소자의 싱크 영역(예컨대, 도 3e에 도시된 N+싱크(369))에 걸린 전압을 측정함으로써 근사하게 될 수 있다.
도 7은 다이오드 소자(700)가 순방향으로 바이어스될 때 상기 다이오드 소자(700) 내의 전류(예컨대, 등전류선(iso-current line)들 또는 정전류선(constant current line)들)를 예시하는 도면이다. 도 7에 도시된 바와 같이, 상기 다이오드 소자(700)는 애노드 단자(710), 접지 단자(720), 및 캐소드 단자(730)를 포함한다. 상기 다이오드 소자(700) 내에 포함된 특징들은 도 3e에 도시된 다이오드 소자(300) 내에 포함된 특징들에 근사하게 일치한다.
도 7에 도시된 바와 같이, 상기 다이오드 소자(700)가 다이오드 부분(701)에 관련된 P-웰 영역((762), 고전압 N-웰(HVNWELL) 영역(791), N-타입 매몰 층(784), 및 N+싱크(769)를 포함한다. 또한, 상기 다이오드 소자(700)는 접합형 전계 효과 트랜지스터(JFET) 부분(702)에 관련된 N-웰 영역(792), 고전압 N-타입 웰(HVNWELL) 영역(790), 및 고전압 P-타입 웰(HVPWELL) 영역(760)을 포함한다. 상기 N-타입 격리(NISO) 영역은 상기 다이오드 부분(701) 및 상기 접합형 전계 효과 트랜지스터(JFET) 부분(702) 사이에 확장되어 있다. 상기 다이오드 소자(700)는 P-타입 기판(780) 내에 형성되어 있다.
이러한 실시예에서는, 감소 전류가 일직선의 화살표로 예시되어 있다. 몇몇 실시예들에서는, 상기 다이오드 소자가 순방향으로 바이어스될 때 상기 접지 단자(720) 및 상기 캐소드 단자(730)에 걸린 전압들이 대략 0 V일 수 있으며 상기 애노드 단자(710)에 걸린 전압이 대략 2 V일 수 있다. 바꾸어 말하면, 상기 캐소드 단자(730)의 전압은 상기 애노드 단자(710)의 전압과 동일할 수도 있고 상기 애노드 단자(710)의 전압과 대략 동일할 수도 있다. 도 7에 도시된 바와 같이, N-타입 격리(NISO) 영역(782) 내에 포함된 채널(787)을 통해 전류가 흐른다. 또한, 도 7에 도시된 바와 같이, 상기 다이오드 소자(700)가 순방향으로 바이어스될 때 상기 애노드 단자(710)로부터 상기 P-타입 기판(780) 내로는 전류가 흐르지 않는다.
도 8은 한 실시예에 따른 다이오드 소자가 순방향으로 바이어스될 때 상기 다이오드 소자 내의 전류들을 예시하는 그래프이다. 도 8에 도시된 바와 같이, 캐소드 전압이 증가함에 따라 (상기 다이오드 소자의 애노드로부터 캐소드로의) 애노드 전류(810)가 증가하고, 캐소드 전압이 증가함에 따라 캐소드 전류(830)(상기 캐소드 내로의 음(-)의 전류)가 감소한다. 도 8에 도시된 바와 같이, 캐소드 전압의 변화에도 불구하고 기판 전류(820)는 0 A에 있게 된다. 몇몇 실시예들에서는, 심지어 캐소드 전압의 증가가 100 V를 넘어서는 경우라도 상기 기판 전류(820)가 제로(0) (또는 대략 제로(0))에 있을 수 있게 된다.
한 일반적인 실시태양에서는, 장치가 제공되며, 상기 장치가 애노드 단자, 및 캐소드 단자를 포함할 수 있다. 상기 장치는 접합형 전계 효과 트랜지스터(JFET) 부분을 포함할 수 있으며, 상기 접합형 전계 효과 트랜지스터(JFET) 부분은 반도체 기판 내에 배치된 채널로서 상기 애노드 단자 및 상기 캐소드 단자 사이에 제1 전기 통로 부분을 형성하는 채널을 지닌다. 상기 장치는, 상기 반도체 기판 내에 형성된 다이오드 부분으로서 상기 애노드 단자 및 상기 캐소드 단자 사이에 제2 전기 통로 부분을 형성하는 다이오드 부분을 또한 포함할 수 있다. 상기 다이오드 부분은 접합형 전계 효과 트랜지스터(JFET) 소자의 채널에 직렬로 결합되어 있을 수 있다.
몇몇 실시예들에서는, 상기 다이오드 부분이 순방향으로 바이어스될 때 상기 접합형 전계 효과 트랜지스터(JFET) 부분의 채널을 통해 상기 애노드 단자로부터 상기 캐소드 단자로 전류가 흐르고, 상기 접합형 전계 효과 트랜지스터(JFET) 부분의 채널이 공핍되고 상기 다이오드 부분이 역방향으로 바이어스될 때 상기 접합형 전계 효과 트랜지스터(JFET) 부분의 채널을 통해 상기 캐소드 단자로부터 상기 애노드 단자로 전류가 실질적으로 흐르지 않게 된다. 몇몇 실시예들에서는, 상기 장치가 상기 애노드 단자 및 상기 캐소드 단자 하부에 배치된 격리 영역을 포함할 수 있는데, 이 경우에는 상기 채널이 상기 격리 영역 내에 배치되어 있으며 제1 타입 도펀트를 지니고, 상기 제1 타입 도펀트가 상기 반도체 기판의 제2 타입 도펀트와는 다르다.
몇몇 실시예들에서는, 상기 장치가 상기 애노드 단자 하부에 배치된 고농도로 도핑된 부분을 지니는 격리 영역을 포함할 수 있다. 몇몇 실시예들에서는, 상기 장치가 상기 애노드 단자 하부에 배치된 제1의 고농도로 도핑된 부분 및 상기 캐소드 단자 하부에 배치된 제2의 고농도로 도핑된 부분을 지니는 격리 영역을 포함할 수 있다. 상기 제1의 고농도로 도핑된 부분은 상기 격리 영역의 저농도로 도핑된 부분에 의해 상기 제2의 고농도로 도핑된 부분과 격리될 수 있다.
몇몇 실시예들에서는, 상기 장치가 격리 영역을 포함할 수 있으며, 상기 채널이 상기 애노드 단자 또는 상기 캐소드 단자 중 적어도 하나의 단자 하부에 배치된 상기 격리 영역의 일부의 도펀트 농도보다 낮은 도펀트 농도를 지니는 상기 격리 영역의 일부 내에 배치된다. 몇몇 실시예들에서는, 상기 애노드 단자 및 상기 캐소드 단자 사이에 상기 접합형 전계 효과 트랜지스터(JFET) 부분의 접지 단자가 배치된다.
몇몇 실시예들에서는, 상기 다이오드 부분 중 적어도 일부 및 상기 채널 중 적어도 일부가 공통 에피택셜 층 내에 형성된다. 몇몇 실시예들에서는, 상기 다이오드 부분이 순방향으로 바이어스될 때 상기 애노드 단자 및 상기 캐소드 단자 간의 전압 강하가 상기 다이오드 부분의 순방향 바이어스 전압의 대략 2배이다. 몇몇 실시예들에서는, 상기 다이오드 부분이 쇼트키 다이오드를 포함한다.
다른 한 일반적인 실시태양에서는, 장치가 제공되며, 상기 장치가 애노드 단자 및 캐소드 단자를 포함할 수 있다. 상기 장치는 격리 영역(isolation region)을 포함할 수 있으며, 상기 격리 영역은 상기 애노드 단자 하부에 배치된 고농도로 도핑된 부분, 및 상기 고농도로 도핑된 부분 및 상기 캐소드 단자 사이에 배치된 저농도로 도핑된 부분을 지닌다. 상기 장치는 상기 격리 영역 내에 배치된 채널을 지니는 접합형 전계 효과 트랜지스터(JFET) 부분, 및 상기 격리 영역의 고농도로 도핑된 부분 및 상기 애노드 단자 사이에 배치된 적어도 하나의 부분을 지니는 PN 접합을 포함하는 다이오드 부분을 포함할 수 있다.
몇몇 실시예들에서는, 상기 격리 영역이 반도체 기판 내에 배치되어 있으며 제1 타입 도펀트로 도핑된다. 상기 장치는 상기 애노드 단자 및 상기 캐소드 단자 사이에 배치된 접합형 전계 효과 트랜지스터(JFET) 부분의 접지 단자를 포함할 수 있다. 상기 애노드 단자는 제2 타입 도펀트로 도핑된 반도체 기판의 제1 부분과 접촉해 있으며, 상기 캐소드 단자는 상기 제1 타입 도펀트로 도핑된 반도체 기판의 제2 부분과 접촉해 있다. 상기 반도체 기판의 제3 부분은 상기 제2 타입 도펀트로 도핑된 격리 영역 및 상기 접지 단자 사이에 배치될 수 있다.
몇몇 실시예들에서는, 상기 고농도로 도핑된 부분이 제1의 고농도로 도핑된 부분이며, 상기 장치가 상기 캐소드 단자 하부에 배치된 제2의 고농도로 도핑된 부분을 포함할 수 있고 이 경우에 상기 격리 영역의 채널은 상기 제1의 고농도로 도핑된 부분 및 상기 제2의 고농도로 도핑된 부분 사이에 배치된다. 몇몇 실시예들에서는, 상기 채널이 상기 애노드 단자 및 상기 캐소드 단자 사이에 제1 전기 통로 부분을 형성하고 이 경우에 상기 다이오드 부분은 상기 애노드 단자 및 상기 캐소드 단자 사이에 제2 전기 통로 부분을 형성하며, 상기 다이오드 부분은 접합형 전계 효과 트랜지스터(JFET) 소자의 채널에 직렬로 결합되어 있다.
몇몇 실시예들에서는, 상기 다이오드 부분이 순방향으로 바이어스될 때 상기 접합형 전계 효과 트랜지스터(JFET) 부분의 채널을 통해 상기 애노드 단자로부터 상기 캐소드 단자로 전류가 흐른다. 몇몇 실시예들에서는, 상기 접합형 전계 효과 트랜지스터(JFET) 부분의 채널이 공핍되고 상기 다이오드 부분이 역방향으로 바이어스될 때 상기 접합형 전계 효과 트랜지스터(JFET) 부분이 차단 컴포넌트로서의 기능을 수행하도록 구성된다.
몇몇 실시예들에서는, 상기 격리 영역이 제1 타입 도펀트를 지니며 상기 제1 타입 도편트가 상기 다이오드 부분 및 상기 접합형 전계 효과 트랜지스터(JFET) 부분을 포함하는 반도체 기판의 제2 타입 도펀트와 다르다. 몇몇 실시예들에서는, 상기 고농도로 도핑된 부분이 제1의 고농도로 도핑된 부분이며, 상기 제1의 고농도로 도핑된 부분이 상기 격리 영역의 저농도로 도핑된 부분에 의해 제2의 고농도로 도핑된 부분과 격리된다. 상기 제1의 고농도로 도핑된 부분, 상기 제2의 고농도로 도핑된 부분, 및 상기 격리 영역은 동일한 타입의 도펀트로 도핑될 수 있다.
또 다른 한 일반적인 실시태양에서는, 방법이 제공되며, 상기 방법은 제1 타입 도펀트를 지니는 격리 영역으로서 다이오드 소자를 구성하는 접합형 전계 효과 트랜지스터(JFET) 부분의 채널을 형성하는 적어도 하나의 부분을 지니는 격리 영역을 형성하는 단계, 및 상기 접합형 전계 효과 트랜지스터(JFET) 부분 내에 상기 제1 타입 도펀트와는 다른 제2 타입 도펀트를 지니는 웰(well) 영역을 주입하는 단계를 포함할 수 있다. 상기 방법은 상기 격리 영역 상에 산화물층을 형성하는 단계, 및 상기 격리 영역에 직렬로 결합되어 있는 PN 접합으로서 상기 격리 영역 상에서 상기 다이오드 소자의 다이오드 부분 내에 포함되어 있는 PN 접합을 형성하는 단계를 포함할 수 있다. 상기 방법은 또한 상기 산화물층 및 상기 격리 영역 사이에, 그리고 상기 접합형 전계 효과 트랜지스터(JFET) 부분의 웰 영역 및 상기 다이오드 부분의 PN 접합 사이에 제1 타입 도펀트를 지니는 싱크(sink)를 주입하는 단계를 포함할 수 있다.
몇몇 실시예들에서는, 상기 격리 영역이 에피택셜 층의 일부 내에 그리고 반도체 기판 중 적어도 일부 내에 형성되며, 상기 반도체 기판이 상기 다이오드 소자를 구성하는 상기 다이오드 부분 및 상기 접합형 전계 효과 트랜지스터(JFET) 부분을 공유하고 있다. 몇몇 실시예들에서는, 상기 싱크가 상기 산화물층 및 상기 격리 영역 사이에 수직으로 배치되며 상기 다이오드 부분의 PN 접합 및 상기 접합형 전계 효과 트랜지스터(JFET) 부분의 웰 영역 사이에 측면으로 배치된다.
몇몇 실시예들에서는, 상기 방법이 상기 다이오드 소자의 격리 영역의 다이오드 부분 내에 상기 제1 타입 도펀트를 지니는 매몰 층을 형성하는 단계를 포함할 수 있으며 이 경우에 상기 싱크가 상기 매몰 층과 접촉해 있다. 몇몇 실시예들에서는, 상기 방법이 상기 애노드 단자 하부에 그리고 상기 싱크 하부에 매몰 층을 형성하는 단계를 포함할 수 있으며, 상기 매몰 층은 상기 격리 영역의 제1 타입 도펀트의 농도보다 높은 제1 타입 도펀트의 농도를 지닌다.
몇몇 실시예들에서는, 상기 방법이 상기 채널의 제1 측면 상에 제1 매몰 층을 형성하는 단계를 포함할 수 있으며, 상기 제1 매몰 층은 상기 격리 영역의 제1 타입 도펀트의 농도보다 높은 제1 타입 도펀트의 농도를 지닌다. 상기 방법은 또한 상기 채널의 제2 측면 상에 제2 매몰 층을 형성하는 단계를 포함할 수 있다.
몇몇 구현예들은 여러 반도체 프로세싱 및/또는 패키징 기법들을 사용하여 구현될 수 있다. 위에서 논의한 바와 같이, 몇몇 실시예들은 예를 들면, 실리콘(Si), 갈륨 비소(GaAs), 게르마늄(Ge), 실리콘 카바이드(SiC), 타입 III-V 반도체 기판들, 타입 II-VI 반도체 기판들 등을 포함하지만 이들에 국한되지 않는 반도체 기판들에 연관된 여러 타입의 반도체 프로세싱 기법들을 사용하여 구현될 수 있다.
위에 설명한 구현예들의 몇몇 특징들이 본원에서 설명한 바와 같이 예시되었지만, 이제 당업자에게는 여러 수정예들, 대체예들, 변경예들 및 등가예들이 구상될 수 있을 것이다. 그러므로, 당업자라면 첨부된 특허청구범위가 상기 구현예들의 범위에 속하는 그러한 수정예들 및 변경예들 모두를 포함하고자 한 것임을 이해할 것이다. 여기서 이해해야 할 점은 상기 구현예들이 단지 예로써 제시된 것일 뿐 한정하는 것으로 제시된 것이 아니며 여러 형태 및 세부의 변경들이 이루어질 수 있다는 점이다. 본원에서 설명한 장치 및/또는 방법 중 어느 부분이라도 상호 배타적인 결합들을 제외하고는 임의의 조합으로 결합이 이루어질 수 있다. 본원에서 설명한 구현예들은 위에 설명한 다른 구현예들의 기능들, 부품들 및/또는 특징들의 여러 조합들 및/또는 부분조합들을 포함할 수 있다.
Claims (26)
- 애노드 단자;
캐소드 단자;
반도체 기판;
상기 반도체 기판 상에 배치되는 에피택셜 층;
제1의 고농도로 도핑된 부분과 제2의 고농도로 도핑된 부분을 포함하는 격리 영역;
상기 격리 영역과 캐소드 사이에 배치되는 웰 영역;
상기 반도체 기판 내에 배치되어 상기 애노드 단자와 캐소드 단자 사이에 제1 전기 통로 부분을 형성하는 채널을 지니는 접합형 전계 효과 트랜지스터(JFET) 부분으로서, 상기 제1 전기 통로 부분은 상기 제1의 고농도로 도핑된 부분을 포함하는, 접합형 전계 효과 트랜지스터(JFET) 부분; 및
상기 반도체 기판 내에 형성되어 있고 상기 애노드 단자 및 상기 캐소드 단자 사이에 제2 전기 통로 부분을 형성하는 다이오드 부분으로서, 상기 접합형 전계 효과 트랜지스터(JFET) 부분의 채널에 직렬로 결합되어 있고, 상기 제2 전기 통로 부분은 상기 제2의 고농도로 도핑된 부분을 포함하는, 다이오드 부분
을 포함하는, 장치. - 제1항에 있어서, 상기 다이오드 부분이 순방향으로 바이어스될 때 상기 접합형 전계 효과 트랜지스터(JFET) 부분의 채널을 통해 상기 애노드 단자로부터 상기 캐소드 단자로 전류가 흐르며, 상기 접합형 전계 효과 트랜지스터(JFET) 부분의 채널이 공핍되고 상기 다이오드 부분이 역방향으로 바이어스될 때 상기 접합형 전계 효과 트랜지스터(JFET) 부분의 채널을 통해 상기 캐소드 단자로부터 상기 애노드 단자로 전류가 실질적으로 흐르지 않게 되는, 장치.
- 제1항에 있어서, 상기 장치는,
상기 애노드 단자 및 상기 캐소드 단자 하부에 배치된 격리 영역;
을 더 포함하며, 상기 채널은 상기 격리 영역 내에 배치되어 있고 제1 도펀트 타입을 가지며, 상기 제1 도펀트 타입은 상기 반도체 기판의 제2 도펀트 타입과 다른, 장치. - 삭제
- 제1항에 있어서, 상기 장치는,
상기 애노드 단자 하부에 배치된 제1의 고농도로 도핑된 부분 및 상기 캐소드 단자 하부에 배치된 제2의 고농도로 도핑된 부분을 지니는 격리 영역;
을 더 포함하며, 상기 제1의 고농도로 도핑된 부분은 상기 격리 영역의 저농도로 도핑된 부분에 의해 상기 제2의 고농도로 도핑된 부분과 격리되는, 장치. - 제1항에 있어서, 상기 장치는,
격리 영역;
을 더 포함하며, 상기 채널은 상기 애노드 단자 또는 상기 캐소드 단자 중 적어도 하나의 단자 하부에 배치된 상기 격리 영역의 일부의 도펀트 농도보다 낮은 도펀트 농도를 지니는 상기 격리 영역의 일부 내에 배치되는, 장치. - 제1항에 있어서, 상기 장치는,
상기 애노드 단자 및 상기 캐소드 단자 사이에 배치된 상기 접합형 전계 효과 트랜지스터(JFET) 부분의 접지 단자
를 더 포함하고, 상기 다이오드 부분 중 적어도 일부와 상기 채널 중 적어도 일부가 공통의 에피택셜 층 내에 형성되는, 장치. - 삭제
- 제1항에 있어서, 상기 다이오드 부분이 순방향으로 바이어스될 때 상기 애노드 단자 및 상기 캐소드 단자 사이의 전압 강하는 상기 다이오드 부분의 순방향 바이어스 전압의 2배인, 장치.
- 제1항에 있어서, 상기 다이오드 부분은 쇼트키 다이오드를 포함하는, 장치.
- 애노드 단자;
캐소드 단자;
반도체 기판;
상기 반도체 기판 상에 배치되는 에피택셜 층;
상기 반도체 기판과 상기 에피택셜 층에 겹쳐 있고, 상기 애노드 단자 하부에 배치된 제1의 고농도로 도핑된 부분, 상기 캐소드 단자 하부에 배치된 제2의 고농도로 도핑된 부분, 및 상기 제1의 고농도로 도핑된 부분과 상기 제2의 고농도로 도핑된 부분 사이에 배치된 저농도로 도핑된 부분을 지니는 격리 영역;
상기 격리 영역 내에 배치된 채널을 지니는 접합형 전계 효과 트랜지스터(JFET) 부분; 및
상기 격리 영역의 고농도로 도핑된 부분과 상기 애노드 단자 사이에 배치된 적어도 하나의 부분을 지니는 PN 접합을 포함하는 다이오드 부분;
을 포함하는, 장치. - 제11항에 있어서, 상기 격리 영역은 상기 반도체 기판 내에 배치되며 제1 도펀트 타입으로 도핑되고,
상기 장치는,
상기 애노드 단자 및 상기 캐소드 단자 사이에 배치된 상기 접합형 전계 효과 트랜지스터(JFET) 부분의 접지 단자;
를 더 포함하며, 상기 애노드 단자는 제2 도펀트 타입으로 도핑된 상기 반도체 기판의 제1 부분과 접촉해 있고, 상기 캐소드는 상기 제1 도펀트 타입으로 도핑된 상기 반도체 기판의 제2 부분과 접촉해 있으며, 상기 접지 단자 및 상기 격리 영역 사이에 배치된 상기 반도체 기판의 제3 부분은 상기 제2 도펀트 타입으로 도핑되는, 장치. - 제11항에 있어서,
상기 격리 영역의 채널은 상기 제1의 고농도로 도핑된 부분 및 상기 제2의 고농도로 도핑된 부분 사이에 배치되는, 장치. - 제11항에 있어서, 상기 채널은 상기 애노드 단자 및 상기 캐소드 단자 사이에 제1 전기 통로 부분을 형성하며, 상기 다이오드 부분은 상기 애노드 단자 및 상기 캐소드 단자 사이에 제2 전기 통로 부분을 형성하고, 상기 다이오드 부분은 접합형 전계 효과 트랜지스터(JFET) 부분의 채널에 직렬로 결합되어 있는, 장치.
- 제11항에 있어서, 상기 다이오드 부분이 순방향으로 바이어스될 때 상기 접합형 전계 효과 트랜지스터(JFET) 부분의 채널을 통해 상기 애노드 단자로부터 상기 캐소드 단자로 전류가 흐르고,
상기 접합형 전계 효과 트랜지스터(JFET) 부분의 채널이 공핍되고 상기 다이오드 부분이 역방향으로 바이어스될 때 상기 접합형 전계 효과 트랜지스터(JFET) 부분이 차단 컴포넌트로서의 기능을 수행하도록 구성되는, 장치. - 삭제
- 제11항에 있어서, 상기 격리 영역은 제1 도펀트 타입을 가지며, 상기 제1 도펀트 타입은 상기 다이오드 부분 및 상기 접합형 전계 효과 트랜지스터(JFET) 부분을 포함하는 반도체 기판의 제2 도펀트 타입과 다른, 장치.
- 제11항에 있어서, 상기 고농도로 도핑된 부분은 제1의 고농도로 도핑된 부분이며, 상기 제1의 고농도로 도핑된 부분은 상기 격리 영역의 저농도로 도핑된 부분에 의해 제2의 고농도로 도핑된 부분과 격리되고,
상기 제1의 고농도로 도핑된 부분, 상기 제2의 고농도로 도핑된 부분, 및 상기 격리 영역은 동일한 타입의 도펀트로 도핑되는, 장치. - 제1 도펀트 타입을 가지는 격리 영역으로서, 다이오드 소자의 접합형 전계 효과 트랜지스터(JFET) 부분의 채널을 형성하는 적어도 한 부분을 지니는 격리 영역을 형성하는 단계 ― 상기 격리 영역은 에피택셜 층의 일부에 그리고 반도체 기판 중 적어도 일부에 형성됨 ―;
상기 다이오드 소자의 격리 영역 중 다이오드 부분 내에 상기 제1 도펀트 타입을 가지는 제1 매몰 층을 형성하는 단계;
상기 격리 영역 내에 상기 제1 도펀트 타입을 가지는 제2 매몰 층을 형성하는 단계로서, 상기 제2 매몰 층은 상기 접합형 전계 효과 트랜지스터(JFET) 부분 내에 포함되는, 제2 매몰 층을 형성하는 단계;
상기 접합형 전계 효과 트랜지스터(JFET) 부분 내에 상기 제1 도펀트 타입과는 다른 제2 도펀트 타입을 가지는 웰 영역을 주입하는 단계;
상기 격리 영역 상에 산화물층을 형성하는 단계;
상기 격리 영역에 직렬로 결합되어 있으며 상기 격리 영역 상에서 상기 다이오드 소자의 다이오드 부분 내에 포함되어 있는 PN 접합을 형성하는 단계; 및
상기 산화물층 및 상기 격리 영역 사이에, 그리고 상기 다이오드 부분의 PN 접합 및 상기 접합형 전계 효과 트랜지스터(JFET) 부분의 웰 영역 사이에 상기 제1 도펀트 타입을 가지는 싱크(sink)를 주입하는 단계;
를 포함하는, 방법. - 제19항에 있어서, 상기 반도체 기판은 상기 다이오드 소자의 다이오드 부분 및 접합형 전계 효과 트랜지스터(JFET) 부분에 공통되는, 방법.
- 제19항에 있어서, 상기 싱크는 상기 산화물층 및 상기 격리 영역 사이에 수직으로 배치되며, 상기 다이오드 부분의 PN 접합 및 상기 접합형 전계 효과 트랜지스터(JFET) 부분의 웰 영역 사이에 측면으로 배치되는, 방법.
- 제19항에 있어서,
상기 싱크는 상기 제1 매몰 층과 접촉해 있는, 방법. - 제19항에 있어서,
상기 제1 매몰 층은 애노드 단자 하부에 그리고 상기 싱크 하부에 배치되며, 상기 제1 매몰 층은 상기 격리 영역의 제1 도펀트 타입의 농도보다 큰 제1 도펀트 타입의 농도를 지니는, 방법. - 제19항에 있어서,
상기 제1 매몰 층은 상기 채널의 제1 측면 상에 배치되고, 상기 제1 매몰 층은 상기 격리 영역의 제1 도펀트 타입의 농도보다 큰 제1 도펀트 타입의 농도를 지니며,
상기 제2 매몰 층은 상기 채널의 제2 측면 상에 배치되는, 방법. - 제1 도펀트 타입을 갖고, 접합형 전계 효과 트랜지스터(JFET) 부분의 채널을 형성하는 적어도 일부분을 지니며, 에피택셜 층의 일부와 반도체 기판 중 적어도 일부에 배치되는 격리 영역;
상기 격리 영역에 직렬로 결합되어 있으며 다이오드 부분에 포함되어 있는 PN 접합;
상기 격리 영역에 배치되어 있고 상기 제1 도펀트 타입을 가지며 상기 다이오드 부분에 포함되어 있는 제1 매몰 층;
상기 격리 영역에 배치되어 있고 상기 제1 도펀트 타입을 가지며 상기 접합형 전계 효과 트랜지스터(JFET) 부분에 포함되어 있는 제2 매몰 층;
상기 제1 도펀트 타입과는 다른 제2 도펀트 타입을 가지는, 상기 접합형 전계 효과 트랜지스터(JFET) 부분 내의 제1 웰 영역;
상기 제1 도펀트 타입을 가지고 상기 제2 매몰 층과 도전성 접점 사이에 배치되어 있는, 상기 접합형 전계 효과 트랜지스터(JFET) 부분 내의 제2 웰 영역; 및
상기 제1 도펀트 타입을 가지고 상기 다이오드 부분에 포함되어 있는 싱크
를 포함하는, 장치. - 제25항에 있어서,
상기 제1 매몰 층은 애노드 단자 하부에 그리고 싱크 하부에 배치되고, 상기 제1 매몰 층은 상기 격리 영역의 제1 도펀트 타입의 농도보다 큰 제1 도펀트 타입의 농도를 지니는, 장치.
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