KR102543954B1 - 부트스트랩 다이오드를 포함하는 반도체 소자 - Google Patents

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Abstract

본 게시의 다양한 실시 예들은 부트스트랩 다이오드를 포함하는 고전압 반도체 소자에 관한 것으로, 반도체 소자는 제1 도전형을 갖는 기판, 상기 기판의 상면에 형성되고, 제1 도전형을 갖는 소스 영역, 상기 기판의 상면에서 상기 소스 영역과 일정 거리 떨어져서 형성되고, 제2 도전형을 갖는 드레인 영역, 상기 기판의 상면에서 상기 소스 영역과 상기 드레인 영역 사이에 형성된 절연막, 상기 소스 영역 아래에 형성되고 상기 제2 도전형을 갖는 제1 딥웰 영역, 상기 드레인 영역 아래에 형성되고 상기 제2 도전형을 갖는 제2 딥웰 영역, 상기 제1 딥웰 영역 및 상기 제2 딥웰 영역 사이에 형성되는 핀치 오프 영역, 상기 제1 딥웰 영역과 접하면서 상기 제1 딥웰 영역 하방에 구비되고 제2 도전형을 갖는 제1 매립 층, 상기 제2 딥웰 영역과 접하면서 상기 제2 딥웰 영역 하방에 구비되고 제2 도전형을 갖는 제2 매립 층 및 상기 제1 딥웰 영역에 구비되고, 상기 제1 매립 층과 접하고 상기 소스 영역을 둘러싸도록 구비되는 제2 도전형의 싱크를 포함할 수 있다.

Description

부트스트랩 다이오드를 포함하는 반도체 소자{High Voltage Integrated Circuit having a Bootstrap Diode}
본 게시의 다양한 실시 예들은 부트스트랩 다이오드를 포함하는 고전압 반도체 소자에 관한 것이다.
N형 MOSFET(metal oxide semiconductor field effect transistor)나 IGBT(insulated gate bipolar transistor)는 턴-온(turn-on)시키기 위하여 높은 양전압이 게이트에 인가되어야 한다. 높은 양전압을 N형 MOSFET 또는 IGBT에 인가하기 위하여 부트스트랩 회로(bootstrap circuit)가 사용될 수 있다. 부트스트랩 회로는 다이오드와 커패시터로 구성되어, 다이오드가 턴-온 될 때 커패시터에 전압을 충전시키고, 전원 전압과 함께 커패시터에 충전된 전압을 함께 N형 MOSFET 또는 IGBT의 게이트에 인가하여 충분한 전압이 게이트에 인가되도록 하는 장치이다.
부트스트랩 회로가 고전압 집적 회로(high voltage integrated circuit, 이하 HVIC)에서 사용하고자 하는 경우에, 부트스트랩 회로는 고전압 집적 회로의 구동 전압(예: 약 600V) 이상의 내압을 가지는 부트스트랩 다이오드가 필요하다.
종래에, 높은 내압을 가지는 부트스트랩 다이오드를 만들기 위하여 JFET(junction field effect transistor) 구조에 PN 다이오드를 함께 형성하는 구조가 개발되었다. 그로 인하여 HVIC 외부에서 제공되던 부트스트랩 다이오드를 HVIC 내에서 직접 제공할 수 있게 되어 제조 비용 및 모듈 크기 감소에 기여하였다. 그러나 HVIC 내에 구비되는 부트스트랩 다이오드 및 JFET 구조가 매우 많은 면적을 차지하는 문제점이 있으며, 또한, 부트스트랩 다이오드의 핀치 오프(pinch-off) 전압을 설계하기 어려운 문제점이 있다. 또한, P형 기판으로 많은 전류가 누출되어 부트스트랩 다이오드에 의한 전류 공급에 제한이 생기는 문제점이 있다.
따라서, 본 게시의 다양한 실시 예들은 상술한 문제점을 해결하기 위하여, 전류 누출을 최소화하면서 핀치 오프 전압을 용이하게 설정할 수 있는 부트스트랩 다이오드 구조를 제공하고자 한다.
또한, 본 게시의 다양한 실시 예들은 전류 누출을 최소화하면서 핀치 오프 전압을 용이하게 설정할 수 있는 부트스트랩 다이오드를 포함하는 고전압 소자 및 이의 제조 방법을 제공하고자 한다.
본 문서에서 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 게시의 다양한 실시 예들에 따르면, 반도체 소자는 제1 도전형을 갖는 기판, 상기 기판의 상면에 형성되고, 제1 도전형을 갖는 소스 영역, 상기 기판의 상면에서 상기 소스 영역과 일정 거리 떨어져서 형성되고, 제2 도전형을 갖는 드레인 영역, 상기 기판의 상면에서 상기 소스 영역과 상기 드레인 영역 사이에 형성된 절연막, 상기 소스 영역 아래에 형성되고 상기 제2 도전형을 갖는 제1 딥웰 영역, 상기 드레인 영역 아래에 형성되고 상기 제2 도전형을 갖는 제2 딥웰 영역, 상기 제1 딥웰 영역 및 상기 제2 딥웰 영역 사이에 형성되는 핀치 오프(pinch off) 영역, 상기 제1 딥웰 영역과 접하면서 상기 제1 딥웰 영역 하방에 구비되고 제2 도전형을 갖는 제1 매립 층, 상기 제2 딥웰 영역과 접하면서 상기 제2 딥웰 영역 하방에 구비되고 제2 도전형을 갖는 제2 매립 층 및 상기 제1 딥웰 영역에 구비되고, 상기 제1 매립 층과 접하고 상기 소스 영역을 둘러싸도록 구비되는 제2 도전형의 N형 싱크를 포함할 수 있다.
본 게시의 다양한 실시 예들에 따르면, 상기 핀치 오프 영역의 상기 기판 상면에서의 깊이는 상기 제1 딥웰 영역 및 상기 제2 딥웰 영역의 상기 기판 상면에서의 깊이보다 작고, 상기 핀치 오프 영역에서의 상기 제2 도전형의 농도는 상기 제1 딥웰 영역 및 상기 제2 딥웰 영역의 상기 제2 도전형의 농도보다 작을 수 있다.
본 게시의 다양한 실시 예들에 따르면, 상기 핀치 오프 영역은 동일한 농도의 상기 제2 도전형 이온이 주입되어 형성되고, 미리 설정된 거리만큼 이격되어 있는 상기 제1 딥웰 영역 및 상기 제2 딥웰 영역의 확산에 의해 형성될 수 있다.
본 게시의 다양한 실시 예들에 따르면, 상기 핀치 오프 영역의 상기 기판 상면에서의 깊이는 상기 미리 설정된 거리에 기초하여 결정되고, 핀치 오프 전압은 상기 핀치 오프 영역의 상기 기판 상면에서의 깊이에 의하여 결정될 수 있다.
본 게시의 다양한 실시 예들에 따르면, 상기 소스 영역을 감싸는 제1 도전형을 갖는 제1 바디 영역을 더 포함하고, 상기 싱크는 상기 소스 영역과 상기 제1 바디 영역을 모두 감싸도록 구비될 수 있다.
본 게시의 다양한 실시 예들에 따르면, 상기 제1 딥웰 영역, 상기 핀치 오프 영역, 및 상기 제2 딥웰 영역을 둘러싸도록 구비되는 제1 도전형의 분리 웰 영역을 더 포함할 수 있다.
본 게시의 다양한 실시 예들에 따르면, 상기 제1 딥웰 영역에 인접한 상기 제1 도전형의 분리 웰 영역 상에 구비되는 제1 도전형의 도핑 영역을 더 포함할 수 있다.
본 게시의 다양한 실시 예들에 따르면, 상기 핀치 오프 영역 및 상기 제2 딥웰 영역에 구비되고, 상기 절연막의 아래에 구비되는 제1 도전형을 갖는 적어도 하나의 제3 매립 층을 더 포함할 수 있다.
본 게시의 다양한 실시 예들에 따르면, 상기 싱크의 상기 제2 도전형의 농도는 상기 제1 딥웰 영역의 상기 제2 도전형의 농도보다 클 수 있다.
본 게시의 다양한 실시 예들에 따르면, 상기 제1 도전형은 P형 도전형이고, 상기 제2 도전형은 N형 도전형이고, 이에 따라, 상기 소스 영역과 상기 드레인 영역이 PN 다이오드를 형성할 수 있다.
본 게시의 다양한 실시 예들에 따르면, 상기 반도체 소자에 복수의 상기 PN 다이오드가 형성되고, 복수의 상기 PN 다이오드 각각의 핀치 오프 전압은 각 PN 다이오드의 상기 핀치 오프 영역의 상기 기판 상면에서의 깊이에 의하여 서로 상이하게 결정될 수 있고, 각 PN 다이오드의 상기 핀치 오프 영역의 상기 기판 상면에서의 깊이는 상기 제1 딥웰 영역 및 상기 제2 딥웰 영역 사이의 이격된 거리를 조절하여 결정할 수 있다.
본 게시의 다양한 실시 예들에 따르면, 상기 소스 영역과 연결된 애노드 단자, 상기 드레인 영역과 연결된 캐소드 단자, 상기 애노드 단자를 외부 공급 전원과 연결하기 위한 제1 금속 배선 및 상기 캐소드 단자를 외부 커패시터와 연결하기 위한 제2 금속 배선을 더 포함할 수 있다.
본 게시의 다양한 실시 예들에 따르면, 폴리 실리콘(poly silicon)으로 형성되고 상기 절연막과 접촉하여 구비되는 제1 필드 플레이트를 더 포함하고, 상기 제1 필드 플레이트와 상기 제2 금속 배선은 서로 전기적으로 연결될 수 있다.
본 게시의 다양한 실시 예들에 따르면, 상기 소스 영역 위에서 상기 절연막으로 확장되면서 구비되는 제3 금속 배선 및 상기 드레인 영역 위에서 상기 절연막으로 확장되면서 구비되는 제4 금속 배선를 더 포함할 수 있다.
본 게시의 다양한 실시 예들에 따르면, 상기 싱크는 사방으로 상기 소스 영역을 둘러싸고, 상기 핀치 오프 영역 인근의 상기 싱크 상에 구비되는 제2 도전형의 탭 및 상기 제2 도전형의 탭을 상기 제3 금속 배선과 연결하기 위한 단자를 더 포함할 수 있다.
본 게시의 다양한 실시 예들에 따르면, 상기 핀치 오프 영역의 상부에 구비되는 제1 도전형의 탭, 상기 제1 도전형의 탭을 감싸면서 상기 핀치 오프 영역에 구비되는 제1 도전형의 제2 바디 영역, 상기 제1 도전형의 탭을 상기 제3 금속 배선과 연결하기 위한 단자를 더 포함할 수 있다.
본 게시의 다양한 실시 예들에 따르면, 상기 핀치 오프 영역 및 상기 제2 딥웰 영역에 구비되고, 상기 절연막의 아래에 구비되는 제1 도전형을 갖는 제3 매립 층을 더 포함하고 상기 제2 바디 영역은 상기 제3 매립 층과 연결되어 있을 수 있다.
본 게시의 다양한 실시 예들에 따르면, 상기 싱크는 상기 제2 딥웰 영역 방향을 제외한 세 방향에서만 상기 소스 영역을 둘러쌓을 수 있다.
본 게시의 다양한 실시 예들을 고전압 반도체 소자 제조 공정에 적용할 경우 상위드라이브 소자(high side gate drive IC)내의 절연영역의 하위 드라이브 소자(low side gate drive IC) 인근에 고농도 P형 탭만 형성하는 간단한 작업으로 부트스트랩 다이오드를 구성할 수 있고, 고 내압 부트스트랩 다이오드의 크기를 최소화할 수 있다.
본 게시의 다양한 실시 예들에 따르면, 고전압 반도체 소자에 구비되는 복수의 부트스트랩 다이오드 각각에 대해 핀치 오프 전압을 서로 상이하게 설정할 수 있다.
본 게시의 다양한 실시 예들에 따르면, 제1 N형 딥웰 영역과 제2 N형 딥웰 영역 사이의 간격을 조절함으로써 PN 다이오드의 애노드(anode)와 캐소드(cathode) 사이의 저항을 조절할 수 있고, 이로 인하여 부트스트랩 다이오드를 통하여 흐르는 전류 량을 조절하여 최종적으로 부트스트랩 커패시터의 충전 속도를 조절할 수 있다.
또한, 본 게시의 다양한 실시 예들에 따르면, 형성된 부트스트랩 다이오드에서 기판쪽으로 누출되는 전류의 양을 줄임으로써 부트스트랩 다이오드가 전류의 누설없이 효율적으로 동작할 수 있도록 할 수 있다.
본 게시물에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 게시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 반도체 소자에서 부트스트랩(bootstrap) 회로의 동작을 도시한 도면이다.
도 2는 본 게시의 다양한 실시 예들에 따른 반도체 소자의 평면도를 도시한 도면이다.
도 3은 본 게시의 다양한 실시 예들에 따른 고 내압 다이오드 영역에 형성되는 고 내압 다이오드의 구조를 도시한 도면이다.
도 4 내지 도 7은 본 게시의 다양한 실시 예에 따른 고 내압 다이오드 영역에 형성되는 고 내압 다이오드의 다른 구조를 도시한 도면이다.
도 8은 본 발명의 다양한 실시 예들에 따른 고 내압 다이오드의 핀치 오프 영역을 형성하는 과정을 도시한 도면이다.
도 9는 본 게시의 다양한 실시 예들에 따른 분리 영역의 단면 구조를 도시한 도면이다.
도 10은 본 게시의 다양한 실시 예들에 따른 레벨 쉬프트 영역의 단면 구조를 도시한 도면이다.
도면의 설명과 관련하여, 동일 또는 유사한 구성요소에 대해서는 동일 또는 유사한 참조 부호가 사용될 수 있다.
이하 다양한 실시 예들이 첨부된 도면을 참고하여 상세히 설명된다. 도면 부호에 관계없이, 동일 또는 유사한 구성요소에 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략할 수 있다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 '연결되어' 있다거나 '접속되어' 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 '직접 연결되어' 있다거나 '직접 접속되어' 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 명세서에서 사용되는 용어들은 본 명세서에서 제안하는 부트스트랩 다이오드, 반도체 소자, 반도체 소자의 제조 방법에서의 기능을 고려하여 정의된 용어들로서 각 용어들의 정의는 본 명세서에 기재된 것이 우선되며, 본 명세서에 그 정의가 기재되지 않은 용어들은 공지의 용어로서 통상의 기술자가 이해하고 인식하는 것으로 정의될 수 있다.
본 명세서에 전체에서 사용되는 반도체 소자는 고전압 집적 회로(high voltage integrated circuit) 또는 반도체를 이용하여 구성된 특정 기능을 수행할 수 있는 칩을 의미할 수 있다.
도 1은 반도체 소자에서 부트스트랩(bootstrap) 회로의 동작을 도시한 도면이다.
도 1을 참조하면, 부트스트랩 회로는 부트스트랩 다이오드(10), 저항(15), 부트스트랩 커패시터(20)를 포함할 수 있다. 여기서 부트스트랩 커패시터(20)는 반도체 소자(1000)의 외부에 구비될 수 있고, 부트스트랩 다이오드(10)와 저항(15)은 반도체 소자(1000) 내부에 구비될 수 있다.
도 1은 부트스트랩 회로의 동작을 설명하기 위하여 간략화 한 것으로 반도체 소자(1000)는 내부에 부트스트랩 다이오드(10)와 저항(15)을 포함한다. 또한 상위 FET(field effect transistor)(40), 하위 FET(45), 상위 FET의 게이트 전압을 제공하는 상위 드라이버(30) 및 하위 FET의 게이트 전압을 제공하는 하위 드라이버(35)를 포함할 수 있다.
그리고 반도체 소자(1000)는 전압(VCC)이 인가되는 VCC 단자, 그라운드가 연결되는 GND 단자, 부트스트랩 커패시터(20)가 연결되는 BSU 단자, 출력과 연결되는 U 단자, FET들(40, 45)의 구동 전압을 제공하는 VBB 단자 및 하위 FET(45)의 소스(source)가 연결된 IS1 단자를 포함할 수 있다.
도 1의 (a)를 참조하면, 화살표(50)은 충전(charging) 경로를 나타낸다. 하위 드라이버(35)에 의하여 하위 FET(45)의 게이트에 전압이 공급되어 하위 FET(45)가 턴-온 되면, 부트스트랩 다이오드(10)가 턴-온 되면서 화살표(50) 경로의 전류가 흘러 부트스트랩 커패시터(20)가 충전된다.
도 1의 (b)를 참조하면, 화살표(55)는 방전(discharging) 경로를 나타낸다. 상위 드라이버(30)가 상위 FET(40)의 게이트에 전압을 공급하는 경우이다. VCC 단자를 통해 공급되는 전원뿐만 아니라, 충전된 부트스트랩 커패시터(20)로부터도 전력을 공급받는다. 상위 FET(40)의 게이트에 상위 FET(40)를 턴-온 시키기 위한 충분한 게이트 전압을 제공할 수 있다. 즉, 상위 FET(40)가 턴-온 되기 위해서는, 상위 FET(40)의 게이트 단자와 소스 단자 사이의 전압이 문턱전압(threshold voltage)보다 높아야 한다. 부트스트랩 커패시터(20)에 의하여 상위 FET(40)의 게이트 전압이 출력 및 소스 단자와 연결된 U 단자의 전압에서 부트스트랩 커패시터(20)의 전압을 더한 만큼으로 공급할 수 있어, 충분히 문턱전압보다 높도록 할 수 있다.
도 1에 도시된 것처럼, 부트스트랩 다이오드(10)를 반도체 소자(1000) 내에 구비하여 FET 등과 함께 형성한다면, 제조 비용도 감소시킬 수 있고, 외부의 부트스트랩 다이오드(10)를 이용하여, 부트스트랩 회로를 만드는 것보다 더 작은 크기로 만들 수 있는 장점이 있다.
도 2는 본 게시의 다양한 실시 예들에 따른 반도체 소자(1000)의 평면도를 도시한 도면이다.
도 2를 참조하면, 반도체 소자(1000)는 저 전압에서 동작하는 소자들이 구비되는 저 전압 영역(200)과 고전압에서 동작하는 소자들이 구비되는 고전압 영역(300)을 포함한다. 또한 저 전압 영역(200)과 고전압 영역(300)을 분리시키기 위한 분리(isolation) 영역(400)을 포함할 수 있다. 또한, 반도체 소자(1000)는 저 전압 영역(200)과 고전압 영역(300) 사이에 형성되는 고 내압 다이오드 영역(100)과 저 전압 신호와 고전압 신호 사이의 신호 레벨 변경을 위한 레벨 쉬프트(level shifter) 영역(500)을 포함할 수 있다. 여기서 저 전압 영역에서 사용되는 전압의 범위는 20V이하일 수 있고, 고전압 영역에서 사용되는 전압의 범위는 200V에서 1010V 사이일 수 있다.
고 내압 다이오드 영역(100)은 부트스트랩 다이오드가 구비되는 영역일 수 있으며, 그 크기는 다이오드가 견뎌야 하는 고전압 영역(300)에서 사용되는 고전압의 크기에 따라 다르게 설계될 수 있다.
일 실시 예에 따라, 레벨 쉬프트 영역(500)은 LDMOS(laterally diffused metal oxide semiconductor), EDMOS(extended drain metal oxide semiconductor), 또는 DMOS(diffused metal oxide semiconductor)로 형성될 수 있다. 레벨 쉬프트 영역(500)에 형성되는 소자는 일 측이 고전압 영역(300)과 연결되기 때문에 고전압을 견딜 수 있는 구조이어야 한다.
분리 영역(400)은 저 전압 영역(200)과 고전압 영역(300)을 전기적으로 분리하기 위한 영역으로, 정션(junction) 구조로 형성될 수도 있지만 절연막이 채워진 깊은 트렌치(deep trench) 구조로 형성될 수도 있다.
도 2의 일 실시 예에서 고 내압 다이오드 영역(100)과 레벨 쉬프트 영역(500)은 서로 반대편에 위치하는 것으로 도시되어 있지만, 이는 일 실시 예에 불과하고, 위치는 변경하여 설계 가능할 수 있다.
도 3은 본 게시의 다양한 실시 예들에 따른 고 내압 다이오드 영역(100)에 형성되는 고 내압 다이오드의 구조를 도시한 도면이다. 도 3은 도 2에 도시된 고 내압 다이오드 영역(100)의 A-B선에서의 단면도일 수 있다.
도 3을 참조하면, 고 내압 다이오드 영역(100)에 형성되는 고 내압 다이오드는 P형 기판(101)에 제1 N형 매립 층(N-type buried layer)(103) 및 제2 N형 매립 층(105)을 포함할 수 있다. 제1 및 제2 N형 매립 층(103, 105)은 기생 NPN 형성을 막아줄 수 있다. 그리고 고 내압 다이오드 영역(100)을 둘러싸면서 또는 고 내압 다이오드 영역(100)의 가장자리에 P형 분리 웰(P-type isolation well) 영역(107)이 형성될 수 있다. P형 분리 웰 영역(107)의 상부 일부에는 P형 도핑 영역(121)이 형성될 수 있다. P형 분리 웰 영역(107)에 의하여 고 내압 다이오드가 주변 소자와 전기적으로 분리될 수 있다.
제1 및 제2 N형 매립 층(103, 105)은 P형 기판(101)에 형성된 N형 딥웰(N-type deep well, 111, 112, 113) 영역의 아래쪽 경계 면에 형성될 수 있다. 여기서 N형 딥웰 영역(111, 112, 113)은 제1 N형 딥웰 영역(111), 제2 N형 딥웰 영역(112) 및 핀치 오프 영역(113)을 포함할 수 있다. 또한, 일 실시 예에 따라, 제1 N형 매립 층(103)은 제1 N형 딥웰 영역(111)의 아래쪽 경계 면에 형성되고, 제2 N형 매립 층(105)은 제2 N형 딥웰 영역(112)의 아래쪽 경계 면에 형성될 수 있다. 제1 N형 매립 층(103) 및 제2 N형 매립 층(105)은 제1 N형 딥웰 영역(110) 및 제2 N형 딥웰 영역(112)보다 높은 도핑 농도를 가질 수 있다.
도 3을 참조하면, 제1 N형 딥웰 영역(111)보다 제2 N형 딥웰 영역(112)의 면적이 상대적으로 클 수 있다. 이는 제2 N형 딥웰 영역(112)의 저항을 크게 하기 위함이다. 또한, 핀치 오프 영역(113)의 깊이는 제1 N형 딥웰 영역(111) 및 제2 N형 딥웰 영역(112)의 깊이보다 작을 수 있다. 핀치 오프 영역(113)은 제1 N형 딥웰 영역(111)과 제2 N형 딥웰 영역(112)의 확산에 의해 형성될 수 있다. 제1 N형 딥웰 영역(111)과 제2 N형 딥웰 영역(112)은 N형 불순물이 이온 주입되어 형성된다. 이온 주입된 N형 불순물이 서로 상대방쪽으로 확산되면서 제1 N형 딥웰 영역(111)과 제2 N형 딥웰 영역(112)의 경계 면에 오목한 형태의 홈 또는 딥을 이루면서 핀치 오프 영역(113)이 형성될 수 있다. 핀치 오프 영역(113)의 깊이에 따라 형성된 고 내압 다이오드의 순방향 전류 량이 결정될 수 있는데, 깊이가 깊을수록, 순방향 전류 량이 많아질 수 있다. 그리고 핀치 오프 영역(113)의 깊이가 깊을수록 핀치 오프 전압이 올라갈 수 있다. 핀치 오프 영역(113)의 깊이가 얕을수록 핀치 오프 전압이 내려갈 수 있다. 여기서 핀치 오프 전압은 핀치 오프에 의하여 고 내압 다이오드(100)의 드레인(140)과 소스(120) 사이에 전류가 흐르지 않게 되는 전압을 의미한다. 따라서, 핀치 오프 영역(113)의 깊이를 조절함으로써 사용자가 원하는 다양한 핀치 오프 전압 값과 전류 량을 구현할 수 있다. 다시 말하면, 원하는 다이오드의 핀치 오프 전압에 따라 핀치 오프 영역(113)의 깊이 또는 두께를 다르게 형성할 수 있다. 핀치 오프 영역(113)의 깊이 또는 두께를 조정하는 방법은 추후 도 4에서 좀 더 자세히 설명한다.
제2 N형 딥웰 영역(112) 및 핀치 오프 영역(113) 내부에는 P형 매립 층(P-type buried layer)(180)이 형성될 수 있다. P형 매립 층(180)은 P형의 불순물이 도핑된 것으로 절연막(150)의 저면과 소정의 거리만큼 이격되어 절연막(150)과 평행하게 형성될 수 있다. 다른 일 실시 예에 따라, P형 매립 층(180)은 절연막(150)과 접촉된 상태로 형성될 수 있다. 또 다른 일 실시 예에 따라, 2개 이상의 P형 매립 층(180)이 서로 이격되어 형성될 수 있다. P형 매립 층(180)은 항복 전압(Breakdown voltage, BV) 상승 효과가 있다.
도 3을 참조하면, 고 내압 다이오드 영역(100)은, 제1 및 제2 N형 딥웰 영역(111, 112) 내에 각각 형성된 P형 소스 영역(120)과, N형 드레인 영역(140)을 포함한다. 또한 고 내압 다이오드 영역(100)은 P형 소스 영역(120) 아래에 형성되는 제1 P형 바디 영역(130)을 더 포함할 수 있다. 제1 P형 바디 영역(130)은 P형 소스 영역(120)을 둘러싼다. 제1 P형 바디 영역(130)은 순방향의 전류에 대한 저항을 감소시킬 수 있다. 또한, 내압(breakdown voltage)을 높게 유도하는 효과가 있다. 예를 들면, 제1 P형 바디 영역(130)으로 인해 내압이 50V 이상 가져갈 수 있다. 그러나, 저 내압 다이오드의 경우, 제1 P형 바디 영역(130)은 필요하지 않을 수 있다.
도 3을 참조하면, 제1 P형 소스 영역(120) 및 제1 P형 바디 영역(130)에서 제1 N형 딥웰 영역(111)을 통과하여 P형 기판(101)으로 흐르는 기생 PNP(parasitic PNP)가 발생할 수 있다. 기생 PNP(parasitic PNP)에 의한 전류 누출을 방지하기 위하여, 고농도의 N형 불순물 이온이 주입된 N형 싱크(SINK)(161)를 부가할 수 있다. N형 싱크(SINK)(161)은 제1 P형 소스 영역(120) 및 제1 P형 바디 영역(130)을 둘러싼다. N형 싱크(161)는 제1 N형 매립 층(103)과 접촉될 수 있다. 그렇게 함으로써 제1 N형 딥웰 영역(111)내에서 N형 싱크(161)와 제1 N형 매립 층(103)에 의하여 제1 P형 소스 영역(120) 및 제1 P형 바디 영역(130)을 완전히 감싸게 된다. N형 싱크(161)는 기생 PNP의 베이스(base) 농도를 증가시키고 게인(GAIN)을 감소시켜 전류의 누수를 개선할 수 있다. 여기서, N형 싱크(161)와 제1 N형 매립 층(103)의 농도는 제1 N형 딥웰 영역(111)보다 높을 수 있다. 또한, N형 싱크(161)는, 핀치 오프 전압에 영향을 주지 않기 위하여, 핀치 오프 영역(113)과는 일정거리 떨어져 배치할 수 있다.
도 3을 참조하면, P형 소스 영역(120)과 N형 드레인 영역(140) 사이에 길이가 매우 길게 형성된 제2 N형 딥웰 영역(112)으로 인해, 고 내압을 갖는 PN 다이오드가 구현될 수 있다. 제2 N형 딥웰 영역(112)의 농도가 낮기 때문에 고 내압을 형성하는데 유리할 수 있다.
고 내압 다이오드 영역(100)에 형성된 고 내압 다이오드의 P형 소스 영역(120)과 N형 드레인 영역(140) 사이에 정 방향 전압이 걸리면, P형 소스 영역(120)에서 N형 드레인 영역(140) 방향으로 전류가 흐를 수 있다. 그러나 P형 소스 영역(120)과 N형 드레인 영역(140) 사이에 역 방향 전압이 걸리면, 즉, N형 드레인 영역(140)에 양(+)의 고전압이 인가될 경우, 핀치 오프가 발생하여 전류의 흐름이 차단된다. 핀치 오프 영역(113)에서 쉽게 핀치 오프가 발생한다. P형 매립 층(180)과 기판(101) 사이의 거리가 가장 짧기 때문이다.
P형 매립 층(180)과 기판(101) 사이의 거리에 따라 핀치 오프 전압이 결정된다. 핀치 오프 영역(113)에 홈이 형성되어 있기 때문에, 다른 위치에 비해, 핀치 오프 영역(113) 근처가, P형 매립 층(180)과 기판(101) 사이의 거리가 가장 짧다. 핀치 오프 영역(113) 근처에서 더 용이하게 핀치 오프가 일어날 수 있다. 여기서 핀치 오프란 P형 매립 층(180)과 기판(101) 사이에 서로 공핍 층이 확산되어, N형의 핀치 오프 영역(113)이 공핍 층으로 바뀌는 것을 의미한다. 공핍 층에 의해, 드레인 영역(140)에서 소스 영역(120) 방향으로 흐르는 전류가 차단된다.
P형 소스 영역(120) 및 N형 드레인 영역(140)은 각각 애노드(anode) 단자(122)와 캐소드(cathode) 단자(142)와 연결될 수 있다. 애노드 단자(122) 및 캐소드 단자(142)는 컨택(contact) 플러그 형태로 형성될 수 있다. 여기서 도 1에 도시된 회로를 참조하면, 애노드 단자(122)는 제1 금속 배선(240)을 통해 반도체 소자(1000)의 공급 전원을 제공하는 VCC 단자와 연결될 수 있다. 캐소드 단자(142)는 제2 금속 배선(270)을 통해, 부트스트랩 커패시터(20)와 전기적으로 연결될 수 있다. PN 다이오드에 순방향 전류가 인가되면, 순방향 전류가 부트스트랩 커패시터(20)까지 공급되어 부트스트랩 커패시터(20)에 전하가 충전될 수 있다.
도 3을 참조하면, 고 내압 다이오드 영역(100)에 형성된 고 내압 다이오드의 P형 소스 영역(120)과 N형 드레인 영역(140) 사이에는 절연막(150)이 형성될 수 있다. 절연막(150)은 LOCOS(local oxidation of silicon) 공정 또는 STI(shallow trench isolation) 공정으로 형성될 수 있다. P형 소스 영역(120)과 P형 도핑 영역(121) 사이에도 두 영역을 전기적으로 분리하기 위한 절연막(151)이 형성될 수 있다. 이외에도 주변 소자와의 전기적 분리를 위해 절연막(152, 153)이 더 형성될 수 있다.
도 3을 참조하면, 고 내압 다이오드는 절연막(150) 상에 형성된 폴리 실리콘 필드 플레이트(250)를 더 포함할 수 있다. 폴리 실리콘으로 형성된 제1 필드 플레이트(250)와 캐소드 단자(142)는 제2 금속 배선(270)을 통해 전기적으로 연결될 수 있다. 폴리 실리콘으로 형성된 제1 필드 플레이트(250)는 전계 완화 역할을 할 수 있다.
도 3을 참조하면, 고 내압 다이오드는 추가적으로 제3 및 제4 금속 배선(260, 280)을 더 포함할 수 있다. 일 실시 예에 따라, 제3 금속 배선(260)은 애노드 단자(122)와 분리되어 접지 전원(그라운드)에 연결될 수 있다. 또한 제4 금속 배선(280)은 캐소드 단자(142)와 연결되고, 외부의 드레인 전원과 연결될 수도 있다. 제3 및 제4 금속 배선(260, 280)은 제1 N형 딥웰 영역(111) 및 제2 N형 딥웰 영역(112)과 일부 중첩되도록 형성될 수 있다. 이에 따라, 제1 N형 딥웰 영역(111) 및 제2 N형 딥웰 영역(112)의 표면에 주로 분포하는 높은 전계를 완화 시키는, 제3 및 제4 금속 배선(260, 280)은 필드 플레이트(field plate)로 기능할 수 있다.
본 게시에서 제안하는 부트스트랩 다이오드의 특성을 더욱 개선하기 위하여 또는 제작을 용이하게 하기 위하여 도 3에 도시된 구조와 조금씩 상이한 다양한 구조로 부트스트랩 다이오드를 형성할 수 있다.
도 4 내지 도 7은 본 게시의 다양한 실시 예에 따른 고 내압 다이오드 영역(100)에 형성되는 고 내압 다이오드의 다른 구조를 도시한 도면이다.
도 4를 참조하면, N형 싱크(161)에 N형 탭(163)을 형성한 것이다. 그리고 N형 탭(163)에 연결된 단자(165)를 부가하여 N형 싱크(161) 및 제1 N형 매립 층(103)을 외부 전원(예: 접지 전원)에 연결할 수 있다.
도 5를 참조하면, N형 싱크(161)의 일부를 제거한 것이다. 도 3과 다르게, N형 싱크(161)는 제1 P형 소스 영역(120) 및 제1 P형 바디 영역(130)의 어느 한쪽에만 배치한 것이다. 핀치 오프 영역(113)에 가까운 위치에 있는 N형 싱크(161)는 제거하였다. 이에 따라, N형 싱크(161)는 상면에서 보았을 때, 'ㄷ'자 형태일 수 있다. 핀치 오프 영역(113)에 가까운 부분을 제외한, 나머지 3면을 N형 싱크(161)로 감싸줄 수 있다.
도 6을 참조하면, N형 싱크(161) 대신에 DTI(deep trench isolation)(167)를 사용할 수 있다. 이경우, DTI(167)도 상면에서 보았을 때, 'ㄷ'자 형태일 수 있다. DTI(167)는 제1 P형 소스 영역(120) 및 제1 P형 바디 영역(130)의 어느 한쪽에만 배치한 것이다. 핀치 오프 영역(113)에 가까운 위치에 있는 DTI(167)는 제거하였다.
도 7을 참조하면, 핀치 오프 영역(113) 상에 핀치 오프 조절에 도움을 줄 수 있는 P형 탭(181) 및 P형 탭(181)을 둘러싸는 제2 P형 바디 영역(183)을 형성할 수 있다. 여기서 P형 탭(181)은 선택적으로 형성할 수 있다. 추가적으로 P형 탭(181)에 단자(185)를 연결하여 접지 전원과 연결시킬 수도 있다. 이때 제2 P형 바디 영역(183)은 P형 매립 층(180)이 있는 경우에는 P형 매립 층(180)과 연결될 수 있다.
도 8은 본 발명의 다양한 실시 예들에 따른 고 내압 다이오드의 핀치 오프 영역을 형성하는 과정을 도시한 도면이다.
도 8(a)에 도시된 바와 같이 기판(101)에는 제1 N형 매립 층(103) 및 제2 N형 매립 층(105)이 형성되어 있다. 그리고 기판(101) 위에 소정의 폭을 가진 마스크 패턴(109: 109a, 109b, 109c)을 형성할 수 있다. 마스크 패턴(109a, 109b, 109c)에 의해 노출된 기판(101)에 화살표 방향으로 N형의 불순물 이온을 주입할 수 있다. 그러면, 동일한 불순물 농도와 깊이로 도핑된 제1 N형 딥웰 영역(111)과 제2 N형 딥웰 영역(112)이 형성될 수 있다. 중앙에 있는 마스크 패턴(109b)의 너비가 길수록 형성되는 제1 N형 딥웰 영역(111)과 제2 N형 딥웰 영역(112)의 간격이 커질 수 있다. 제1 N형 딥웰 영역(111)과 제2 N형 딥웰 영역(112)의 간격이 클수록, 제1 N형 딥웰 영역(111)과 제2 N형 딥웰 영역(112)은 서로 멀리 떨어져 형성될 수 있다.
도 8(b)에 도시된 바와 같이 마스크 패턴(109a, 109b, 109c)을 제거한 후 드라이브 인 어닐링(drive-in annealing) 열공정을 실시할 수 있다. 드라이브-인 어닐링(drive-in annealing) 공정에 의해 제1 N형 딥웰 영역(111)과 제2 N형 딥웰 영역(112)에 있는 N형 도펀트들이 확산될 수 있다. 제1 N형 딥웰 영역(111)과 제2 N형 딥웰 영역(112)이 서로 마주보는 방향(화살표 참조)으로 N형 도펀트들이 확산할 수 있다. 제1 N형 딥웰 영역(111)과 제2 N형 딥웰 영역(112)이 서로 멀리 떨어져 있을수록 확산되는 도펀트 양이 적어서, 확산 영역(113)의 깊이(d1)와 농도는 더 줄어들 수 있다. 확산하는 면적이 클수록 단위 부피당 확산된 도펀트 수가 줄어들기 때문이다. 마스크 패턴(109b)의 너비가 나중에 형성되는 확산 영역(113)의 깊이 및 농도를 결정할 수 있다.
도 8(c)를 참조하면, 확산의 결과로, 제1 N형 딥웰 영역(111)과 제2 N형 딥웰 영역(112) 사이에 N형 확산 영역(113)이 형성될 수 있다. 확산 과정에 의해 확산 영역(113)의 하부에는 오목한 형태의 홈 또는 딥(113d)이 형성될 수 있다. 확산 영역(113)에서 핀치 오프 현상이 야기되므로 이 영역을 핀치 오프 영역으로 칭할 수 있다. 확산 영역(113)이 제1 N형 딥웰 영역(111)과 제2 N형 딥웰 영역(112) 보다 깊이가 얇기 때문에 역 전압이 걸리는 경우, 확산 영역(113)에서 먼저 공핍 영역이 형성될 수 있기 때문이다. 여기서 핀치 오프(punch off)란, 확산 영역(113)이 반대 도전형의 공핍 영역으로 바뀌는 것을 말한다.
마스크 패턴(109b)의 너비가 길수록, 확산 영역(113)의 깊이(d1)는 얕을 수 있다. 마스크 패턴(109b)의 너비가 길수록, 확산 영역(113)의 너비가 커진다. 확산 영역(113)의 너비는 커지고 깊이는 작아질 수 있다. 확산 영역(113)의 너비가 커짐에 따라 확산 영역(113)의 면적도 증가한다. 그에 따라 확산 영역(113)의 도핑 농도가 낮아진다. 그리고 확산 영역(113)의 깊이가 작아져, 핀치 오프가 쉽게 일어날 수 있다. 낮은 핀치 오프 전압을 갖는다.
반대로 마스크 패턴(109b)의 너비가 짧을수록, 확산 영역(113)의 도핑 농도는 높아질 수 있다. 또한 확산 영역(113)의 깊이도 깊게 형성된다. 그에 따라 핀치 오프가 쉽게 일어나지 않는다. 높은 핀치 오프 전압을 갖는다.
확산 영역(113)은 제1 N형 딥웰 영역(111)과 제2 N형 딥웰 영역(112)내에 있는 도펀트의 상호 확산에 의해 형성된 영역이다. 그래서 확산 영역(113)은 제1 N형 딥웰 영역(111)과 제2 N형 딥웰 영역(112)에 비해 불순물 농도가 낮다. 그래서 기판 표면을 기준으로 확산 영역(113)의 깊이(d1)는 제2 N형 딥웰 영역(112)의 깊이(d2)보다 더 작을 수 있다. 확산 영역(113)의 깊이(d1)는 확산 영역(113)의 저면이 곡선 모양이기 때문에, 그 값이 위치 별로 다를 수 있다. 여기서는 확산 영역(113)의 가장 얇은 깊이를 확산 영역(113)의 깊이(d1)로 설정한다. 확산 영역(113)은 핀치 오프 영역(113)이 형성되는 곳이다. 확산 영역(113)의 저면(bottom surface)은 커브(curve)모양을 가지고 있다. 또한 확산 영역(113)의 저면(bottom surface)이 제1 N형 딥웰 영역(111) 및 제2 N형 딥웰 영역(112)의 저면 보다 기판(101) 표면부터 더 얕게 형성되어 있다. 확산 영역(113), 제1 N형 딥웰 영역(111) 및 제2 N형 딥웰 영역(112)을 모두 합하여 N형 딥웰 영역으로 부를 수 있다. 그리고 N형 딥웰 영역에 P형 매립 층(도 3, 180참조)이 형성될 수 있다. 그럴 경우, 확산 영역(113)의 깊이(d1)는 더 작아질 수 있다.
도 9는 본 게시의 다양한 실시 예들에 따른 분리 영역(400)의 단면 구조를 도시한 도면이다. 도 9는 도 2에 도시된 C-D선에서의 단면도일 수 있다.
도 9를 참조하면, 분리 영역(400)은 기판(101)에 형성된 P형 분리 웰 영역(107), 제3 P형 바디 영역(204), P형 도핑 영역(220)을 포함할 수 있다. 여기서 제3 P형 바디 영역(204)은 P형 분리 웰 영역(107)과 떨어져 형성될 수 있고, 또는 접촉하면서 형성될 수 있다. 그리고 기판(101)도 P형 기판을 사용할 경우, P형 분리 웰 영역(107), 제3 P형 바디 영역(204), P형 도핑 영역(220)이 모두 서로 전기적으로 연결될 수 있다. 분리 영역(400)은 P형 도펀트로 이루어진 영역이라 할 수 있다. 그리고 기판(101)에 고전압 웰 영역(202), 필드 산화막으로 형성되는 절연막(206), 게이트 절연막(208), 게이트 전극(210)이 형성될 수 있다. 여기서 게이트 전극(210)과 P형 도핑 영역(220), 제3 P형 바디 영역(204)은 금속 배선(214)을 통해 서로 전기적으로 연결될 수 있다. 그래서 게이트 전극(210)은 게이트 전극 역할을 하지 않고, 소스 전원(접지 전원)과 연결되어 전계를 완화시키는 필드 플레이트 역할을 할 수 있다. 게이트 전극(210)이 고전압 영역에 속하는 고전압 웰 영역(202)과 중첩되도록 형성되기 때문에, 이와 같이 제3 P형 바디 영역(204)과 연결시킬 필요가 있다. 또한 소스 전원과 연결된 금속 배선(216)도 고전압 영역에 속하는 고전압 웰 영역(202)까지 연장되어 형성되어 필드 플레이트로 동작하여 전계 완화 역할을 할 수 있다.
도 10은 본 게시의 다양한 실시 예들에 따른 레벨 쉬프트 영역(500)의 단면 구조를 도시한 도면이다. 도 10은 도 2에 도시된 E-F선에서의 단면도일 수 있으며, LDMOS 소자일 수 있다.
도 10을 참조하면, 레벨 시프트 영역(500)은 LDMOS 소자가 사용될 수 있어, 기판(101)에 형성된 N형 딥웰 영역(302), 제4 P형 바디 영역(304), N형 웰 영역(306), 게이트 절연막(308), 게이트 전극(310), 필드 산화막으로 형성되는 절연막(312), P형 매립 층(314), N형 소스 영역(316), P형 픽업 영역(318), N형 드레인 영역(320), 금속 배선(322)을 포함할 수 있다. 레벨 시프트 영역(500)은 P형 분리 웰 영역(107)으로 둘러싸여 있을 수 있다. P형 분리 웰 영역(107)에 의해 레벨 시프트 영역(500)의 LDMOS 소자에서 고전압 영역(300)으로의 누설 전류도 차단할 수 있다.
본 게시의 다양한 실시 예들 및 이에 사용된 용어들은 본 게시물에 기재된 기술적 특징들을 특정한 실시 예들로 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 또는 대체물을 포함하는 것으로 이해되어야 한다.
10: 부트스트랩 다이오드 15: 부트스트랩 저항
20: 부트스트랩 커패시터 30: 상위 드라이버
35: 하위 드라이버 40: 상위 FET
45: 하위 FET 100: 고 내압 다이오드 영역
101: 기판 103: 제1 N형 매립 층
105: 제2 N형 매립 층 107: P형 분리 웰 영역
109, 109a, 109b, 109c: 마스크 패턴
111: 제1 N형 딥웰 영역 112: 제2 N형 딥웰 영역
113: 핀치 오프 영역 120: P형 소스 영역
121: P형 도핑 영역 122: 애노드 단자
130: 제1 P형 바디 영역 140: N형 드레인 영역
142: 캐소드 단자 150, 151, 152, 153: 절연막
161: 싱크 163: N형 탭
165: N형 탭 연결 단자 167: DTI(deep trench isolation)
180: P형 매립 층 181: P형 탭
183: 제2 P형 바디 영역 185: P형 탭 연결 단자
200: 저 전압 영역 202: 고전압 웰 영역
204: 제3 P형 바디 영역 206: 절연막
208: 게이트 절연막 210: 게이트 전극
214, 216, 240, 260, 270, 280: 금속 배선 220: P형 도핑 영역
250: 필드 플레이트 300: 고전압 영역
302: N형 딥웰 영역 304: 제4 P형 바디 영역
306: N형 웰 영역 308: 게이트 절연막
310: 게이트 전극 312: 절연막
314: P형 매립 층 316: N형 소스 영역
318: P형 픽업 영역 320: N형 드레인 영역
322: 금속 배선 400: 절연 영역
500: 레벨 쉬프트 영역 1000: 반도체 소자

Claims (18)

  1. 반도체 소자에 있어서,
    제1 도전형을 갖는 기판;
    상기 기판의 상면에 형성되고, 제1 도전형을 갖는 소스 영역;
    상기 기판의 상면에서 상기 소스 영역과 일정 거리 떨어져서 형성되고, 제2 도전형을 갖는 드레인 영역;
    상기 기판의 상면에서 상기 소스 영역과 상기 드레인 영역 사이에 형성된 절연막;
    상기 소스 영역 아래에 형성되고 상기 제2 도전형을 갖는 제1 딥웰 영역;
    상기 드레인 영역 아래에 형성되고 상기 제2 도전형을 갖는 제2 딥웰 영역;
    상기 제1 딥웰 영역 및 상기 제2 딥웰 영역 사이에 형성되는 핀치 오프(pinch off) 영역;
    상기 제1 딥웰 영역과 접하면서 상기 제1 딥웰 영역 하방에 구비되고 제2 도전형을 갖는 제1 매립 층;
    상기 제2 딥웰 영역과 접하면서 상기 제2 딥웰 영역 하방에 구비되고 제2 도전형을 갖는 제2 매립 층;
    상기 소스 영역을 감싸는 제1 도전형을 갖는 제1 바디 영역;
    상기 핀치 오프 영역 및 상기 제2 딥웰 영역에 구비되고, 상기 절연막의 아래에 구비되는 제1 도전형을 갖는 제3 매립 층;
    상기 제3 매립 층과 접하여 형성되고, 상기 핀치 오프 영역에 구비되고, 상기 제1 바디 영역과 같은 깊이를 가지며 제1 도전형을 갖는 제2 바디 영역; 및
    상기 제1 딥웰 영역에 구비되고, 상기 제1 매립 층과 접하고 상기 소스 영역을 둘러싸도록 구비되는 제2 도전형의 싱크를 포함하는, 반도체 소자.
  2. 제1항에 있어서,
    상기 핀치 오프 영역의 상기 기판 상면에서의 깊이는 상기 제1 딥웰 영역 및 상기 제2 딥웰 영역의 상기 기판 상면에서의 깊이보다 작고,
    상기 핀치 오프 영역에서의 상기 제2 도전형의 농도는 상기 제1 딥웰 영역 및 상기 제2 딥웰 영역의 상기 제2 도전형의 농도보다 작은, 반도체 소자.
  3. 제2항에 있어서,
    상기 핀치 오프 영역은, 미리 설정된 거리만큼 이격되어 있는 상기 제1 딥웰 영역 및 상기 제2 딥웰 영역의 확산에 의해 형성된, 반도체 소자.
  4. 제3항에 있어서,
    상기 핀치 오프 영역의 상기 기판 상면에서의 깊이는 상기 미리 설정된 거리에 기초하여 결정되고,
    핀치 오프 전압은 상기 핀치 오프 영역의 상기 기판 상면에서의 깊이에 의하여 결정되는, 반도체 소자.
  5. 제1항에 있어서,
    상기 싱크는 상기 소스 영역과 상기 제1 바디 영역을 모두 감싸도록 구비되는, 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 딥웰 영역, 상기 핀치 오프 영역, 및 상기 제2 딥웰 영역을 둘러싸도록 구비되는 제1 도전형의 분리 웰 영역을 더 포함하는, 반도체 소자.
  7. 제6항에 있어서,
    상기 제1 딥웰 영역에 인접한 상기 제1 도전형의 분리 웰 영역 상에 구비되는 제1 도전형의 도핑 영역을 더 포함하는, 반도체 소자.
  8. 삭제
  9. 제1항에 있어서,
    상기 싱크의 상기 제2 도전형의 농도는 상기 제1 딥웰 영역의 상기 제2 도전형의 농도보다 큰, 반도체 소자.
  10. 제1항에 있어서,
    상기 제1 도전형은 P형 도전형이고, 상기 제2 도전형은 N형 도전형이고,
    이에 따라, 상기 소스 영역과 상기 드레인 영역이 PN 다이오드를 형성하는, 반도체 소자.
  11. 제10항에 있어서,
    상기 반도체 소자에 복수의 상기 PN 다이오드가 형성되고,
    복수의 상기 PN 다이오드 각각의 핀치 오프 전압은 각 PN 다이오드의 상기 핀치 오프 영역의 상기 기판 상면에서의 깊이에 의하여 서로 상이하게 결정될 수 있고,
    각 PN 다이오드의 상기 핀치 오프 영역의 상기 기판 상면에서의 깊이는 상기 제1 딥웰 영역 및 상기 제2 딥웰 영역 사이의 이격된 거리를 조절하여 결정하는, 반도체 소자.
  12. 제10항에 있어서,
    상기 소스 영역과 연결된 애노드 단자;
    상기 드레인 영역과 연결된 캐소드 단자;
    상기 애노드 단자를 외부 공급 전원(VCC)과 연결하기 위한 제1 금속 배선 및
    상기 캐소드 단자를 외부 커패시터와 연결하기 위한 제2 금속 배선을 더 포함하는, 반도체 소자.
  13. 제12항에 있어서,
    폴리 실리콘(poly silicon)으로 형성되고 상기 절연막과 접촉하여 구비되는 제1 필드 플레이트를 더 포함하고,
    상기 제1 필드 플레이트와 상기 제2 금속 배선은 서로 전기적으로 연결된, 반도체 소자.
  14. 제12항에 있어서,
    상기 소스 영역 위에서 상기 절연막으로 확장되면서 구비되는 제3 금속 배선 및
    상기 드레인 영역 위에서 상기 절연막으로 확장되면서 구비되는 제4 금속 배선을 더 포함하는, 반도체 소자.
  15. 제14항에 있어서,
    상기 싱크는 사방으로 상기 소스 영역을 둘러싸고,
    상기 핀치 오프 영역 인근의 상기 싱크 상에 구비되는 제2 도전형의 탭; 및
    상기 제2 도전형의 탭을 상기 제3 금속 배선과 연결하기 위한 단자를 더 포함하는, 반도체 소자.
  16. 제14항에 있어서,
    상기 제2 바디 영역에 의해 감싸지면서 상기 핀치 오프 영역의 상부에 구비되는 제1 도전형의 탭; 및
    상기 제1 도전형의 탭을 상기 제3 금속 배선과 연결하기 위한 단자를 더 포함하는, 반도체 소자.
  17. 삭제
  18. 제1항에 있어서,
    상기 싱크는 상기 제2 딥웰 영역 방향을 제외한 세 방향에서만 상기 소스 영역을 둘러싸는, 반도체 소자.
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