JP7024542B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体基板が素子分離構造によって区画された領域内に横型の半導体素子が形成された半導体装置の構造、製造方法に関する。

パワー半導体素子であるダイオードやＬＤＭＯＳ等が共通の半導体基板上に複数形成された集積回路として形成される場合がある。こうした場合には、各素子を独立して良好に動作させるために、隣接する素子間に素子分離のための構造（素子分離構造）が形成される。素子分離構造としては、例えば素子間の境界に表面から素子の動作に関わる深さよりも深く形成されたｐ型層又はｎ型層を用い、ｐｎ接合によって素子間を分離することができる。あるいは、このｐ型層やｎ型層に代わり深い溝を形成してこの溝中を絶縁層（酸化膜）等で埋め込んだディープトレンチ構造を素子分離構造とすることもできる。

こうした場合においては、断面視における２つのディープトレンチ構造の間の領域が一つの素子領域となる。ここで、特許文献１等に記載のように、例えば半導体基板上にエピタキシャル成長で形成された半導体層においてこの素子領域でＬＤＭＯＳが形成され、ＬＤＭＯＳの高性能化のために、半導体層と半導体基板との間に高不純物濃度の半導体層（ｎ型埋め込み層（埋め込み半導体層））が形成される場合が多い。この場合、ディープトレンチ構造は、ｎ型埋め込み層よりも深く半導体基板に達する深さとされる。ＬＤＭＯＳ以外の場合においても同様である。この場合には、ｐ型の半導体基板（ｐ型基板）が用いられ、ｐ型基板の表面にｎ型埋め込み層を形成した後に、低不純物濃度のｎ型層がエピタキシャル成長で形成され、このｎ型層が例えばＬＤＭＯＳ（ＭＯＳＦＥＴ）のドリフト層とされる。また、ｎ型埋め込み層を用いずにＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を用いて、ディープトレンチ構造による素子分離と素子の高性能化を図ることが特許文献２に記載されている。

一方、こうした構造においては各素子における主電極（ダイオードにおいてはアノード電極、カソード電極、ＬＤＭＯＳ（ＭＯＳＦＥＴ）においてはソース電極、ドレイン電極）はいずれもｎ型層の表面側に設けられる。これらの素子がオフ時においては、半導体基板中に形成された空乏層中の電界強度が高くなり、この最大電界強度が半導体の降伏電界強度を超えると、本来はオフであるべき主電極間に電流が流れる。このため、この最大電界強度が大きくならないような設計とすることによって、素子の耐圧を向上させることができる。

特開２０１１－７１３０４号公報 特開２０１５－１５６５０７号公報

上記のように主電極はいずれも半導体基板の表面側に設けられるため、一般的にはこの場合の最大電界は半導体基板の面内方向（水平方向）に沿ったものとなる。しかしながら、上記のようにｎ型埋め込み層とその上側にｎ型層が形成される場合、ｐ型基板の電位は一定とされる場合が多い。この場合には、オフ時においては、ｎ型層において上下方向（厚さ方向）における電界強度が大きくなり、水平方向ではなく、上下方向の電界によって耐圧が制限される場合が多かった。

このような厚さ方向における電界強度を緩和するためには、ｎ型層を厚くすることが有効である。しかしながら、ｎ型層をエピタキシャル成長によって厚く形成することは困難であった、あるいは、ｎ型層を厚く形成することによって製造コストが大幅に上昇した。また、仮にｎ型層を厚く形成した場合においては、上記のような素子分離のための構造を形成することが困難となった。あるいは、上記のような素子分離構造を深く形成するためには、平面視における素子分離構造に要する面積が大きくなるため、チップ面積が増大し、やはり製造コストが上昇した。

また、上記の特許文献２に記載のように、ＳＯＩ基板を用いることによって、こうした問題点を解消することも可能である。しかしながら、この場合に必要となるＳＯＩ基板は非常に高価であるために、やはり製造コストが上昇した。

このため、素子分離構造の間のｎ型埋め込み層（埋め込み半導体層）を厚くせずに、高い耐圧を得ることができる構造が望まれた。

本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。

本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、第１の導電型をもつ半導体基板と、前記第１の導電型と逆の第２の導電型をもち前記半導体基板の上に形成された埋め込み半導体層と、前記第２の導電型をもち前記埋め込み半導体層の上に形成された第１の半導体層と、前記第１の導電型をもち前記第１の半導体層の表面において局所的に形成された第２の半導体層と、前記第２の導電型をもち前記第２の半導体層から離間して前記第１の半導体層の表面において局所的に形成された第３の半導体層と、を具備し、オン時において前記第１の半導体層中を水平方向に電流が流れ、オフ時において前記第２の半導体層から前記第３の半導体層の間における前記第１の半導体層中で空乏層が広がるように動作する半導体素子が、鉛直方向における断面視において前記半導体基板に形成された２つの素子分離構造の間に挟まれた領域に設けられた半導体装置であって、前記第１の導電型をもち前記埋め込み半導体層よりも低キャリア濃度とされ、前記埋め込み半導体層と前記第１の半導体層の間において前記埋め込み半導体層と接して形成された第２埋め込み半導体層と、前記第１の導電型をもち前記第２の半導体層よりも低キャリア濃度とされ前記第２の半導体層と前記第２埋め込み半導体層との間を接続するように前記第１の半導体層の中に形成された第４の半導体層と、を具備し、前記断面視において、前記第２の半導体層は前記第１の半導体層における前記素子分離構造に近い側に、かつ前記第３の半導体層は前記素子分離構造から遠い側にそれぞれ設けられ、前記電流は前記第２の半導体層と前記第３の半導体層が設けられた側との間を流れるように構成され、前記第２の半導体層及び前記第４の半導体層は、２つの前記素子分離構造に近い側にそれぞれ形成され、前記埋め込み半導体層の上側において、前記第２埋め込み半導体層が前記埋め込み半導体層を覆わない領域が局所的に設けられたことを特徴とする。
本発明の半導体装置において、前記素子分離構造は、前記第１の半導体層の表面から前記半導体基板に達する溝が絶縁層で埋め込まれた構造を具備することを特徴とする。
本発明の半導体装置は、前記第２埋め込み半導体層におけるキャリア濃度の厚さ方向の積分値を前記第２埋め込み半導体層を構成する材料の誘電率で割った値で定まる電界強度が、当該材料の降伏電界強度よりも小さくされたことを特徴とする。
本発明の半導体装置において、前記半導体素子はｐｎ接合ダイオードであることを特徴とする。
本発明の半導体装置において、前記半導体素子は横型ＭＯＳＦＥＴであることを特徴とする。
本発明の半導体装置において、前記半導体素子は横型バイポーラトランジスタであることを特徴とする。
本発明の半導体装置の製造方法は、前記半導体装置の製造方法であって、前記半導体基板の上に前記第１の半導体層をエピタキシャル成長によって形成するエピタキシャル成長工程を具備し、前記エピタキシャル成長工程の前に、前記半導体基板の表面に前記第１の導電型に対応する第１の不純物と、前記第２の導電型に対応する第２の不純物と、を導入する埋め込み層形成工程を具備することを特徴とする。
本発明の半導体装置の製造方法は、前記埋め込み層形成工程において、前記半導体基板の表面における前記第１の不純物又は前記第２の不純物が導入される領域を、マスクを用いて制限することを特徴とする。

本発明は以上のように構成されているので、素子分離構造の間の埋め込み半導体層を厚くせずに、高い耐圧を得ることができる。

本発明の実施の形態に係る半導体装置の構造を示す断面図である。 従来の半導体装置の構造を示す断面図である。 従来の半導体装置における電界分布を示す図である。 本発明の実施の形態に係る半導体装置における半導体基板中の電位分布を示す図である。 本発明の実施の形態に係る半導体装置の第１の変形例の構造を示す断面図である。 本発明の実施の形態に係る半導体装置の第２の変形例の構造を示す断面図である。 本発明の実施の形態に係る半導体装置の第３の変形例の構造を示す断面図である。 本発明の実施の形態に係る半導体装置の第４の変形例の構造を示す断面図である。 本発明の実施の形態に係る半導体装置の第５の変形例の構造を示す断面図である。 本発明の実施の形態に係る半導体装置の第６の変形例の構造を示す断面図である。 本発明の実施の形態に係る半導体装置の第７の変形例の構造を示す断面図である。 本発明の実施の形態に係る半導体装置の第８の変形例の構造を示す断面図である。 本発明の実施の形態に係る半導体装置の第９の変形例の構造を示す断面図である。 本発明の実施の形態に係る半導体装置の第１０の変形例の構造を示す断面図である。

以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置においては、オフ時において半導体基板上の薄い半導体層(第１の半導体層）中で空乏層が形成される状況が、従来の半導体装置とは異なる。これにより、この半導体層の膜厚が同等でも、空乏層内部に形成される電界強度を小さくすることができ、これによって耐圧を高めることができる。

図１は、本発明の実施の形態に係る半導体装置１の構造を示す断面図である。この半導体装置１はｐｎ接合ダイオードであり、本発明が適用されない従来の半導体装置９０の構造を比較のために図２に示す。どちらにおいても、ｐｎ接合ダイオードは、ｐ型基板（半導体基板）１１上において高濃度で薄く形成されたｎ型埋め込み層（埋め込み半導体層）１２上のｎ型エピタキシャル層（第１の半導体層）１３中に形成されている。また、ｐｎ接合ダイオードが形成された素子領域は表面からｐ型基板１１中まで達するトレンチ酸化膜（素子分離構造）２１で仕切られており、図１、２では２つのトレンチ酸化膜２１で挟まれた領域が示されている。トレンチ酸化膜２１は、ｎ型エピタキシャル層１３の表面からｐ型基板１１に達する溝が絶縁層（ＳｉＯ_２）で埋め込まれた攻勢を具備する。ｎ型埋め込み層１２の両側はトレンチ酸化膜２１で仕切られており、ｎ型埋め込み層１２には電極が接続されず、かつｎ型埋め込み層１２の上限にはｐｎ接合が形成されるため、少なくとも非動作時にはｎ型埋め込み層１２の電位は浮遊状態となる。カソード（ｐｎ接合のｎ側の電極）は素子領域の中央に、アノード（ｐｎ接合のｐ側の電極）は素子領域の両側に設けられている。このため、カソード電極が接続されるｎ^＋層（第３の半導体層）１４は表面の中央に、アノード電極が接続されるｐ^＋層（第２の半導体層）１５はその両側に形成されている。また、表面においてｎ^＋層１４、ｐ^＋層１５がコンタクトのために露出した部分を除き、表面側での耐圧確保のために、厚い酸化膜で構成されたフィールド酸化膜２２が表面に形成されている。ここでは、アノード側が接地電位とされ、カソード側の電位が負側でオン、正側でオフとされる。この際、ｐ型基板１１も裏面側（図中下側）でアノード側と同電位（接地電位）とされるものとする。不純物（キャリア）濃度は、ｐ型基板１１で１０^１５ｃｍ^－３台、ｎ型エピタキシャル層１３で最も低く１０^１５ｃｍ^－３台、ｎ型埋め込み層１２で１０^１９ｃｍ^－３台、ｎ^＋層１４、ｐ⁺層１５で１０^１９ｃｍ^－３台以上とされる。

図２の半導体装置９０において、カソード電圧が０Ｖの場合には、空乏層はｐ^＋層１５とｎ型エピタキシャル層１３の界面のｐｎ接合に形成され、カソード電圧が上昇するに従って、空乏層はここから中央のｎ^＋層１４側、かつ下向きに広がる。

図２の半導体装置９０において、カソード側（ｎ^＋層１４）が＋６０Ｖとされて半導体基板中の全体に空乏層が形成された際の等電位線の状況を模式的に図３に示す。ここで、破線中の数字が電位を示している。この場合には、等電位線は両側のｐ^＋層１５から０Ｖ、１０Ｖとなるようにｎ⁺層１４側に向けて徐々に広がり、この際に下側（ｎ型埋め込み層１２側に向けても広がる。ｎ型エピタキシャル層１３が薄い場合には、６０Ｖの等電位線はｎ型埋め込み層１２に達する。高濃度のｎ型埋め込み層１２全体は一様な電位となるため、ここではｎ型埋め込み層１２全体が６０Ｖとなる。一方、ｐ型基板１１の裏面側は０Ｖであるため、ｐ型基板１１中の等電位線は等間隔となり、結局、０Ｖ～６０Ｖまでの等電位線は、図３に示されたように、ｎ型埋め込み層１２の上側では、両側のｐ^＋層１５から広がって６０Ｖでｎ型埋め込み層１２の形態と重なる形態となる。一方、ｎ型埋め込み層１２の下側では、０Ｖ～６０Ｖまでの等電位線は、下側から等間隔となり、６０Ｖでｎ型埋め込み層１２の形態と重なる形態となる。この場合、ｎ型エピタキシャル層１３の厚さ方向における最大の電位差はカソード電位となる６０Ｖとなり、これを膜厚で割った値が最大電界強度となる。

ここで、ｐ型基板１１の厚さ（ｎ型埋め込み層１２よりも下側の厚さ）は、ｎ型埋め込み層１２製造条件等によって適宜設定することができ、これを厚く設定することによって、等電位線の間隔を広くし、ｐ型基板１１中の最大電界強度を小さくすることができる。一方、エピタキシャル成長によるｎ型エピタキシャル層１３の厚さ（ｎ型埋め込み層１２よりも上側の厚さ）は、ｐ型基板１１のように厚く設定することが困難である。このため、図３に示されたように等電位線が形成される場合には、電界強度が高くなる箇所がｎ型エピタキシャル層１３中で形成され、これによって耐圧（オフ時に半導体中での絶縁破壊が発生するカソード電圧）が定まる場合が多い。

一方、図１の半導体装置１においてはｎ型埋め込み層１２の上側にｐ型埋め込み層（第２埋め込み半導体層）１６が形成され、かつ各ｐ^＋層１５とこのｐ型埋め込み層１６を連結するように、ｐ型のｐウェル（第４の半導体層）１７が形成されている。また、ｎ^＋層１４の周囲（ｎ^＋層１４とｐ型埋め込み層１６）の間には、ｎ型のｎウェル（第５の半導体層）１８が形成されている。ｐ型埋め込み層１６の不純物濃度はｎ型埋め込み層１２よりも低く１０^１８ｃｍ^－３台程度とされる。ｐウェル１７の不純物濃度はｐ型埋め込み層１６よりも低く１０^１７ｃｍ^－３台、ｎウェル１８の不純物濃度は１０^１６ｃｍ^－３台程度とされる。

この場合において、カソード電圧が０Ｖの場合においては、空乏層はｐ型埋め込み層１６とｎウェル１８の界面、ｐウェル１７とその周囲のｎ型エピタキシャル層１３の界面に形成される。ｎウェル１８の不純物濃度はｐ型埋め込み層１６よりも低いため、カソード電圧が上昇するに従って空乏層はｐ型埋め込み層１６とｎウェル１８の界面からｎウェル１８中をｎ^＋層１４側に向かって広がる。この際、ｐ型埋め込み層１６中にも下向きに空乏層が広がり、薄いｐ型埋め込み層１６は厚さ方向で全体が空乏化する。ただし、その下のｎ型埋め込み層１２の不純物濃度は高いため、ｎ型埋め込み層１２までは空乏化せず、浮遊状態のｎ型埋め込み層１２の電位は全面で均一となる。更にカソード電圧が高まると、今度は低濃度のｐウェル１７中を上側（ｐ^＋層１５側）に向けて空乏層が広がる。

カソード電圧が１００Ｖとされこのように空乏化が進んだ後の等電位線の分布を図３に対応させて図４に示す。この場合においては、ｐ型埋め込み層１６の上側において、中央側（ｎ^＋層１４の直下側）と両端側（ｐ⁺層１５の直下側）とで、形成される電界の向きが逆転する。すなわち、図３においてｎ型エピタキシャル層１３中での電界の向きは一定であり、この電界がカソード電圧に対応したのに対し、図４においてｎ型エピタキシャル層１３（ｎウェル１８、ｐウェル１７）中では中央側と両端側で異なる向きに電界が形成され、カソード電圧は、これらの電界による電圧が直列接続した電圧に対応する。このため、カソード電圧が同等であれば、図４の場合における最大電界強度は、図３の場合における最大電界強度よりも小さくなる。

すなわち、図４の場合にはｎ型エピタキシャル層１３中の最大電界強度を低下させることができる。あるいは、耐圧を確保した上でｎ型エピタキシャル層１３を薄くすることができる。

上記の動作を行わせるためには、ｎウェル１８とｐ型埋め込み層１６の界面の空乏層がカソード電圧の上昇によって広がる際に、ここでの最大電界強度が降伏電界強度を超えないことが必要である。この際、ｎウェル１８とｐ型埋め込み層１６の界面の空乏層が広がりｐ型埋め込み層１６とｎ型埋め込み層１２の界面の空乏層と連結した場合にはｐ型埋め込み層１６全体が空乏化される。このため、この場合に考慮すべき最大電界強度は、このようにｐ型埋め込み層１６全体が空乏化した場合のｐ型埋め込み層１６における最大電界強度とすることができる。この電界強度Ｅは、以下の式のように、ｐ型埋め込み層１６の不純物濃度ρの厚さ方向（ｘ）の積分値を半導体（Ｓｉ）の誘電率εで割った値となる。

すなわち、このＥが半導体の降伏電界強度（臨海電界強度：Ｓｉの場合には室温で３×１０^５Ｖ／ｍ程度））を超えないように、ρを設定することが好ましい。ρは後述する製造方法によって設定される。

図１の構造を製造するに際しては、ｎ型エピタキシャル層１３は、ｐ型基板１１上にエピタキシャル成長することによって得ることができる（エピタキシャル成長工程）。ｎ型埋め込み層１２、ｐ型埋め込み層１６は、このエピタキシャル成長工程の前に形成しておくことができる。ここで、ｎ型埋め込み層１２を形成するためには、ｎ型のドーパント（第１の不純物）となる砒素（Ａｓ）、アンチモン（Ｓｂ）をｐ型基板１１の表面に添加して用いることができ、ｐ型埋め込み層１６を形成するためには、ｐ型のドーパント（第２の不純物）となるホウ素（Ｂ）をｐ型基板１１の表面に添加して用いることができる（埋め込み層形成工程）。

ただし、実際にはこれらのドーパントが添加された後に熱処理が施される、あるいはエピタキシャル成長工程時の加熱によって、上記のように電気的に機能するｎ型埋め込み層１２、ｐ型埋め込み層１６が得られる。この際、半導体（Ｓｉ）中のＢの拡散速度は、Ａｓ、Ｓｂの拡散速度よりも大きいため、実際には、Ｂと、Ａｓ又はＳｂとを同時に添加すれば、上側でｎ型エピタキシャル層１３中にＢが拡散することによって、図１に示されたように、ｎ型埋め込み層１２の上側にｐ型埋め込み層１６を形成することができる。この際、Ｂはｐ型基板１１側にも拡散するが、こちらは元からｐ型の層であるため、特性に大きな影響はない。すなわち、上記のようなｎ型埋め込み層１２、ｐ型埋め込み層１６は、特に容易に形成することができる。

上記の半導体装置１の第１の変形例として、半導体素子をｎチャンネルのＬＤＭＯＳとした半導体装置２の断面図を図５に示す。ここでは、図１の半導体装置１と同様にｎ型埋め込み層１２、ｐ型埋め込み層１６が設けられ、その上のｎ型エピタキシャル層１３中にｐウェル（第４の半導体層）１７、ｎ^＋層（第３の半導体層）１４、ｎウェル(第５の半導体層）１８が設けられる。更にＭＯＳＦＥＴのボディ領域となるｐ型のベース層３１がｐウェル１７中に形成され、ベース層３１中にｎ^＋層３２、ｐ^＋層（第２の半導体層）３３が形成され、ｎ^＋層３２、ｐ^＋層３３がソース電極と接続される。また。ｎ^＋層１４はドレイン電極と接続され、ｎウェル１８はドリフト層となる。また、ベース層２１からｎウェル１８に至る領域の表面には薄いゲート酸化膜３４が形成され、ゲート酸化膜３４上にはゲート電極３５が形成される。

この半導体装置２においても、オン時にはｎ型エピタキシャル層１３（ｐウェル１７、ｎウェル１８）中を横方向に電流が流れ、オフ時にはこれらの層が空乏化される。このため、ｐウェル１７やｐ型埋め込み層１６が上記の半導体装置１と同様に機能する。

上記の半導体装置１の第２、第３の変形例として、半導体素子をｐｎｐ型、ｎｐｎ型のバイポーラトランジスタとした半導体装置３、４の断面図をそれぞれ図６、７に示す。図６においては、ｐウェル(第４の半導体層）１７はｐ型のドリフト層となり、ｎウェル(第５の半導体層）１８はｎ型のベース層となる。このため、ｐウェル１７中のｐ⁺層（第２の半導体層）４１にはコレクタ電極が接続され、ｎウェル１８中にはベース電極と接続されるｎ^＋層（第３の半導体層）４２、エミッタ電極と接続されるｐ^＋層４３が形成される。一方、図７においては、ｎウェル１８はｎ型のドリフト層となり、ｎウェル１８中にはコレクタ電極と接続されるｎ^＋層（第３の半導体層）４５が形成される。一方、ｐウェル１７中にはｐ型のベース層４６が形成され、その中にエミッタ電極と接続されるｎ^＋層４７、ベース電極と接続されるｐ⁺層（第２の半導体層）４８が形成される。半導体装置３、４においても、オン時にはｎ型エピタキシャル層１３（ｐウェル１７、ｎウェル１８）中を横方向に電流が流れ、オフ時にはこれらの層が空乏化される。このため、ｐウェル１７やｐ型埋め込み層１６が上記の半導体装置１と同様に機能する。

また、上記の半導体装置１の第４の変形例として、半導体素子をｐチャンネル型のＬＤＭＯＳとした半導体装置５の断面図を図８に示す。図８においては、ｐウェル(第４の半導体層）１７はｐ型のドリフト層となり、ｎウェル（第５の半導体層）１８はｎ型のベース層となる。このため、ｐウェル１７中のｐ⁺層（第２の半導体層）５１にはドレイン電極が接続され、ｎウェル１８中にはソース電極と接続されるｎ^＋層（第３の半導体層）５２、ｐ^＋層５３が形成される。また、ｐ^＋層５３からｐウェル１７に至る領域の表面には薄いゲート酸化膜３４が形成され、ゲート酸化膜３４上にはゲート電極３５が形成される。この半導体装置５においても、オン時にはｎ型エピタキシャル層１３（ｐウェル１７、ｎウェル１８）中を横方向に電流が流れ、オフ時にはこれらの層が空乏化される。このため、ｐウェル１７やｐ型埋め込み層１６が上記の半導体装置１と同様に機能する。

上記の例においては、２つのトレンチ酸化膜（素子分離構造）２１の間の領域全面にわたりｎ型埋め込み層１２、ｐ型埋め込み層１６が一様に形成されていた。これに対して、以下に説明する変形例は、これらが一様とされておらず、これによってｎ型埋め込み層１２よりも上側における電位や電位分布を調整することができる。

まず、第５の変形例となる半導体装置６の断面図を図９に示す。この半導体装置６においては、半導体装置１と同様にｐｎ接合ダイオードが形成されており、ｐ型埋め込み層１６が左右で分断された点が半導体装置１と異なる。この場合には、ｐ型埋め込み層１６が分断された中央部のｎウェル１８直下で低濃度のｎ型エピタキシャル層１３が露出するため、カソード側の空乏層がｎ型埋め込み層１２に達しやすくなり、この状態でｐ型埋め込み層１６はピンチオフの状態となるため、ｐ型埋め込み層１６の電位が定まる。このため、この状態におけるｎ型埋め込み層１２側の電位を前記の半導体装置１と比べて低下させることができる。このため、カソード側で空乏層がｎ型埋め込み層１２に達するまでの最大電界強度が降伏電界強度を超えるおそれがある場合には、この構成が有効である。

第６の変形例となる半導体装置７の断面図を図１０に示す。この半導体装置７においては、前記の半導体装置６とは逆に、ｐ型埋め込み層１６が形成されない領域が左右のｐウェル１７直下に設けられている。左右で分断された点が半導体装置１と異なる。この場合には、ｐウェル１７直下で低濃度のｎ型エピタキシャル層１３が露出するため、アノード側の空乏層がｎ型埋め込み層１２に達しやすくなる。この状態におけるｎ型埋め込み層１２側の電位を前記の半導体装置１と比べて低下させることができる。このため、アノード側で空乏層がｎ型埋め込み層１２に達するまでの最大電界強度が降伏電界強度を超えるおそれがある場合には、この構成が有効である。

上記の半導体装置６、７においては、ｐ型埋め込み層１６が形成されない領域を設け、この部分で空乏層が埋め込みｎ型層１２に達しやすくすることによって、図４に示された電位分布が調整される。これにより、特定の箇所で最大電界強度が降伏電界強度を超えるおそれがある場合において、これを回避させることができる。

上記の半導体装置６、７においては、特定の箇所で空乏層が埋め込みｎ型層１２に達しやすくされた。この構造は、前記の埋め込み層形成工程において、上記のようにｐ型埋め込み層１６が形成されない領域にマスクを形成した上でｐ型のドーパントを拡散（イオン注入）することによって、形成することができる。逆に、特定の箇所で空乏層が埋め込みｎ型層１２に達しにくくすることによって、同様に電位分布を調整することもできる。

また、第７、８の変形例となる半導体装置８、９の断面図を図１１、１２にそれぞれ示す。半導体装置８においては、中央部のｎウェル１８直下でｎ型埋め込み層１２が局所的に薄くされる。これにより、この部分で実質的にｐ型埋め込み層１６が厚くなり、この部分で空乏層がｎ型埋め込み層１２に達しにくくなる。これにより、前記の半導体装置６とは逆にｎ型埋め込み層１２側の電位を高くすることができ、その分アノード側における電界強度を低下させることができる。半導体装置９においては、両側のｐウェル１７直下でｎ型埋め込み層１２が局所的に薄くされことにより、この部分で空乏層がｎ型埋め込み層１２に達しにくくなる。これにより、半導体装置８とは逆にカソード側における電界強度を低下させることができる。

図１１、１２の構造は、前記の埋め込み層形成工程において、ｐ型埋め込み層１６が厚くなる領域にマスクを形成した上でｎ型のドーパントを拡散（イオン注入）し、かつｐ型のドーパントは一様とすることによって、形成することができる。この場合には、マスクされた領域ではｎ型ドーパントの量が低濃度となるために、図１１、図１２のような形態のｎ型埋め込み層１２を形成することができる。一方、ｐ型のドーパントの拡散速度が大きければ、ｐ型埋め込み層１６の上面側の深さは図１１、１２のように一様となる。

すなわち、図９～１２の構造は、埋め込み層形成工程において、マスクを用いてドーパントの注入を制限することによって、容易に製造することができる。これによって、半導体装置内部において特に電界強度が高まる箇所を調整し、これによって耐圧を高めることができる。

また、上記の例では、素子分離構造としてトレンチ酸化膜２１が用いられ、ｎ型埋め込み層１２は、トレンチ酸化膜２１の間に形成されることにより、電気的に浮遊状態とされるため、上記のようにｐ型埋め込み層１６を機能させることができた。しかしながら、ｎ型埋め込み層１２を浮遊状態としつつ素子分離を行うために、他の素子分離構造を用いることもできる。図１３は、ｐｎ接合を用いて素子分離を行う場合に本願発明を適用した半導体装置６１（第９の変形例）の構造を示す図である。ここでは、ｎ型エピタキシャル層１３において、ｐウェル１７やｐ型埋め込み層１６の外側に、高濃度のｎ型層で構成されｎ型埋め込み層１２と接続されたｎ型プラグ５４が形成され、更にその外側に高濃度のｐ型層で構成されｐ型基板１１と接続されたトレンチｐ型層５５が形成されている。また、図１４に示される半導体装置６２（第１０の変形例）のように、トレンチｐ型層５５の内側にｎ型プラグ５４を設けずに、この部分をｎ型エピタキシャル層１３のままとしてもよい。トレンチｐ型層５５とｐウェル１７との間の間隔は、隣接する素子の影響を考慮して適宜設定される。

なお、上記の例では、半導体基板としてｐ型（第１の導電型）のｐ型基板１１が用いられ、その上にｎ型（第２の導電型）の埋め込み半導体層（ｎ型埋め込み層１２）、ｎ型の第１の半導体層（ｎ型エピタキシャル層１３）が形成され、第１の半導体層の表面に局所的に第２の半導体層（ｐ^＋層１５等）、第３の半導体層（ｎ^＋層１４等）が形成され、第２の半導体層と第３の半導体層の間において、第１の半導体層中をオン時に電流が流れる、あるいはオフ時に第１の半導体層中が空乏化されるものとした。しかしながら、これらの導電型を逆転させても、これに応じて、上記の第２埋め込み半導体層や第４、第５の半導体層等の導電型を逆転させても、同様の効果を奏することは明らかである。

１～９、６１、６２、９０ 半導体装置
１１ ｐ型基板（半導体基板）
１２ ｎ型埋め込み層（埋め込み半導体層）
１３ ｎ型エピタキシャル層（第１の半導体層）
１４、４２、４５、５２ ｎ^＋層（第３の半導体層）
１５、３３、４１、４８、５１ ｐ^＋層（第２の半導体層）
１６ ｐ型埋め込み層（第２埋め込み半導体層）
１７ ｐウェル（第４の半導体層）
１８ ｎウェル（第５の半導体層）
２１ トレンチ酸化膜
２２ フィールド酸化膜
３１、４６ ベース層
３２、４７ ｎ^＋層
３４ ゲート酸化膜
３５ ゲート電極
４３、５３ ｐ^＋層
５４ ｎ型プラグ
５５ トレンチｐ型層

Claims (8)

1. 第１の導電型をもつ半導体基板と、前記第１の導電型と逆の第２の導電型をもち前記半導体基板の上に形成された埋め込み半導体層と、前記第２の導電型をもち前記埋め込み半導体層の上に形成された第１の半導体層と、前記第１の導電型をもち前記第１の半導体層の表面において局所的に形成された第２の半導体層と、前記第２の導電型をもち前記第２の半導体層から離間して前記第１の半導体層の表面において局所的に形成された第３の半導体層と、を具備し、オン時において前記第１の半導体層中を水平方向に電流が流れ、オフ時において前記第２の半導体層から前記第３の半導体層の間における前記第１の半導体層中で空乏層が広がるように動作する半導体素子が、鉛直方向における断面視において前記半導体基板に形成された２つの素子分離構造の間に挟まれた領域に設けられた半導体装置であって、
   前記第１の導電型をもち前記埋め込み半導体層よりも低キャリア濃度とされ、前記埋め込み半導体層と前記第１の半導体層の間において前記埋め込み半導体層と接して形成された第２埋め込み半導体層と、
   前記第１の導電型をもち前記第２の半導体層よりも低キャリア濃度とされ前記第２の半導体層と前記第２埋め込み半導体層との間を接続するように前記第１の半導体層の中に形成された第４の半導体層と、
   を具備し、
   前記断面視において、
   前記第２の半導体層は前記第１の半導体層における前記素子分離構造に近い側に、かつ前記第３の半導体層は前記素子分離構造から遠い側にそれぞれ設けられ、前記電流は前記第２の半導体層と前記第３の半導体層が設けられた側との間を流れるように構成され、
   前記第２の半導体層及び前記第４の半導体層は、２つの前記素子分離構造に近い側にそれぞれ形成され、
   前記埋め込み半導体層の上側において、前記第２埋め込み半導体層が前記埋め込み半導体層を覆わない領域が局所的に設けられたことを特徴とする半導体装置。
2. 前記素子分離構造は、前記第１の半導体層の表面から前記半導体基板に達する溝が絶縁層で埋め込まれた構造を具備することを特徴とする請求項１に記載の半導体装置。
3. 前記第２埋め込み半導体層におけるキャリア濃度の厚さ方向の積分値を前記第２埋め込み半導体層を構成する材料の誘電率で割った値で定まる電界強度が、当該材料の降伏電界強度よりも小さくされたことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記半導体素子はｐｎ接合ダイオードであることを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体装置。
5. 前記半導体素子は横型ＭＯＳＦＥＴであることを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体装置。
6. 前記半導体素子は横型バイポーラトランジスタであることを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体装置。
7. 請求項１から請求項６までのいずれか１項に記載の半導体装置の製造方法であって、
   前記半導体基板の上に前記第１の半導体層をエピタキシャル成長によって形成するエピタキシャル成長工程を具備し、
   前記エピタキシャル成長工程の前に、
   前記半導体基板の表面に前記第１の導電型に対応する第１の不純物と、前記第２の導電型に対応する第２の不純物と、を導入する埋め込み層形成工程を具備することを特徴とする半導体装置の製造方法。
8. 前記埋め込み層形成工程において、
   前記半導体基板の表面における前記第１の不純物又は前記第２の不純物が導入される領域を、マスクを用いて制限することを特徴とする請求項７に記載の半導体装置の製造方法。

Images