JPH02123741A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02123741A JPH02123741A JP27771588A JP27771588A JPH02123741A JP H02123741 A JPH02123741 A JP H02123741A JP 27771588 A JP27771588 A JP 27771588A JP 27771588 A JP27771588 A JP 27771588A JP H02123741 A JPH02123741 A JP H02123741A
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- semiconductor
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- 239000000758 substrate Substances 0.000 claims abstract description 40
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 6
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Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
皇呈上ｑ肌且分粁
本発明は半導体装置に関するものであり、より特定的に
はバイポーラトランジスタのベース、エミッタ、コレク
タの各半導体領域が縦型に配列される形式の半導体装置
に関する。
はバイポーラトランジスタのベース、エミッタ、コレク
タの各半導体領域が縦型に配列される形式の半導体装置
に関する。
従来夏伎街
第６図にＰＮＰ トランジスタを縦型に構成した従来の
半導体装置の構造を示す。ここで、（１）はＰ型の半導
体基板（以下「基板」という）である。
半導体装置の構造を示す。ここで、（１）はＰ型の半導
体基板（以下「基板」という）である。
（２）は、この基Ｆｉ（１）に拡散により埋込まれたＮ
゛埋込層であって、このＮ゛埋込層はその上に形成され
るトランジスタと基板（１）との間を電気的に分離する
役割をなす。（３）はＮ′埋込み層（２）に埋込まれた
Ｐ″埋込層であり、（４）はＮ型のエピタキシャル成長
層、（５）は該エピタキシャル成長層（４）に拡散形成
されたＮ型のベース領域、（６）はこのベース領域に拡
散されたＰ型のエミッタ領域である。尚、前記Ｐ゛埋込
Ｎ（３）はコレクタを構成する。（７）はＰ゛埋込層（
３）をコンタクトへ結合するために深く埋込まれたＰ層
であり、（８）はベース領域（５）とコンタクト材料（
図示せず）とのオーム接触を良好になすためのＮ′層で
ある。また、（９）はトランジスタ能動素子を隣接する
部分から分離するためのＰ型のアイソレーション層であ
る。
゛埋込層であって、このＮ゛埋込層はその上に形成され
るトランジスタと基板（１）との間を電気的に分離する
役割をなす。（３）はＮ′埋込み層（２）に埋込まれた
Ｐ″埋込層であり、（４）はＮ型のエピタキシャル成長
層、（５）は該エピタキシャル成長層（４）に拡散形成
されたＮ型のベース領域、（６）はこのベース領域に拡
散されたＰ型のエミッタ領域である。尚、前記Ｐ゛埋込
Ｎ（３）はコレクタを構成する。（７）はＰ゛埋込層（
３）をコンタクトへ結合するために深く埋込まれたＰ層
であり、（８）はベース領域（５）とコンタクト材料（
図示せず）とのオーム接触を良好になすためのＮ′層で
ある。また、（９）はトランジスタ能動素子を隣接する
部分から分離するためのＰ型のアイソレーション層であ
る。
このような第６図の半導体装置はＰ゛埋込方法によって
形成されるのが普通である。第７図はその方法を示して
おり、まず同図（ａ）では、Ｐ型の半導体基板（１）に
拡散によって分離用のＮ゛埋込層（２）を作成すると共
に該Ｎ°埋込み層（２）に更に拡散によってＰ゛埋込層
（３）を形成する。
形成されるのが普通である。第７図はその方法を示して
おり、まず同図（ａ）では、Ｐ型の半導体基板（１）に
拡散によって分離用のＮ゛埋込層（２）を作成すると共
に該Ｎ°埋込み層（２）に更に拡散によってＰ゛埋込層
（３）を形成する。
しかる後、（ｂ）に示ｒようにエピタキシャル成長層（
４）を形成する。このとき、エピタキシャル成長時及び
その後の熱処理等によってＰ゛埋込層（３）及びＮ゛埋
込層（２）が上層のエピタキシャル成長層（４）内に拡
散し、それらの一部が基板（１）の表面よりも上方に隆
起したような形となる。
４）を形成する。このとき、エピタキシャル成長時及び
その後の熱処理等によってＰ゛埋込層（３）及びＮ゛埋
込層（２）が上層のエピタキシャル成長層（４）内に拡
散し、それらの一部が基板（１）の表面よりも上方に隆
起したような形となる。
次に、エピタキシャル成長層（４）に拡散によってベー
ス、エミッタに対応する領域（５）、 （６）等を作成
する〔第７図（Ｃ）〕。尚、アイソレーション層（９）
はエピタキシャル成長を行う前に予め基板（１）上にＰ
型層（９ａ）を成長させておき、Ｎ型のエピタキシャル
成長層（４）を形成した後に今度は更に一部（９ｂ）を
上方から拡散して形成する。
ス、エミッタに対応する領域（５）、 （６）等を作成
する〔第７図（Ｃ）〕。尚、アイソレーション層（９）
はエピタキシャル成長を行う前に予め基板（１）上にＰ
型層（９ａ）を成長させておき、Ｎ型のエピタキシャル
成長層（４）を形成した後に今度は更に一部（９ｂ）を
上方から拡散して形成する。
従来の縦型のＰＮＰトランジスタは第８図に示すように
Ｐ型の半導体基板（１１）に分離用のＮ゛埋込層（１２
）を形成し、そのＮ゛埋込層（１２）上に位置するよう
にエピタキシャル成長層（１４）内に設けられた深いＰ
拡散層（１３）をコレクタとし、Ｐ拡散層（１３）に施
されたＮ拡散層（１５）をベースとし、更にＮ拡散層（
１５）に施されたＰ゛拡＋１（１６）をエミッタとした
構成となっている。尚、（９）はアイソレーション層、
（１７）及び（１８）はそれぞれコンタクト材料とのオ
ーム接触を良好になすためのＰ。
Ｐ型の半導体基板（１１）に分離用のＮ゛埋込層（１２
）を形成し、そのＮ゛埋込層（１２）上に位置するよう
にエピタキシャル成長層（１４）内に設けられた深いＰ
拡散層（１３）をコレクタとし、Ｐ拡散層（１３）に施
されたＮ拡散層（１５）をベースとし、更にＮ拡散層（
１５）に施されたＰ゛拡＋１（１６）をエミッタとした
構成となっている。尚、（９）はアイソレーション層、
（１７）及び（１８）はそれぞれコンタクト材料とのオ
ーム接触を良好になすためのＰ。
層及びＮ１層である。
この第８図の半導体装置は三重拡散法によって形成され
る。第９図でＮ″埋込層（１２）の形成の後にエピタキ
シャル成長層（１４）を形成し、その後にコレクタとし
てのＰ拡散層（１３）を形成している点で第７図のＰ゛
埋込法と異なる。
る。第９図でＮ″埋込層（１２）の形成の後にエピタキ
シャル成長層（１４）を形成し、その後にコレクタとし
てのＰ拡散層（１３）を形成している点で第７図のＰ゛
埋込法と異なる。
Ｈが７決しようとする課。
バイポーラトランジスタ（特にＮＰＮ トランジスタ）
の動作の高速化要求に伴ないエピタキシャル成長層（４
）（１４）は薄くする必要があるが、特に縦型ＰＮＰ
トランジスタを構成する半導体装置では第６図に示すよ
うに分離用のＮ゛埋込層（２）の上にコレクタ、ベース
、エミッタの各領域層（３） （５） （６）を形成し
なければならないため、例えば高速化に望まれる２〜３
μｍ以下の薄いエピタキシャル成長層では十分な特性を
もつ食型ＰＮＰトランジスタを作り込むことが困難であ
る。
の動作の高速化要求に伴ないエピタキシャル成長層（４
）（１４）は薄くする必要があるが、特に縦型ＰＮＰ
トランジスタを構成する半導体装置では第６図に示すよ
うに分離用のＮ゛埋込層（２）の上にコレクタ、ベース
、エミッタの各領域層（３） （５） （６）を形成し
なければならないため、例えば高速化に望まれる２〜３
μｍ以下の薄いエピタキシャル成長層では十分な特性を
もつ食型ＰＮＰトランジスタを作り込むことが困難であ
る。
尚、縮型ＰＮＰの半導体装置の場合、分離用のＮ°埋込
み層（２） （１２）がエピタキシャル成長層（４）
（１４）内に拡散して見掛は上Ｎ゛埋込層（２）（１２
）が大きく隆起した形になると、その上にトランジスタ
領域を形成する必要性からエピタキシャル成長層を予め
厚く形成しておかなくてはならないが、これは高速化を
妨げることになる。
み層（２） （１２）がエピタキシャル成長層（４）
（１４）内に拡散して見掛は上Ｎ゛埋込層（２）（１２
）が大きく隆起した形になると、その上にトランジスタ
領域を形成する必要性からエピタキシャル成長層を予め
厚く形成しておかなくてはならないが、これは高速化を
妨げることになる。
本発明はこのような点に鑑みなされたものであって、エ
ピタキシャル成長層に対する分離用の半導体層の突出を
軽減するように工夫した新規な半導体装置を提供するこ
とを目的とする。
ピタキシャル成長層に対する分離用の半導体層の突出を
軽減するように工夫した新規な半導体装置を提供するこ
とを目的とする。
課題を解決するための手段
上記の目的を達成するため本発明では、半導体基板に逆
導電型の分離用半導体層を埋込むと共に前記半導体基板
上にエピタキシャル成長層を形成し且つ分離用半導体層
上に縦型トランジスタを構成する半導体層を設けてなる
半導体装置において、前記分離用半導体層を予め前記半
導体基板表面に設けた凹部に埋込んだ構成としている。
導電型の分離用半導体層を埋込むと共に前記半導体基板
上にエピタキシャル成長層を形成し且つ分離用半導体層
上に縦型トランジスタを構成する半導体層を設けてなる
半導体装置において、前記分離用半導体層を予め前記半
導体基板表面に設けた凹部に埋込んだ構成としている。
在−里
このような構成によると、エピタキシャル成長層形成及
びその後の熱処理時の熱で分離用半導体層がエピタキシ
ャル成長層内に拡散して半導体基板から隆起しようとし
ても予め半導体基板表面よりも低い凹部に配されている
ので、エピタキシャル成長層内に占める高さ方向の寸法
は小さくなる。
びその後の熱処理時の熱で分離用半導体層がエピタキシ
ャル成長層内に拡散して半導体基板から隆起しようとし
ても予め半導体基板表面よりも低い凹部に配されている
ので、エピタキシャル成長層内に占める高さ方向の寸法
は小さくなる。
そのため、エピタキシャル成長層を薄く形成しても分離
用半導体層上にトランジスタの半導体領域層を縦に容易
に形成することができる。
用半導体層上にトランジスタの半導体領域層を縦に容易
に形成することができる。
丈」Ｌ斑
以下、図面に従って本発明の詳細な説明する。
第１図の縦型ＰＮＰ トランジスタ用半導体装置におい
て、第６図の従来例と同一部分には同一の符号を付して
重複説明を省略する。本実施例では基本的な構造につい
ては従来例と変わらないが、基板（１）に埋込まれる分
離用のＮ゛埋込層（２）及びＰ゛埋込層（３）の位置が
従来例の場合よりも下方に下がった配置となっている。
て、第６図の従来例と同一部分には同一の符号を付して
重複説明を省略する。本実施例では基本的な構造につい
ては従来例と変わらないが、基板（１）に埋込まれる分
離用のＮ゛埋込層（２）及びＰ゛埋込層（３）の位置が
従来例の場合よりも下方に下がった配置となっている。
これはＮ゛埋込層（２）を基板（１）に早め形成した凹
部内に施して理込んだ結果による。このため、Ｐ″埋込
層（３）の上方に形成されるベース領域（５）及びエミ
ッタ領域（６）はエピタキシャル成長層（４）の縦方向
（垂直方向）を充分に利用して作成されるので、薄いエ
ピタキシャル成長層（４）で動作特性の良好な縦型ＰＮ
Ｐ半導体装置となっている。
部内に施して理込んだ結果による。このため、Ｐ″埋込
層（３）の上方に形成されるベース領域（５）及びエミ
ッタ領域（６）はエピタキシャル成長層（４）の縦方向
（垂直方向）を充分に利用して作成されるので、薄いエ
ピタキシャル成長層（４）で動作特性の良好な縦型ＰＮ
Ｐ半導体装置となっている。
次に、この半導体装置の製造方法を第２図を参照して説
明する。まず、同図（イ）に示すように基ｖｉ（１）に
は予め凹部（１ａ）を形成する。次に（ロ）において、
この凹部（１ａ）に分離用のＮ゛埋込層（２）を拡散に
より形成する。続いて、（ハ）でＮ゛埋込層（２）にコ
レクタ領域となるＰ゛埋込層（３）をやはり拡散により
形成する。次に、第２図（ニ）の如く基板（１）にＮ型
層をエビクキシャル成長させる。そのエピタキシャル成
長層（４）の上端面は前記基板（１）の凹部（１ａ）に
対応した部分が凹部（４ａ）となる。このエピタキシャ
ル成長層（４）の上端面に（ホ）の如＜ ５ｉ０２膜（
１９）を形成した後、フォトリブにより第２図（へ）の
如く凹部（４ａ）のＳｉ０ｇ膜（１９）のみ残す。次に
、残された５ｉｆｔ膜（１９）をマスクにしてエツチン
グ処理を行い、第２図（へ）の点線（２０）までの部分
を削除し〔第２図（ト）〕、エピタキシャル成長層（４
）の上端面を平坦にする。尚、マスクしたＳｉ０ｇ膜（
１９）は除去される。その後は従来と同様にエピタキシ
ャル成長層（４）内にベース及びエミッタ用の領域等を
形成する〔第１図（チ）〕。
明する。まず、同図（イ）に示すように基ｖｉ（１）に
は予め凹部（１ａ）を形成する。次に（ロ）において、
この凹部（１ａ）に分離用のＮ゛埋込層（２）を拡散に
より形成する。続いて、（ハ）でＮ゛埋込層（２）にコ
レクタ領域となるＰ゛埋込層（３）をやはり拡散により
形成する。次に、第２図（ニ）の如く基板（１）にＮ型
層をエビクキシャル成長させる。そのエピタキシャル成
長層（４）の上端面は前記基板（１）の凹部（１ａ）に
対応した部分が凹部（４ａ）となる。このエピタキシャ
ル成長層（４）の上端面に（ホ）の如＜ ５ｉ０２膜（
１９）を形成した後、フォトリブにより第２図（へ）の
如く凹部（４ａ）のＳｉ０ｇ膜（１９）のみ残す。次に
、残された５ｉｆｔ膜（１９）をマスクにしてエツチン
グ処理を行い、第２図（へ）の点線（２０）までの部分
を削除し〔第２図（ト）〕、エピタキシャル成長層（４
）の上端面を平坦にする。尚、マスクしたＳｉ０ｇ膜（
１９）は除去される。その後は従来と同様にエピタキシ
ャル成長層（４）内にベース及びエミッタ用の領域等を
形成する〔第１図（チ）〕。
第３図は三重拡散法による縦型ＰＮＰトランジスタを構
成する半導体装置について本発明を適用した例を示して
おり、第８図の従来例と同一部分には同一の符号を付し
である。ここでも分離用のＮ゛埋込層（１２）は基板（
１１）の凹部（ｌｌａ）に埋込まれているので、基板（
１１）の表面からエピタキシャル成長層（１４）に突出
することが殆どなく、あっても僅かであるので、その上
方のエピタキシャル成長層（１４）内にコレクタ領域と
してのＰ拡散層（１３）、ベース領域としてのＮ拡散層
（１５）、エミッタ領域のＰ゛拡散層（１６）がエピタ
キシャル成長層（１４）を薄くしても充分に形成できる
ので、トランジスタの高速動作を図ることができる。ま
た、へ−大領域としてのＮ埋込み層（１５）と分離用の
Ｎ゛埋込層（１２）の距離を充分にとって耐圧を向上さ
せることもできる。
成する半導体装置について本発明を適用した例を示して
おり、第８図の従来例と同一部分には同一の符号を付し
である。ここでも分離用のＮ゛埋込層（１２）は基板（
１１）の凹部（ｌｌａ）に埋込まれているので、基板（
１１）の表面からエピタキシャル成長層（１４）に突出
することが殆どなく、あっても僅かであるので、その上
方のエピタキシャル成長層（１４）内にコレクタ領域と
してのＰ拡散層（１３）、ベース領域としてのＮ拡散層
（１５）、エミッタ領域のＰ゛拡散層（１６）がエピタ
キシャル成長層（１４）を薄くしても充分に形成できる
ので、トランジスタの高速動作を図ることができる。ま
た、へ−大領域としてのＮ埋込み層（１５）と分離用の
Ｎ゛埋込層（１２）の距離を充分にとって耐圧を向上さ
せることもできる。
第４図は同一基板に縦型ＰＮＰ トランジスタと、高速
動作のＮＰｒ１ランジスタ及び高耐圧ＮＰＮトランジス
タを形成した例である。このように基板の凹部に形成し
たＮ゛理込層を利用して高耐圧のＮＰＮ トランジスタ
も同時に形成することができる。
動作のＮＰｒ１ランジスタ及び高耐圧ＮＰＮトランジス
タを形成した例である。このように基板の凹部に形成し
たＮ゛理込層を利用して高耐圧のＮＰＮ トランジスタ
も同時に形成することができる。
また、第５図は縦型ＰＮＰ トランジスタを形成するの
にＰ゛埋込法（第１図）と三重拡散法（第３図）とを併
用したものであり、エミッタ領域としてのＰ゛拡散層（
１６）とＰ拡散層（１３）との間のＮ拡散層（１５）の
寸法（１）、即ちベース幅のバラツキを少な（すること
ができるという利点を享受しつつ、Ｐ″埋込層（３）に
よりコレクタ抵抗の少ないＰＮＰ トランジスタを得る
ことができるが、このように分離用のＮ゛埋込層（２）
上に１つ余分な層を形成できるのはＮ゛埋込層（２）の
上方への突出を抑えるようにしたためエピタキシャル成
長層の活用範囲が広がったからである。
にＰ゛埋込法（第１図）と三重拡散法（第３図）とを併
用したものであり、エミッタ領域としてのＰ゛拡散層（
１６）とＰ拡散層（１３）との間のＮ拡散層（１５）の
寸法（１）、即ちベース幅のバラツキを少な（すること
ができるという利点を享受しつつ、Ｐ″埋込層（３）に
よりコレクタ抵抗の少ないＰＮＰ トランジスタを得る
ことができるが、このように分離用のＮ゛埋込層（２）
上に１つ余分な層を形成できるのはＮ゛埋込層（２）の
上方への突出を抑えるようにしたためエピタキシャル成
長層の活用範囲が広がったからである。
主皿夏塾来
以上の通り本発明によれば、基板と縦型トランジスタ部
分とを分離する分離用半導体層の位置が低く抑えられて
いるので、その上に施されるエピタキシャル成長層の縦
方向寸法を小さくしても縦型トランジスタを構成する各
半導体層を充分に形成することができるので、同一基板
上に動作特性の良好な縦型ＰＮＰ トランジスタと高速
動作のＮＰＮトランジスタとの共有を図ることができる
。
分とを分離する分離用半導体層の位置が低く抑えられて
いるので、その上に施されるエピタキシャル成長層の縦
方向寸法を小さくしても縦型トランジスタを構成する各
半導体層を充分に形成することができるので、同一基板
上に動作特性の良好な縦型ＰＮＰ トランジスタと高速
動作のＮＰＮトランジスタとの共有を図ることができる
。
更に、同一基板上に耐圧を向上させたＮＰＮ Ｉ−ラン
ジスタを作り込むこともできるなど本発明は縦型のトラ
ンジスタを構成する半導体装置に極めて有効である。
ジスタを作り込むこともできるなど本発明は縦型のトラ
ンジスタを構成する半導体装置に極めて有効である。
第１図は本発明を実施した縦型ＰＮＰ ！−ランジスタ
用半導体装置の構造図であり、第２図はその製造方法を
示す工程図である。第３図は本発明を実施した別の縦型
ＰＮＰトランジスタ用半導体装置の構造図であり、第４
図及び第５図はそれぞれ本発明の他の実施例の構造図で
ある。第６図は従来の縦型ＰＮＰトランジスタ用半導体
装置の構造口であり、第７図はその製造方法を示す図で
ある。 第８図は従来の縦型ＰＮＰ）ランジスク用半導体装置の
構造図であり、第９図はその製造方法を示す図である。 （１）（１１） −−半導体基板、 （ｌａ） （ｌｌ
ａ） −四部。 （２）（１２） −・分剤用のＮ゛埋込層（４）（１４
）−・・エピタキシャル成長層。
用半導体装置の構造図であり、第２図はその製造方法を
示す工程図である。第３図は本発明を実施した別の縦型
ＰＮＰトランジスタ用半導体装置の構造図であり、第４
図及び第５図はそれぞれ本発明の他の実施例の構造図で
ある。第６図は従来の縦型ＰＮＰトランジスタ用半導体
装置の構造口であり、第７図はその製造方法を示す図で
ある。 第８図は従来の縦型ＰＮＰ）ランジスク用半導体装置の
構造図であり、第９図はその製造方法を示す図である。 （１）（１１） −−半導体基板、 （ｌａ） （ｌｌ
ａ） −四部。 （２）（１２） −・分剤用のＮ゛埋込層（４）（１４
）−・・エピタキシャル成長層。
Claims (3)
- （１）半導体基板に逆導電型の分離用半導体層を埋込む
と共に前記半導体基板上にエピタキシャル成長層を形成
し且つ分離用半導体層上に縦型トランジスタを構成する
半導体層を設けてなる半導体装置において、前記分離用
半導体層が予め前記半導体基板表面に設けた凹部に埋込
まれたものであることを特徴とする半導体装置。 - （２）半導体基板と、該半導体基板に埋込まれたＮ＾＋
埋込み層と、該Ｎ＾＋埋込み層に埋込まれたＰ＾＋埋込
み層と、前記Ｎ＾＋埋込み層とＰ＾＋埋込み層を施した
前記半導体基板上に設けられたＮ型のエピタキシャル成
長層と、該Ｎ型エピタキシャル成長層に施されたＮ型の
拡散層、Ｐ＾＋拡散層と、から成り前記Ｐ＾＋埋込み層
、Ｎ型の拡散層、Ｐ＾＋拡散層でＰＮＰトランジスタを
構成する半導体装置において、前記Ｎ＾＋埋込み層が予
め前記半導体基板に設けた凹部に埋込まれたものである
ことを特徴とする半導体装置。 - （３）半導体基板と、該半導体基板に埋込まれたＮ＾＋
埋込み層と、該Ｎ＾＋埋込み層を施した半導体基板上に
設けられたＮ型のエピタキシャル成長層と、該エピタキ
シャル成長層に施された深いＰ拡散層と、該Ｐ拡散層に
施されたＮ拡散層と、該Ｎ拡散層に施されたＰ＾＋拡散
層と、から成り前記Ｐ拡散層、Ｎ拡散層、Ｐ＾＋拡散層
でＰＮＰ型トランジスタを構成する半導体装置において
、前記Ｎ＾＋埋込み層が予め前記半導体基板に設けた凹
部に埋込まれたものであることを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27771588A JPH02123741A (ja) | 1988-11-02 | 1988-11-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27771588A JPH02123741A (ja) | 1988-11-02 | 1988-11-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02123741A true JPH02123741A (ja) | 1990-05-11 |
Family
ID=17587310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27771588A Pending JPH02123741A (ja) | 1988-11-02 | 1988-11-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02123741A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04188867A (ja) * | 1990-11-22 | 1992-07-07 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2013058644A (ja) * | 2011-09-08 | 2013-03-28 | Ricoh Co Ltd | 半導体装置の製造方法 |
| JP2019169620A (ja) * | 2018-03-23 | 2019-10-03 | サンケン電気株式会社 | 半導体装置及びその製造方法 |
-
1988
- 1988-11-02 JP JP27771588A patent/JPH02123741A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04188867A (ja) * | 1990-11-22 | 1992-07-07 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2013058644A (ja) * | 2011-09-08 | 2013-03-28 | Ricoh Co Ltd | 半導体装置の製造方法 |
| JP2019169620A (ja) * | 2018-03-23 | 2019-10-03 | サンケン電気株式会社 | 半導体装置及びその製造方法 |
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