JPS6170758A - トランジスタ構造 - Google Patents

トランジスタ構造

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JPS6170758A
JPS6170758A JP60193695A JP19369585A JPS6170758A JP S6170758 A JPS6170758 A JP S6170758A JP 60193695 A JP60193695 A JP 60193695A JP 19369585 A JP19369585 A JP 19369585A JP S6170758 A JPS6170758 A JP S6170758A
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conductivity type
doped
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buried layer
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JP60193695A
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ヘルベルト、エフ、ロロフ
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、第１導電型の半導体基板の表面に第２導電
型のエピタキシャル成長層が設けられ、この層内に半導
体基板に達する第１導電型の絶縁分離壁により１つの皿
状領域が形成され、＊２導電型に高濃度ドープされた第
１埋込層内にエピタキシャル層にまで拡がるＪＥ１導電
型の第２埋込層が半導体基板から絶縁して埋め込まれ、
３つのド−ピングされた領域の中の第２導電型の？つが
ペース接続用として、残りの４２導電型の２つがそれぞ
れエミッタ接続およびコレクタ接続用として設けられ、
コレクタ接続領域と第２埋込層を結ぶ第１導電型の領截
がコレクタを形成するトランジスタ構造に関するもので
ある。
〔従来の技術〕
この種のトランジスタ構造はバーチカルｐｎｐトランジ
スタと呼ばれているものであって、ラテラル・トランジ
スタに比べて表面に電流が流れることがなく表面効果が
トランジスタの機能にほとんど影響を及ぼさないことが
大きな利点である。
ラテラル・トランジスタはエミッタ領域がペース領域に
よって分離されているコレクタ溝形区域で包囲されてい
るという構成により、望ましくない回り込みエツチング
と拡散領−の拡大のために比較的大きなベース幅を必要
とする。このことから小電流では増幅率が高いが、電流
が大きくなると増幅率が著しく低下する。これに反して
バーチカル・トランジスタはベース幅が狭く、電流に余
り関係しない電流増幅率と約２桁高い電流負担能力を示
す。
現在バーチカルｐｎｐ）うエミッタは半導体基板内の絶
縁分離壁によって他の区域から絶縁された皿状エピタキ
シャル成長領蛾内に形成される。
絶縁分離壁間の内部区域には２つの埋込層があう、その
中のｎ型にドープされた第１埋込層はｐ型にドープされ
た第２埋込層の半導体基板に対する絶縁分離領域を形成
するもので１．ｇ＋埋込層から始まってエピタキシャ層
内に拡がっている。第２埋込層のほぼ中心の上にはｐ型
にドープされた接続領域があり、エミッタを形成する。
エミッタ接続領域は同じくｐ型にドープされた溝形区域
を包囲する。。この溝形領域は第２埋込層にまで延び、
それと共にコレクタを形成する。このコレクタには溝の
区域に接続領域がある。ｎ型にドープされたペース接続
領域はエミッタ接続領唆とコレクタ溝の間に設けられて
いる。
このように構成されたバーチカルｐｎｐトランジスタは
、絶縁分離壁によって形成された皿状領域内部にエミッ
タ接続領域を包囲するコレクタ溝形領吠があるため、ｎ
ｐｎトランジスタに比べて比較的広い場所を必要とする
。
〔発明が解決しようとする問題点〕
この発明の目的は、広い占有場所を必要としないバーチ
カルｐｎｐ）ランジスタ構造を提供することである。
〔問題点の解決手段〕
この目的は冒頭に挙げた構造に対して特許請求の範囲第
１項に特徴として挙げた構成を採用することによって達
成された。
この発明の種々の実施態様は特許請求の範囲第２項以下
に示されている。
〔実施例〕
この発明によるトランジスタ構造の製造工程の６段階に
おいてのデバイスの断面構成を示した図面についてこの
発明を更に詳細に説明する。
この発明の根本思想は、エミッタ接続領暖がコレクタ溝
形区域によって完全に包囲されないようにすることによ
ってバーチカルｐｎｐ）ランジスタが必要とする面積を
縮小することである。この場合ペース接続領域はエミッ
タ接続領域のコレクタ接続領域に対して反対側に置くの
が有利である。
トランジスタ構造が集積回路の一部であるときは、トラ
ンジスタを収容する皿状領域をできるだけ狭い絶縁分離
壁によって実現するのが有利である。
□この発明のトラフ′）スタの製造に際しては、まず第
１図に示すようにｐ型半導体基板１にエピタキシャル層
を成長させる前にドープされた領域３乃至５を作り、そ
のうちｎ＋型にドーグされた第１領域６はそれに埋込れ
るｐ＋型ドープ領域４を半導体基板１から分離する。領
域４と同じ工程段において領截５を間隔を保って包囲す
る溝５が同じｐ＋型にドープされる。ドープ領域５乃至
５の形成は公却の技術によって行われ、ドーピングはで
きるだけ均質の領ＩＩ！５と４を得るためイオン注人に
よるのが有利である。領咳６は領戟４を基板から分離す
るためそれを完全に包囲し、それよりも深く半導体基板
１内に拡がるようＫする。これらのドーピングの終了後
基板１と領域６乃至５を覆うｎ型又はｎ−型ドープエピ
タキシィ層２を成長させる。第１図にはエピタキシィ層
２の成長から始まる領域３乃至５の層２内への熱成長は
図を簡潔にするため示されていない。領吠３と４は以後
第１埋込層３および第２ｓ込層４と呼ぶことにする。
続く工種段階において第１埋込層３を包囲する溝形区域
５の上でそれを覆うエピタキシィ層２内にｐ“形にドー
グされた溝形区域７が形成され、第２埋込層４の周辺区
域の上にｐ＋＋型にドープされた鉢形区域９が形成され
る。これらの区域の形成も公知技術によるもので、ドー
ピングには拡散が有利であるがイオン注入によることも
可能である。第２図はこの発明によるトランジスタ構造
の製作中接続領域のドーピングを行う前のデバイスの断
面を示す。
エピタキシィ層２のｐ＋＋型にドープされる領域のドー
ピングは拡散で始まり、続いてデバイスの熱処理が行わ
れる。エピタキシィ層２を覆う８１０２層６には拡散処
理のためにエツチングで作られた窓が示されている。
この熱処理くよりドープ区域から異原子がその周囲のエ
ピタキシィ層内に拡散侵入し、前の段階で作られたドー
プされた領域３乃至５が低ドープ濃度区域内に拡がる。
これによってｐ＋型にドープされた溝形区域５とそれに
対応するｐ＋＋型にドープされた溝形区域７がそれぞれ
エピタキシィ層２の内部深くまで成長し、互に侵入し合
ってｐ＋型ドープ部分とｐ＋＋型ドープ部分を含む絶縁
分離壁（５＋７　）を形成する。この壁によってトラ／
）Ｘ夕を収容する訓状領域８がエピタキシィ層の残りの
区域から隔離される。占有場所をできるだけ小さくする
というトランジスタ構造に課せられた要求から特に集積
回路に対しては絶縁分離壁（５＋７）を別々に作られた
ドープ領域５と７から熱処理による融合成長によって作
ることは有利である。これによって半導体基板１又はエ
ピタキシィ層２０１つの領域に１回のドーピングと熱処
理を行う場合に比べて絶縁分離壁を薄くできる。
上記の拡散処理に所属する熱処理において両埋込４３！
＝４は特にエピタキシィ層２内に向って更に成長する。
同時にエピタキシィ層の表面からｐ″″＋型にドープさ
れた鉢形区域がエピタキシィ層２内に拡散し、これに対
して埋込層４が逆向きに拡散してｐ＋＋型にドープされ
た鉢形区域から形成されたチャネル９と混り合う。目的
とするトランジスタ構造にとっては、第２埋込層４がそ
れを基板から分離している第１埋込層３よシも早くエピ
タキシィ層２内に進むことが必要である。Ｗ地層４のこ
の急速成長は使用された両ドーパント、例えば第７埋込
層のｎ＋型ドーピング用のヒ素七第２埋込層４のｐ＋型
ドーピング用のホウ素の拡散系数の差異に基ぐものであ
る。
第３図に上記の工程で作られるバーチカルｐｎｐトラン
ジスタのベース拡散が終了し金属接触を設ける前の断面
構成を示す。公知のベース拡散法によって金属接触に対
する接続領域が作られ、ベース接続領域１０はｎ＋型（
、エミッタ領域１１とコレクタ接続領域１２は共にｐ＋
型にドープされる。第２図に屍に存在しているドープさ
れた領域はベース拡散に伴う熱処理によって半導体基板
１又はエピタキシィ層２内に更に深く成長する。同時に
８１０２層６が形成される。
ｒ型にドープされたコレクタ接続領域１２はｐ＋＋型に
ドーグされたチャネル９およびｐ＋型にドープされた埋
込層４と共にコレクタを構成する。
同じくｐ＋型にドープされた工ばツタ領域１１は第２埋
込層４のコレクタ接続領域１２に対して反対側の終端部
分の上方Ｋｆｆかれる。コレクタ接続領域１２と第２埋
込層４に導くチャネル９がエミッタ接続領域１１の一方
の側だけにあり、又チャネル９が従来のもののように溝
の形でこの工ばツ夕接続領域を包囲していないので、第
３図に示されたこの発明によるバーチカルｐｎｐトラン
ジスタ構造は図に示されているように組立長を著しく短
縮することができる１図面に垂直方向の長さも同様に著
しく短値される。
ｎ＋型にドープされたペース接続領域１０は従来のバー
チカルｐｎｐトランジスタに対応してエミッタ領域１１
とコレクタ接続領域１２０間に置ぐことができる。しか
しベースとコレクタの接続領域間の間隔は通常ベースと
エミッタの接続領域間の間隔よりも大きく選ばれるから
、ベース接続領域１０をエミッタ接続領域１１のコレク
タ接続領域に対して反対の側に移す方が有利である。そ
の際３接続領域１０．１１および１２を一列に配置する
ことも有利である。
接続領域１０．１？および１２の相互間ならびｊ　　　
　　　　　　　に絶縁分離壁５，７との間の寸法は印加
電圧に対して許される電場の強さの値に左右されるから
、その精確な値を指定することは間離であるが約１０μ
ｍ穆度となる。全体としてこの発明によるバーチカルＰ
ｎＰ）ランジスタの所要面漬は、従来のバーチカルなら
びにラテラルｐｎｐトランジスタのそれの半分であり、
ｎｐｎ）ランジスタと同程度である。
エミッタ領域１１とコレクタ接続領域１２は、ペース接
続領域１０がエミッタ接続領域１１とコレクタ接続領域
１２０間て置かれていないから、許される電場の強さを
考慮した上で比較的近づけて配置することができる。エ
ミッタ領域１１と第２埋込層４０間のエビタキンイ層区
間は本来のベース幅を与えるもので約３μＩＮＫ調整さ
れる。
この発明によるバーチカルｐｎｐトランジスタにおいて
は、従来のラテラルｐｎｐ）うエミッタにおいてよく知
られている電流増幅係数に関する欠点が除去され、同時
に電流負担能力が約２桁増大するという利点が得られる
。内部容量と大きな通路抵抗に基く動作速度の低下の点
でも、この発明によるバーチカルｐｎｐトランジスタは
従来のバーチカルｐｎｐトランジスタより僅かく劣るだ
けで、ラテラルｐｎｐ）ランジスタよりは著しく高速で
ある。
【図面の簡単な説明】
第１図、第２図シよび第３図はこの発明てよりトランジ
スタ構造の製造工種の３段階においてのデバイスの断面
構造を示すもので、１は半導体基板、２はエピタキシャ
ル成長層、３と４は第１と第２の埋込層、５と７は絶縁
分離壁を構成するドープされた領域、６は８１０２層で
ある。

Claims (1)

  1. 【特許請求の範囲】 １）第１導電型の半導体基板上に設けられた第２導電型
    のエピタキシャル成長層内に半導体基板に達する第１導
    電型の絶縁分離壁によつて１つの皿状領域が形成され、
    更に第２導電型に高濃度ドープされた第１埋込層があり
    、その内部にエピタキシャル成長層に達する第一導電型
    の第２埋込層が半導体基板から絶縁されて埋め込まれ、
    ３つのドーピングされた領域中第２導電型の１つがベー
    ス接続用として、第１導電型の２つがそれぞれエミッタ
    接続用およびコレクタ接続用として設けられ、コレクタ
    接続領域と第２埋込層とを結合する第１導電型領域がコ
    レクタを形成するトランジスタ構造において、エミッタ
    領域（１１）とコレクタ接続領域（１２）が第２埋込層
    （４）の互に対向する終端区域上に設けられていること
    を特徴とするトランジスタ構造。 ２）ベース接続領域（１０）がエミッタ接続領域（１１
    ）のコレクタ接続領域（１２）に対して反対の側に設け
    られていることを特徴とする特許請求の範囲第１項記載
    のトランジスタ構造。 ３）３つの接続領域（１０、１１、１２）が一列に配置
    されていることを特徴とする特許請求の範囲第１項又は
    第２項記載のトランジスタ構造。
JP60193695A 1984-09-06 1985-09-02 トランジスタ構造 Pending JPS6170758A (ja)

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EP0174022A1 (de) 1986-03-12
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