JPH01102961A - 側壁エミッタを有する縦型半導体装置 - Google Patents
側壁エミッタを有する縦型半導体装置Info
- Publication number
- JPH01102961A JPH01102961A JP63209590A JP20959088A JPH01102961A JP H01102961 A JPH01102961 A JP H01102961A JP 63209590 A JP63209590 A JP 63209590A JP 20959088 A JP20959088 A JP 20959088A JP H01102961 A JPH01102961 A JP H01102961A
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- base
- dielectric layer
- semiconductor device
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000009792 diffusion process Methods 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 28
- 229920005591 polysilicon Polymers 0.000 abstract description 28
- 229910052710 silicon Inorganic materials 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
- 239000000463 material Substances 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 238000005215 recombination Methods 0.000 description 4
- 230000006798 recombination Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
- H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野コ
本発明は一般にエミッタが半導体領域の側壁内の２つの
誘Ｎ層によって絶縁されている側壁エミッタを有する縦
型半導体装置に関する。
誘Ｎ層によって絶縁されている側壁エミッタを有する縦
型半導体装置に関する。
［従来の技術］
一般にこの種の半導体装置においては、キャパシタンス
が装置の速度と性能を低下させるので装買仝体をとおし
て低キャパシタンスを有していることが望ましい。キャ
パシタンスはエミッタとベース間の境界面積を縮小しか
っコレクタとベースの境界のドーピング濃度を低減する
ことにより低下させることができる。
が装置の速度と性能を低下させるので装買仝体をとおし
て低キャパシタンスを有していることが望ましい。キャ
パシタンスはエミッタとベース間の境界面積を縮小しか
っコレクタとベースの境界のドーピング濃度を低減する
ことにより低下させることができる。
現在、この種の従来の半導体装置のエミッタの幅は約１
マイクロメートルである。このエミツタ幅を縮小するこ
とによって、エミッタとベースの境界面積を、ひいては
エミッタ・ベース間キャパシタンスを低減することがで
きる。更に、エミツタ幅を縮小することによってエミッ
タ内の注入効率が高まりかつ、エミツタ幅が縮小すると
外方拡散が制約されるのでベース内でのキャリヤの再結
合の機会が少なくなる。従って比較的小さいエミッタを
有する半導体装置を得ることが望ましい。
マイクロメートルである。このエミツタ幅を縮小するこ
とによって、エミッタとベースの境界面積を、ひいては
エミッタ・ベース間キャパシタンスを低減することがで
きる。更に、エミツタ幅を縮小することによってエミッ
タ内の注入効率が高まりかつ、エミツタ幅が縮小すると
外方拡散が制約されるのでベース内でのキャリヤの再結
合の機会が少なくなる。従って比較的小さいエミッタを
有する半導体装置を得ることが望ましい。
［発明が解決しようとする課題］
本発明の目的は、エミツタ幅が比較的小ざい側壁エミッ
タを有する新規かつ改良された半導体装置を提供するこ
とである。
タを有する新規かつ改良された半導体装置を提供するこ
とである。
本発明の別の目的は、エミッタ・ベース境界面積が比較
的小さい側壁エミッタを有する新規かつ改良された半導
体装置を提供することである。
的小さい側壁エミッタを有する新規かつ改良された半導
体装置を提供することである。
本発明の別の目的は、エミッタ・ベース間キャパシタン
スが低減された側壁エミッタを有する新規かつ改良され
た半導体装置を提供することである。
スが低減された側壁エミッタを有する新規かつ改良され
た半導体装置を提供することである。
本発明の別の目的は、ベースにおけるキャリヤ再結合の
可能性が比較的小さい側壁エミッタを有する新規かつ改
良された半導体装置を提供することである。
可能性が比較的小さい側壁エミッタを有する新規かつ改
良された半導体装置を提供することである。
本発明の別の目的は、ベースとコレクタの双方をその境
界で軽くドープし、それによりコレクタ・ベース間キャ
パシタンスを低減できる側壁エミッタを有する新規かつ
改良された半導体装置を提供することである。
界で軽くドープし、それによりコレクタ・ベース間キャ
パシタンスを低減できる側壁エミッタを有する新規かつ
改良された半導体装置を提供することである。
［課題を解決するための手段および作用］本発明は側壁
エミッタを有する縦型半導体装置に関する。半導体領域
の側壁内に配置されたエミッタは２つの誘電層によって
更に絶縁される。それによって０．５マイクロメートル
未満の狭いエミツタ幅が可能になり、エミッタとベース
の境界面積が比較的小さくなる。この比較的小さい境界
面積はエミッタ・ベース間キャパシタンスの大幅な低減
と対応し、より高性能の半導体素子を与える。更に、エ
ミツタ幅の縮小によってエミッタからのキャリヤの外方
拡散が縮減され、ひいてはベース内でのキャリヤの再結
合の可能性が低まりかつエミッタの効率が高まる。本発
明は更に両方ともそれらの境界で比較的軽くドープされ
たコレクタとベースを備えていることが望ましく、それ
によってコレクタ・ベース間キャパシタンスが低減しか
つ素子の性能を更に高めることが可能になる。
エミッタを有する縦型半導体装置に関する。半導体領域
の側壁内に配置されたエミッタは２つの誘電層によって
更に絶縁される。それによって０．５マイクロメートル
未満の狭いエミツタ幅が可能になり、エミッタとベース
の境界面積が比較的小さくなる。この比較的小さい境界
面積はエミッタ・ベース間キャパシタンスの大幅な低減
と対応し、より高性能の半導体素子を与える。更に、エ
ミツタ幅の縮小によってエミッタからのキャリヤの外方
拡散が縮減され、ひいてはベース内でのキャリヤの再結
合の可能性が低まりかつエミッタの効率が高まる。本発
明は更に両方ともそれらの境界で比較的軽くドープされ
たコレクタとベースを備えていることが望ましく、それ
によってコレクタ・ベース間キャパシタンスが低減しか
つ素子の性能を更に高めることが可能になる。
［実施例］
さて、特に第１図〜第４図を参照すると、各処理段階に
おける、側壁エミッタを有する半導体装置の第１の実施
例の高拡大断面図が示されている。
おける、側壁エミッタを有する半導体装置の第１の実施
例の高拡大断面図が示されている。
最初に基板１０が用意される。基板１０は一般に例えば
シリコンの半導体ウェーハであるが、技術上よく知られ
た別の材料を使用してもよい。基板１０の所与の領域に
埋込層１２が形成されている。
シリコンの半導体ウェーハであるが、技術上よく知られ
た別の材料を使用してもよい。基板１０の所与の領域に
埋込層１２が形成されている。
本実施例では埋込層１２は基板１０に注入（ｉｍｐｌａ
ｎｔ）されたが他の技術上よく知られたドーピング方法
を用いてもよい。
ｎｔ）されたが他の技術上よく知られたドーピング方法
を用いてもよい。
埋込層１２が形成された後、第１の誘電層１４が基板１
０上に被着される。第１の誘電層１４は後述する別の誘
電層と同様に酸化物、窒化物または酸化物と窒化物の組
合せから成るものでよい。
０上に被着される。第１の誘電層１４は後述する別の誘
電層と同様に酸化物、窒化物または酸化物と窒化物の組
合せから成るものでよい。
酸化シリコンおよび窒化シリコンは技術上よく知られた
好適な材料の例である。本実施例では、第１の誘電層１
４は別の誘電層と共に５ｉ０２から成っている。好まし
い実施例では誘電層は被着されているが、技術上よく知
られた他の多くの方法で形成してもよい。
好適な材料の例である。本実施例では、第１の誘電層１
４は別の誘電層と共に５ｉ０２から成っている。好まし
い実施例では誘電層は被着されているが、技術上よく知
られた他の多くの方法で形成してもよい。
第１の誘電層１４の被着後、第１のポリシリコン層１６
が第１の誘電層１４上に形成される。本実施例ではポリ
シリコンを使用しているが、他の多結晶材料を使用して
もよい。次に第１の多結晶層１６が技術上よく知られた
方法でドープされる。
が第１の誘電層１４上に形成される。本実施例ではポリ
シリコンを使用しているが、他の多結晶材料を使用して
もよい。次に第１の多結晶層１６が技術上よく知られた
方法でドープされる。
本実施例では、第１のポリシリコン層１６はＮ＋導電型
をもってドープされる。次に第１ポリシリコン層１６の
パターン化が行なわれた後、所定の方法でエツチングが
なされてポリシリコン材料のアイランドが形成される。
をもってドープされる。次に第１ポリシリコン層１６の
パターン化が行なわれた後、所定の方法でエツチングが
なされてポリシリコン材料のアイランドが形成される。
これは技術上よく知られた選択酸化工程によって実行し
てもよい。次に第１のポリシリコン層１６と第１の誘電
層１４上に第２の誘電層１８が形成される。この時点で
第１の開口部２０と第２の関口部２２が形成される。
てもよい。次に第１のポリシリコン層１６と第１の誘電
層１４上に第２の誘電層１８が形成される。この時点で
第１の開口部２０と第２の関口部２２が形成される。
第１の開口部２０と第２の開口部２２は双方とも基板１
０まで延び、かつ基板１０の埋込層１２上に配置されて
いる。本実施例では、埋込層１２はＮ十導電型を有して
いる。第１の開口部２０は第２の誘電層１８と、第１の
ポリシリコン層１６と第１の誘電層１４とを通して延び
ている。第２の開口部２２はポリシリコン層１６は貫通
しないが、第２の誘電層１８と第１の誘電層１４は貫通
して延びている。
０まで延び、かつ基板１０の埋込層１２上に配置されて
いる。本実施例では、埋込層１２はＮ十導電型を有して
いる。第１の開口部２０は第２の誘電層１８と、第１の
ポリシリコン層１６と第１の誘電層１４とを通して延び
ている。第２の開口部２２はポリシリコン層１６は貫通
しないが、第２の誘電層１８と第１の誘電層１４は貫通
して延びている。
第１の開口部２０と第２の開口部２２の形成に続いて、
その内部に第１のエピタキシャル領域２４と第２のエピ
タキシャル領域２６がそれぞれ形成される。エピタキシ
ャル領域２４と２６は本実施例では選択的に成長される
が、別の方法を用いても形成できる。半導体材料の選択
的エピタキシのための手段は技術上よく知られている。
その内部に第１のエピタキシャル領域２４と第２のエピ
タキシャル領域２６がそれぞれ形成される。エピタキシ
ャル領域２４と２６は本実施例では選択的に成長される
が、別の方法を用いても形成できる。半導体材料の選択
的エピタキシのための手段は技術上よく知られている。
第２のエピタキシャル＠域２６はＮ十導電型をもってド
ープされる。第１のエピタキシャル領域２４はドープさ
れるので、コレクタ３０は埋込層１２上に形成される。
ープされる。第１のエピタキシャル領域２４はドープさ
れるので、コレクタ３０は埋込層１２上に形成される。
本実施例ではコレクタ３０はＮ導電型をもってドープさ
れる。ベース３２も第１のエピタキシャル領域２４内に
形成される。
れる。ベース３２も第１のエピタキシャル領域２４内に
形成される。
ベース３２の導電！はＰ型である。コレクタ３０とベー
ス３２をその境界にて軽くドーピングして、半導体装置
のベース・コレクタ間キャパシタンスを低減することが
極めて望ましいが、不可欠のものではない。
ス３２をその境界にて軽くドーピングして、半導体装置
のベース・コレクタ間キャパシタンスを低減することが
極めて望ましいが、不可欠のものではない。
側壁エミッタ２８は第１のポリシリコン１１１６から第
１のエピタキシャル領域２４へと拡散される。エミッタ
２８はＮ＋導電型を有している。エミッタ２８は第１の
ポリシリコン層１６から拡散されるので、深さと横方向
面積を制御して比較的小さく保つことができる。本実施
例では、エミツタ幅、すなわちエミッタの縦方向の範囲
は０．５マイクロメートル以下である（第４図参照）。
１のエピタキシャル領域２４へと拡散される。エミッタ
２８はＮ＋導電型を有している。エミッタ２８は第１の
ポリシリコン層１６から拡散されるので、深さと横方向
面積を制御して比較的小さく保つことができる。本実施
例では、エミツタ幅、すなわちエミッタの縦方向の範囲
は０．５マイクロメートル以下である（第４図参照）。
エミッタ２８を比較的小さく保つことができるので、エ
ミッタ・ベース境界面積を比較的小ざく保つことができ
、もってエミッタ・ベース間キャパシタンスを低減でき
る。この形式の半導体装置におけるキャパシタンスの低
減によってより高い性能が可能になる。更に、エミッタ
２８は比較的小さいので、エミッタ２８から外側へのキ
ャリヤの注入量が限定され、もってベース３２における
キャリヤの再結合の可能性は大幅に低下する。従って、
−キャリヤは適正に注入されかつベース３２の狭い領域
を通って直接コレクタ３０へと向かう。
ミッタ・ベース境界面積を比較的小ざく保つことができ
、もってエミッタ・ベース間キャパシタンスを低減でき
る。この形式の半導体装置におけるキャパシタンスの低
減によってより高い性能が可能になる。更に、エミッタ
２８は比較的小さいので、エミッタ２８から外側へのキ
ャリヤの注入量が限定され、もってベース３２における
キャリヤの再結合の可能性は大幅に低下する。従って、
−キャリヤは適正に注入されかつベース３２の狭い領域
を通って直接コレクタ３０へと向かう。
特に第５図を参照すると、側壁エミッタを有する半導体
装置の第１の実施例の大幅に拡大した断面図が示しであ
る。側壁スペーサ３４が第１のエピタキシャル領域２４
上に形成されている。側壁スペーサ３４はベースコンタ
クト４２内の窓を通して注入されたベースコンタクト拡
散部３６のサイズを限定する役割を果たす。側壁スペー
サ３４はベース拡散部３６のサイズを限定してベース拡
散部３６とエミッタ２８が接触しないようにしなければ
ならない。第１のエピタキシャル領域２４が大きければ
側壁スペーサ３４は必ずしも必要ないことが理解されよ
う。しかし、第１のエピタキシャル領域２４が小さけれ
ば寄生（ｐａｒａｓｉｔｉｃｓ）が低減する。本実施例
ではベースコンタクト４２はポリシリコンから作成され
、Ｐ十導電型をもってドーピングされている。しかしポ
リシリコンの他に、またはこれと組合わせて他の導電材
料をベースコンタクトとして使用できることが理解され
よう。
装置の第１の実施例の大幅に拡大した断面図が示しであ
る。側壁スペーサ３４が第１のエピタキシャル領域２４
上に形成されている。側壁スペーサ３４はベースコンタ
クト４２内の窓を通して注入されたベースコンタクト拡
散部３６のサイズを限定する役割を果たす。側壁スペー
サ３４はベース拡散部３６のサイズを限定してベース拡
散部３６とエミッタ２８が接触しないようにしなければ
ならない。第１のエピタキシャル領域２４が大きければ
側壁スペーサ３４は必ずしも必要ないことが理解されよ
う。しかし、第１のエピタキシャル領域２４が小さけれ
ば寄生（ｐａｒａｓｉｔｉｃｓ）が低減する。本実施例
ではベースコンタクト４２はポリシリコンから作成され
、Ｐ十導電型をもってドーピングされている。しかしポ
リシリコンの他に、またはこれと組合わせて他の導電材
料をベースコンタクトとして使用できることが理解され
よう。
エミッタコンタクト３８は第２の誘電層１８を貫いて第
１のポリシリコン層１６に延びている状態が示されてい
る。これはエミッタ２８への接続ができるようにするた
めである。更にコレクタコンタクト４０は埋込層１２と
接続された第２のエピタキシャル領域２６に延び、前記
埋込層１２はコレクタ３０と接続されている。本実施例
では、エミッタコンタクト３８とコレクタコンタクト４
０はアルミニウムのような金属から作成されているが、
別の導通材料をも使用できることが了解されよう。
１のポリシリコン層１６に延びている状態が示されてい
る。これはエミッタ２８への接続ができるようにするた
めである。更にコレクタコンタクト４０は埋込層１２と
接続された第２のエピタキシャル領域２６に延び、前記
埋込層１２はコレクタ３０と接続されている。本実施例
では、エミッタコンタクト３８とコレクタコンタクト４
０はアルミニウムのような金属から作成されているが、
別の導通材料をも使用できることが了解されよう。
第６図および第７図を参照すると、各処理段階における
、側壁エミッタを有する半導体装置の第２の実施例の大
幅に拡大した断面図が示されている。第１の誘電層１４
の被着に続いて、第２のポリシリコン層４４がその上に
被着され、かつドーピングされる。本実施例では、第２
のポリシリコン層４４はＮ＋導電型をもってドーピング
される。
、側壁エミッタを有する半導体装置の第２の実施例の大
幅に拡大した断面図が示されている。第１の誘電層１４
の被着に続いて、第２のポリシリコン層４４がその上に
被着され、かつドーピングされる。本実施例では、第２
のポリシリコン層４４はＮ＋導電型をもってドーピング
される。
次に、第２のポリシリコン后４４がパターニングされ所
与の態様にてエツチングされて層１４上にポリシリコン
のアイランドが残るようにされる。
与の態様にてエツチングされて層１４上にポリシリコン
のアイランドが残るようにされる。
それに続いて第３の誘電層４６が第２のポリシリコン層
４４と第１の誘電層１４上に被着される。
４４と第１の誘電層１４上に被着される。
次に、第１のポリシリコン層１６が前述のように形成さ
れ、ドーピングされ、かつエツチングされる。これが終
了するとその上に第２の誘電層１８が形成される。次に
第１の開口部２０が、誘電層１８．４６および１４、お
よび更にポリシリコン層１６および４４を通って基板１
０に延びるように形成される。本実施例では、基板１０
は半導体でもよいが、必ずしもそうでなくてもよい。そ
の上に高品質の半導体領域２４を形成できる例えばサフ
ァイヤまたは他の材料のような誘電材料でもよい。ここ
で用いている層１６と４４に関する「第１」および「第
２」という用語は単に識別するためのものであり、形成
の順序を意味するものではない。
れ、ドーピングされ、かつエツチングされる。これが終
了するとその上に第２の誘電層１８が形成される。次に
第１の開口部２０が、誘電層１８．４６および１４、お
よび更にポリシリコン層１６および４４を通って基板１
０に延びるように形成される。本実施例では、基板１０
は半導体でもよいが、必ずしもそうでなくてもよい。そ
の上に高品質の半導体領域２４を形成できる例えばサフ
ァイヤまたは他の材料のような誘電材料でもよい。ここ
で用いている層１６と４４に関する「第１」および「第
２」という用語は単に識別するためのものであり、形成
の順序を意味するものではない。
第８図を参照すると、側壁エミッタを有する半導体装置
の第２の実施例の大幅に拡大した断面図が示されている
。第２のポリシリコン層４４が第１のエピタキシャル領
域２４内のコレクタ３０へと延びているのがわかる。コ
レクタコンタクト４０は第２のポリシリコン層４４に延
びてこれに対するコンタクトを形成するようにされてい
る。
の第２の実施例の大幅に拡大した断面図が示されている
。第２のポリシリコン層４４が第１のエピタキシャル領
域２４内のコレクタ３０へと延びているのがわかる。コ
レクタコンタクト４０は第２のポリシリコン層４４に延
びてこれに対するコンタクトを形成するようにされてい
る。
第３の誘電層４６は第１のポリシリコン層１６と第２の
ポリシリコン層４４を分離する役割を果たす。第８図は
埋込層を有しておらず、第２のエピタキシャル領域を有
してもよいが、必ずしもその必要はない。第２の実施例
に示す装置の残りの部分は基本的に第１の実施例に示す
装置と同じである。第１および第２の実施例ともＮＰＮ
トランジスタを示しているが、反対の型のドーパントを
用いることにより容易にＰＮＰトランジスタを形成でき
ることが了解されよう。更に、適宜の型のドーピングに
よってエピタキシャル領域および多結晶領域を選択的に
ドーピングすることにより、本発明を利用して同一の基
板上に相補型のＮＰＮおよびＰＮＰトランジスタを形成
することが可能である。このことは当業者には理解され
よう。
ポリシリコン層４４を分離する役割を果たす。第８図は
埋込層を有しておらず、第２のエピタキシャル領域を有
してもよいが、必ずしもその必要はない。第２の実施例
に示す装置の残りの部分は基本的に第１の実施例に示す
装置と同じである。第１および第２の実施例ともＮＰＮ
トランジスタを示しているが、反対の型のドーパントを
用いることにより容易にＰＮＰトランジスタを形成でき
ることが了解されよう。更に、適宜の型のドーピングに
よってエピタキシャル領域および多結晶領域を選択的に
ドーピングすることにより、本発明を利用して同一の基
板上に相補型のＮＰＮおよびＰＮＰトランジスタを形成
することが可能である。このことは当業者には理解され
よう。
第１図から第４図までは、処理の各段階における、側壁
エミッタを有する半導体装置の第１の実施例の高拡大断
面図である。 第５図は、側壁エミッタを有する半導体装置の第１の実
施例の高拡大断面図である。 第６図から第７図までは、処理の各段階における、側壁
エミッタを有する半導体装置の第２の実施例の高拡大断
面図である。 第８図は、側壁エミッタを有する半導体装置の第２の実
施例の高拡大断面図である。 １０：ｌ板、 １２：埋込層、 １４：第１の誘電層、 １６：第１のポリシリコン層、 １８：第２の誘電層、 ２０：第１の開口部、２２：第
２の開口部、 ２４：第１のエピタキシャル領域、 ２６；第２のエピタキシャル領域、 ２８：側壁エミッタ、 ３０：コレクタ、３２：ベース
、 ３４ニスペーサ、 ３６：ベースコンタクト拡散部、 ３８：エミッタコンタクト、 ４０：コレクタコンタクト、 ４２：ベースコンタクト、 ４４：第２のポリシリコン層、 ４６：第３の誘電層。
エミッタを有する半導体装置の第１の実施例の高拡大断
面図である。 第５図は、側壁エミッタを有する半導体装置の第１の実
施例の高拡大断面図である。 第６図から第７図までは、処理の各段階における、側壁
エミッタを有する半導体装置の第２の実施例の高拡大断
面図である。 第８図は、側壁エミッタを有する半導体装置の第２の実
施例の高拡大断面図である。 １０：ｌ板、 １２：埋込層、 １４：第１の誘電層、 １６：第１のポリシリコン層、 １８：第２の誘電層、 ２０：第１の開口部、２２：第
２の開口部、 ２４：第１のエピタキシャル領域、 ２６；第２のエピタキシャル領域、 ２８：側壁エミッタ、 ３０：コレクタ、３２：ベース
、 ３４ニスペーサ、 ３６：ベースコンタクト拡散部、 ３８：エミッタコンタクト、 ４０：コレクタコンタクト、 ４２：ベースコンタクト、 ４４：第２のポリシリコン層、 ４６：第３の誘電層。
Claims (1)
- 【特許請求の範囲】 １、基板と、 前記基板上の第１の誘電層と、エミッタと接触しかつ該
エミッタ用の拡散源として作用するドープ部分を含む前
記第１の誘電層上の第１の多結晶半導体領域と、 該第１の多結晶半導体領域上の第２の誘電層と、前記第
１および第２の誘電層および前記第１の多結晶半導体領
域を貫いて前記基板から延び、エミッタと、ベースとコ
レクタ部とを含み、前記エミッタ部は前記第１と第２の
誘電層の間の位置にて前記第１の多結晶半導体領域の前
記部分と接触する第１のエピタキシャル領域と、 前記エミッタと、前記ベースと、前記コレクタとに電気
的に結合された複数個のコンタクトと、を具備すること
を特徴とする側壁エミッタを有する縦型半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/101,470 US4860077A (en) | 1987-09-28 | 1987-09-28 | Vertical semiconductor device having a sidewall emitter |
| US101,470 | 1987-09-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01102961A true JPH01102961A (ja) | 1989-04-20 |
Family
ID=22284829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63209590A Pending JPH01102961A (ja) | 1987-09-28 | 1988-08-25 | 側壁エミッタを有する縦型半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4860077A (ja) |
| EP (1) | EP0309772A3 (ja) |
| JP (1) | JPH01102961A (ja) |
| KR (1) | KR890005882A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5481100A (en) * | 1992-04-14 | 1996-01-02 | Riso Kagaku Corporation | Spirally arranged bar code |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0812866B2 (ja) * | 1989-07-07 | 1996-02-07 | 株式会社東芝 | バイポーラ型半導体装置 |
| US5177582A (en) * | 1989-09-22 | 1993-01-05 | Siemens Aktiengesellschaft | CMOS-compatible bipolar transistor with reduced collector/substrate capacitance and process for producing the same |
| US5252143A (en) * | 1990-10-15 | 1993-10-12 | Hewlett-Packard Company | Bipolar transistor structure with reduced collector-to-substrate capacitance |
| JP3202223B2 (ja) * | 1990-11-27 | 2001-08-27 | 日本電気株式会社 | トランジスタの製造方法 |
| US5208172A (en) * | 1992-03-02 | 1993-05-04 | Motorola, Inc. | Method for forming a raised vertical transistor |
| US5198375A (en) * | 1992-03-23 | 1993-03-30 | Motorola Inc. | Method for forming a bipolar transistor structure |
| KR100292330B1 (ko) * | 1992-05-01 | 2001-09-17 | 이데이 노부유끼 | 반도체장치와그제조방법및실리콘절연기판의제조방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4339767A (en) * | 1980-05-05 | 1982-07-13 | International Business Machines Corporation | High performance PNP and NPN transistor structure |
| JPS5734365A (en) * | 1980-08-08 | 1982-02-24 | Ibm | Symmetrical bipolar transistor |
| JPS59126671A (ja) * | 1983-01-10 | 1984-07-21 | Mitsubishi Electric Corp | 半導体装置 |
| DE3586341T2 (de) * | 1984-02-03 | 1993-02-04 | Advanced Micro Devices Inc | Bipolartransistor mit in schlitzen gebildeten aktiven elementen. |
| JPH0618198B2 (ja) * | 1984-02-15 | 1994-03-09 | 株式会社日立製作所 | 半導体装置 |
| US4764799A (en) * | 1985-05-28 | 1988-08-16 | International Business Machines Corporation | Stud-defined integrated circuit structure |
| US4764801A (en) * | 1985-10-08 | 1988-08-16 | Motorola Inc. | Poly-sidewall contact transistors |
| DE3545244A1 (de) * | 1985-12-20 | 1987-06-25 | Licentia Gmbh | Strukturierter halbleiterkoerper |
-
1987
- 1987-09-28 US US07/101,470 patent/US4860077A/en not_active Expired - Fee Related
-
1988
- 1988-08-25 JP JP63209590A patent/JPH01102961A/ja active Pending
- 1988-09-05 EP EP88114448A patent/EP0309772A3/en not_active Withdrawn
- 1988-09-27 KR KR1019880012468A patent/KR890005882A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5481100A (en) * | 1992-04-14 | 1996-01-02 | Riso Kagaku Corporation | Spirally arranged bar code |
Also Published As
| Publication number | Publication date |
|---|---|
| KR890005882A (ko) | 1989-05-17 |
| EP0309772A2 (en) | 1989-04-05 |
| US4860077A (en) | 1989-08-22 |
| EP0309772A3 (en) | 1990-03-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4733287A (en) | Integrated circuit structure with active elements of bipolar transistor formed in slots | |
| US4916083A (en) | High performance sidewall emitter transistor | |
| US5024957A (en) | Method of fabricating a bipolar transistor with ultra-thin epitaxial base | |
| US5101256A (en) | Bipolar transistor with ultra-thin epitaxial base and method of fabricating same | |
| US5496745A (en) | Method for making bipolar transistor having an enhanced trench isolation | |
| US5484737A (en) | Method for fabricating bipolar transistor | |
| JP3132101B2 (ja) | 半導体装置の製造方法 | |
| US4847670A (en) | High performance sidewall emitter transistor | |
| US5616508A (en) | High speed bipolar transistor using a patterned etch stop and diffusion source | |
| US4252581A (en) | Selective epitaxy method for making filamentary pedestal transistor | |
| US6642553B1 (en) | Bipolar transistor and method for producing same | |
| US5693979A (en) | Semiconductor device | |
| JPH01102961A (ja) | 側壁エミッタを有する縦型半導体装置 | |
| EP0530497A1 (en) | Bipolar transistor | |
| US4799099A (en) | Bipolar transistor in isolation well with angled corners | |
| US5504363A (en) | Semiconductor device | |
| US7811894B2 (en) | Bipolar junction transistor and manufacturing method thereof | |
| KR900001035A (ko) | 분리식 수직형 수퍼베타 바이폴라 트랜지스터를 제조하기 위한 방법 | |
| KR0149434B1 (ko) | 쌍극자 트랜지스터 및 그 제조방법 | |
| JPH034539A (ja) | 半導体装置及びその製造方法 | |
| JPH06168951A (ja) | 半導体装置の製造方法 | |
| JPH04294543A (ja) | 半導体装置の製造方法 | |
| JPH06104270A (ja) | 半導体装置 | |
| JPH04137733A (ja) | バイポーラトランジスタおよびその製造方法 | |
| JPH10335343A (ja) | 半導体装置の製造方法 |