KR100292330B1 - 반도체장치와그제조방법및실리콘절연기판의제조방법 - Google Patents

반도체장치와그제조방법및실리콘절연기판의제조방법 Download PDF

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Abstract

본 발명의 목적은 베이스폭에 대해 좁은 폭의 베이스영역을 가지고, 매우 정확한 베이스폭을 가지는 측면 바이폴라 트랜지스터를 구성할 수 있는 반도체소자와 그 제조방법을 제공하는 것이다.
본 발명의 구성은 실리콘절연기판구조의 측면 바이폴라 트랜지스터를 형성함에 있어서, 단결정 실리콘으로 이루어진 반도체부로 구성된 트랜지스터 형성영역이 실리콘 산화기판과 같은 절연체기판위에 배열되고, 고집적 불순물 확산층이 배열된 후, 트랜지스터 형성영역위에 콜레터 영역을 만들고, 베이스 취출 전극이 연결되고, 실리콘 산화막을 거쳐서, 베이스영역이 형성된다. 베이스 취출 전극이 폴리실리콘의 박막구조, 산화실리콘막, 박박구조의 측면에 형성된 폴리실리콘측벽에 의해 구성되고, 실리콘 산화막의 측벽은 베이스 취출전극위에 형성되고, 베이스 취출전극, 에미터취출전극, 콜렉터 취출전극이 측벽에 의해 분리됨으로 측면 바이폴라 트랜지스터는 구성된다.

Description

반도체장치와 그 제조방법 및 실리콘 절연기판의 제조방법
제1a도에서 제1g도는 결합된 SOI의 제조방법을 나타낸 것이다.
제2a도에서 제2b도는 SOI바이폴라 트랜지스터의 구조를 나타낸 것이다.
제3a도에서 제3d도는 관련된 기술의 또 다른 SOI바이폴라 트랜지스터의 제조방법을 나타낸 것이다.
제4a도는 관련된 기술의 S0I바이폴라 트랜지스터의 에미터와 베이스 근방부분을 나타낸 것이다.
제5a도에서 제5e도는 또 다른 관련된 기술로서 SOI바이폴라 트랜지스터의 제조방법과 그 구조를 나타낸 것이다.
제6도는 또 다른 관련된 기술로 SOI바이폴라 트랜지스터 구조의 단면도를 나타낸다.
제7a도에서 제7c도는 또 다른 관련된 기술로서, SOI트랜지스터를 제조하기 위한 SOI기판의 제조방법을 나타낸 것이다.
제8a도에서 제8f도는 본 발명에 따른 제 1실시예로서 SOI바이폴라 트랜지스터의 제조방법과 그 단면구조를 나타낸다.
제9a도에서 제9e도는 본 발명에 따른 제 2실시예로서 SOI바이폴라 트랜지스터의 제조방법과 그 단면구조를 나타낸다.
제10a도에서 제10h도는 본 발명에 따른 제 3실시예로서 SOI바이폴라 트랜지스터의 제조방법과 그 단면구조를 나타낸다.
제11a도에서 제11f도는 본발명에 따른 제 4실시예로서 SOI바이폴라 트랜지스터의 제조방법과 그 단면구조를 나타낸다.
제12도는 본 발명에 따른 제 5실시예로서 SOI바이폴라 트랜지스터의 제조방법과 그 단면구조를 나타낸다.
제13a도에서 제13c도는 본 발명에 따른 제 6실시예로서 SOI바이폴라 트랜지스터의 제조방법과 그 단면구조를 나타낸다.
제14a도에서 제14b도는 본 발명에 따른 제 7실시예로서 SOI바이폴라 트랜지스터의 제조방법과 그 단면구조를 나타낸다.
제15a도에서 제15d도는 본발명에 따른 제 8실시예로서 SOI바이폴라 트랜지스터의 제조방법과 그 단면구조를 나타낸다.
제16a도와 제16b도는 도면 15a에서 15d에서 보여진 SOI기판의 표면에서 안쪽으로 산소 농도의 측면도를 나타낸다.
〈도면의 주요부분에 대한 부호의 설명〉
11 : 외부베이스전극 13 : 에미터 영역
21 : 베이스 영역 20 : 콜렉터 영역
16 : 폴리 실리콘 17 : 베이스 취출 전극
14,19 : 측벽 31 : 산화실리콘
32 : 절연체부 37 : 폴리실리콘
38,41 : 폴리실리콘 측벽 44 : 산화실리콘막
45 : P+형 폴리실리콘 46,47 : 산화실리콘 측벽
39,40 : 산하실리콘 측벽 51 : 베이스
53 : 에미터 62 : 절연체부
61 : 산화박막 70 : 박막반도체부
64 : 에미터 65 : 콜렉터
66 : 실리콘 질화막 67 : P+폴리실리콘
68 : 산화실리콘 71,72 : 폴리실리콘 측벽
70a,70b : 오목부 76 : 폴리실리콘
82 : 폴리실리콘 85 : 산화실리콘
81,84,85 : 산화실리콘 87 : P확산층
89 : N확산층 110 : 반도체부
121 : 제 1도체 폴리실리콘 122 : 절연체
123 : 박막구조 124 : 측벽
125,126 : 절연측벽 127,129 : 제 3도체 폴리실리콘
131 : 확산층(에미터) 132 : 확산층(베이스)
133 : 확산층(콜렉터) 142 : 절연체부
150 : 반도체부 161 : 제 1도체(P+폴리실리콘)
162 : 절연체(SiO2) 152,153 : 오목부
172 : 제 2도체(P+폴리실리콘) 174 : 절연체(SiO2)
143 : 확산영역(에미터) 144 : 확산영역(베이스)
145 : 확산영역(콜렉터) 176 : 제 3도체
182 : 절연부분(SiO2) 190 : 반도체부분
185 : 박막구조 214 : 제 1도체 폴리실리콘
215 : 절연체 231,232 : 제 2도체의 측벽
190 : 반도체부분 192 : 반도체부분의 제거된 부분
234 : 절연체측벽 211 : 확산영역
236 : 전도체(제 3도체) 폴리실리콘 183 : 절연체의 제거된 부분
238 : 실리싸이드부분 256 : N확산층
257 : P+확산층 258 : P+확산층
264 : 폴리실리콘 259 : 에미터층(N+확산층)
260 : 콜렉터취출영역(N+확산층) 261 : 베이스영역(P확산층)
264 : 에미터취출영역(폴리실리콘) 262 : 에미터전극
263 : 콜렉터영역 273 : 콜렉터영역(N확산층)
277 : 베이스영역(P확산층) 278 : 에미터전극
279 : 콜렉터전극 284 : 에미터취출영역(폴리실리콘)
285 : 제 2콜렉터취출영역(폴리실리콘) 286 : 베이스취출영역
287 : 에미터영역(N+확산층) 289 : 제 1콜렉터취출영역(N+확산층)
288 : 제 1콜렉터취출영역(N+확산층) 297 : 베이스영역(P확산층)
298 : 에미터전극 299 : 콜렉터전극
300 : 베이스전극 306 : 폴리실리콘
307 : 에미터영역(N+확산층) 308 : 콜렉터취출영역(N+확산층)
309 : 베이스취출영역(P+확산층) 310 : 베이스영역(P+확산층)
311 : 베이스전극 321 : 기판
본 발명은 반도체소자와 그 제조방법에 관한 것이다. 본 발명은 일예로, 측면 바이폴라 트랜지스터와 그 제조방법에 이용될 수 있으며 특히, 본 발명은 SOI(Silicon on insulating substrate : 실리콘 절연기판)구조의 측면 바이폴라 트랜지스터와 그 제조방법에 이용될 수 있다.
SOI구조의 바이폴라 트랜지스터는 정합정전용량(Cjs)을 감소시키고, α선저항 등의 개선을 위해 고안된 것이다.
한편, 바이폴라 트랜지스터의 동작특성을 향상시키고 개선시키기 위한 구조로서, 베이스 폭을 쉽게 줄일수 있는 수직바이폴라 트랜지스터가 고안되었다.
수직바이폴라 트랜지스터에서는, 일반적으로 매립층을 기생저항을 감소시키기 위하여 형성하였다. 그러므로, 매립층을 형성하는 경우에, 바이폴라 트랜지스터를 형성하기위한 영역이 증가하기 때문에, 고집적이 어려워진다.
상기를 감안하여, 베이스폭을 쉽게 줄일 수 있는 SOI구조의 측면 바이폴라 트랜지스터가 고안되었다.
SOI구조의 반도체소자에 대한 많은 고안과 그것을 형성하기 위한 여러 가지 수단들이 있다. 그 수단들은 본 발명이 SOI구조에 적용될 때 사용될 수 있다. 그 형성방법의 한가지로서 결합 SOI구조 형성방법으로 불리우는 방법이 알려져 있다. 도면 3을 참조하여 상술한 방법에 관한 SOI구조의 형성을 설명한다("웨이퍼 본딩방법을 이용하여 제작된 저손실 SOI MOS FET", M.Hashimoto 등, 고체상태의 소자와 물질에 관한 21번째 회의, 도쿄, 1989, pp89-92).
제 1-a도에 도시한 바와 같이, 실리콘기판(1)의 한쪽 표면( 매우 평평한 실리콘 웨이퍼가 일반적으로 사용되고, 이하 기판 A로 명명한다)은 1,500Å이나 그 이하 깊이의 오목부를 형성하기 위하여 사진석판술이나 에칭기술을 이용하여 패턴이 만들어 진다.
그리고, 절연체부(2)는 CVD 등의 방법에 의해 표면에 산화실리콘층을 형성함으로서 만들어 진다. 따라서, 제 1-b도에 나타난 바와 같이 실리콘 기판(1)의 한면에 형성된 절연체부(2)가 얻어진다. 절연체부(2)는 도면에 나타난 바와 같이 패턴된 실리콘 기판(1)의 표면형상과 일치하는 평평한 막으로 형성되어 있다.
더욱이, 폴리실리콘 막등은 결합된 층(3)으로서 CVD 등의 방법 등에 의해 절연체부(2)위에 5㎛의 두께로 형성되어 있다(도면 1-c참조).
폴리실리콘 필름은 결합층(3)으로서 매우 완만한 결합 표면을 형성하기 위하여 다음공정에서 덧붙이는 다른 기판(제 1-e도의 B로 표시한 기판 4)위에 배열된다. 그러면, 결합층(3)의 표면은 매우 완만한 표면을 형성하기 위하여 연마에 의해 평평해 진다(도면 1-d).
이 경우, 결합층(폴리실리콘만)은 남아 있는 막으로서 3㎛나 그 이하의 두께로 감소된다.
또 다른 기판(4)(이하 기판B로 명명한다)는 결합층(3)의 연마된 표면에 밀착된다.
양 표면은 제 1-e도에 나타난 연결된 구조를 얻기 위하여 강한 압력결합에 의해 연결된다.
일반적으로, 이것은 표면사이에 배열된 물이나 수산기군의 작용에 의한 수소결합에 의해 얻어진 강한 접합이라 불린다. 그리고, 이것은 매우 강한 접합을 얻기 위하여 열에 의해 일반적으로 온도상으로 결합된다. 결합세기는 일반적으로 200kg/cm2나 그 이상보다 크고, 경우에 따라서 2,000 kg/cm2정도이다. 결합되는 다른 기판(4)(기판B)처럼, 기판(1)과 같은 실리콘기판(기판A)이 일반적으로 사용된다. 열처리는 통상 결합후에 하게 되므로, 열팽창계수와 같은 물리적 성질이 서로 같지 않다면, 손실이 야기될 수도 있다. 이러한 문제 없이, 예를 들면, 다른 기판(4)이 단지 지지기초로서 기능하는 제 1도의 종래의 기술의 경우에, 이 기판이 반드시 실리콘기판이 아닐 수도 있다.
그러므로, 결합되어 있는 또 다른 기판(4) (기판 B)위에 형성된 소자의 경우에, 소자를 형성하는 역할을 할 수 있는 반도체기판이 필요하게 된다.
그러면, 기판(1)이 제 1-f도에 나타낸 구조를 얻기위해 기판의 실리콘 부분은 잔류막으로서 약 5㎛ 이하의 두께로 축소되도록 연마된다. 제 1-f도에서, 수직관계는 제 1-e도를 반전시킨 것이다. 수직관계는 연마나 그 다음으로 선택연마를 하기위하여 윗면에 기판(1)을 놓기위해 뒤집어지고, 그 다음으로 연마가 가해진다. 이 경우에, 절연체부(2)가 노출될때까지 정밀한 최종연마가 가해진다. 그러면, 굴곡이 있는 절연체부가 둘러 싸여지고, 실리콘부(10)가 절연체부(2)위에 놓여진 제 1-g도에 나타낸 것같은 구조가 얻어진다. 실리콘부(10)은 SOI막을 형성한다. 실리콘부(10)가 절연체부(2)에 놓여진 구조(SOI구조)에서, 소자의 각각은 실리콘부(10)위에 형성된다. 제 1-g도에 나타난 것처럼, 실리콘부(10)가 각각 절연체부(2)에 의해 둘러 싸여있으므로 이 구조에서는 처음부터 완전한 소자분리가 이미 얻어진 것이다.
상술한 방법에 의해 형성되는 SOI구조는 다양하게 이용할 수 있으며, 여기서는 측면 바이폴라 트랜지스터를 형성하는 경우에 대하여 설명한다. 즉, 상기의 SOI구조의 측면 바이폴라 트런지스터는 제 2도를 참조하여 이후 설명한다. 제 2-a도는 개략의 구성도이고, 제 2-b도는 제 2-a도면의 Ⅲ-Ⅲ선을 따라 절단한 단면의 개략 단면도이다.
제 2-b도에서와 같이, 단결정 실리콘으로 이루어진 반도체부(13)로 구성된 트랜지스터 형성영역이 절연체부(12)(예를 들면, 실리콘 산화기판과 같은 절연체기판)위에 배열된다.
트랜지스터에 영역을 형성하는데 있어서, 에미터영역(13), 베이스영역(21), 콜렉터영역(20)과 콜렉터접촉을 형성하기 위하여 고집적 불순물 확산층(도면 왼쪽의 n+ 부분)이 배열된다. 콜렉터영역(20)은 트랜지스터 형성영역에 의해 형성된다.
더욱이, 트랜지스터 형성영역위에, 베이스 취출전극(17)이 연결되고, 실리콘 산화막을 거쳐서, 제 2-a와 2-b도에 나타낸 것 같이 베이스영역(21)이 형성된다. 그리고 베이스 취출 전극(17)은 폴리실리콘(16)의 박막구조(16), 산화실리콘막(22), 박박구조의 측면에 형성된 폴리실리콘측멱(15, 18)에 의해 구성된다. 더욱이, 실리콘 산화막의 측벽(14, 19)은 베이스 취출전극위에 형성된다. 그리고, 베이스 취출전극(17), 에미터 취출전극(도시하지 않음), 콜렉터 취출전극(도시하지 않음)이 측벽(14, 19)에 의해 분리된다.
측면 바이폴라 트랜지스터는 상기와 같이 구성되어 있다. 제 2-a도에서 인용 수치 11은 외부베이스 전극을 나타낸다.
그러면, 제 3도의 제조공정도를 통해 상술한 측면 바이폴라 트랜지스터의 제조방법을 아래와 같이 설명한다.
제 3-a도에 나타난 것과 같이, 단결정 실리콘으로 이루어진 박막 반도체부(50)는 절연체부(32)(예를 들면 실리콘 산화기판과 같은 절연체기판)위에 형성된다. 이것은 상술한 SOI구조에 의해 형성된다. 박막 반도체부(50)에 N형 불순물이 들어간다. 그다음, 산화실리콘막(44)과 P+형폴리실리콘(45)이 기상성장에 의해 형성된다.
그리고, 제 3-b도에 나타낸 것과 같이, P+형 폴리실리콘(45)과 실리콘 산화막의 박막(44)과 폴리실리콘(37)과 산화 실리콘(31)이 조합된다. 이때 그 폭은 콜렉터 길이에 대응한다.
계속해서, 폴리 실리콘측벽(38,41)은 기상성장과 그 다음으로 이방성 에칭에 의해 에미터 측면의 측벽위에 형성된다. 측벽(38,41)은 베이스 접촉자로 기능한다.
그러면, 에미터 측벽에 절연체도료를 도포한 후, N+이온이 표면전체위로 주입된다.
이것은 콜렉터 접촉자를 형성하기 위하여 고농도 불순물확산영역을 형성한다. 계속해서, 산화실리콘측벽(46, 47)은 폴리실리콘 P+폴리실리콘(37)의 박막과 산화 실리콘막(31)의 측벽위에 기상성장과 다음의 이방성에칭에 의해 형성된다. 그다음, 베이스 이온이 표면전체에 주입된다. 제 3-c도는 이 시점에서 단면구조를 나타낸다.
그후, N+이온이 에미터를 형성하기 위해 표면전체에 주입된다. 계속해서 비교적 두꺼운 산화실리콘측벽(39,40)이 P+폴리실리콘(37)과 산화실리콘막(31)의 박막의 측벽에 형성된다. 그다음, 실리사이데이션 처리가 행해진다. 실리사이드부는 인용수치 42로 표시한다.
산화실리콘측벽(39,40)은 에미터 베이스접합으로부터 실리사이드부(43,48)를 분리하기 위한 기능을 하기 때문에, 폭은 비교적 크게 증가되어야 한다.
그래서, 제 3-d도의 단면구조가 얻어진다. 상술한 바와 같이, 측면 바이폴라 트랜지스터가 형성된다.
그러므로, 제 4도에 나타낸 2차원 불순물측면도에 보여진 것처럼, 베이스(51)와 에미터(53)가 위로부터 측면확산에 의해 형성되기 때문에, 베이스영역(51)의 폭에 깊이의 방향으로 분산이 이루어 진다.
특히, 표면으로부터 떨어져 있으므로 베이스영역(51)의 폭이 증가되어 전류증폴율 (hpE))의 감소와 차단주파수 (fT)의 낮아짐과 같은 원하지 않는 효과를 가져온다. 이것은 실리콘막의 두께의 분산에 기인해 분산특성을 가져온다. 더욱이, 현재의 측면 바이폴라 트랜지스터에서는, 산화실리콘막의 측벽(46,47)을 마스크로 사용하여 이온주입이 적용되기 때문에, 결과적으로, 베이스와 에미터는 상기 확산에 의해 형성된다. 베이스영역의 폭은 산화실리콘막의 측벽(46, 47)의 폭에 영향을 받아 손상을 받는 경향이 있고, 또한 다음의 열처리에 의해 조정된다.
따라서, 베이스영역의 폭은 산화실리콘막의 측벽(46,47)의 폭과 열처리상태에 따라 변화하므로, 전류증폭인자 (hpE)나 차단주파수 (fT)와 같은 전기적 특성이 변화한다.
그러므로, 베이스폭에 대해 매우 정확한 베이스영역을 가지고, 베이스 폭에 대해 좁은 폭을 가지는 측면 바이폴라 트랜지스터를 제공하는 것이 요구되어 왔다.
상기의 목적을 달성하기 위하여, 제 5도에 나타난 반도체소자의 제조방법에 대하여 제 5도에 나타낸 기술은 제 1도체와 절연체를 포함하는 박막구조를 형성하는 것, 박막구조의 측벽의 부분과 접촉하기 위하여 제 2도체의 측벽을 형성하는 것, 도체의 측벽과 접촉하기 위하여 절연체의 측벽을 형성하는 것과 박막구조의 측벽과 절연체를 마스크로 사용하여 일부를 제거하고 반도체 기판의 제거된 부분에 제 3도체를 매립하는 것과 제 3도체를 확산원으로 사용하여 확산층으로 에미터나 베이스를 형성하는 것을 포함한다.
그러므로, 상술한 기술에, 오직 박막구조의 측벽과 접촉하기 위하여 제 2도체의 측벽을 형성하는 것이 필요하기 때문에 제 2절연체는 박막구조의 저면에 부분영역으로 형성되고, 제 2도에체의 측벽은 제 2절연체를 마스크로 사용하여 형성된다. 따라서, 박막구조를 형성하는 제 1절연체를 제조할 때, 제 2절연체에 높은 선택비를 제공하는 것이 필요하고, 공정의 관점에서 자유의 정도가 좁아서 에칭가스등에 많은 제한이 있는 문제가 제기된다.
제 5도를 참조하여 상기의 기술에 대하여 아래와 같이, 좀더 자세하게 설명한다.
제 5-a도에 나타낸 것 같이, 단결정 실리콘으로 구성된 박막층에 반도체부(70)를 형성하기 위하여 절연체기판인 절연체부(62)(예를 들면 실리콘 산화기판)위에 형성된다. N형 불순물이 박막반도체부(70)에 주입된다. 이 구조를 형성하기 위하여, 현재의 웨이퍼본딩기술(일예로, 상술한 내용 참조)과 선택적으로 산화기술이 사용될 수 있다.
그러면, 5-b도에 나타낸 것처럼, SOI와 같은 산화박막(61)은 CVD에 의해 형성되고, 산화박막(61)이 도시한 바와 같이 단결정박막층이 있는 반도체부(70)과 같이 열려진다.
그리고, 5-c도에 나타낸 것처럼, 실리콘질화막(66)의 박막(65), P+폴리 실리콘(67)과 산화실리콘막(68)이 CVD에 의해 형성된다. 그리고, 실리콘질화막(66)의 박막(65), P+폴리실리콘(67)과 산화실리콘막(68)이 조합된다. 이 경우, 제 5-b도처럼 박막(65)의 한끝이 산화박막(61)을 덮도록 조합된다. 이에 더하여, 측면이 뒤덮히도록 산화박막을 남겨두는 것이 필요하기 때문에, 일예로 CH2F2+C02가스에 의한 등방성에칭기술을 사용하여 실리콘질화막(66)이 조합되어야 한다. 이것은 산화막에 지해 높은 선택비로 실리콘질화막을 에칭시킨다. 따라서 이 공정에서 첫 번째 절연체 (실리콘질화막(66))을 조합하자마자 제 2절연체(산화막(61))에 높은 선택비를 제공하는 방법을 사용하는 기술적인 제약과 같은 문제가 야기된다.
제 5도의 실시예에서, 폴리 실리콘 측벽(71,72)이 박막(69)의 측벽위에 화학기상성장과 이어서 제 5-d도에 나타낸 것처럼 이방성에칭에 의해 형성된다.
측벽(71, 72)은 베이스접촉자로서 기능한다. 그러므로, 산화박막(61)이 제 5-c도의 박막(65)의 한 끝에 남겨지기 때문에, 이 부분에서 측벽(71)이 단결정 실리콘막층인 반도체부(70)와 연결되지 않는다. 따라서, 오직 베이스 접촉자로서 기능하는 측벽(72)은 단결정 실리콘박막층으로서 박막(69)의 측벽의 한끝(도면의 왼족 끝부분)에만 반도체부(70)와 연결될 수 있다.
더욱이, 산화실리콘막의 측벽(73,74)은 기상성장과 다음의 이방성에칭에 의해 박막(69)의 측벽에 형성된다. 이 측벽(73, 74)은 나중에 형성되는 에미터접촉자로부터 분리막으로서 기능한다.
따라서, 단결정 실리콘박막층으로서 노출된 반도체부(70)는 실리콘 산호막(73,74)의 측벽을 마스크로서 사용하고 아래의 절연체기판(62)까지 에칭에 의해 제거된다.
에칭을 통해 제거하여 형성되는 오목부는 인용부호 70a, 70b로 나타낸다.
그리고, 제 5-e도에 나타낸 것처럼, 폴리실리콘(75,76)은 제 5-d도의 단결정 실리콘박막층부(70)의 오목부(70a,70b)에 매립된다.
그리고, 절연도료로 콜렉터측면(도면의 오른쪽 부분)을 덮은후, P+이온 불순물이 표면전체에 주입된다. 이것은 한면(도면의 왼쪽부분)상의 P+형으로 폴리실리콘(76)을 만든다. 따라서 어닐링이 단결정 실리콘 박막층 반도체부(70)의 표면과 평행(도면에서 수평방향)으로 베이스(63)을 형성하기 위하여 폴리실리콘(76)을 확산원으로서 이용하여 실시된다. 이 방법은 실제적으로 일정한 농도로 단결정 실리콘 박막층 반도체부(70)의 깊이 방향으로(도면의 수직방향)확산원으로부터 베이스(63)을 만들도록 형성함으로, 종전의 기술에서 문제점을 야기시켰던 기판의 깊이 방향으로의 불순물농도가 균일하지 못한 것이 해결될 수 있다. 더욱이, 불순물 확산원은 베이스접촉 전극으로서 기능을 하는 측벽(62)에 의해 규정되고, 그 위에 자기정합에 의해 형성된다.
그리고, N+이온 주입이 표면전체에 실시되고, 어닐링을하여 폴리 실리콘(75, 76)을 확산원으로 사용하여 에미터와 콜렉터 접촉을 형성하기 위하여 고농도 불순물 확산영역을 형성한다.
종래 기술의 문제점인 기판의 깊이방향으로의 불순물농도의 불균일은 역시 베이스의 경우와 마찬가지로 에미터에서도 해결될 수 있다. 에미터 (64)와 콜렉터 (65)도 상기와 같이 형성된다(도면 5-e참조).
그리고, 결정실리콘은 에미터와 콜렉터 취출전극을 남긴채 조합된다.
콜렉터 접촉을 형성하기 위하여 고농도 불순물층이 그와 같이 형성된다.
상술한 바와같이, 제 5도에 나타낸 기술에 따라, 바이폴라 트랜지스터가 박막 SOI기판위에 형성될 때, 베이스폭에 대하여 좁은 폭을 가지고 베이스폭의 깊이방향으로 분산이 없는 베이스영역이 실리콘 기판에 매립된 도체로 형성된 실제적으로 일정한 농도로 불순물 확산원으로 부터의 확산에 의해 베이스와 에미터를 형성함으로서 형성될 수 있으나 고선택비의 에칭기술을 필요로 하고, 공정의 관점에서 자유의 정도가 좁아서 에칭가스등과 같은 것에서 많은 제한이 있고, 쉬운 제조절차가 언제나 얻어지는 것은 아니다.
상기의 기술에서, 불순물 확산원은 균일한 농도로 실리콘 반도체부에 매립되고, 베이스와 에미터는 불순물 확산원으로 부터의 확산에 의해 형성된다.
이것은 베이스폭에 비해 좁고 베이스방향으로의 분산이 없이 베이스 영역을 형성하는 것을 가능하게 한다.
더욱이, 소자영역의 감소, 소자특성에 있어서의 개선과 집적농도의 개선은 베이스 취출전극으로 자기정합을 통해 일정한 통도로 불순물 확산원을 형성함으로 가능하다.
그러므로, 상기의 배경기술에 의한 측면 바이폴라 트랜지스터에서, 에미터 취출전극이 실리콘 반도체부에 매립된 불순물 확산원에 의해 형성되면 불순물 확산층으로서 예를들어 폴리실리콘이 사용되지만, 이 경우 특성의 개선을 방해하는 에미터저항의 감소에 대한 제한이 있다.
다음은 두 번째 관련 기술에 대하여 설명한다.
SOI구조의 바이폴라 트랜지스터는 예를들면, 낮은 기생정전용량의 개선, 래치업프리(latch-up free)와 a선 저항과 같은 목적을 가지고 개발중이다.
제 6도는 현방법에 의해 제작되는 SOI구조의 바이폴라 트랜지스터의 단면도를 나타낸다.
제 6도의 바이폴라 트랜지스터에, N형실리콘기판이 산화실리콘(81)표면전체에 걸쳐 결합되어 있고, 필드산화막(91)과 산화실리콘(84)을 소자분리하기 위하여 형성한 후, 접촉구멍이 콜렉터영역위에 개방된다. 그러면, 폴리실리콘과 산화실리콘을 계속적으로 N형 기판위 표면전체에 형성한후, 폴리실리콘(82)과 산화실리콘(85)이 콜렉터영역에 남겨져있는 동안 폴리실리콘과 산화실리콘이 제거된다.
그러면, N형기판의 표면전체에 보론(Boron)을 주입한 후, 실리콘 질화(SiN)측벽(82)이 형성되고, 베이스취출영역을 절연도료패턴으로 덮은 후에 비소가 이온주입된다. 이 경우, 실리콘 질화측벽(82)아래에 P이온이 남겨지고, P이온을 다른영역에 N+확산층(89)와 P확산층(87)을 형성하기 위하여 N+이온과 보상된다. 사이의 절연체막층(92)을 패터닝(patterning)한 후, 알루미늄이 전극(88)을 형성하기 위하여 N형 기판의 표면에 증착된다.
따라서, N+확산층(89)이 에미터 영역을 형성한다. P확산층(87)은 베이스영역을 형성하고, N확산층(83)은 콜렉터영역을 형성한다.
그러므로, 제 6도에 나타낸 방법에 따라, 비소이온에 대하여 베이스영역(87)은 실리콘질화측벽(82)을 사용하여 형성된다. 따라서, 베이스영역의 폭은 측벽의 폭에 의해 조절된다. 그러므로, 측벽의 폭을 변화하고 조절하기가 힘들기 때문에 베이스폭도 또한 조절하기 힘든 문제를 야기시킨다.
더욱이, 베이스취출영역이 베이스폭의 방향에 직각인 방향으로 형성되기 때문에 길이방향을 따라 베이스 전류가 흐르고, 베이스저항은 문제를 일으킬 정도로 많이 증가한다.
또한, SOI구조의 트랜지스터에서, 래치업프리와 감소된 기생정전용량은 완전한 절연체 분리에 의해 실현가능하다.
SOI기판을 얻는 방법의 한가지로, 산소의 이온주입을 1017cm-2정도로 주입하는 방법(이하 줄여서 주입으로 명명한다)와 그 다음의 고온도 어닐링이 알려져 있다. 이것은 단결정 실리콘층을 비교적 간단하고 재생산가능하게 형성할 수 있기 때문이다.
더 자세하게, 산소이온주입은 제 7-b도에 부호(I)로 표시하여 개략적으로 나타낸 것처럼 일예로, 1017cm-2정도로 실리콘 반도체기판(91)에 제 7-a도처럼 실시한다.
그리고 어닐링은 1250℃에서 산화실리콘막을 절연막(92)으로 얻기위하여 확산화로에서 실시되고 결정실리콘막(93)이 그 위에 형성되어 제 7-c도의 구조가 얻어진다.
상기와 같이 알려진 기술에서,약 1250℃온도로 몇시간동안 확산화로에서 어닐링하는 것은 산소주입후 열처리로 사용된다. 이 고온도 어닐링은 기판으로부터 산소를 밖으로 확산하는 것과 배열하는 것과 더욱이, 결정 실리콘층과 산화층을 형성함으로서 다량주입에 의한 재덮음결함에 의해 급작스러운 주입으로 산소분산으로 만들어진 무딘 경사면을 예리하게 만들기 위해 실시된다.
그러므로, 어닐링이 고온에서 실시되기 때문에, 경사선과 같은 결점이 실제사용에 있어 문제를 일으키기 쉽다.
또한, 1250℃정도에서의 어닐링이 여전히 1017cm-2정도의 주입에 의한 손상의 복구에 불충분하다.
그러므로, 고온도 열처리는 불가피하게 이 방법으로 산화실리콘층을 형성하기 때문에 다층산화 실리콘기판을 얻는 것이 어렵다.
본 발명의 첫 번째 목적은 베이스폭에 대해 좁은 폭의 베이스영역을 가지고, 고차원적으로 정확한 베이스폭을 가지는 측면 바이폴라 트랜지스터를 구성할 수 있는 반도체소자와 그 제조방법, 특히, 제조공정의 관점에서 제약이 적고, 쉬운 공정으로 얻을 수 있는 반도체소자와 그 제조방법을 제공하는 것이다.
본 발명의 두 번째 목적은 반도체부에 일정한 농도로 불순물 확산원을 실제적으로 매립하고 불순물 확산원으로부터 확산에 의해 저항(에미터 저항)을 감소시킬 뿐만아니라 확산영역을 형성함으로 반도체소자의 베이스폭과 같은 확산영역에 대해 좁은 폭을가지고 베이스와 같은 확산영역의 폭의 깊이방향으로의 분산이 없는 확산영역 베이스영역을 형성할수 있는 측면 바이폴라 트랜지스터를 제공하는 것이다.
본 발명의 세 번째 목적은 쉽게 조절할 수 있고 안정된 베이스폭을 가지고 감소된 베이스저항과 콜렉터저항을 가지는 SOI구조의 바이폴라 트랜지스터를 가지는 반도체소자와 그 제조방법을 제공하는 것이다.
본 발명의 네 번째 목적은 경사선과 같은 결점을 덜일으키고 고농도의 산소이온주입을 일으킬 수 있는 결점을 재저장할 수 있고, 더욱이, 다층 SOI기판을 형성할 수 있는 SOI기판을 제조하는 방법을 제공하는 것이다.
[실시예]
도면을 참조하여 본 발명에 따른 첫 번째 실시예를 설명한다.
실시예에서 SOI구조의 측면 바이폴라 트랜지스터는 다음과 같이 설명할 수 있다.
제 8-a도 처럼, 단결정 실리콘으로 만들어진 박막층이 절연부(102)위에 절연기판(일예로, 실리콘 산화기판)으로 반도체부(11)를 만들기 위하여 형성된다.
N형 불순물이 박막층 반도체부(110)에 상기 구조를 형성하기 위하여 들어간다. 현재의 웨이퍼 본딩기술(상기와 같은)과, 선택적으로 산화기술을 사용할 수 있다. 그래서 제 8-a도의 구조를 얻을 수 있다.
제 8-b도처럼, 산화실리콘과 같은 산화박막, 제 1도체로서 P+폴리실리콘(121) 그리고, 절연체로 산화실리콘막(122)을 포함하는 박막(123)이 CVD방법으로 형성된다.
따라서, 산화박막(111), P+폴리실리콘과 실리콘산화막을 포함하는 박막구조(123)가 포토절연도표와 같은 것으로 만들어진 마스크(103)를 사용하여 조합된다. 이때, 박막구조(123)의 한 끝이 반도체기판부(110)위에 그것의 다른 끝이 절연부기판(102)위에 형성되는 동안 얻을 수 있다. 그러므로 제 8-b도의 구조를 얻을 수 있다. 그러므로, 제 8-b도의 구조를 얻을 수 있다.
제 8-c도처럼, 제 2도체 측벽(101,124)은 박막구조(123)의 측벽에 폴리실리콘으로 형성된다. 측벽(124)은 베이스접촉자로 기능한다.
이 경우, 상기의 공정에서 박막구조(123)가 절연부기판(102)위에 형성되기 때문에, 이 부분과 접촉하는 측벽(101)이 단결정 실리콘박막 반도체부(110)와 연결되지 않는다. 따라서, 베이스 접촉자로 기능하는 측벽(124)이 단결정 실리콘박막층 반도체부(110)와 단지 박막구조(123)의 측벽 끝에 연결된다. 그래서, 제 8-c도의 구조를 얻을 수 있다.
그러므로, 제 8-d도 처럼, 박막구조(123)과 반도체기판(110)위의 폴리실콘측벽(121,127)은 절연도료와 같은 방어막(105)으로 덮여지고 노출부는 제거된다. 그러므로, 폴리실리콘측벽(106)의 구조의 왼쪽이 오직 박막구조(123)의 측벽부분과 연결된다. 제 8-d도처럼 형성된 반도체기판부(110)와 연결된다.
그리고, 제 8-e도처럼, 절연측벽(125,126)은 박막구조(123)의 측벽에 기상증착과 그다음으로 이방성에칭에 의해 형성된다. 측벽(125,126)은 분리막으로서 기능하고, 다음 베이스접촉자와 에미터접촉자가 형성된다.
따라서, 노출된 단결정 실리콘박막층 반도체부(110)은 바닥 절연기판부(102)부분까지 실리콘산화막의 측벽(125,126)을 마스크로 사용하여 에칭에 의해 제거된다. 그래서, 제 8-e도의 구조를 얻을 수 있다. 에칭에 의한 제거부분위에 형성된 오목부는 수치(108, 109)로 표시한다.
그리고, 제 8-f도처럼, 제 3도체로서 폴리실리콘(127,129)은 상기의 공정에서 기상 증착에 의해 형성된 단결정박막층반도체부(110)의 오목부(108,109)위에 매립된다.
그리고, 콜렉터부분(도면의 오른쪽 부분)에 절연도료를 도포한 후, P+이온주입이 표면전체에 행해진다. 따라서, 베이스(132)는 폴리실리콘(127,129)을 확산원으로 사용하여 어닐링함으로 단결정 실리콘박막층(도면의 수평방향)의 표면층에 평행인 방향으로 형성된다.
상기의 방법에 의해, 베이스(132)는 확산원으로부터 실제적으로 일정한 농도로 단결정 실리콘박막층 반도체부(110)(도면의 수직방향)의 깊이 방향으로 형성될 수 있고, 그러므로, 관련된 기술의 문제점인 기판의 두께방향으로의 일정하지 않은 불순물 농도문제를 해결할 수 있다.
더욱이, 불순물확산층은 상기공정에서 형성된 측벽(124)이 있는 베이스 접촉전극과의 자기정합에 의해 형성된다.
그리고, 표면전체에 N+이온을 주입하고 어닐링을 한후, 확산원으로서 폴리실리콘(127, 129)를 사용하여 에미터(131)와 콜렉터(133)의 접촉자를 형성하기 위하여 고농도로 불순물 확산영역이 형성된다.
에미터에 있어서도, 관련된 기술의 문제점, 즉, 기판의 깊이방향으로의 불순물농도의 불균일은 상기의 베이스경우에서와 같이 해결될 수 있다.
따라서, 폴리실리콘(81,82)는 에미터와 콜렉터 취출전극을 남겨둔채 조합된다. 그래서 콜렉터 접촉자를 형성하기 위한 고농도 불순물 확산층이 얻어진다.
본 발명에서, 제 2도체의 측벽이 오직 박막구조의 측벽부분과 접촉하기 위하여 형성되었을 때 제 2도체의 측벽이 박막구조의 측벽의 표면전체에 형성되기 위하여 처음으로 형성된다. 그리고, 그 다음으로, 목적한 바를 얻기 위하여 불필요한 부분이 제거된다. 따라서 지금까지 요구되어 왔던 높은 선택비의 에칭기술의 필요없이 쉬운처리방법으로 제조될 수 있다.
본 실시예에 따른 발명에서 확산영역의 폭(베이스폭 등)에 비하여 좁은 크기와, 확산영역의 깊이방향에서 분산이 없는 베이스영역과 같은 확산영역은 실리콘과 같은 반도체부분에 실제적으로 일정한 농도로 매립된 불순물 확산원으로 부터의 확산에 의해 반도체소자(예를 들어, 측면바이폴라트랜지스터)와 확산영역(베이스, 에미터등)을 형성시킴으로써 형성될 수 있다. 더구나, 불순물 확산원을 일정한 농도의 자기정합에 의해 영역취출전극(베이스취출전극)을 가지고 형성함에 의해 소자영역의 감소, 소자특성의 개선 그리고 집적도의 정도를 개선시키는 것이 가능하다.
더구나, 베이스 취출전극등은 도체측벽을 활용하므로 쉽게 형성될 수 있으므로 베이스 접촉자의 폭은 감소될 수 있다.
즉, 본 발명에 따라, 베이스폭에 대해 좁은 크기의 베이스영역과 고차원의 정확도를 가진 베이스영역을 가지기 위하여 측면 바이폴라 트랜지스터와 더 자세하게, 제조공정과정에서 제한이 적은 반도체소자를 구성할 수 있고, 그것의 제조방법뿐만 아니라 쉬운절차로 얻을 수 있는 기술을 제공하는 것이 가능하다.
이하 제 2실시예에 대하여 설명한다. 이 실시예에서, 산화실리콘 측면 바이폴라 트랜지스터에 본 발명을 실시하였고, 제 9도를 참조하여 설명한다.
제 9-a도처럼, 단결정실리콘을 포함하는 박막층이 절연기판(일예로, 실리콘산화기판)인 절연부(142)위에 반도체부(150)을 만들기 위하여 형성된다. N형 불순물이 박막층 반도체부(150)에 상기 구조를 형성하기 위하여 들어간다. 일예로 상술한 바와 같은 현재의 웨이퍼본딩 기술과 산화기술이 선택적으로 사용될 수 있다.
제 9-b도 처럼, SiO2와 같은 산화박막(151)이 CVD에 의해 형성되고, 산화박막(151)이 반도체부(150)의 부분을 도면과 같이 단결정 실리콘 박막층으로서 노출하기 위하여 개방된다.
그리고, 제 9-c도처럼, 실리콘산화막(160)과 P+폴리실리콘(161)은 제 1도체로서 절연체로 실리콘산화막(162)을 포함하는 박막(163)이 형성된다.
그리고, 질화 실리콘(160), P+폴리실리콘(161)과 실리콘산화막(162)을 포함하는 박막(163)이 조합된다. 이 경우, 박막의 한끝이 제 9-b도처럼 산화박막(161)을 덮는 것처럼 조합된다.
이에 더하여, 측면에 산화박막이 덮혀지도록 남겨두는 것이 또한 필요하기 때문에, 질화실리콘막(160)이, 예를들어, CH2F2+C02가스를 가지고 이방성 에칭기술을 사용하여 조합된다. 이것은 질화실리콘막(160)을 높은 선택비로 산화막(151)에 에칭하는 것을 가능하게 한다. 더구나, 조립폭은 콜렉터길이를 구성한다.
그리고, 제 9-d도처럼, 폴리실리콘 측벽(171,172)은 연속적으로 박막(163)의 측벽에 기상증착과 그 다음으로 이방성에칭에 의해 제 2도체로서 형성된다. 측벽(171,172)은 베이스 접촉자로서 기능한다. 또한 산화박막(151)이 박막(163)의 한끝에 제 9-c도처럼 남겨지기 때문에, 이 부분의 측벽(171)은 단결정 실리콘 박막층으로 박막(163)의 한끝(측벽 도면에서 왼쪽끝)에만 연결될 수 있는 베이스접촉자로서 측벽(172)은 기능한다.
계속해서, 실리콘산화막의 절연측벽(173,174)는 박막(163)의 측벽위에 기상증착과 그 다음으로 이방성에칭에 의해 형성된다. 측벽(173,174)은 베이스 접촉자와 에미터 접촉자에 계속해서 분리막으로서 기능한다.
그러면, 단결정 실리콘 박막층으로서 노출된 반도체부(150)는 실리콘 산화막(173, 174)의 측벽을 마스크로 사용하여 바닥절연기판(142)까지 에칭에 의해 제거된다. 에칭에 의한 제거에 의해 형성된 오목부는 기호 (152, 153)으로 나타낸다.
그리고, 제 9-e도처럼, 제 3도체로서 폴리실리콘(175,174)는 제 9-d도의 단결정 박막층 반도체부의 오목부(152,153)위에 매립된다.
그리고, 콜렉터부분(도면의 오른족부분)에 절연도료를 도포한 후, P+이온주입이 표면전체에 행해진다. 따라서, 베이스(144)는 폴리실리콘(176)를 확산원으로 사용하여 어닐링함으로 단결정 실리콘박막층 반도체부(150)(도면의 수평방향)의 표면층에 평행인 방향으로 형성된다.
상기의 방법에 의해, 베이스(144)는 디퓨젼소스로부터 실제적으로 일정한 농도로 단결정 실리콘 박막층 반도체부(150)(도면의 수직방향)의 깊이 방향으로 형성될 수 있고, 그러므로, 관련된 기술에서 문제를 일으키는 기판의 두께방향으로의 일정하지 않은 불순물 농도문제는 해결될 수 있다.
더욱이, 불순물 확산층은 상기 순서에서 형성된 측벽(124)이 있는 베이스 접촉단자와의 자기정합에 의해 형성된다.
그리고, 표면전체에 N+이온을 주입하고 어닐링을 한후, 확산원으로서 폴리실리콘(127, 129)를 사용하여 에미터(131)와 콜렉터(133)의 접촉자를 형성하기 위하여 고농도로 불순물 확산영역이 형성된다.
에미터에 있어서도, 관련된 기술의 문제점, 즉, 기판의 깊이방향으로의 불순물농도의 불균일은 상기의 베이스경우에서와 같이 해결될 수 있다.
따라서, 폴리실리콘(81,82)은 에미터와 콜렉터 취출전극을 남겨둔채 조합된다. 그래서 콜렉터 접촉자를 형성하기 위한 고농도 불순물 확산층이 얻어진다.
본 발명에서, 제 2도체의 측벽이 오직 박막구조의 측벽부분과 접촉하기 위하여 형성되었을 때 제 2도체의 측벽이 박막구조의 측벽의 표면전체에 형성되기 위하여 처음으로 형성된다. 그리고, 그 다음으로, 목적한 바를 얻기 위하여 불필요한 부분이 제거된다. 따라서 지금까지 요구되어 왔던 높은 선택비의 에칭기술의 필요없이 쉬운 처리방법으로 제조될 수 있다.
본 실시예에 따른 발명에서 확산영역의 폭(베이스폭 등)에 비하여 좁은 크기와 확산영역의 깊이방향으로 분산이 없는 베이스영역과 같은 확산 영역은, 실리콘과 같은 반도체부분내에 실제적으로 일정한 농도로 매립된 불순물 확산원으로부터의 확산에 의해 반도체소자(예를 들어, 측면 바이폴라 트랜지스터)의 확산영역(베이스, 에미터등)을 형성시킴으로써 만들어진다.
더구나, 불순물 확산원을 일정한 농도의 자기정합에 의해 영역취출단자(베이스취출단자)를 가지고 형성함에 의해 소자영역의 감소, 소자특성의 개선 그리고 집적도의 정도를 개선시키는 것이 가능하다.
더구나, 베이스 취출단자등은 도체측벽을 활용함으로 쉽게 형성될 수 있으므로 베이스 접촉자의 폭은 감소될 수 있다.
즉, 본 발명에 따라, 베이스폭에 대해 좁은 크기의 베이스영역과 고차원정확도를 가진 베이스영역을 가지기 위하여 측면 바이폴라 트랜지스터와 더 자세하게, 제조공정과정에서 제한이 적은 반도체소자를 구성할 수 있고, 그것의 제조방법뿐만 아니라 쉬운절차로 얻을 수 있는 기술을 제공하는 것이 가능하다.
이하 제 2실시예에 대하여 설명한다. 이 실시예에서, 산화실리콘 측면 바이폴라 트랜지스터에 본 발명을 실시하였고, 제 9도를 참조하여 설명한다.
더욱이, 불순물 디퓨젼소스는 베이스 접촉자로서 기능을 하는 측벽(172)에 의해 정의되므로, 자기정합에 의해 형성된다.
그리고, N+이온주입이 표면전체에 걸쳐 실시되고, 어닐링이 실시되므로, 폴리실리콘(175,176)을 확산원으로서 사용하여 에미터와 콜렉터접촉자를 형성하기 위하여 고농도로 불순물 확산영역을 형성하는 것에 의한다.
에미터에서도 역시, 관련된 기술에서 문제인 기판의 깊이 방향으로의 불순물 확산농도의 불일치는 상기의 베이스의 경우와 같이 해결될 수 있다.
따라서, 결정실리콘은 에미터와 콜렉터취출전극을 남겨둔채로 조합된다. 그래서, 콜렉터 접촉자를 형성하기 위하여 고농도로 불순물 확산영역이 형성된다.
특히, 상술한 것과 같이, 이 실시예에 따라 바이폴라 트랜지스터가 박막 SOI기판위에 형성되었을 때, 실리콘반도체부(150)(실리콘기판)에서 베이스와 에미터가 확산영역(143, 144)으로서 실제적으로 일정한 농도로 확산에 의해 불순물 확산원으로부터 형성된다. 이것은 베이스폭에 비해 좁은 폭을 가지고, 베이스폭의 깊이 방향으로 분산이 없는 베이스영역에 의한다.
더욱이, 불순물 확산원을 실제적으로 일정한 농도로 자기정합에 의해 베이스 취출전극을 가지고 형성함으로, 소자의 영역을 감소시킬 수 있고, 소자의 특성을 향상시키고, 집적도를 향상시키는 것이 가능하다.
본 발명에 따라, 베이스폭 비해 좁은 영역을 가지고, 베이스폭에 대해 매우 고차원의 정확도를 가진 측면 바이폴라 트랜지스터나 그와 같은 것으로 실현가능한 반도체소자와 그 제조방법을 제공하는 것이 가능하다.
본 발명에 따른 도면을 참조하여 제 3의 실시예를 설명한다.
이 실시예에서, SOI구조의 측면 바이폴라 트랜지스터는 다음과 같이 설명한다.
제 10-a도 처럼, 단결정 실리콘으로 만들어진 박막층이 절연기판(일예로, 실리콘 산화기판)인 절연부(2)위에 반도체부(150)를 만들기 위하여 형성된다.
N형 불순물이 박막층 반도체부(190)에 들어간다. 상기의 구조를 형성하기 위하여, 현재의 웨이퍼본딩기술과 선택적으로 산화기술이 사용될 수 있다.
그러므로, 제 10-b도 처럼, 산화박막(191)을 포함하는 박막(185), 제 1도체(214)로서 P+폴리실리콘과 실리콘산화박막이 절연체로서 CVD에 의해 형성된다.
따라서, 산화박막(191), P+폴리실리콘과 실리콘산화막을 포함하는 박막구조(185)가 포토절연도료와 같은 방어막(201)을 이용하여 조합된다. 이 경우, 박막구조(185)의 한 끝이 반도체기판부(185)위에 그것의 다른 끝이 절연부기판(182)위에 형성되는 동안 얻어진다.
그러므로, 제 10-c도처럼, 제 2도체의 측벽(231, 232)은 박막구조(185)의 측벽에 폴리실리콘으로 형성된다. 측벽은 베이스 접촉자로 기능한다.
이 경우, 상기의 공정에서 박막구조(185)의 한끝이 절연부기판(182)위에 형성되기 때문에, 이 부분과 접촉하는 측벽(61)이 단결정 실리콘 박막 반도체부(170)와 연결되지 않는다. 따라서, 베이스접촉자로 기능하는 측벽(124)이 단결정 실리콘 박막층 반도체부(190)와 단지 박막구조(185)의 측벽 한쪽끝(단지 도면에서 왼쪽의 측벽(232)에 의해)에 연결된다.
그러므로, 제 10-d도처럼, 박막구조부(185)와 반도체기판(190)위의 폴리실리콘 측벽(232)은 절연도료와 같은 방어막(202)으로 덮여지고 노출부는 제거된다. 그러므로, 폴리실리콘 측벽(232)이 오직 박막구조(285)의 측벽부분과 접촉하도록 남겨지고 기판 반도체부(190)와 연결되는 구조가 형성된다.
그리고, 제 10-e도처럼, 절연측벽(233,234)은 박막구조(185)의 측벽에 실리콘산화막으로서 기상증착과 그다음으로 이방성에칭에 의해 형성된다. 측벽은 나중에 형성되는 베이스 접촉자와 에미터 접촉자로부터 분리막으로서 기능한다.
따라서, 노출된 단결정 실리콘 박막층 반도체부(190)은 바닥절연 기판부(182)부분까지 실리콘산화막의 측벽(233,234)을 마스크로 사용하여 에칭에 의해 제거된다. 에칭에 의한 제거부분위에 형성된 오목부는 수치 192로 표시한다.
그리고, 제 10-f처럼, 제 3도체로서 폴리실리콘은 상기의 공정에서 기상증착에 의해 형성된 단결정 실리콘 박막층 반도체부(190)의 오목부에 제 3도체로서 매립된다.
이 공정에서, 매립된 폴리실리콘은 오목부(192)에 위에서 아래로 내려던져진 형태로 있다.
그리고, 콜렉터부분에 절연도료를 도포한 후, P+이온주입이 표면전체에 행해진다.
따라서, 확산층(211)으로서의 베이스(132)는 폴리실리콘(127,129)의 제 3도체를 확산원으로 사용하여 어닐링함으로 단결정 실리콘 박막층 반도체부(190)(도면의 수평방향)의 표면층에 평행인 방향으로 형성된다.
상기의 방법에 의해, 베이스는 확산원으로부터 실제적으로 일정한 농도로 단결정 실리콘 박막층 반도체부(190)(도면의 수직방향)의 깊이 방향으로 형성될 수 있고, 그러므로, 관련된 기술에서 문제를 일으키는 기판의 두께방향으로의 일정하지 않은 불순물 농도문제는 해결될 수 있다.
더욱이, 불순물 확산층은 상기공정에서 형성된 베이스 접촉단자(측벽(232))와의 자기정합에 의해 형성된다.
그리고, 표면전체에 N+이온을 주입하고 어닐링을 한후, 확산원으로서 폴리실리콘의 제 3도체(235,236)를 사용하여 에미터와 콜렉터의 접촉자를 형성하기 위하여 고농도로 불순물 확산영역(212,213)이 형성된다. 또한, 에미터로서 확산영역에 있어서도, 관련된 기술의 문제점, 즉, 기판의 깊이방향으로의 불순물농도의 불균일은 상기의 베이스경우에서와 같이 해결될 수 있다.
제 10-g도 처럼, 폴리실리콘 근처의 실리콘산화막은 폴리실리콘(제 3도체)(235,236)을 마스크로 사용하여 불화수소산에 의해 제거된다. 이 경우, 절연구조체(185)의 절연체(215)(실리콘산화막)는 부분이 제거되는 것을 방지하기 위하여, 절연도료(237)으로 도포된다.
그리고, 제 10-h도 처럼, 폴리실리콘의 표면은 제 10-c도의 공정에서 노출된 제 3도체(235,236)가 선택적으로 실리사이드된다. 이 목적으로, SiH4와 WF6을 사용한 CVD기술이 예를 들어 사용될 수 있다.
상술한 실시예에 따라, 바이폴라 트랜지스터가 박막 SOI기판위에 형성되었을 때, 베이스와 에미터가 불순물확산소스를 실제적으로 일정한 농도로 실리콘기판위에 자기정합으로 베이스 취출전극을 가지고 매립함과 불순물확산원으로 부터의 확산을 통해 형성된다. 그러므로, 베이스폭에 비해 좁은폭의 베이스영역과 깊이방향으로의 베이스폭의 분산이 없는 베이스영역이 형성될 수 있다.
또한 상기 에미터저항은 상기 실리콘기판에 자기정합으로 매립된 불순물 확산원으로서 제 3도체(235, 236)의 근접부분을 실리사이딩에 의해 줄일수 있다.
본 발명에 의한 반도체소자(특히 측면 바이폴라 트랜지스터)는, 그 깊이방향으로 베이스와 같은 확산영역의 폭으로 분산됨이 없이 그리고 베이스폭과 같은 확산영역에 대한 협소한 크기로서 확산영역(베이스영역)을 형성할 수 있고, 거듭 반도체부분에 균일한 농도로 실질적으로 불순물 확산원을 매립하고 불순물 확산원으로부터 확산을 통해 확산영역을 형성함으로서 저항(에미터저항)을 줄이는 것이 가능하게 된다.
다음 본 발명의 제 4실시예를 설명하고자 한다.
제 11도는 본 발명에 의한 제 4실시예를 나타낸 것으로 SOI구조의 바이폴라 트랜지스터의 제조공정의 단면도이다. 제 11-a도에 나타낸 바와 같이 완전산화된 기판(251)와 평탄화되고 매립되는 N-기판(N확산층)(256)이 접합되어 있고 그 표면이 다듬어져 있다. 제 11-b도에 나타낸 바와 같이 두께 100nm로 SiO2를 형성하고, 계속적으로 두께 100nm로 SiN을 형성한후 산화실리콘(253)과 질화실리콘(255)를 형성하기위해 패턴화된다.
또 상기 N-확산층(3)에 에너지 60keV 및 농도 7×1013/cm2으로 붕소이온을 주입하여 P+확산층 (4)을 형성한다.
또한, 제 11-c도에 나타낸 바와 같이 상기 N-기판의 실리콘이 마스크로서 SiN(255) 및 SiO2(252)를 사용함으로써 제거되어, P+확산층(258)을 형성함과 동시에, 이 P+확산층의 표면이 선택적으로 산화되어 SiO2(254)를 형성한다.
또한, 제 11-d도에 나타낸 바와 같이 진공 CVD에 의해 N기판의 전표면을 덮어 폴리실리콘을 형성한 후 이 폴리실리콘이 흠(groove)내에 폴리실리콘(264)을 남기면서 제거된다. 또한, 제 11-e도에 나타낸 바와 같이 붕소가 50KeV 및 농도 1 ×1014-3×1014/cm2으로 이온주입된 후 30분동안 온도 800℃로 열처리를 가한다.
다음, 콜렉터 취출영역으로 SiN(255)/SiO2(259)를 이방성에칭한 후 비소를 에너지 60KeV 및 농도 1×1016-3×1016/cm2으로 N-기판의 전면을 덮어 이온주입하고 다음에 30분동안 800℃로 열처리를 가하고, 거듭 또한 10초동안 1000~1100℃로 열처리를 가한다. 다음 열을 가하여 N+확산층(259)(260) 및 P확산층(261)을 가로방향확산으로 형성한다.
다음, 제 11-f 도에 나타낸 바와 같이 상기 N기판의 전면위에 알루미늄증착시킨 후 에미터전극(262) 및 콜렉터전극(263)을 형성하기위해 패터닝을 가한다.
이와 같이,SOI구조의 측면 바이폴라 트랜지스터는 에미터 취출영역(264), 에미터영역(259), 베이스영역(261), 콜렉터영역(256) 및 콜렉터 취출영역(260)이 가로방향으로 배열되어 있고, 그리고 그 베이스 취출영역(258)도 에미터 취출영역(264)쪽에 구성되어 있고, SiO2(254)가 형성된다.
제 11도 및 제 12도는 제 4 및 제 5실시예를 나타낸 것으로 SOI구조의 바이폴라 트랜지스터의 공정과정의 단면도이다.
제 12도에 나타낸 바와 같이 본 실시예에 나타낸 바이폴라 트랜런지스터는 가로방향 바이폴라 트랜지스터로서 즉 폴리실리콘으로 형성된 에미터 취출영역(284), 에미터영역(287), 베이스영역(277), 콜렉터영역(273), 폴리실리콘으로 형성된 제 1콜렉터 취출영역(288) 및 제 2콜렉터 취출영역(284)이 가로방향으로 배열되고, 에미터 취출영역(284) 및 베이스 취출영역(286)이 SiO2(283)쪽에 형성되어 있다.
제 12도에 나타낸 바이폴라 트랜지스터(12)는 제 11-a도에 나타낸 바와 같은 동일방법으로 형성되는데, 즉 SiO1(1a)에 매립되어 평탄화된 N-기판 및 완전산화된 (Si021)기판을 접합함과 동시에 그 표면측을 다듬고, 다음에 제 11-b도에 나타낸 방법과 동일한 방식으로 두께 100nm의 SiO2및 두께100nm의 SiN2를 형성하고 다음 붕소를 에너지 60keV 및 농도 7×1013/cm2으로 이온주입한다.
다음, 제 11-b도에 나타낸 콜렉터 취출영역상의 SiN2/SiO21b를 이방성 에칭에 의해 제거한후 N기판에 있어서 실리콘이 제 13-a도에 나타낸 콜렉터 취출영역 및 에미터 취출영역으로부터 제거된다. 다음 283과 같이 에미터 취출영역의 표면을 선택적으로 산화시킨후, 폴리실리콘이 진공 CVD에 의해 N-기판의 전면에 형성되고, 그리고 폴리실리콘이 제 13-b도에 나타낸 바와 같이 에미터 취출영역(284) 및 콜렉터 취출영역(285)을 남겨놓고 제거된다.
다음 콜렉터 취출영역에 절연도료패턴을 형성한후 붕소를 에너지 50KeV 및 농도 1×1014~3×1014/cm2으로 N기판의 전면에 주입하고 다음에 30분동안 800℃로 열처리를 가한다. 다음 콜렉터 취출영역에 절연도료패턴을 제거한후 비소가 에너지 60keV 및 농도 1×1016-3×1016/cm2으로 N-기판의 전면에 이온주입된다. 다음 열처리가 처음 30분동안 800℃로 가해지고 다음에 10초동안 1000∼1100℃로 가해진다.
다음, 제 13-c도에 나타낸 바와같이 기초영역으로서의 P확산층(7), 에미터 영역으로서의 N+확산층(287), 콜렉터영역으로서의 N-확산층(3) 그리고 제 1콜렉터 취출영역으로서의 N+확산층의 각각의 영역이 형성된다.
다음 제 12도에 나타낸 바와같이 N-기판의 전면에 알루미늄을 증착시킨후 에미터전극(278)과 콜렉터(279)를 형성하기위해 패터닝을 가한다.
이렇게 하여 제 2도에 나타낸 바이폴라 트랜지스터가 얻어진다.
제 14도는 제 7실시예를 나타낸 것으로 베이스전극을 설명하는 단면도이다.
제 14-a도에 있어서 SiO2(302)로 매립된 N-기판을 완전산화된 기판(SiO2(1))상에 형성되고, 베이스전극(300)은 N-기판상에 형성된다. 베이스전극(306) 및 베이스영역(297)은 P+확산층으로 형성된 베이스 취출영역(309) 및 (310)족으로 연결된다. 또한 상기 베이스 취출영역(310) 및 (309)그리고 에미터 취출영역(306)은 SiO2(303) 및 (302)쪽으로 형성되고, 상기 에미터 취출영역(306), 상기 에미터영역(307), 상기 베이스영역(297), 상기 콜렉터영역(293) 및 상기 콜렉터 취출영역(307)은 가로방향으로 배열되고, 그리고 상기 에미터전극(298) 및 상기 콜렉터전극(9)은 SiN(297)/Si02(305)쪽으로 형성된다.
더욱이 또한 상기 베이스전극(300)아래의 상기 베이스 취출영역(309)은 붕소주입된 폴리실리콘으로 형성할수 있다. SiO2(302)로 매립되어 평탄화된 N-기판은 완전산화된(SiO2)(291)기판으로 접합되고, 여기서 상기 베이스전극(311)은 텅스턴폴리측 또는 붕소주입된 폴리실리콘을 매립함으로써 형성된다.
상기 베이스전극(311)은 베이스 취출영역(310)쪽으로 베이스영역(297)과 연결되어, 감소된 베이스전항의 측면 바이폴라 트랜지스터를 형성한다.
본 발명에 의하면, 상기 에미터 취출영역 및 상기 베이스 취출영역이 절연층쪽에 형성되어 상기 에미터 취출영역 및 상기 베이스 취출영역에 주입된 불순물의 확산 방향을 가로방향만으로 제어할 수 있으므로, 보다 짧은 통로가 베이스저항을 감소한다면 베이스의 깊이방향 또는 가로방향을 따라 베이스 취출영역으로 전류흐름을 일으킬 수 있다.
또한 본 발명에 의하면 상기 에미터 취출영역이 상기 실리콘기판에 폴리실리콘으로 형성되어 있고, 상기 절연층이 상기 에미터 취출영역의 아래에 형성되고 상기 베이스 취출영역이 절연층의 아래에 형성되므로, 상기 에미터 취출영역 및 상기 베이스 취출영역에 주입된 불순물을 가로방향으로 제어할 수 있고, 상기 에미터영역 및 상기 베이스영역을 확산을 통해 각각의 제 1불순물과 제 2불순물로 형성할 수 있다.
상기 확산은 제어성이 좋으므로 안정된 측면 바이폴라 트랜지스터를 형성하는 것이 가능하고, 그리고 감소된 베이스저항으로 좋은 제어성의 베이스폭을 가지며, 여기서 상기 에미터 취출영역, 베이스영역, 제 2불순물의 콜렉터영역 및 상기 제 2불순물의 콜렉터취출이 가로방향으로 배열된다.
더욱이, 본 발명에 의하면 상기 에미터 취출영역, 상기 절연층 및 상기 베이스 취출영역이 수직방향으로 배열되는 측면 바이폴라 트랜지스터를 형성할 수 있고, 한편 상기 에미터 취출영역, 제 2불순물이 에미터 영역, 제 1불순물의 베이스영역, 제 2불순물의 콜렉터영역, 제 2불순물의 제1콜렉터 취출영역 및 폴리실리콘의 콜렉터 취출영역이 가로방향으로 배열되고 제 1콜렉터 취출영역을 상기 콜렉터영역에 깊이 형성할 수 있으므로, 상기 콜렉터영역은 콜렉터저항을 줄이도록한 만큼 감소시킬 수 있다.
또한 본 발명에 의하면 제 1불순물이 실리콘기판의 제1예정영역에 주입될 경우, 그리고 그 후 실리콘이 제 1예정영역으로부터 제거될 경우, 상기 베이스 취출영역은 제 1불순물로 형성된다. 상기 절연층이 제 1예정영역의 표면상에 형성될 경우, 폴리실리콘은 제 1불순물이 상기 폴리실리콘에 주입되어 절연층에 형성된다.
그리고 다음에 열처리가 가해지고, 상기 폴리실리콘 및 상기 베이스 취출영역에 주입된 제 1불순물은 측면으로 확산되어 절연층의 SiO2의 존재로 인하여 접합될 수 있다. 다음, 상기 실리콘기판의 제 2예정영역에 접촉구를 개방한후, 제 2불순물이 제 1예정영역과 제 2예정영역에 주입되고 다음 열처리를 할 경우 상기 제 1예정영역에 주입되는 제 2불순물이 가로방향으로 확산되어, 제 1불순물로 보충된 영역으로서의 상기 에미터영역, 제 1불순물로 보충되지 않는 영역으로서의 상기 베이스영역, 그리고 상기 제 2예정영역에 주입되는 불순물의 확산으로 상기 콜렉터 취출영역을 형성한다.
이와 같이, 상기 에미터 취출영역, 상기 에미터 영역, 상기 베이스영역, 상기 콜렉터영역 및 상기 콜렉터 취출영역을 구성하는 측면 바이폴라 트랜지스터를 형성하는 것이 가능하고, 감소된 베이스저항, 베이스폭에 대한 좋은 제어성을 갖는다.
또한, 본 발명에 의하면 상기 실리콘은 제 2예정영역으로부터 제거될 경우 폴리실리콘이 제 2예정영역에 형성되고, 다음에 제 2예정영역에 제 2불순물을 주입한 다음 열처리를 하고, 제 1콜렉터 취출영역과 제 2콜렉터 취출영역이 제 2불순물의 확산에 의해 형성되며 그리고 상기 제 1콜렉터 취출영역을 상기 콜렉터영역에 깊이 형성할 수 있다.
상술한 바와 같이 본 발명에 의하면, 상기 베이스폭에 대한 좋은 제어성으로 SOI구조의 측면바이폴라 트랜지스터의 반도체소자를 형성하는 것이 가능하고 베이스저항 및 콜렉터저항을 줄일 수 있다.
이하 본 발명에 따른 제 8실시예에 관하여 설명하고자 한다.
본 실시예에 있어서 SOI구조의 VLSI는 제 15-a도 내지 제 15-d도에 나타낸 바와 같이 다음의 공정으로 형성된다.
우선, 실리콘기판(1)을 준비한 다음, 산소를 가속에너지 300keV 및 1017/cm2정도(제 15-b도참조)로 이온주입한다. 이 이온주입된 부분은 도시된 부호 325와 같이 절단된 라인부분에 개략적으로 나타내고 있다. SOI층은 선택적으로 형성할 경우에 패터닝은 산소이온 주입전에 적용시켜도 좋다.
다음 고온의 어닐링은 대략 1000~2000mJ/cm2의 파워로 엑시머 레이저빔을 조사함으로써 짧은 주기의 시간동안 가한다. 산소를 침전시키고 또는 그 표면으로부터 산소를 밖으로 확산시킴으로써 산소분포구역내의 둔한경사면을 예리하게 깍고, 고농도의 이온주입에 의해 야기된 부족을 다시 채우고 실리콘기판(321)(제 15-c도)에 산화물층(322) 및 결정 실리콘층(323)을 형성한다.
또한 만일 요구하면 실리콘 에피텍셜층(324)이 에피텍시에 의해 추가적으로 형성된다. 에피텍시에 대해서 열적히스테리시스를 줄이기위해 감소된 압력 및 저온도하의 에피텍시가 자주 사용된다. 줄어든 압력에서 에피텍시가 예를 들면 Si2H6의 70sccm, 560℃로, 2×10 Torr 및 7nm/min 비율로의 조건하에 적용될 수 있다.
거듭 소자가 상기 SOI층으로 준비되고, 더욱이 다층구조로 준비된 경우에 있어서 제 15-a~제 5-d도에 나타낸 공정이 반복된다.
본 실시예의 SOI구조를 제조하는 방법에 있어서는 슬립라인과 같은 결합의 원인을 억제하는 것이 가능하고 높은 양의 산소이온주입에 의해 야기되는 결함을 회복하는 것이 가능하므로, 또한 하부층이 상부층에 대한 어닐링에 의해 동시에 어닐링되지않고 옵티멀 어닐링이 각각 결정 실리콘층에 적용될 수 있고, 다층의 SOI기판을 제조함에 있어서 고성능의 반도체 소자를 제조할 수 있다.
본 발명에 의하면 슬립라인과 같은 결함을 일으키지 않는 SOI기판을 제조하는 방법을 제공하는 것이 가능하고, 간혹 고농도의 산소이온주입이 일으키는 결함을 회복할 수 있고, 그리고 더욱더 다층 SOI구조를 형성할 수 있다.
본 발명에 따른 SOI기판을 제조하는 방법에 있어서는, 산소이온주입을 실리콘부분에 적용하고 그리고 거듭 어닐링을 엑시머 레이저빔의 조사에 의해 실현하고, 산소분포구역에 있어서의 완만한 기울기는 표면(제 16-a,b도참조)으로 부터 밖으로 확산시키거나 산소를 침전시킴으로써 예리하게 깍여지고 그리고 또한 고농도의 이온주입에 의해 야기되는 결함이 회복되어 결정실리콘층 및 산소층을 형성한다.
본 발명에 의한 SOI기판을 제조하는 방법에 있어서 어닐링을 위해 사용되는 엑시머 레이저빔의 조사에 의해 열을 받게될 영역이 수백nm정도로 얇아지므로, 슬립라인과 같은 결함이 줄어든다.
더욱이 또한, 실리콘표면의 온도가 엑시머 레이저빔의 조사에 의한 어닐링으로 약 1400℃로 순식간에 상승하므로 고농도의 산소이온주입에 의해 야기되는 결함이 회복될 수 있다. 또한 실리콘 결정층의 두께가 실리콘 에피텍시를 추가로 갖춤에 따라 증가하게 된다. 더욱더 또한 엑시머 레이저빔이 실리콘층에 상당히 흡수되고 표면으로 부터 수십~수백nm가 흡수되므로, 다층 SOI기판이 상술한 공정을 반복함으로써 형성될 수 있다.

Claims (48)

  1. 제 1 도체와 절연체를 포함하는 박막구조, 상기 박막구조의 하나의 측벽일부에 접촉된 제 2도체를 포함하는 측벽, 상기 박막구조의 다른 측벽의 전체표면과 접촉하는 절연체를 포함하는 측벽, 상기 제2 도체를 포함하는 측벽과 접촉하는 절연체를 포함하는 측벽, 상기 박막구조에 근접하여 기판반도체에 형성된 오목부를 포함하고, 상기 측벽이 상기 기판반도체의 오목부에 매설된 제 3 도체와 절연체를 포함하여 구성된 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 제 1 및 제 2도체가 폴리실리콘이나 폴리실리콘과 고온용융 금속의 박막구조를 포함하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 제 3도체가 폴리실리콘을 포함하여 구성된 것을 특징으로 하는 반도체 장치.
  4. 제 1도체와 절연체를 포함하는 박막구조를 형성하는 공정, 상기 박막구조의 측벽의 전체표면과 접촉하는 제 2도체를 포함하는 측벽을 형성하는 공정, 상기 도체를 포함하는 측벽과 상기 박막구조의 불필요한 부분을 제거하는 공정, 상기 도체의 측벽과 접촉하는 절연체를 포함하는 측벽을 형성하는 공정, 마스크로써 상기 절연체의 측벽과 상기 박막구조를 이용하는 기판반도체의 부분을 제거하는 공정, 상기 기판 반도체의 제거된 부분으로 제 3도체를 매립하는 공정, 확산원으로 제 3도체를 사용하는 확산영역을 형성하는 공정, 을 포함하여 구성된 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제4항에 있어서, 제 1 및 제 2도체가 폴리실리콘이나 폴리실리콘과 고온용융금 속의 박막구조로 구성된 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제4항 또는 제5항에 있어서, 제 3도체가 폴리실리콘을 포함하여 구성된 것을 특징으로 하는 반도체장치의 제조방법.
  7. 절연부분에 두는 반도체부분에 두 개 이상의 확산영역을 형성한 구조를 가지고, 그 내부에 상기 확산영역 중의 하나에 대해 취출전극과 자기정합으로 형성된 오목부를 형성하는 도체를 가지고 구성된 것을 특징으로 하는 반도체장치.
  8. 제7항에 있어서, 각 확산영역이 베이스영역인 바이폴라트랜지스터로 구성된 것을 특징으로 하는 반도체 장치.
  9. 두 개 이상의 확산영역이 절연부분에 위치하는 반도체부분에 형성되고, 하나의 확산영역에 대해 취출전극과 자기정합으로 형성된 오목부에 형성된 도체와, 다른 확산영역이 상기 도체에 의해 취출되는 구성으로 된 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 각 확산영역이 베이스영역이고 다른 확산영역이 에미터영역인 바이폴라트랜지스터를 포함하여 구성된 것을 특징으로 하는 반도체 장치.
  11. 적어도 두 개 이상의 확산영역이 절연부분이 위치하는 반도체 부분에 형성되고, 측벽 (확산원)으로서 상기 반도체 부분을 갖는 오목부에 형성된 도체를 확산원으로 이용하므로서 적어도 하나의 상기 확산영역을 형성하는 구조로 구성된 것을 특징으로하는 반도체장치.
  12. 제11항에 있어서, 어떤 하나의 확산영역에 대해 취출전극과 자기정합으로 배치하여 오목부를 형성하도록 구성된 것을 특징으로 하는 반도체장치.
  13. 제12항에 있어서, 확산원으로서 도체를 사용하여 형성된 확산영역이 베이스와 에미터의 하나 또는 모두인 바이폴라트랜지스터를 포함하는 반도체장치.
  14. 제13항에 있어서, 오목부가 위치한 어느 하나의 확산영역의 취출전극이 베이스영역의 취출전극이 되는 바이폴라 트랜지스터를 포함하여 구성된 것을 특징으로하는 반도체장치.
  15. 절연부분이 위치한 반도체부분에 두 개이상의 확산영역이 형성되고, 상기 확산영역의 적어도 하나가 측벽으로서 상기 반도체 부분을 갖는 오목부에 형성된 도체를 확산원으로 사용하여 적어도 하나의 상기 확산영역이 형성되고 상기 확산영역의 어느하나가 상기도체에 의해 취출되는 구성으로 된 것을 특징으로 하는 반도체장치.
  16. 제15항에 있어서, 어떤 하나의 확산영역에 대해 취출전극을 자기정합으로 위치시키므로서 오목부가 형성되도록 구성된 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서, 확산원으로서 도체를 사용하여 형성된 확산영역이 베이스와 에미터의 하나 혹은 모두인 바이폴라트랜지스터를 포함하여 구성된 것을 특징으로 하는 반도체장치.
  18. 제17항에 있어서, 오목부가 위치한 어느 하나의 확산영역에 대한 취출전극이 베이스영역에 대한 취출영역인 바이폴라트랜지스터를 포함하여 구성된 것을 특징으로 하는 반도체장치.
  19. 제18항에 있어서, 상기 도체에 의해 취출을 전도하는 확산영역이 에미터 영역인 바이폴라트랜지스터를 포함하는 반도체장치.
  20. 제19항에 있어서, 어느 한 확산영역이 베이스영역이고, 베이스취출전극이 상기 박막구조의 측벽의 일부와 접촉하는 도체와 절연체를 포함하는 박막구조로 구성된 바이폴라트랜지스터를 포함하여 구성된 것을 특징으로 하는 반도체 장치.
  21. 제 1도체와 절연체를 포함하는 박막구조, 상기 박막구조의 측벽부분의 일부와 접촉하는 제 2 도체의 측벽, 상기 제 2 도체를 포함하는 측벽과 접촉하는 제 2절연체를 포함하는 측벽, 상기 측벽의 상기 절연체와 상기 박막구조와 인접하는 기판반도체에 형성된 오목부를 포함하여 구성된 것을 특징으로 하는 반도체장치.
  22. 제21항에 있어서, 제 1 및 제 2 도체가 폴리실리콘과 고온용융금 속의 박막구조 혹은 다결정실리콘을 포함하여 구성된 것을 특징으로하는 반도체장치.
  23. 제22항에 있어서, 제 3도체가 폴리실리콘을 포함하여 구성된 것을 특징으로 하는 반도체장치.
  24. 제7항내지 제23항중 어느 한 항에 있어서, 마스크영역으로서 확산영역의 어느 하나에 대해 형성된 취출전극의 일부를 사용하는 동안 위치되므로 자기정합방식으로 형성된 오목부가 형성되어 구성된 것을 특징으로 하는 반도체장치.
  25. 제 1도체와 절연체를 포함하는 박막구조를 형성하는 공정, 상기 박막구조의 측벽의 일부와 접촉하는 제 2도체를 포함하는 측벽을 형성하는 공정, 상기 도체의 측벽과 접촉하는 절연체를 포함하는 측벽을 형성하는 공정, 마스크로서 상기 절연체와 상기 박막구조의 측벽을 사용하는 기판반도체의 일부를 제거하는 공정, 상기 기판 반도체로부터 제거된 부분으로 제 3 도체를 매립하는 공정, 확산원으로서 제 3도체를 사용하는 확산영역을 형성하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체장치의 제조방법.
  26. 제25항에 있어서, 제 1 및 제 2도체가 폴리실리콘과 고온용융금속의 박막구조 혹은 폴리실리콘을 포함하여 구성된 것을 특징으로 하는 반도체장치의 제조방법.
  27. 제25항 또는 제26항에 있어서, 제 3 도체가 폴리실리콘을 포함하여 구성된 것을 특징으로 하는 반도체장치의 제조방법.
  28. 절연부분에 위치한 반도체부분의 일부를 제거하는 공정, 상기 반도체부분으로부터 제거된 부분에 도체를 매립하는 공정, 확산원으로서 상기 도체를 사용하는 확산영역을 형성하는 공정, 마스크로서 도체를 사용하는 상기 절연부분의 일부를 제거하므로서 상기 반도체부분으로부터 제거될 상기부분에 매립된 적어도 상기 도체의 일부를 노출시키는 공정, 상기 도체의 상기 노출된 부분을 선택적으로 규소화합물화하는 공정을 포함하여 구성된 것을 특징으로하는 반도체장치의 제조방법.
  29. 제28항에 있어서, 반도체부분이 SOI구조를 포함하여 구성된 것을 특징으로 하는 반도체장치의 제조방법.
  30. 제29항에 있어서, 반도체장치가 바이폴라트랜지스터이고, 도체를 확산원으로 사용하는 확산영역을 형성하는 공정이 에미터와 베이스의 적어도 하나를 형성하는 공정으로 구성된 것을 특징으로 하는 반도체장치의 제조방법.
  31. 제28항내지 제30항 중 어느 한 항에 있어서, 도체가 폴리실리콘을 포함하여 구성된 것을 특징으로 하는 반도체장치의 제조방법.
  32. 절연부분내에 반도체부분이 형성된 기판상에 제 1 도체와 절연체를 포함하는 박막구조를 형성하는 공정, 상기 박막구조의 측벽의 한쪽 측면과 접촉하는 제 2 도체를 포함하는 측벽을 형성하는 공정, 상기 제 2 도체를 포함하는 측벽과 접촉하는 절연체를 포함하는 측벽을 형성하는 공정, 마스크로서 절연체와 상기 박막구조의 측벽을 사용하는 상기 반도체부분의 일부를 제거하는 공정, 반도체부분의 제거된 부분으로 제 3도체를 매립하는 공정, 확산원으로서 상기 제 3도체를 사용하는 확산영역을 형성하는 공정, 마스크로서 상기 제 3도체를 사용하는 상기 절연부분의 일부를 제거하고 따라서 반도체부분의 상기 제거된 부분에 매립된 제 3도체를 노출시키는 공정, 상기 제 3도체의 노출된 부분을 선택적으로 규소화합물화하는 공정을 포함하여 구성된 것을 특징으로하는 반도체장치의 제조방법.
  33. 제32항에 있어서, 반도체부분이 SOI구조를 갖도록 구성된 것을 특징으로 하는 반도체장치의 제조방법.
  34. 제33항에 있어서, 반도체장치가 바이폴라트랜지스터이고 확산원으로서 도체를 사용하는 확산영역을 형성하는 공정이 에미터와 베이스중의 적어도 하나를 형성하는 공정으로 구성된 것을 특징으로 하는 반도체장치의 제조방법.
  35. 제34항에 있어서, 제 1 및 제 2도체의 적어도 하나가 폴리실리콘과 고온용융금속의 박막구조 혹은 폴리실리콘을 포함하여 구성된 것을 특징으로 하는 반도체장치의 제조방법.
  36. 제32항에서 제35항중 어느 한 항에 있어서, 제 3도체가 폴리실리콘을 포함하도록 구성된 것을 특징으로 하는 반도체장치의 제조방법.
  37. 에미터 취출영역이 상기 실리콘 기판상에 형성되고, 절연층이 상기 에미터 취출영역 아래 밑에 형성되고, 베이스 취출영역이 상기 절연층 아래에 형성되어 절연막상에 실리콘 기판내에 바이폴라트랜지스터를 가지는 구성으로 된 것을 특징으로 하는 반도체장치.
  38. 에미터 취출영역이 상기 실리콘기판내에 폴리실리콘으로 형성되고, 절연막이 상기 에미터취출영역아래에 형성되고, 베이스취출영역이 상기 절연층아래에 제 1 불순물로 형성되고, 에미터영역이 상기 에미터취출영역의 측면에 제 2불순물로 형성되고, 베이스 영역이 상기 베이스취출영역과 상기 에미터영역의 측면상에 제 1불순물로 형성되고, 콜렉터영역이 상기 베이스영역의 측면상에 제 2불순물로 형성되고, 콜렉터취출영역이 상기 콜렉터영역의 측면상에 제 2불순물로 형성된, 절연막상의 실리콘기판내에 바이폴라트랜지스터를 갖는 반도체장치.
  39. 에미터취출영역이 상기 실리콘기판내에 폴리실리콘으로 형성되고, 절연층이 상기 에미터취출영역아래에 형성되고, 베이스취출영역이 상기 절연층아래에 제 1 불순물로 형성되고, 에미터영역이 상기 에미터칠출영역의 측면에 제 2불순물로 형성되고, 베이스영역이 베이스취출영역과 상기 에미터영역의 측면상에 제 1불순물로 형성고, 콜렉터영역이 상기 베이스영역의 측면에 제 2불순물로 형성되고, 제 1콜렉터취출영역이 상기 콜렉터영역의 측면상에 제 2불순물로 형성되고, 제 2콜렉터취출영역이 제 1콜렉터취출영역의 측면상에 폴리실리콘으로 형성된 절연막상의 실리콘기판내에 바이폴라트랜지스터를 갖도록 구성된 것을 특징으로하는 반도체장치.
  40. 상기 실리콘기판의 제 1예정역역에 제 1불순물을 주입하는 공정, 상기 제 1예정영역내에 실리콘을 제거하는 공정, 상기 제 1예정영역의 표면에 절연층을 형성하는 공정, 상기 절연층에 폴리실리콘을 형성하는 공정, 상기 폴리실리콘에 제 1불순물을 주입하고 열처리를 가하는 공정, 상기 실리콘기판의 제 2예정영역에 접촉구멍을 여는 공정, 상기 제 1예정영역과 제 2예정영역에 제 2불순물을 주입한 다음 열처리를 가하는 공정을 포함하고 절연막상의 실리콘기판에 바이폴라 트랜지스터를 가지는 구성으로 된 것을 특징으로 하는 반도체장치의 제조방법.
  41. 상기 실리콘기판의 제 1예정영역에 제 1불순물을 주입하는 공정, 상기 제 1예정영역과 제 2예정영역에 실리콘을 제거하는 공정, 상기 제 1예정영역의 표면에 절연층을 형성하는 공정, 상기 제 1예정영역과 상기 제 2예정영역에 폴리실리콘을 형성하는 공정, 상기 제 1예정영역에 제 1불순물을 주입하고 그 다음에 열처리를 가하는 공정, 상기 제 1예정영역과 상기 제 2예정영역에 제 2불순물을 주입하고 그다음에 열처리를 가하는 공정을 포함하고 절연막상의 실리콘기판내에 바이폴라트랜지스터를 가지도록 구성된 것을 특징으로하는 반도체장치의 제조방법.
  42. 반도체기판과 결정성 실리콘막사이에 절연막이 산소의 이온주입과 연이은 엑시머 레이저빔의 방사에 의한 어닐링으로 형성되고 반도체기판 상에 결정성 실리콘막을 가지도록 구성된 것을 특징으로하는 SOI기판제조방법.
  43. 산소의 이온주입과 연이은 엑시머 레이저빔의 방사에 의해 반도체기판상에 절연막을 형성하고, 결정성 실리콘막이 그위에 형성되는 반도체기판상에 결정성 실리콘막을 갖도록 구성된 것을 특징으로 하는 SOI기판제조방법.
  44. 산소이온주입과 연이은 엑시머 레이저빔의 방사에 의해 절연막을 반도체기판에 형성하고, 결정성 실리콘막이 그위에 형성되고 실리콘층이 에피택셜 성장되고 반도체기판상에 결정성실리콘막을 갖도록 구성된 것을 특징으로 하는 SOI기판의 제조방법.
  45. 산소이온주입과 연이은 엑시머 레이저빔의 방사에 절연막을 반도체 기판에 형성하고, 결정성실리콘막이 그위에 형성되고 실리콘막이 에피택셜성장되고, 상기 산소이온주입과 상기 에피택결성장이 필요한 횟수동안 상기 실리콘층에 반복되고 반도체기판상에 결정성실리콘막을 가지도록 구성된 것을 특징으로하는 SOI기판제조방법.
  46. 절연막이 산소이온주입과 연이은 엑시머 레이저빔의 방사에 의한 어닐링에 의해 결정성 실리콘의 다수층사이에 형성되고 반도체기판상에 결정성 실리콘막을 다수층 가지도록 구성된 것을 특징으로 하는 SOI기판제조방법.
  47. 산소이온주입과 연이은 엑시머 레이저빔에 의한 어닐링에 의해 절연막이 결정실리콘의 다수층사이에 형성되고 실리콘층이 에피택셜 성장하고 반도체 기판상에 결정성 실리콘막의 다수층을 가지도록 구성된 것을 특징으로 하는 SOI기판제조방법.
  48. 산소이온주입과 엑시머 레이저빔의 방사에 의한 연이은 어닐링에 의해 절연막이 결정실리콘의 다수층 사이에 형성되고, 실리콘층이 에피택셜성장하고, 상기 산소이온주입과 상기 에피택셜성장이 필요한 횟수만큼 반복되어 반도체 기판상에 다수층의 결정실리콘막을 가지도록 구성된 것을 특징으로 하는 SOI기판제조방법.
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