JP2751237B2 - 集積回路装置及び集積回路装置の製造方法 - Google Patents
集積回路装置及び集積回路装置の製造方法Info
- Publication number
- JP2751237B2 JP2751237B2 JP63223962A JP22396288A JP2751237B2 JP 2751237 B2 JP2751237 B2 JP 2751237B2 JP 63223962 A JP63223962 A JP 63223962A JP 22396288 A JP22396288 A JP 22396288A JP 2751237 B2 JP2751237 B2 JP 2751237B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- organic substrate
- integrated circuit
- circuit device
- wiring pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title description 13
- 239000000758 substrate Substances 0.000 claims description 57
- 239000004065 semiconductor Substances 0.000 claims description 53
- 238000000034 method Methods 0.000 claims description 10
- 238000010438 heat treatment Methods 0.000 claims description 8
- 230000035515 penetration Effects 0.000 claims description 5
- 238000001947 vapour-phase growth Methods 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims 1
- 239000010408 film Substances 0.000 description 15
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000011368 organic material Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011889 copper foil Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229920001342 Bakelite® Polymers 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000004637 bakelite Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004093 laser heating Methods 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000005416 organic matter Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
- H01L21/02686—Pulsed laser beam
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/09—Laser anneal
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/164—Three dimensional processing
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Optics & Photonics (AREA)
- Ceramic Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Materials Engineering (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路装置及び集積回路装置の製造方法
に関する。特に、有機基板上に配線パターン及びMIS型
トランジスタを形成して成る集積回路装置及びその製造
方法に関するものである。
に関する。特に、有機基板上に配線パターン及びMIS型
トランジスタを形成して成る集積回路装置及びその製造
方法に関するものである。
本発明は、少なくとも表面に配線パターンが形成され
た有機基板上に、非晶質半導体層を、有機基板は加熱し
ない浸透深さのレーザ光である波長が308nmないし157nm
のエキシマレーザ光により加熱して多結晶化して多結晶
半導体層とした半導体層を形成し、これを用いてトラン
ジスタを構成し、これにより上記配線パターンによって
トランジスタの配線を同時に達成できるようにして、有
機基板と素子とを別々に形成して両者を接続する場合の
スペース上、工程上及び信頼性の問題等を解決したもの
である。
た有機基板上に、非晶質半導体層を、有機基板は加熱し
ない浸透深さのレーザ光である波長が308nmないし157nm
のエキシマレーザ光により加熱して多結晶化して多結晶
半導体層とした半導体層を形成し、これを用いてトラン
ジスタを構成し、これにより上記配線パターンによって
トランジスタの配線を同時に達成できるようにして、有
機基板と素子とを別々に形成して両者を接続する場合の
スペース上、工程上及び信頼性の問題等を解決したもの
である。
従来、有機基板（本明細書中、有機物により形成され
た、あるいは有機物を含む材料により形成された基板を
有機基板と称する）に導電性物質により配線材を形成し
て成るものに半導体素子を設置する場合には、両者を別
々に形成しておいて、両者を接続するという手法が採用
されている。例えば、有機基板上に銅薄膜等で配線が形
成されたいわゆるプリント基板に半導体アクティブ素子
を設置する場合、従来は予めパッケージされて形成され
たディスクリート部品を用いてこれをプリント基板上に
接続するか、あるいは別に形成してある半導体チップを
プリント基板上に実装するかであった。
た、あるいは有機物を含む材料により形成された基板を
有機基板と称する）に導電性物質により配線材を形成し
て成るものに半導体素子を設置する場合には、両者を別
々に形成しておいて、両者を接続するという手法が採用
されている。例えば、有機基板上に銅薄膜等で配線が形
成されたいわゆるプリント基板に半導体アクティブ素子
を設置する場合、従来は予めパッケージされて形成され
たディスクリート部品を用いてこれをプリント基板上に
接続するか、あるいは別に形成してある半導体チップを
プリント基板上に実装するかであった。
上記のように従来技術にあっては、配線材を有する有
機基板と、半導体素子とは、各々を別個に形成して、両
者を接続していたので、下記のような問題点を有してい
る。
機基板と、半導体素子とは、各々を別個に形成して、両
者を接続していたので、下記のような問題点を有してい
る。
即ち、 接続のためにリード取り出し等を要するので、面積効
率が悪い。
率が悪い。
設置すべき素子が多数になると、実装工数が大とな
り、工程数が多くなることに伴い、信頼度が低くなるお
それがある。
り、工程数が多くなることに伴い、信頼度が低くなるお
それがある。
等の問題を生じていた。
本発明は上記従来技術の問題点を解決して、有機基板
を有する半導体集積回路装置であって、上記面積効率、
実装工程数、信頼性の問題などを解消した集積回路装
置、及びその製造方法を提供せんとするものである。
を有する半導体集積回路装置であって、上記面積効率、
実装工程数、信頼性の問題などを解消した集積回路装
置、及びその製造方法を提供せんとするものである。
上記問題点を解決するため、本発明においては、以下
のような手段を採る。
のような手段を採る。
本発明の集積回路装置は、 少なくとも表面に配線パターンが形成された有機基板
上に直接気相成長させて形成した半導体層にMIS型トラ
ンジスタを形成し、 該MIS型トランジスタの電極と上記有機基板上の配線
パターンとを接続した集積回路装置であって、 上記半導体層は、上記有機基板上に形成した非晶質半
導体層を、該非晶質半導体層には浸透してこれを加熱す
るが上記有機基板には到達せずよってこの有機基板は加
熱しない浸透深さのレーザ光である波長が308nmないし1
57nmのエキシマレーザ光により加熱して多結晶化して多
結晶半導体層としたものである 構成をとる。
上に直接気相成長させて形成した半導体層にMIS型トラ
ンジスタを形成し、 該MIS型トランジスタの電極と上記有機基板上の配線
パターンとを接続した集積回路装置であって、 上記半導体層は、上記有機基板上に形成した非晶質半
導体層を、該非晶質半導体層には浸透してこれを加熱す
るが上記有機基板には到達せずよってこの有機基板は加
熱しない浸透深さのレーザ光である波長が308nmないし1
57nmのエキシマレーザ光により加熱して多結晶化して多
結晶半導体層としたものである 構成をとる。
また本発明の集積回路装置の製造方法は、 少なくとも表面に配線パターンが形成された有機基板
上に非晶質半導体層を形成する工程と、 上記非晶質半導体層を、該非晶質半導体層には浸透し
てこれを加熱するが上記有機基板には到達せずよってこ
の有機基板は加熱しない浸透深さのレーザ光である波長
が308nmないし157nmのエキシマレーザ光による加熱によ
り多結晶化して多結晶半導体層を形成する工程と、 上記多結晶半導体層にMIS型トランジスタを形成し、
該MIS型トランジスタの電極と上記有機基板上の配線パ
ターンとを接続する工程とを具備する 構成をとる。
上に非晶質半導体層を形成する工程と、 上記非晶質半導体層を、該非晶質半導体層には浸透し
てこれを加熱するが上記有機基板には到達せずよってこ
の有機基板は加熱しない浸透深さのレーザ光である波長
が308nmないし157nmのエキシマレーザ光による加熱によ
り多結晶化して多結晶半導体層を形成する工程と、 上記多結晶半導体層にMIS型トランジスタを形成し、
該MIS型トランジスタの電極と上記有機基板上の配線パ
ターンとを接続する工程とを具備する 構成をとる。
本発明の集積回路装置は、上記のように、銅箔などの
配線パターンが形成された有機基板（例えばいわゆるプ
リント基板として実用に供されているもの）上に形成し
た半導体層にトランジスタを形成して、このトランジス
タの電極と上記配線パターンとを接続する構成なので、
別々の半導体素子をプリント基板等に搭載する場合に要
する素子と配線パターンとの接続が不要である。よって
リード取り出し等が不要で、面積効率が良い。実装工程
の手間も要らず、信頼性の低下も防ぐことができる。ま
た、本発明の集積回路装置は、製造時に同時に上記配線
パターンとトランジスタ電極との接続を完了してしまう
こともできる。かつ本発明の集積回路装置は、波長が30
8nmないし157nmのエキシマレーザ光による加熱により多
結晶半導体層を形成してトランジスタを作製するので、
有機基板に悪影響を及ぼさずに得られるもので、信頼性
の高い集積回路装置である。
配線パターンが形成された有機基板（例えばいわゆるプ
リント基板として実用に供されているもの）上に形成し
た半導体層にトランジスタを形成して、このトランジス
タの電極と上記配線パターンとを接続する構成なので、
別々の半導体素子をプリント基板等に搭載する場合に要
する素子と配線パターンとの接続が不要である。よって
リード取り出し等が不要で、面積効率が良い。実装工程
の手間も要らず、信頼性の低下も防ぐことができる。ま
た、本発明の集積回路装置は、製造時に同時に上記配線
パターンとトランジスタ電極との接続を完了してしまう
こともできる。かつ本発明の集積回路装置は、波長が30
8nmないし157nmのエキシマレーザ光による加熱により多
結晶半導体層を形成してトランジスタを作製するので、
有機基板に悪影響を及ぼさずに得られるもので、信頼性
の高い集積回路装置である。
次に本発明の集積回路装置の製造方法は、上記特定の
レーザ加熱により、上記のような集積回路装置を生産性
良好かつ信頼性良く製造できるものである。即ち使用す
るレーザは、その透過深さが浅いので、有機基板上に予
め形成した半導体層をレーザにより加熱しても下地の有
機基板にはその加熱が及ばず、有機基板中の有機物に影
響を与えない。
レーザ加熱により、上記のような集積回路装置を生産性
良好かつ信頼性良く製造できるものである。即ち使用す
るレーザは、その透過深さが浅いので、有機基板上に予
め形成した半導体層をレーザにより加熱しても下地の有
機基板にはその加熱が及ばず、有機基板中の有機物に影
響を与えない。
以下本発明の実施例について説明する。但し当然のこ
とではあるが、本発明は下記の実施例によって限定され
るものではない。
とではあるが、本発明は下記の実施例によって限定され
るものではない。
実施例−１ 本実施例は、表面に配線パターンが形成された有機基
板としてプリント基板を用い、この上に直接気相成長さ
せて半導体層とするポリシリコン層を形成して、これに
よりMISトランジスタを形成したものである。特に本実
施例は、TFT（薄膜トランジスタ）として具体化した。
板としてプリント基板を用い、この上に直接気相成長さ
せて半導体層とするポリシリコン層を形成して、これに
よりMISトランジスタを形成したものである。特に本実
施例は、TFT（薄膜トランジスタ）として具体化した。
本実施例に係る集積回路装置は、第１図（ｆ）に示す
構造をしている。
構造をしている。
図中、符号１は有機基板であり、図示は省略したが、
この有機基板１の表面（図の上方の面）には、配線パタ
ーンが形成されている。本例では、ベークライト等の有
機材の板の上に銅箔により配線パターンが形成されて成
るプリント基板を用いた。２は、該有機基板１上に直接
気相成長（CVD等）させて形成した半導体層であって、
ここではこれをポリSiで形成した。この半導体層２にMI
S型トランジスタが形成されているのであり、本例で
は、イオン注入して該半導体層２に形成したソース／ド
レイン領域31,32及び該半導体層２上に形成したゲート
絶縁膜４（本例ではSiO2より成る）、及びゲート電極５
（本例ではポリSiより成る）によりMISトランジスタが
構成されている。
この有機基板１の表面（図の上方の面）には、配線パタ
ーンが形成されている。本例では、ベークライト等の有
機材の板の上に銅箔により配線パターンが形成されて成
るプリント基板を用いた。２は、該有機基板１上に直接
気相成長（CVD等）させて形成した半導体層であって、
ここではこれをポリSiで形成した。この半導体層２にMI
S型トランジスタが形成されているのであり、本例で
は、イオン注入して該半導体層２に形成したソース／ド
レイン領域31,32及び該半導体層２上に形成したゲート
絶縁膜４（本例ではSiO2より成る）、及びゲート電極５
（本例ではポリSiより成る）によりMISトランジスタが
構成されている。
図中、61,62はこのトランジスタの配線電極であり、
例えばアルミニウム配線等により形成できる。各々ソー
ス／ドレイン電極31,32に対応している。
例えばアルミニウム配線等により形成できる。各々ソー
ス／ドレイン電極31,32に対応している。
この集積回路装置は、配線パターンを有する有機基板
１上に形成されているので、上記配線電極61,62は、そ
のまま該有機基板１の配線パターンに接続できる。この
接続で所定の回路を構成するようにできる。従って、リ
ード線の引き出しも要らず、実装工程も不要で、スペー
ス的にも工程的にも有利であり、工程数増加に伴う信頼
性の低下のおそれもない。
１上に形成されているので、上記配線電極61,62は、そ
のまま該有機基板１の配線パターンに接続できる。この
接続で所定の回路を構成するようにできる。従って、リ
ード線の引き出しも要らず、実装工程も不要で、スペー
ス的にも工程的にも有利であり、工程数増加に伴う信頼
性の低下のおそれもない。
配線電極61,62の形成と、有機基板１上の配線パター
ンへの接続を、該配線電極61,62の形成と同時に行うこ
ともできる。
ンへの接続を、該配線電極61,62の形成と同時に行うこ
ともできる。
また図示例は、配線電極61,62により接続を行うよう
にしたが、条件によっては、ソース／ドレイン領域31,3
2を直接配線パターンの所定位置に接するように形成す
れば、これだけで接続が完了する。
にしたが、条件によっては、ソース／ドレイン領域31,3
2を直接配線パターンの所定位置に接するように形成す
れば、これだけで接続が完了する。
次に本実施例の製造工程について説明する。本実施例
の集積回路装置は、本発明の製造方法を適用して製造し
たものである。一般に、プリント基板等の有機基板１上
に直接半導体層を形成してこれを加熱しようとすると、
下地の有機基板１中の有機物が加熱されて分解したり変
質したりするおそれがあるが、本発明のように透過深さ
の浅いレーザ光を用いると、上記の問題なく、素子を形
成できる。
の集積回路装置は、本発明の製造方法を適用して製造し
たものである。一般に、プリント基板等の有機基板１上
に直接半導体層を形成してこれを加熱しようとすると、
下地の有機基板１中の有機物が加熱されて分解したり変
質したりするおそれがあるが、本発明のように透過深さ
の浅いレーザ光を用いると、上記の問題なく、素子を形
成できる。
以下第１図（ａ）〜（ｆ）を参照して、本実施例の製
造工程を説明する。
造工程を説明する。
本実施例においては、表面に配線パターンを有する有
機基板１上に、直接非晶質半導体層2aを形成する。本例
ではアモルファスSi層を形成した。これにより第１図
（ａ）の構造を得る。
機基板１上に、直接非晶質半導体層2aを形成する。本例
ではアモルファスSi層を形成した。これにより第１図
（ａ）の構造を得る。
次に第１図（ｂ）に示すように、レーザ光７を照射
し、これにより上記非晶質半導体層2aをレーザ加熱して
多結晶化する。具体的にはアモルファスSiをポリSiとし
て、多結晶半導体層２を形成する。
し、これにより上記非晶質半導体層2aをレーザ加熱して
多結晶化する。具体的にはアモルファスSiをポリSiとし
て、多結晶半導体層２を形成する。
レーザ光は短波長光であり、浸透深さが浅いので、こ
の場合有機基板１は加熱されず、有機物を含む基板がレ
ーザ照射されてもこれに耐えられ、悪影響は生じない。
よって、有機基板１について、耐熱性の問題は生じな
い。
の場合有機基板１は加熱されず、有機物を含む基板がレ
ーザ照射されてもこれに耐えられ、悪影響は生じない。
よって、有機基板１について、耐熱性の問題は生じな
い。
レーザ光としては、エキシマレーザ光を用いる。特に
波長308nmないし157nmのエキシマレーザ光を用いる。好
ましく使用できるエキシマレーザは、XeCl（波長308n
m）、KrF（同249nm）、KrCl（同222nm）、ArF（同193n
m）、F2（同157nm）等である。
波長308nmないし157nmのエキシマレーザ光を用いる。好
ましく使用できるエキシマレーザは、XeCl（波長308n
m）、KrF（同249nm）、KrCl（同222nm）、ArF（同193n
m）、F2（同157nm）等である。
次に、第１図（ｃ）のように、ゲート絶縁膜を形成す
るための絶縁膜（ここではSiO2膜）4aを形成する。
るための絶縁膜（ここではSiO2膜）4aを形成する。
次いでパターニングし、第１図（ｄ）のようにゲート
絶縁膜４とする。
絶縁膜４とする。
該ゲート絶縁膜４上に、本例ではポリSiにより、ゲー
ト電極５を形成するとともに、イオン注入して、半導体
層２にソース／ドレイン領域31,32を形成する。これに
より第１図（ｅ）の構造が得られる。
ト電極５を形成するとともに、イオン注入して、半導体
層２にソース／ドレイン領域31,32を形成する。これに
より第１図（ｅ）の構造が得られる。
更に、金属層の形成及びパターニングによって、配線
電極61,62を形成し、第１図（ｆ）の集積回路を得る。
電極61,62を形成し、第１図（ｆ）の集積回路を得る。
上記各層の成膜方法は任意であり、例えば低温（例え
ば100℃位）のCVD、スパッタ、蒸着、印刷等によること
が可能である。
ば100℃位）のCVD、スパッタ、蒸着、印刷等によること
が可能である。
なお、ソース／ドレインイオン注入を行わず、ソース
／ドレイン領域と、ゲート電極との同時形成も可能であ
る。
／ドレイン領域と、ゲート電極との同時形成も可能であ
る。
また、ゲート電極のかわりにマスクを形成して、この
マスクを用いてソース／ドレインイオン注入を行い、適
宜マスク除去後、ソース／ドレイン用の電極とゲート電
極とを同時に形成することも可能である。
マスクを用いてソース／ドレインイオン注入を行い、適
宜マスク除去後、ソース／ドレイン用の電極とゲート電
極とを同時に形成することも可能である。
実施例−２ 次に第２図を参照して、本発明の第２の実施例につい
て説明する。
て説明する。
本実施例の集積回路装置は、第２図（ｆ）にその最終
構造を示すが、以下順に製造工程を説明する。
構造を示すが、以下順に製造工程を説明する。
第２図（ａ）のように、表面に配線パターンが形成さ
れた有機基板１上に、ソース領域31,ドレイン領域32,ゲ
ート電極５を形成する。
れた有機基板１上に、ソース領域31,ドレイン領域32,ゲ
ート電極５を形成する。
次いでSiO2をCVDにて形成後、エッチングしてパター
ニングすることにより、第２図（ｂ）に示すようにゲー
ト酸化膜４を形成する。
ニングすることにより、第２図（ｂ）に示すようにゲー
ト酸化膜４を形成する。
次に、第２図（ｃ）のように、非晶質半導体層2aを形
成する。本例でもアモルファスシリコンを用いた。
成する。本例でもアモルファスシリコンを用いた。
更に、レーザ光によりアニールする（第２図
（ｄ））。これにより非晶質半導体層2aをなすアモルフ
ァスシリコンはポリシリコン化し、多結晶半導体層２と
なる。なお、これに先立って、チャネル部に不純物打込
みを行うが、これが不要の場合もある。
（ｄ））。これにより非晶質半導体層2aをなすアモルフ
ァスシリコンはポリシリコン化し、多結晶半導体層２と
なる。なお、これに先立って、チャネル部に不純物打込
みを行うが、これが不要の場合もある。
次いで、第２図（ｅ）のようにソース／ドレイン領域
31,32に、高濃度イオン注入を行って、活性化する（図
中、11をもってイオン注入を示した）。５′はマスクで
ある。なお、この工程は、必ずしも無くてもよい場合が
ある。
31,32に、高濃度イオン注入を行って、活性化する（図
中、11をもってイオン注入を示した）。５′はマスクで
ある。なお、この工程は、必ずしも無くてもよい場合が
ある。
また、第１図（ｄ）のレーザ光アニールと、第１図
（ｅ）のイオン注入の順序は、どちらが先でもよい。
（ｅ）のイオン注入の順序は、どちらが先でもよい。
更に第２図（ｆ）のように保護膜８を形成して、集積
回路装置を得る。図中の×印は、オーミックコンタクト
を示す。
回路装置を得る。図中の×印は、オーミックコンタクト
を示す。
なお、ソース，ドレイン，ゲート各電極31,32,5と有
機基板１との間に、SiO2などで絶縁膜を形成しておいて
もよい。
機基板１との間に、SiO2などで絶縁膜を形成しておいて
もよい。
実施例−３ 本例は上記各例の変形例ということができる。
第３図（ａ）のように、表面に配線パターンを有する
有機基板１上に下地膜１′としてSiO2膜を形成し、その
上にゲート電極５を形成する。
有機基板１上に下地膜１′としてSiO2膜を形成し、その
上にゲート電極５を形成する。
次に、ゲート酸化膜４としてSiO2膜を形成し、更に非
晶質半導体層2aとしてアモルファスシリコンを堆積す
る。これらにより第３図（ｂ）の構造を得る。
晶質半導体層2aとしてアモルファスシリコンを堆積す
る。これらにより第３図（ｂ）の構造を得る。
次いで、該非晶質半導体層2aをレーザ光により多結晶
化してポリシリコンより成る多結晶半導体層２を得、こ
の上にSiO2膜９及びソース／ドレイン領域31,32を形成
して、第３図（ｃ）の構造を得る。
化してポリシリコンより成る多結晶半導体層２を得、こ
の上にSiO2膜９及びソース／ドレイン領域31,32を形成
して、第３図（ｃ）の構造を得る。
実施例−４ 本例は、上記各例で得られた素子を用いて、光感応装
置を組んだものである。
置を組んだものである。
第４図に示すように、フォトコンダクティブな素子と
電荷蓄積キャパシタとして上記MOS素子を映像素子Ａと
して具体化し、かつスイッチング素子Ｂとしても上記の
如きTFTを用い、これからなる光感応デバイスをプリン
ト基板１上に形成し、これをスイッチで読み出すように
したものである。この場合、素子が小さくできるので有
効である。
電荷蓄積キャパシタとして上記MOS素子を映像素子Ａと
して具体化し、かつスイッチング素子Ｂとしても上記の
如きTFTを用い、これからなる光感応デバイスをプリン
ト基板１上に形成し、これをスイッチで読み出すように
したものである。この場合、素子が小さくできるので有
効である。
なおＣは読み出し配線である。またＤ部には、周辺回
路として、アドレス回路などを設けることができる。
路として、アドレス回路などを設けることができる。
このような装置とすることにより、有機基板１上に多
数のMOSを形成でき、実装密度を大にできる。かつパッ
ケージ等が不要になる。
数のMOSを形成でき、実装密度を大にできる。かつパッ
ケージ等が不要になる。
上述の如く本発明によれば、有機基板上に形成して成
る集積回路装置であって、面積効率が良く、実装工程数
も少なくて有利であり、かつ信頼性の高い集積回路を提
供することができる。
る集積回路装置であって、面積効率が良く、実装工程数
も少なくて有利であり、かつ信頼性の高い集積回路を提
供することができる。
第１図〜第３図は、各々本発明の実施例を製造工程順に
断面図で示すものである。第４図は各実施例を用いた応
用例の構成図である。 １……配線パターンが形成された有機基板、2a……非晶
質半導体層、２……多結晶半導体層、31,32……ソース
／ドレイン領域、４……ゲート絶縁膜、５……ゲート電
極、61,62……配線電極、７……レーザ光。
断面図で示すものである。第４図は各実施例を用いた応
用例の構成図である。 １……配線パターンが形成された有機基板、2a……非晶
質半導体層、２……多結晶半導体層、31,32……ソース
／ドレイン領域、４……ゲート絶縁膜、５……ゲート電
極、61,62……配線電極、７……レーザ光。
Claims (2)
- 【請求項１】少なくとも表面に配線パターンが形成され
た有機基板上に直接気相成長させて形成した半導体層に
MIS型トランジスタを形成し、 該MIS型トランジスタの電極と上記有機基板上の配線パ
ターンとを接続した集積回路装置であって、 上記半導体層は、上記有機基板上に形成した非晶質半導
体層を、該非晶質半導体層には浸透してこれを加熱する
が上記有機基板には到達せずよってこの有機基板は加熱
しない浸透深さのレーザ光である波長が308nmないし157
nmのエキシマレーザ光により加熱して多結晶化して多結
晶半導体層としたものである 集積回路装置。 - 【請求項２】少なくとも表面に配線パターンが形成され
た有機基板上に非晶質半導体層を形成する工程と、 上記非晶質半導体層を、該非晶質半導体層には浸透して
これを加熱するが上記有機基板には到達せずよってこの
有機基板は加熱しない浸透深さのレーザ光である波長が
308nmないし157nmのエキシマレーザ光による加熱により
多結晶化して多結晶半導体層を形成する工程と、 上記多結晶半導体層にMIS型トランジスタを形成し、該M
IS型トランジスタの電極と上記有機基板上の配線パター
ンとを接続する工程とを具備する集積回路装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63223962A JP2751237B2 (ja) | 1988-09-07 | 1988-09-07 | 集積回路装置及び集積回路装置の製造方法 |
| US07/403,934 US5409857A (en) | 1988-09-07 | 1989-09-07 | Process for production of an integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63223962A JP2751237B2 (ja) | 1988-09-07 | 1988-09-07 | 集積回路装置及び集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0272670A JPH0272670A (ja) | 1990-03-12 |
| JP2751237B2 true JP2751237B2 (ja) | 1998-05-18 |
Family
ID=16806418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63223962A Expired - Fee Related JP2751237B2 (ja) | 1988-09-07 | 1988-09-07 | 集積回路装置及び集積回路装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5409857A (ja) |
| JP (1) | JP2751237B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100292330B1 (ko) * | 1992-05-01 | 2001-09-17 | 이데이 노부유끼 | 반도체장치와그제조방법및실리콘절연기판의제조방법 |
| JP3065825B2 (ja) * | 1992-10-21 | 2000-07-17 | 株式会社半導体エネルギー研究所 | レーザー処理方法 |
| TW241377B (ja) * | 1993-03-12 | 1995-02-21 | Semiconductor Energy Res Co Ltd | |
| JPH0766424A (ja) * | 1993-08-20 | 1995-03-10 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US5565377A (en) * | 1994-10-27 | 1996-10-15 | Regents Of The University Of California | Process for forming retrograde profiles in silicon |
| GB9521855D0 (en) * | 1995-10-25 | 1996-01-03 | Philips Electronics Nv | Manufacture of electronic devices comprising thin-film circuitry |
| US5998804A (en) * | 1997-07-03 | 1999-12-07 | Hna Holdings, Inc. | Transistors incorporating substrates comprising liquid crystal polymers |
| JPH11145148A (ja) * | 1997-11-06 | 1999-05-28 | Tdk Corp | 熱プラズマアニール装置およびアニール方法 |
| AU747878B2 (en) * | 1998-04-09 | 2002-05-30 | California Institute Of Technology | Electronic techniques for analyte detection |
| JP2003163221A (ja) * | 2001-11-28 | 2003-06-06 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2006191724A (ja) * | 2005-01-05 | 2006-07-20 | Tokyo Micro:Kk | 小型ステッピングモータ及びその製造方法 |
| CN1945943B (zh) | 2005-10-09 | 2011-02-09 | 精工电子有限公司 | 步进电机及电子器械 |
| GB0717055D0 (en) * | 2007-09-01 | 2007-10-17 | Eastman Kodak Co | An electronic device |
| US20090155994A1 (en) * | 2007-12-12 | 2009-06-18 | Hawkins Gilbert A | Forming thin film transistors using ablative films with pre-patterned conductors |
| US7834347B2 (en) * | 2008-07-01 | 2010-11-16 | Organicid, Inc. | Organic transistor having a non-planar semiconductor-insulating layer interface |
| RU2606248C2 (ru) * | 2015-05-14 | 2017-01-10 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" (КБГУ) | Способ изготовления полупроводникового прибора |
| RU2754995C1 (ru) * | 2020-11-23 | 2021-09-08 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Чеченский государственный университет" | Способ изготовления тонкопленочного транзистора |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4370175A (en) * | 1979-12-03 | 1983-01-25 | Bernard B. Katz | Method of annealing implanted semiconductors by lasers |
| US4389481A (en) * | 1980-06-02 | 1983-06-21 | Xerox Corporation | Method of making planar thin film transistors, transistor arrays |
| JPS58130517A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 単結晶薄膜の製造方法 |
| JPS61230370A (ja) * | 1985-04-05 | 1986-10-14 | Casio Comput Co Ltd | 半導体装置 |
| JPS61230364A (ja) * | 1985-04-05 | 1986-10-14 | Casio Comput Co Ltd | 回路基板 |
-
1988
- 1988-09-07 JP JP63223962A patent/JP2751237B2/ja not_active Expired - Fee Related
-
1989
- 1989-09-07 US US07/403,934 patent/US5409857A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5409857A (en) | 1995-04-25 |
| JPH0272670A (ja) | 1990-03-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2751237B2 (ja) | 集積回路装置及び集積回路装置の製造方法 | |
| US4954855A (en) | Thin film transistor formed on insulating substrate | |
| JPH07106594A (ja) | 半導体装置およびその作製方法 | |
| JPH0564456B2 (ja) | ||
| JPH07169974A (ja) | 半導体装置およびその作製方法 | |
| JP2005532685A (ja) | Ｔｆｔ電子装置とその製造 | |
| JP2935083B2 (ja) | 薄膜トランジスタの製造方法 | |
| US5814542A (en) | Fabrication method of semiconductor device with MOSFET and capacitor having lower and upper polysilicon regions | |
| KR100720083B1 (ko) | 액정 표시 장치의 제조 방법 | |
| KR100349913B1 (ko) | 다결정실리콘 박막트랜지스터 제조방법 | |
| JPH0228377A (ja) | 半導体装置、電界効果トランジスタ、および、キャパシタの製造方法 | |
| JP3196241B2 (ja) | 半導体装置の製造方法 | |
| CA2271790A1 (en) | Semiconductor device | |
| JPH1065181A (ja) | 半導体装置およびその作製方法 | |
| JPH0669207A (ja) | 半導体装置 | |
| JP3063018B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2586810B2 (ja) | 薄膜半導体装置およびその製造方法 | |
| JPH0645355A (ja) | 薄膜トランジスタの製造方法 | |
| JPH05235039A (ja) | 薄膜トランジスタの製造方法 | |
| JP2787170B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP3213844B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2001094108A (ja) | 電界効果トランジスタ、トランジスタアレイ基板、およびその製造方法 | |
| JPH05251465A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3052489B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2000277750A (ja) | 半導体装置およびその作製方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |