JPH0669207A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0669207A JPH0669207A JP4242688A JP24268892A JPH0669207A JP H0669207 A JPH0669207 A JP H0669207A JP 4242688 A JP4242688 A JP 4242688A JP 24268892 A JP24268892 A JP 24268892A JP H0669207 A JPH0669207 A JP H0669207A
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 多結晶シリコン抵抗体の抵抗値を上げるため
多結晶シリコン抵抗体の膜厚を薄くした場合に配線領域
として用いる部分の抵抗が増加するのを防ぎ、またコン
タクト部での突き抜けを防止する。 【構成】 半導体基板１表面に形成された第１の多結晶
シリコン層３上に二酸化シリコン膜５を形成し側部のみ
を露出させ、第１の多結晶シリコン層３の側部露出領域
のみで接し、第１の多結晶シリコン層３を覆って第２の
多結晶シリコン層４を形成し、第２の多結晶シリコン層
４を高抵抗体として、また第１，第２の多結晶シリコン
層３，４が重なった領域を配線及びコンタクト開孔領域
として用いることにより低抵抗配線と高抵抗体を同時に
形成し、さらにコンタクト部の突き抜け不良を防止す
る。
多結晶シリコン抵抗体の膜厚を薄くした場合に配線領域
として用いる部分の抵抗が増加するのを防ぎ、またコン
タクト部での突き抜けを防止する。 【構成】 半導体基板１表面に形成された第１の多結晶
シリコン層３上に二酸化シリコン膜５を形成し側部のみ
を露出させ、第１の多結晶シリコン層３の側部露出領域
のみで接し、第１の多結晶シリコン層３を覆って第２の
多結晶シリコン層４を形成し、第２の多結晶シリコン層
４を高抵抗体として、また第１，第２の多結晶シリコン
層３，４が重なった領域を配線及びコンタクト開孔領域
として用いることにより低抵抗配線と高抵抗体を同時に
形成し、さらにコンタクト部の突き抜け不良を防止す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に多結晶シリコン配線の構造に関する。
に多結晶シリコン配線の構造に関する。
【０００２】
【従来の技術】半導体装置においては多結晶シリコンに
よる高抵抗素子が広く用いられている。従来は図３に示
すように、半導体基板１表面に形成された絶縁膜２上に
多結晶シリコン層を被着しパターニングした後、この多
結晶シリコン層を高不純物濃度領域８ａと低不純物濃度
領域８ｂとに分割し、高不純物濃度領域８ａを高抵抗素
子として、また低不純物濃度領域８ｂを配線やＭＯＳト
ランジスタのゲート電極としていた。
よる高抵抗素子が広く用いられている。従来は図３に示
すように、半導体基板１表面に形成された絶縁膜２上に
多結晶シリコン層を被着しパターニングした後、この多
結晶シリコン層を高不純物濃度領域８ａと低不純物濃度
領域８ｂとに分割し、高不純物濃度領域８ａを高抵抗素
子として、また低不純物濃度領域８ｂを配線やＭＯＳト
ランジスタのゲート電極としていた。
【０００３】また近年は素子の微細化，高集積化が進み
半導体装置に用いられる高抵抗素子にも、図４に示すよ
うに多層配線技術が用いられるようになってきた。ここ
では半導体基板表面に形成された多結晶シリコン配線３
上に層間絶縁膜９を形成し、この多結晶シリコン配線上
にコンタクト孔を開孔し高抵抗素子として第２の多結晶
シリコン層４を形成している。
半導体装置に用いられる高抵抗素子にも、図４に示すよ
うに多層配線技術が用いられるようになってきた。ここ
では半導体基板表面に形成された多結晶シリコン配線３
上に層間絶縁膜９を形成し、この多結晶シリコン配線上
にコンタクト孔を開孔し高抵抗素子として第２の多結晶
シリコン層４を形成している。
【０００４】
【発明が解決しようとする課題】この従来の多結晶シリ
コン高抵抗素子では、抵抗値を上げるために多結晶シリ
コン層の膜厚を薄くした場合、配線領域となる部分の抵
抗値が配線として用いるために必要な値に下げることが
できなくなるという欠点がある。
コン高抵抗素子では、抵抗値を上げるために多結晶シリ
コン層の膜厚を薄くした場合、配線領域となる部分の抵
抗値が配線として用いるために必要な値に下げることが
できなくなるという欠点がある。
【０００５】また多層配線技術を用いた場合でも、高抵
抗とする多結晶シリコン層の膜厚が薄くなると、この多
結晶シリコン層に直接コンタクトを開孔した場合、コン
タクト開孔時のエッチングの際にこの多結晶シリコン層
がエッチングされ、さらに絶縁膜までエッチングされて
半導体基板又は下層の多結晶シリコン配線層とショート
としてしまうという欠点が見出された。
抗とする多結晶シリコン層の膜厚が薄くなると、この多
結晶シリコン層に直接コンタクトを開孔した場合、コン
タクト開孔時のエッチングの際にこの多結晶シリコン層
がエッチングされ、さらに絶縁膜までエッチングされて
半導体基板又は下層の多結晶シリコン配線層とショート
としてしまうという欠点が見出された。
【０００６】本発明の目的は、抵抗の増加を防止すると
ともに、コンタクト部での突き抜けを防止した半導体装
置を提供することにある。
ともに、コンタクト部での突き抜けを防止した半導体装
置を提供することにある。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、第１の多結晶シリコン
層と、第２の多結晶シリコン層とを有する半導体装置で
あって、第１の多結晶シリコン層は、半導体基板の表面
に絶縁層を介して形成されたものであり、第２の多結晶
シリコン層は、第１の多結晶シリコン層の側面と接触
し、該第１の多結晶シリコン層の表面と半導体基板表面
とに絶縁層を介して形成されたものであり、第１の多結
晶シリコン層と第２の多結晶シリコン層との積層構造
は、配線部及びコンタクト開孔領域をなすものであり、
第２の多結晶シリコン層からなる単層構造は、高抵抗の
領域をなすものである。
め、本発明に係る半導体装置は、第１の多結晶シリコン
層と、第２の多結晶シリコン層とを有する半導体装置で
あって、第１の多結晶シリコン層は、半導体基板の表面
に絶縁層を介して形成されたものであり、第２の多結晶
シリコン層は、第１の多結晶シリコン層の側面と接触
し、該第１の多結晶シリコン層の表面と半導体基板表面
とに絶縁層を介して形成されたものであり、第１の多結
晶シリコン層と第２の多結晶シリコン層との積層構造
は、配線部及びコンタクト開孔領域をなすものであり、
第２の多結晶シリコン層からなる単層構造は、高抵抗の
領域をなすものである。
【０００８】また、第１の多結晶シリコン層と、第２の
多結晶シリコン層とを有する半導体装置であって、第１
の多結晶シリコン層は、半導体基板の表面に絶縁層を介
して形成されたものであり、第２の多結晶シリコン層
は、第１の多結晶シリコン層の側面と接触し、該第１の
多結晶シリコン層の表面に絶縁層を介して形成されたも
のであり、第１の多結晶シリコン層と第２の多結晶シリ
コン層との積層領域は、ソース・ドレインを形成するた
めの不純物イオン注入が行なわれたＭＯＳトランジスタ
を構成するものである。
多結晶シリコン層とを有する半導体装置であって、第１
の多結晶シリコン層は、半導体基板の表面に絶縁層を介
して形成されたものであり、第２の多結晶シリコン層
は、第１の多結晶シリコン層の側面と接触し、該第１の
多結晶シリコン層の表面に絶縁層を介して形成されたも
のであり、第１の多結晶シリコン層と第２の多結晶シリ
コン層との積層領域は、ソース・ドレインを形成するた
めの不純物イオン注入が行なわれたＭＯＳトランジスタ
を構成するものである。
【０００９】
【作用】配線及びコンタクト開孔部とする領域には、第
１及び第２の多結晶シリコン層が配置され、高抵抗とす
る領域には、第２の多結晶シリコン層のみが配置されて
いる。このため第２の多結晶シリコン層の膜厚を薄くす
ることにより、充分高い抵抗値を得ることができる。一
方、配線及びコンタクト開孔部の領域には、さらに第１
の多結晶シリコン層が配置されているため、コンタクト
の突き抜けによる不良が発生せず、配線部の抵抗も低く
抑えられる。
１及び第２の多結晶シリコン層が配置され、高抵抗とす
る領域には、第２の多結晶シリコン層のみが配置されて
いる。このため第２の多結晶シリコン層の膜厚を薄くす
ることにより、充分高い抵抗値を得ることができる。一
方、配線及びコンタクト開孔部の領域には、さらに第１
の多結晶シリコン層が配置されているため、コンタクト
の突き抜けによる不良が発生せず、配線部の抵抗も低く
抑えられる。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】（実施例１）図１は、本発明の実施例に係
る半導体チップを示す断面図である。ここでは、半導体
基板１上に形成された絶縁膜２上に、リンを１０21ｃｍ
-3程度含んだ第１の多結晶シリコン層３が形成されてい
る。
る半導体チップを示す断面図である。ここでは、半導体
基板１上に形成された絶縁膜２上に、リンを１０21ｃｍ
-3程度含んだ第１の多結晶シリコン層３が形成されてい
る。
【００１２】さらに第１の多結晶シリコン層３は、側部
を除いた上面のみに絶縁膜としての二酸化シリコン膜５
が被着されており、さらに側部のみで接触するようにし
て低不純物濃度（１０14ｃｍ-3程度）の第２の多結晶シ
リコン層４が二酸化シリコン膜５及び基板表面の絶縁層
２上に亘って形成されている。
を除いた上面のみに絶縁膜としての二酸化シリコン膜５
が被着されており、さらに側部のみで接触するようにし
て低不純物濃度（１０14ｃｍ-3程度）の第２の多結晶シ
リコン層４が二酸化シリコン膜５及び基板表面の絶縁層
２上に亘って形成されている。
【００１３】このような構造とすれば、配線及びコンタ
クト開孔部とする領域には、第１及び第２の多結晶シリ
コン層３，４の積層構造が用いられ、一方、高抵抗とす
る領域には、第２の多結晶シリコン層４のみの単層構造
が用いられる。したがって、高抵抗領域では、第２の多
結晶シリコン層４の膜厚を薄くすることで充分高い抵抗
値を得ることができる。一方、配線部及びコンタクト開
孔領域には第１の多結晶シリコン層３と第２の多結晶シ
リコン層４とが積層されて配置されているため、コンタ
クトの突き抜けによる不良も起こらず、配線部の抵抗も
低く抑えることができる。
クト開孔部とする領域には、第１及び第２の多結晶シリ
コン層３，４の積層構造が用いられ、一方、高抵抗とす
る領域には、第２の多結晶シリコン層４のみの単層構造
が用いられる。したがって、高抵抗領域では、第２の多
結晶シリコン層４の膜厚を薄くすることで充分高い抵抗
値を得ることができる。一方、配線部及びコンタクト開
孔領域には第１の多結晶シリコン層３と第２の多結晶シ
リコン層４とが積層されて配置されているため、コンタ
クトの突き抜けによる不良も起こらず、配線部の抵抗も
低く抑えることができる。
【００１４】（実施例２）図２は、本発明をＭＯＳトラ
ンジスタのゲート電極部に利用した実施例２を示す断面
図である。ここでは、第１の多結晶シリコン層３を覆う
形で第２の多結晶シリコン層４が形成されており、この
上からソース・ドレインを形成するための不純物イオン
注入を行うことで容易にＬｉｇｈｔｌｙ ＤｏｐｅｄＤ
ｒａｉｎ構造のＭＯＳトランジスタを作ることができ
る。６はＮ+ 拡散層領域、７はゲート絶縁膜である。ま
た、この実施例では低不純物濃度領域上に第１の多結晶
シリコン層と接続した第２の多結晶シリコン層があるた
め、ソース・ドレイン領域の低不純物濃度領域での寄生
抵抗によるトランジスタ能力の低下を小さくできるとい
う効果もある。
ンジスタのゲート電極部に利用した実施例２を示す断面
図である。ここでは、第１の多結晶シリコン層３を覆う
形で第２の多結晶シリコン層４が形成されており、この
上からソース・ドレインを形成するための不純物イオン
注入を行うことで容易にＬｉｇｈｔｌｙ ＤｏｐｅｄＤ
ｒａｉｎ構造のＭＯＳトランジスタを作ることができ
る。６はＮ+ 拡散層領域、７はゲート絶縁膜である。ま
た、この実施例では低不純物濃度領域上に第１の多結晶
シリコン層と接続した第２の多結晶シリコン層があるた
め、ソース・ドレイン領域の低不純物濃度領域での寄生
抵抗によるトランジスタ能力の低下を小さくできるとい
う効果もある。
【００１５】
【発明の効果】以上説明したように本発明では、多結晶
シリコン配線の構造は、半導体基板表面に形成された第
１の多結晶シリコン層と、この第１の多結晶シリコン層
の側部を除く表面に形成された絶縁層と、第１の多結晶
シリコン層と側部で接続し、かつ第１の多結晶シリコン
層を覆う第２の多結晶シリコン層で形成しているため、
配線領域の抵抗値を低く抑え、かつ高抵抗部の抵抗値を
大きくできるという効果がある。
シリコン配線の構造は、半導体基板表面に形成された第
１の多結晶シリコン層と、この第１の多結晶シリコン層
の側部を除く表面に形成された絶縁層と、第１の多結晶
シリコン層と側部で接続し、かつ第１の多結晶シリコン
層を覆う第２の多結晶シリコン層で形成しているため、
配線領域の抵抗値を低く抑え、かつ高抵抗部の抵抗値を
大きくできるという効果がある。
【００１６】また本発明によれば、高抵抗部の抵抗値を
大きくするために高抵抗とする多結晶シリコン層の膜厚
を薄くした場合でも、コンタクト突き抜けによる不良を
起こさないという効果もある。
大きくするために高抵抗とする多結晶シリコン層の膜厚
を薄くした場合でも、コンタクト突き抜けによる不良を
起こさないという効果もある。
【図１】本発明の実施例１を示す断面図である。
【図２】本発明の実施例２を示す断面図である。
【図３】従来例を示す断面図である。
【図４】別の従来例を示す断面図である。
１ 半導体基板 ２ 絶縁膜 ３ 第１の多結晶シリコン層 ４ 第２の多結晶シリコン層 ５ 二酸化シリコン膜 ６ Ｎ+ 拡散層領域 ７ ゲート絶縁膜 ８ａ 高不純物濃度多結晶シリコン層 ８ｂ 低不純物濃度多結晶シリコン層 ９ 層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (2)
- 【請求項１】 第１の多結晶シリコン層と、第２の多結
晶シリコン層とを有する半導体装置であって、 第１の多結晶シリコン層は、半導体基板の表面に絶縁層
を介して形成されたものであり、 第２の多結晶シリコン層は、第１の多結晶シリコン層の
側面と接触し、該第１の多結晶シリコン層の表面と半導
体基板表面とに絶縁層を介して形成されたものであり、 第１の多結晶シリコン層と第２の多結晶シリコン層との
積層構造は、配線部及びコンタクト開孔領域をなすもの
であり、 第２の多結晶シリコン層からなる単層構造は、高抵抗の
領域をなすものであることを特徴とする半導体装置。 - 【請求項２】 第１の多結晶シリコン層と、第２の多結
晶シリコン層とを有する半導体装置であって、 第１の多結晶シリコン層は、半導体基板の表面に絶縁層
を介して形成されたものであり、 第２の多結晶シリコン層は、第１の多結晶シリコン層の
側面と接触し、該第１の多結晶シリコン層の表面に絶縁
層を介して形成されたものであり、 第１の多結晶シリコン層と第２の多結晶シリコン層との
積層領域は、ソース・ドレインを形成するための不純物
イオン注入が行なわれたＭＯＳトランジスタを構成する
ものであることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4242688A JP3013628B2 (ja) | 1992-08-19 | 1992-08-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4242688A JP3013628B2 (ja) | 1992-08-19 | 1992-08-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669207A true JPH0669207A (ja) | 1994-03-11 |
| JP3013628B2 JP3013628B2 (ja) | 2000-02-28 |
Family
ID=17092761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4242688A Expired - Lifetime JP3013628B2 (ja) | 1992-08-19 | 1992-08-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3013628B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6765281B2 (en) | 2002-11-27 | 2004-07-20 | Ricoh Company, Ltd. | Semiconductor apparatus with a stable contact resistance and a method of making the semiconductor apparatus |
| JP2005223297A (ja) * | 2004-02-09 | 2005-08-18 | Nec Electronics Corp | 集積回路装置及びその製造方法 |
| JP2006515466A (ja) * | 2003-01-31 | 2006-05-25 | フェアチャイルド セミコンダクター コーポレイション | 低標準偏差の高抵抗値分割ポリｐ抵抗器 |
| JP2015115408A (ja) * | 2013-12-10 | 2015-06-22 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| KR20150086915A (ko) * | 2014-01-21 | 2015-07-29 | 전신 | 우산 케이스 우비 |
-
1992
- 1992-08-19 JP JP4242688A patent/JP3013628B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6765281B2 (en) | 2002-11-27 | 2004-07-20 | Ricoh Company, Ltd. | Semiconductor apparatus with a stable contact resistance and a method of making the semiconductor apparatus |
| US7026206B2 (en) | 2002-11-27 | 2006-04-11 | Ricoh Company, Ltd. | Method of making resistive element having a stable contact resistance |
| JP2006515466A (ja) * | 2003-01-31 | 2006-05-25 | フェアチャイルド セミコンダクター コーポレイション | 低標準偏差の高抵抗値分割ポリｐ抵抗器 |
| JP2005223297A (ja) * | 2004-02-09 | 2005-08-18 | Nec Electronics Corp | 集積回路装置及びその製造方法 |
| US7777288B2 (en) | 2004-02-09 | 2010-08-17 | Nec Electronics Corporation | Integrated circuit device and fabrication method therefor |
| JP4541717B2 (ja) * | 2004-02-09 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 集積回路装置及びその製造方法 |
| JP2015115408A (ja) * | 2013-12-10 | 2015-06-22 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| KR20150086915A (ko) * | 2014-01-21 | 2015-07-29 | 전신 | 우산 케이스 우비 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3013628B2 (ja) | 2000-02-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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