JPH09199606A - マスタスライス方式の半導体装置 - Google Patents
マスタスライス方式の半導体装置Info
- Publication number
- JPH09199606A JPH09199606A JP8021916A JP2191696A JPH09199606A JP H09199606 A JPH09199606 A JP H09199606A JP 8021916 A JP8021916 A JP 8021916A JP 2191696 A JP2191696 A JP 2191696A JP H09199606 A JPH09199606 A JP H09199606A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- film
- wiring
- semiconductor device
- polycrystalline
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 集積度を低下させず動作に悪影響も与えるこ
となく、配線形成時のチャージアップによるゲート絶縁
膜の破壊を少なくして製造歩留りを高める。 【解決手段】 使用されているトランジスタ２５ａのゲ
ート電極である多結晶Ｓｉ膜２３に接続されているＡｌ
配線２７が、使用されていないトランジスタ２５ｂの多
結晶Ｓｉ膜２３にも接続されている。このため、使用さ
れているトランジスタ２５ａの多結晶Ｓｉ膜２３にのみ
Ａｌ配線２７が接続されている構造に比べて所謂アンテ
ナ比が小さく、Ａｌ配線２７を形成する際のチャージア
ップによるゲート酸化膜の破壊が少なくて、製造歩留り
が高い。
となく、配線形成時のチャージアップによるゲート絶縁
膜の破壊を少なくして製造歩留りを高める。 【解決手段】 使用されているトランジスタ２５ａのゲ
ート電極である多結晶Ｓｉ膜２３に接続されているＡｌ
配線２７が、使用されていないトランジスタ２５ｂの多
結晶Ｓｉ膜２３にも接続されている。このため、使用さ
れているトランジスタ２５ａの多結晶Ｓｉ膜２３にのみ
Ａｌ配線２７が接続されている構造に比べて所謂アンテ
ナ比が小さく、Ａｌ配線２７を形成する際のチャージア
ップによるゲート酸化膜の破壊が少なくて、製造歩留り
が高い。
Description
【０００１】
【発明の属する技術分野】本発明は、予め形成されてい
る多数の回路素子の中から選択された回路素子に対して
配線を形成するマスタスライス方式の半導体装置に関す
るものである。
る多数の回路素子の中から選択された回路素子に対して
配線を形成するマスタスライス方式の半導体装置に関す
るものである。
【０００２】
【従来の技術】図２は、ゲートアレイ等のマスタスライ
スに対してＡｌ配線が形成された状態を示している。こ
のマスタスライス方式の半導体装置では、Ｓｉ基板１１
上に、ゲート酸化膜としてのＳｉＯ2 膜１２を介して、
多結晶Ｓｉ膜１３から成るゲート電極が形成されてお
り、多結晶Ｓｉ膜１３の両側の素子活性領域にはソース
／ドレイン拡散層（図示せず）が形成されている。
スに対してＡｌ配線が形成された状態を示している。こ
のマスタスライス方式の半導体装置では、Ｓｉ基板１１
上に、ゲート酸化膜としてのＳｉＯ2 膜１２を介して、
多結晶Ｓｉ膜１３から成るゲート電極が形成されてお
り、多結晶Ｓｉ膜１３の両側の素子活性領域にはソース
／ドレイン拡散層（図示せず）が形成されている。
【０００３】この様な構成のトランジスタ１４がＳｉ基
板１１に多数規則的に形成されており、これらのトラン
ジスタ１４が層間絶縁膜１５に覆われた状態のマスタス
ライスが作り溜めされている。そして、ユーザの回路で
使用されるトランジスタ１４の多結晶Ｓｉ膜１３やソー
ス／ドレイン拡散層に達するコンタクト孔１６が層間絶
縁膜１５に開孔されており、コンタクト孔１６を介して
多結晶Ｓｉ膜１３やソース／ドレイン拡散層にＡｌ配線
１７が接続されている。
板１１に多数規則的に形成されており、これらのトラン
ジスタ１４が層間絶縁膜１５に覆われた状態のマスタス
ライスが作り溜めされている。そして、ユーザの回路で
使用されるトランジスタ１４の多結晶Ｓｉ膜１３やソー
ス／ドレイン拡散層に達するコンタクト孔１６が層間絶
縁膜１５に開孔されており、コンタクト孔１６を介して
多結晶Ｓｉ膜１３やソース／ドレイン拡散層にＡｌ配線
１７が接続されている。
【０００４】
【発明が解決しようとする課題】ところで、Ａｌ配線１
７をパターニングするための工程で用いるプラズマ等の
荷電粒子１８によって、Ａｌ配線１７及び多結晶Ｓｉ膜
１３にチャージアップが発生する。一方、一般のマスタ
スライス方式の半導体装置では、図２に示した様に、ゲ
ート電極である多結晶Ｓｉ膜１３にＡｌ配線１７が直接
に接続されていて、保護回路が設けられていない場合が
多い。
７をパターニングするための工程で用いるプラズマ等の
荷電粒子１８によって、Ａｌ配線１７及び多結晶Ｓｉ膜
１３にチャージアップが発生する。一方、一般のマスタ
スライス方式の半導体装置では、図２に示した様に、ゲ
ート電極である多結晶Ｓｉ膜１３にＡｌ配線１７が直接
に接続されていて、保護回路が設けられていない場合が
多い。
【０００５】このため、Ａｌ配線１７及び多結晶Ｓｉ膜
１３のチャージアップによって、ゲート酸化膜であるＳ
ｉＯ2 膜１２が絶縁破壊し易く、従来のマスタスライス
方式の半導体装置では製造歩留りが低かった。なお、ゲ
ート電極である多結晶Ｓｉ膜１３の面積を広くして、多
結晶Ｓｉ膜１３の面積に対するＡｌ配線１７の面積の比
率である所謂アンテナ比を小さくすれば、ＳｉＯ2 膜１
２が絶縁破壊しにくい。しかし、これでは半導体装置の
集積度が低下する。
１３のチャージアップによって、ゲート酸化膜であるＳ
ｉＯ2 膜１２が絶縁破壊し易く、従来のマスタスライス
方式の半導体装置では製造歩留りが低かった。なお、ゲ
ート電極である多結晶Ｓｉ膜１３の面積を広くして、多
結晶Ｓｉ膜１３の面積に対するＡｌ配線１７の面積の比
率である所謂アンテナ比を小さくすれば、ＳｉＯ2 膜１
２が絶縁破壊しにくい。しかし、これでは半導体装置の
集積度が低下する。
【０００６】
【課題を解決するための手段】請求項１のマスタスライ
ス方式の半導体装置は、使用されているトランジスタの
ゲート電極に接続されている配線が、使用されていない
トランジスタのゲート電極にも接続されていることを特
徴としている。
ス方式の半導体装置は、使用されているトランジスタの
ゲート電極に接続されている配線が、使用されていない
トランジスタのゲート電極にも接続されていることを特
徴としている。
【０００７】請求項２のマスタスライス方式の半導体装
置は、請求項１のマスタスライス方式の半導体装置にお
いて、前記使用されていないトランジスタが前記使用さ
れているトランジスタに隣接していることを特徴として
いる。
置は、請求項１のマスタスライス方式の半導体装置にお
いて、前記使用されていないトランジスタが前記使用さ
れているトランジスタに隣接していることを特徴として
いる。
【０００８】請求項３のマスタスライス方式の半導体装
置は、請求項１のマスタスライス方式の半導体装置にお
いて、前記トランジスタが論理ゲートを構成しているこ
とを特徴としている。
置は、請求項１のマスタスライス方式の半導体装置にお
いて、前記トランジスタが論理ゲートを構成しているこ
とを特徴としている。
【０００９】本発明によるマスタスライス方式の半導体
装置では、使用されているトランジスタのゲート電極に
接続されている配線が、使用されていないトランジスタ
のゲート電極にも接続されている。
装置では、使用されているトランジスタのゲート電極に
接続されている配線が、使用されていないトランジスタ
のゲート電極にも接続されている。
【００１０】このため、使用されているトランジスタの
ゲート電極にのみ配線が接続されている構造に比べて、
ゲート電極の面積に対するそのゲート電極に接続されて
いる配線の面積の比率が小さい。しかも、使用されてい
ないトランジスタのゲート電極に配線が接続されていて
も、半導体装置の集積度が低下せず動作に悪影響もな
い。
ゲート電極にのみ配線が接続されている構造に比べて、
ゲート電極の面積に対するそのゲート電極に接続されて
いる配線の面積の比率が小さい。しかも、使用されてい
ないトランジスタのゲート電極に配線が接続されていて
も、半導体装置の集積度が低下せず動作に悪影響もな
い。
【００１１】
【発明の実施の形態】以下、ゲートアレイに適用した本
発明の一実施形態を、図１を参照しながら説明する。本
実施形態では、Ｓｉ基板の表面に素子分離用のＳｉＯ2
膜２１が選択的に形成されており、このＳｉＯ2 膜２１
に囲まれている素子活性領域２２の表面にゲート酸化膜
としてのＳｉＯ2 膜（図示せず）が形成されている。
発明の一実施形態を、図１を参照しながら説明する。本
実施形態では、Ｓｉ基板の表面に素子分離用のＳｉＯ2
膜２１が選択的に形成されており、このＳｉＯ2 膜２１
に囲まれている素子活性領域２２の表面にゲート酸化膜
としてのＳｉＯ2 膜（図示せず）が形成されている。
【００１２】多結晶Ｓｉ膜２３から成るゲート電極が素
子活性領域２２を横断しており、多結晶Ｓｉ膜２３の両
側の素子活性領域２２にソース／ドレイン拡散層２４が
形成されている。論理ゲートを構成するためのトランジ
スタ２５が層間絶縁膜（図示せず）に覆われてマスタス
ライスが形成されているが、以上の構成は上述の従来例
と実質的に同様である。
子活性領域２２を横断しており、多結晶Ｓｉ膜２３の両
側の素子活性領域２２にソース／ドレイン拡散層２４が
形成されている。論理ゲートを構成するためのトランジ
スタ２５が層間絶縁膜（図示せず）に覆われてマスタス
ライスが形成されているが、以上の構成は上述の従来例
と実質的に同様である。
【００１３】しかし、本実施形態では、ユーザの回路を
形成する際に、使用されるトランジスタ２５ａの多結晶
Ｓｉ膜２３及びソース／ドレイン拡散層２４のみなら
ず、使用されないトランジスタ２５ｂの多結晶Ｓｉ膜２
３に対してもコンタクト孔２６が開孔されている。
形成する際に、使用されるトランジスタ２５ａの多結晶
Ｓｉ膜２３及びソース／ドレイン拡散層２４のみなら
ず、使用されないトランジスタ２５ｂの多結晶Ｓｉ膜２
３に対してもコンタクト孔２６が開孔されている。
【００１４】そして、使用されるトランジスタ２５ａの
ソース／ドレイン拡散層２４にＡｌ配線２７が接続され
ると共に、使用されるトランジスタ２５ａとこのトラン
ジスタ２５ａに隣接していて使用されないトランジスタ
２５ｂとの両方の多結晶Ｓｉ膜２３に、連続しているＡ
ｌ配線２７が接続されている。
ソース／ドレイン拡散層２４にＡｌ配線２７が接続され
ると共に、使用されるトランジスタ２５ａとこのトラン
ジスタ２５ａに隣接していて使用されないトランジスタ
２５ｂとの両方の多結晶Ｓｉ膜２３に、連続しているＡ
ｌ配線２７が接続されている。
【００１５】従って、以上の様な実施形態では、使用さ
れているトランジスタ２５ａの多結晶Ｓｉ膜２３にのみ
Ａｌ配線２７が接続されている構造に比べてアンテナ比
が小さい。このため、Ａｌ配線２７を形成する際のチャ
ージアップによるゲート酸化膜の破壊が少なくて、製造
歩留りが高い。しかも、使用されていないトランジスタ
２５ｂの多結晶Ｓｉ膜２３にＡｌ配線２７が接続されて
いても、半導体装置の集積度が低下せず動作に悪影響も
ない。
れているトランジスタ２５ａの多結晶Ｓｉ膜２３にのみ
Ａｌ配線２７が接続されている構造に比べてアンテナ比
が小さい。このため、Ａｌ配線２７を形成する際のチャ
ージアップによるゲート酸化膜の破壊が少なくて、製造
歩留りが高い。しかも、使用されていないトランジスタ
２５ｂの多結晶Ｓｉ膜２３にＡｌ配線２７が接続されて
いても、半導体装置の集積度が低下せず動作に悪影響も
ない。
【００１６】なお、図１に示した実施形態では、使用さ
れていないにも拘らず多結晶Ｓｉ膜２３にＡｌ配線２７
が接続されているトランジスタ２５ｂは、トランジスタ
２５ａに隣接しているトランジスタ２５ｂのみである
が、トランジスタ２５ａとは反対側でトランジスタ２５
ｂに更に隣接しているトランジスタ２５ｂの多結晶Ｓｉ
膜２３にもＡｌ配線２７が接続されていてもよい。ま
た、以上の実施形態はゲートアレイに本発明を適用した
ものであるが、デジタルＬＳＩ以外のアナログＩＣにも
本発明を適用することができる。
れていないにも拘らず多結晶Ｓｉ膜２３にＡｌ配線２７
が接続されているトランジスタ２５ｂは、トランジスタ
２５ａに隣接しているトランジスタ２５ｂのみである
が、トランジスタ２５ａとは反対側でトランジスタ２５
ｂに更に隣接しているトランジスタ２５ｂの多結晶Ｓｉ
膜２３にもＡｌ配線２７が接続されていてもよい。ま
た、以上の実施形態はゲートアレイに本発明を適用した
ものであるが、デジタルＬＳＩ以外のアナログＩＣにも
本発明を適用することができる。
【００１７】
【発明の効果】本発明によるマスタスライス方式の半導
体装置では、半導体装置の集積度が低下せず動作に悪影
響もないにも拘らず、ゲート電極の面積に対するそのゲ
ート電極に接続されている配線の面積の比率が小さいの
で、配線を形成する際のチャージアップによるゲート絶
縁膜の破壊が少なくて、製造歩留りが高い。
体装置では、半導体装置の集積度が低下せず動作に悪影
響もないにも拘らず、ゲート電極の面積に対するそのゲ
ート電極に接続されている配線の面積の比率が小さいの
で、配線を形成する際のチャージアップによるゲート絶
縁膜の破壊が少なくて、製造歩留りが高い。
【図１】本発明の一実施形態の平面図である。
【図２】チャージアップによるゲート絶縁膜の破壊を説
明するための側断面図である。
明するための側断面図である。
２３ 多結晶Ｓｉ膜 ２５ａ トランジスタ ２５ｂ トランジスタ ２７ Ａｌ配線
Claims (3)
- 【請求項１】 使用されているトランジスタのゲート電
極に接続されている配線が、使用されていないトランジ
スタのゲート電極にも接続されていることを特徴とする
マスタスライス方式の半導体装置。 - 【請求項２】 前記使用されていないトランジスタが前
記使用されているトランジスタに隣接していることを特
徴とする請求項１記載のマスタスライス方式の半導体装
置。 - 【請求項３】 前記トランジスタが論理ゲートを構成し
ていることを特徴とする請求項１記載のマスタスライス
方式の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8021916A JPH09199606A (ja) | 1996-01-12 | 1996-01-12 | マスタスライス方式の半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8021916A JPH09199606A (ja) | 1996-01-12 | 1996-01-12 | マスタスライス方式の半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09199606A true JPH09199606A (ja) | 1997-07-31 |
Family
ID=12068414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8021916A Pending JPH09199606A (ja) | 1996-01-12 | 1996-01-12 | マスタスライス方式の半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09199606A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6393603B1 (en) * | 1998-12-10 | 2002-05-21 | Nec Corporation | Circuit design method calculating antenna size of conductive member connected to gate oxide film of transistor with approximate expression |
| JP2009171173A (ja) * | 2008-01-16 | 2009-07-30 | Oki Semiconductor Co Ltd | デジタル・アナログ変換器 |
-
1996
- 1996-01-12 JP JP8021916A patent/JPH09199606A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6393603B1 (en) * | 1998-12-10 | 2002-05-21 | Nec Corporation | Circuit design method calculating antenna size of conductive member connected to gate oxide film of transistor with approximate expression |
| JP2009171173A (ja) * | 2008-01-16 | 2009-07-30 | Oki Semiconductor Co Ltd | デジタル・アナログ変換器 |
| JP4570662B2 (ja) * | 2008-01-16 | 2010-10-27 | Ｏｋｉセミコンダクタ株式会社 | デジタル・アナログ変換器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5930648A (en) | Semiconductor memory device having different substrate thickness between memory cell area and peripheral area and manufacturing method thereof | |
| JPH0897310A (ja) | 半導体集積回路装置の製造方法 | |
| US5357136A (en) | Semiconductor device with anchored interconnection layer | |
| US20010019866A1 (en) | Method of forming a contact hole in a semiconductor substrate using oxide spacers on the sidewalls of the contact hole | |
| JP2976842B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH09199606A (ja) | マスタスライス方式の半導体装置 | |
| JP3013628B2 (ja) | 半導体装置 | |
| KR100305402B1 (ko) | 반도체소자의 제조방법 | |
| JP2809131B2 (ja) | 半導体装置の製造方法 | |
| US6537899B2 (en) | Semiconductor device and a method of fabricating the same | |
| JP2695812B2 (ja) | 半導体装置 | |
| JPH11186386A (ja) | 半導体装置およびその製造方法 | |
| JPH0142147B2 (ja) | ||
| JPH0945767A (ja) | 半導体集積回路装置およびその製造方法 | |
| KR0185636B1 (ko) | 단차특성이 개선된 반도체 메모리 장치의 커패시터 제조방법 | |
| JP3389510B2 (ja) | 半導体装置の製造方法 | |
| JPH0653328A (ja) | 半導体装置 | |
| KR100358164B1 (ko) | 강유전체 메모리 소자의 제조 방법 | |
| JPH11154683A (ja) | 半導体装置およびその製造方法 | |
| JPH07153756A (ja) | 半導体集積回路装置 | |
| JPS6196748A (ja) | 誘電体分離基板及びその製造方法 | |
| JPH05304293A (ja) | 薄膜トランジスタ | |
| JPH03116852A (ja) | 半導体装置 | |
| JPS62176154A (ja) | 半導体集積回路及びその製造方法 | |
| JPH0497528A (ja) | 半導体装置及びその製造方法 |