JP3389510B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3389510B2 JP3389510B2 JP25404098A JP25404098A JP3389510B2 JP 3389510 B2 JP3389510 B2 JP 3389510B2 JP 25404098 A JP25404098 A JP 25404098A JP 25404098 A JP25404098 A JP 25404098A JP 3389510 B2 JP3389510 B2 JP 3389510B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、さらに詳しくいえば、パワーＭＯＳＦＥＴの
製造工程におけるマスク工程の削減、およびこのプロセ
スで生じる寄生容量の抑制構造に関する。
法に関し、さらに詳しくいえば、パワーＭＯＳＦＥＴの
製造工程におけるマスク工程の削減、およびこのプロセ
スで生じる寄生容量の抑制構造に関する。
【０００２】
【従来の技術】以下で、従来のパワーＭＯＳＦＥＴとそ
の製造方法について図面を参照しながら説明する。図５
は従来のパワーＭＯＳＦＥＴの構造を示す断面図であっ
て、図６〜図８は、従来のパワーＭＯＳＦＥＴの製造方
法を説明する断面図である。
の製造方法について図面を参照しながら説明する。図５
は従来のパワーＭＯＳＦＥＴの構造を示す断面図であっ
て、図６〜図８は、従来のパワーＭＯＳＦＥＴの製造方
法を説明する断面図である。
【０００３】従来のパワーＭＯＳＦＥＴは、図５に示す
ように、ｎ+ 型の半導体基板１上にｎ- 型のエピタキシ
ャル層からなるドレイン層１Ａが形成され、その表層の
一部に、ｐ型不純物拡散によって形成されたチャネル領
域６が形成されている。その中央にはｐ+ 型不純物が拡
散されてなるボディ・コンタクト領域８が形成されてお
り、これを囲むようにしてｎ+ 型不純物拡散で形成され
たソース領域７がチャネル領域６の表層に設けられてい
る。
ように、ｎ+ 型の半導体基板１上にｎ- 型のエピタキシ
ャル層からなるドレイン層１Ａが形成され、その表層の
一部に、ｐ型不純物拡散によって形成されたチャネル領
域６が形成されている。その中央にはｐ+ 型不純物が拡
散されてなるボディ・コンタクト領域８が形成されてお
り、これを囲むようにしてｎ+ 型不純物拡散で形成され
たソース領域７がチャネル領域６の表層に設けられてい
る。
【０００４】また、後述のパッド電極１０を形成する領
域には厚い絶縁膜３が設けられている。
域には厚い絶縁膜３が設けられている。
【０００５】さらにチャネル領域６及びソース領域７の
一部領域と重複するように、ゲート絶縁膜２，ゲート電
極４が順次チャネル領域６上に形成されている。
一部領域と重複するように、ゲート絶縁膜２，ゲート電
極４が順次チャネル領域６上に形成されている。
【０００６】また、ゲート電極４を被覆するようにＰＳ
Ｇ（Phospho-Silicate Glass）膜５が形成されている。
このＰＳＧ膜５には、絶縁膜３が形成された領域の一部
に、開口が設けられており、ここから露出するゲート電
極４とコンタクトをとるようなパッド電極１０が、この
開口及びその周辺に形成されている。
Ｇ（Phospho-Silicate Glass）膜５が形成されている。
このＰＳＧ膜５には、絶縁膜３が形成された領域の一部
に、開口が設けられており、ここから露出するゲート電
極４とコンタクトをとるようなパッド電極１０が、この
開口及びその周辺に形成されている。
【０００７】また、ソース領域７，ボディ・コンタクト
領域８の上には、ソース領域７とのコンタクトをとるた
めのソース電極配線９が形成されている。
領域８の上には、ソース領域７とのコンタクトをとるた
めのソース電極配線９が形成されている。
【０００８】上記のパワーＭＯＳＦＥＴの製造工程につ
いて図６〜図８を参照しながら以下で説明する。
いて図６〜図８を参照しながら以下で説明する。
【０００９】まず、ｎ+ 型の半導体基板１上に、ｎ- 型
のドレイン層１Ａをエピタキシャル成長によって形成す
る。次に、その上に厚い酸化膜３を形成し、フォトリソ
グラフィ工程でレジスト膜を選択的に形成し、これを第
一回目のマスクにしてパターニングしてパッド電極用の
絶縁膜３を形成した後に、再びゲート絶縁膜２となる酸
化膜を形成する。次に、全面にポリシリコン膜４Ａを形
成する。（以上図６参照） 以下、厚い酸化膜が形成された領域を周辺領域と呼ぶ。
のドレイン層１Ａをエピタキシャル成長によって形成す
る。次に、その上に厚い酸化膜３を形成し、フォトリソ
グラフィ工程でレジスト膜を選択的に形成し、これを第
一回目のマスクにしてパターニングしてパッド電極用の
絶縁膜３を形成した後に、再びゲート絶縁膜２となる酸
化膜を形成する。次に、全面にポリシリコン膜４Ａを形
成する。（以上図６参照） 以下、厚い酸化膜が形成された領域を周辺領域と呼ぶ。
【００１０】次いで、ポリシリコン膜４Ａ上にフォトレ
ジスト膜を形成し、パターニングされたレジスト膜を第
２回目のマスクにしてポリシリコン層と酸化膜とをエッ
チングして、図７に示すようにゲート絶縁膜２とゲート
電極４とを形成する。ここでゲート電極４は、格子状に
形成され、以下、ゲート電極が格子状に形成される領域
をセル領域と呼ぶ。
ジスト膜を形成し、パターニングされたレジスト膜を第
２回目のマスクにしてポリシリコン層と酸化膜とをエッ
チングして、図７に示すようにゲート絶縁膜２とゲート
電極４とを形成する。ここでゲート電極４は、格子状に
形成され、以下、ゲート電極が格子状に形成される領域
をセル領域と呼ぶ。
【００１１】次に、これらのゲート絶縁膜５，ゲート電
極４をマスクにしてｐ型の不純物を注入して、ドレイン
層１Ａの表層の一部にチャネル領域６を形成する。（以
上図７参照） 次に、再び全面に不図示のフォトレジストを塗布し、フ
ォトリソグラフィ法によってチャネル領域６の中央部に
選択的に形成されるように第３回目のフォトレジスト膜
をパターニングし、これをマスクにしてｎ型不純物をチ
ャネル領域６に注入してソース領域７を形成する。その
後、このレジスト膜を除去し、再びフォトレジストを塗
布して中央部に開口ができるようにこれをパターニング
した後に、新たなこのレジスト膜（不図示）を第４回目
のマスクにしてｐ型不純物をチャネル領域３上に注入し
て、ボディ・コンタクト領域８を形成する。次いで、第
４回目のレジスト膜を除去して全面にＰＳＧ膜を形成す
る（以下図８参照）。
極４をマスクにしてｐ型の不純物を注入して、ドレイン
層１Ａの表層の一部にチャネル領域６を形成する。（以
上図７参照） 次に、再び全面に不図示のフォトレジストを塗布し、フ
ォトリソグラフィ法によってチャネル領域６の中央部に
選択的に形成されるように第３回目のフォトレジスト膜
をパターニングし、これをマスクにしてｎ型不純物をチ
ャネル領域６に注入してソース領域７を形成する。その
後、このレジスト膜を除去し、再びフォトレジストを塗
布して中央部に開口ができるようにこれをパターニング
した後に、新たなこのレジスト膜（不図示）を第４回目
のマスクにしてｐ型不純物をチャネル領域３上に注入し
て、ボディ・コンタクト領域８を形成する。次いで、第
４回目のレジスト膜を除去して全面にＰＳＧ膜を形成す
る（以下図８参照）。
【００１２】その後、不図示のレジスト膜をＰＳＧ膜５
上に形成して、パッド電極を形成する周辺領域と、ボデ
ィ領域８とソース領域７の一部領域に開口が形成される
ようにフォトリソグラフィ法によってパターニングし、
これを第５回目のマスクにしてＰＳＧ膜５をエッチング
・除去する。次いで、全面にアルミ等の金属を蒸着等で
形成し、これを第６回目のマスクによりパターニング
し、露出されたボディ領域８とソース領域７の一部領域
に接するようにソース電極９を、絶縁膜３の上にはパッ
ド電極１０を、それぞれ形成することにより、図５に示
すような構造のパワーＭＯＳＦＥＴが形成されることに
なる。
上に形成して、パッド電極を形成する周辺領域と、ボデ
ィ領域８とソース領域７の一部領域に開口が形成される
ようにフォトリソグラフィ法によってパターニングし、
これを第５回目のマスクにしてＰＳＧ膜５をエッチング
・除去する。次いで、全面にアルミ等の金属を蒸着等で
形成し、これを第６回目のマスクによりパターニング
し、露出されたボディ領域８とソース領域７の一部領域
に接するようにソース電極９を、絶縁膜３の上にはパッ
ド電極１０を、それぞれ形成することにより、図５に示
すような構造のパワーＭＯＳＦＥＴが形成されることに
なる。
【００１３】
【発明が解決しようとする課題】以上で説明したプレー
ナ型のパワーＭＯＳＦＥＴについては、 １）最初のボンディングパッド用の厚い酸化膜を形成す
るためのマスク形成工程 ２）ゲート電極を形成するためのパターニング用マスク
の形成工程（図７） ３）ソース領域７を形成するためのレジストマスク形成
工程（図８） ４）ボディ領域８を形成するためのレジストマスク形成
工程（図８） ５）ソース領域７のコンタクトホールをＰＳＧ膜８に形
成する際のレジストマスク形成工程 ６）パッド電極１０やソース電極配線９配をパターニン
グするためのレジストマスク形成工程 に於いて、パターニングのためのフォトリソ工程に用い
るフォトマスクが必要なので、都合６枚ものフォトマス
クが必要になる。
ナ型のパワーＭＯＳＦＥＴについては、 １）最初のボンディングパッド用の厚い酸化膜を形成す
るためのマスク形成工程 ２）ゲート電極を形成するためのパターニング用マスク
の形成工程（図７） ３）ソース領域７を形成するためのレジストマスク形成
工程（図８） ４）ボディ領域８を形成するためのレジストマスク形成
工程（図８） ５）ソース領域７のコンタクトホールをＰＳＧ膜８に形
成する際のレジストマスク形成工程 ６）パッド電極１０やソース電極配線９配をパターニン
グするためのレジストマスク形成工程 に於いて、パターニングのためのフォトリソ工程に用い
るフォトマスクが必要なので、都合６枚ものフォトマス
クが必要になる。
【００１４】このため、マスク工程やこれに付随する工
程が非常に多くなり、製造工程が繁雑になり、製造コス
トが高くなってしまうという問題が生じていた。
程が非常に多くなり、製造工程が繁雑になり、製造コス
トが高くなってしまうという問題が生じていた。
【００１５】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、第１に、半導体チップ周囲に渡
りゲート絶縁膜，導電体層，絶縁膜を順次形成する工程
により、マスクを一枚削減でき、前記ゲート電極をマス
クにして、チャネル領域と第１不純物領域層を形成し、
その後、前記第１不純物領域層の中央部およびゲートコ
ンタクト領域に対応する第２絶縁膜および／または第１
絶縁膜をエッチングし、第１不純物領域の中央部を完全
に取り除いた除去領域を形成することでソース領域を形
成し、この除去領域を介して一導電型のボディ・コンタ
クト領域を形成し、前記サイドウォールを介してメタル
を形成すると、合計三枚のマスクで実現できる。
に鑑み成されたもので、第１に、半導体チップ周囲に渡
りゲート絶縁膜，導電体層，絶縁膜を順次形成する工程
により、マスクを一枚削減でき、前記ゲート電極をマス
クにして、チャネル領域と第１不純物領域層を形成し、
その後、前記第１不純物領域層の中央部およびゲートコ
ンタクト領域に対応する第２絶縁膜および／または第１
絶縁膜をエッチングし、第１不純物領域の中央部を完全
に取り除いた除去領域を形成することでソース領域を形
成し、この除去領域を介して一導電型のボディ・コンタ
クト領域を形成し、前記サイドウォールを介してメタル
を形成すると、合計三枚のマスクで実現できる。
【００１６】第２に、前記除去領域を形成する工程に於
いて、前記周辺領域の一部にゲート電極が取り除かれた
開口部を形成することで、工程を増やすことなく周辺領
域に除去領域ＥＬを形成でき、寄生容量の増大を防止で
きる。
いて、前記周辺領域の一部にゲート電極が取り除かれた
開口部を形成することで、工程を増やすことなく周辺領
域に除去領域ＥＬを形成でき、寄生容量の増大を防止で
きる。
【００１７】第３に、前記サイドウォールを形成する工
程に於いて、前記周辺領域の開口部に位置する第２絶縁
膜をマスクで覆えば、開口部の絶縁耐圧を向上させるこ
とができる。
程に於いて、前記周辺領域の開口部に位置する第２絶縁
膜をマスクで覆えば、開口部の絶縁耐圧を向上させるこ
とができる。
【００１８】
【発明の実施の形態】以下で、本発明の実施形態に係る
プレーナ型のパワーＭＯＳＦＥＴについて図面を参照し
ながら説明する。
プレーナ型のパワーＭＯＳＦＥＴについて図面を参照し
ながら説明する。
【００１９】図４は本発明の実施形態に係るプレーナ型
のパワーＭＯＳＦＥＴの構造について説明する断面図で
あって、図１〜図４は本実施形態に係るプレーナ型のパ
ワーＭＯＳＦＥＴの製造方法について説明する断面図で
ある。
のパワーＭＯＳＦＥＴの構造について説明する断面図で
あって、図１〜図４は本実施形態に係るプレーナ型のパ
ワーＭＯＳＦＥＴの製造方法について説明する断面図で
ある。
【００２０】尚、ここでは一例としてＮ型パワーＭＯＳ
ＦＥＴの製法を述べるが、導電型を変えることでＰ型の
パワーＭＯＳＦＥＴも同様な製法で可能である。
ＦＥＴの製法を述べるが、導電型を変えることでＰ型の
パワーＭＯＳＦＥＴも同様な製法で可能である。
【００２１】このパワーＭＯＳＦＥＴは、図４に示すよ
うに、ｎ+ 型の半導体基板１１上にｎ- 型のエピタキシ
ャル層からなるドレイン層１１Ａが形成され、その表層
の一部に、ｐ型不純物拡散によって形成されたチャネル
領域１６が形成されている。その中央には凹部ＯＢ１が
形成されており、これを囲むようにしてｎ+ 型不純物拡
散で形成されたソース領域１７がチャネル領域１６の表
層に設けられている。
うに、ｎ+ 型の半導体基板１１上にｎ- 型のエピタキシ
ャル層からなるドレイン層１１Ａが形成され、その表層
の一部に、ｐ型不純物拡散によって形成されたチャネル
領域１６が形成されている。その中央には凹部ＯＢ１が
形成されており、これを囲むようにしてｎ+ 型不純物拡
散で形成されたソース領域１７がチャネル領域１６の表
層に設けられている。
【００２２】ドレイン層１１Ａ上の、ソース領域１７の
近傍には、ゲート絶縁膜１２，ゲート電極１３及びＮＳ
Ｇ膜１４が順次形成されている。これらのゲート絶縁膜
１２，ゲート電極１３及びＮＳＧ膜１４の側壁には、や
はりＮＳＧ膜からなるサイドウオール１８が形成されて
いる。前記凹部ＯＢ１は、その端部がソース領域１７の
端部と一致するように形成されている。またこの凹部Ｏ
Ｂ１を介してＰ＋＋型のボディ・コンタクト領域ＢＣが
形成されている。
近傍には、ゲート絶縁膜１２，ゲート電極１３及びＮＳ
Ｇ膜１４が順次形成されている。これらのゲート絶縁膜
１２，ゲート電極１３及びＮＳＧ膜１４の側壁には、や
はりＮＳＧ膜からなるサイドウオール１８が形成されて
いる。前記凹部ＯＢ１は、その端部がソース領域１７の
端部と一致するように形成されている。またこの凹部Ｏ
Ｂ１を介してＰ＋＋型のボディ・コンタクト領域ＢＣが
形成されている。
【００２３】また、ゲート電極１３を被覆しているＮＳ
Ｇ膜１４の一部には開口部ＯＰが形成されており、開口
部ＯＰの右側にあるＮＳＧ膜は、除去領域ＥＬが設けら
れている。
Ｇ膜１４の一部には開口部ＯＰが形成されており、開口
部ＯＰの右側にあるＮＳＧ膜は、除去領域ＥＬが設けら
れている。
【００２４】さらに、チャネル領域１６の中央に形成さ
れた凹部ＯＢ１を被覆するように、AlSiよりなるソース
電極配線１９が形成されており、また、AlSiよりなり、
前述したＮＳＧ膜１４の開口部ＯＰを介してゲート電極
１３とのコンタクトをとるためのゲート電極配線２０
が、上述のＮＳＧ膜１４上に形成されている。
れた凹部ＯＢ１を被覆するように、AlSiよりなるソース
電極配線１９が形成されており、また、AlSiよりなり、
前述したＮＳＧ膜１４の開口部ＯＰを介してゲート電極
１３とのコンタクトをとるためのゲート電極配線２０
が、上述のＮＳＧ膜１４上に形成されている。
【００２５】また図４では図示されていないが、必要に
より、図９のように、除去領域ＥＬにも、前記凹部ＯＢ
１と同時に形成される凹部ＯＢ２を同時に形成し、凹部
０Ｂ２を後述するチャネルストッパとして採用しても良
い。
より、図９のように、除去領域ＥＬにも、前記凹部ＯＢ
１と同時に形成される凹部ＯＢ２を同時に形成し、凹部
０Ｂ２を後述するチャネルストッパとして採用しても良
い。
【００２６】また半導体基板１１の裏面にはドレイン電
極Ｄが形成されている。
極Ｄが形成されている。
【００２７】次にパワーＭＯＳＦＥＴの製造工程につい
て説明する。
て説明する。
【００２８】まず、図１の様にｎ+ 型の半導体基板１１
上に、ｎ- 型のドレイン層１１Ａをエピタキシャル成長
によって形成する。次に、後にゲート絶縁膜１２となる
酸化膜１２Ａ、ポリシリコン膜１３ＡおよびＮＳＧ膜１
４を堆積する。
上に、ｎ- 型のドレイン層１１Ａをエピタキシャル成長
によって形成する。次に、後にゲート絶縁膜１２となる
酸化膜１２Ａ、ポリシリコン膜１３ＡおよびＮＳＧ膜１
４を堆積する。
【００２９】次いで、図２のように、ＮＳＧ膜１４上に
不図示のフォトレジスト膜を形成し、パターニングされ
たレジスト膜を第１回目のマスクにしてＮＳＧ膜１４，
ポリシリコン層１３Ａ及び酸化膜１２Ａとをエッチング
して、ゲート絶縁膜１２とゲート電極１３とを形成す
る。ここでゲート電極は、格子状に形成されている。こ
こでは、ゲート電極１３のパターニングと同時に、除去
領域ＥＬを形成している。この除去領域は、本発明の特
徴とする所であり、周辺領域に形成されたゲート電極１
３、ゲート絶縁膜１２および半導体層により発生する寄
生容量の増加を抑制するために設けている。
不図示のフォトレジスト膜を形成し、パターニングされ
たレジスト膜を第１回目のマスクにしてＮＳＧ膜１４，
ポリシリコン層１３Ａ及び酸化膜１２Ａとをエッチング
して、ゲート絶縁膜１２とゲート電極１３とを形成す
る。ここでゲート電極は、格子状に形成されている。こ
こでは、ゲート電極１３のパターニングと同時に、除去
領域ＥＬを形成している。この除去領域は、本発明の特
徴とする所であり、周辺領域に形成されたゲート電極１
３、ゲート絶縁膜１２および半導体層により発生する寄
生容量の増加を抑制するために設けている。
【００３０】次に、これらのゲート絶縁膜１２，ゲート
電極１３、ＮＳＧ膜１４をマスクにしてｐ型の不純物を
注入・拡散することでドレイン層１１Ａ上にチャネル領
域１６を形成する。その後、ｎ＋型の不純物をチャネル
領域１６の表層に注入し、のちにソース領域となるｎ＋
型不純物拡散領域１７Ａを形成する。
電極１３、ＮＳＧ膜１４をマスクにしてｐ型の不純物を
注入・拡散することでドレイン層１１Ａ上にチャネル領
域１６を形成する。その後、ｎ＋型の不純物をチャネル
領域１６の表層に注入し、のちにソース領域となるｎ＋
型不純物拡散領域１７Ａを形成する。
【００３１】その後全面にＮＳＧ膜１５Ａを再び形成す
ることにより、図２に示すような構造を得る。
ることにより、図２に示すような構造を得る。
【００３２】次いで、第１不純物領域層の中央部および
ゲートコンタクト領域に対応する第２絶縁膜および／ま
たは第１絶縁膜をエッチングし、第１不純物領域の中央
部を完全に取り除いた凹部を形成することでソース領域
を形成し、この凹部を介して一導電型のボディ・コンタ
クト領域を形成する工程を説明する。すなわち、フォト
レジストを塗布してフォトリソグラフィ法でパターニン
グし、このレジストＰＲ２を第２回目のマスクにしてＮ
ＳＧ膜１４、１５Ａをエッチングしてゲートコンタクト
領域に対応する開口部ＯＰを形成すると同時にボディ・
コンタクト領域ＢＣに対応するｎ＋型不純物拡散領域１
７Ａの中央部を完全に取り除いて凹部ＯＢ１を形成す
る。
ゲートコンタクト領域に対応する第２絶縁膜および／ま
たは第１絶縁膜をエッチングし、第１不純物領域の中央
部を完全に取り除いた凹部を形成することでソース領域
を形成し、この凹部を介して一導電型のボディ・コンタ
クト領域を形成する工程を説明する。すなわち、フォト
レジストを塗布してフォトリソグラフィ法でパターニン
グし、このレジストＰＲ２を第２回目のマスクにしてＮ
ＳＧ膜１４、１５Ａをエッチングしてゲートコンタクト
領域に対応する開口部ＯＰを形成すると同時にボディ・
コンタクト領域ＢＣに対応するｎ＋型不純物拡散領域１
７Ａの中央部を完全に取り除いて凹部ＯＢ１を形成す
る。
【００３３】図２からも判る通り、ボディ・コンタクト
領域ＢＣ上には、ＮＳＧ膜１５Ａが形成され、ゲート電
極１３のコンタクトとなるＯＰの部分には、ＮＳＧ膜１
４、１５Ａが二層に成って形成されている。
領域ＢＣ上には、ＮＳＧ膜１５Ａが形成され、ゲート電
極１３のコンタクトとなるＯＰの部分には、ＮＳＧ膜１
４、１５Ａが二層に成って形成されている。
【００３４】ゲート電極１３の膜厚、不純物拡散領域１
７Ａの拡散深さにもよるが、最終的には、スペーサ１８
を形成するエッチバックで、ＯＢ１の底部は、ソース領
域の底部よりも深くエッチングされ、開口部ＯＰは、ポ
リＳｉが露出されればよい。
７Ａの拡散深さにもよるが、最終的には、スペーサ１８
を形成するエッチバックで、ＯＢ１の底部は、ソース領
域の底部よりも深くエッチングされ、開口部ＯＰは、ポ
リＳｉが露出されればよい。
【００３５】例えば、ＰＲ２でＮＳＧ膜１５Ａをエッチ
ングし、凹部ＯＢ１では、半導体層を露出させ、ＯＰで
は、ＮＳＧ膜１４を露出させ、続いて、このマスクＰＲ
２をマスクにして、またはこのマスクを取り除きＮＳＧ
膜１５Ａをマスクとして更にエッチングし、ＯＰ部では
ゲート材料をエッチングし、ＯＢ１ではソース領域の底
部よりも深くエッチングしても良い。
ングし、凹部ＯＢ１では、半導体層を露出させ、ＯＰで
は、ＮＳＧ膜１４を露出させ、続いて、このマスクＰＲ
２をマスクにして、またはこのマスクを取り除きＮＳＧ
膜１５Ａをマスクとして更にエッチングし、ＯＰ部では
ゲート材料をエッチングし、ＯＢ１ではソース領域の底
部よりも深くエッチングしても良い。
【００３６】そして前記凹部ＯＢ１の開口部を介してＰ
＋＋型のボディ・コンタクト領域ＢＣを例えば、イオン
注入により形成する。
＋＋型のボディ・コンタクト領域ＢＣを例えば、イオン
注入により形成する。
【００３７】その後、全面をエッチバックして、ＮＳＧ
膜１４，ゲート電極１３，ゲート絶縁膜１２の側壁にＮ
ＳＧ膜１５からなるサイドウオール１８を形成する。こ
こでも、チャネル領域１６の凹部ＯＢ１、ゲートコンタ
クトＯＰが若干エッチングされるため、ここの工程で最
終的に、ＯＰ部ではゲート材料がエッチングされ、同時
にＯＢ１ではソース領域の底部よりも深くエッチングさ
れるようにしても良い。
膜１４，ゲート電極１３，ゲート絶縁膜１２の側壁にＮ
ＳＧ膜１５からなるサイドウオール１８を形成する。こ
こでも、チャネル領域１６の凹部ＯＢ１、ゲートコンタ
クトＯＰが若干エッチングされるため、ここの工程で最
終的に、ＯＰ部ではゲート材料がエッチングされ、同時
にＯＢ１ではソース領域の底部よりも深くエッチングさ
れるようにしても良い。
【００３８】どちらにしても、最終的には、ｎ型不純物
拡散領域１７Ａは凹部ＯＢ１により中央が取り除かれ、
このｎ型不純物拡散領域の各々が、ソース領域１７とし
て形成される。
拡散領域１７Ａは凹部ＯＢ１により中央が取り除かれ、
このｎ型不純物拡散領域の各々が、ソース領域１７とし
て形成される。
【００３９】ここで除去領域ＥＬにもサイドウォールが
形成され、半導体層が露出される。
形成され、半導体層が露出される。
【００４０】この後、全面にAlSiをＣＶＤ法やスパッタ
等で堆積成膜し、これをパターニングすることにより、
露出されたボディ・コンタクト領域ＢＣとソース領域１
７に接するようにソース電極配線１９を、ゲート電極と
コンタクトをとるためのゲート電極配線２０を、それぞ
れ形成することにより、図４に示すような構造のパワー
ＭＯＳＦＥＴが完成する。また半導体基板の裏面にドレ
イン電極Ｄが形成される。
等で堆積成膜し、これをパターニングすることにより、
露出されたボディ・コンタクト領域ＢＣとソース領域１
７に接するようにソース電極配線１９を、ゲート電極と
コンタクトをとるためのゲート電極配線２０を、それぞ
れ形成することにより、図４に示すような構造のパワー
ＭＯＳＦＥＴが完成する。また半導体基板の裏面にドレ
イン電極Ｄが形成される。
【００４１】また図面では、説明していないが、半導体
層が露出している除去領域ＥＬは、この後、パシベーシ
ョン膜（Ｓｉ3Ｎ4膜やポリイミド膜等）が全面に被覆さ
れるため、特性劣化、ショート等の問題は無くなる。
層が露出している除去領域ＥＬは、この後、パシベーシ
ョン膜（Ｓｉ3Ｎ4膜やポリイミド膜等）が全面に被覆さ
れるため、特性劣化、ショート等の問題は無くなる。
【００４２】以上説明したように、本実施形態に係る半
導体装置の製造方法によれば、ゲート電極１３を選択的
に形成した後、チャンネル領域１６と不純物拡散領域１
７Ａを形成し、更にＮＳＧ膜１５Ａを全面に形成し、ゲ
ートコンタクトＯＰの形成と同時に不純物拡散領域１７
Ａを分断してソース領域を形成しているので、従来例の
ソース領域を形成する際に必要であったフォトマスク工
程が削減できる。
導体装置の製造方法によれば、ゲート電極１３を選択的
に形成した後、チャンネル領域１６と不純物拡散領域１
７Ａを形成し、更にＮＳＧ膜１５Ａを全面に形成し、ゲ
ートコンタクトＯＰの形成と同時に不純物拡散領域１７
Ａを分断してソース領域を形成しているので、従来例の
ソース領域を形成する際に必要であったフォトマスク工
程が削減できる。
【００４３】従って、本発明の実施形態では、全工程を
通じて、フォトマスクが必要な工程は、 １）ゲート電極を形成するためのパターニング用マスク
の形成工程（図２） ２）ゲート電極とのコンタクト（ソース領域を形成する
ための凹部ＯＢ１形成）をとるための開口ＯＰを形成す
る工程 ３）配線層をパターニングするためのマスク形成工程 の３工程だけで済む。
通じて、フォトマスクが必要な工程は、 １）ゲート電極を形成するためのパターニング用マスク
の形成工程（図２） ２）ゲート電極とのコンタクト（ソース領域を形成する
ための凹部ＯＢ１形成）をとるための開口ＯＰを形成す
る工程 ３）配線層をパターニングするためのマスク形成工程 の３工程だけで済む。
【００４４】このように、本実施形態では都合３枚のフ
ォトマスクを使用するだけでよく、６枚のフォトマスク
を用いていた従来と異なり、マスク工程やこれに付随す
る工程が非常に多くなり、製造工程が繁雑になり、製造
コストが高くなってしまうという問題を抑止することが
可能になる。
ォトマスクを使用するだけでよく、６枚のフォトマスク
を用いていた従来と異なり、マスク工程やこれに付随す
る工程が非常に多くなり、製造工程が繁雑になり、製造
コストが高くなってしまうという問題を抑止することが
可能になる。
【００４５】また図９のように、凹部ＯＢ１の形成と同
時に凹部ＯＢ２を形成することで、ＯＢ２を、ゲート電
極１３の下層から半導体チップの周辺に流れる電流のチ
ャネルストッパーとして採用することができる。
時に凹部ＯＢ２を形成することで、ＯＢ２を、ゲート電
極１３の下層から半導体チップの周辺に流れる電流のチ
ャネルストッパーとして採用することができる。
【００４６】またマスクが一枚増えるが、図１０のよう
に、エッチバックする際に、除去領域ＥＬの上をホトレ
ジストＰＲでカバーすれば、除去領域ＥＬは、ＮＳＧ膜
１５Ａでカバーされ、露出を防止できる。この完成図が
図１０であり、メタル配線が形成されている。尚、ここ
でも図９のＯＢ２を形成しても良い。このようなプロセ
スでは、周辺領域に、ＮＳＧ膜が２層形成されるため、
ボンデイング時の衝撃を吸収することができる。
に、エッチバックする際に、除去領域ＥＬの上をホトレ
ジストＰＲでカバーすれば、除去領域ＥＬは、ＮＳＧ膜
１５Ａでカバーされ、露出を防止できる。この完成図が
図１０であり、メタル配線が形成されている。尚、ここ
でも図９のＯＢ２を形成しても良い。このようなプロセ
スでは、周辺領域に、ＮＳＧ膜が２層形成されるため、
ボンデイング時の衝撃を吸収することができる。
【００４７】以上の説明に於いて、絶縁膜としてＮＳＧ
膜１４、１５を用いたが、従来例で説明したＰＳＧ膜で
も良い。また符号１４をＮＳＧ膜（またはＰＳＧ膜）
で、符号１５ＡがＰＳＧ膜（またはＮＳＧ膜）でも良
い。
膜１４、１５を用いたが、従来例で説明したＰＳＧ膜で
も良い。また符号１４をＮＳＧ膜（またはＰＳＧ膜）
で、符号１５ＡがＰＳＧ膜（またはＮＳＧ膜）でも良
い。
【００４８】
【発明の効果】以上説明したように、厚い酸化膜の省
略、ソース領域を形成する際に必要であったフォトマス
ク工程を省略したため、発明の実施形態では、全工程を
通じて、フォトマスクが必要な工程は、 １）ゲート電極を形成するためのパターニング用マスク
の形成工程 ２）ゲート電極とのコンタクトをとるための開口を形成
する工程 ３）配線層をパターニングするためのマスク形成工程 の３工程だけである。
略、ソース領域を形成する際に必要であったフォトマス
ク工程を省略したため、発明の実施形態では、全工程を
通じて、フォトマスクが必要な工程は、 １）ゲート電極を形成するためのパターニング用マスク
の形成工程 ２）ゲート電極とのコンタクトをとるための開口を形成
する工程 ３）配線層をパターニングするためのマスク形成工程 の３工程だけである。
【００４９】このように、本実施形態では都合３枚のフ
ォトマスクを使用するだけでよく、６枚のフォトマスク
を用いていた従来と異なり、マスク工程やこれに付随す
る工程の削減が可能になり、製造工程の省力化、製造コ
ストの大幅な削減が可能になる。
ォトマスクを使用するだけでよく、６枚のフォトマスク
を用いていた従来と異なり、マスク工程やこれに付随す
る工程の削減が可能になり、製造工程の省力化、製造コ
ストの大幅な削減が可能になる。
【００５０】また周辺領域に位置するゲート電極の一
部、このゲート電極の一部の下層のゲート絶縁膜を取り
除くことで、寄生容量の増大を抑制できる。
部、このゲート電極の一部の下層のゲート絶縁膜を取り
除くことで、寄生容量の増大を抑制できる。
【図１】本発明の実施形態に係るパワーＭＯＳＦＥＴの
製造方法を説明する断面図である。
製造方法を説明する断面図である。
【図２】本発明の実施形態に係るパワーＭＯＳＦＥＴの
製造方法を説明する断面図である。
製造方法を説明する断面図である。
【図３】本発明の実施形態に係るパワーＭＯＳＦＥＴの
製造方法を説明する断面図である。
製造方法を説明する断面図である。
【図４】本発明の実施形態に係るパワーＭＯＳＦＥＴの
製造方法を説明する断面図である。
製造方法を説明する断面図である。
【図５】従来のプレーナ型のパワーＭＯＳＦＥＴの構造
を説明する断面図である。
を説明する断面図である。
【図６】従来のパワーＭＯＳＦＥＴの製造方法を説明す
る断面図である。
る断面図である。
【図７】従来のパワーＭＯＳＦＥＴの製造方法を説明す
る断面図である。
る断面図である。
【図８】従来のパワーＭＯＳＦＥＴの製造方法を説明す
る断面図である。
る断面図である。
【図９】本発明の製造方法の変形例を説明するパワーＭ
ＯＳＦＥＴの断面図である。
ＯＳＦＥＴの断面図である。
【図１０】本発明の製造方法の変形例を説明するパワー
ＭＯＳＦＥＴの断面図である。
ＭＯＳＦＥＴの断面図である。
【図１１】本発明の製造方法の変形例を説明するパワー
ＭＯＳＦＥＴの断面図である。
ＭＯＳＦＥＴの断面図である。
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/336
Claims (3)
- 【請求項１】 半導体チップの一構成要素である一導電
型の半導体基板の表層に、一導電型のドレイン層を形成
する工程と、 前記ドレイン層上に前記半導体チップ周囲に渡るゲート
絶縁膜、導電体層、第１絶縁膜を順次形成する工程と、 前記半導体チップのセル領域に位置する第１絶縁膜、導
電体層及び前記ゲート絶縁膜をパターニングして、前記
導電体層より成る格子状のゲート電極を形成する工程
と、 前記ゲート電極をマスクにして前記ドレイン層の表層に
逆導電型の不純物を注入してチャネル領域を形成し、前
記ゲート電極をマスクにして前記チャネル領域上に一導
電型の不純物を注入して一導電型の第１不純物領域層を
形成する工程と、 全面に第２絶縁膜を形成する工程と、 前記第１不純物領域層の中央部およびゲートコンタクト
領域に対応する第２絶縁膜および／または第１絶縁膜を
エッチングし、第１不純物領域の中央部を完全に取り除
いた凹部を形成することでソース領域を形成し、この凹
部を介して一導電型のボディ・コンタクト領域を形成す
る工程と、前記凹部形成後に全面をエッチバックし前記第１絶縁
膜、前記ゲート電極、前記ゲート絶縁膜の側壁に前記第
２絶縁膜からなるサイドウォールを形成する工程と、 前記ソース領域にソース電極を、前記ゲートコンタクト
領域にゲート電極配線を形成する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記ゲート電極のパターニングと同時
に、周辺領域に除去領域を形成し、前記サイドウォール
の形成工程において該除去領域の少なくとも側壁にも前
記サイドウォールを形成することを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項３】 前記サイドウォールを形成する工程にお
いて、前記周辺領域の除去領域上をフォトレジストで覆
い前記第２絶縁膜で前記除去領域を覆うことを特徴とす
る請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25404098A JP3389510B2 (ja) | 1998-09-08 | 1998-09-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25404098A JP3389510B2 (ja) | 1998-09-08 | 1998-09-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000091565A JP2000091565A (ja) | 2000-03-31 |
| JP3389510B2 true JP3389510B2 (ja) | 2003-03-24 |
Family
ID=17259411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25404098A Expired - Fee Related JP3389510B2 (ja) | 1998-09-08 | 1998-09-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3389510B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4056218B2 (ja) | 2000-12-27 | 2008-03-05 | 三洋電機株式会社 | 半導体装置およびその製造方法 |
-
1998
- 1998-09-08 JP JP25404098A patent/JP3389510B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000091565A (ja) | 2000-03-31 |
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|---|---|---|---|
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