JPH0677479A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0677479A JPH0677479A JP22695092A JP22695092A JPH0677479A JP H0677479 A JPH0677479 A JP H0677479A JP 22695092 A JP22695092 A JP 22695092A JP 22695092 A JP22695092 A JP 22695092A JP H0677479 A JPH0677479 A JP H0677479A
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Abstract
(57)【要約】
【目的】 スタックトソースドレイン（ＳＳＤ）構造の
ＭＯＳＦＥＴに関し，大面積Ｓ／Ｄ拡散層上に形成され
る導電膜，および小面積Ｓ／Ｄ拡散層上に形成される導
電膜を同じ膜厚にできるようにして，両者の不純物濃度
プロファイルを同じにすると共に，段差を無くす。 【構成】 半導体基板１１上に，ゲート電極１３を形成
する。Ｓ／Ｄ拡散層１４を形成する。全面に絶縁膜１６
を形成し，パターニングして，サイドウォール１５の形
成と同時に，大面積Ｓ／Ｄ拡散層１４ｃ上に，この大面
積Ｓ／Ｄ拡散層１４ｃの面積を，小面積Ｓ／Ｄ拡散層１
４ａ，１４ｂの面積とほぼ同じ面積の複数部分に分割す
る絶縁膜パターン１６ａ，１６ｂ，１６ｃを形成する。
絶縁膜パターン１６によって分割された大面積Ｓ／Ｄ拡
散層１４ｃ上，および小面積Ｓ／Ｄ拡散層１４ａ，１４
ｂ上に，選択的に導電膜１７を形成する。
ＭＯＳＦＥＴに関し，大面積Ｓ／Ｄ拡散層上に形成され
る導電膜，および小面積Ｓ／Ｄ拡散層上に形成される導
電膜を同じ膜厚にできるようにして，両者の不純物濃度
プロファイルを同じにすると共に，段差を無くす。 【構成】 半導体基板１１上に，ゲート電極１３を形成
する。Ｓ／Ｄ拡散層１４を形成する。全面に絶縁膜１６
を形成し，パターニングして，サイドウォール１５の形
成と同時に，大面積Ｓ／Ｄ拡散層１４ｃ上に，この大面
積Ｓ／Ｄ拡散層１４ｃの面積を，小面積Ｓ／Ｄ拡散層１
４ａ，１４ｂの面積とほぼ同じ面積の複数部分に分割す
る絶縁膜パターン１６ａ，１６ｂ，１６ｃを形成する。
絶縁膜パターン１６によって分割された大面積Ｓ／Ｄ拡
散層１４ｃ上，および小面積Ｓ／Ｄ拡散層１４ａ，１４
ｂ上に，選択的に導電膜１７を形成する。
Description
【０００１】
【産業上の利用分野】本発明は，半導体装置およびその
製造方法，特にスタックトソースドレイン構造のＭＯＳ
（ Metal Oxide Semiconductor )型電界効果トランジス
タおよびその製造方法に関する。
製造方法，特にスタックトソースドレイン構造のＭＯＳ
（ Metal Oxide Semiconductor )型電界効果トランジス
タおよびその製造方法に関する。
【０００２】
【従来の技術】半導体集積回路装置の高集積化に伴っ
て，半導体集積回路装置を構成するＭＯＳＦＥＴ（ Fie
ld Effect Transistor )のソース／ドレイン拡散層が浅
くなってきた。その結果，ソース／ドレイン拡散層のシ
ート抵抗が高くなり，半導体集積回路装置の高速化の妨
げとなっている。
て，半導体集積回路装置を構成するＭＯＳＦＥＴ（ Fie
ld Effect Transistor )のソース／ドレイン拡散層が浅
くなってきた。その結果，ソース／ドレイン拡散層のシ
ート抵抗が高くなり，半導体集積回路装置の高速化の妨
げとなっている。
【０００３】これを解決して，半導体集積回路装置の高
集積化および高速化を実現するために，半導体集積回路
装置を構成するＭＯＳＦＥＴをＳＳＤ（ Stacked Sours
e Drain ；スタックトソースドレイン）構造とすること
が提案されている。これは，半導体基板中に形成された
ソース／ドレイン拡散層上に選択的に導電膜を形成し
て，ソース／ドレインをかさあげ構造としたものであ
る。
集積化および高速化を実現するために，半導体集積回路
装置を構成するＭＯＳＦＥＴをＳＳＤ（ Stacked Sours
e Drain ；スタックトソースドレイン）構造とすること
が提案されている。これは，半導体基板中に形成された
ソース／ドレイン拡散層上に選択的に導電膜を形成し
て，ソース／ドレインをかさあげ構造としたものであ
る。
【０００４】ＳＳＤ構造とすることにより，浅いソース
／ドレイン拡散層と，低いシート抵抗とを同時に実現す
ることが可能になる。図１１は，従来例を示す図であ
り，従来のＳＳＤ構造ＭＯＳＦＥＴを示しており，図
（ａ）は平面図，図（ｂ）はＢ−Ｂ’断面図である。
／ドレイン拡散層と，低いシート抵抗とを同時に実現す
ることが可能になる。図１１は，従来例を示す図であ
り，従来のＳＳＤ構造ＭＯＳＦＥＴを示しており，図
（ａ）は平面図，図（ｂ）はＢ−Ｂ’断面図である。
【０００５】図中，４１は半導体基板，４２はフィール
ド酸化膜，４３はゲート電極，４４はソース／ドレイン
拡散層，４５はサイドウォール，４６は選択エピタキシ
ャル層である。
ド酸化膜，４３はゲート電極，４４はソース／ドレイン
拡散層，４５はサイドウォール，４６は選択エピタキシ
ャル層である。
【０００６】以下，図１１に示す従来のＳＳＤ構造ＭＯ
ＳＦＥＴの製造方法を工程順に説明する。 半導体基板４１の表面に，ＬＯＣＯＳ（ LOCal Oxi
dation of Silicon )法によりフィールド酸化膜４２
ａ，４２ｂを形成して素子分離を行い，素子形成領域を
画定する。
ＳＦＥＴの製造方法を工程順に説明する。 半導体基板４１の表面に，ＬＯＣＯＳ（ LOCal Oxi
dation of Silicon )法によりフィールド酸化膜４２
ａ，４２ｂを形成して素子分離を行い，素子形成領域を
画定する。
【０００７】 全面にポリシリコンを堆積した後，パ
ターニングしてゲート電極４３ａ，４３ｂを形成する。 イオン注入を行って，半導体基板４１中に，ソース
／ドレイン拡散層４４ａ，４４ｂ，４４ｃを形成する。
ターニングしてゲート電極４３ａ，４３ｂを形成する。 イオン注入を行って，半導体基板４１中に，ソース
／ドレイン拡散層４４ａ，４４ｂ，４４ｃを形成する。
【０００８】 全面にＣＶＤ（ Chemical Vapor Depo
sition )−ＳｉＯ2 膜４５を堆積した後，異方性エッチ
ングを施してゲート電極４３ａ，４３ｂの側壁にサイド
ウォール４５ａ，４５ｂを形成する。
sition )−ＳｉＯ2 膜４５を堆積した後，異方性エッチ
ングを施してゲート電極４３ａ，４３ｂの側壁にサイド
ウォール４５ａ，４５ｂを形成する。
【０００９】 ソース／ドレイン拡散層４４ａ，４４
ｂ，４４ｃ上に選択エピタキシャル層４６ａ，４６ｂ，
４６ｃを成長する。 選択エピタキシャル層４６ａ，４６ｂ，４６ｃに対
してイオン注入を行って，シート抵抗を低減する。
ｂ，４４ｃ上に選択エピタキシャル層４６ａ，４６ｂ，
４６ｃを成長する。 選択エピタキシャル層４６ａ，４６ｂ，４６ｃに対
してイオン注入を行って，シート抵抗を低減する。
【００１０】以上の各工程を経て，従来のＳＳＤ構造Ｍ
ＯＳＦＥＴが完成する。
ＯＳＦＥＴが完成する。
【００１１】
【発明が解決しようとする課題】従来のＳＳＤ構造ＭＯ
ＳＦＥＴでは，図１１から分かるように，サイドウォー
ル４５ａ，４５ｂを形成した後，ソース／ドレイン拡散
層４４ａ，４４ｂ，４４ｃ上に選択エピタキシャル層４
６ａ，４６ｂ，４６ｃを成長すると，選択エピタキシャ
ル層４６ａ，４６ｂ，４６ｃの膜厚は，下地のソース／
ドレイン拡散層４４ａ，４４ｂ，４４ｃの面積の違いに
よって異なる。
ＳＦＥＴでは，図１１から分かるように，サイドウォー
ル４５ａ，４５ｂを形成した後，ソース／ドレイン拡散
層４４ａ，４４ｂ，４４ｃ上に選択エピタキシャル層４
６ａ，４６ｂ，４６ｃを成長すると，選択エピタキシャ
ル層４６ａ，４６ｂ，４６ｃの膜厚は，下地のソース／
ドレイン拡散層４４ａ，４４ｂ，４４ｃの面積の違いに
よって異なる。
【００１２】すなわち，下地のソース／ドレイン拡散層
が符号４４ａおよび４４ｂで示すように，その面積が小
さいソース／ドレイン拡散層である場合には，その上に
成長する選択エピタキシャル層４６ａおよび４６ｂの膜
厚は厚くなり，下地のソース／ドレイン拡散層が符号４
４ｃで示すように，その面積が大きいソース／ドレイン
拡散層である場合には，その上に成長する選択エピタキ
シャル層４６ｃの膜厚は薄くなる。
が符号４４ａおよび４４ｂで示すように，その面積が小
さいソース／ドレイン拡散層である場合には，その上に
成長する選択エピタキシャル層４６ａおよび４６ｂの膜
厚は厚くなり，下地のソース／ドレイン拡散層が符号４
４ｃで示すように，その面積が大きいソース／ドレイン
拡散層である場合には，その上に成長する選択エピタキ
シャル層４６ｃの膜厚は薄くなる。
【００１３】以上のように，従来のＳＳＤ構造ＭＯＳＦ
ＥＴでは，選択エピタキシャル層の膜厚が，下地のソー
ス／ドレイン拡散層の面積が小さいところでは厚くな
り，下地のソース／ドレイン拡散層の面積が大きいとこ
ろでは薄くなる。その結果，シート抵抗を低減するため
に選択エピタキシャル層にイオン注入すると，膜厚の相
違に起因して，選択エピタキシャル層中の不純物濃度プ
ロファイルも相違することとなるので，ＭＯＳＦＥＴの
素子特性が異なってしまう，という問題があった。
ＥＴでは，選択エピタキシャル層の膜厚が，下地のソー
ス／ドレイン拡散層の面積が小さいところでは厚くな
り，下地のソース／ドレイン拡散層の面積が大きいとこ
ろでは薄くなる。その結果，シート抵抗を低減するため
に選択エピタキシャル層にイオン注入すると，膜厚の相
違に起因して，選択エピタキシャル層中の不純物濃度プ
ロファイルも相違することとなるので，ＭＯＳＦＥＴの
素子特性が異なってしまう，という問題があった。
【００１４】また，選択エピタキシャル層の膜厚の相違
は，段差を生じる，という問題もあった。本発明は，上
記の問題点を解決して，大面積ソース／ドレイン拡散層
上に形成される導電膜，および小面積ソース／ドレイン
拡散層上に形成される導電膜を同じ膜厚にできるように
して，両者の不純物濃度プロファイルを同じにすると共
に，段差を無くすことのできる，半導体装置およびその
製造方法，特にスタックトソースドレイン構造のＭＯＳ
型電界効果トランジスタおよびその製造方法を提供する
ことを目的とする。
は，段差を生じる，という問題もあった。本発明は，上
記の問題点を解決して，大面積ソース／ドレイン拡散層
上に形成される導電膜，および小面積ソース／ドレイン
拡散層上に形成される導電膜を同じ膜厚にできるように
して，両者の不純物濃度プロファイルを同じにすると共
に，段差を無くすことのできる，半導体装置およびその
製造方法，特にスタックトソースドレイン構造のＭＯＳ
型電界効果トランジスタおよびその製造方法を提供する
ことを目的とする。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めに，本発明に係る半導体装置およびその製造方法は，
次のように構成する。
めに，本発明に係る半導体装置およびその製造方法は，
次のように構成する。
【００１６】（１）半導体基板中に形成されたソース／
ドレイン拡散層上に選択的に導電膜が形成された，スタ
ックトソースドレイン構造のＭＯＳ型電界効果トランジ
スタであって，大面積ソース／ドレイン拡散層上に，こ
の大面積ソース／ドレイン拡散層の面積を，小面積ソー
ス／ドレイン拡散層の面積とほぼ同じ面積の複数部分に
分割する絶縁膜パターンが形成されており，該絶縁膜パ
ターンによって分割された大面積ソース／ドレイン拡散
層上，および小面積ソース／ドレイン拡散層上に，選択
的に導電膜が形成されているように構成する。
ドレイン拡散層上に選択的に導電膜が形成された，スタ
ックトソースドレイン構造のＭＯＳ型電界効果トランジ
スタであって，大面積ソース／ドレイン拡散層上に，こ
の大面積ソース／ドレイン拡散層の面積を，小面積ソー
ス／ドレイン拡散層の面積とほぼ同じ面積の複数部分に
分割する絶縁膜パターンが形成されており，該絶縁膜パ
ターンによって分割された大面積ソース／ドレイン拡散
層上，および小面積ソース／ドレイン拡散層上に，選択
的に導電膜が形成されているように構成する。
【００１７】（２）半導体基板中に形成されたソース／
ドレイン拡散層上に選択的に導電膜が形成された，スタ
ックトソースドレイン構造のＭＯＳ型電界効果トランジ
スタの製造方法であって，半導体基板上に，ゲート絶縁
膜およびゲート電極を形成する工程と，ゲート電極をマ
スクとして，半導体基板中に不純物を導入して，ソース
／ドレイン拡散層を形成する工程と，全面に，絶縁膜を
形成する工程と，全面にレジストを塗布した後，該レジ
ストをパターニングして，大面積ソース／ドレイン拡散
層上に，該大面積ソース／ドレイン拡散層を，小面積ソ
ース／ドレイン拡散層の面積とほぼ同じ面積の複数部分
に分割するレジストパターンを形成する工程と，全面を
異方性エッチングして，ゲート電極の側壁にサイドウォ
ールを形成すると共に，前記レジストパターンに対応し
た絶縁膜パターンを形成する工程と，該絶縁膜パターン
によって分割された大面積ソース／ドレイン拡散層上，
および小面積ソース／ドレイン拡散層上に，選択的に導
電膜を形成する工程とを含むように構成する。
ドレイン拡散層上に選択的に導電膜が形成された，スタ
ックトソースドレイン構造のＭＯＳ型電界効果トランジ
スタの製造方法であって，半導体基板上に，ゲート絶縁
膜およびゲート電極を形成する工程と，ゲート電極をマ
スクとして，半導体基板中に不純物を導入して，ソース
／ドレイン拡散層を形成する工程と，全面に，絶縁膜を
形成する工程と，全面にレジストを塗布した後，該レジ
ストをパターニングして，大面積ソース／ドレイン拡散
層上に，該大面積ソース／ドレイン拡散層を，小面積ソ
ース／ドレイン拡散層の面積とほぼ同じ面積の複数部分
に分割するレジストパターンを形成する工程と，全面を
異方性エッチングして，ゲート電極の側壁にサイドウォ
ールを形成すると共に，前記レジストパターンに対応し
た絶縁膜パターンを形成する工程と，該絶縁膜パターン
によって分割された大面積ソース／ドレイン拡散層上，
および小面積ソース／ドレイン拡散層上に，選択的に導
電膜を形成する工程とを含むように構成する。
【００１８】図１は，本発明の原理説明図であり，図
（ａ）は平面図，図（ｂ）はＡ−Ａ’断面図である。図
中，１１は半導体基板，１２はフィールド酸化膜，１３
はゲート電極，１４はソース／ドレイン拡散層，１５は
サイドウォール，１６は絶縁膜パターン，１７は選択エ
ピタキシャル層である。
（ａ）は平面図，図（ｂ）はＡ−Ａ’断面図である。図
中，１１は半導体基板，１２はフィールド酸化膜，１３
はゲート電極，１４はソース／ドレイン拡散層，１５は
サイドウォール，１６は絶縁膜パターン，１７は選択エ
ピタキシャル層である。
【００１９】
【作用】本発明に係るスタックトソースドレイン構造の
ＭＯＳ型電界効果トランジスタ（ＳＳＤ構造ＭＯＳＦＥ
Ｔ）では，大面積ソース／ドレイン拡散層１４ｃ上に，
この大面積ソース／ドレイン拡散層１４ｃの面積を，小
面積ソース／ドレイン拡散層１４ａおよび１４ｂの面積
とほぼ同じ面積の複数部分に分割する絶縁膜パターン１
６ａ，１６ｂ，および１６ｃが形成されている。
ＭＯＳ型電界効果トランジスタ（ＳＳＤ構造ＭＯＳＦＥ
Ｔ）では，大面積ソース／ドレイン拡散層１４ｃ上に，
この大面積ソース／ドレイン拡散層１４ｃの面積を，小
面積ソース／ドレイン拡散層１４ａおよび１４ｂの面積
とほぼ同じ面積の複数部分に分割する絶縁膜パターン１
６ａ，１６ｂ，および１６ｃが形成されている。
【００２０】その結果，絶縁膜パターン１６ａ，１６
ｂ，および１６ｃによって分割された大面積ソース／ド
レイン拡散層１４ｃ上，および小面積ソース／ドレイン
拡散層上１４ａおよび１４ｂに，選択エピタキシャル層
１７を成長しても，各選択エピタキシャル層１７ａ，１
７ｂ，１７ｃ，１７ｄ，１７ｅ，および１７ｆの膜厚は
同じになる。
ｂ，および１６ｃによって分割された大面積ソース／ド
レイン拡散層１４ｃ上，および小面積ソース／ドレイン
拡散層上１４ａおよび１４ｂに，選択エピタキシャル層
１７を成長しても，各選択エピタキシャル層１７ａ，１
７ｂ，１７ｃ，１７ｄ，１７ｅ，および１７ｆの膜厚は
同じになる。
【００２１】したがって，本発明に係るＳＳＤ構造ＭＯ
ＳＦＥＴでは，シート抵抗を低減するために選択エピタ
キシャル層１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅ，
および１７ｆに対してイオン注入を行っても，選択エピ
タキシャル層１７ａ，１７ｂ，１７ｃ，１７ｄ，１７
ｅ，および１７ｆ中の不純物濃度プロファイルは均一に
なる。その結果，ＭＯＳＦＥＴの素子特性のバラツキも
無くすことができる。
ＳＦＥＴでは，シート抵抗を低減するために選択エピタ
キシャル層１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅ，
および１７ｆに対してイオン注入を行っても，選択エピ
タキシャル層１７ａ，１７ｂ，１７ｃ，１７ｄ，１７
ｅ，および１７ｆ中の不純物濃度プロファイルは均一に
なる。その結果，ＭＯＳＦＥＴの素子特性のバラツキも
無くすことができる。
【００２２】また，従来例のように，選択エピタキシャ
ル層の膜厚の相違に起因する段差が生じることは無い。
本発明によれば，大面積ソース／ドレイン拡散層１４ｃ
の面積を，小面積ソース／ドレイン拡散層１４ａおよび
１４ｂの面積とほぼ同じ面積の複数部分に分割する絶縁
膜パターン１６ａ，１６ｂ，および１６ｃは，サイドウ
ォール１５ａおよび１５ｂを形成する絶縁膜を用いて，
サイドウォール形成工程において，サイドウォールの形
成と同時に形成できるので，特別の工程を付加する必要
はない。
ル層の膜厚の相違に起因する段差が生じることは無い。
本発明によれば，大面積ソース／ドレイン拡散層１４ｃ
の面積を，小面積ソース／ドレイン拡散層１４ａおよび
１４ｂの面積とほぼ同じ面積の複数部分に分割する絶縁
膜パターン１６ａ，１６ｂ，および１６ｃは，サイドウ
ォール１５ａおよび１５ｂを形成する絶縁膜を用いて，
サイドウォール形成工程において，サイドウォールの形
成と同時に形成できるので，特別の工程を付加する必要
はない。
【００２３】
【実施例】（実施例１）以下，図２〜図７を用いて本発
明の第１の実施例を工程順に説明する。
明の第１の実施例を工程順に説明する。
【００２４】［工程１，図２］シリコン基板２１の表面
にＬＯＣＯＳ法により膜厚３５００Åのフィールド酸化
膜２２ａ，２２ｂを形成して素子分離を行い，素子形成
領域を画定する。
にＬＯＣＯＳ法により膜厚３５００Åのフィールド酸化
膜２２ａ，２２ｂを形成して素子分離を行い，素子形成
領域を画定する。
【００２５】シリコン基板２１の表面に，膜厚８０Åの
ゲート酸化膜２３ａ，２３ｂを形成する。シリコン基板
２１の表面に，ＣＶＤ法により，膜厚４００Åのアモル
ファスシリコン（ａ−Ｓｉ）層２５および膜厚８００Å
のタングステンシリサイド（ＷＳｉ）層２６を堆積した
後，フォトリソグラフィ技術およびエッチング技術によ
りパターニングして，ゲート電極２４ａ，２４ｂを形成
する。
ゲート酸化膜２３ａ，２３ｂを形成する。シリコン基板
２１の表面に，ＣＶＤ法により，膜厚４００Åのアモル
ファスシリコン（ａ−Ｓｉ）層２５および膜厚８００Å
のタングステンシリサイド（ＷＳｉ）層２６を堆積した
後，フォトリソグラフィ技術およびエッチング技術によ
りパターニングして，ゲート電極２４ａ，２４ｂを形成
する。
【００２６】ゲート電極２４ａ，２４ｂをマスクとし
て，シリコン基板２１中に，Ｐ+ イオンをイオン注入し
て，ソース／ドレイン拡散層２７ａ，２７ｂ，２７ｃを
形成する。
て，シリコン基板２１中に，Ｐ+ イオンをイオン注入し
て，ソース／ドレイン拡散層２７ａ，２７ｂ，２７ｃを
形成する。
【００２７】［工程２，図３］全面に，膜厚１２００Å
のＣＶＤ−ＳｉＯ2 膜２８を堆積する。 ［工程３，図４］全面にレジスト２９を塗布した後，酸
化膜パターンの形状にパターニングして，レジストパタ
ーン２９ａ，２９ｂ，および２９ｃを形成する。
のＣＶＤ−ＳｉＯ2 膜２８を堆積する。 ［工程３，図４］全面にレジスト２９を塗布した後，酸
化膜パターンの形状にパターニングして，レジストパタ
ーン２９ａ，２９ｂ，および２９ｃを形成する。
【００２８】［工程４，図４，図５］レジスト２９ａ，
２９ｂ，および２９ｃをマスクとして，ＣＶＤ−ＳｉＯ
2 膜２８をＲＩＥ（ Reactive Ion Etching ) などによ
り異方性エッチングして，ゲート電極２４ａ，２４ｂの
側壁にサイドウォール３０ａ，３０ｂを形成すると共
に，大面積ソース／ドレイン拡散層２７ｃ上に酸化膜パ
ターン３１ａ，３１ｂ，および３１ｃを形成する。
２９ｂ，および２９ｃをマスクとして，ＣＶＤ−ＳｉＯ
2 膜２８をＲＩＥ（ Reactive Ion Etching ) などによ
り異方性エッチングして，ゲート電極２４ａ，２４ｂの
側壁にサイドウォール３０ａ，３０ｂを形成すると共
に，大面積ソース／ドレイン拡散層２７ｃ上に酸化膜パ
ターン３１ａ，３１ｂ，および３１ｃを形成する。
【００２９】［工程５，図６］小面積ソース／ドレイン
拡散層２７ａおよび２７ｂ上，酸化膜パターン３１ａ，
３１ｂ，および３１ｃによって小面積ソース／ドレイン
拡散層２７ａおよび２７ｂと同面積の部分に分割された
大面積ソース／ドレイン拡散層２７ｃ上に，膜厚１００
０Åの単結晶シリコン層を選択的に成長させて，選択エ
ピタキシャル層３２ａ，３２ｂ，３２ｃ，３２ｄ，３２
ｅ，および３２ｆを形成する。
拡散層２７ａおよび２７ｂ上，酸化膜パターン３１ａ，
３１ｂ，および３１ｃによって小面積ソース／ドレイン
拡散層２７ａおよび２７ｂと同面積の部分に分割された
大面積ソース／ドレイン拡散層２７ｃ上に，膜厚１００
０Åの単結晶シリコン層を選択的に成長させて，選択エ
ピタキシャル層３２ａ，３２ｂ，３２ｃ，３２ｄ，３２
ｅ，および３２ｆを形成する。
【００３０】選択エピタキシャル層３２ａ，３２ｂ，３
２ｃ，３２ｄ，３２ｅ，３２ｆ中に，Ａｓ+ イオンをイ
オン注入する。 ［工程６，図７］全面に，膜厚５００ÅのＣＶＤ−Ｓｉ
Ｏ2 膜３５および膜厚３０００ÅのＢＰＳＧ（ Boron-d
oped Phospho-Silicate Glass ) 膜３６を順次堆積す
る。
２ｃ，３２ｄ，３２ｅ，３２ｆ中に，Ａｓ+ イオンをイ
オン注入する。 ［工程６，図７］全面に，膜厚５００ÅのＣＶＤ−Ｓｉ
Ｏ2 膜３５および膜厚３０００ÅのＢＰＳＧ（ Boron-d
oped Phospho-Silicate Glass ) 膜３６を順次堆積す
る。
【００３１】ＣＶＤ−ＳｉＯ2 膜３５およびＢＰＳＧ膜
３６にコンタクトホールを開口した後，全面にアルミニ
ウム（Ａｌ）膜３７を堆積する。アルミニウム（Ａｌ）
膜３７をパターニングして，選択エピタキシャル層３２
ａ，３２ｂ，３２ｃ，３２ｄ，および３２ｅと電気的コ
ンタクトをとるためのアルミニウム（Ａｌ）電極３７
ａ，３７ｂ，３７ｃ，３７ｄ，および３７ｅを形成す
る。
３６にコンタクトホールを開口した後，全面にアルミニ
ウム（Ａｌ）膜３７を堆積する。アルミニウム（Ａｌ）
膜３７をパターニングして，選択エピタキシャル層３２
ａ，３２ｂ，３２ｃ，３２ｄ，および３２ｅと電気的コ
ンタクトをとるためのアルミニウム（Ａｌ）電極３７
ａ，３７ｂ，３７ｃ，３７ｄ，および３７ｅを形成す
る。
【００３２】以上の各工程を経て，本発明に係るＳＳＤ
構造ＭＯＳＦＥＴが完成する。 〔実施例２〕以下，図２〜図６，および図８〜図１０を
用いて本発明の第２の実施例を工程順に説明する。
構造ＭＯＳＦＥＴが完成する。 〔実施例２〕以下，図２〜図６，および図８〜図１０を
用いて本発明の第２の実施例を工程順に説明する。
【００３３】［工程１，図２］シリコン基板２１の表面
にＬＯＣＯＳ法により膜厚３５００Åのフィールド酸化
膜２２ａ，２２ｂを形成して素子分離を行い，素子形成
領域を画定する。
にＬＯＣＯＳ法により膜厚３５００Åのフィールド酸化
膜２２ａ，２２ｂを形成して素子分離を行い，素子形成
領域を画定する。
【００３４】シリコン基板２１の表面に，膜厚８０Åの
ゲート酸化膜２３ａ，２３ｂを形成する。シリコン基板
２１の表面に，ＣＶＤ法により，膜厚４００Åのアモル
ファスシリコン（ａ−Ｓｉ）層２５および膜厚８００Å
のタングステンシリサイド（ＷＳｉ）層２６を堆積した
後，フォトリソグラフィ技術およびエッチング技術によ
りパターニングして，ゲート電極２４ａ，２４ｂを形成
する。
ゲート酸化膜２３ａ，２３ｂを形成する。シリコン基板
２１の表面に，ＣＶＤ法により，膜厚４００Åのアモル
ファスシリコン（ａ−Ｓｉ）層２５および膜厚８００Å
のタングステンシリサイド（ＷＳｉ）層２６を堆積した
後，フォトリソグラフィ技術およびエッチング技術によ
りパターニングして，ゲート電極２４ａ，２４ｂを形成
する。
【００３５】ゲート電極２４ａ，２４ｂをマスクとし
て，シリコン基板２１中に，Ｐ+ イオンをイオン注入し
て，ソース／ドレイン拡散層２７ａ，２７ｂ，２７ｃを
形成する。
て，シリコン基板２１中に，Ｐ+ イオンをイオン注入し
て，ソース／ドレイン拡散層２７ａ，２７ｂ，２７ｃを
形成する。
【００３６】［工程２，図３］全面に，膜厚１２００Å
のＣＶＤ−ＳｉＯ2 膜２８を堆積する。 ［工程３，図４］全面にレジスト２９を塗布した後，酸
化膜パターンの形状にパターニングして，レジストパタ
ーン２９ａ，２９ｂ，および２９ｃを形成する。
のＣＶＤ−ＳｉＯ2 膜２８を堆積する。 ［工程３，図４］全面にレジスト２９を塗布した後，酸
化膜パターンの形状にパターニングして，レジストパタ
ーン２９ａ，２９ｂ，および２９ｃを形成する。
【００３７】［工程４，図４，図５］レジスト２９ａ，
２９ｂ，および２９ｃをマスクとして，ＣＶＤ−ＳｉＯ
2 膜２８をＲＩＥなどにより異方性エッチングして，ゲ
ート電極２４ａ，２４ｂの側壁にサイドウォール３０
ａ，３０ｂを形成すると共に，大面積ソース／ドレイン
拡散層２７ｃ上に酸化膜パターン３１ａ，３１ｂ，およ
び３１ｃを形成する。
２９ｂ，および２９ｃをマスクとして，ＣＶＤ−ＳｉＯ
2 膜２８をＲＩＥなどにより異方性エッチングして，ゲ
ート電極２４ａ，２４ｂの側壁にサイドウォール３０
ａ，３０ｂを形成すると共に，大面積ソース／ドレイン
拡散層２７ｃ上に酸化膜パターン３１ａ，３１ｂ，およ
び３１ｃを形成する。
【００３８】［工程５，図６］小面積ソース／ドレイン
拡散層２７ａおよび２７ｂ上，酸化膜パターン３１ａ，
３１ｂ，および３１ｃによって小面積ソース／ドレイン
拡散層２７ａおよび２７ｂと同面積の部分に分割された
大面積ソース／ドレイン拡散層２７ｃ上に，膜厚１００
０Åの単結晶シリコン層を選択的に成長させて，選択エ
ピタキシャル層３２ａ，３２ｂ，３２ｃ，３２ｄ，３２
ｅ，および３２ｆを形成する。
拡散層２７ａおよび２７ｂ上，酸化膜パターン３１ａ，
３１ｂ，および３１ｃによって小面積ソース／ドレイン
拡散層２７ａおよび２７ｂと同面積の部分に分割された
大面積ソース／ドレイン拡散層２７ｃ上に，膜厚１００
０Åの単結晶シリコン層を選択的に成長させて，選択エ
ピタキシャル層３２ａ，３２ｂ，３２ｃ，３２ｄ，３２
ｅ，および３２ｆを形成する。
【００３９】選択エピタキシャル層３２ａ，３２ｂ，３
２ｃ，３２ｄ，３２ｅ，３２ｆ中に，Ａｓ+ イオンをイ
オン注入する。 ［工程６，図８］全面に，膜厚５００Åのドープトポリ
シリコン層３３を堆積する。
２ｃ，３２ｄ，３２ｅ，３２ｆ中に，Ａｓ+ イオンをイ
オン注入する。 ［工程６，図８］全面に，膜厚５００Åのドープトポリ
シリコン層３３を堆積する。
【００４０】全面にレジスト３４を塗布する。レジスト
３４を，ソース／ドレイン拡散層２７ａ，２７ｂ，およ
び２７ｃの形状にパターニングして，レジストパターン
３４ａ，３４ｂ，および３４ｃを形成する。
３４を，ソース／ドレイン拡散層２７ａ，２７ｂ，およ
び２７ｃの形状にパターニングして，レジストパターン
３４ａ，３４ｂ，および３４ｃを形成する。
【００４１】［工程７，図８，図９］レジスト３４ａ，
３４ｂ，および３４ｃをマスクとして，ドープトポリシ
リコン層３３をエッチングして，ソース／ドレイン拡散
層２７ａ，２７ｂ，および２７ｃの形状をしたドープト
ポリシリコン層３３ａ，３３ｂ，および３３ｃを形成す
る。
３４ｂ，および３４ｃをマスクとして，ドープトポリシ
リコン層３３をエッチングして，ソース／ドレイン拡散
層２７ａ，２７ｂ，および２７ｃの形状をしたドープト
ポリシリコン層３３ａ，３３ｂ，および３３ｃを形成す
る。
【００４２】［工程８，図１０］全面に，膜厚５００Å
のＣＶＤ−ＳｉＯ2 膜３５および膜厚３０００ÅのＢＰ
ＳＧ膜３６を順次堆積する。
のＣＶＤ−ＳｉＯ2 膜３５および膜厚３０００ÅのＢＰ
ＳＧ膜３６を順次堆積する。
【００４３】ＣＶＤ−ＳｉＯ2 膜３５およびＢＰＳＧ膜
３６にコンタクトホールを開口した後，全面にアルミニ
ウム（Ａｌ）膜３７を堆積する。アルミニウム（Ａｌ）
膜３７をパターニングして，ドープトポリシリコン層３
３ａ，３３ｂ，および３３ｃを介して選択エピタキシャ
ル層３２ａ，３２ｂ，３２ｃ，３２ｄ，３２ｅ，および
３２ｆと電気的コンタクトをとるためのアルミニウム
（Ａｌ）電極３７ａ，３７ｂ，および３７ｃ，を形成す
る。
３６にコンタクトホールを開口した後，全面にアルミニ
ウム（Ａｌ）膜３７を堆積する。アルミニウム（Ａｌ）
膜３７をパターニングして，ドープトポリシリコン層３
３ａ，３３ｂ，および３３ｃを介して選択エピタキシャ
ル層３２ａ，３２ｂ，３２ｃ，３２ｄ，３２ｅ，および
３２ｆと電気的コンタクトをとるためのアルミニウム
（Ａｌ）電極３７ａ，３７ｂ，および３７ｃ，を形成す
る。
【００４４】以上の各工程を経て，本発明に係るＳＳＤ
構造ＭＯＳＦＥＴが完成する。
構造ＭＯＳＦＥＴが完成する。
【００４５】
【発明の効果】本発明によれば，高集積化，高速化半導
体集積回路装置に使用されるスタックトソースドレイン
構造のＭＯＳ型電界効果トランジスタにおいて，大面積
ソース／ドレイン拡散層上に形成される導電膜，および
小面積ソース／ドレイン拡散層上に形成される導電膜を
同じ膜厚にできるので，両者の不純物濃度プロファイル
を同じにすることができるようになる。
体集積回路装置に使用されるスタックトソースドレイン
構造のＭＯＳ型電界効果トランジスタにおいて，大面積
ソース／ドレイン拡散層上に形成される導電膜，および
小面積ソース／ドレイン拡散層上に形成される導電膜を
同じ膜厚にできるので，両者の不純物濃度プロファイル
を同じにすることができるようになる。
【００４６】また，ソース／ドレイン拡散層上に形成さ
れる導電膜の膜厚の違いに起因する段差を無くすことが
可能になる。したがって，本発明は，半導体集積回路装
置の高集積化および高速化など，その性能向上に寄与す
るところが大きい。
れる導電膜の膜厚の違いに起因する段差を無くすことが
可能になる。したがって，本発明は，半導体集積回路装
置の高集積化および高速化など，その性能向上に寄与す
るところが大きい。
【図１】本発明の原理説明図である。
【図２】工程１（実施例１，実施例２）を示す図であ
る。
る。
【図３】工程２（実施例１，実施例２）を示す図であ
る。
る。
【図４】工程３（実施例１，実施例２）を示す図であ
る。
る。
【図５】工程４（実施例１，実施例２）を示す図であ
る。
る。
【図６】工程５（実施例１，実施例２）を示す図であ
る。
る。
【図７】工程６（実施例１）を示す図である。
【図８】工程６（実施例２）を示す図である。
【図９】工程７（実施例２）を示す図である。
【図１０】工程８（実施例２）を示す図である。
【図１１】従来例を示す図である。
１１ 半導体基板 １２ フィールド酸化膜 １３ ゲート電極 １４ ソース／ドレイン拡散層 １５ サイドウォール １６ 絶縁膜パターン １７ 選択エピタキシャル層
Claims (2)
- 【請求項１】 半導体基板中に形成されたソース／ドレ
イン拡散層上に選択的に導電膜が形成された，スタック
トソースドレイン構造のＭＯＳ型電界効果トランジスタ
であって， 大面積ソース／ドレイン拡散層上に，この大面積ソース
／ドレイン拡散層の面積を，小面積ソース／ドレイン拡
散層の面積とほぼ同じ面積の複数部分に分割する絶縁膜
パターンが形成されており， 該絶縁膜パターンによって分割された大面積ソース／ド
レイン拡散層上，および小面積ソース／ドレイン拡散層
上に，選択的に導電膜が形成されていることを特徴とす
る半導体装置。 - 【請求項２】 半導体基板中に形成されたソース／ドレ
イン拡散層上に選択的に導電膜が形成された，スタック
トソースドレイン構造のＭＯＳ型電界効果トランジスタ
の製造方法であって， 半導体基板上に，ゲート絶縁膜およびゲート電極を形成
する工程と， ゲート電極をマスクとして，半導体基板中に不純物を導
入して，ソース／ドレイン拡散層を形成する工程と， 全面に，絶縁膜を形成する工程と， 全面にレジストを塗布した後，該レジストをパターニン
グして，大面積ソース／ドレイン拡散層上に，該大面積
ソース／ドレイン拡散層を，小面積ソース／ドレイン拡
散層の面積とほぼ同じ面積の複数部分に分割するレジス
トパターンを形成する工程と， 全面を異方性エッチングして，ゲート電極の側壁にサイ
ドウォールを形成すると共に，前記レジストパターンに
対応した絶縁膜パターンを形成する工程と， 該絶縁膜パターンによって分割された大面積ソース／ド
レイン拡散層上，および小面積ソース／ドレイン拡散層
上に，選択的に導電膜を形成する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22695092A JPH0677479A (ja) | 1992-08-26 | 1992-08-26 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22695092A JPH0677479A (ja) | 1992-08-26 | 1992-08-26 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677479A true JPH0677479A (ja) | 1994-03-18 |
Family
ID=16853161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22695092A Withdrawn JPH0677479A (ja) | 1992-08-26 | 1992-08-26 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677479A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008187141A (ja) * | 2007-01-31 | 2008-08-14 | Elpida Memory Inc | 半導体装置とその製造方法及び半導体記憶装置 |
| JP2015103555A (ja) * | 2013-11-21 | 2015-06-04 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2018037692A (ja) * | 2017-12-07 | 2018-03-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1992
- 1992-08-26 JP JP22695092A patent/JPH0677479A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008187141A (ja) * | 2007-01-31 | 2008-08-14 | Elpida Memory Inc | 半導体装置とその製造方法及び半導体記憶装置 |
| US8093130B2 (en) | 2007-01-31 | 2012-01-10 | Elpida Memory, Inc. | Method of manufacturing a semiconductor device having raised source and drain of differing heights |
| JP2015103555A (ja) * | 2013-11-21 | 2015-06-04 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US10121705B2 (en) | 2013-11-21 | 2018-11-06 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| JP2018037692A (ja) * | 2017-12-07 | 2018-03-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |