JP2000294753A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000294753A JP2000294753A JP11099034A JP9903499A JP2000294753A JP 2000294753 A JP2000294753 A JP 2000294753A JP 11099034 A JP11099034 A JP 11099034A JP 9903499 A JP9903499 A JP 9903499A JP 2000294753 A JP2000294753 A JP 2000294753A
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Abstract
(57)【要約】
【課題】 フラッシュセルと容量素子を同一チップ内に
形成でき、しかも容量値の異なる複数の容量素子を容易
に形成できる半導体装置及びその製造方法を提供する。 【解決手段】 本発明の半導体装置の製造方法は、シリ
コン基板１上に絶縁膜３を形成し、絶縁膜３上に多結晶
シリコン膜を形成し、この膜をエッチングすることによ
り、絶縁膜３上にフローティングゲート１７及び第１、
第２の下部電極１９，２１を形成する工程と、フローテ
ィングゲート１７及び下部電極１９，２１の上に第１の
酸化膜２５を形成し、酸化膜２５上に窒化膜を堆積し、
フォトレジスト膜をマスクとして窒化膜を異方性エッチ
ングすることにより、フローティングゲート１７の側壁
下部に窒化膜からなる側壁材２９ａを形成すると共に、
下部電極２１上の酸化膜２５上に窒化膜２９ｂを残す工
程と、を具備するものである。
形成でき、しかも容量値の異なる複数の容量素子を容易
に形成できる半導体装置及びその製造方法を提供する。 【解決手段】 本発明の半導体装置の製造方法は、シリ
コン基板１上に絶縁膜３を形成し、絶縁膜３上に多結晶
シリコン膜を形成し、この膜をエッチングすることによ
り、絶縁膜３上にフローティングゲート１７及び第１、
第２の下部電極１９，２１を形成する工程と、フローテ
ィングゲート１７及び下部電極１９，２１の上に第１の
酸化膜２５を形成し、酸化膜２５上に窒化膜を堆積し、
フォトレジスト膜をマスクとして窒化膜を異方性エッチ
ングすることにより、フローティングゲート１７の側壁
下部に窒化膜からなる側壁材２９ａを形成すると共に、
下部電極２１上の酸化膜２５上に窒化膜２９ｂを残す工
程と、を具備するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュセルと
容量素子とを同一チップ内に形成した半導体装置及びそ
の製造方法に関するものである。
容量素子とを同一チップ内に形成した半導体装置及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】従来は、Split Gate 型Flash Cellと、
多結晶シリコン膜と多結晶シリコン膜との間に形成され
る容量素子（キャパシタ）とを同一チップ内に混載した
半導体装置はなかった。即ち、Split Gate 型Flash Cel
lと容量素子とを同一半導体基板上に形成するという概
念がなかった。従って、第1の半導体基板上にSplit Gat
e 型Flash Cellを設け、第２の半導体基板上に容量素子
を設けることにより、Split Gate 型Flash Cellと容量
素子を別々のチップに設けていた。
多結晶シリコン膜と多結晶シリコン膜との間に形成され
る容量素子（キャパシタ）とを同一チップ内に混載した
半導体装置はなかった。即ち、Split Gate 型Flash Cel
lと容量素子とを同一半導体基板上に形成するという概
念がなかった。従って、第1の半導体基板上にSplit Gat
e 型Flash Cellを設け、第２の半導体基板上に容量素子
を設けることにより、Split Gate 型Flash Cellと容量
素子を別々のチップに設けていた。
【０００３】一方、従来は、同一のチップ内に異なる容
量値を備えた２つの容量素子を形成する場合、２つの容
量素子においてそれぞれの容量電極の面積を変えること
によって前記２つの容量素子を形成していた。
量値を備えた２つの容量素子を形成する場合、２つの容
量素子においてそれぞれの容量電極の面積を変えること
によって前記２つの容量素子を形成していた。
【０００４】すなわち、シリコン基板上に第１の絶縁膜
を形成し、この第１の絶縁膜上に多結晶シリコン膜を堆
積する。次に、この多結晶シリコン膜上にフォトレジス
ト膜を設け、このフォトレジスト膜をマスクとして前記
多結晶シリコン膜をエッチングすることにより、前記第
１の絶縁膜上に多結晶シリコン膜からなる第１及び第２
の下部電極が形成される。この際、第１及び第２の下部
電極それぞれの容量電極となる部分の面積は異なるもの
とする。
を形成し、この第１の絶縁膜上に多結晶シリコン膜を堆
積する。次に、この多結晶シリコン膜上にフォトレジス
ト膜を設け、このフォトレジスト膜をマスクとして前記
多結晶シリコン膜をエッチングすることにより、前記第
１の絶縁膜上に多結晶シリコン膜からなる第１及び第２
の下部電極が形成される。この際、第１及び第２の下部
電極それぞれの容量電極となる部分の面積は異なるもの
とする。
【０００５】この後、第１及び第２の下部電極に所定の
ドーズ量で不純物をイオン注入する。これにより、第１
及び第２の下部電極はともに同一濃度の不純物が導入さ
れる。次に、第１及び第２の下部電極上に第２の絶縁膜
（誘電体膜）を形成し、この第２の絶縁膜上に多結晶シ
リコン膜を堆積する。この後、この多結晶シリコン膜上
にフォトレジスト膜を設け、このフォトレジスト膜をマ
スクとして前記多結晶シリコン膜をエッチングすること
により、第１の下部電極上に第２の絶縁膜を介して前記
多結晶シリコン膜からなる第１の上部電極が形成され、
第２の下部電極上に第２の絶縁膜を介して前記多結晶シ
リコン膜からなる第２の上部電極が形成される。このよ
うにして同一のチップ内に異なる容量値を備えた２つの
容量素子を有する半導体装置を形成していた。
ドーズ量で不純物をイオン注入する。これにより、第１
及び第２の下部電極はともに同一濃度の不純物が導入さ
れる。次に、第１及び第２の下部電極上に第２の絶縁膜
（誘電体膜）を形成し、この第２の絶縁膜上に多結晶シ
リコン膜を堆積する。この後、この多結晶シリコン膜上
にフォトレジスト膜を設け、このフォトレジスト膜をマ
スクとして前記多結晶シリコン膜をエッチングすること
により、第１の下部電極上に第２の絶縁膜を介して前記
多結晶シリコン膜からなる第１の上部電極が形成され、
第２の下部電極上に第２の絶縁膜を介して前記多結晶シ
リコン膜からなる第２の上部電極が形成される。このよ
うにして同一のチップ内に異なる容量値を備えた２つの
容量素子を有する半導体装置を形成していた。
【０００６】ところで、上記従来の半導体装置では、形
成する容量値に応じて下部電極の面積を変えることによ
り、異なる容量値を備えた２つの容量素子を同一チップ
内に形成している。このため、２つの容量素子のうち少
なくとも一方の容量値を変更する場合は、その変更する
容量素子の下部電極の面積を変える必要がある。そのた
めには、下部電極をパターニングする際に用いるフォト
マスクを再設計し、再製作しなければならない。従っ
て、容量値を変更するには多大なコストがかかることと
なる。
成する容量値に応じて下部電極の面積を変えることによ
り、異なる容量値を備えた２つの容量素子を同一チップ
内に形成している。このため、２つの容量素子のうち少
なくとも一方の容量値を変更する場合は、その変更する
容量素子の下部電極の面積を変える必要がある。そのた
めには、下部電極をパターニングする際に用いるフォト
マスクを再設計し、再製作しなければならない。従っ
て、容量値を変更するには多大なコストがかかることと
なる。
【０００７】
【発明が解決しようとする課題】上述したように、Spli
t Gate 型Flash Cellと容量値の異なる複数の容量素子
を同一チップ内に作り込まないため、チップ数が増加
し、その結果、製品コストが大きくなってしまうという
問題がある。また、従来の半導体装置において同一チッ
プ内の複数の容量素子のうち少なくとも一つの容量値を
変更する場合には、フォトマスクを再設計し、再製作し
なければならないため、多大なコストがかかるという問
題がある。
t Gate 型Flash Cellと容量値の異なる複数の容量素子
を同一チップ内に作り込まないため、チップ数が増加
し、その結果、製品コストが大きくなってしまうという
問題がある。また、従来の半導体装置において同一チッ
プ内の複数の容量素子のうち少なくとも一つの容量値を
変更する場合には、フォトマスクを再設計し、再製作し
なければならないため、多大なコストがかかるという問
題がある。
【０００８】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、フラッシュセルと容量値
の異なる複数の容量素子とを同一チップ内に形成でき、
しかも容量値の異なる複数の容量素子を容易に形成でき
る半導体装置及びその製造方法を提供することにある。
れたものであり、その目的は、フラッシュセルと容量値
の異なる複数の容量素子とを同一チップ内に形成でき、
しかも容量値の異なる複数の容量素子を容易に形成でき
る半導体装置及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置は、半導体基板上にフラッ
シュセル及び容量値の異なる第１、第２の容量素子が形
成された半導体装置であって、上記フラッシュセルは、
前記半導体基板上に第１の絶縁膜を介して形成されたフ
ローティングゲートと、前記フローティングゲート上に
第２の絶縁膜を介して形成されたコントロールゲート
と、を具備し、上記第１の容量素子は、第１の下部電極
と、前記第１の下部電極上に形成された酸化膜と、前記
酸化膜上に形成された第１の上部電極と、を具備し、上
記第２の容量素子は、第２の下部電極と、前記第２の下
部電極上に形成されたＯＮＯ膜と、前記ＯＮＯ膜上に形
成された第２の上部電極と、を具備することを特徴とす
る。
め、本発明に係る半導体装置は、半導体基板上にフラッ
シュセル及び容量値の異なる第１、第２の容量素子が形
成された半導体装置であって、上記フラッシュセルは、
前記半導体基板上に第１の絶縁膜を介して形成されたフ
ローティングゲートと、前記フローティングゲート上に
第２の絶縁膜を介して形成されたコントロールゲート
と、を具備し、上記第１の容量素子は、第１の下部電極
と、前記第１の下部電極上に形成された酸化膜と、前記
酸化膜上に形成された第１の上部電極と、を具備し、上
記第２の容量素子は、第２の下部電極と、前記第２の下
部電極上に形成されたＯＮＯ膜と、前記ＯＮＯ膜上に形
成された第２の上部電極と、を具備することを特徴とす
る。
【００１０】また、上記半導体装置において、上記第１
の下部電極は不純物が導入された多結晶シリコン膜から
なり、上記第２の下部電極は前記多結晶シリコン膜中の
不純物濃度と異なる濃度の不純物が導入された多結晶シ
リコン膜からなることが好ましい。
の下部電極は不純物が導入された多結晶シリコン膜から
なり、上記第２の下部電極は前記多結晶シリコン膜中の
不純物濃度と異なる濃度の不純物が導入された多結晶シ
リコン膜からなることが好ましい。
【００１１】本発明に係る半導体装置の製造方法は、半
導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に
多結晶シリコン膜を形成する工程と、前記多結晶シリコ
ン膜をエッチングすることにより、前記絶縁膜上にフロ
ーティングゲート及び第１、第２の下部電極を形成する
工程と、前記フローティングゲート及び第１、第２の下
部電極の上に第１の酸化膜を形成する工程と、前記第１
の酸化膜上に窒化膜を堆積する工程と、上記第２の下部
電極上の前記窒化膜上にフォトレジスト膜を形成し、こ
のフォトレジスト膜をマスクとして前記窒化膜を異方性
エッチングすることにより、前記フローティングゲート
の側壁下部に前記窒化膜からなる側壁材を形成すると共
に、前記第２の下部電極上の前記第１の酸化膜上に窒化
膜を残す工程と、前記窒化膜及び前記第１の酸化膜の上
に第２の酸化膜を形成する工程と、前記第２の酸化膜上
に導電膜を形成する工程と、前記導電膜をエッチングす
ることにより、前記フローティングゲート上に前記第２
の酸化膜を介してコントロールゲートを形成すると共
に、前記第１の下部電極上に前記第２の酸化膜を介して
第１の上部電極を形成し、前記第２の下部電極上に前記
窒化膜及び前記第２の酸化膜を介して第２の上部電極を
形成する工程と、を具備することを特徴とする。
導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に
多結晶シリコン膜を形成する工程と、前記多結晶シリコ
ン膜をエッチングすることにより、前記絶縁膜上にフロ
ーティングゲート及び第１、第２の下部電極を形成する
工程と、前記フローティングゲート及び第１、第２の下
部電極の上に第１の酸化膜を形成する工程と、前記第１
の酸化膜上に窒化膜を堆積する工程と、上記第２の下部
電極上の前記窒化膜上にフォトレジスト膜を形成し、こ
のフォトレジスト膜をマスクとして前記窒化膜を異方性
エッチングすることにより、前記フローティングゲート
の側壁下部に前記窒化膜からなる側壁材を形成すると共
に、前記第２の下部電極上の前記第１の酸化膜上に窒化
膜を残す工程と、前記窒化膜及び前記第１の酸化膜の上
に第２の酸化膜を形成する工程と、前記第２の酸化膜上
に導電膜を形成する工程と、前記導電膜をエッチングす
ることにより、前記フローティングゲート上に前記第２
の酸化膜を介してコントロールゲートを形成すると共
に、前記第１の下部電極上に前記第２の酸化膜を介して
第１の上部電極を形成し、前記第２の下部電極上に前記
窒化膜及び前記第２の酸化膜を介して第２の上部電極を
形成する工程と、を具備することを特徴とする。
【００１２】上記半導体装置の製造方法では、同一半導
体基板上に、フローティングゲートとコントロールゲー
トからなるフラッシュセル、第１の下部電極と第１の上
部電極と第１、第２の酸化膜からなる第１の容量素子、
及び、第２の下部電極と第２の上部電極とＯＮＯ膜から
なる第２の容量素子を混載することができる。しかも、
フローティングゲートの側壁下部に窒化膜からなる側壁
材を形成する際に、第２の下部電極上の第１の酸化膜上
に窒化膜を形成するため、第１の容量素子より低容量の
第２の容量素子を簡易な製造工程で形成することができ
る。
体基板上に、フローティングゲートとコントロールゲー
トからなるフラッシュセル、第１の下部電極と第１の上
部電極と第１、第２の酸化膜からなる第１の容量素子、
及び、第２の下部電極と第２の上部電極とＯＮＯ膜から
なる第２の容量素子を混載することができる。しかも、
フローティングゲートの側壁下部に窒化膜からなる側壁
材を形成する際に、第２の下部電極上の第１の酸化膜上
に窒化膜を形成するため、第１の容量素子より低容量の
第２の容量素子を簡易な製造工程で形成することができ
る。
【００１３】また、上記半導体装置の製造方法におい
て、上記第１の多結晶シリコン膜を形成する工程の後
に、前記第１の多結晶シリコン膜における上記第１及び
第２の下部電極を形成する領域に第１の不純物を導入す
る工程と、前記第１の多結晶シリコン膜における前記第
２の下部電極を形成する領域に第２の不純物を導入する
工程と、をさらに含むことが好ましい。これにより、第
１の下部電極に導入される不純物濃度を第２の下部電極
に導入される不純物濃度と異なるものとすることがで
き、それにより両容量素子の容量値を調整することがで
きる。
て、上記第１の多結晶シリコン膜を形成する工程の後
に、前記第１の多結晶シリコン膜における上記第１及び
第２の下部電極を形成する領域に第１の不純物を導入す
る工程と、前記第１の多結晶シリコン膜における前記第
２の下部電極を形成する領域に第２の不純物を導入する
工程と、をさらに含むことが好ましい。これにより、第
１の下部電極に導入される不純物濃度を第２の下部電極
に導入される不純物濃度と異なるものとすることがで
き、それにより両容量素子の容量値を調整することがで
きる。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の一
実施の形態について説明する。
実施の形態について説明する。
【００１５】図１〜図３は、本発明の実施の形態による
半導体装置の製造法方を示す断面図である。この半導体
装置は、Split Gate 型Flash Cellと容量値の異なる２
つの容量素子を同一チップ内に形成したものである。
半導体装置の製造法方を示す断面図である。この半導体
装置は、Split Gate 型Flash Cellと容量値の異なる２
つの容量素子を同一チップ内に形成したものである。
【００１６】まず、図１（ａ）に示すように、シリコン
基板１の表面を８５０℃前後の温度でウエット酸化する
ことにより、前記シリコン基板１上にゲート酸化膜３を
形成する。次に、このゲート酸化膜３上に減圧ＣＶＤ
（Chemical Vapor Deposition）法により厚さ１２００
〜１５００オングストローム程度の多結晶シリコン膜５
を堆積させる。前記多結晶シリコン膜５を１２００オン
グストローム以上とするのは次のような理由による。後
述する選択酸化膜１１の形成は前記多結晶シリコン膜５
を酸化することにより行われるために、前記多結晶シリ
コン膜５の膜厚が１２００オングストロームより薄くな
ると後述するフローティングゲート１７の膜厚を所望す
る値に形成できないためである。また、前記多結晶シリ
コン膜５を１５００オングストローム以下とするのは次
の理由による。後述する熱酸化工程によってフローティ
ングゲート１７の側壁部へ形成するシリコン酸化膜２５
の付きまわりが悪くなり、シリコン酸化膜２５の膜厚が
薄くなる。それ故、コントロールゲートとフローティン
グゲート間のシリコン酸化膜の耐圧が劣化する。よって
前記多結晶シリコン膜５を１５００オングストローム以
下にすることが好ましいのである。
基板１の表面を８５０℃前後の温度でウエット酸化する
ことにより、前記シリコン基板１上にゲート酸化膜３を
形成する。次に、このゲート酸化膜３上に減圧ＣＶＤ
（Chemical Vapor Deposition）法により厚さ１２００
〜１５００オングストローム程度の多結晶シリコン膜５
を堆積させる。前記多結晶シリコン膜５を１２００オン
グストローム以上とするのは次のような理由による。後
述する選択酸化膜１１の形成は前記多結晶シリコン膜５
を酸化することにより行われるために、前記多結晶シリ
コン膜５の膜厚が１２００オングストロームより薄くな
ると後述するフローティングゲート１７の膜厚を所望す
る値に形成できないためである。また、前記多結晶シリ
コン膜５を１５００オングストローム以下とするのは次
の理由による。後述する熱酸化工程によってフローティ
ングゲート１７の側壁部へ形成するシリコン酸化膜２５
の付きまわりが悪くなり、シリコン酸化膜２５の膜厚が
薄くなる。それ故、コントロールゲートとフローティン
グゲート間のシリコン酸化膜の耐圧が劣化する。よって
前記多結晶シリコン膜５を１５００オングストローム以
下にすることが好ましいのである。
【００１７】次にこの多結晶シリコン膜５上にシリコン
窒化膜からなる厚さ８００〜１０００オングストローム
程度の酸化防止膜７を堆積する。この後、この酸化防止
膜７上にフォトレジスト９を塗布し、このフォトレジス
ト９を露光、現像する。これにより、フローティングゲ
ート形成予定領域上に開口部を形成する。次に、フォト
レジスト膜９をマスクとして開口部から露出した酸化防
止膜７をドライエッチングすることにより、前記酸化防
止膜７に開口部を形成する。次に、フォトレジスト膜９
を除去する。
窒化膜からなる厚さ８００〜１０００オングストローム
程度の酸化防止膜７を堆積する。この後、この酸化防止
膜７上にフォトレジスト９を塗布し、このフォトレジス
ト９を露光、現像する。これにより、フローティングゲ
ート形成予定領域上に開口部を形成する。次に、フォト
レジスト膜９をマスクとして開口部から露出した酸化防
止膜７をドライエッチングすることにより、前記酸化防
止膜７に開口部を形成する。次に、フォトレジスト膜９
を除去する。
【００１８】この後、図１（ｂ）に示すように、酸化防
止膜７をマスクとして開口部から露出した多結晶シリコ
ン膜５を選択的に酸化することにより、前記多結晶シリ
コン膜５に選択酸化膜１１を形成する。
止膜７をマスクとして開口部から露出した多結晶シリコ
ン膜５を選択的に酸化することにより、前記多結晶シリ
コン膜５に選択酸化膜１１を形成する。
【００１９】次に、図１（ｃ）に示すように、酸化防止
膜７を熱リン酸により除去した後、選択酸化膜１１及び
多結晶シリコン膜５の上にフォトレジスト１３を塗布
し、このフォトレジスト１３を露光、現像する。これに
より、容量値の異なる第１及び第２の容量素子を形成す
る領域上に開口部を形成する。次に、フォトレジスト膜
１３をマスクとして多結晶シリコン膜５に第1のドーズ
量（例えばドーズ量５×１０15／ｃｍ2）で不純物をイ
オン注入する。不純物１０としては例えば燐をイオン注
入する。これにより、容量素子を形成する領域の多結晶
シリコン膜５に不純物１０が導入される。
膜７を熱リン酸により除去した後、選択酸化膜１１及び
多結晶シリコン膜５の上にフォトレジスト１３を塗布
し、このフォトレジスト１３を露光、現像する。これに
より、容量値の異なる第１及び第２の容量素子を形成す
る領域上に開口部を形成する。次に、フォトレジスト膜
１３をマスクとして多結晶シリコン膜５に第1のドーズ
量（例えばドーズ量５×１０15／ｃｍ2）で不純物をイ
オン注入する。不純物１０としては例えば燐をイオン注
入する。これにより、容量素子を形成する領域の多結晶
シリコン膜５に不純物１０が導入される。
【００２０】次に、図２（ｄ）に示すように、上記フォ
トレジスト膜１３を除去した後、全面上にフォトレジス
ト２３を塗布し、このフォトレジスト２３を露光、現像
する。これにより、第１及び第２の容量素子を形成する
領域上にレジストパターン２３が形成される。この後、
このレジストパターン２３及び選択酸化膜１１をマスク
として多結晶シリコン膜５を垂直方向に異方性エッチン
グする。これにより、選択酸化膜１１の下にフローティ
ングゲート１７が形成され、フォトレジスト膜２３の下
に第１及び第２の容量素子それぞれの下部電極１９，２
１が形成される。
トレジスト膜１３を除去した後、全面上にフォトレジス
ト２３を塗布し、このフォトレジスト２３を露光、現像
する。これにより、第１及び第２の容量素子を形成する
領域上にレジストパターン２３が形成される。この後、
このレジストパターン２３及び選択酸化膜１１をマスク
として多結晶シリコン膜５を垂直方向に異方性エッチン
グする。これにより、選択酸化膜１１の下にフローティ
ングゲート１７が形成され、フォトレジスト膜２３の下
に第１及び第２の容量素子それぞれの下部電極１９，２
１が形成される。
【００２１】この後、図２（ｅ）に示すように、上記フ
ォトレジスト膜２３を除去した後、第１及び第２の下部
電極１９，２１の表面上及びフローティングゲート１７
の側面上に熱酸化により厚さ６０〜８０オングストロー
ム程度のシリコン酸化膜２５を形成する。このとき厚い
選択酸化膜１１上には、ほとんど酸化膜は成長しない。
ォトレジスト膜２３を除去した後、第１及び第２の下部
電極１９，２１の表面上及びフローティングゲート１７
の側面上に熱酸化により厚さ６０〜８０オングストロー
ム程度のシリコン酸化膜２５を形成する。このとき厚い
選択酸化膜１１上には、ほとんど酸化膜は成長しない。
【００２２】次に、このシリコン酸化膜２５及び選択酸
化膜１１を含む全面上に厚さ１５０オングストローム程
度のシリコン窒化膜２９をＣＶＤ法により７５０℃〜８
５０℃の条件で堆積する。
化膜１１を含む全面上に厚さ１５０オングストローム程
度のシリコン窒化膜２９をＣＶＤ法により７５０℃〜８
５０℃の条件で堆積する。
【００２３】この後、図３（ｆ）に示すように、このシ
リコン窒化膜２９上にフォトレジスト３０を塗布し、こ
のフォトレジスト３０を露光、現像する。これにより、
第２の下部電極２１上にレジストパターン３０が形成さ
れる。次に、このレジストパターン３０をマスクとして
シリコン窒化膜２９を垂直方向に異方性エッチングす
る。これにより、フローティングゲート１７の側壁のシ
リコン酸化膜２５の下部に側部絶縁膜２９ａが形成さ
れ、第２の下部電極２１上にシリコン酸化膜２５を介し
てシリコン窒化膜２９ｂが形成される。
リコン窒化膜２９上にフォトレジスト３０を塗布し、こ
のフォトレジスト３０を露光、現像する。これにより、
第２の下部電極２１上にレジストパターン３０が形成さ
れる。次に、このレジストパターン３０をマスクとして
シリコン窒化膜２９を垂直方向に異方性エッチングす
る。これにより、フローティングゲート１７の側壁のシ
リコン酸化膜２５の下部に側部絶縁膜２９ａが形成さ
れ、第２の下部電極２１上にシリコン酸化膜２５を介し
てシリコン窒化膜２９ｂが形成される。
【００２４】次に、図３（ｇ）に示すように、上記フォ
トレジスト膜３０を除去した後、シリコン窒化膜２９ｂ
及び選択酸化膜１１を含む全面上にＣＶＤ法により厚さ
１００オングストローム程度のシリコン酸化膜３１を堆
積する。
トレジスト膜３０を除去した後、シリコン窒化膜２９ｂ
及び選択酸化膜１１を含む全面上にＣＶＤ法により厚さ
１００オングストローム程度のシリコン酸化膜３１を堆
積する。
【００２５】この後、図３（ｈ）に示すように、このシ
リコン酸化膜３１の上に減圧ＣＶＤ法により多結晶シリ
コン膜を堆積させ、ＰＯＣｌ3雰囲気により前記多結晶
シリコン膜をＮ型化した後に、多結晶シリコン膜をパタ
ーニングする。これにより、多結晶シリコン膜を選択酸
化膜１１の上からフローティングゲート１７の一側部と
シリコン基板１上にかけて残存させる。この残存した多
結晶シリコン膜がコントロールゲート３３となる。ま
た、第１の下部電極１９上にシリコン酸化膜２５，３１
を介して多結晶シリコン膜を残存させる。この残存した
多結晶シリコン膜が第１の上部電極３６となる。また、
第２の下部電極２１上にシリコン酸化膜２５，３１及び
シリコン窒化膜２９ｂを介して多結晶シリコン膜を残存
させる。この残存した多結晶シリコン膜が第２の上部電
極３５となる。
リコン酸化膜３１の上に減圧ＣＶＤ法により多結晶シリ
コン膜を堆積させ、ＰＯＣｌ3雰囲気により前記多結晶
シリコン膜をＮ型化した後に、多結晶シリコン膜をパタ
ーニングする。これにより、多結晶シリコン膜を選択酸
化膜１１の上からフローティングゲート１７の一側部と
シリコン基板１上にかけて残存させる。この残存した多
結晶シリコン膜がコントロールゲート３３となる。ま
た、第１の下部電極１９上にシリコン酸化膜２５，３１
を介して多結晶シリコン膜を残存させる。この残存した
多結晶シリコン膜が第１の上部電極３６となる。また、
第２の下部電極２１上にシリコン酸化膜２５，３１及び
シリコン窒化膜２９ｂを介して多結晶シリコン膜を残存
させる。この残存した多結晶シリコン膜が第２の上部電
極３５となる。
【００２６】この後、コントロールゲート３３とフロー
ティングゲート１７との両側のシリコン基板１に不純物
を導入することにより、前記シリコン基板１にソース、
ドレイン領域の拡散層（図示せず）を形成する。
ティングゲート１７との両側のシリコン基板１に不純物
を導入することにより、前記シリコン基板１にソース、
ドレイン領域の拡散層（図示せず）を形成する。
【００２７】上記実施の形態によれば、同一シリコン基
板１上にSplit Gate 型Flash Cell及び第１及び第２の
容量素子を混載することができ、しかも容量値の異なる
第１及び第２の容量素子を容易に形成することができ
る。
板１上にSplit Gate 型Flash Cell及び第１及び第２の
容量素子を混載することができ、しかも容量値の異なる
第１及び第２の容量素子を容易に形成することができ
る。
【００２８】すなわち、第１の容量素子は第１の下部電
極１９、誘電体膜としてのシリコン酸化膜２５，３１及
び第１の上部電極３６から構成され、第２の容量素子は
第２の下部電極２１、誘電体膜としてのＯＮＯ膜（シリ
コン酸化膜２５、シリコン窒化膜２９ｂ、シリコン酸化
膜３１）及び第１の上部電極３６から構成される。第１
の容量素子は高容量であり、第２の容量素子は低容量で
ある。このように誘電体膜が２膜の酸化膜となる第１の
容量素子と誘電体膜がＯＮＯ膜となる第２の容量素子と
を作り分けることができるのは、図３（ｇ）に示す工程
で、フローティングゲート１７の側壁下部にシリコン窒
化膜２９からなる側部絶縁膜２９ａを形成すると同時に
第２の下部電極２１上にシリコン酸化膜２５を介してシ
リコン窒化膜２９ｂを形成するからである。
極１９、誘電体膜としてのシリコン酸化膜２５，３１及
び第１の上部電極３６から構成され、第２の容量素子は
第２の下部電極２１、誘電体膜としてのＯＮＯ膜（シリ
コン酸化膜２５、シリコン窒化膜２９ｂ、シリコン酸化
膜３１）及び第１の上部電極３６から構成される。第１
の容量素子は高容量であり、第２の容量素子は低容量で
ある。このように誘電体膜が２膜の酸化膜となる第１の
容量素子と誘電体膜がＯＮＯ膜となる第２の容量素子と
を作り分けることができるのは、図３（ｇ）に示す工程
で、フローティングゲート１７の側壁下部にシリコン窒
化膜２９からなる側部絶縁膜２９ａを形成すると同時に
第２の下部電極２１上にシリコン酸化膜２５を介してシ
リコン窒化膜２９ｂを形成するからである。
【００２９】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。例えば、
本実施の形態では、コントロールゲート３３、第１及び
第２の上部電極を多結晶シリコン膜により形成している
が、コントロールゲート３３、第１及び第２の上部電極
をチタンシリサイド、タングステンシリサイド、コバル
トシリサイドなどのシリサイドと多結晶シリコンの２層
構造からなるポリサイド膜により形成することも可能で
ある。これによりコントロールゲート３３、第１及び第
２の上部電極の抵抗値を低くすることができ、高速化を
実現することが可能となる。
ず、種々変更して実施することが可能である。例えば、
本実施の形態では、コントロールゲート３３、第１及び
第２の上部電極を多結晶シリコン膜により形成している
が、コントロールゲート３３、第１及び第２の上部電極
をチタンシリサイド、タングステンシリサイド、コバル
トシリサイドなどのシリサイドと多結晶シリコンの２層
構造からなるポリサイド膜により形成することも可能で
ある。これによりコントロールゲート３３、第１及び第
２の上部電極の抵抗値を低くすることができ、高速化を
実現することが可能となる。
【００３０】
【発明の効果】以上説明したように本発明によれば、フ
ラッシュセルと容量素子を同一チップ内に形成でき、し
かも容量値の異なる複数の容量素子を容易に形成できる
半導体装置及びその製造方法を提供することができる。
ラッシュセルと容量素子を同一チップ内に形成でき、し
かも容量値の異なる複数の容量素子を容易に形成できる
半導体装置及びその製造方法を提供することができる。
【図１】図１（ａ）〜（ｃ）は、本発明の実施の形態に
よる半導体装置の製造法方を示す断面図である。
よる半導体装置の製造法方を示す断面図である。
【図２】図２（ｄ）〜（ｆ）は、本発明の実施の形態に
よる半導体装置の製造方法を示すものであり、図１の次
の工程を示す断面図である。
よる半導体装置の製造方法を示すものであり、図１の次
の工程を示す断面図である。
【図３】図３（ｇ）〜（ｉ）は、本発明の実施の形態に
よる半導体装置の製造方法を示すものであり、図２の次
の工程を示す断面図である。
よる半導体装置の製造方法を示すものであり、図２の次
の工程を示す断面図である。
１ シリコン基板 ３ ゲート酸化
膜 ５ 多結晶シリコン膜 ７ 酸化防止膜 ９ フォトレジスト膜 １０ 不純物 １１ 選択酸化膜 １２ 不純物 １３ フォトレジスト膜 １７ フローテ
ィングゲート １９ 第１の下部電極 ２１ 第２の下
部電極 ２３ フォトレジスト膜 ２５ シリコン
酸化膜 ２９ シリコン窒化膜 ２９ａ 側部絶
縁膜 ２９ｂ シリコン窒化膜 ３０ フォトレ
ジスト膜 ３１ シリコン酸化膜 ３３ コントロ
ールゲート ３６ 第１の上部電極 ３５ 第２の上
部電極
膜 ５ 多結晶シリコン膜 ７ 酸化防止膜 ９ フォトレジスト膜 １０ 不純物 １１ 選択酸化膜 １２ 不純物 １３ フォトレジスト膜 １７ フローテ
ィングゲート １９ 第１の下部電極 ２１ 第２の下
部電極 ２３ フォトレジスト膜 ２５ シリコン
酸化膜 ２９ シリコン窒化膜 ２９ａ 側部絶
縁膜 ２９ｂ シリコン窒化膜 ３０ フォトレ
ジスト膜 ３１ シリコン酸化膜 ３３ コントロ
ールゲート ３６ 第１の上部電極 ３５ 第２の上
部電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792
Claims (4)
- 【請求項１】 半導体基板上にフラッシュセル及び容量
値の異なる第１、第２の容量素子が形成された半導体装
置であって、 上記フラッシュセルは、前記半導体基板上に第１の絶縁
膜を介して形成されたフローティングゲートと、前記フ
ローティングゲート上に第２の絶縁膜を介して形成され
たコントロールゲートと、を具備し、 上記第１の容量素子は、第１の下部電極と、前記第１の
下部電極上に形成された酸化膜と、前記酸化膜上に形成
された第１の上部電極と、を具備し、 上記第２の容量素子は、第２の下部電極と、前記第２の
下部電極上に形成されたＯＮＯ膜と、前記ＯＮＯ膜上に
形成された第２の上部電極と、を具備することを特徴と
する半導体装置。 - 【請求項２】 上記第１の下部電極は不純物が導入され
た多結晶シリコン膜からなり、上記第２の下部電極は前
記多結晶シリコン膜中の不純物濃度と異なる濃度の不純
物が導入された多結晶シリコン膜からなることを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 半導体基板上に絶縁膜を形成する工程
と、 前記絶縁膜上に多結晶シリコン膜を形成する工程と、 前記多結晶シリコン膜をエッチングすることにより、前
記絶縁膜上にフローティングゲート及び第１、第２の下
部電極を形成する工程と、 前記フローティングゲート及び第１、第２の下部電極の
上に第１の酸化膜を形成する工程と、 前記第１の酸化膜上に窒化膜を堆積する工程と、 上記第２の下部電極上の前記窒化膜上にフォトレジスト
膜を形成し、このフォトレジスト膜をマスクとして前記
窒化膜を異方性エッチングすることにより、前記フロー
ティングゲートの側壁下部に前記窒化膜からなる側壁材
を形成すると共に、前記第２の下部電極上の前記第１の
酸化膜上に窒化膜を残す工程と、 前記窒化膜及び前記第１の酸化膜の上に第２の酸化膜を
形成する工程と、 前記第２の酸化膜上に導電膜を形成する工程と、 前記導電膜をエッチングすることにより、前記フローテ
ィングゲート上に前記第２の酸化膜を介してコントロー
ルゲートを形成すると共に、前記第１の下部電極上に前
記第２の酸化膜を介して第１の上部電極を形成し、前記
第２の下部電極上に前記窒化膜及び前記第２の酸化膜を
介して第２の上部電極を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項４】 上記多結晶シリコン膜を形成する工程の
後に、前記多結晶シリコン膜における上記第１及び第２
の下部電極を形成する領域に第１の不純物を導入する工
程と、前記多結晶シリコン膜における前記第２の下部電
極を形成する領域に第２の不純物を導入する工程と、を
さらに含むことを特徴とする請求項３記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09903499A JP3669200B2 (ja) | 1999-04-06 | 1999-04-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09903499A JP3669200B2 (ja) | 1999-04-06 | 1999-04-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000294753A true JP2000294753A (ja) | 2000-10-20 |
| JP3669200B2 JP3669200B2 (ja) | 2005-07-06 |
Family
ID=14236120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09903499A Expired - Fee Related JP3669200B2 (ja) | 1999-04-06 | 1999-04-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3669200B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100370600C (zh) * | 2004-07-06 | 2008-02-20 | 三洋电机株式会社 | 半导体装置的制造方法 |
-
1999
- 1999-04-06 JP JP09903499A patent/JP3669200B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100370600C (zh) * | 2004-07-06 | 2008-02-20 | 三洋电机株式会社 | 半导体装置的制造方法 |
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|---|---|
| JP3669200B2 (ja) | 2005-07-06 |
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