JPH09252121A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
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- JPH09252121A JPH09252121A JP5931496A JP5931496A JPH09252121A JP H09252121 A JPH09252121 A JP H09252121A JP 5931496 A JP5931496 A JP 5931496A JP 5931496 A JP5931496 A JP 5931496A JP H09252121 A JPH09252121 A JP H09252121A
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-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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Abstract
(57)【要約】
【課題】 ＭＯＳＦＥＴの極微細ゲート電極の形成を、
安価な装置で、しかも低い製造コストで実現することを
可能にする。 【解決手段】 半導体基板１の上に、垂直な側面を持る
絶縁膜４を配置し、半導体基板１の上に、絶縁膜４に隣
接してゲート絶縁膜３を形成し、ゲート絶縁膜３の上
に、絶縁膜４の側面に沿って多結晶シリコンを堆積し、
これを成型してゲート電極５を形成し、このゲート絶縁
膜３を介して半導体基板１に砒素イオン注入６すること
で砒素拡散層８を形成し、絶縁膜４からの燐の固相拡散
により半導体基板１に燐拡散層７を形成することによ
り、微細チャンネル長のゲート電極５と、このゲート電
極５をはさんで形成されるソースおよびドレイン領域と
しての燐拡散層７および砒素拡散層８を備える半導体装
置を製造する。
安価な装置で、しかも低い製造コストで実現することを
可能にする。 【解決手段】 半導体基板１の上に、垂直な側面を持る
絶縁膜４を配置し、半導体基板１の上に、絶縁膜４に隣
接してゲート絶縁膜３を形成し、ゲート絶縁膜３の上
に、絶縁膜４の側面に沿って多結晶シリコンを堆積し、
これを成型してゲート電極５を形成し、このゲート絶縁
膜３を介して半導体基板１に砒素イオン注入６すること
で砒素拡散層８を形成し、絶縁膜４からの燐の固相拡散
により半導体基板１に燐拡散層７を形成することによ
り、微細チャンネル長のゲート電極５と、このゲート電
極５をはさんで形成されるソースおよびドレイン領域と
しての燐拡散層７および砒素拡散層８を備える半導体装
置を製造する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法及び半導体装置に係り、特に極微細なゲート電極を有
するＭＯＳＦＥＴに適用して好適な半導体装置の製造方
法及び半導体装置に関する。
法及び半導体装置に係り、特に極微細なゲート電極を有
するＭＯＳＦＥＴに適用して好適な半導体装置の製造方
法及び半導体装置に関する。
【０００２】
【従来の技術】従来、極微細ＭＯＳＦＥＴにおける、極
微細ゲート電極の形成は、例えば、リソグラフィ技術を
用いて行われていた。これは、先ず、ゲート電極材料の
多結晶シリコン膜上に極細のレジスト像を形成し、これ
をマスクにして、多結晶シリコン膜をエッチングするこ
とにより、極細の多結晶シリコンゲート電極を形成する
方法である。
微細ゲート電極の形成は、例えば、リソグラフィ技術を
用いて行われていた。これは、先ず、ゲート電極材料の
多結晶シリコン膜上に極細のレジスト像を形成し、これ
をマスクにして、多結晶シリコン膜をエッチングするこ
とにより、極細の多結晶シリコンゲート電極を形成する
方法である。
【０００３】
【発明が解決しようとする課題】従来の半導体装置およ
びその製造方法は、以上のように構成されていたので、
ゲート長が細くなるにしたがって、露光装置が複雑で、
高価になってしまうという問題点がある。更に、ゲート
長が０．１μｍ程度に細くなると、これを実現するため
の量産用の光露光装置の確保が困難になってくる。一
方、電子線露光装置を導入するとなると、技術的には可
能である反面、半導体装置の製造コストが非常に高くな
ってしまうという問題点があった。
びその製造方法は、以上のように構成されていたので、
ゲート長が細くなるにしたがって、露光装置が複雑で、
高価になってしまうという問題点がある。更に、ゲート
長が０．１μｍ程度に細くなると、これを実現するため
の量産用の光露光装置の確保が困難になってくる。一
方、電子線露光装置を導入するとなると、技術的には可
能である反面、半導体装置の製造コストが非常に高くな
ってしまうという問題点があった。
【０００４】本発明は、上記のような従来技術の問題点
を解消し、ＭＯＳＦＥＴの極微細ゲート電極の形成を、
安価な装置で、しかも低い製造コストで実現することを
可能にした半導体装置およびその製造方法を提供するこ
とを目的とする。
を解消し、ＭＯＳＦＥＴの極微細ゲート電極の形成を、
安価な装置で、しかも低い製造コストで実現することを
可能にした半導体装置およびその製造方法を提供するこ
とを目的とする。
【０００５】
【課題を解決するための手段】本発明の第１のものは、
半導体基板上に第１の被膜を形成し、パターニングする
工程と、この半導体基板上にゲート絶縁膜を形成する工
程と、を順不同に備え、これらの工程によって前記ゲー
ト絶縁膜と前記第１の被膜とを互いに隣り合うように形
成し、導電膜を、前記ゲート絶縁膜上及び前記第１の被
膜に接した状態に形成した後エッチングして、この導電
膜を前記ゲート酸化膜上に残存位置させてゲート電極を
形成する工程と、前記ゲート電極の両側において、前記
第１の被膜側その被膜側からの固相拡散によりソース・
ドレイン領域を形成し、これと反対側にソース・ドレイ
ン領域を形成する工程と、を備えるものとして構成され
る。
半導体基板上に第１の被膜を形成し、パターニングする
工程と、この半導体基板上にゲート絶縁膜を形成する工
程と、を順不同に備え、これらの工程によって前記ゲー
ト絶縁膜と前記第１の被膜とを互いに隣り合うように形
成し、導電膜を、前記ゲート絶縁膜上及び前記第１の被
膜に接した状態に形成した後エッチングして、この導電
膜を前記ゲート酸化膜上に残存位置させてゲート電極を
形成する工程と、前記ゲート電極の両側において、前記
第１の被膜側その被膜側からの固相拡散によりソース・
ドレイン領域を形成し、これと反対側にソース・ドレイ
ン領域を形成する工程と、を備えるものとして構成され
る。
【０００６】本発明の第２のものは、半導体基板上に第
１の被膜を形成し、パターニングする工程と、この半導
体基板上にゲート絶縁膜を形成する工程と、を順不同に
備え、これらの工程によって前記ゲート絶縁膜と前記第
１の被膜とを互いに隣り合うように形成し、前記第１の
被膜の表面に第２の絶縁膜を形成する工程と、この第２
の絶縁膜を第３の絶縁膜で被い、エッチングすることに
より、前記側面に前記第２の絶縁膜を介して側壁絶縁膜
を残存させる工程と、導電膜を、前記ゲート絶縁膜上及
び前記側壁絶縁膜の側壁に接した状態に形成した後エッ
チングして、この導電膜を前記側壁絶縁膜に接した状態
で前記ゲート絶縁膜上に残存位置させてゲート電極を形
成する工程と、前記ゲート電極の両側において、前記第
１の被膜側においてはその被膜側からの固相拡散に基づ
いてソース・ドレイン領域を形成し、これと反対側に対
向するソース・ドレイン領域を形成する工程と、を備え
るものとして構成される。
１の被膜を形成し、パターニングする工程と、この半導
体基板上にゲート絶縁膜を形成する工程と、を順不同に
備え、これらの工程によって前記ゲート絶縁膜と前記第
１の被膜とを互いに隣り合うように形成し、前記第１の
被膜の表面に第２の絶縁膜を形成する工程と、この第２
の絶縁膜を第３の絶縁膜で被い、エッチングすることに
より、前記側面に前記第２の絶縁膜を介して側壁絶縁膜
を残存させる工程と、導電膜を、前記ゲート絶縁膜上及
び前記側壁絶縁膜の側壁に接した状態に形成した後エッ
チングして、この導電膜を前記側壁絶縁膜に接した状態
で前記ゲート絶縁膜上に残存位置させてゲート電極を形
成する工程と、前記ゲート電極の両側において、前記第
１の被膜側においてはその被膜側からの固相拡散に基づ
いてソース・ドレイン領域を形成し、これと反対側に対
向するソース・ドレイン領域を形成する工程と、を備え
るものとして構成される。
【０００７】本発明の第３のものは、半導体基板と、こ
の半導体基板上に形成されたゲート絶縁膜と、この半導
体基板上においてこのゲート絶縁膜のとなりに形成され
たエレベーテッド型のドレインあるいはソース部と、前
記側面に形成された側面絶縁膜と、この側面絶縁膜に接
した状態に形成された側壁絶縁膜と、この側壁絶縁膜に
接した状態に且つ前記ゲート絶縁膜上に形成されたゲー
ト電極と、前記ゲート電極の一側に形成されたソース・
ドレイン領域と、前記ゲート電極の他側における前記エ
レベーテッド型ドレイン部あるいはソース部からの固相
拡散により形成されたソース・ドレイン領域と、を備え
ることを特徴とする半導体装置。
の半導体基板上に形成されたゲート絶縁膜と、この半導
体基板上においてこのゲート絶縁膜のとなりに形成され
たエレベーテッド型のドレインあるいはソース部と、前
記側面に形成された側面絶縁膜と、この側面絶縁膜に接
した状態に形成された側壁絶縁膜と、この側壁絶縁膜に
接した状態に且つ前記ゲート絶縁膜上に形成されたゲー
ト電極と、前記ゲート電極の一側に形成されたソース・
ドレイン領域と、前記ゲート電極の他側における前記エ
レベーテッド型ドレイン部あるいはソース部からの固相
拡散により形成されたソース・ドレイン領域と、を備え
ることを特徴とする半導体装置。
【０００８】本発明の第４のものは、半導体基板上に第
１の被膜を形成しブロック状にパターニングする工程
と、この半導体基板上の所定領域に絶縁膜をゲート絶縁
膜として形成する工程と、を順不同に備え、これらの工
程によって前記ゲート絶縁膜とブロック状の前記第１の
被膜とを、前記各側面を介して互いに隣り合うように、
且つ前記第１の被膜のまわりに前記絶縁膜が位置するよ
うに、形成し、被導電膜を、前記ゲート絶縁膜上及び前
記第１の被膜の前記各側面に接した状態に形成した後エ
ッチングして、この第２の被膜を前記各側面に接した状
態で前記ゲート絶縁膜上に残存位置させて複数のゲート
電極を形成する工程と、前記各ゲート電極の両側におい
て、前記第１の被膜側においてはその被膜側からの固相
拡散に基づいてソース・ドレイン領域を形成し、これと
反対側において対向するソース・ドレイン領域を形成す
る工程と、をさらに備えるものとして構成される。
１の被膜を形成しブロック状にパターニングする工程
と、この半導体基板上の所定領域に絶縁膜をゲート絶縁
膜として形成する工程と、を順不同に備え、これらの工
程によって前記ゲート絶縁膜とブロック状の前記第１の
被膜とを、前記各側面を介して互いに隣り合うように、
且つ前記第１の被膜のまわりに前記絶縁膜が位置するよ
うに、形成し、被導電膜を、前記ゲート絶縁膜上及び前
記第１の被膜の前記各側面に接した状態に形成した後エ
ッチングして、この第２の被膜を前記各側面に接した状
態で前記ゲート絶縁膜上に残存位置させて複数のゲート
電極を形成する工程と、前記各ゲート電極の両側におい
て、前記第１の被膜側においてはその被膜側からの固相
拡散に基づいてソース・ドレイン領域を形成し、これと
反対側において対向するソース・ドレイン領域を形成す
る工程と、をさらに備えるものとして構成される。
【０００９】
【発明の実施の形態】本発明の実施例では、半導体基板
上に層膜を形成し、この層膜を垂直または垂直に近い側
面を持つようにパターンニングし、この層膜を形成する
前または後に半導体基板上にゲート絶縁膜を形成し、こ
のゲート絶縁膜の上にゲート電極材料となる多結晶シリ
コン膜を形成し、次に、この多結晶シリコン膜を異方性
エッチングにより、層膜の側面部に多結晶シリコン膜が
残るように除去することにより、ＭＯＳＦＥＴのゲート
電極を形成するように工程を組んであるので、露光装置
の性能に関係なく、容易に０．１μｍ以下のゲート電極
を形成することを可能としている。 実施例１．図１は、本発明の実施例１の半導体装置およ
びその製造方法を説明するための、工程説明図であり、
（ａ）〜（ｃ）に順を追って説明する。
上に層膜を形成し、この層膜を垂直または垂直に近い側
面を持つようにパターンニングし、この層膜を形成する
前または後に半導体基板上にゲート絶縁膜を形成し、こ
のゲート絶縁膜の上にゲート電極材料となる多結晶シリ
コン膜を形成し、次に、この多結晶シリコン膜を異方性
エッチングにより、層膜の側面部に多結晶シリコン膜が
残るように除去することにより、ＭＯＳＦＥＴのゲート
電極を形成するように工程を組んであるので、露光装置
の性能に関係なく、容易に０．１μｍ以下のゲート電極
を形成することを可能としている。 実施例１．図１は、本発明の実施例１の半導体装置およ
びその製造方法を説明するための、工程説明図であり、
（ａ）〜（ｃ）に順を追って説明する。
【００１０】先ず、図１（ａ）に示すように、シリコン
などの半導体基板１の上に、素子分離領域２，２を形成
した後に、例えば、燐ドープ酸化膜（ＰＳＧ膜）などの
絶縁膜４を、厚さ１５０ｎｍで堆積し、側面が垂直また
は垂直に近い形状となるように、例えば、ＲＩＥなどの
異方性のエッチング法を用いて、パターンニングする。
などの半導体基板１の上に、素子分離領域２，２を形成
した後に、例えば、燐ドープ酸化膜（ＰＳＧ膜）などの
絶縁膜４を、厚さ１５０ｎｍで堆積し、側面が垂直また
は垂直に近い形状となるように、例えば、ＲＩＥなどの
異方性のエッチング法を用いて、パターンニングする。
【００１１】ちなみに、絶縁膜４は、不純物をドープし
ていなくてもよく、酸化膜でなく窒化膜などでもよい。
ていなくてもよく、酸化膜でなく窒化膜などでもよい。
【００１２】次に、ゲート酸化や堆積法により、例えば
３ｎｍのゲート絶縁膜３を半導体基板１の上に形成す
る。
３ｎｍのゲート絶縁膜３を半導体基板１の上に形成す
る。
【００１３】このゲート絶縁膜３は、酸化膜でなくて
も、窒化膜や、酸化膜と窒化膜の組み合わせ、あるいは
別の膜の組み合わせでもよい。
も、窒化膜や、酸化膜と窒化膜の組み合わせ、あるいは
別の膜の組み合わせでもよい。
【００１４】また、ゲート絶縁膜３は、絶縁膜４を形成
する前に形成してもよい。しかし、この場合、絶縁膜４
の下にもゲート絶縁膜３の膜が形成されることになる。
する前に形成してもよい。しかし、この場合、絶縁膜４
の下にもゲート絶縁膜３の膜が形成されることになる。
【００１５】続いて、図１（ｂ）に示すように、ゲート
電極の材料となる多結晶シリコンを、例えば、厚さ５０
ｎｍに堆積しする。なお、この膜も、多結晶シリコンに
限るものではなく、他の材料でもよい。
電極の材料となる多結晶シリコンを、例えば、厚さ５０
ｎｍに堆積しする。なお、この膜も、多結晶シリコンに
限るものではなく、他の材料でもよい。
【００１６】次に、異方性エッチングを用いて、絶縁膜
４の側部にのみゲート電極５となる多結晶シリコン部分
と、これと反対側の側壁に残る多結晶シリコンの壁５ａ
を残す。
４の側部にのみゲート電極５となる多結晶シリコン部分
と、これと反対側の側壁に残る多結晶シリコンの壁５ａ
を残す。
【００１７】しかる後に、砒素イオン注入６あるいは気
相拡散法により、半導体基板１に砒素を打ち込み、砒素
拡散層８を形成する。
相拡散法により、半導体基板１に砒素を打ち込み、砒素
拡散層８を形成する。
【００１８】次に、例えば、ランプアニール（例えば、
１０００℃で１０秒間）により、絶縁膜４から燐を固相
拡散させて、ドレインまたはソースとなる燐拡散層７を
形成し、同時に砒素拡散層８の砒素を活性化して、ソー
スまたはドレインとなる領域を形成する。
１０００℃で１０秒間）により、絶縁膜４から燐を固相
拡散させて、ドレインまたはソースとなる燐拡散層７を
形成し、同時に砒素拡散層８の砒素を活性化して、ソー
スまたはドレインとなる領域を形成する。
【００１９】なお、燐拡散層７の活性化は、必ずしも砒
素拡散層８の拡散と同時に行う必要はなく、砒素拡散層
８の形成後にイオン注入などにより形成してもよい。ま
た、絶縁膜４が不純物を含まない場合、後の絶縁膜４の
除去工程後にイオン注入により形成してもよい。
素拡散層８の拡散と同時に行う必要はなく、砒素拡散層
８の形成後にイオン注入などにより形成してもよい。ま
た、絶縁膜４が不純物を含まない場合、後の絶縁膜４の
除去工程後にイオン注入により形成してもよい。
【００２０】続いて、図１（ｃ）に示すように、絶縁膜
４、壁５ａ、ゲート絶縁膜３のゲート電極５に重ならな
い部分をエッチングにより除去し、配線工程を施して、
ＭＯＳＦＥＴの基本構造を完成する。
４、壁５ａ、ゲート絶縁膜３のゲート電極５に重ならな
い部分をエッチングにより除去し、配線工程を施して、
ＭＯＳＦＥＴの基本構造を完成する。
【００２１】以上述べたような工程を経て、燐拡散層
７、砒素拡散層８をソースおよびドレインにそれぞれ割
り当て、ゲート絶縁膜３を介してゲート電極５が配置さ
れるＭＯＳＦＥＴが形成されるが、ゲート電極５は絶縁
膜４の側壁部に堆積して形成されるので、極めて微細な
パターンに成型することができる。また、砒素拡散層８
はゲート絶縁膜３を介して砒素イオン注入６あるいは気
相拡散等により、また燐拡散層７は絶縁膜４からの燐の
固相拡散により、それぞれ完全に分離された状態で形成
されるので、従来のように露光装置により形成する場合
に比較して、微細なパターンニングが可能である。 実施例２．図２は、本発明の実施例２の半導体装置およ
びその製造方法を説明するための、工程説明図であり、
（ａ）〜（ｃ）に順を追って説明する。
７、砒素拡散層８をソースおよびドレインにそれぞれ割
り当て、ゲート絶縁膜３を介してゲート電極５が配置さ
れるＭＯＳＦＥＴが形成されるが、ゲート電極５は絶縁
膜４の側壁部に堆積して形成されるので、極めて微細な
パターンに成型することができる。また、砒素拡散層８
はゲート絶縁膜３を介して砒素イオン注入６あるいは気
相拡散等により、また燐拡散層７は絶縁膜４からの燐の
固相拡散により、それぞれ完全に分離された状態で形成
されるので、従来のように露光装置により形成する場合
に比較して、微細なパターンニングが可能である。 実施例２．図２は、本発明の実施例２の半導体装置およ
びその製造方法を説明するための、工程説明図であり、
（ａ）〜（ｃ）に順を追って説明する。
【００２２】先ず、図２（ａ）に示すように、シリコン
などの半導体基板１の上に、素子分離領域２，２を形成
した後に、アモルファスシリコンや多結晶シリコンなど
で、望ましくは燐などの不純物をドープした、半導体膜
９を形成する。この半導体膜９を、前記実施例１と同様
に、側面がほぼ垂直に立ち上がるように異方性エッチン
グする。
などの半導体基板１の上に、素子分離領域２，２を形成
した後に、アモルファスシリコンや多結晶シリコンなど
で、望ましくは燐などの不純物をドープした、半導体膜
９を形成する。この半導体膜９を、前記実施例１と同様
に、側面がほぼ垂直に立ち上がるように異方性エッチン
グする。
【００２３】なお、半導体膜９に対しては、燐などの不
純物は工程の最後まで必ずしもドープしなくてもよい。
また、ドープは、膜形成工程中に同時に行う（ｉｎ ｓ
ｉｔｕ）だけでなく、膜形成後にイオン注入などで行う
ようにしてもよい。
純物は工程の最後まで必ずしもドープしなくてもよい。
また、ドープは、膜形成工程中に同時に行う（ｉｎ ｓ
ｉｔｕ）だけでなく、膜形成後にイオン注入などで行う
ようにしてもよい。
【００２４】また、半導体膜９の代わりに、アルミニウ
ム、タングステンなどの金属や、シリサイド膜などの導
体膜を形成してもよい。
ム、タングステンなどの金属や、シリサイド膜などの導
体膜を形成してもよい。
【００２５】次に、半導体膜９の側面および上面を酸化
膜１０で覆った後に、側壁に窒化膜側壁１１を形成す
る。
膜１０で覆った後に、側壁に窒化膜側壁１１を形成す
る。
【００２６】次に、ゲート酸化や堆積法により、例えば
３ｎｍのゲート絶縁膜３を半導体基板１の上に形成す
る。
３ｎｍのゲート絶縁膜３を半導体基板１の上に形成す
る。
【００２７】なお、ゲート絶縁膜３は、後に述べるよう
に半導体膜９をドレインまたはソースの一部として用い
ようとする場合、高さレベルとして半導体膜９よりも下
方にないほうが好ましい。しかし、必ずしもこれにこだ
わるものではなく、ゲート絶縁膜３を半導体膜９より先
に形成した場合、半導体膜９をドレインやソースの一部
として用いずに、エッチング除去すれば問題ない。
に半導体膜９をドレインまたはソースの一部として用い
ようとする場合、高さレベルとして半導体膜９よりも下
方にないほうが好ましい。しかし、必ずしもこれにこだ
わるものではなく、ゲート絶縁膜３を半導体膜９より先
に形成した場合、半導体膜９をドレインやソースの一部
として用いずに、エッチング除去すれば問題ない。
【００２８】また、半導体膜９を覆う酸化膜１０と窒化
膜側壁１１の構成は、必ずしも、この実施例に忠実であ
る必要はない。
膜側壁１１の構成は、必ずしも、この実施例に忠実であ
る必要はない。
【００２９】次に、図２（ｂ）に示すように、ゲート電
極の材料となる多結晶シリコンを、窒化膜側壁１１の側
壁外側に堆積して、ゲート電極５およびこれに対向する
位置の壁５ａを形成する。
極の材料となる多結晶シリコンを、窒化膜側壁１１の側
壁外側に堆積して、ゲート電極５およびこれに対向する
位置の壁５ａを形成する。
【００３０】また、半導体膜９に燐などの不純物を膜成
長に伴ってまたは膜成長後のイオン注入、あるいは他の
拡散法などによりドープしてある場合、ここから燐拡散
層７を固相拡散にて形成する。
長に伴ってまたは膜成長後のイオン注入、あるいは他の
拡散法などによりドープしてある場合、ここから燐拡散
層７を固相拡散にて形成する。
【００３１】一方、半導体膜９に不純物がドープしてな
い場合、あるいは最後まで不純物をドープしない場合、
半導体膜９をエッチング除去して燐拡散層７を形成する
ことになる。
い場合、あるいは最後まで不純物をドープしない場合、
半導体膜９をエッチング除去して燐拡散層７を形成する
ことになる。
【００３２】また、ゲート絶縁膜３が半導体膜９よりも
下方にある場合も、一般的には、半導体膜９とゲート絶
縁膜３を除去してから燐拡散層７を形成することになる
が、半導体膜９とゲート絶縁膜３、あるいは、ゲート絶
縁膜３の膜を通して、イオン注入などで燐拡散層７を形
成してもよい。
下方にある場合も、一般的には、半導体膜９とゲート絶
縁膜３を除去してから燐拡散層７を形成することになる
が、半導体膜９とゲート絶縁膜３、あるいは、ゲート絶
縁膜３の膜を通して、イオン注入などで燐拡散層７を形
成してもよい。
【００３３】また、砒素拡散層８の形成については、実
施例１の場合と同様である。
施例１の場合と同様である。
【００３４】続いて、図１（ｃ）に示すように、半導体
膜９をエレベーテッドドレインまたはソースとして用い
る場合、上方に層間絶縁膜１３を形成した後に、半導体
膜９に通じるコンタクトホール１４およびゲート絶縁膜
３に通じるコンタクトホール１９を設け、その上にアル
ミ配線１５を施して、ＭＯＳＦＥＴの基本構造を完成す
る。
膜９をエレベーテッドドレインまたはソースとして用い
る場合、上方に層間絶縁膜１３を形成した後に、半導体
膜９に通じるコンタクトホール１４およびゲート絶縁膜
３に通じるコンタクトホール１９を設け、その上にアル
ミ配線１５を施して、ＭＯＳＦＥＴの基本構造を完成す
る。
【００３５】一方、半導体膜９をエレベーテッドドレイ
ンまたはソースとして用いない場合、半導体膜９を除去
して、実施例１の場合と同様の構成にすることも可能で
ある。しかし、半導体膜９を残せば、ソースまたはドレ
インの抵抗が下がるのみならず、ドレインまたはソース
のコンタクトを層間絶縁膜１３の上の素子分離上でとる
ことが可能になり、ドレインやソースの面積を低減で
き、容量を減らすことができる。
ンまたはソースとして用いない場合、半導体膜９を除去
して、実施例１の場合と同様の構成にすることも可能で
ある。しかし、半導体膜９を残せば、ソースまたはドレ
インの抵抗が下がるのみならず、ドレインまたはソース
のコンタクトを層間絶縁膜１３の上の素子分離上でとる
ことが可能になり、ドレインやソースの面積を低減で
き、容量を減らすことができる。
【００３６】以上のようにして構成されたＭＯＳＦＥＴ
の平面図を、図２（ｂ）に対応づけて、図３（ａ）に示
す。図に示すように、ゲート長は、例えば多結晶シリコ
ン膜厚５０ｎｍと、非常に細くできる。しかし、ゲート
電極と金属配線とのコンタクトをとるために、これが細
過ぎる場合、コンタクトホールを設けるためのゲート電
極の引き出し部１６を形成する必要がある。この場合
は、異方性のエッチングを行い、多結晶シリコンを側壁
部に残す時に引き出し部をマスクで覆ってエッチングを
施せばよい。
の平面図を、図２（ｂ）に対応づけて、図３（ａ）に示
す。図に示すように、ゲート長は、例えば多結晶シリコ
ン膜厚５０ｎｍと、非常に細くできる。しかし、ゲート
電極と金属配線とのコンタクトをとるために、これが細
過ぎる場合、コンタクトホールを設けるためのゲート電
極の引き出し部１６を形成する必要がある。この場合
は、異方性のエッチングを行い、多結晶シリコンを側壁
部に残す時に引き出し部をマスクで覆ってエッチングを
施せばよい。
【００３７】一方、半導体膜９の側壁部の壁５ａは、寄
生容量となるので、別のマスクによる等方性エッチング
を用いて、図３（ｂ）に示すように、後にこれを除去し
てもよい。 実施例３．図４は本発明の実施例３の半導体装置であ
る。図４（ａ）に示すように、図３の構成および工程の
延長上に位置する技術的思想として、半導体膜９の両側
に２つのトランジスタのゲート電極５を構成するように
してもよい。このような構成は、実施例２の工程とほぼ
同様の工程を、半導体膜９の両側に施せばよく、容易に
構成可能である。図５は、４つのゲート素子Ｇ１〜Ｇ４
を有する汎用の２入力ＮＡＮＤ回路を示す。上記のよう
にして２つのゲート電極を作って、トランジスタを２つ
作った場合において、これらの２つのトランジスタを、
図６の２つのゲート素子Ｇ１，Ｇ２として用いることが
できる。また、図６（Ａ），（Ｂ）に示すように、半導
体膜９のまわりに形成するゲート電極５の数を４又は８
とすることにより、４入力又は８入力のＮＡＮＤ回路を
作ることができる。
生容量となるので、別のマスクによる等方性エッチング
を用いて、図３（ｂ）に示すように、後にこれを除去し
てもよい。 実施例３．図４は本発明の実施例３の半導体装置であ
る。図４（ａ）に示すように、図３の構成および工程の
延長上に位置する技術的思想として、半導体膜９の両側
に２つのトランジスタのゲート電極５を構成するように
してもよい。このような構成は、実施例２の工程とほぼ
同様の工程を、半導体膜９の両側に施せばよく、容易に
構成可能である。図５は、４つのゲート素子Ｇ１〜Ｇ４
を有する汎用の２入力ＮＡＮＤ回路を示す。上記のよう
にして２つのゲート電極を作って、トランジスタを２つ
作った場合において、これらの２つのトランジスタを、
図６の２つのゲート素子Ｇ１，Ｇ２として用いることが
できる。また、図６（Ａ），（Ｂ）に示すように、半導
体膜９のまわりに形成するゲート電極５の数を４又は８
とすることにより、４入力又は８入力のＮＡＮＤ回路を
作ることができる。
【００３８】一方、半導体膜９の領域に対するドープを
イオン注入や、その他の方法で、燐ドープ領域１７とボ
ロンドープ領域１８などの導電性のタイプの異なる２つ
の領域に分ければ、図４（ｂ）に示すように、ｎ−ＭＯ
ＳＦＥＴと、ｐ−ＭＯＳＦＥＴを半導体膜９の両側に近
接して設けることができる。つまり、微小な面積でＣ−
ＭＯＳ構造を実現できるので、インバータやドライバ回
路を小さな面積で、高速動作可能に形成できる。
イオン注入や、その他の方法で、燐ドープ領域１７とボ
ロンドープ領域１８などの導電性のタイプの異なる２つ
の領域に分ければ、図４（ｂ）に示すように、ｎ−ＭＯ
ＳＦＥＴと、ｐ−ＭＯＳＦＥＴを半導体膜９の両側に近
接して設けることができる。つまり、微小な面積でＣ−
ＭＯＳ構造を実現できるので、インバータやドライバ回
路を小さな面積で、高速動作可能に形成できる。
【００３９】なお、図３の説明では、実施例２の場合を
例に上げたが、実施例１の構成においても、絶縁膜４と
半導体膜９の違いを除けば、全く同様のことが言えるこ
とはいうまでもない。
例に上げたが、実施例１の構成においても、絶縁膜４と
半導体膜９の違いを除けば、全く同様のことが言えるこ
とはいうまでもない。
【００４０】また、実施例３は、実施例２の延長上の実
施例として説明したが、実施例１の延長上に、実施例３
のような構成を実現することもできることは、言うまで
もない。つまり、基本的なＭＯＳ構造を実現した後に、
絶縁膜４ないしは半導体膜９を除去すれば、図１（ｃ）
に示した構造の延長上に、２つのトランジスタ構造を実
現することが可能であり、燐ドープ領域とボロンドープ
領域を分離できれば、Ｃ−ＭＯＳ構造の実現も可能であ
る。
施例として説明したが、実施例１の延長上に、実施例３
のような構成を実現することもできることは、言うまで
もない。つまり、基本的なＭＯＳ構造を実現した後に、
絶縁膜４ないしは半導体膜９を除去すれば、図１（ｃ）
に示した構造の延長上に、２つのトランジスタ構造を実
現することが可能であり、燐ドープ領域とボロンドープ
領域を分離できれば、Ｃ−ＭＯＳ構造の実現も可能であ
る。
【００４１】なお、上述のような製造方法によって、Ｄ
ＲＡＭの１つのセルを作ることができる。図７はその１
例を示すもので、トランジスタ２５の片側に容量２７を
作り込んだＤＲＡＭセルを示す。図中、２３はポリシリ
コン等で構成されたセルプレート、２１は絶縁膜であ
る。
ＲＡＭの１つのセルを作ることができる。図７はその１
例を示すもので、トランジスタ２５の片側に容量２７を
作り込んだＤＲＡＭセルを示す。図中、２３はポリシリ
コン等で構成されたセルプレート、２１は絶縁膜であ
る。
【００４２】
【発明の効果】以上述べたように、本発明の半導体装置
およびその製造方法は、素子分離領域２の上に、絶縁膜
４または半導体膜９および、ゲート絶縁膜３を形成し、
ゲート絶縁膜３の上に、絶縁膜４または半導体膜９の側
壁部にゲート電極５を形成し、しかる後に、ソースおよ
びドレイン領域を形成するように構成したので、高価な
露光装置を用いることなく、極微細なゲート電極の形成
が可能となり、安価にＬＳＩの高速動作や高速動作周波
数を実現することができる。
およびその製造方法は、素子分離領域２の上に、絶縁膜
４または半導体膜９および、ゲート絶縁膜３を形成し、
ゲート絶縁膜３の上に、絶縁膜４または半導体膜９の側
壁部にゲート電極５を形成し、しかる後に、ソースおよ
びドレイン領域を形成するように構成したので、高価な
露光装置を用いることなく、極微細なゲート電極の形成
が可能となり、安価にＬＳＩの高速動作や高速動作周波
数を実現することができる。
【図１】本発明の実施例１の半導体装置およびその製造
方法の説明図である。
方法の説明図である。
【図２】本発明の実施例２の半導体装置およびその製造
方法の説明図である。
方法の説明図である。
【図３】図２で得られた半導体装置の平面図である。
【図４】本発明の実施例３の半導体装置およびその製造
方法を説明するための平面図である。
方法を説明するための平面図である。
【図５】本発明の適用対象としての２入力ＮＡＮＤ回路
の回路図である。
の回路図である。
【図６】本発明の異なる実施例としての複数のトランジ
スタを形成する場合の平面的説明図である。
スタを形成する場合の平面的説明図である。
【図７】本発明をＤＲＡＭセルに適用した場合を示す断
面図である。
面図である。
１ 半導体基板 ２ 素子分離領域 ３ ゲート絶縁膜 ４ 絶縁膜４ ５ ゲート電極 ６ 砒素イオン注入 ７ 燐拡散層 ８ 砒素拡散層 ９ 半導体膜 １０ 酸化膜 １１ 窒化膜側壁 １３ 層間絶縁膜 １４、１９ コンタクトホール １５ アルミ配線 １６ ゲート電極引き出し部 １７ 燐ドープ領域 １８ ボロンドープ領域
Claims (4)
- 【請求項１】半導体基板上に第１の被膜を形成し、パタ
ーニングする工程と、 この半導体基板上にゲート絶縁膜を形成する工程と、を
順不同に備え、これらの工程によって前記ゲート絶縁膜
と前記第１の被膜とを互いに隣り合うように形成し、 導電膜を、前記ゲート絶縁膜上及び前記第１の被膜に接
した状態に形成した後エッチングして、この導電膜を前
記ゲート酸化膜上に残存位置させてゲート電極を形成す
る工程と、 前記ゲート電極の両側において、前記第１の被膜側その
被膜側からの固相拡散によりソース・ドレイン領域を形
成し、これと反対側にソース・ドレイン領域を形成する
工程と、 を備えることを特徴とする、半導体装置の製造方法。 - 【請求項２】半導体基板上に第１の被膜を形成し、パタ
ーニングする工程と、 この半導体基板上にゲート絶縁膜を形成する工程と、を
順不同に備え、これらの工程によって前記ゲート絶縁膜
と前記第１の被膜とを互いに隣り合うように形成し、 前記第１の被膜の表面に第２の絶縁膜を形成する工程
と、 この第２の絶縁膜を第３の絶縁膜で被い、エッチングす
ることにより、前記側面に前記第２の絶縁膜を介して側
壁絶縁膜を残存させる工程と、 導電膜を、前記ゲート絶縁膜上及び前記側壁絶縁膜の側
壁に接した状態に形成した後エッチングして、この導電
膜を前記側壁絶縁膜に接した状態で前記ゲート絶縁膜上
に残存位置させてゲート電極を形成する工程と、 前記ゲート電極の両側において、前記第１の被膜側にお
いてはその被膜側からの固相拡散に基づいてソース・ド
レイン領域を形成し、これと反対側に対向するソース・
ドレイン領域を形成する工程と、 を備えることを特徴とする、半導体装置の製造方法。 - 【請求項３】半導体基板と、 この半導体基板上に形成されたゲート絶縁膜と、 この半導体基板上においてこのゲート絶縁膜のとなりに
形成されたエレベーテッド型のドレイン部あるいはソー
ス部と、 前記側面に形成された側面絶縁膜と、 この側面絶縁膜に接した状態に形成された側壁絶縁膜
と、 この側壁絶縁膜に接した状態に且つ前記ゲート絶縁膜上
に形成されたゲート電極と、 前記ゲート電極の一側に形成されたソース・ドレイン領
域と、 前記ゲート電極の他側における前記エレベーテッド型ド
レイン部あるいはソース部からの固相拡散により形成さ
れたソース・ドレイン領域と、 を備えることを特徴とする半導体装置。 - 【請求項４】半導体基板上に第１の被膜を形成しブロッ
ク状にパターニングする工程と、 この半導体基板上の所定領域に絶縁膜をゲート絶縁膜と
して形成する工程と、を順不同に備え、これらの工程に
よって前記ゲート絶縁膜とブロック状の前記第１の被膜
とを、前記各側面を介して互いに隣り合うように、且つ
前記第１の被膜のまわりに前記絶縁膜が位置するよう
に、形成し、 被導電膜を、前記ゲート絶縁膜上及び前記第１の被膜の
前記各側面に接した状態に形成した後エッチングして、
この第２の被膜を前記各側面に接した状態で前記ゲート
絶縁膜上に残存位置させて複数のゲート電極を形成する
工程と、 前記各ゲート電極の両側において、前記第１の被膜側に
おいてはその被膜側からの固相拡散に基づいてソース・
ドレイン領域を形成し、これと反対側において対向する
ソース・ドレイン領域を形成する工程と、 をさらに備えることを特徴とする、半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5931496A JPH09252121A (ja) | 1996-03-15 | 1996-03-15 | 半導体装置の製造方法及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5931496A JPH09252121A (ja) | 1996-03-15 | 1996-03-15 | 半導体装置の製造方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09252121A true JPH09252121A (ja) | 1997-09-22 |
Family
ID=13109787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5931496A Pending JPH09252121A (ja) | 1996-03-15 | 1996-03-15 | 半導体装置の製造方法及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09252121A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7045429B2 (en) | 2004-02-05 | 2006-05-16 | Samsung Electronics, Co., Ltd. | Method of manufacturing a semiconductor device |
-
1996
- 1996-03-15 JP JP5931496A patent/JPH09252121A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7045429B2 (en) | 2004-02-05 | 2006-05-16 | Samsung Electronics, Co., Ltd. | Method of manufacturing a semiconductor device |
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