JP3576144B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、平行平板型キャパシタを有するＭＯＳ型半導体装置の製造方法に関するものである。特に、平行平板型キャパシタとＭＯＳトランジスタの同時形成に関するものである。
【０００２】
【従来の技術】
従来、多結晶シリコン／絶縁膜／多結晶シリコン（ＰＩＰ）構造の平行平板型キャパシタを有するＭＯＳ型半導体装置の製造方法としては、ＭＯＳトランジスタのゲート電極形成後にゲート電極形成工程とは独立に、キャパシタの多結晶シリコン上部・下部電極を形成することが一般的であった。
【０００３】
従来の形成方法について図１を用いて説明する。図１ （ａ）において、シリコン基板１０１を局所酸化（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ； ＬＯＣＯＳ）法によりフィールド酸化膜１０２を形成し素子分離を行う。続いてイオン注入法と拡散法により、ウェル形成、ＭＯＳトランジスタ形成予定領域の閾値制御を行った後、ゲート絶縁膜、ゲート電極膜を形成し、フォトリソグラフィー・エッチング技術によりゲート電極１０３が形成される。
【０００４】
そして、イオン注入法と拡散法により、ＭＯＳトランジスタを形成した後、ゲート電極上にシリコン酸化膜等の中間絶縁膜１０４を堆積し、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）法により平坦化し、キャパシタ下部電極となる多結晶シリコン膜を堆積し、フォトリソグラフィー・エッチング法によりキャパシタ下部電極１０５が形成される。次に、キャパシタ絶縁膜１０６形成後、キャパシタ上部電極となる多結晶シリコン膜堆積を行い、フォトリソグラフィー・エッチング法によりキャパシタ上部電極１０７が形成される（図１（ｂ））。
【０００５】
そして、シリコン酸化膜等の層間絶縁膜１０８を堆積し、ＣＭＰ法により平坦化した後、フォトリソグラフィー・エッチング法により、アクティブ上のコンタクトホール１０９、ゲート電極上のコンタクトホール１１０、キャパシタ下部電極上のコンタクトホール１１１、キャパシタ上部電極上のコンタクトホール１１２を形成する（図１（ｃ））。最後に、コンタクトホール１０９，１１０，１１１，１１２のコンタクトホールをタングステン等の埋め込み金属１１３で埋め込んだ後、配線層１１４を形成する（図１（ｄ））。
【０００６】
【発明が解決しようとする課題】
しかし、従来技術においては、電極形成工程として、ゲート電極、キャパシタの下部電極、キャパシタ上部電極の３工程を有するため、工程が煩雑となり、製造コストが大きくなるという問題があった。また、ＭＯＳトランジスタ形成後に、キャパシタ下部及び上部電極を形成するため、キャパシタ形成時の熱処理によって、ＭＯＳトランジスタの不純物プロファイルが変動してしまうため、ＭＯＳトランジスタの微細化が難しいという問題があった。
【０００７】
【課題を解決するための手段】
上記問題を解決するために、本発明は、アクティブ上に溝を形成し溝部に形成される埋め込みＭＯＳトランジスタの埋め込み電極と、素子分離上に形成されるキャパシタの下部電極とを多結晶シリコンのエッチングにより同時形成するものである。このため、工程が簡単で、しかも、微細でかつ製造が容易なＭＯＳトランジスタとＰＩＰ型平行平板キャパシタを有するＭＯＳ型半導体装置の製造が可能となる。
【０００８】
【発明の実施の形態】
第１の実施の形態を説明するための工程図を図２乃至図３に示す。まず、シリコン基板２０１をＬＯＣＯＳ法によりフィールド酸化膜２０２を形成し素子分離を行い、続いて、フォトリソグラフィー・エッチング技術によりゲート電極形成予定領域のシリコン基板にゲートトレンチ２０３を形成する（図２（ａ））。
【０００９】
次に、ウェル形成及びトランジスタ形成予定領域の閾値制御を行った後、ゲート絶縁膜２０４、多結晶シリコン膜２０５が形成され（図２（ｂ））、フォトリソグラフィー・エッチング技術により、キャパシタ形成領域のみレジスト２０６で覆い（図２（ｃ））、エッチバック法によりゲートトレンチ２０３に多結晶シリコンの埋め込みゲート電極２０７を、フィールド酸化膜２０２上には多結晶シリコンのキャパシタ下部電極２０８を形成し、イオン注入法と拡散法により、凹構造トランジスタを形成する（図２（ｄ））。
【００１０】
そして、スピン・オン・グラス（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ；ＳＯＧ）法により中間絶縁膜２０９を形成し（図３（ａ））、中間絶縁膜２０９をエッチバックしてキャパシタ絶縁膜２１０を形成した後（図３（ｂ））、フォトリソグラフィー・エッチング技術によりアクティブ上にコンタクトホール２１１、ゲート電極上にコンタクトホール２１２、キャパシタ下部電極上にコンタクトホール２１３を形成する（図３（ｃ））。最後に、各々のコンタクトホールをタングステン等の金属２１４により埋め込んだ後、配線層２１５及びキャパシタ上部電極２１６を形成する（図３（ｄ））。
【００１１】
以上のように、本実施の形態では、ゲートトレンチを形成させた後に、多結晶シリコン膜を堆積させ、ゲート電極並びにキャパシタ下部電極を同時形成することとしたため、多結晶シリコン形成工程が１工程削減でき、工程簡略化が実現可能となり、また、フィールド酸化膜の膜減りもない。そして、工程簡略化に伴い熱処理工程も削減できることとなり、トランジスタの不純物分布の制御がし易くなる。
【００１２】
【発明の効果】
本発明により、多結晶シリコン形成工程が１部削減され、熱処理工程も削減できることとなり、トランジスタ特性の制御が容易になる。その結果、ＰＩＰ構造のキャパシタとＭＯＳトランジスタを共に有する半導体装置の信頼性が向上する。
【図面の簡単な説明】
【図１】従来技術におけるキャパシタ及びトランジスタの製造方法を示す工程図である。
【図２】本発明の実施の形態を説明するためのキャパシタ及びトランジスタの製造方法を示す工程図である。
【図３】図２に引き続き本発明の実施の形態を説明するための製造方法を示す工程図である。
【符号の説明】
１０１、２０１ シリコン基板
１０２、２０２ フィールド酸化膜
２０３ ゲートトレンチ
２０４ ゲート絶縁膜
２０５ 多結晶シリコン膜
２０６ レジスト
１０３、２０７ ゲート電極
１０４、２０９ 中間絶縁膜
１０５、２０８ キャパシタ下部電極
１０６、２１０ キャパシタ絶縁膜
１０７、２１６ キャパシタ上部電極
１０８ 層間絶縁膜
１０９，１１０，１１１，１１２、２１１，２１２，２１３ コンタクトホール
１１３、２１４ 埋め込み金属
１１４，２１５ 配線層
Claims (4)
- 半導体基板上にアクティブ領域及び酸化膜の素子分離領域を形成する工程と、
アクティブ領域に溝部を形成する工程と、
前記溝部にゲート酸化膜を形成する工程と、
全面に多結晶シリコン層を堆積させる工程と、
前記素子分離領域上はマスクにより前記アクティブ上はエッチバック法により前記多結晶シリコン層をエッチングし前記素子分離上にキャパシタの下部電極及び溝部にＭＯＳ型トランジスタの埋め込みゲート電極を同時形成する工程と、
全面に絶縁膜を形成する工程と、
前記絶縁膜をエッチバック法により平坦化し前記キャパシタの下部電極上に前記絶縁膜を残存させる工程と、
前記下部電極上に上部電極を形成する工程と
を特徴とする半導体装置の製造方法。 - 前記絶縁膜はＳＯＧ膜であることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記平坦化された絶縁膜上には、該絶縁膜に設けられるコンタクトホールを介して前記下部電極と電気的に接続される配線層が形成されることを特徴とする請求項１または請求項２記載の半導体装置の製造方法。
- 前記平坦化された絶縁膜上には、該絶縁膜に設けられるコンタクトホールを介して前記埋め込みゲート電極と電気的に接続される配線層が形成されることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
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